MICROCHIP Xilinx Spartan 6 Example Pretvorba
Vodilni ponudnik pametnih, povezanih in varnih vgrajenih nadzornih rešitev
Ustvarite projekt Libero® SoC Design Suite
Namestite pretvorbeni skript v projektni imenik ISE®
python conv_xise_1v0.py -t .xise
Odprite Libero SoC Design Suite in zaženite ustvarjen skript TCL
Projekt je ustvarjen, vendar manjka:
- IP: BlockRAM, my_clocks
- Arhitekturni osnovni bloki: bufg
Nadaljevanje
Podprte ciljne arhitekture za pretvorbo
- MPFS: PolarFire® SoC
- MPF: PolarFire FPGA
- M2S: SmartFusion®2
- M2GL: IGLOO®2
- AGL: IGLOO
- A3P: ProASIC®3
Naprave IGLOO in ProASIC3 zahtevajo različico Libero SoC 11.9 ali starejšo
Druge arhitekture, podprte v najnovejši različici Libero SoC
Zamenjajte PLL in DCM
- Izberite katalog IP v Libero ® SoC Design Suite
- Ustvarite vezje za prilagajanje ure (CCC) za zahtevane frekvence
- Za ponastavitev izberite zavihek Napredno
Zamenjajte posamezne časovne medpomnilnike
Dizajni pogosto vsebujejo vmesne pomnilnike instancirane ure (BUFG)
- Knjižnice, specifične za prodajalca
- Unisim => smartfusion, smartfusion2,polarfire
Sprememba primerkov
- BUFG => CLKINT
Dokumentacija: Vodnik po knjižnici makrov
- SmartFusion®, IGLOO® in ProASIC®3
- SmartFusion2 in IGLOO2
- PolarFire ®
Zamenjajte blok RAM
- Ustvari nov LSRAM iz kataloga IP
- Konfigurirajte LSRAM
Ustvari Shim
- Vzemite zemljevid obstoječih vrat Block RAM
- Ustvari nov HDL file
- Prilagodite zemljevid pristanišča podložke
Instanciirajte LSRAM v Shim
- Vzemite deklaracijo entitete iz IP-ja file
- Povežite vrata podložke s primerkom
Posodobite hierarhijo oblikovanja
Kliknite Zgradi hierarhijo"
Integracija virov pod korensko zasnovo
Popravi napake v HDL
Zaženite sintezo
- Popravite morebitne tipkarske napake, ki so jih sporočila orodja
Omejitve
Dvokliknite Upravljanje omejitev"
Vnesite časovne omejitve
Ustvari izpeljane omejitve"
Izpeljane omejitve:
- Uporabite funkcijo PLL (množenje/fazni premik)
- Omejitve "za" modifikacijo ure
Kliknite »Izpelji omejitve«
- Napolni dodatni SDC file
Omejite prehode domen ure
Dodelite žebljičke
- Upravitelj omejitev
- Dodelitev pinov prek tabele
- Dodelitev pinov prek paketa
Implement Design
- Oblikovanje kraja in poti
- Preverite časovno razporeditev in izvedite časovno zapiranje
(set_false_path na domeni ure
- Ustvari bitni tok
Končano
Uživajte v dolgoživosti vašega novega dizajna FPGA
2022 Microchip Technology Inc. in njegove hčerinske družbe
Dokumenti / Viri
 |
MICROCHIP Xilinx Spartan 6 Example Pretvorba [pdf] Uporabniški priročnik Xilinx Spartan 6 Example Conversion, Xilinx, Spartan 6 Example Conversion, Example Pretvorba |
