MICROCHIP Xilinx Spartan 6 Example Pagkakabig
Usa ka Nanguna nga Tighatag sa Smart, Konektado ug Luwas nga Naka-embed nga Mga Solusyon sa Pagkontrol
Paghimo Libero® SoC Design Suite Project
Ibutang ang conversion-script ngadto sa direktoryo sa proyekto sa ISE®
python conv_xise_1v0.py -t .xise
Ablihi ang Libero SoC Design Suite ug pagdagan gihimo TCL-script
Gibuhat ang proyekto apan nawala:
- IP: BlockRAM, my_clocks
- Mga base-block sa arkitektura: bufg
Gipadayon
Gisuportahan ang target nga mga arkitektura alang sa pagkakabig
- MPFS: PolarFire® SoC
- MPF: PolarFire FPGA
- M2S: SmartFusion®2
- M2GL: IGLOO®2
- AGL: IGLOO
- A3P: ProASIC®3
Ang IGLOO ug ProASIC3 nga mga himan nagkinahanglan sa Libero SoC nga bersyon 11.9 o mas sayo pa
Ang ubang mga arkitektura gisuportahan sa pinakabag-o nga bersyon sa Libero SoC
Ilisan ang mga PLL ug DCM
- Pilia ang IP catalog sa Libero ® SoC Design Suite
- Paghimo ug Clock Conditioning Circuit (CCC) para sa gikinahanglang frequency
- Pilia ang tab nga Advanced" alang sa pag-reset
Ilisan ang Indibidwal nga Clock Buffers
Ang mga disenyo kasagarang adunay instantiated clock buffers (BUFG)
- Espesyal nga mga librarya sa vendor
- Unisim => smartfusion, smartfusion2,polarfire
Pagbag-o sa mga instantiation
- BUFG => CLKINT
Dokumentasyon: Giya sa Macro Library
- SmartFusion®, IGLOO® ug ProASIC®3
- SmartFusion2 ug IGLOO2
- PolarFire ®
Ilisan ang Block RAM
- Paghimo og bag-ong LSRAM gikan sa IP catalog
- I-configure ang LSRAM
Paghimo Shim
- Kuhaa ang kasamtangan nga mapa sa pantalan sa Block RAM
- Paghimo bag-ong HDL file
- Ipahiangay ang mapa sa pantalan sa shim
I-instantiate ang LSRAM ngadto sa Shim
- Kuhaa ang deklarasyon sa entidad gikan sa IP file
- Ikonektar ang mga shim port nga adunay pananglitan
Pag-update sa Hierarchy sa Disenyo
Pag-klik sa Paghimo Hierarchy"
Paghiusa sa mga tinubdan ubos sa disenyo sa gamut
Pagtul-id sa mga sayup sa HDL
Pagdagan ang synthesis
- Pagtul-id sa mga potensyal nga typo nga gitaho sa mga himan
Mga pagpugong
Doble nga pag-klik Manage Constraints"
Pagsulod sa timing constraints
Paghimo Nakuha nga mga Pagpugong"
Nakuha nga mga limitasyon:
- Kuhaa ang PLL functionality (multiply/phase shift)
- Mga pagpugong sa "b ehind" nga pagbag-o sa orasan
Pag-klik sa "Derive Constraints"
- Nagpuno sa dugang nga SDC file
Pagpugong sa mga pagtabok sa domain sa orasan
I-assign ang mga Pin
- Tagdumala sa pagpugong
- I-pin ang assignment pinaagi sa lamesa
- I-pin ang assignment pinaagi sa package
Ipatuman ang Disenyo
- Disenyo sa lugar ug ruta
- Susiha ang timing ug buhata ang timing closure
(set_false_path sa domain sa orasan
- Paghimo bitstream
Nahuman na
Malingaw sa taas nga kinabuhi sa imong bag-ong disenyo sa FPGA
2022 Microchip Technology Inc. ug mga subsidiary niini
Mga Dokumento / Mga Kapanguhaan
 |
MICROCHIP Xilinx Spartan 6 Example Pagkakabig [pdf] Giya sa Gumagamit Xilinx Spartan 6 Example Conversion, Xilinx, Spartan 6 Example Pagkakabig, Example Pagkakabig |
