MICROPUCE Xilinx Spartan 6 Exampla Conversion
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Créer un projet Libero® SoC Design Suite
Placer le script de conversion dans le répertoire du projet ISE®
python conv_xise_1v0.py -t .xise
Ouvrez Libero SoC Design Suite et exécutez le script TCL créé
Le projet est créé mais manque :
- PI: BlockRAM, mes_horloges
- Socles architecturaux : bogue
Suite
Architectures cibles prises en charge pour la conversion
- MPFS : SoC PolarFire®
- MPF : FPGA PolarFire
- M2S: SmartFusion®2
- M2GL : IGLOO®2
- AGL : IGLOU
- A3P: ProASIC®3
Les appareils IGLOO et ProASIC3 nécessitent Libero SoC version 11.9 ou antérieure
Autres architectures prises en charge dans la dernière version de Libero SoC
Remplacer les PLL et les DCM
- Sélectionnez le catalogue IP dans Libero ® SoC Design Suite
- Créer un circuit de conditionnement d'horloge (CCC) pour les fréquences requises
- Choisissez l'onglet "Avancé" pour réinitialiser
Remplacer les tampons d'horloge individuels
Les conceptions contiennent souvent des tampons d'horloge instanciés (BUFG)
- Bibliothèques spécifiques au fournisseur
- Unisim => smartfusion, smartfusion2, polarfire
Changement d'instanciations
- BUFG => CLKINT
Documentation : Guide de la bibliothèque de macros
- SmartFusion®, IGLOO® et ProASIC®3
- SmartFusion2 et IGLOO2
- PolarFire®
Remplacer le bloc RAM
- Créer une nouvelle LSRAM à partir du catalogue IP
- Configurer LSRAM
Créer une cale
- Prendre la carte de port existante de Block RAM
- Créer un nouveau HDL file
- Adapter la carte des ports de la cale
Instancier LSRAM dans Shim
- Prendre la déclaration d'entité de l'IP file
- Connecter les ports de shim avec l'instance
Mettre à jour la hiérarchie de conception
Cliquez sur Construire la hiérarchie“
Intégration des sources sous root design
Corriger les erreurs en HDL
Exécuter la synthèse
- Corriger les fautes de frappe potentielles signalées par les outils
Contraintes
Double-cliquez sur Gérer les contraintes“
Saisir des contraintes de temps
Créer des contraintes dérivées“
Contraintes dérivées :
- Prendre la fonctionnalité PLL (multiplication/déphasage)
- Contraintes "derrière" la modification de l'horloge
Cliquez sur "Dériver les contraintes"
- Remplit un SDC supplémentaire file
Contraindre les croisements de domaine d'horloge
Attribuer des broches
- Gestionnaire de contraintes
- Affectation des broches via tableau
- Affectation des broches via le package
Conception de l'outil
- Conception de lieux et de parcours
- Vérifier le timing et faire la fermeture du timing
(set_false_path sur le domaine d'horloge
- Créer un flux binaire
Fait
Profitez de la longévité de votre nouvelle conception FPGA
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Documents / Ressources
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MICROPUCE Xilinx Spartan 6 Exampla Conversion [pdf] Guide de l'utilisateur Xilinx Spartan 6Example Conversion, Xilinx, Spartan 6 Example Conversion, Exampla Conversion |
