MICROCHIP Xilinx Spartan 6 Exampการแปลงไฟล์
ผู้ให้บริการชั้นนำด้านโซลูชันการควบคุมแบบฝังตัวที่ชาญฉลาด เชื่อมต่อและปลอดภัย
สร้างโครงการ Libero® SoC Design Suite
วางสคริปต์การแปลงลงในไดเร็กทอรีโครงการ ISE®
python conv_xise_1v0.py -t .ซิเซ่
เปิด Libero SoC Design Suite และรันสคริปต์ TCL ที่สร้างขึ้น
โครงการถูกสร้างขึ้นแล้วแต่ขาดหายไป:
- ไอพี: BlockRAM, นาฬิกาของฉัน
- ฐานบล็อกสถาปัตยกรรม: บัฟจี
ต่อ
รองรับสถาปัตยกรรมเป้าหมายสำหรับการแปลง
- เอ็มพีเอฟเอส: โพลาร์ไฟร์® โซซี
- เอ็มพีเอฟ: โพลาร์ไฟร์ FPGA
- เอ็มทูเอส: สมาร์ทฟิวชั่น®2
- เอ็มทูจีแอล: ไอกลู®2
- เอจีแอล: อิกลู
- เอ3พี: โปรเอซิก®3
อุปกรณ์ IGLOO และ ProASIC3 ต้องใช้ Libero SoC เวอร์ชัน 11.9 หรือเวอร์ชันก่อนหน้า
สถาปัตยกรรมอื่นๆ ที่รองรับใน Libero SoC เวอร์ชันล่าสุด
แทนที่ PLL และ DCM
- เลือกแคตตาล็อก IP ใน Libero ® SoC Design Suite
- สร้างวงจรปรับสภาพนาฬิกา (CCC) สำหรับความถี่ที่ต้องการ
- เลือกแท็บ "ขั้นสูง" เพื่อรีเซ็ต
เปลี่ยนบัฟเฟอร์นาฬิกาแต่ละอัน
การออกแบบมักจะมีบัฟเฟอร์นาฬิกาที่สร้างขึ้นเอง (BUFG)
- ห้องสมุดเฉพาะผู้ขาย
- Unisim => smartfusion, smartfusion2,polarfire
การเปลี่ยนแปลงของการสร้างอินสแตนซ์
- บัฟจี => คลิ๊งค์
เอกสารประกอบ: คู่มือไลบรารีแมโคร
- SmartFusion®, IGLOO® และ ProASIC®3
- SmartFusion2 และ IGLOO2
- โพลาร์ไฟร์®
เปลี่ยนบล็อคแรม
- สร้าง LSRAM ใหม่จากแค็ตตาล็อก IP
- กำหนดค่า LSRAM
สร้างชิม
- นำแผนที่พอร์ตที่มีอยู่ของ Block RAM มาใช้
- สร้าง HDL ใหม่ file
- ปรับแผนที่พอร์ตของชิม
สร้างอินสแตนซ์ LSRAM ลงใน Shim
- รับคำประกาศนิติบุคคลจาก IP file
- เชื่อมต่อพอร์ตชิมกับอินสแตนซ์
อัปเดตลำดับชั้นการออกแบบ
คลิกสร้างลำดับชั้น
การบูรณาการแหล่งข้อมูลภายใต้การออกแบบราก
แก้ไขข้อผิดพลาดใน HDL
เรียกใช้การสังเคราะห์
- แก้ไขข้อผิดพลาดที่อาจเกิดขึ้นที่รายงานโดยเครื่องมือ
ข้อจำกัด
คลิกสองครั้งที่จัดการข้อจำกัด“
ป้อนข้อจำกัดด้านเวลา
สร้างข้อจำกัดที่ได้รับมา
ข้อจำกัดที่ได้มา:
- ใช้ฟังก์ชัน PLL (การคูณ/การเลื่อนเฟส)
- ข้อจำกัด "b ehind" การปรับเปลี่ยนนาฬิกา
คลิกที่ “Derive Constraints”
- เพิ่ม SDC เพิ่มเติม file
จำกัดการข้ามโดเมนนาฬิกา
กำหนดพิน
- ผู้จัดการข้อจำกัด
- การกำหนดพินผ่านตาราง
- การกำหนดพินผ่านแพ็คเกจ
การออกแบบการใช้งาน
- การออกแบบสถานที่และเส้นทาง
- ตรวจสอบเวลาและทำการปิดเวลา
(set_false_path บนโดเมนนาฬิกา
- สร้างบิตสตรีม
เสร็จแล้ว
เพลิดเพลินกับอายุการใช้งานที่ยาวนานของการออกแบบ FPGA ใหม่ของคุณ
พ.ศ. 2022 ไมโครชิป เทคโนโลยี อิงค์ และบริษัทสาขา
เอกสาร / แหล่งข้อมูล
 | MICROCHIP Xilinx Spartan 6 Exampการแปลงไฟล์ [พีดีเอฟ] คู่มือการใช้งาน Xilinx สปาร์ตัน 6 อดีตampการแปลง Xilinx, Spartan 6 Exampการแปลง, Exampการแปลงไฟล์ |
