MICROCHIP Xilinx Spartan 6 Halample Conversion
Isang Nangungunang Provider ng Smart, Connected at Secure na Naka-embed na Control Solutions
Lumikha ng Libero® SoC Design Suite Project
Ilagay ang conversion-script sa direktoryo ng proyekto ng ISE®
python conv_xise_1v0.py -t .xise
Buksan ang Libero SoC Design Suite at patakbuhin ang ginawang TCL-script
Nagawa ang proyekto ngunit nawawala:
- IP: BlockRAM, my_clocks
- Mga base-block ng arkitektura: bufg
Nagpatuloy
Mga sinusuportahang target na arkitektura para sa conversion
- MPFS: PolarFire® SoC
- MPF: PolarFire FPGA
- M2S: SmartFusion®2
- M2GL: IGLOO®2
- AGL: IGLOO
- A3P: ProASIC®3
Ang mga IGLOO at ProASIC3 na device ay nangangailangan ng Libero SoC na bersyon 11.9 o mas maaga
Iba pang mga arkitektura na sinusuportahan sa pinakabagong bersyon ng Libero SoC
Palitan ang mga PLL at DCM
- Piliin ang IP catalog sa Libero ® SoC Design Suite
- Gumawa ng Clock Conditioning Circuit (CCC) para sa mga kinakailangang frequency
- Piliin ang tab na Advanced“ para sa pag-reset
Palitan ang Mga Indibidwal na Clock Buffer
Ang mga disenyo ay kadalasang naglalaman ng mga instantiated clock buffer (BUFG)
- Mga partikular na aklatan ng vendor
- Unisim => smartfusion, smartfusion2,polarfire
Pagbabago ng instantiations
- BUFG => CLKINT
Dokumentasyon: Gabay sa Macro Library
- SmartFusion®, IGLOO® at ProASIC®3
- SmartFusion2 at IGLOO2
- PolarFire ®
Palitan ang Block RAM
- Lumikha ng bagong LSRAM mula sa IP catalog
- I-configure ang LSRAM
Likhain si Shim
- Kunin ang kasalukuyang port map ng Block RAM
- Gumawa ng bagong HDL file
- Iangkop ang port map ng shim
I-instantiate ang LSRAM sa Shim
- Kunin ang deklarasyon ng entity mula sa IP file
- Ikonekta ang mga shim port na may halimbawa
I-update ang Hierarchy ng Disenyo
I-click ang Build Hierarchy“
Pagsasama-sama ng mga mapagkukunan sa ilalim ng disenyo ng ugat
Iwasto ang mga error sa HDL
Patakbuhin ang synthesis
- Iwasto ang mga potensyal na typo na iniulat ng mga tool
Mga hadlang
I-double click ang Manage Constraints“
Ipasok ang mga limitasyon sa oras
Lumikha ng mga Hinangong Limitasyon"
Hinango na mga hadlang:
- Kunin ang functionality ng PLL (multiply/phase shift)
- Mga hadlang sa "b ehind" na pagbabago sa orasan
Mag-click sa "Derive Constraints"
- Pino-populate ang karagdagang SDC file
Limitahan ang mga crossing ng domain ng orasan
Magtalaga ng mga Pin
- Tagapamahala ng mga hadlang
- I-pin ang pagtatalaga sa pamamagitan ng talahanayan
- I-pin ang pagtatalaga sa pamamagitan ng package
Ipatupad ang Disenyo
- Disenyo ng lugar at ruta
- Suriin ang tiyempo at gawin ang pagsasara ng tiyempo
(set_false_path sa domain ng orasan
- Lumikha ng bitstream
Tapos na
Tangkilikin ang mahabang buhay ng iyong bagong disenyo ng FPGA
2022 Microchip Technology Inc. at mga subsidiary nito
Mga Dokumento / Mga Mapagkukunan
 |
MICROCHIP Xilinx Spartan 6 Halample Conversion [pdf] Gabay sa Gumagamit Xilinx Spartan 6 Halample Conversion, Xilinx, Spartan 6 Halample Conversion, Halample Conversion |
