MICROCHIP Xilinx Spartan 6 Example Μετατροπή
Ένας κορυφαίος πάροχος έξυπνων, συνδεδεμένων και ασφαλών λύσεων ενσωματωμένου ελέγχου
Δημιουργήστε το Libero® SoC Design Suite Project
Τοποθετήστε το σενάριο μετατροπής στον κατάλογο έργου ISE®
python conv_xise_1v0.py -t .xise
Ανοίξτε το Libero SoC Design Suite και εκτελέστε το δημιουργημένο TCL-script
Το έργο δημιουργήθηκε αλλά λείπει:
- IP: BlockRAM, my_clocks
- Αρχιτεκτονικά βασικά μπλοκ: bufg
Συνέχεια
Υποστηριζόμενες αρχιτεκτονικές στόχων για μετατροπή
- MPFS: PolarFire® SoC
- MPF: PolarFire FPGA
- M2S: SmartFusion®2
- M2GL: IGLOO®2
- AGL: ΚΑΛΥΒΗ ΑΠΟ ΠΑΓΟ
- A3P: ProASIC®3
Οι συσκευές ILOO και ProASIC3 απαιτούν Libero SoC έκδοση 11.9 ή προγενέστερη
Άλλες αρχιτεκτονικές που υποστηρίζονται στην τελευταία έκδοση του Libero SoC
Αντικαταστήστε τα PLL και τα DCM
- Επιλέξτε τον κατάλογο IP στο Libero ® SoC Design Suite
- Δημιουργήστε κύκλωμα ρύθμισης ρολογιού (CCC) για τις απαιτούμενες συχνότητες
- Επιλέξτε την καρτέλα Advanced“ για επαναφορά
Αντικαταστήστε τα μεμονωμένα ρολόγια buffer
Τα σχέδια συχνά περιέχουν στιγμιαία buffer ρολογιού (BUFG)
- Συγκεκριμένες βιβλιοθήκες προμηθευτών
- Unisim => smartfusion, smartfusion2,polarfire
Αλλαγή στιγμιότυπων
- BUFG => CLKINT
Τεκμηρίωση: Οδηγός Macro Library
- SmartFusion®, ILOO® και ProASIC®3
- SmartFusion2 και IGLOO2
- PolarFire ®
Αντικαταστήστε το Block RAM
- Δημιουργία νέου LSRAM από τον κατάλογο IP
- Διαμόρφωση LSRAM
Δημιουργήστε το Shim
- Πάρτε τον υπάρχοντα χάρτη θυρών του Block RAM
- Δημιουργήστε νέα HDL file
- Προσαρμογή του χάρτη λιμένων του shim
Εγκαταστήστε το LSRAM στο Shim
- Λήψη δήλωσης οντότητας από IP file
- Συνδέστε τις θύρες shim με παράδειγμα
Ενημέρωση της ιεραρχίας σχεδίασης
Κάντε κλικ στην επιλογή Δημιουργία ιεραρχίας"
Ενσωμάτωση πηγών υπό σχεδιασμό root
Διορθώστε τα σφάλματα στην HDL
Εκτέλεση σύνθεσης
- Διορθώστε πιθανά τυπογραφικά λάθη που αναφέρθηκαν από εργαλεία
Περιορισμοί
Κάντε διπλό κλικ στο Manage Constraints"
Εισαγάγετε χρονικούς περιορισμούς
Δημιουργήστε παραγόμενους περιορισμούς»
Προκύπτοντες περιορισμοί:
- Λήψη λειτουργικότητας PLL (πολλαπλασιασμός/μετατόπιση φάσης)
- Περιορισμοί Τροποποίηση ρολογιού «b ehind».
Κάντε κλικ στην επιλογή «Προέλευση περιορισμών»
- Συμπληρώνει επιπλέον SDC file
Περιορισμός διασταυρώσεων τομέα ρολογιού
Εκχώρηση καρφιτσών
- Διαχειριστής περιορισμών
- Καρφίτσωμα ανάθεσης μέσω πίνακα
- Καρφιτσώστε την ανάθεση μέσω πακέτου
Εφαρμογή Σχεδιασμού
- Σχεδιασμός θέσης και διαδρομής
- Ελέγξτε το χρονοδιάγραμμα και κλείστε το χρονισμό
(set_false_path στον τομέα ρολογιού
- Δημιουργία bitstream
Γινώμενος
Απολαύστε τη μακροζωία του νέου σας σχεδιασμού FPGA
2022 Microchip Technology Inc. και οι θυγατρικές της
Έγγραφα / Πόροι
 |
MICROCHIP Xilinx Spartan 6 Example Μετατροπή [pdf] Οδηγός χρήστη Xilinx Spartan 6 Example Conversion, Xilinx, Spartan 6 Example Conversion, Example Μετατροπή |
