مائکروچپ Xilinx Spartan 6 Exampلی تبادلوں
اسمارٹ، منسلک اور محفوظ ایمبیڈڈ کنٹرول سلوشنز کا ایک سرکردہ فراہم کنندہ
Libero® SoC ڈیزائن سویٹ پروجیکٹ بنائیں
کنورژن سکرپٹ کو ISE® پروجیکٹ ڈائرکٹری میں رکھیں
python conv_xise_1v0.py -t .xise
Libero SoC ڈیزائن سویٹ کھولیں اور تخلیق کردہ TCL-اسکرپٹ چلائیں۔
پروجیکٹ بنایا گیا ہے لیکن غائب ہے:
- IP: BlockRAM، my_clocks
- آرکیٹیکچرل بیس بلاکس: بفگ
جاری رکھا
تبادلوں کے لیے معاون ٹارگٹ آرکیٹیکچرز
- MPFS: PolarFire® SoC
- MPF: پولر فائر ایف پی جی اے
- M2S: SmartFusion®2
- M2GL: IGLOO®2
- AGL: IGLOO
- A3P: ProASIC®3
IGLOO اور ProASIC3 آلات کے لیے Libero SoC ورژن 11.9 یا اس سے پہلے کا درکار ہے۔
Libero SoC کے تازہ ترین ورژن میں تعاون یافتہ دیگر فن تعمیرات
PLLs اور DCMs کو تبدیل کریں۔
- Libero ® SoC ڈیزائن سویٹ میں IP کیٹلاگ کو منتخب کریں۔
- مطلوبہ تعدد کے لیے کلاک کنڈیشننگ سرکٹ (CCC) بنائیں
- ری سیٹ کے لیے ایڈوانسڈ" ٹیب کا انتخاب کریں۔
انفرادی کلاک بفرز کو تبدیل کریں۔
ڈیزائنوں میں اکثر انسٹنٹیٹیڈ کلاک بفرز (BUFG) ہوتے ہیں۔
- وینڈر مخصوص لائبریریاں
- Unisim => اسمارٹ فیوژن، اسمارٹ فیوژن2، پولر فائر
اداروں کی تبدیلی
- BUFG => CLKINT
دستاویزی: میکرو لائبریری گائیڈ
- SmartFusion®, IGLOO® اور ProASIC®3
- SmartFusion2 اور IGLOO2
- پولر فائر ®
بلاک رام کو تبدیل کریں۔
- IP کیٹلاگ سے نیا LSRAM بنائیں
- LSRAM کو ترتیب دیں۔
شیم بنائیں
- بلاک رام کا موجودہ پورٹ میپ لیں۔
- نیا ایچ ڈی ایل بنائیں file
- شیم کے بندرگاہ کے نقشے کو اپنائیں
LSRAM کو شیم میں فوری بنائیں
- آئی پی سے ہستی کا اعلان لیں۔ file
- مثال کے ساتھ شیم پورٹس کو جوڑیں۔
ڈیزائن کے درجہ بندی کو اپ ڈیٹ کریں۔
درجہ بندی کی تعمیر پر کلک کریں“
روٹ ڈیزائن کے تحت ذرائع کا انضمام
ایچ ڈی ایل میں غلطیاں درست کریں۔
ترکیب چلائیں۔
- ٹولز کے ذریعہ اطلاع دی گئی ممکنہ ٹائپوز کو درست کریں۔
پابندیاں
پابندیوں کا نظم کریں پر ڈبل کلک کریں"
وقت کی پابندیاں درج کریں۔
اخذ کردہ رکاوٹیں بنائیں"
اخذ کردہ پابندیاں:
- PLL فنکشنلٹی لیں (ضرب/مرحلہ شفٹ)
- رکاوٹیں "b ehind" گھڑی میں ترمیم
"Dreive Constraints" پر کلک کریں
- اضافی SDC کو آباد کرتا ہے۔ file
گھڑی کے ڈومین کراسنگ کو محدود کریں۔
پنوں کو تفویض کریں۔
- رکاوٹوں کا مینیجر
- ٹیبل کے ذریعے اسائنمنٹ کو پن کریں۔
- پیکج کے ذریعے اسائنمنٹ کو پن کریں۔
ڈیزائن کو نافذ کریں۔
- جگہ اور راستے کا ڈیزائن
- ٹائمنگ چیک کریں اور ٹائمنگ بند کریں۔
(کلاک ڈومین پر سیٹ_فالس_پاتھ
- بٹ اسٹریم بنائیں
ہو گیا
اپنے نئے FPGA ڈیزائن کی لمبی عمر کا لطف اٹھائیں۔
2022 Microchip Technology Inc. اور اس کے ذیلی ادارے
دستاویزات / وسائل
 |
مائکروچپ Xilinx Spartan 6 Exampلی تبادلوں [پی ڈی ایف] یوزر گائیڈ Xilinx Spartan 6 Example Conversion, Xilinx, Spartan 6 Exampلی کنورژن، سابقampلی تبادلوں |
