MICROCHIP Xilinx Spartan 6 ထွample ကူးပြောင်းခြင်း။
စမတ်၊ ချိတ်ဆက်ထားသော နှင့် လုံခြုံသော မြှုပ်သွင်းထိန်းချုပ်မှုဖြေရှင်းချက်များ၏ ထိပ်တန်းပံ့ပိုးပေးသူ
Libero® SoC Design Suite ပရောဂျက်ကို ဖန်တီးပါ။
Conversion-script ကို ISE® ပရောဂျက်လမ်းညွှန်တွင် ထည့်ပါ။
python conv_xise_1v0.py -t .xise
Libero SoC Design Suite ကိုဖွင့်ပြီး ဖန်တီးထားသော TCL-script ကိုဖွင့်ပါ။
ပရောဂျက်ကို ဖန်တီးထားသော်လည်း ပျောက်ဆုံးနေသည်-
- IP- BlockRAM၊ my_clocks
- ဗိသုကာအခြေခံ-ဘလောက်များ bufg
ဆက်သည်။
ပြောင်းလဲခြင်းအတွက် ပစ်မှတ်ဗိသုကာများကို ပံ့ပိုးထားသည်။
- MPFS- PolarFire® SoC
- MPF- PolarFire FPGA
- M2S- SmartFusion®၂
- M2GL- IGLOO®2
- AGL- IGLOO
- A3P- ProASIC® ၃
IGLOO နှင့် ProASIC3 စက်ပစ္စည်းများသည် Libero SoC ဗားရှင်း 11.9 သို့မဟုတ် ၎င်းထက်စောရန် လိုအပ်သည်။
Libero SoC ၏ နောက်ဆုံးဗားရှင်းတွင် ပံ့ပိုးထားသော အခြားသော ဗိသုကာလက်ရာများ
PLLs နှင့် DCM များကို အစားထိုးပါ။
- Libero ® SoC Design Suite ရှိ IP ကတ်တလောက်ကို ရွေးပါ။
- လိုအပ်သောကြိမ်နှုန်းများအတွက် Clock Conditioning Circuit (CCC) ကိုဖန်တီးပါ။
- ပြန်လည်သတ်မှတ်ရန်အတွက် Advanced" tab ကိုရွေးချယ်ပါ။
တစ်ဦးချင်းနာရီကြားခံများကို အစားထိုးပါ။
ဒီဇိုင်းများတွင် ချက်ချင်းလက်ငင်းနာရီကြားခံများ (BUFG) ပါဝင်လေ့ရှိသည်
- ရောင်းချသူ သီးခြားစာကြည့်တိုက်များ
- Unisim => smartfusion၊ smartfusion2၊polarfire
လှုံ့ဆော်မှုများ၏ပြောင်းလဲမှု
- BUFG => CLKINT
စာရွက်စာတမ်း- Macro Library လမ်းညွှန်
- SmartFusion®၊ IGLOO® နှင့် ProASIC®3
- SmartFusion2 နှင့် IGLOO2
- PolarFire ®
Block RAM ကို အစားထိုးပါ။
- IP ကတ်တလောက်မှ LSRAM အသစ်ကို ဖန်တီးပါ။
- LSRAM ကို စီစဉ်သတ်မှတ်ပါ။
Shim ကိုဖန်တီးပါ။
- Block RAM ၏ လက်ရှိ port map ကိုယူပါ။
- HDL အသစ်ကိုဖန်တီးပါ။ file
- shim ၏ port map ကို လိုက်လျောညီထွေဖြစ်အောင်
LSRAM ကို Shim တွင် ချက်ခြင်းလုပ်ပါ။
- IP မှ entity ကြေငြာချက်ကို ယူပါ။ file
- ဥပမာဖြင့် shim port များကို ချိတ်ဆက်ပါ။
ဒီဇိုင်း Hierarchy ကို အပ်ဒိတ်လုပ်ပါ။
Build Hierarchy ကိုနှိပ်ပါ"
အမြစ်ဒီဇိုင်းအောက်တွင် ရင်းမြစ်များ ပေါင်းစပ်ခြင်း။
HDL တွင် အမှားများကို ပြင်ပါ။
ပေါင်းစပ်မှုကို လုပ်ဆောင်ပါ။
- ကိရိယာများဖြင့် တင်ပြထားသော ဖြစ်နိုင်ချေရှိသော အမှားများကို ပြင်ပါ။
ကန့်သတ်ချက်များ
Manage Constraints ကို နှစ်ချက်နှိပ်ပါ"
အချိန်ကန့်သတ်ချက်များကို ထည့်သွင်းပါ။
ရရှိလာသော ကန့်သတ်ချက်များကို ဖန်တီးပါ"
ရရှိလာသော ကန့်သတ်ချက်များ-
- PLL လုပ်ဆောင်နိုင်စွမ်းကို ယူပါ (များပြား/အဆင့် အပြောင်းအလဲ)
- “b ehind” နာရီ ပြုပြင်မွမ်းမံမှု ကန့်သတ်ချက်များ
"Derive Constraints" ကိုနှိပ်ပါ
- နောက်ထပ် SDC ကိုဖြည့်သည်။ file
နာရီဒိုမိန်းဖြတ်ကျော်မှုများကို ကန့်သတ်ပါ။
ပင်နံပါတ်များ သတ်မှတ်ပေးပါ။
- ကန့်သတ်မန်နေဂျာ
- တာဝန်ကို ဇယားဖြင့် ပင်ထိုးပါ။
- ပက်ကေ့ခ်ျမှတဆင့် တာဝန်ကို ပင်ထိုးပါ။
ဒီဇိုင်းကိုအကောင်အထည်ဖော်ပါ။
- နေရာနှင့်လမ်းကြောင်းဒီဇိုင်း
- အချိန်ကိုစစ်ဆေးပြီး အချိန်ကိုက်ပိတ်ပါ။
(နာရီဒိုမိန်းပေါ်တွင် set_false_path
- bitstream ဖန်တီးပါ။
ပြီးပြီ။
သင်၏ FPGA ဒီဇိုင်းအသစ်၏ အသက်ရှည်မှုကို ခံစားလိုက်ပါ။
2022 Microchip Technology Inc. နှင့် ၎င်း၏ လုပ်ငန်းခွဲများ
စာရွက်စာတမ်းများ / အရင်းအမြစ်များ
 |
MICROCHIP Xilinx Spartan 6 ထွample ကူးပြောင်းခြင်း။ [pdf] အသုံးပြုသူလမ်းညွှန် Xilinx Spartan 6 ထွample Conversion၊ Xilinx၊ Spartan 6 ထွample Conversion, Example ကူးပြောင်းခြင်း။ |
