MICROCHIP Xilinx Spartan 6 Example Trosi
Darparwr Arwain o Atebion Rheoli Clyfar, Cysylltiedig a Diogel
Creu Prosiect Ystafell Ddylunio SoC Libero®
Rhowch y sgript trosi i gyfeiriadur prosiect ISE®
python conv_xise_1v0.py -t .xise
Agor Libero SoC Design Suite a rhedeg sgript TCL wedi'i chreu
Prosiect wedi'i greu ond ar goll:
- IP: BlockRAM, fy_clociau
- Blociau sylfaen pensaernïol: bufg
Parhad
Pensaernïaeth darged â chymorth ar gyfer trosi
- MPFS: PolarFire® SoC
- MPF: PolarFire FPGA
- M2S: SmartFusion®2
- M2GL: IGLOO®2
- AGL: IGLOO
- A3P: ProASIC®3
Mae dyfeisiau IGLOO a ProASIC3 yn gofyn am fersiwn Libero SoC 11.9 neu gynharach
Pensaernïaeth eraill a gefnogir yn y fersiwn ddiweddaraf o Libero SoC
Disodli PLLs a DCMs
- Dewiswch gatalog IP yn Libero ® SoC Design Suite
- Creu Cylchdaith Cyflyru Cloc (CCC) ar gyfer yr amleddau gofynnol
- Dewiswch Uwch" tab ar gyfer ailosod
Amnewid Byfferau Cloc Unigol
Mae dyluniadau yn aml yn cynnwys byfferau cloc ar unwaith (BUFG)
- Llyfrgelloedd penodol i werthwyr
- Unisim => smartfusion, smartfusion2, tân pegynol
Newid ar unwaith
- BUFG => CLKINT
Dogfennaeth: Canllaw Llyfrgell Macro
- SmartFusion®, IGLOO® a ProASIC®3
- SmartFusion2 ac IGLOO2
- PolarFire ®
Disodli Bloc RAM
- Creu LSRAM newydd o gatalog IP
- Ffurfweddu LSRAM
Creu Shim
- Cymerwch y map porthladd presennol o Block RAM
- Creu HDL newydd file
- Addasu map porthladd o shim
Cychwynnwch LSRAM i Shim
- Cymryd datganiad endid o IP file
- Cysylltwch borthladdoedd shim ag enghraifft
Diweddaru Hierarchaeth Ddylunio
Cliciwch Adeiladu Hierarchaeth“
Integreiddio ffynonellau o dan ddyluniad gwraidd
Gwallau cywir yn HDL
Rhedeg synthesis
- Teip posibl cywir wedi'i adrodd gan offer
Cyfyngiadau
Cliciwch ddwywaith Rheoli Cyfyngiadau“
Rhowch gyfyngiadau amser
Creu Cyfyngiadau Deilliedig"
Cyfyngiadau sy'n deillio:
- Cymerwch ymarferoldeb PLL (lluosi / shifft cyfnod)
- Cyfyngiadau “o'r tu ôl” addasiad cloc
Cliciwch ar “Deillio Cyfyngiadau”
- Yn llenwi CDC ychwanegol file
Cyfyngu ar groesfannau parth cloc
Neilltuo Pinnau
- Rheolwr cyfyngiadau
- Pinio aseiniad trwy'r bwrdd
- Pinio aseiniad trwy becyn
Gweithredu Dylunio
- Cynllun lleoliad a llwybr
- Gwiriwch amseriad a chau amseru
(set_false_path ar barth cloc
- Creu llif didau
Wedi'i wneud
Mwynhewch hirhoedledd eich dyluniad FPGA newydd
2022 Microchip Technology Inc. a'i is-gwmnïau
Dogfennau / Adnoddau
 |
MICROCHIP Xilinx Spartan 6 Example Trosi [pdfCanllaw Defnyddiwr Xilinx Spartan 6 Example Trosi, Xilinx, Spartan 6 Example Trosi, Example Trosi |
