MICROCHIP Xilinx Spartan 6 Example Omskakeling
'n Toonaangewende verskaffer van slim, gekoppelde en veilige ingebedde beheeroplossings
Skep Libero® SoC Design Suite-projek
Plaas omskakelingsskrif in ISE®-projekgids
luislang conv_xise_1v0.py -t .xise
Maak Libero SoC Design Suite oop en voer die TCL-skrip uit
Projek is geskep, maar ontbreek:
- IP: BlokRAM, my_horlosies
- Argitektoniese basisblokke: buff
Vervolg
Ondersteunde teikenargitekture vir omskakeling
- MPFS: PolarFire® SoC
- MPF: PolarFire FPGA
- M2S: SmartFusion®2
- M2GL: IGLOO®2
- AGL: IGLOO
- A3P: ProASIC®3
IGLOO- en ProASIC3-toestelle benodig Libero SoC weergawe 11.9 of vroeër
Ander argitekture word ondersteun in die nuutste weergawe van Libero SoC
Vervang PLL's en DCM's
- Kies IP-katalogus in Libero ® SoC Design Suite
- Skep klokkondisioneringskring (CCC) vir vereiste frekwensies
- Kies Gevorderde“-oortjie om terug te stel
Vervang individuele klokbuffers
Ontwerpe bevat dikwels geïnstantieerde klokbuffers (BUFG)
- Verkoper spesifieke biblioteke
- Unisim => smartfusion, smartfusion2, polarfire
Verandering van instansiasies
- BUFG => CLKINT
Dokumentasie: Makrobiblioteekgids
- SmartFusion®, IGLOO® en ProASIC®3
- SmartFusion2 en IGLOO2
- PolarFire ®
Vervang blok-RAM
- Skep nuwe LSRAM uit IP-katalogus
- Stel LSRAM op
Skep Shim
- Neem bestaande poortkaart van Blok RAM
- Skep nuwe HDL file
- Pas poortkaart van shim aan
Instansieer LSRAM in Shim
- Neem entiteitsverklaring van IP file
- Koppel shim-poorte met byvoorbeeld
Dateer Ontwerphiërargie op
Klik op Bou hiërargie"
Integrasie van bronne onder wortelontwerp
Maak foute in HDL reg
Voer sintese uit
- Korrigeer potensiële tikfoute wat deur gereedskap gerapporteer word
Beperkings
Dubbelklik Bestuur beperkings"
Voer tydsbeperkings in
Skep afgeleide beperkings"
Afgeleide beperkings:
- Neem PLL-funksionaliteit (vermenigvuldig/faseverskuiwing)
- Beperkings "b ehind" klok wysiging
Klik op "Lei beperkings af"
- Bevolk addisionele SDC file
Beperk klokdomeinkruisings
Ken penne toe
- Beperkingsbestuurder
- Speld opdrag via tabel vas
- Speld opdrag via pakket vas
Implementeer Ontwerp
- Plek en roete ontwerp
- Gaan tydsberekening na en maak tydsberekening af
(set_false_path op klokdomein
- Skep bitstroom
Klaar
Geniet die lang lewe van jou nuwe FPGA-ontwerp
2022 Microchip Technology Inc. en sy filiale
Dokumente / Hulpbronne
 |
MICROCHIP Xilinx Spartan 6 Example Omskakeling [pdf] Gebruikersgids Xilinx Spartan 6 Example Conversion, Xilinx, Spartan 6 Example Omskakeling, Example Omskakeling |
