PolarFire Kulawarga FPGA Adat Aliran Pituduh Pamaké
Libero SoC v2024.2

Pendahuluan (Tanya patarosan)

Parangkat lunak Libero System-on-Chip (SoC) nyayogikeun lingkungan desain Field Programmable Gate Array (FPGA) terpadu pinuh. Nanging, sababaraha pangguna panginten hoyong nganggo alat sintésis sareng simulasi pihak katilu di luar lingkungan Libero SoC. Libero ayeuna tiasa diintegrasikeun kana lingkungan desain FPGA. Disarankeun make Libero SoC pikeun ngatur sakabéh aliran desain FPGA.
Buku pituduh ieu ngajelaskeun Custom Flow pikeun alat PolarFire sareng PolarFire SoC Family, prosés pikeun ngahijikeun Libero salaku bagian tina aliran desain FPGA anu langkung ageung. Supported Device Families® Tabél di handap ieu daptar kulawarga alat anu dirojong ku Libero SoC. Tapi, sababaraha inpormasi dina pituduh ieu ngan tiasa dianggo pikeun kulawarga alat khusus. Dina hal ieu, informasi sapertos jelas dicirikeun.
meja 1. Kulawarga Alat Dirojong ku Libero SoC

Kulawarga Alat	Katerangan
PolarFire®	PolarFire FPGAs nganteurkeun kakuatan panghandapna industri dina dénsitas mid-range kalawan kaamanan luar biasa tur reliabilitas.
PolarFire SoC	PolarFire SoC mangrupikeun SoC FPGA munggaran kalayan klaster CPU RISC-V anu deterministik, koheren, sareng subsistem mémori L2 deterministik anu ngamungkinkeun Linux® sareng aplikasi sacara real-time.

Leuwihview (Tanya patarosan)

Nalika Libero SoC nyayogikeun lingkungan desain tungtung-ka-tungtung anu terpadu pikeun ngembangkeun desain SoC sareng FPGA, éta ogé nyayogikeun kalenturan pikeun ngajalankeun sintésis sareng simulasi sareng alat pihak katilu di luar lingkungan Libero SoC. Nanging, sababaraha léngkah desain kedah tetep aya dina lingkungan Libero SoC.
Tabel di handap ieu daptar léngkah-léngkah utama dina aliran desain FPGA sareng nunjukkeun léngkah-léngkah anu kedah dianggo Libero SoC.
Tabél 1-1. Aliran Desain FPGA

Lengkah Aliran Desain	Kedah Paké Libero	Katerangan
Desain Éntri: HDL	No	Anggo alat editor/checker HDL pihak katilu di luar Libero® SoC upami hoyong.
Desain Éntri: Configurators	Sumuhun	Jieun proyék Libero munggaran pikeun IP katalog generasi komponén inti.
Otomatis PDC / SDC konstrain generasi	No	Konstrain turunan peryogi sadayana HDL files sareng utilitas derive_constraints nalika dilakukeun di luar Libero SoC, sakumaha anu dijelaskeun dina Appendix C-Derive Constraints.
simulasi	No	Anggo alat pihak katilu di luar Libero SoC, upami hoyong. Merlukeun undeuran perpustakaan simulasi pre-disusun pikeun alat target, simulator target, jeung target versi Libero dipaké pikeun palaksanaan backend.
Sintésis	No	Anggo alat pihak katilu di luar Libero SoC upami hoyong.
Palaksanaan Desain: Atur Konstrain, Kompilasi Netlist, Tempat-sareng- Rute (tingaliview)	Sumuhun	Jieun proyék Libero kadua pikeun palaksanaan backend.
Timing sarta Power Verifikasi	Sumuhun	Cicing dina proyék Libero kadua.
Konpigurasikeun Desain Initialization Data jeung Kenangan	Sumuhun	Anggo alat ieu pikeun ngatur sababaraha jinis kenangan sareng desain initialization dina alat. Tetep dina proyék kadua.
Pemrograman File Generasi	Sumuhun	Tetep dina proyék kadua.

Nu penting: Anjeun kudu ngundeur perpustakaan precompiled sadia di Perpustakaan Simulasi PreCompiled kaca pikeun ngagunakeun simulator pihak katilu.
Dina aliran Fabric FPGA murni, lebetkeun desain anjeun nganggo HDL atanapi éntri skématik sareng lulus langsung
kana alat sintésis. Aliran masih dirojong. PolarFire sareng PolarFire SoC FPGA gaduh signifikan
blok IP teuas proprietary merlukeun pamakéan cores konfigurasi (SgCores) ti Libero SoC IP
katalog. Penanganan khusus diperyogikeun pikeun blok naon waé anu ngagaduhan fungsionalitas SoC:

• Seuneu Polar
  – PF_UPROM
  – PF_SYSTEM_SERVICES
  – PF_CCC
  – PF CLK DIV
  – PF_CRYPTO
  – PF_DRI
  – PF_INIT_MONITOR
  – PF_NGMUX
  – PF_OSC
  - RAM (TPSRAM, DPSRAM, URAM)
  – PF_SRAM_AHBL_AXI
  – PF_XCVR_ERM
  – PF_XCVR_REF_CLK
  – PF_TX_PLL
  – PF_PCIE
  – PF_IO
  – PF_IOD_CDR
  – PF_IOD_CDR_CCC
  – PF_IOD_GENERIC_RX
  – PF_IOD_GENERIC_TX
  – PF_IOD_GENERIC_TX_CCC
  – PF_RGMII_TO_GMII
  – PF_IOD_OCTAL_DDR
  – PF_DDR3
  – PF_DDR4
  – PF_LPDDR3
  – PF_QDR
  – PF_CORESMARTBERT
  – PF_TAMPER
  – PF_TVS, jeung saterusna.

Salian ti SgCore anu didaptarkeun sateuacana, aya seueur IP lemes DirectCore anu sayogi pikeun kulawarga alat PolarFire sareng PolarFire SoC dina Katalog Libero SoC anu nganggo sumber lawon FPGA.
Pikeun éntri desain, upami anjeun nganggo salah sahiji komponén sateuacana, anjeun kedah nganggo Libero SoC pikeun bagian tina éntri desain (Konfigurasi Komponén), tapi anjeun tiasa neraskeun sesa Éntri Desain anjeun (éntri HDL, sareng saterasna) di luar Libero. Pikeun ngatur aliran desain FPGA di luar Libero, tuturkeun léngkah-léngkah anu disayogikeun dina sesa pituduh ieu.
1.1 Daur Kahirupan komponén (Tanya patarosan)
Léngkah-léngkah di handap ieu ngajelaskeun siklus kahirupan komponén SoC sareng masihan pitunjuk ngeunaan cara nanganan data.

1. Ngahasilkeun komponén ngagunakeun configurator na di Libero SoC. Ieu ngahasilkeun jinis data di handap ieu:
   - HDL files
   – Mémori files
   - Stimulus sareng Simulasi files
   - Komponén SDC file
2. Pikeun HDL files, instantiate sarta ngahijikeun aranjeunna dina sesa desain HDL ngagunakeun alat / prosés Éntri design éksternal.
3. Mémori suplai files jeung rangsangan files kana alat simulasi Anjeun.
4. Suplai Komponén SDC file pikeun nurunkeun alat Konstrain pikeun Generasi Konstrain. Tempo Appendix C—Turunkeun Konstrain pikeun leuwih rinci.
5. Anjeun kedah nyiptakeun proyék Libero kadua, dimana anjeun ngimpor netlist post-Sintésis sareng metadata komponén anjeun, sahingga ngalengkepan sambungan antara naon anu anjeun hasilkeun sareng naon anu anjeun programkeun.

1.2 Nyiptakeun Proyék Libero SoC (Tanya patarosan)
Sababaraha léngkah desain kedah dijalankeun di jero lingkungan Libero SoC (Tabel 1-1). Pikeun ngajalankeun léngkah ieu, anjeun kedah nyiptakeun dua proyék Libero SoC. Proyék kahiji dianggo pikeun konfigurasi komponén desain sareng generasi, sareng proyék kadua pikeun palaksanaan fisik desain tingkat luhur.
1.3 Aliran Adat (Tanya patarosan)
Gambar di handap ieu nunjukkeun:

• Libero SoC tiasa diintegrasikeun salaku bagian tina aliran desain FPGA anu langkung ageung sareng sintésis pihak katilu sareng alat simulasi di luar lingkungan Libero SoC.
• Rupa-rupa léngkah anu aub dina aliran, mimitian ti nyiptakeun desain sareng jahitan dugi ka program alat.
• Bursa data (input sareng kaluaran) anu kedah lumangsung dina unggal léngkah aliran desain.

Tip:

1. SNVM.cfg, UPROM.cfg
2. *.mem file generasi pikeun Simulasi: pa4rtupromgen.exe nyokot UPROM.cfg salaku input sarta dibangkitkeun UPROM.mem.

Ieu léngkah-léngkah dina aliran khusus:

1. Konfigurasi komponén sareng generasi:
   a. Jieun proyék Libero munggaran (pikeun ngawula ka salaku Proyék Rujukan).
   b. Pilih Inti tina Katalog. Ganda klik inti pikeun masihan eta ngaran komponén tur ngonpigurasikeun komponén.
   Ieu otomatis ékspor data komponén tur files. A Manifests komponén ogé dihasilkeun. Tempo komponén Manifests pikeun detil. Pikeun langkung rinci, tingali Konfigurasi Komponen.
2. Lengkepan desain RTL anjeun di luar Libero:
   a. Instantiate komponén HDL files.
   b. Lokasi HDL files didaptarkeun dina Manifests komponén files.
3. Ngahasilkeun konstrain SDC pikeun komponén. Anggo utilitas Derive Constraints pikeun ngahasilkeun konstrain waktos file(SDC) dumasar kana:
   a. Komponén HDL files
   b. Komponén SDC files
   c. Pamaké HDL files
   Kanggo inpo nu leuwih lengkep, tingali Appendix C—Turunkeun Konstrain.
4. Alat sintésis / alat simulasi:
   a. Kéngingkeun HDL files, rangsangan files, jeung data komponén ti lokasi husus sakumaha nyatet dina Manifests komponén.
   b. Sintésis sareng simulasi desain sareng alat pihak katilu di luar Libero SoC.
5. Jieun Proyék Libero kadua anjeun (Palaksanaan).
6. Cabut sintésis tina ranté alat aliran desain (Proyék> Setélan Proyék> Aliran Desain> hapus kotak centang Aktipkeun Synthesis).
7. Impor sumber desain files (pasca-sintésis *.vm netlist tina alat sintésis):
   – Impor post-sintésis *.vm netlist (File> Impor > Disintésis Verilog Netlist (VM)).
   – Métadata komponén *.cfg files pikeun uPROM jeung / atawa sNVM.
8. Impor sagala komponén blok Libero SoC files. Blok files kudu di *.cxz file formatna.
   Kanggo inpo nu leuwih lengkep tentang kumaha carana nyieun blok a, tingali Pituduh Pamaké Aliran Blok PolarFire.
9. Impor konstrain desain:
   - Impor I / O konstrain files (Konstrain Manajer> I / Oattributes> Impor).
   – Impor floorplanning *.pdc files (Konstrain Manajer> Lantai Nu Ngarencana> Impor).
   - Impor *.sdc waktos konstrain files (Konstrain Manajer> Timing> Impor). Impor SDC file dihasilkeun ngaliwatan alat turunan Konstrain.
   – Impor *.ndc konstrain files (Konstrain Manajer> NetlistAttributes> Impor), upami aya.
10. Konstrain file jeung asosiasi alat
    – Dina Constraint Manager, gaulkeun *.pdc files pikeun nempatkeun jeung ruteu, éta * .sdc files pikeun nempatkeun jeung jalur sarta timing verifikasi, sarta *.ndc files pikeun Compile Netlist.
11. Palaksanaan desain lengkep
    - Tempat sareng rute, pariksa waktos sareng kakuatan, ngonpigurasikeun data awal desain sareng kenangan, sareng program file generasi.
12. Validasi desain
    - Validasi desain dina FPGA sareng debug upami diperyogikeun nganggo alat desain anu disayogikeun sareng suite desain Libero SoC.

Konfigurasi komponén (Tanya patarosan)

Léngkah munggaran dina aliran adat nyaéta ngonpigurasikeun komponén anjeun nganggo proyék rujukan Libero (disebut ogé proyék Libero munggaran dina Tabel 1-1). Dina léngkah-léngkah satuluyna, anjeun nganggo data tina proyék rujukan ieu.
Upami Anjeun keur make komponén nu mana wae nu didaptarkeun saméméhna, dina Overview dina desain anjeun, laksanakeun léngkah anu dijelaskeun dina bagian ieu.
Upami anjeun henteu nganggo salah sahiji komponén di luhur, anjeun tiasa nyerat RTL anjeun di luar Libero sareng langsung ngimpor kana alat Sintésis sareng Simulasi anjeun. Anjeun teras bisa neruskeun ka bagian pos-sintésis sarta ngan ngimpor pos-sintésis Anjeun *.vm netlist kana proyék palaksanaan Libero final Anjeun (ogé disebut proyék Libero kadua di Table 1-1).
2.1 Konfigurasi komponén Ngagunakeun Libero (Tanya patarosan)
Saatos milih komponén anu kedah dianggo tina daptar sateuacana, laksanakeun léngkah-léngkah ieu:

1. Jieun proyék Libero anyar (Konfigurasi Inti sarta Generasi): Pilih Alat jeung Kulawarga nu Anjeun sasaran desain ahir Anjeun.
2. Paké salah sahiji atawa leuwih tina cores disebutkeun dina Custom Flow.
   a. Jieun SmartDesign sarta ngonpigurasikeun inti dipikahoyong tur instantiate eta dina komponén SmartDesign.
   b. Ngamajukeun sagala pin ka tingkat luhur.
   c. Ngahasilkeun SmartDesign.
   d. Klik dua kali alat Simulate (sakur pilihan Pra-Sintesis atanapi Post-Synthesis atanapi Post-Layout) pikeun ngalamar simulator. Anjeun tiasa kaluar tina simulator sanggeus eta invoked. Léngkah ieu ngahasilkeun simulasi files diperlukeun pikeun proyék Anjeun.

Tip: Anjeun kedah ngalakukeun léngkah ieu upami anjeun hoyong simulasi desain anjeun di luar Libero.
Kanggo inpo nu leuwih lengkep, tingali Simulating Desain Anjeun.
e. Simpen proyék anjeun-ieu mangrupikeun proyék rujukan anjeun.
2.2 Manifestasi komponén (Tanya patarosan)
Nalika anjeun ngahasilkeun komponén anjeun, sakumpulan files dihasilkeun pikeun tiap komponén. The Component Manifest laporan rinci set tina files dihasilkeun sarta dipaké dina unggal lengkah saterusna (Sintésis, simulasi, generasi firmware, jeung saterusna). Laporan ieu masihan anjeun lokasi sadaya anu dihasilkeun files diperlukeun pikeun lumangsungna jeung Aliran Adat. Anjeun tiasa ngaksés manifest komponén di wewengkon Laporan: Klik Desain> Laporan pikeun muka tab Laporan. Dina tab Laporan, anjeun ningali sakumpulan manifest.txt files (Leuwihview), hiji pikeun tiap komponén anu anjeun hasilkeun.
Tip: Anjeun kedah nyetél komponén atanapi modul salaku '"root"' pikeun ningali manifest komponén file eusi dina tab Laporan.
Alternatipna, Anjeun bisa ngakses laporan manifest individu files pikeun tiap komponén inti dihasilkeun atawa komponén SmartDesign tina /komponén/gawé/ / / _manifest.txt atawa /komponén/gawé/ / _manifest.txt. Anjeun oge bisa ngakses manifest file eusi unggal komponén dihasilkeun tina tab Komponén anyar dina Libero, dimana éta file lokasi disebutkeun kalawan hormat ka diréktori proyék.Fokus kana laporan Component Manifest di handap ieu:

• Lamun instantiated cores kana SmartDesign a, baca éta file _manifest.txt.
• Lamun dijieun komponén pikeun cores, baca éta _manifest.txt.

Anjeun kedah nganggo sadaya laporan Component Manifests anu dilarapkeun kana desain anjeun. Pikeun exampLe, upami proyék anjeun ngagaduhan SmartDesign sareng hiji atanapi langkung komponén inti anu aya di jerona sareng anjeun badé nganggo sadayana dina desain akhir anjeun, maka anjeun kedah milih files didaptarkeun dina laporan Component Manifests sadaya komponén eta pikeun pamakéan dina aliran desain Anjeun.
2.3 Nafsirkeun Manifestasi Files (Tanya patarosan)
Lamun anjeun muka hiji manifest komponén file, Anjeun ningali jalur ka files dina proyék Libero anjeun sarta pointers on mana dina aliran desain ngagunakeun aranjeunna. Anjeun tiasa ningali jinis-jinis di handap ieu files dina manifest file:

• Sumber HDL files pikeun sakabéh parabot Sintésis sarta Simulasi
• Rangsangan files pikeun sakabéh parabot Simulasi
• Konstrain files

Ieu mangrupikeun Manifestasi Komponén tina komponén inti PolarFire.Unggal jenis file diperlukeun hilir dina aliran desain Anjeun. Bagian handap ngajelaskeun integrasi tina files ti manifest kana aliran desain Anjeun.

Generasi Konstrain (Tanya patarosan)

Nalika ngalakukeun konfigurasi sareng generasi, pastikeun nyerat / ngahasilkeun konstrain SDC / PDC / NDC files pikeun desain ngalirkeun aranjeunna ka Sintésis, Tempat-na-Rute, sarta Verify parabot Timing.
Anggo utilitas Derive Constraints di luar lingkungan Libero pikeun ngahasilkeun konstrain tinimbang nyerat sacara manual. Pikeun nganggo utilitas Derive Constraint di luar lingkungan Libero, anjeun kedah:

• Pasokan pamaké HDL, komponén HDL, jeung komponén SDC konstrain files
• Sebutkeun modul tingkat luhur
• Sebutkeun lokasi dimana ngahasilkeun konstrain anu diturunkeun files

Konstrain komponén SDC sadia dina /komponén/gawé/ / / diréktori sanggeus konfigurasi komponén tur generasi.
Kanggo inpo nu langkung lengkep ihwal kumaha cara ngadamel konstrain pikeun desain anjeun, tingali Appendix C—Derive Constraints.

Sintésis Desain Anjeun (Tanya patarosan)

Salah sahiji fitur utama Custom Flow nyaéta ngamungkinkeun anjeun ngagunakeun sintésis pihak katilu
alat luar Libero. Aliran adat ngadukung panggunaan Synopsys SynplifyPro. Pikeun nyintésis Anjeun
proyék, nganggo prosedur ieu:

1. Jieun proyék anyar dina alat Synthesis anjeun, nargétkeun kulawarga alat anu sami, maot, sareng ngarangkep salaku proyék Libero anu anjeun damel.
   a. Impor RTL anjeun sorangan files anjeun biasana ngalakukeun.
   b. Setel kaluaran Sintésis janten Verilog Struktural (.vm).
   Tip: Struktural Verilog (.vm) nyaéta hiji-hijina format output sintésis anu dirojong dina PolarFire.
2. Impor komponén HDL files kana proyék Synthesis anjeun:
   a. Pikeun unggal Laporan Manifests komponén: Pikeun unggal file handapeun sumber HDL files pikeun sakabéh sintésis sarta simulasi parabot, impor nu file kana Project Synthesis Anjeun.
3. Impor ka file polarfire_syn_comps.v (lamun ngagunakeun Synopsys Synplify) ti
   Lokasi instalasi>/data/aPA5M kana proyék Synthesis Anjeun.
4. Impor SDC saméméhna dihasilkeun file ngaliwatan alat Konstrain Turunan (tingali Appendix
   A-Sample SDC Konstrain) kana alat Sintésis. kendala ieu file constrains alat sintésis pikeun ngahontal panutupanana timing kalawan kirang usaha jeung pangsaeutikna iterasi desain.

penting: 

• Lamun rencanana ngagunakeun * .sdc sami file pikeun konstrain Tempat-na-Rute salila fase palaksanaan desain, anjeun kudu ngimpor ieu * .sdc kana proyék sintésis. Ieu pikeun mastikeun yén euweuh ngaran objék desain mismatches dina netlist disintésis jeung konstrain Tempat-jeung-Rute salila fase palaksanaan prosés desain. Lamun teu kaasup ieu * .sdc file dina lengkah Sintésis, netlist dihasilkeun tina Sintésis bisa gagal léngkah Tempat jeung Rute kusabab ngaran objék desain mismatches.
  a. Impor Atribut Netlist *.ndc, upami aya, kana alat Synthesis.
  b. Jalankeun Sintésis.
• Lokasi kaluaran alat Sintésis anjeun boga *.vm netlist file dihasilkeun pos Sintésis. Anjeun kedah ngimpor netlist kana Proyék Palaksanaan Libero pikeun neraskeun prosés desain.

Simulasi Desain Anjeun (Tanya patarosan)

Pikeun simulasi desain anjeun di luar Libero (nyaéta, nganggo lingkungan simulasi sareng simulator anjeun nyalira), laksanakeun léngkah-léngkah ieu:

1. Desain Files:
   a. Simulasi pra-sintésis:
   • Impor RTL anjeun kana proyék simulasi Anjeun.
   • Pikeun unggal Laporan Manifests komponén.
   - Impor masing-masing file handapeun sumber HDL files pikeun sakabéh alat Sintésis sarta Simulasi kana proyék simulasi Anjeun.
   • Compile ieu files sakumaha per parentah simulator anjeun.
   b. simulasi post-sintésis:
   • Impor post-sintésis Anjeun *.vm netlist (dihasilkeun dina Synthesizing Desain Anjeun) kana proyék simulasi anjeun sarta compile eta.
   c. Simulasi post-layout:
   • Kahiji, ngalengkepan ngalaksanakeun desain anjeun (tingali Nerapkeun Desain anjeun). Pastikeun yén proyék Libero ahir anjeun aya dina kaayaan post-layout.
   • Double-klik Generate BackAnnotated Files dina jandela Libero Desain Aliran. Éta ngahasilkeun dua files:
   /desainer/ / _ba.v/vhd /desainer/
   / _ba.sdf
   • Impor duanana ieu files kana alat simulasi Anjeun.
2. Rangsangan sareng Konfigurasi files:
   a. Pikeun unggal Laporan Manifestasi Komponen:
   • Nyalin sadayana files handapeun Rangsangan Files pikeun sakabéh bagian Simulasi Pakakas kana diréktori akar proyék Simulasi Anjeun.
   b. Pastikeun yén sagala Tcl files dina daptar saméméhna (dina hambalan 2.a) dieksekusi heula, saméméh mimiti simulasi.
   c. UPROM.mem: Upami anjeun nganggo inti UPROM dina desain anjeun sareng pilihan Paké eusi pikeun simulasi diaktipkeun pikeun hiji atanapi langkung klien panyimpen data anu anjeun hoyong simulate, anjeun kedah nganggo pa4rtupromgen anu tiasa dieksekusi (pa4rtupromgen.exe dina windows) pikeun ngahasilkeun UPROM.mem. file. Eksekusi pa4rtupromgen nyokot UPROM.cfg file salaku input ngaliwatan skrip Tcl file sarta kaluaran UPROM.mem file diperlukeun pikeun simulasi. Ieu UPROM.mem file kudu disalin ka folder simulasi saméméh ngajalankeun simulasi. Hiji mantanample némbongkeun pamakéan laksana pa4rtupromgen disadiakeun dina léngkah di handap ieu. UPROM.cfg file geus sadia dina diréktori /komponén/gawé/ / dina proyék Libero nu dipaké pikeun ngahasilkeun komponén UPROM.
   d. snvm.mem: Upami anjeun nganggo inti System Services dina desain anjeun sareng ngonpigurasi tab sNVM dina inti kalayan pilihan Paké eusi pikeun simulasi diaktipkeun pikeun hiji atanapi langkung klien anu anjeun hoyong simulasi, a snvm.mem file otomatis dihasilkeun pikeun
   diréktori /komponén/gawé/ / dina proyék Libero nu dipaké pikeun ngahasilkeun komponén System Services. Ieu snvm.mem file kudu disalin ka folder simulasi saméméh ngajalankeun simulasi.
3. Jieun folder kerja sareng sub-folder anu dingaranan simulasi handapeun folder kerja.
   Eksekusi pa4rtupromgen nyangka ayana simulasi sub folder dina folder gawe na * .tcl Aksara disimpen dina simulasi sub folder.
4. Nyalin UPROM.cfg file ti mimiti proyék Libero dijieun pikeun generasi komponén kana folder gawe.
5. Témpélkeun paréntah di handap ieu dina skrip *.tcl sareng tempatkeun kana folder simulasi anu didamel dina léngkah 3.
   Sample *.tcl pikeun PolarFire na PolarFire Soc kulawarga alat keur ngahasilkeun URPOM.mem file
   ti UPROM.cfg
   set_device -fam - maot -pkg
   set_input_cfg -path
   set_sim_mem -jalurFile/UPROM.mem>
   gen_sim -use_init palsu
   Pikeun ngaran internal ditangtoskeun ngagunakeun pikeun paeh jeung pakét, tingali *.prjx file tina proyék Libero munggaran (dipaké pikeun generasi komponén).
   Argumen use_init kudu disetel ka palsu.
   Paké paréntah set_sim_mem pikeun nangtukeun jalur pikeun kaluaran file UPROM.mem éta
   dihasilkeun nalika palaksanaan naskah file kalawan pa4rtupromgen laksana.
6. Dina paréntah ajakan atawa terminal cygwin, buka diréktori gawé dijieun dina hambalan 3.
   Laksanakeun paréntah pa4rtupromgen sareng pilihan-skrip sareng pas kana éta * .tcl Aksara dijieun dina hambalan saméméhna.
   Pikeun Windows
   /designer/bin/pa4rtupromgen.exe \
   –script./simulasi/ .tcl
   Pikeun Linux:
   /bin/pa4rtupromgen
   –script./simulasi/ .tcl
7. Saatos palaksanaan sukses pa4rtupromgen laksana, pariksa yen UPROM.mem file dihasilkeun dina lokasi dieusian dina set_sim_mem paréntah dina * .tcl Aksara.
8. Pikeun simulate sNVM, nyalin snvm.mem file ti proyék Libero munggaran anjeun (dipaké pikeun konfigurasi komponén) kana folder simulasi tingkat luhur proyék simulasi anjeun pikeun ngajalankeun simulasi (di luar Libero SoC). Pikeun simulate eusi UPROM, nyalin UPROM.mem dihasilkeun file kana polder simulasi tingkat luhur proyék simulasi anjeun pikeun ngajalankeun simulasi (di luar Libero SoC).

Penting: Ka simulasi pungsionalitas komponén SoC, unduh perpustakaan simulasi PolarFire anu tos disusun sareng impor kana lingkungan simulasi anjeun sapertos anu dijelaskeun di dieu. Pikeun langkung rinci, tingali Appendix B—Ngimpor Perpustakaan Simulasi kana Lingkungan Simulasi.

Ngalaksanakeun Desain Anjeun (Tanya patarosan)

Saatos réngsé simulasi Sintésis sareng Pasca-Sintésis di lingkungan anjeun, anjeun kedah nganggo Libero deui pikeun ngalaksanakeun desain anjeun sacara fisik, ngajalankeun waktos sareng analisa kakuatan, sareng ngahasilkeun program anjeun. file.

1. Jieun proyék Libero anyar pikeun palaksanaan fisik sarta perenah desain. Pastikeun pikeun nargétkeun alat anu sami sareng dina proyék rujukan anu anjeun jieun dina Konfigurasi Komponen.
2. Saatos nyiptakeun proyék, cabut Sintésis tina ranté alat dina jandela Desain Aliran (Proyék> Setélan Proyék> Aliran Desain> Pupus centang Aktipkeun Sintésis).
3.  Impor pos-sintésis Anjeun *.vm file kana proyék ieu, (File > Impor > Disintésis Verilog Netlist (VM)).
   Tip: Disarankeun anjeun nyiptakeun tautan ka ieu file, ku kituna lamun resynthesize desain Anjeun, Libero salawasna ngagunakeun netlist pos-sintésis panganyarna.
   a. Dina jandela Hierarki Desain, perhatikeun nami modul root.
4. Impor konstrain kana proyék Libero. Paké Konstrain Manajer pikeun ngimpor *.pdc/*.sdc/*.ndc konstrain.
   a. Impor I / O * .pdc konstrain files (Konstrain Manajer> I / O Atribut> Impor).
   b. Impor Floorplanning *.pdc konstrain files (Konstrain Manajer> Lantai Nu Ngarencana> Impor).
   c. Impor *.sdc timing konstrain files (Konstrain Manajer> Timing> Impor). Upami desain anjeun ngagaduhan salah sahiji inti anu didaptarkeun di Overview, mastikeun pikeun ngimpor SDC file dihasilkeun ngaliwatan turunan alat konstrain.
   d. Impor * .ndc konstrain files (Konstrain Manajer> Atribut Netlist> Impor).
5. Konstrain pakait Files pikeun ngarancang parabot.
   a. Buka Pangatur Konstrain (Atur Konstrain> Buka Atur Konstrain View).
   Pariksa kotak centang Tempat-sareng-Rute sareng Verifikasi Timing gigireun konstrain file pikeun ngadegkeun konstrain file jeung asosiasi alat. Pakaitkeun konstrain *.pdc ka Place-andRoute sareng *.sdc ka Place-and-Route sareng Verifikasi Timing. Pakaitkeun *.ndc file pikeun Compile Netlist.
   Tip: Lamun Tempat sareng Rute gagal sareng konstrain * .sdc ieu file, teras impor ieu sami * .sdc file pikeun sintésis sareng jalankeun deui sintésis.
6. Klik Compile Netlist teras Tempat sareng Rute pikeun ngalengkepan léngkah perenah.
7. Alat Konpigurasikeun Desain Initialization Data and Memories ngamungkinkeun anjeun pikeun ngamimitian blok desain, sapertos LSRAM, µSRAM, XCVR (transceiver), sareng PCIe nganggo data anu disimpen dina mémori panyimpen µPROM, sNVM, atanapi éksternal SPI Flash éksternal. Alatna gaduh tab di handap ieu pikeun netepkeun spésifikasi tina sekuen initialization desain, spésifikasi klien initialization, klien data pamaké.
   - Tab Desain Initialization
   - tab PROM
   - tab sNVM
   - Tab SPI Flash
   - Tab Fabric RAMs
   Paké tab dina alat pikeun ngonpigurasikeun data design initialization jeung kenangan.Saatos réngsé konfigurasi, laksanakeun léngkah-léngkah ieu pikeun ngaprogram data inisialisasi:
   • Ngahasilkeun klien initialization
   • Ngahasilkeun atawa ékspor bitstream nu
   • Program alat
   Pikeun inpo wincik tentang kumaha carana make alat ieu, tingali Libero SoC Design Aliran Pituduh pamaké. Kanggo inpo nu langkung lengkep ihwal paréntah Tcl dipaké pikeun ngonpigurasikeun rupa tab dina alat jeung nangtukeun konfigurasi memori files (*.cfg), tingali Tcl Paréntah Rujukan Guide.
8. Ngahasilkeun Programming File tina proyék ieu sareng dianggo pikeun program FPGA anjeun.

Lampiran A-Sampjeung Konstrain SDC (Tanya patarosan

Libero SoC ngahasilkeun konstrain waktos SDC pikeun inti IP tangtu, sapertos CCC, OSC, Transceiver sareng saterasna. Ngaliwatan konstrain SDC pikeun ngarancang alat ningkatkeun kasempetan pikeun nutup waktos waktos kalayan usaha anu kirang sareng iterasi desain anu langkung sakedik. Jalur hierarkis lengkep tina conto tingkat luhur dipasihkeun pikeun sadaya objék desain anu dirujuk dina konstrain.
7.1 Watesan Waktu SDC (Tanya patarosan)
Dina proyék rujukan inti Libero IP, konstrain SDC tingkat luhur ieu file sayogi ti Constraint Manager (Desain Aliran > Buka Atur Konstrain View > Waktos > Turunkeun Konstrain).
Penting: Tingali ieu file pikeun nyetél konstrain SDC upami desain anjeun ngandung CCC, OSC, Transceiver, sareng komponenana sanésna. Robah jalur hierarkis lengkep, upami perlu, pikeun cocog sareng hirarki desain anjeun atanapi nganggo utilitas Derive_Constraints sareng léngkah-léngkah dina Appendix C-Derive Constraints dina tingkat komponén SDC file.
Simpen dina file ka ngaran béda jeung ngimpor SDC file ka alat sintésis, Alat Tempat-sareng-Jalur, sareng Verifikasi Timing, sapertos konstrain SDC anu sanés. files.
7.1.1 Diturunkeun SDC File (Tanya patarosan)
# Ieu file dihasilkeun dumasar kana sumber SDC handap files:
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_CCC_C0/PF_CCC_C0_0/PF_CCC_C0_PF_CCC_C0_0_PF_CCC.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
CLK_DIV/CLK_DIV_0/CLK_DIV_CLK_DIV_0_PF_CLK_DIV.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
TRANSMIT_PLL/TRANSMIT_PLL_0/TRANSMIT_PLL_TRANSMIT_PLL_0_PF_TX_PLL.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
DMA_INITIATOR/DMA_INITIATOR_0/DMA_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
FIC0_INITIATOR/FIC0_INITIATOR_0/FIC0_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
ICICLE_MSS/ICICLE_MSS.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_PCIE_C0/PF_PCIE_C0_0/PF_PCIE_C0_PF_PCIE_C0_0_PF_PCIE.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PCIE_INITIATOR / PCIE_INITIATOR_0 / PCIE_INITIATOR.sdc
# /drive/aPA5M/cores/constraints/osc_rc160mhz.sdc
# *** Sakur modifikasi kana ieu file bakal leungit upami konstrain turunan dijalankeun deui. ***
create_clock -name {CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK} -jaman 6.25
[ get_pins { CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK } ] create_clock -name {REF_CLK_PAD_P} -period 10 [ get_ports { REF_CLK_PAD_P } ] create_clock -name {CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/TRANSt_xpll_0/TRANSt_xpll_
DIV_CLK} -periode 8
[ get_pins { CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/DIV_CLK } ] create_generated_clock -ngaran {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x/CLK_0_PF_0/CCC_FIC_x/CLK_0_XNUMX_Clock
OUT0} -multiply_by 25 -divide_by 32 -sumber
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 }] -fase 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT0 } ] create_generated_clock -ngaran {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/0_0_CCC
OUT1} -multiply_by 25 -divide_by 32 -sumber
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 }] -fase 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT1 } ] create_generated_clock -ngaran {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/0_0_CCC
OUT2} -multiply_by 25 -divide_by 32 -sumber
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 }] -fase 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT2 } ] create_generated_clock -ngaran {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/0_0_CCC
OUT3} -multiply_by 25 -divide_by 64 -sumber
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 }] -fase 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT3 } ] create_generated_clock -ngaran {CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80/MHz_to_CLK_0/MHz
Y_DIV} -divide_by 2 -sumber
[ get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/A } ] [ get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV] set_false_path -through [get_nets {DMA_INITIATOR_inst_0/ARESETN*}] set_false_path -from [get_cells {DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/rdGrayCounter*/cntGray* } ] -to [get_cells {DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
rdPtr_s1* } ] set_false_path -from [get_cells {DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/wrGrayCounter*/cntGray*} ] -to [get_cells {DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
wrPtr_s1* }] set_false_path -through [get_nets {FIC0_INITIATOR_inst_0/ARESETN*}] set_false_path -to [get_pins {PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[0] PCIE/PF_0/PCIE_C0
PCIE_1/INTERRUPT[1] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[2] PCIE/PF_PCIE_C0_0/PCIE_1/
INTERRUPT[3] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[4] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[5] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[6] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[7] PCIE/PF_PCIE_C0_0/
PCIE_1/WAKEREQ PCIE/PF_PCIE_C0_0/PCIE_1/MPERST_N } ] set_false_path -ti [ get_pins { PCIE / PF_PCIE_C0_0 / PCIE_1 / TL_CLK } ] set_false_path -through [get_nets/} PCIETN_0TIA Appendix B—Ngimpor Pustaka Simulasi kana Lingkungan Simulasi (Tanya patarosan)
Simulator standar pikeun simulasi RTL sareng Libero SoC nyaéta ModelSim ME Pro.
Perpustakaan anu tos disusun pikeun simulator standar sayogi sareng pamasangan Libero dina diréktori /Desainer/lib/modelsimpro/precompiled/vlog for® ngarojong kulawarga. Libero SoC ogé ngadukung édisi simulator pihak katilu sanés tina ModelSim, Questasim, VCS, Xcelium
, Active HDL, sareng Riviera Pro. Unduh masing-masing perpustakaan anu tos disusun ti Libero SoC v12.0 sarta engké dumasar kana simulator jeung versi na.
Sarupa jeung lingkungan Libero, run.do file kudu dijieun pikeun ngajalankeun simulasi luar Libero.
Jieun run.do basajan file nu boga paréntah pikeun ngadegkeun perpustakaan pikeun hasil kompilasi, pemetaan perpustakaan, kompilasi, jeung simulasi. Turutan lengkah pikeun nyieun run.do dasar file.

1. Jieun perpustakaan logis pikeun nyimpen hasil kompilasi maké vlib paréntah vlib presynth.
2. Peta nami perpustakaan logis kana diréktori perpustakaan anu tos disusun nganggo paréntah vmap vmap .
3. Nyusun sumber files-pamakéan paréntah kompiler basa-spésifik pikeun nyusun desain files kana diréktori gawé.
   – vlog pikeun .v/.sv
   – vcom pikeun .vhd
4. Ngamuat desain pikeun simulasi ngagunakeun paréntah vsim ku nangtukeun ngaran sagala modul tingkat luhur.
5. Simulate desain nganggo paréntah run.
   Saatos ngamuat desain, waktos simulasi disetel ka enol, sareng anjeun tiasa ngalebetkeun paréntah ngajalankeun pikeun ngamimitian simulasi.
   Dina jandela transkrip simulator, laksanakeun run.do file sakumaha run.do ngajalankeun simulasi. Sample run.do file sukamaha kieu.

anteng nyetel ACTELLIBNAME PolarFire sepi nyetel PROJECT_DIR "W:/Test/basic_test" lamun
{[file aya presynth/_info]} { echo "INFO: Simulasi perpustakaan presynth aya" } sejenna
{ file hapus -force presynth vlib presynth } vmap presynth presynth vmap PolarFire
"X:/Libero/Desainer/lib/modelsimpro/precompiled/vlog/PolarFire" vlog -sv -work presynth
"${PROJECT_DIR}/hdl/top.v" vlog "+incdir+${PROJECT_DIR}/stimulus" -sv -work presynth "$
{PROJECT_DIR}/stimulus/tb.v” vsim -L PolarFire -L presynth -t 1ps presynth.tb tambah gelombang /tb/*
ngajalankeun 1000ns log /tb/* kaluar

Appendix C—Turunkeun Watesan (Tanya patarosan)

Appendix ieu ngajelaskeun paréntah Derive Constraints Tcl.
9.1 Turunkeun Konstrain Paréntah Tcl (Tanya patarosan)
Utilitas derive_constraints ngabantosan anjeun nurunkeun konstrain tina RTL atanapi configurator di luar lingkungan desain Libero SoC. Pikeun ngahasilkeun kendala pikeun desain anjeun, anjeun peryogi HDL Pamaké, HDL Komponén, sareng Konstrain Komponén. files. Konstrain komponén SDC files sadia sahandapeun /komponén/gawé/ / / diréktori sanggeus konfigurasi komponén tur generasi.
Unggal konstrain komponén file diwangun ku set_component paréntah tcl (nangtukeun ngaran komponén) jeung daptar konstrain dihasilkeun sanggeus konfigurasi. Konstrain dihasilkeun dumasar kana konfigurasi sarta husus pikeun tiap komponén.
Exampjeung 9-1. Konstrain komponén File pikeun PF_CCC Core
Di dieu téh urutample tina konstrain komponén file pikeun inti PF_CCC:
set_komponén PF_CCC_C0_PF_CCC_C0_0_PF_CCC
# Microchip Corp.
# Kaping: 2021-Okt-26 04:36:00
# Jam dasar pikeun PLL #0
create_clock -period 10 [get_pins {pll_inst_0/REF_CLK_0}] create_generated_clock -divide_by 1 -source [get_pins {pll_inst_0/
REF_CLK_0}] -fase 0 [get_pins {pll_inst_0/OUT0}] Di dieu, create_clock na create_generated_clock masing-masing rujukan jeung kaluaran konstrain jam, nu dihasilkeun dumasar kana konfigurasi nu.
9.1.1 Gawe sareng derive_constraints Utiliti (Tanya patarosan)
Turunkeun konstrain ngalangkungan desain sareng alokasi konstrain énggal pikeun unggal conto komponén dumasar kana komponén SDC anu disayogikeun sateuacana. files. Pikeun jam rujukan CCC, propagates deui ngaliwatan desain pikeun manggihan sumber jam rujukan. Lamun sumberna mangrupa I / O, konstrain jam rujukan bakal disetel dina I / O. Upami éta kaluaran CCC atanapi sumber jam anu sanés (pikeun example, Transceiver, osilator), ngagunakeun jam ti komponén séjén sarta ngalaporkeun peringatan lamun interval teu cocog. Konstrain turunan ogé bakal allocate konstrain pikeun sababaraha macros kawas on-chip osilator lamun boga aranjeunna dina RTL Anjeun.
Pikeun ngaéksekusi utiliti derive_constraints, anjeun kudu nyadiakeun .tcl a file argumen garis paréntah sareng inpormasi di handap ieu dina urutan anu ditangtukeun.

1. Sebutkeun inpormasi alat nganggo inpormasi dina bagian set_device.
2. Sebutkeun jalur ka RTL files ngagunakeun informasi dina bagian read_verilog atanapi read_vhdl.
3. Atur modul tingkat luhur ngagunakeun informasi dina bagian set_top_level.
4. Sebutkeun jalur ka komponén SDC files ngagunakeun informasi dina bagian read_sdc atanapi read_ndc.
5. Laksanakeun files ngagunakeun informasi dina bagian derive_constraints.
6.  Sebutkeun jalur ka konstrain turunan SDC file ngagunakeun inpormasi dina bagian write_sdc atanapi write_pdc atanapi write_ndc.

Exampjeung 9-2. Palaksanaan sareng Eusi turunan.tcl File
Di handap ieu mangrupa exampargumen baris paréntah pikeun ngaéksekusi utilitas derive_constraints.
$ /bin{64}/derive_constraints derive.tcl
Eusi turunan.tcl file:
# Inpormasi alat
set_device -kulawarga PolarFire -maot MPF100T -speed -1
# RTL files
read_verilog -mode system_verilog project/component/work/txpll0/
txpll0_txpll0_0_PF_TX_PLL.v
read_verilog -mode system_verilog {project/component/work/txpll0/txpll0.v}
read_verilog -mode system_verilog {proyek/komponén/karya/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.v}
read_verilog -mode system_verilog {proyek/komponén/karya/xcvr0/xcvr0.v}
read_vhdl -mode vhdl_2008 {proyek/hdl/xcvr1.vhd}
#Komponén SDC files
set_top_level {xcvr1}
read_sdc -komponén {proyék/komponén/gawé/txpll0/txpll0_0/
txpll0_txpll0_0_PF_TX_PLL.sdc}
read_sdc -komponén {proyék/komponén/gawé/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.sdc}
#Use derive_constraint paréntah
derive_constraints
#SDC/PDC/NDC hasil files
write_sdc {proyek/konstrain/xcvr1_derived_constraints.sdc}
write_pdc {proyek/konstrain/fp/xcvr1_derived_constraints.pdc}
9.1.2 set_alat (Tanya patarosan)
Katerangan
Sebutkeun ngaran kulawarga, ngaran maot, jeung kelas speed.
set_device -kulawarga - maot -gancang
Arguméntasi

Parameter	Tipe	Katerangan
-kulawarga	Senar	Sebutkeun ngaran kulawarga. Nilai anu mungkin nyaéta PolarFire®, PolarFire SoC.
- maot	Senar	Sebutkeun ngaran paeh.
-laju	Senar	Sebutkeun kelas laju alat. Nilai anu mungkin nyaéta STD atanapi -1.

Tipe Balik	Katerangan
0	Paréntah junun.
1	Paréntah gagal. Aya kasalahan. Anjeun tiasa ningali pesen kasalahan dina konsol.

Daptar Kasalahan

Kode Kasalahan	Pesen Kasalahan	Katerangan
ERR0023	Parameter anu diperyogikeun - maot leungit	Pilihan paeh wajib jeung kudu dieusian.
ERR0005	maot teu dipikanyaho 'MPF30'	Nilai pilihan -die teu bener. Tingali daptar kamungkinan nilai dina pedaran pilihan.
ERR0023	Parameter-paeh leungit nilai	Pilihan paeh dieusian tanpa nilai.
ERR0023	Parameter diperlukeun-kulawarga leungit	Pilihan kulawarga wajib jeung kudu dieusian.
ERR0004	Kulawarga anu teu dipikanyaho 'PolarFire®'	Pilihan kulawarga henteu leres. Tingali daptar kamungkinan nilai dina pedaran pilihan.

………… dituluykeun
Kode Kasalahan	Pesen Kasalahan	Katerangan
ERR0023	Parameter-kulawarga leungit nilai	Pilihan kulawarga dieusian tanpa nilai.
ERR0023	Diperlukeun parameter-speed leungit	Pilihan speed wajib jeung kudu dieusian.
ERR0007	Kacepetan teu dipikanyaho' '	Pilihan speed teu bener. Tingali daptar kamungkinan nilai dina pedaran pilihan.
ERR0023	Parameter-laju leungit nilai	Pilihan speed dieusian tanpa nilai.

Example
set_device -family {PolarFire} -die {MPF300T_ES} -speed -1
set_device -kulawarga SmartFusion 2 -maot M2S090T -speed -1
9.1.3 read_verilog (Tanya patarosan)
Katerangan
Baca Verilog a file ngagunakeun Verific.
read_verilog [-lib ] [-modus ]filengaran>
Arguméntasi

Parameter	Tipe	Katerangan
-lib	Senar	Sebutkeun perpustakaan anu ngandung modul anu bakal ditambah kana perpustakaan.
-modus	Senar	Sebutkeun standar Verilog. Nilai anu mungkin nyaéta verilog_95, verilog_2k, system_verilog_2005, system_verilog_2009, system_verilog, verilog_ams, verilog_psl, system_verilog_mfcu. Nilai-nilai henteu sensitip. Default nyaéta verilog_2k.
filengaran	Senar	Verilog file ngaran.

Tipe Balik	Katerangan
0	Paréntah junun.
1	Paréntah gagal. Aya kasalahan. Anjeun tiasa ningali pesen kasalahan dina konsol.

Daptar Kasalahan

Kode Kasalahan	Pesen Kasalahan	Katerangan
ERR0023	Parameter-lib leungit nilai	Pilihan lib dieusian tanpa nilai.
ERR0023	Parameter-modus leungit nilai	Pilihan mode dieusian tanpa nilai.
ERR0015	Mode teu dikenal ' '	Modeu verilog anu ditangtukeun henteu dipikanyaho. Tempo daptar mungkin verilog mode in-mode déskripsi pilihan.
ERR0023	Parameter diperlukeun file ngaran leungit	Taya verilog file jalur disadiakeun.
ERR0016	Gagal kusabab parser Verific	Kasalahan sintaksis dina verilog file. Parser Verific tiasa ditingali dina konsol di luhur pesen kasalahan.
ERR0012	set_device teu disebut	Inpo alat teu dieusian. Paké paréntah set_device pikeun ngajelaskeun alat.

Example
read_verilog -mode system_verilog {component/work/top/top.v}
read_verilog -mode system_verilog_mfcu design.v
9.1.4 baca_vhdl (Tanya patarosan)
Katerangan
Tambahkeun VHDL file kana daptar VHDL files.
read_vhdl [-lib ] [-modus ]filengaran>
Arguméntasi

Parameter	Tipe	Katerangan
-lib	—	Sebutkeun perpustakaan dimana eusina kudu ditambahkeun.
-modus	—	Nangtukeun standar VHDL. Standarna nyaéta VHDL_93. Nilai anu mungkin nyaéta vhdl_93, vhdl_87, vhdl_2k, vhdl_2008, vhdl_psl. Nilai-nilai henteu sensitip.
filengaran	—	VHDL file ngaran.

Tipe Balik	Katerangan
0	Paréntah junun.
1	Paréntah gagal. Aya kasalahan. Anjeun tiasa ningali pesen kasalahan dina konsol.

Daptar Kasalahan

Kode Kasalahan	Pesen Kasalahan	Katerangan
ERR0023	Parameter-lib leungit nilai	Pilihan lib dieusian tanpa nilai.
ERR0023	Parameter-modus leungit nilai	Pilihan mode dieusian tanpa nilai.
ERR0018	Mode teu dikenal ' '	Modeu VHDL anu ditangtukeun henteu dipikanyaho. Tempo daptar mungkin VHDL mode in-mode déskripsi pilihan.
ERR0023	Parameter diperlukeun file ngaran leungit	Henteu aya VHDL file jalur disadiakeun.
ERR0019	Teu bisa ngadaptar invalid_path.v file	VHDL anu ditangtukeun file teu aya atanapi teu gaduh idin maca.
ERR0012	set_device teu disebut	Inpo alat teu dieusian. Paké paréntah set_device pikeun ngajelaskeun alat.

Example
read_vhdl -mode vhdl_2008 osc2dfn.vhd
baca_vhdl {hdl/top.vhd}
9.1.5 set_top_level (Tanya patarosan)
Katerangan
Sebutkeun nami modul tingkat luhur dina RTL.
set_top_level [-lib ]
Arguméntasi

Parameter	Tipe	Katerangan
-lib	Senar	Perpustakaan pikeun milarian modul tingkat luhur atanapi éntitas (Opsional).
ngaran	Senar	Modul tingkat luhur atanapi nami éntitas.

Tipe Balik	Katerangan
0	Paréntah junun.
1	Paréntah gagal. Aya kasalahan. Anjeun tiasa ningali pesen kasalahan dina konsol.

Daptar Kasalahan

Kode Kasalahan	Pesen Kasalahan	Katerangan
ERR0023	Parameter anu diperyogikeun tingkat luhur leungit	Pilihan tingkat luhur wajib jeung kudu dieusian.
ERR0023	Parameter-lib leungit nilai	Pilihan lib dieusian tanpa nilai.
ERR0014	Teu bisa manggihan tingkat luhur di perpustakaan	Modul tingkat luhur anu ditangtukeun henteu ditetepkeun dina perpustakaan anu disayogikeun. Pikeun ngalereskeun kasalahan ieu, modul luhur atanapi nami perpustakaan kedah dilereskeun.
ERR0017	Elaborate gagal	Kasalahan dina prosés élaborasi RTL. Pesen kasalahan tiasa ditingali tina konsol.

Example
set_top_level {luhur}
set_top_level -lib hdl luhur
9.1.6 read_sdc (Tanyakeun Patarosan)
Katerangan
Baca SDC file kana database komponén.
read_sdc -komponénfilengaran>
Arguméntasi

Parameter	Tipe	Katerangan
-komponén	—	Ieu mangrupikeun bandéra wajib pikeun paréntah read_sdc nalika urang nurunkeun konstrain.
filengaran	Senar	Jalur ka SDC file.

Tipe Balik	Katerangan
0	Paréntah junun.
1	Paréntah gagal. Aya kasalahan. Anjeun tiasa ningali pesen kasalahan dina konsol.

Daptar Kasalahan

Kode Kasalahan	Pesen Kasalahan	Katerangan
ERR0023	Parameter diperlukeun file ngaran leungit.	Pilihan wajib file ngaran teu dieusian.
ERR0000	SDC file <file_path> teu bisa dibaca.	SDC anu ditangtukeun file teu boga idin maca.
ERR0001	Teu bisa mukafile_jalur> file.	SDC éta file teu aya. Jalanna kudu dibenerkeun.
ERR0008	Leungit set_component paréntah difile_jalur> file	Komponén husus tina SDC file teu nangtukeun komponén.

Kode Kasalahan	Pesen Kasalahan	Katerangan
ERR0009	<List of errors from sdc file>	SDC éta file ngandung paréntah sdc salah. Pikeun example, lamun aya kasalahan dina set_multicycle_path konstrain: Kasalahan bari executing paréntah read_sdc: difile_jalur> file: Kasalahan dina paréntah set_multicycle_path: Parameter teu dipikanyaho [get_cells {reg_a}].

Example
read_sdc -component {./component/work/ccc0/ccc0_0/ccc0_ccc0_0_PF_CCC.sdc}
9.1.7 read_ndc (Tanyakeun Patarosan)
Katerangan
Baca hiji NDC file kana database komponén.
read_ndc -komponénfilengaran>
Arguméntasi

Parameter	Tipe	Katerangan
-komponén	—	Ieu mangrupikeun bandéra wajib pikeun paréntah read_ndc nalika urang nurunkeun konstrain.
filengaran	Senar	Jalur ka NDC file.

Tipe Balik	Katerangan
0	Paréntah junun.
1	Paréntah gagal. Aya kasalahan. Anjeun tiasa ningali pesen kasalahan dina konsol.

Daptar Kasalahan

Kode Kasalahan	Pesen Kasalahan	Katerangan
ERR0001	Teu bisa mukafile_jalur> file	NDC teh file teu aya. Jalanna kudu dibenerkeun.
ERR0023	Parameter anu diperyogikeun—AtclParamO_ leungit.	Pilihan wajib filengaran teu dieusian.
ERR0023	Diperlukeun parameter-komponén leungit.	Pilihan komponén wajib jeung kudu dieusian.
ERR0000	NDC file 'file_path>' teu bisa dibaca.	NDC anu ditangtukeun file teu boga idin maca.

Example
read_ndc -komponén {component/work/ccc1/ccc1_0/ccc_comp.ndc}
9.1.8 derive_constraints (Tanyakeun Patarosan)
Katerangan
Instantiate komponén SDC files kana database desain-tingkat.
derive_constraints
Arguméntasi

Tipe Balik	Katerangan
0	Paréntah junun.
1	Paréntah gagal. Aya kasalahan. Anjeun tiasa ningali pesen kasalahan dina konsol.

Daptar Kasalahan

Kode Kasalahan	Pesen Kasalahan	Katerangan
ERR0013	Top-tingkat teu ditetepkeun	Ieu ngandung harti yén modul tingkat luhur atawa éntitas teu dieusian. Pikeun ngalereskeun telepon ieu, kaluarkeun set_top_level paréntah saméméh paréntah derive_constraints.

Example
derive_constraints
9.1.9 write_sdc (Tanyakeun Patarosan)
Katerangan
Nulis kendala file dina format SDC.
write_sdcfilengaran>
Arguméntasi

Parameter	Tipe	Katerangan
<filengaran>	Senar	Jalur ka SDC file bakal dihasilkeun. Ieu pilihan wajib. Lamun éta file aya, eta bakal overwritten.

Tipe Balik	Katerangan
0	Paréntah junun.
1	Paréntah gagal. Aya kasalahan. Anjeun tiasa ningali pesen kasalahan dina konsol.

Daptar Kasalahan

Kode Kasalahan	Pesen Kasalahan	Katerangan
ERR0003	Teu bisa mukafile jalur> file.	File jalanna teu bener. Pariksa naha diréktori indungna aya.
ERR0002	SDC file 'file path>' teu bisa ditulis.	SDC anu ditangtukeun file teu boga idin nulis.
ERR0023	Parameter diperlukeun file ngaran leungit.	SDC éta file jalur mangrupakeun pilihan wajib jeung kudu dieusian.

Example
write_sdc "turunan.sdc"
9.1.10 write_pdc (Tanyakeun Patarosan)
Katerangan
Nulis konstrain fisik (Turunkeun Konstrain wungkul).
write_pdcfilengaran>
Arguméntasi

Parameter	Tipe	Katerangan
<filengaran>	Senar	Jalur ka PDC file bakal dihasilkeun. Ieu pilihan wajib. Lamun éta file jalur aya, eta bakal overwritten.

Tipe Balik	Katerangan
0	Paréntah junun.
1	Paréntah gagal. Aya kasalahan. Anjeun tiasa ningali pesen kasalahan dina konsol.

Daptar Kasalahan

Kode Kasalahan	Talatah Kasalahan	Katerangan
ERR0003	Teu bisa mukafile jalur> file	The file jalanna teu bener. Pariksa naha diréktori indungna aya.
ERR0002	PDC file 'file path>' teu bisa ditulis.	PDC anu ditangtukeun file teu boga idin nulis.
ERR0023	Parameter diperlukeun file ngaran leungit	PDC éta file jalur mangrupakeun pilihan wajib jeung kudu dieusian.

Example
write_pdc "turunan.pdc"
9.1.11 write_ndc (Tanyakeun Patarosan)
Katerangan
Nulis konstrain NDC kana a file.
write_ndcfilengaran>
Arguméntasi

Parameter	Tipe	Katerangan
filengaran	Senar	Jalur ka NDC file bakal dihasilkeun. Ieu pilihan wajib. Lamun éta file aya, eta bakal overwritten.

Tipe Balik	Katerangan
0	Paréntah junun.
1	Paréntah gagal. Aya kasalahan. Anjeun tiasa ningali pesen kasalahan dina konsol.

Daptar Kasalahan

Kode Kasalahan	Talatah Kasalahan	Katerangan
ERR0003	Teu bisa mukafile_jalur> file.	File jalanna teu bener. Diréktori indungna teu aya.
ERR0002	NDC file 'file_path>' teu bisa ditulis.	NDC anu ditangtukeun file teu boga idin nulis.
ERR0023	Parameter diperlukeun _AtclParamO_ leungit.	NDC teh file jalur mangrupakeun pilihan wajib jeung kudu dieusian.

Example
write_ndc "turunan.ndc"
9.1.12 add_include_path (Tanyakeun Patarosan)
Katerangan
Nangtukeun jalur pikeun milarian kalebet files nalika maca RTL files.
add_include_path
Arguméntasi

Parameter	Tipe	Katerangan
diréktori	Senar	Nangtukeun jalur pikeun milarian kalebet files nalika maca RTL files. Pilihan ieu wajib.

Tipe Balik	Katerangan
0	Paréntah junun.

Tipe Balik	Katerangan
1	Paréntah gagal. Aya kasalahan. Anjeun tiasa ningali pesen kasalahan dina konsol.

Daptar Kasalahan

Kode Kasalahan	Pesen Kasalahan	Katerangan
ERR0023	Parameter anu diperyogikeun kalebet jalur anu leungit.	Pilihan diréktori wajib jeung kudu disadiakeun.

Catetan: Lamun jalur diréktori teu bener, lajeng add_include_path bakal diliwatan tanpa kasalahan.
Nanging, paréntah read_verilog/read_vhd bakal gagal kusabab parser Verific.
Example
komponén add_include_path/work/COREABC0/COREABC0_0/rtl/vlog/core

Riwayat révisi (Tanya patarosan)

Sajarah révisi ngajelaskeun parobahan anu dilaksanakeun dina dokumén. Parobahan didaptarkeun ku révisi, dimimitian ku publikasi panganyarna.

Révisi	titimangsa	Katerangan
F	08/2024	Parobihan di handap ieu dilakukeun dina révisi ieu: • bagian diropéa Appendix B-Importing Simulasi Perpustakaan kana Simulasi Lingkungan.
E	08/2024	Parobihan di handap ieu dilakukeun dina révisi ieu: • bagian diropéa Leuwihview. • bagian diropéa Diturunkeun SDC File. • bagian diropéa Appendix B-Importing Simulasi Perpustakaan kana Simulasi Lingkungan.
D	02/2024	Dokumén ieu dileupaskeun sareng Libero 2024.1 SoC Design Suite tanpa parobahan tina v2023.2. bagian diropéa Gawe sareng derive_constraints Utiliti
C	08/2023	Dokumén ieu dileupaskeun sareng Libero 2023.2 SoC Design Suite tanpa parobahan tina v2023.1.
B	04/2023	Dokumén ieu dileupaskeun sareng Libero 2023.1 SoC Design Suite tanpa parobahan tina v2022.3.
A	12/2022	Révisi Awal.

Rojongan FPGA Microchip
Grup produk Microchip FPGA ngadukung produkna sareng sababaraha jasa dukungan, kalebet Layanan Pelanggan, Pusat Rojongan Téknis Pelanggan, a websitus, sareng kantor penjualan sadunya.
Konsumén disarankan pikeun nganjang ka sumber online Microchip sateuacan ngahubungi dukungan sabab kamungkinan pisan patarosan na parantos dijawab.
Kontak Center Rojongan Téknis ngaliwatan websitus di www.microchip.com/support. Sebutkeun nomer Bagian Alat FPGA, pilih kategori kasus anu pas, sareng unggah desain files bari nyieun kasus rojongan teknis.
Kontak Service Palanggan pikeun rojongan produk non-teknis, kayaning harga produk, upgrades produk, update informasi, status pesenan, jeung otorisasina.

• Ti Amérika Kalér, nelepon 800.262.1060
• Ti sakuliah dunya, nelepon 650.318.4460
• Fax, ti mana waé di dunya, 650.318.8044

Émbaran Microchip
The Microchip Websitus
Microchip nyadiakeun rojongan online via kami websitus di www.microchip.com/. Ieu websitus dipaké pikeun nyieun files sarta informasi gampang sadia pikeun konsumén. Sababaraha eusi anu sayogi kalebet:

• Rojongan Produk - lambar Data na errata, catetan aplikasi tur sampprogram le, sumberdaya desain, Panungtun pamaké sarta dokumén rojongan hardware, Kaluaran software panganyarna na software diarsipkeun
• Rojongan Téknis Umum - Patarosan anu Sering Ditaroskeun (FAQ), pamundut dukungan téknis, grup diskusi online, daptar anggota program mitra desain Microchip
• Usaha Microchip - Pamilih produk sareng pituduh pesenan, siaran pers Microchip panganyarna, daptar seminar sareng acara, daptar kantor penjualan Microchip, distributor sareng perwakilan pabrik

Service Bewara Robah Produk
Ladenan béwara parobahan produk Microchip ngabantosan para nasabah tetep aya dina produk Microchip. Palanggan bakal nampi béwara email iraha waé aya parobahan, apdet, révisi atanapi kasalahan anu aya hubunganana sareng kulawarga produk atanapi alat pangembangan anu dipikaresep. Pikeun ngadaptar, buka www.microchip.com/pcn tur turutan parentah pendaptaran.

Rojongan Palanggan
Pamaké produk Microchip tiasa nampi bantosan ngalangkungan sababaraha saluran:

• Distributor atanapi Perwakilan
• Kantor Penjualan Lokal
• Insinyur Solusi Embedded (ESE)
• Bantosan Téknis

Konsumén kedah ngahubungi distributor, wawakil atanapi ESE pikeun dukungan. Kantor penjualan lokal ogé sayogi ngabantosan para nasabah. Daptar kantor penjualan sareng lokasi kalebet dina dokumén ieu. rojongan teknis sadia ngaliwatan websitus di: www.microchip.com/support
Fitur Protection Code Alat Microchip
Catet detil di handap ieu ngeunaan fitur panyalindungan kode dina produk Microchip:

• Produk Microchip nyumponan spésifikasi anu aya dina Lembar Data Microchip khususna.
• Microchip percaya yén kulawarga produkna aman nalika dianggo dina cara anu dimaksud, dina spésifikasi operasi, sareng dina kaayaan normal.
• nilai Microchip sarta aggressively ngajaga hak cipta intelektual na. Usaha pikeun ngalanggar fitur panyalindungan kode produk Microchip dilarang pisan sareng tiasa ngalanggar Digital Millennium Copyright Act.
• Boh Microchip atanapi produsén semikonduktor sanés tiasa ngajamin kaamanan kode na. Perlindungan kode henteu hartosna yén kami ngajamin produkna "teu tiasa dipecahkeun". Perlindungan kode terus mekar. Microchip komitmen pikeun terus ningkatkeun fitur panyalindungan kode produk urang.

Bewara Hukum
Publikasi ieu sareng inpormasi di dieu ngan ukur tiasa dianggo sareng produk Microchip, kalebet pikeun ngarancang, nguji, sareng ngahijikeun produk Microchip sareng aplikasi anjeun. Pamakéan inpormasi ieu dina cara anu sanés ngalanggar syarat ieu. Inpormasi ngeunaan aplikasi alat disayogikeun ngan ukur pikeun genah anjeun sareng tiasa diganti ku apdet. Tanggung jawab anjeun pikeun mastikeun yén aplikasi anjeun cocog sareng spésifikasi anjeun. Ngahubungan kantor jualan Microchip lokal Anjeun pikeun rojongan tambahan atawa, ménta rojongan tambahan di www.microchip.com/en-us/support/design-help/client-support-services.
Inpormasi ieu disayogikeun ku MICROCHIP "AS IS". MICROCHIP TEU NGAREGEPKEUN REPRESENTASI ATAWA HARANSI NAON NAON BAHA NYATA ATAU TERSIRAT, DITULIS ATAU LISAN, STATUTORY ATAWA JADI, PABUATAN KA INFORMASI KAAWASAN TAPI TEU DIWATES KA SALAH JENIS HARANSI TERSIRAT, NON-PENDAFTARAN, NON-FIRSTASI ATAWA HARANSI PABUAT KA KONDISI, KUALITI, ATAWA KINERJANA. MICROCHIP MICROCHIP MOAL MAH TANGGUNG JAWAB KANGGO NU LANGSUNG, KHUSUS, PUNITIF, INSIDENTAL, ATAWA KONSEQUENTIAL KARUGIHAN, KARUSAKAN, BIAYA, ATAWA BAYAAN NAON NU SAUNANA NU NGALAMUN KA INFORMASI ATAWA GUNA NA, NAON NGABABUNGKEUN KANA, KALAU KANGGO KANGGO KANGGO KANGGO. ES anu bisa diramalkeun. Pikeun sajauh anu diidinan ku undang-undang, tanggung jawab total microchip dina sadaya klaim dina sagala cara anu aya hubunganana sareng inpormasi atanapi panggunaanna moal ngaleuwihan jumlah biaya, upami aya, anu anjeun parantos mayar langsung ka mikrochip pikeun inpormasi éta.
Pamakéan alat Microchip dina rojongan hirup jeung / atawa aplikasi kaamanan sagemblengna dina resiko meuli urang, sarta meuli satuju pikeun membela, indemnify jeung nahan Microchip bahya tina sagala jeung sagala Karuksakan, klaim, jas, atawa expenses hasilna tina pamakéan sapertos. Taya lisensi anu conveyed, implicitly atawa lamun heunteu, dina sagala hak cipta intelektual Microchip iwal disebutkeun béda.
mérek dagang
Ngaran sareng logo Microchip, logo Microchip, Adaptec, AVR, logo AVR, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStylus, maXTouch MediaLB, megaAVR, Microsemi, logo Microsemi, MOST, MOST logo, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32 logo, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST Logo, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron, jeung XMEGA mangrupakeun mérek dagang kadaptar ti Microchip Technology Incorporated di AS jeung nagara séjén.
AgileSwitch, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed ​​Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, logo ProASIC Plus, Quiet-Wire, SmartFusion, SyncWorld, TimeCesium, TimeHub, TimePictra, TimeProvider, sareng ZL mangrupakeun mérek dagang kadaptar ti Microchip Technology Incorporated di U.S.A.
Suppression Key Padeukeut, AKS, Analog-for-the-Digital Age, Kapasitor Sakur, AnyIn, AnyOut, Augmented Switching, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net Average Matching, Dynamic Matching , DAM, ECAN, Espresso T1S, EtherGREEN, EyeOpen, GridTime, IdealBridge, IGaT, In-Circuit Serial Programming, ICSP, INICnet, Intelligent Paralleling, IntelliMOS, Inter-Chip Connectivity, JitterBlocker, Knob-on-Display, MarginLink, maxC maxView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified logo, MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS 7, PowerSmart, PureSilicon , QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance , Waktu Dipercanten, TSHARC, Turing, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect, sareng ZENA mangrupikeun mérek dagang Microchip Technology Incorporated di AS sareng nagara-nagara sanés.
SQTP mangrupikeun tanda jasa Microchip Technology Incorporated di AS
logo Adaptec, Frékuénsi on Demand, Silicon Storage Téhnologi, sarta Symmcom mangrupakeun mérek dagang kadaptar ti Microchip Téhnologi Nyarita di nagara séjén.
GestIC mangrupakeun mérek dagang kadaptar ti Microchip Téhnologi Jerman II GmbH & Co KG, cabangna Microchip Téhnologi Inc., di nagara séjén.
Sadaya merek dagang anu disebatkeun di dieu mangrupikeun hak milik perusahaan masing-masing.
2024, Microchip Technology Incorporated sareng anak perusahaanna. Sadaya hak disimpen.
ISBN: 978-1-6683-0183-8
Sistem Manajemén Kualitas
Kanggo inpormasi ngeunaan Sistem Manajemén Kualitas Microchip, mangga buka www.microchip.com/quality.
Penjualan sareng Jasa di sakuliah dunya

AMERIKA	ASIA / PASIFIK	ASIA / PASIFIK	EROPA
Kantor perusahaan 2355 Kulon Chandler Blvd. Chandler, AZ 85224-6199 Telepon: 480-792-7200 Fax: 480-792-7277 Bantosan Téknis: www.microchip.com/support Web Alamat: www.microchip.com Atlanta Duluth, GA Telepon: 678-957-9614 Fax: 678-957-1455 Austin, TX Telepon: 512-257-3370 Boston Westborough, MA Telepon: 774-760-0087 Fax: 774-760-0088 Chicago Itasca, IL Telepon: 630-285-0071 Fax: 630-285-0075 Dallas Addison, TX Telepon: 972-818-7423 Fax: 972-818-2924 Detroit Novi, MI Telepon: 248-848-4000 Houston, TX Telepon: 281-894-5983 Indianapolis Noblesville, IN Telepon: 317-773-8323 Fax: 317-773-5453 Telepon: 317-536-2380 Los Angeles Misi Viejo, CA Telepon: 949-462-9523 Fax: 949-462-9608 Telepon: 951-273-7800 Raleigh, NC Telepon: 919-844-7510 New York, NY Telepon: 631-435-6000 San Jose, CA Telepon: 408-735-9110 Telepon: 408-436-4270 Kanada - Toronto Telepon: 905-695-1980 Fax: 905-695-2078	Australia - Sydney Telepon: 61-2-9868-6733 Cina - Beijing Telepon: 86-10-8569-7000 Cina - Chengdu Telepon: 86-28-8665-5511 Cina - Chongqing Telepon: 86-23-8980-9588 Cina - Dongguan Telepon: 86-769-8702-9880 Cina - Guangzhou Telepon: 86-20-8755-8029 Cina - Hangzhou Telepon: 86-571-8792-8115 Cina - Hongkong SAR Telepon: 852-2943-5100 Cina - Nanjing Telepon: 86-25-8473-2460 Cina - Qingdao Telepon: 86-532-8502-7355 Cina - Shanghai Telepon: 86-21-3326-8000 Cina - Shenyang Telepon: 86-24-2334-2829 Cina - Shenzhen Telepon: 86-755-8864-2200 Cina - Suzhou Telepon: 86-186-6233-1526 Cina - Wuhan Telepon: 86-27-5980-5300 Cina - Xian Telepon: 86-29-8833-7252 Cina - Xiamen Telepon: 86-592-2388138 Cina - Zhuhai Telepon: 86-756-3210040	India - Bangalore Telepon: 91-80-3090-4444 India - Cirebon Telepon: 91-11-4160-8631 India - Pune Telepon: 91-20-4121-0141 Jepang - Osaka Telepon: 81-6-6152-7160 Jepang - Tokyo Telepon: 81-3-6880-3770 Koréa - Daégu Telepon: 82-53-744-4301 Koréa - Seoul Telepon: 82-2-554-7200 Malaysia – Kuala Lumpur Telepon: 60-3-7651-7906 Malaysia – Penang Telepon: 60-4-227-8870 Filipina - Manila Telepon: 63-2-634-9065 Singapur Telepon: 65-6334-8870 Taiwan - Hsin Chu Telepon: 886-3-577-8366 Taiwan - Kaohsiung Telepon: 886-7-213-7830 Taiwan - Taipei Telepon: 886-2-2508-8600 Thailand - Bangkok Telepon: 66-2-694-1351 Viétnam - Ho Chi Minh Telepon: 84-28-5448-2100	Austria - Wels Telepon: 43-7242-2244-39 Fax: 43-7242-2244-393 Dénmark - Kopenhagen Telepon: 45-4485-5910 Fax: 45-4485-2829 Finlandia - Espoo Telepon: 358-9-4520-820 Perancis - Paris Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Jérman - Garching Telepon: 49-8931-9700 Jérman - Haan Telepon: 49-2129-3766400 Jérman - Heilbronn Telepon: 49-7131-72400 Jérman - Karlsruhe Telepon: 49-721-625370 Jérman - Munich Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Jérman - Rosenheim Telepon: 49-8031-354-560 Israél - Hod Hasharon Telepon: 972-9-775-5100 Itali - Milan Telepon: 39-0331-742611 Fax: 39-0331-466781 Itali - Padova Telepon: 39-049-7625286 Walanda - Drunen Telepon: 31-416-690399 Fax: 31-416-690340 Norwégia - Trondheim Telepon: 47-72884388 Polandia - Warsawa Telepon: 48-22-3325737 Romania - Bukares Tel: 40-21-407-87-50 Spanyol - Madrid Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Swédia - Gothenberg Tel: 46-31-704-60-40 Swédia - Stockholm Telepon: 46-8-5090-4654 Inggris - Wokingham Telepon: 44-118-921-5800 Fax: 44-118-921-5820

Dokumén / Sumberdaya

MICROCHIP DS00004807F PolarFire Kulawarga FPGA Aliran Adat [pdf] Pituduh pamaké DS00004807F Aliran Adat FPGA Kulawarga PolarFire, DS00004807F, Aliran Adat FPGA Kulawarga PolarFire, Aliran Adat FPGA Kulawarga, Aliran Adat, Aliran

Rujukan

• Manual pamaké