PolarFire Family FPGA Custom Flow օգտագործողի ուղեցույց
Լիբերո SoC v2024.2
Ներածություն (Հարց տվեք)
Libero System-on-Chip (SoC) ծրագիրը տրամադրում է լիովին ինտեգրված դաշտային ծրագրավորվող դարպասների զանգվածի (FPGA) նախագծման միջավայր: Այնուամենայնիվ, որոշ օգտատերեր կարող են ցանկանալ օգտագործել երրորդ կողմի սինթեզի և սիմուլյացիայի գործիքներ Libero SoC միջավայրից դուրս: Libero-ն այժմ կարող է ինտեգրվել FPGA նախագծման միջավայրում: Խորհուրդ է տրվում օգտագործել Libero SoC-ն FPGA նախագծման ամբողջ հոսքը կառավարելու համար:
Այս օգտագործողի ուղեցույցը նկարագրում է PolarFire և PolarFire SoC ընտանիքի սարքերի համար նախատեսված հատուկ հոսքը, որը Libero-ն FPGA-ների ավելի լայն նախագծման հոսքի մաս դարձնելու գործընթաց է: Աջակցվող սարքերի ընտանիքներ® Հետևյալ աղյուսակում ներկայացված են Libero SoC-ի աջակցությամբ սարքերի ընտանիքները: Այնուամենայնիվ, այս ուղեցույցում որոշ տեղեկություններ կարող են վերաբերել միայն սարքերի որոշակի ընտանիքի: Այս դեպքում նման տեղեկատվությունը հստակ նշված է:
Աղյուսակ 1. Libero SoC-ի կողմից աջակցվող սարքերի ընտանիքներ
| Սարքի ընտանիք | Նկարագրություն |
| PolarFire® | PolarFire FPGA-ները միջին խտություններով ապահովում են արդյունաբերության ամենացածր հզորությունը՝ բացառիկ անվտանգությամբ և հուսալիությամբ։ |
| PolarFire SoC | PolarFire SoC-ն առաջին SoC FPGA-ն է, որն ունի դետերմինիստական, կոհերենտ RISC-V CPU կլաստեր և դետերմինիստական L2 հիշողության ենթահամակարգ, որը հնարավորություն է տալիս աշխատել Linux®-ի և իրական ժամանակի հավելվածների հետ։ |
Ավարտվել էview (Հարց տվեք)
Թեև Libero SoC-ն ապահովում է լիովին ինտեգրված ամբողջական նախագծման միջավայր՝ SoC և FPGA նախագծեր մշակելու համար, այն նաև ապահովում է ճկունություն՝ Libero SoC միջավայրից դուրս երրորդ կողմի գործիքներով սինթեզ և սիմուլյացիա իրականացնելու համար: Այնուամենայնիվ, որոշ նախագծման քայլեր պետք է մնան Libero SoC միջավայրի շրջանակներում:
Հետևյալ աղյուսակում թվարկված են FPGA նախագծման հոսքի հիմնական քայլերը և նշվում են այն քայլերը, որոնց համար պետք է օգտագործվի Libero SoC-ը։
Աղյուսակ 1-1։ FPGA նախագծման հոսք
| Դիզայնի հոսքի քայլ | Պարտադիր օգտագործել Լիբերոն | Նկարագրություն |
| Դիզայնի մուտքագրում՝ HDL | Ոչ | Ցանկության դեպքում օգտագործեք Libero® SoC-ից դուրս գտնվող երրորդ կողմի HDL խմբագրիչ/ստուգիչ գործիք: |
| Դիզայնի մուտքագրում. Կազմաձևիչներ | Այո՛ | Ստեղծեք առաջին Libero նախագիծը IP կատալոգի հիմնական բաղադրիչների ստեղծման համար։ |
| Ավտոմատ PDC/SDC սահմանափակումների ստեղծում | Ոչ | Ածանցյալ սահմանափակումները պահանջում են բոլոր HDL-ները files-ը և derive_constraints օգտակարությունը, երբ կատարվում է Libero SoC-ից դուրս, ինչպես նկարագրված է Հավելված C-ում՝ Derive սահմանափակումներ։ |
| Մոդելավորում | Ոչ | Ցանկության դեպքում օգտագործեք Libero SoC-ից դուրս երրորդ կողմի գործիք: Պահանջվում է թիրախային սարքի, թիրախային սիմուլյատորի և backend ներդրման համար օգտագործվող Libero տարբերակի համար նախապես կազմված սիմուլյացիոն գրադարանների ներբեռնում: |
| Սինթեզ | Ոչ | Ցանկության դեպքում օգտագործեք Libero SoC-ից դուրս գտնվող երրորդ կողմի գործիք։ |
| Դիզայնի իրականացում. Սահմանափակումների կառավարում, ցանցային ցուցակի կոմպիլյացիա, տեղակայում և երթուղիավորում (տե՛ս վերևում)view) | Այո՛ | Ստեղծեք երկրորդ Libero նախագիծը backend իրականացման համար։ |
| Ժամկետների և հոսանքի ստուգում | Այո՛ | Մնացեք երկրորդ Լիբերո նախագծում։ |
| Կարգավորել դիզայնի նախնականացման տվյալները և հիշողությունները | Այո՛ | Օգտագործեք այս գործիքը՝ սարքում տարբեր տեսակի հիշողություններ կառավարելու և դիզայնի նախնականացման համար: Մնացեք երկրորդ նախագծում: |
| Ծրագրավորում File Սերունդ | Այո՛ | Մնացեք երկրորդ նախագծում։ |
Կարևոր է. Դուք պետք է ներբեռնել նախապես կազմված գրադարանները, որոնք հասանելի են Նախապես կազմված սիմուլյացիոն գրադարաններ էջ՝ երրորդ կողմի սիմուլյատոր օգտագործելու համար։
Մաքուր Fabric FPGA հոսքում մուտքագրեք ձեր դիզայնը՝ օգտագործելով HDL կամ սխեմատիկ մուտքագրում և անմիջապես փոխանցեք այն։
սինթեզի գործիքներին։ Հոսքը դեռևս աջակցվում է։ PolarFire-ը և PolarFire SoC FPGA-ները զգալի
սեփական կոշտ IP բլոկներ, որոնք պահանջում են Libero SoC IP-ից կոնֆիգուրացիայի միջուկների (SgCores) օգտագործում
կատալոգ: SoC ֆունկցիոնալություն պարունակող ցանկացած բլոկի համար անհրաժեշտ է հատուկ մշակում.
- PolarFire
– PF_UPROM
– PF_SYSTEM_SERVICES
– PF_CCC
– PF CLK DIV
– PF_CRYPTO
– PF_DRI
– PF_INIT_MONITOR
– PF_NGMUX
– PF_OSC
– RAM (TPSRAM, DPSRAM, URAM)
– PF_SRAM_AHBL_AXI
– PF_XCVR_ERM
– PF_XCVR_REF_CLK
– PF_TX_PLL
– PF_PCIE
– PF_IO
– PF_IOD_CDR
– PF_IOD_CDR_CCC
– PF_IOD_GENERIC_RX
– PF_IOD_GENERIC_TX
– PF_IOD_GENERIC_TX_CCC
– PF_RGMII_TO_GMII
– PF_IOD_OCTAL_DDR
– PF_DDR3
– PF_DDR4
– PF_LPDDR3
– PF_QDR
– PF_CORESMARTBERT
– PF_TAMPER
– PF_TVS և այլն։
Բացի նախորդ թվարկված SgCores-ներից, Libero SoC կատալոգում կան բազմաթիվ DirectCore ծրագրային IP-ներ, որոնք հասանելի են PolarFire և PolarFire SoC սարքերի ընտանիքների համար, որոնք օգտագործում են FPGA fabric ռեսուրսները։
Դիզայնի մուտքագրման համար, եթե օգտագործում եք նախորդ բաղադրիչներից որևէ մեկը, ապա պետք է օգտագործեք Libero SoC-ը դիզայնի մուտքագրման մի մասի համար (Բաղադրիչների կոնֆիգուրացիա), բայց կարող եք շարունակել ձեր դիզայնի մուտքագրման մնացած մասը (HDL մուտքագրում և այլն) Libero-ից դուրս: FPGA նախագծման հոսքը Libero-ից դուրս կառավարելու համար հետևեք այս ուղեցույցի մնացած մասում տրված քայլերին:
1.1 Բաղադրիչի կյանքի ցիկլը (Հարց տվեք)
Հետևյալ քայլերը նկարագրում են SoC բաղադրիչի կյանքի ցիկլը և հրահանգներ են տալիս, թե ինչպես մշակել տվյալները։
- Ստեղծեք բաղադրիչը՝ օգտագործելով Libero SoC-ի կոնֆիգուրատորը։ Սա ստեղծում է հետևյալ տեսակի տվյալներ՝
– HDL files
- Հիշողություն files
– Խթան և սիմուլյացիա files
– Բաղադրիչ SDC file - HDL-ի համար files, ստեղծեք և ինտեգրեք դրանք HDL դիզայնի մնացած մասում՝ օգտագործելով արտաքին դիզայնի մուտքագրման գործիքը/գործընթացը։
- Հիշողության մատակարարում fileև խթան files ձեր սիմուլյացիոն գործիքին։
- Մատակարարման բաղադրիչի SDC file Սահմանափակումների ստեղծման համար նախատեսված «Սահմանափակումների արտածում» գործիքի համար։ Ավելի մանրամասն տեղեկությունների համար տե՛ս Հավելված C՝ «Սահմանափակումների արտածում» բաժինը։
- Դուք պետք է ստեղծեք երկրորդ Libero նախագիծ, որտեղ ներմուծում եք հետսինթեզային ցանցային ցանկը և ձեր բաղադրիչների մետատվյալները, այդպիսով ավարտելով ձեր ստեղծածի և ձեր ծրագրածի միջև կապը։
1.2 Libero SoC նախագծի ստեղծում (Հարց տվեք)
Որոշ նախագծման քայլեր պետք է կատարվեն Libero SoC միջավայրի ներսում (տե՛ս աղյուսակ 1-1): Որպեսզի այս քայլերը կատարվեն, դուք պետք է ստեղծեք երկու Libero SoC նախագիծ: Առաջին նախագիծը օգտագործվում է նախագծման բաղադրիչների կարգավորման և ստեղծման համար, իսկ երկրորդը՝ վերին մակարդակի նախագծման ֆիզիկական իրականացման համար:
1.3 Հատուկ հոսք (Հարց տվեք)
Հետևյալ նկարը ցույց է տալիս.
- Libero SoC-ն կարող է ինտեգրվել որպես FPGA նախագծման ավելի լայն հոսքի մաս՝ Libero SoC միջավայրից դուրս գտնվող երրորդ կողմի սինթեզի և սիմուլյացիայի գործիքների հետ։
- Հոսքում ներառված են տարբեր քայլեր՝ սկսած դիզայնի ստեղծումից և կարելուց մինչև սարքի ծրագրավորումը։
- Տվյալների փոխանակումը (մուտքային և ելքային տվյալներ), որը պետք է տեղի ունենա նախագծման հոսքի յուրաքանչյուր փուլում։
Հուշում.
- SNVM.cfg, UPROM.cfg
- *.mem file Սիմուլյացիայի գեներացիա. pa4rtupromgen.exe-ը որպես մուտքային ֆայլ ընդունում է UPROM.cfg-ը և գեներացնում UPROM.mem-ը։
Հետևյալը անհատականացված հոսքի քայլերն են.
- Բաղադրիչների կոնֆիգուրացիա և ստեղծում.
ա. Ստեղծեք առաջին Libero նախագիծը (որպես հղումային նախագիծ ծառայելու համար):
բ. Կատալոգից ընտրեք միջուկը: Կրկնակի սեղմեք միջուկի վրա՝ այն բաղադրիչի անուն տալու և բաղադրիչը կարգավորելու համար:
Սա ավտոմատ կերպով արտահանում է բաղադրիչների տվյալները և fileԳեներացվում է նաև բաղադրիչի մանիֆեստ։ Մանրամասների համար տե՛ս «Կոմպոնենտների մանիֆեստներ»։ Ավելի մանրամասն տեղեկությունների համար տե՛ս «Կոմպոնենտների կոնֆիգուրացիա»։ - Ավարտեք ձեր աջից ձախ ուղղված դիզայնը Libero-ից դուրս։
ա. Ստեղծեք HDL բաղադրիչի ինստանցիա files.
բ. HDL-ի տեղակայումը files-ը նշված է Կոմպոնենտների Մանիֆեստներում files. - Ստեղծեք SDC սահմանափակումներ բաղադրիչների համար: Օգտագործեք Derive Constraints ծրագիրը՝ ժամանակային սահմանափակում ստեղծելու համար: file(SDC)՝ հիմնված հետևյալի վրա՝
ա. ԲՄՀ բաղադրիչ files
բ. Բաղադրիչ SDC files
գ. Օգտատիրոջ HDL files
Ավելի մանրամասն տեղեկությունների համար տե՛ս Հավելված Գ՝ Բխեցման սահմանափակումներ։ - Սինթեզի գործիք/մոդելավորման գործիք.
ա. Ստացեք HDL files, խթան files, և բաղադրիչների տվյալները կոնկրետ վայրերից, ինչպես նշված է Բաղադրիչների մանիֆեստներում։
բ. Սինթեզել և մոդելավորել դիզայնը Libero SoC-ից դուրս գտնվող երրորդ կողմի գործիքներով: - Ստեղծեք ձեր երկրորդ (իրականացման) Libero նախագիծը։
- Հեռացրեք սինթեզը նախագծման հոսքի գործիքների շղթայից (Նախագիծ > Նախագծի կարգավորումներ > Նախագծման հոսք > մաքրեք «Միացնել սինթեզը» վանդակը):
- Ներմուծեք դիզայնի աղբյուրը files (սինթեզի գործիքից հետսինթեզային *.vm ցանցային ցանկ):
– Ներմուծել հետսինթեզային *.vm ցանցային ցանկը (File>Ներմուծում> Սինթեզված Verilog ցանցային ցուցակ (VM)):
– Բաղադրիչի մետատվյալներ *.cfg files uPROM-ի և/կամ sNVM-ի համար։ - Ներմուծեք Libero SoC բլոկի ցանկացած բաղադրիչ fileս. Բլոկը files-ը պետք է լինի *.cxz ֆայլում file ձևաչափը։
Բլոկ ստեղծելու վերաբերյալ լրացուցիչ տեղեկությունների համար տե՛ս PolarFire Block Flow-ի օգտագործողի ուղեցույց. - Ներմուծեք նախագծման սահմանափակումները՝
– Ներմուծման/Ելքի սահմանափակում files (Սահմանափակումների կառավարիչ > I/OAttributes > Ներմուծում):
– Ներմուծել հատակագծի *.pdc ֆայլը files (Սահմանափակումների կառավարիչ > Հարկերի պլանավորիչ > Ներմուծում):
– *.sdc ներմուծման ժամանակային սահմանափակում files (Սահմանափակումների կառավարիչ > Ժամանակացույց > Ներմուծել): Ներմուծել SDC-ն file ստեղծվել է Derive Constraint գործիքի միջոցով։
– Ներմուծել *.ndc սահմանափակում files (Սահմանափակումների կառավարիչ > NetlistAttributes > Ներմուծում), եթե այդպիսիք կան։ - Սահմանափակում file և գործիքների ասոցիացիա
– Սահմանափակումների կառավարիչում կապեք *.pdc ֆայլը files տեղադրելու և ուղղորդելու համար, *.sdc ֆայլը files՝ տեղադրման, երթուղու և ժամանակի ստուգումների համար, և *.ndc ֆայլը files՝ ցանցային ցուցակը կազմելու համար։ - Դիզայնի ամբողջական իրականացում
– Տեղադրել և ուղղորդել, ստուգել ժամանակացույցը և հզորությունը, կարգավորել նախագծման նախնականացման տվյալները և հիշողությունները, ինչպես նաև ծրագրավորել file սերունդ։ - Հաստատեք դիզայնը
– Հաստատեք դիզայնը FPGA-ի վրա և անհրաժեշտության դեպքում շտկեք սխալները՝ օգտագործելով Libero SoC նախագծային փաթեթի հետ տրամադրված նախագծային գործիքները։
Բաղադրիչի կոնֆիգուրացիա (Հարց տվեք)
Անհատականացված հոսքի առաջին քայլը ձեր բաղադրիչները կարգավորելն է՝ օգտագործելով Libero հղման նախագիծը (աղյուսակ 1-1-ում այն նաև կոչվում է առաջին Libero նախագիծ): Հետագա քայլերում դուք օգտագործում եք այս հղման նախագծի տվյալները:
Եթե օգտագործում եք վերևում թվարկված որևէ բաղադրիչ, «Վերև» բաժնումview Ձեր նախագծման մեջ կատարեք այս բաժնում նկարագրված քայլերը։
Եթե դուք չեք օգտագործում վերը նշված բաղադրիչներից որևէ մեկը, կարող եք գրել ձեր աջից ձախ տեքստը Libero-ից դուրս և այն ուղղակիորեն ներմուծել ձեր սինթեզի և սիմուլյացիայի գործիքների մեջ: Այնուհետև կարող եք անցնել հետսինթեզի բաժին և ներմուծել միայն ձեր հետսինթեզի *.vm ցանցային ցանկը ձեր վերջնական Libero իրականացման նախագծում (որը նաև կոչվում է երկրորդ Libero նախագիծ աղյուսակ 1-1-ում):
2.1 Բաղադրիչների կարգավորում Libero-ի միջոցով (Հարց տվեք)
Նախորդ ցանկից օգտագործելու համար անհրաժեշտ բաղադրիչները ընտրելուց հետո կատարեք հետևյալ քայլերը.
- Ստեղծեք նոր Libero նախագիծ (հիմնական կարգավորում և ստեղծում). Ընտրեք այն սարքը և ընտանիքը, որի համար նախատեսված եք ձեր վերջնական դիզայնը։
- Օգտագործեք Custom Flow-ում նշված միջուկներից մեկը կամ մի քանիսը։
ա. Ստեղծեք SmartDesign և կարգավորեք ցանկալի միջուկը և ստեղծեք այն SmartDesign բաղադրիչում։
բ. Բոլոր քորոցներին բարձրացնել բարձրագույն մակարդակի։
գ. Ստեղծեք SmartDesign-ը։
դ. Սիմուլյատորը գործարկելու համար կրկնակի սեղմեք Simulate գործիքի վրա (նախնական սինթեզ, հետսինթեզ կամ հետդասավորություն տարբերակներից որևէ մեկը): Դուք կարող եք դուրս գալ սիմուլյատորից այն գործարկելուց հետո: Այս քայլը ստեղծում է սիմուլյացիան: fileանհրաժեշտ է ձեր նախագծի համար։
Խորհուրդ. Դուք Այս քայլը պետք է կատարեք, եթե ցանկանում եք մոդելավորել ձեր դիզայնը Libero-ից դուրս։
Ավելի շատ տեղեկությունների համար տե՛ս «Ձեր դիզայնի մոդելավորումը»։
ե. Պահպանեք ձեր նախագիծը. սա ձեր հղման նախագիծն է։
2.2 Բաղադրիչների մանիֆեստներ (Հարց տվեք)
Երբ դուք ստեղծում եք ձեր բաղադրիչները, մի շարք files-ը ստեղծվում է յուրաքանչյուր բաղադրիչի համար։ Բաղադրիչի մանիֆեստի հաշվետվությունը մանրամասնում է files-երը ստեղծվել և օգտագործվել են յուրաքանչյուր հաջորդ քայլում (սինթեզ, մոդելավորում, ծրագրային ապահովման ստեղծում և այլն): Այս հաշվետվությունը ձեզ տալիս է ստեղծված բոլորի գտնվելու վայրերը fileԱնհրաժեշտ է շարունակել Custom Flow-ի հետ։ Դուք կարող եք մուտք գործել բաղադրիչի մանիֆեստ Հաշվետվություններ տարածքում. Սեղմեք Դիզայն > Հաշվետվություններ՝ Հաշվետվություններ ներդիրը բացելու համար։ Հաշվետվություններ ներդիրում դուք կտեսնեք manifest.txt ֆայլի հավաքածու։ fileվ (Ավելի քանview), մեկը ձեր ստեղծած յուրաքանչյուր բաղադրիչի համար։
Հուշում. Դուք պետք է բաղադրիչը կամ մոդուլը սահմանեք որպես «root»՝ բաղադրիչի մանիֆեստը տեսնելու համար։ file «Հաշվետվություններ» ներդիրի բովանդակությունը։
Այլընտրանքորեն, դուք կարող եք մուտք գործել անհատական մանիֆեստի զեկույցին files յուրաքանչյուր գեներացված հիմնական բաղադրիչի կամ SmartDesign բաղադրիչի համար /բաղադրիչ/աշխատանք/ / / _manifest.txt կամ /բաղադրիչ/աշխատանք/ / _manifest.txt: Դուք կարող եք նաև մուտք գործել մանիֆեստ file Libero-ի նոր «Բաղադրիչներ» ներդիրից ստեղծված յուրաքանչյուր բաղադրիչի պարունակությունը, որտեղ file տեղանքները նշված են նախագծի տեղեկատուի նկատմամբ։
Կենտրոնացեք հետևյալ բաղադրիչների մանիֆեստի հաշվետվությունների վրա՝
- Եթե դուք միջուկներ եք ստեղծել SmartDesign-ում, կարդացեք file _manifest.txt։
- Եթե դուք ստեղծել եք միջուկների համար բաղադրիչներ, կարդացեք _manifest.txt։
Դուք պետք է օգտագործեք ձեր դիզայնին վերաբերող բոլոր բաղադրիչների մանիֆեստների հաշվետվությունները։ Օրինակ՝ampօրինակ, եթե ձեր նախագիծն ունի SmartDesign՝ մեկ կամ մի քանի հիմնական բաղադրիչներով, և դուք մտադիր եք դրանք բոլորը օգտագործել ձեր վերջնական նախագծում, ապա պետք է ընտրեք fileորոնք թվարկված են բոլոր այդ բաղադրիչների Բաղադրիչների մանիֆեստների հաշվետվություններում՝ ձեր նախագծման հոսքում օգտագործելու համար։
2.3 Մանիֆեստի մեկնաբանություն Files (Հարց տվեք)
Երբ դուք բացում եք բաղադրիչի մանիֆեստը file, դուք տեսնում եք ճանապարհներ դեպի fileձեր Libero նախագծում և ցուցումներ, թե դիզայնի հոսքի որ մասում դրանք օգտագործելու համար: Դուք կարող եք տեսնել հետևյալ տեսակները files-ը մանիֆեստում file:
- HDL աղբյուր files բոլոր սինթեզի և մոդելավորման գործիքների համար
- Խթանիչ files բոլոր սիմուլյացիոն գործիքների համար
- Սահմանափակում files
Ստորև ներկայացված է PolarFire հիմնական բաղադրիչի բաղադրիչի մանիֆեստը։
Յուրաքանչյուր տեսակի file անհրաժեշտ է ձեր նախագծման հոսքի հաջորդական փուլում։ Հետևյալ բաժինները նկարագրում են ինտեգրումը files-ը մանիֆեստից ձեր դիզայնի հոսքի մեջ։
Սահմանափակումների ստեղծում (Հարց տվեք)
Կազմաձևումը և ստեղծումը կատարելիս համոզվեք, որ գրել/ստեղծել եք SDC/PDC/NDC սահմանափակումը։ fileնախագծման համար՝ դրանք սինթեզ, տեղադրում և երթուղիավորում և ժամանակի ստուգում գործիքներին փոխանցելու համար։
Սահմանափակումներ ստեղծելու համար օգտագործեք Derive Constraints ծրագիրը Libero միջավայրից դուրս՝ դրանք ձեռքով գրելու փոխարեն: Derive Constraint ծրագիրը Libero միջավայրից դուրս օգտագործելու համար դուք պետք է՝
- Մատակարարեք օգտագործողի HDL-ը, բաղադրիչ HDL-ը և բաղադրիչ SDC սահմանափակումը files
- Նշեք վերին մակարդակի մոդուլը
- Նշեք այն վայրը, որտեղ պետք է ստեղծվի ստացված սահմանափակումը files
SDC բաղադրիչի սահմանափակումները հասանելի են հետևյալ կերպ՝ /բաղադրիչ/աշխատանք/ / / գրացուցակը բաղադրիչի կարգավորումից և ստեղծումից հետո։
Ձեր նախագծման համար սահմանափակումներ ստեղծելու վերաբերյալ լրացուցիչ տեղեկությունների համար տե՛ս Հավելված C՝ Սահմանափակումների ստացում։
Ձեր դիզայնի սինթեզը (Հարց տվեք)
Custom Flow-ի հիմնական առանձնահատկություններից մեկն այն է, որ թույլ է տալիս օգտագործել երրորդ կողմի սինթեզ։
գործիք Libero-ից դուրս: Հատուկ հոսքը աջակցում է Synopsys SynplifyPro-ի օգտագործմանը: Ձեր սինթեզելու համար
նախագիծը, օգտագործեք հետևյալ ընթացակարգը.
- Ստեղծեք նոր նախագիծ ձեր Synthesis գործիքում, որը կօգտագործի նույն սարքերի ընտանիքը, մատրիցը և փաթեթը, ինչ ձեր ստեղծած Libero նախագիծը։
ա. Ներմուծեք ձեր սեփական աջից ձախ տողը (RTL) fileինչպես սովորաբար անում ես։
բ. Սինթեզի արդյունքը սահմանեք Structural Verilog (.vm):
Հուշում. Կառուցվածքային Verilog (.vm)-ը PolarFire-ում միակ աջակցվող սինթեզի ելքային ձևաչափն է։ - Ներմուծել HDL բաղադրիչը fileձեր սինթեզ նախագծի մեջ՝
ա. Յուրաքանչյուր բաղադրիչի մանիֆեստների հաշվետվության համար՝ Յուրաքանչյուրի համար file HDL աղբյուրի տակ files բոլոր սինթեզի և մոդելավորման գործիքների համար ներմուծեք file ձեր սինթեզի նախագծում։ - Ներմուծել file polarfire_syn_comps.v (եթե օգտագործում եք Synopsys Synplify) ֆայլից
Ձեր Synthesis նախագծի տեղադրման վայրը>/data/aPA5M է։ - Ներմուծեք նախկինում ստեղծված SDC-ն file Ստացված սահմանափակում գործիքի միջոցով (տե՛ս հավելվածը)
Ա—Սample SDC սահմանափակումները) սինթեզի գործիքի մեջ։ Այս սահմանափակումը file սահմանափակում է սինթեզի գործիքը՝ ժամանակային փակմանը հասնելու համար՝ ավելի քիչ ջանքերով և ավելի քիչ նախագծային իտերացիաներով։
Կարևոր է.
- Եթե պլանավորում եք օգտագործել նույն *.sdc ֆայլը file Դիզայնի իրականացման փուլում Place-and-Route-ը սահմանափակելու համար դուք պետք է ներմուծեք այս *.sdc ֆայլը սինթեզի նախագծում: Սա արվում է ապահովելու համար, որ սինթեզված ցանցային ցուցակում և նախագծման գործընթացի իրականացման փուլում նախագծման օբյեկտի անվանումների անհամապատասխանություններ չլինեն: Եթե դուք չեք ներառում այս *.sdc ֆայլը file Սինթեզ քայլում սինթեզից ստեղծված ցանցային ցուցակը կարող է չհանձնել «Տեղադրում» և «Երթուղի» քայլերը՝ նախագծման օբյեկտի անվան անհամապատասխանության պատճառով։
ա. Սինթեզ գործիքի մեջ ներմուծեք ցանցային ցուցակի ատրիբուտները *.ndc, եթե կան։
բ. Գործարկել սինթեզը։ - Ձեր Synthesis գործիքի ելքային ֆայլի գտնվելու վայրը *.vm netlist-ն է։ file սինթեզից հետո ստեղծված։ Դուք պետք է ներմուծեք ցանցային ցանկը Libero Implementation Project՝ նախագծման գործընթացը շարունակելու համար։
Ձեր դիզայնի մոդելավորումը (Հարց տվեք)
Ձեր դիզայնը Libero-ից դուրս մոդելավորելու համար (այսինքն՝ օգտագործելով ձեր սեփական մոդելավորման միջավայրը և սիմուլյատորը), կատարեք հետևյալ քայլերը.
- Դիզայն Files:
ա. Նախասինթեզային մոդելավորում.
• Ներմուծեք ձեր աջից ձախ տեքստը ձեր սիմուլյացիոն նախագծի մեջ։
• Յուրաքանչյուր բաղադրիչի մանիֆեստների հաշվետվության համար։
– Ներմուծել յուրաքանչյուրը file HDL աղբյուրի տակ files՝ ձեր սիմուլյացիոն նախագծում սինթեզի և մոդելավորման բոլոր գործիքների համար։
• Կազմեք սրանք fileըստ ձեր սիմուլյատորի հրահանգների:
բ. Հետսինթեզային մոդելավորում.
• Ձեր սիմուլյացիոն նախագծի մեջ ներմուծեք ձեր հետսինթեզային *.vm ցանցային ցանկը (որը ստեղծվել է «Ձեր դիզայնի սինթեզում» բաժնում) և կոմպիլացրեք այն։
գ. Հետդասավորող մոդելավորում.
• Նախ, ավարտեք ձեր դիզայնի իրականացումը (տե՛ս «Ձեր դիզայնի իրականացումը» բաժինը): Համոզվեք, որ ձեր վերջնական Libero նախագիծը գտնվում է դասավորությունից հետո վիճակում:
• Կրկնակի սեղմեք «Ստեղծել հետադարձ նշում» կոճակը Files Libero Design Flow պատուհանում։ Այն ստեղծում է երկու files:
/դիզայներ/ / _ba.v/vhd /դիզայներ/
/ _ba.sdf
• Ներմուծեք այս երկուսը files ձեր սիմուլյացիոն գործիքի մեջ։ - Խթան և կոնֆիգուրացիա files:
ա. Յուրաքանչյուր բաղադրիչի մանիֆեստների հաշվետվության համար՝
• Պատճենել բոլորը fileխթանի տակ Files-ը բոլոր սիմուլյացիոն գործիքների բաժինների համար տեղափոխեք ձեր սիմուլյացիոն նախագծի արմատային գրացուցակ։
բ. Համոզվեք, որ ցանկացած Tcl fileՆախորդ ցուցակներում (2.a քայլում) s-երը կատարվում են նախ՝ մոդելավորման մեկնարկից առաջ։
գ. UPROM.mem: Եթե ձեր նախագծում օգտագործում եք UPROM միջուկը՝ «Օգտագործել բովանդակությունը սիմուլյացիայի համար» ընտրանքը միացված մեկ կամ մի քանի տվյալների պահեստավորման հաճախորդների համար, որոնք ցանկանում եք սիմուլյացնել, ապա պետք է օգտագործեք pa4rtupromgen կատարվող ֆայլը (pa4rtupromgen.exe՝ Windows-ում)՝ UPROM.mem ֆայլը ստեղծելու համար։ filepa4rtupromgen կատարվող ֆայլը վերցնում է UPROM.cfg ֆայլը։ file որպես մուտքեր Tcl սկրիպտի միջոցով file և արտածում է UPROM.mem ֆայլը file անհրաժեշտ է սիմուլյացիաների համար։ Այս UPROM.mem-ը file պետք է պատճենվի սիմուլյացիայի թղթապանակում սիմուլյացիայի մեկնարկից առաջ։ Օրինակ՝amppa4rtupromgen կատարվող ֆայլի օգտագործումը ցույց տվող ֆայլը ներկայացված է հետևյալ քայլերում: UPROM.cfg ֆայլը file հասանելի է տեղեկատուում /բաղադրիչ/աշխատանք/ / Libero նախագծում, որն օգտագործել եք UPROM բաղադրիչը ստեղծելու համար։
դ. snvm.mem: Եթե ձեր նախագծում օգտագործում եք Համակարգային ծառայությունների միջուկը և միջուկում sNVM ներդիրը կարգավորել եք «Օգտագործել բովանդակությունը սիմուլյացիայի համար» ընտրանքով, որը միացված է մեկ կամ մի քանի հաճախորդների համար, որոնք ցանկանում եք սիմուլյացնել, snvm.mem ֆայլը file ավտոմատ կերպով ստեղծվում է
տեղեկատուն /բաղադրիչ/աշխատանք/ / Libero նախագծում, որը դուք օգտագործել եք System Services բաղադրիչը ստեղծելու համար: Այս snvm.mem-ը file պետք է պատճենվի սիմուլյացիայի թղթապանակում՝ սիմուլյացիայի մեկնարկից առաջ։ - Աշխատանքային թղթապանակի տակ ստեղծեք աշխատանքային թղթապանակ և simulation անունով ենթաթղթապանակ։
pa4rtupromgen կատարվող ֆայլը ակնկալում է սիմուլյացիայի ենթապանակի առկայությունը աշխատանքային թղթապանակում, և *.tcl սկրիպտը տեղադրվում է սիմուլյացիայի ենթապանակում։ - Պատճենեք UPROM.cfg ֆայլը file բաղադրիչների ստեղծման համար ստեղծված առաջին Libero նախագծից աշխատանքային թղթապանակ։
- Տեղադրեք հետևյալ հրամանները *.tcl սկրիպտում և տեղադրեք այն 3-րդ քայլում ստեղծված սիմուլյացիայի թղթապանակում։
Sample *.tcl PolarFire և PolarFire Soc Family սարքերի համար՝ URPOM.mem ստեղծելու համար file
UPROM.cfg-ից
set_device -fam -մահանալ -փաթեթ
set_input_cfg -ուղի
set_sim_mem -ուղիFile/UPROM.mem>
gen_sim -use_init կեղծ
Մատրիցի և փաթեթի համար օգտագործվող համապատասխան ներքին անվանման համար տե՛ս *.prjx ֆայլը։ file առաջին Libero նախագծի (օգտագործվել է բաղադրիչների ստեղծման համար):
use_init արգումենտը պետք է սահմանվի false արժեքի։
Օգտագործեք set_sim_mem հրամանը՝ ելքային ուղին նշելու համար։ file UPROM.mem, որը
ստեղծվեց սկրիպտի կատարման ժամանակ file pa4rtupromgen կատարվող ֆայլով։ - Հրամանի տողում կամ cygwin տերմինալում անցեք 3-րդ քայլում ստեղծված աշխատանքային գրացուցակին:
Կատարեք pa4rtupromgen հրամանը the–script տարբերակով և դրան փոխանցեք նախորդ քայլում ստեղծված *.tcl սկրիպտը։
Windows-ի համար
/designer/bin/pa4rtupromgen.exe \
–սցենար/սիմուլյացիա/ .tcl
Linux-ի համար.
/bin/pa4rtupromgen
–սցենար/սիմուլյացիա/ .tcl - pa4rtupromgen կատարվող ֆայլի հաջող կատարումից հետո ստուգեք, որ UPROM.mem ֆայլը file գեներացվում է *.tcl սկրիպտի set_sim_mem հրամանում նշված տեղում։
- sNVM-ը մոդելավորելու համար պատճենեք snvm.mem ֆայլը։ file Ձեր առաջին Libero նախագծից (օգտագործվում է բաղադրիչների կարգավորման համար) ձեր սիմուլյացիոն նախագծի վերին մակարդակի սիմուլյացիայի թղթապանակ՝ սիմուլյացիան գործարկելու համար (Libero SoC-ից դուրս): UPROM-ի պարունակությունը սիմուլյացնելու համար պատճենեք ստեղծված UPROM.mem ֆայլը: file ձեր սիմուլյացիոն նախագծի վերին մակարդակի սիմուլյացիայի թղթապանակում՝ սիմուլյացիան գործարկելու համար (Libero SoC-ից դուրս):
Կարևոր է. Ում SoC բաղադրիչների ֆունկցիոնալությունը մոդելավորելու համար ներբեռնեք նախապես կազմված PolarFire մոդելավորման գրադարանները և ներմուծեք դրանք ձեր մոդելավորման միջավայր, ինչպես նկարագրված է այստեղ: Լրացուցիչ տեղեկությունների համար տե՛ս Հավելված Բ - Սիմուլյացիոն գրադարանների ներմուծումը մոդելավորման միջավայր:
Ձեր դիզայնի իրականացումը (Հարց տվեք)
Ձեր միջավայրում սինթեզի և հետսինթեզի սիմուլյացիան ավարտելուց հետո, դուք պետք է կրկին օգտագործեք Libero-ն՝ ձեր դիզայնը ֆիզիկապես իրականացնելու, ժամանակի և հզորության վերլուծություն կատարելու և ձեր ծրագրավորումը ստեղծելու համար։ file.
- Ստեղծեք նոր Libero նախագիծ՝ դիզայնի ֆիզիկական իրականացման և դասավորության համար: Համոզվեք, որ թիրախավորում եք նույն սարքը, ինչ «Կոմպոնենտների կարգավորում» բաժնում ստեղծված հղման նախագծում:
- Նախագիծը ստեղծելուց հետո հեռացրեք «Սինթեզ» կոճակը «Դիզայնի հոսք» պատուհանի գործիքների շղթայից (Նախագիծ > Նախագծի կարգավորումներ > Դիզայնի հոսք > Հանեք «Միացնել սինթեզը» նշումը):
- Ներմուծեք ձեր հետսինթեզային *.vm ֆայլը file այս նախագծի մեջ, (File > Ներմուծում > Սինթեզված Verilog ցանցային ցուցակ (VM)):
Խորհուրդ. խորհուրդ է տրվում ստեղծել հղում դեպի սա file, այնպես որ, եթե դուք վերամիացնեք ձեր դիզայնը, Libero-ն միշտ օգտագործի սինթեզի վերջին ցանկը։
ա. «Դիզայնի հիերարխիա» պատուհանում նշեք արմատային մոդուլի անունը։
- Ներմուծեք սահմանափակումները Libero նախագծի մեջ: Օգտագործեք Constraint Manager-ը՝ *.pdc/*.sdc/*.ndc սահմանափակումները ներմուծելու համար:
ա. *.pdc սահմանափակում՝ ներմուծման/ելքի ներմուծման համար files (Սահմանափակումների կառավարիչ > Մուտք/Ելք ատրիբուտներ > Ներմուծում):
բ. Ներմուծել հատակագծի *.pdc սահմանափակումը files (Սահմանափակումների կառավարիչ > Հարկերի պլանավորիչ > Ներմուծում):
գ. *.sdc ներմուծման ժամանակային սահմանափակում files (Սահմանափակումների կառավարիչ > Ժամանակացույց > Ներմուծում): Եթե ձեր նախագծում կան Over-ում թվարկված միջուկներից որևէ մեկըview, համոզվեք, որ ներմուծեք SDC-ն file գեներացվել է derive սահմանափակման գործիքի միջոցով։
դ. *.ndc սահմանափակում ներմուծելը files (Սահմանափակումների կառավարիչ > Ցանցացանկի ատրիբուտներ > Ներմուծում): - Ասոցիացված սահմանափակումներ Files-ը՝ գործիքներ նախագծելու համար։
ա. Բացել սահմանափակումների կառավարիչը (Կառավարել սահմանափակումները > Բացել Կառավարել սահմանափակումները View).
Նշեք սահմանափակման կողքին գտնվող «Տեղի և երթուղու և ժամանակի ստուգում» վանդակը։ file սահմանափակում սահմանելու համար file և գործիքի ասոցիացիա։ Կապեք *.pdc սահմանափակումը Place-andRoute-ի հետ, իսկ *.sdc-ն՝ Place-and-Route-ի և Timing Verification-ի հետ։ Կապեք *.ndc սահմանափակումը։ file ցանցային ցուցակը կազմելու համար։
Խորհուրդ. Եթե Տեղանքը և երթուղին ձախողվում են այս *.sdc սահմանափակմամբ file, ապա ներմուծեք նույն *.sdc ֆայլը file սինթեզի և սինթեզի վերագործարկման համար։ - Սեղմեք «Կազմել ցանցային ցուցակը» (Compile Netlist), ապա՝ «Տեղադրել և ուղղորդել» (Place and Route)՝ դասավորության քայլն ավարտելու համար։
- «Կարգավորել նախագծման նախնականացման տվյալների և հիշողությունների կարգավորում» գործիքը թույլ է տալիս նախնականացնել նախագծման բլոկները, ինչպիսիք են LSRAM-ը, µSRAM-ը, XCVR-ը (հաղորդիչ-հաղորդիչներ) և PCIe-ն՝ օգտագործելով անկայուն µPROM-ում, sNVM-ում կամ արտաքին SPI Flash հիշողության մեջ պահված տվյալները: Գործիքն ունի հետևյալ ներդիրները՝ նախագծման նախնականացման հաջորդականության, նախնականացման հաճախորդների, օգտատիրոջ տվյալների հաճախորդների սպեցիֆիկացիաները սահմանելու համար:
– Դիզայնի նախնականացման ներդիր
– µPROM ներդիր
– sNVM ներդիր
– SPI Flash ներդիր
– Fabric RAM-ների ներդիր
Օգտագործեք գործիքի ներդիրները՝ նախագծման նախնականացման տվյալները և հիշողությունները կարգավորելու համար։
Կարգավորումն ավարտելուց հետո կատարեք հետևյալ քայլերը՝ նախնականացման տվյալները ծրագրավորելու համար.
• Ստեղծեք նախնականացման հաճախորդներ
• Բիթային հոսքի ստեղծում կամ արտահանում
• Ծրագրավորել սարքը
Այս գործիքի օգտագործման վերաբերյալ մանրամասն տեղեկությունների համար տե՛ս Libero SoC Design Flow օգտագործողի ուղեցույցը: Գործիքում տարբեր ներդիրներ կարգավորելու և հիշողության կարգավորումը նշելու համար օգտագործվող Tcl հրամանների վերաբերյալ լրացուցիչ տեղեկությունների համար: files (*.cfg), տե՛ս Tcl հրամանների հղման ուղեցույց. - Ստեղծեք ծրագրավորում File այս նախագծից և օգտագործեք այն ձեր FPGA-ն ծրագրավորելու համար։
Հավելված Ա—ՍampSDC սահմանափակումները (Հարց տվեք
Libero SoC-ն ստեղծում է SDC ժամանակային սահմանափակումներ որոշակի IP միջուկների համար, ինչպիսիք են CCC-ն, OSC-ն, Transceiver-ը և այլն: SDC սահմանափակումները նախագծման գործիքներին փոխանցելը մեծացնում է ժամանակային փակմանը հասնելու հավանականությունը՝ ավելի քիչ ջանքերով և ավելի քիչ նախագծման իտերացիաներով: Վերին մակարդակի օրինակից լրիվ հիերարխիկ ուղին տրված է սահմանափակումներում հղված բոլոր նախագծային օբյեկտների համար:
7.1 SDC ժամանակային սահմանափակումներ (Հարց տվեք)
Libero IP հիմնական հղման նախագծում, այս բարձր մակարդակի SDC սահմանափակումը file հասանելի է սահմանափակումների կառավարիչից (Դիզայնի հոսք > Բացել/Կառավարել սահմանափակումը) View >Ժամանակացույց > Սահմանափակումների ստացում):
Կարևոր է. Տեսեք սա file SDC սահմանափակումները սահմանելու համար, եթե ձեր նախագիծը պարունակում է CCC, OSC, Transceiver և այլ բաղադրիչներ: Անհրաժեշտության դեպքում փոփոխեք ամբողջական հիերարխիկ ուղին՝ համապատասխանեցնելով այն ձեր նախագծի հիերարխիային կամ օգտագործեք Derive_Constraints ծրագիրը և քայլերը Հավելված C-ում՝ Derive Constraints բաղադրիչի մակարդակում SDC-ում: file.
Պահպանել file այլ անունով և ներմուծեք SDC-ն file սինթեզի գործիքին, տեղադրման և երթուղու գործիքին և ժամանակի ստուգումներին, ինչպես ցանկացած այլ SDC սահմանափակում files.
7.1.1 Ստացված SDC File (Հարց տվեք)
# Սա file ստեղծվել է հետևյալ SDC աղբյուրի հիման վրա files:
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_CCC_C0/PF_CCC_C0_0/PF_CCC_C0_PF_CCC_C0_0_PF_CCC.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
CLK_DIV/CLK_DIV_0/CLK_DIV_CLK_DIV_0_PF_CLK_DIV.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
TRANSMIT_PLL/TRANSMIT_PLL_0/TRANSMIT_PLL_TRANSMIT_PLL_0_PF_TX_PLL.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
DMA_INITIATOR/DMA_INITIATOR_0/DMA_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
FIC0_INITIATOR/FIC0_INITIATOR_0/FIC0_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
ICICLE_MSS/ICICLE_MSS.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_PCIE_C0/PF_PCIE_C0_0/PF_PCIE_C0_PF_PCIE_C0_0_PF_PCIE.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PCIE_INITIATOR/PCIE_INITIATOR_0/PCIE_INITIATOR.sdc
# /drive/aPA5M/cores/constraints/osc_rc160mhz.sdc
# *** Սրա ցանկացած փոփոխություն file կկորչի, եթե ստացված սահմանափակումները վերագործարկվեն։ ***
create_clock -name {CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK} - ժամանակահատված 6.25
[ստանալ_pins { ԺԱՄԱՑՈՒՅՑՆԵՐ_ԵՎ_ՎԵՐԱԿԱՆԳՆՈՒՄ_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK } ] create_clock -անուն {REF_CLK_PAD_P} -պարբերություն 10 [get_ports {REF_CLK_PAD_P } ] create_clock -անուն {CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/
DIV_CLK} - 8-րդ շրջան
[ get_pins { CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/DIV_CLK } ] create_generated_clock -name { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT0} -բազմապատկել_25-ով -բաժանել_32-ով -աղբյուր
[ստանալ_pins { ԺԱՄԱՑՈՒՅՑՆԵՐ_ԵՎ_ՎԵՐԱԿԱՆԳՆՈՒՄ_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -փուլ 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT0 } ] create_generated_clock -name { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT1} -բազմապատկել_25-ով -բաժանել_32-ով -աղբյուր
[ստանալ_pins { ԺԱՄԱՑՈՒՅՑՆԵՐ_ԵՎ_ՎԵՐԱԿԱՆԳՆՈՒՄ_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -փուլ 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT1 } ] create_generated_clock -name { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT2} -բազմապատկել_25-ով -բաժանել_32-ով -աղբյուր
[ստանալ_pins { ԺԱՄԱՑՈՒՅՑՆԵՐ_ԵՎ_ՎԵՐԱԿԱՆԳՆՈՒՄ_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -փուլ 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT2 } ] create_generated_clock -name { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT3} -բազմապատկել_25-ով -բաժանել_64-ով -աղբյուր
[ստանալ_pins { ԺԱՄԱՑՈՒՅՑՆԵՐ_ԵՎ_ՎԵՐԱԿԱՆԳՆՈՒՄ_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -փուլ 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT3 } ] create_generated_clock -name { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/
Y_DIV} -բաժանել_2-ի -աղբյուր
[ ստանալ_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/A } ] [ ստանալ_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/Y_DIV } ] set_false_path -through [ ստանալ_nets { DMA_INITIATOR_inst_0/ARESETN* } ] set_false_path -from [ ստանալ_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/rdGrayCounter*/cntGray* } ] -ից [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
rdPtr_s1* } ] set_false_path -ից [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/wrGrayCounter*/cntGray* } ] -ից [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
wrPtr_s1* } ] set_false_path -միջոցով [ get_nets { FIC0_INITIATOR_inst_0/ARESETN* } ] set_false_path -մինչև [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/ԸՆԴՀԱՏՈՒՄ[0] PCIE/PF_PCIE_C0_0/
PCIE_1/INTERRUPT[1] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[2] PCIE/PF_PCIE_C0_0/PCIE_1/
INTERRUPT[3] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[4] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[5]
PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[6] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[7] PCIE/PF_PCIE_C0_0/
PCIE_1/WAKEREQ PCIE/PF_PCIE_C0_0/PCIE_1/MPERST_N } ] set_false_path -from [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/TL_CLK } ] set_false_path -through [ get_nets { PCIE_INITIATOR_inst_0/ARESETN* } ]
Հավելված Բ—Սիմուլյացիոն գրադարանների ներմուծումը սիմուլյացիոն միջավայր (Հարց տվեք)
Libero SoC-ով RTL սիմուլյացիայի լռելյայն սիմուլյատորը ModelSim ME Pro-ն է։
Նախապես կազմված գրադարանները լռելյայն սիմուլյատորի համար հասանելի են Libero-ի տեղադրման ժամանակ՝ հետևյալ գրացուցակում։ /Designer/lib/modelsimpro/precompiled/vlog® աջակցվող ընտանիքների համար: Libero SoC-ն նաև աջակցում է ModelSim, Questasim, VCS, Xcelium-ի այլ երրորդ կողմի սիմուլյատորների տարբերակներին:
, Active HDL և Riviera Pro: Ներբեռնեք համապատասխան նախապես կազմված գրադարանները հետևյալ հղումով՝ Libero SoC v12.0 և ավելի ուշ հիմնված սիմուլյատորի և դրա տարբերակի վրա։
Նման է Libero միջավայրին, run.do-ն file պետք է ստեղծվի Libero-ից դուրս սիմուլյացիա իրականացնելու համար։
Ստեղծեք պարզ run.do ֆայլ file որը պարունակում է հրամաններ՝ կոմպիլյացիայի արդյունքների, գրադարանի քարտեզագրման, կոմպիլյացիայի և սիմուլյացիայի համար գրադարան ստեղծելու համար: Հետևեք քայլերին՝ հիմնական run.do ֆայլ ստեղծելու համար: file.
- Ստեղծեք տրամաբանական գրադարան՝ կոմպիլյացիայի արդյունքները պահելու համար՝ օգտագործելով vlib vlib presynth հրամանը։
- Համապատասխանեցրեք տրամաբանական գրադարանի անունը նախապես կազմված գրադարանի գրացուցակին՝ օգտագործելով vmap հրամանը vmap .
- Կոմպիլացնել աղբյուրը files—օգտագործել լեզվին հատուկ կոմպիլյատորի հրամաններ՝ դիզայնը կոմպիլյացնելու համար files-ը տեղափոխում ենք աշխատանքային գրացուցակ։
– վլոգ .v/.sv ֆորմատով
– vcom .vhd-ի համար - Բեռնեք սիմուլյացիայի դիզայնը՝ օգտագործելով vsim հրամանը՝ նշելով ցանկացած վերին մակարդակի մոդուլի անունը։
- Սիմուլյացիա կատարեք դիզայնի վրա՝ օգտագործելով run հրամանը։
Դիզայնը բեռնելուց հետո, սիմուլյացիայի ժամանակը դրվում է զրոյի, և դուք կարող եք մուտքագրել run հրամանը՝ սիմուլյացիան սկսելու համար։
Սիմուլյատորի տեքստի պատուհանում կատարեք run.do file ինչպես run.do-ն գործարկել սիմուլյացիան։ Sample run.do file հետեւյալ կերպ.
աննկատելիորեն սահմանել ACTELLIBNAME PolarFire աննկատելիորեն սահմանել PROJECT_DIR “W:/Test/basic_test” եթե
{[file գոյություն ունի presynth/_info]} { echo “INFO: Սիմուլյացիոն գրադարանի presynth գոյություն ունի” } այլապես
{ file ջնջել -force presynth vlib presynth } vmap presynth presynth vmap PolarFire
«X:/Libero/Designer/lib/modelsimpro/precompiled/vlog/PolarFire» vlog -sv -work նախասինթեզատոր
«${PROJECT_DIR}/hdl/top.v» վլոգ «+incdir+${PROJECT_DIR}/stimulus» -sv -աշխատանքային նախասինթեզատոր «$»
{PROJECT_DIR}/stimulus/tb.v” vsim -L PolarFire -L presynth -t 1ps presynth.tb ավելացնել ալիք /tb/*
գործարկել 1000ns log /tb/* exit հրամանը
Հավելված Գ—Սահմանափակումների ստացում (Հարց տվեք)
Այս հավելվածը նկարագրում է Derive Constraints Tcl հրամանները։
9.1 Tcl հրամանների սահմանափակումների ստացում (Հարց տվեք)
derive_constraints ծրագիրը օգնում է ձեզ սահմանափակումներ ստանալ RTL-ից կամ Libero SoC նախագծման միջավայրից դուրս գտնվող կոնֆիգուրատորից: Ձեր նախագծման համար սահմանափակումներ ստեղծելու համար ձեզ անհրաժեշտ են User HDL, Component HDL և Component Constraints ֆայլերը: files. SDC բաղադրիչի սահմանափակումները files-ը հասանելի է հետևյալ անվանակարգում /բաղադրիչ/աշխատանք/ / / գրացուցակը բաղադրիչի կարգավորումից և ստեղծումից հետո։
Յուրաքանչյուր բաղադրիչի սահմանափակում file բաղկացած է set_component tcl հրամանից (նշում է բաղադրիչի անունը) և կոնֆիգուրացիայից հետո ստեղծված սահմանափակումների ցանկից։ Սահմանափակումները ստեղծվում են կոնֆիգուրացիայի հիման վրա և բնորոշ են յուրաքանչյուր բաղադրիչի։
Example 9-1. Բաղադրիչի սահմանափակում File PF_CCC միջուկի համար
Ահա մի նախկինampբաղադրիչի սահմանափակման le-ն file PF_CCC միջուկի համար՝
սահմանել_կոմպոնենտ PF_CCC_C0_PF_CCC_C0_0_PF_CCC
#Միկրոչիպ կորպորացիա
# Ամսաթիվ՝ 2021-հոկտեմբերի 26, 04:36:00
# PLL #0-ի բազային ժամացույց
create_clock -պարբերություն 10 [get_pins {pll_inst_0/REF_CLK_0}] create_generated_clock -բաժանել_1-ի -աղբյուր [get_pins {pll_inst_0/]
REF_CLK_0 } ] -փուլ 0 [ get_pins { pll_inst_0/OUT0 } ] Այստեղ create_clock-ը և create_generated_clock-ը համապատասխանաբար հղման և ելքային ժամացույցի սահմանափակումներն են, որոնք ստեղծվում են կարգավորման հիման վրա։
9.1.1 Աշխատանք derive_constraints-ի հետ Գործածություն (Հարց տվեք)
Ստացված սահմանափակումները անցնում են նախագծման միջով և նոր սահմանափակումներ են հատկացնում բաղադրիչի յուրաքանչյուր օրինակի համար՝ հիմնվելով նախկինում տրամադրված բաղադրիչի SDC-ի վրա։ fileներ. CCC հղման ժամացույցների համար այն տարածվում է նախագծման միջով՝ հղման ժամացույցի աղբյուրը գտնելու համար։ Եթե աղբյուրը I/O է, հղման ժամացույցի սահմանափակումը կսահմանվի I/O-ի վրա։ Եթե դա CCC ելք է կամ այլ ժամացույցի աղբյուր (օրինակ՝ampօրինակ՝ ընդունիչ-ընդունիչ, օսցիլյատոր), այն օգտագործում է մյուս բաղադրիչի ժամացույցը և հաղորդում է նախազգուշացում, եթե ինտերվալները չեն համընկնում: Derived սահմանափակումները նաև սահմանափակումներ կհատկացնեն որոշ մակրոների համար, ինչպիսիք են չիպի վրա գտնվող օսցիլյատորները, եթե դրանք ունեք ձեր RTL-ում:
derive_constraints օգտակարությունը գործարկելու համար դուք պետք է տրամադրեք .tcl ֆայլը։ file հրամանի տողի արգումենտ՝ հետևյալ տեղեկատվությամբ՝ նշված հերթականությամբ։
- Նշեք սարքի տեղեկություններըը՝ օգտագործելով set_device բաժնի տեղեկությունները։
- Նշեք RTL-ի ուղին files՝ օգտագործելով read_verilog կամ read_vhdl բաժնի տեղեկատվությունը։
- Սահմանեք վերին մակարդակի մոդուլը՝ օգտագործելով set_top_level բաժնի տեղեկատվությունը։
- Նշեք SDC բաղադրիչի ուղին files՝ օգտագործելով read_sdc կամ read_ndc բաժնի տեղեկատվությունը։
- Իրականացնել files-ը՝ օգտագործելով derive_constraints բաժնի տեղեկատվությունը։
- Նշեք SDC-ից ստացված սահմանափակումների ուղին file օգտագործելով write_sdc կամ write_pdc կամ write_ndc բաժնի տեղեկատվությունը։
ExampԼեյ 9-2. derive.tcl-ի կատարումը և բովանդակությունը File
Հետևյալը նախկինampհրամանի տողի արգումենտը՝ derive_constraints օգտակարությունը կատարելու համար։
դոլար /bin{64}/derive_constraints derive.tcl
derive.tcl ֆայլի պարունակությունը file:
# Սարքի տեղեկատվություն
set_device -ընտանիք PolarFire -die MPF100T -արագություն -1
# աջից աջ files
read_verilog - ռեժիմ system_verilog նախագիծ/բաղադրիչ/աշխատանք/txpll0/
txpll0_txpll0_0_PF_TX_PLL.v
read_verilog - ռեժիմ system_verilog {նախագիծ/բաղադրիչ/աշխատանք/txpll0/txpll0.v}
read_verilog - ռեժիմ system_verilog {նախագիծ/բաղադրիչ/աշխատանք/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.v}
read_verilog - ռեժիմ system_verilog {նախագիծ/բաղադրիչ/աշխատանք/xcvr0/xcvr0.v}
read_vhdl -մոդ vhdl_2008 {նախագիծ/hdl/xcvr1.vhd}
#Component SDC files
սահմանել_վերին_մակարդակ {xcvr1}
read_sdc -բաղադրիչ {նախագիծ/բաղադրիչ/աշխատանք/txpll0/txpll0_0/
txpll0_txpll0_0_PF_TX_PLL.sdc}
read_sdc -բաղադրիչ {նախագիծ/բաղադրիչ/աշխատանք/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.sdc}
#Օգտագործել derive_constraint հրամանը
derive_constraints
#SDC/PDC/NDC արդյունք files
write_sdc {նախագիծ/սահմանափակում/xcvr1_derived_constraints.sdc}
write_pdc {նախագիծ/սահմանափակում/fp/xcvr1_derived_constraints.pdc}
9.1.2 սահմանել_սարք (Հարց տվեք)
Նկարագրություն
Նշեք ազգանունը, մատրիցի անվանումը և արագության աստիճանը։
set_device -ընտանիք -մահանալ -արագություն
Փաստարկներ
| Պարամետր | Տեսակ | Նկարագրություն |
| -ընտանիք | Լարային | Նշեք ազգանունը։ Հնարավոր արժեքներն են՝ PolarFire®, PolarFire SoC։ |
| -մահանալ | Լարային | Նշեք մաղի անունը։ |
| -արագություն | Լարային | Նշեք սարքի արագության աստիճանը: Հնարավոր արժեքներն են STD կամ -1: |
| Վերադարձի տեսակը | Նկարագրություն |
| 0 | Հրամանը հաջողվեց։ |
| 1 | Հրամանը ձախողվեց։ Կա սխալ։ Դուք կարող եք տեսնել սխալի հաղորդագրությունը կոնսոլում։ |
Սխալների ցանկ
| Սխալի կոդը | Սխալի հաղորդագրություն | Նկարագրություն |
| ERR0023 | Պարտադիր պարամետր՝ մատրիցը բացակայում է | Դրոշմի տարբերակը պարտադիր է և պետք է նշվի։ |
| ERR0005 | Անհայտ մահակ 'MPF30' | -die տարբերակի արժեքը սխալ է: Տես տարբերակի նկարագրության մեջ հնարավոր արժեքների ցանկը: |
| ERR0023 | Պարամետր՝ զառը արժեք չունի | Դրոշմի տարբերակը նշված է առանց արժեքի։ |
| ERR0023 | Պարտադիր պարամետր՝ ընտանիքը բացակայում է | Ընտանեկան տարբերակը պարտադիր է և պետք է նշվի։ |
| ERR0004 | Անհայտ ընտանիք՝ «PolarFire®» | Ընտանեկան տարբերակը սխալ է: Տեսեք հնարավոր արժեքների ցանկը տարբերակի նկարագրության մեջ: |
| ………… շարունակությունը | ||
| Սխալի կոդը | Սխալի հաղորդագրություն | Նկարագրություն |
| ERR0023 | Պարամետր՝ ընտանիքը արժեք չունի | Ընտանեկան տարբերակը նշված է առանց արժեքի։ |
| ERR0023 | Պարտադիր պարամետր՝ արագությունը բացակայում է | Արագության տարբերակը պարտադիր է և պետք է նշվի։ |
| ERR0007 | Անհայտ արագություն « | Արագության տարբերակը սխալ է: Տեսեք հնարավոր արժեքների ցանկը տարբերակի նկարագրության մեջ: |
| ERR0023 | Պարամետր՝ արագությունը բացակայում է | Արագության տարբերակը նշված է առանց արժեքի։ |
Example
set_device -ընտանիք {PolarFire} -մահ {MPF300T_ES} -արագություն -1
set_device -ընտանիք SmartFusion 2 -մեջ M2S090T -արագություն -1
9.1.3 read_verilog (Հարց տվեք)
Նկարագրություն
Կարդացեք Verilog-ը file Verific-ի միջոցով։
read_verilog [-lib ] [-ռեժիմ ]fileանունը>
Փաստարկներ
| Պարամետր | Տեսակ | Նկարագրություն |
| -lib | Լարային | Նշեք գրադարանը, որը պարունակում է գրադարանին ավելացվող մոդուլները։ |
| -ռեժիմ | Լարային | Նշեք Verilog ստանդարտը: Հնարավոր արժեքներն են verilog_95, verilog_2k, system_verilog_2005, system_verilog_2009, system_verilog, verilog_ams, verilog_psl, system_verilog_mfcu: Արժեքները չեն զգայուն մեծատառերի և մեծատառերի նկատմամբ: Լռելյայն արժեքը verilog_2k է: |
| fileանունը | Լարային | Verilog file անունը։ |
| Վերադարձի տեսակը | Նկարագրություն |
| 0 | Հրամանը հաջողվեց։ |
| 1 | Հրամանը ձախողվեց։ Կա սխալ։ Դուք կարող եք տեսնել սխալի հաղորդագրությունը կոնսոլում։ |
Սխալների ցանկ
| Սխալի կոդը | Սխալի հաղորդագրություն | Նկարագրություն |
| ERR0023 | Պարամետր—lib-ը արժեք չունի | lib տարբերակը նշված է առանց արժեքի։ |
| ERR0023 | Պարամետր—ռեժիմը արժեք չունի | Ռեժիմի տարբերակը նշված է առանց արժեքի։ |
| ERR0015 | Անհայտ ռեժիմ « | Նշված verilog ռեժիմը անհայտ է: Տեսեք հնարավոր verilog ռեժիմների ցանկը՝ ռեժիմի տարբերակի նկարագրության մեջ: |
| ERR0023 | Պարտադիր պարամետր file անունը բացակայում է | Verilog չկա file ուղին տրամադրված է. |
| ERR0016 | Չհաջողվեց Verific-ի վերլուծիչի պատճառով | Շարահյուսական սխալ Verilog-ում fileVerific-ի վերլուծիչը կարելի է տեսնել սխալի հաղորդագրության վերևում գտնվող կոնսոլում։ |
| ERR0012 | set_device-ը չի կանչվում | Սարքի տեղեկատվությունը նշված չէ: Սարքը նկարագրելու համար օգտագործեք set_device հրամանը: |
Example
read_verilog - ռեժիմ system_verilog {component/work/top/top.v}
read_verilog - ռեժիմ system_verilog_mfcu design.v
9.1.4 read_vhdl (Հարց տվեք)
Նկարագրություն
Ավելացնել VHDL file VHDL ցանկում files.
read_vhdl [-lib ] [-ռեժիմ ]fileանունը>
Փաստարկներ
| Պարամետր | Տեսակ | Նկարագրություն |
| -lib | — | Նշեք այն գրադարանը, որում պետք է ավելացվի բովանդակությունը։ |
| -ռեժիմ | — | Նշում է VHDL ստանդարտը: Լռելյայնորեն՝ VHDL_93: Հնարավոր արժեքներն են՝ vhdl_93, vhdl_87, vhdl_2k, vhdl_2008, vhdl_psl: Արժեքները զգայուն չեն մեծատառերի և մեծատառերի նկատմամբ: |
| fileանունը | — | VHDL file անունը։ |
| Վերադարձի տեսակը | Նկարագրություն |
| 0 | Հրամանը հաջողվեց։ |
| 1 | Հրամանը ձախողվեց։ Կա սխալ։ Դուք կարող եք տեսնել սխալի հաղորդագրությունը կոնսոլում։ |
Սխալների ցանկ
| Սխալի կոդը | Սխալի հաղորդագրություն | Նկարագրություն |
| ERR0023 | Պարամետր—lib-ը արժեք չունի | lib տարբերակը նշված է առանց արժեքի։ |
| ERR0023 | Պարամետր—ռեժիմը արժեք չունի | Ռեժիմի տարբերակը նշված է առանց արժեքի։ |
| ERR0018 | Անհայտ ռեժիմ « | Նշված VHDL ռեժիմը անհայտ է: Տեսեք հնարավոր VHDL ռեժիմների ցանկը՝ ռեժիմի տարբերակի նկարագրության մեջ: |
| ERR0023 | Պարտադիր պարամետր file անունը բացակայում է | VHDL չկա file ուղին տրամադրված է. |
| ERR0019 | Անհնար է գրանցել invalid_path.v-ն file | Նշված VHDL-ը file գոյություն չունի կամ չունի կարդալու թույլտվություններ։ |
| ERR0012 | set_device-ը չի կանչվում | Սարքի տեղեկատվությունը նշված չէ: Սարքը նկարագրելու համար օգտագործեք set_device հրամանը: |
Example
read_vhdl -մոդ vhdl_2008 osc2dfn.vhd
read_vhdl {hdl/top.vhd}
9.1.5 սահմանել_վերին_մակարդակ (Հարց տվեք)
Նկարագրություն
Նշեք վերին մակարդակի մոդուլի անունը RTL-ով։
սահմանել_վերին_մակարդակ [-lib ]
Փաստարկներ
| Պարամետր | Տեսակ | Նկարագրություն |
| -lib | Լարային | Գրադարանը՝ վերին մակարդակի մոդուլը կամ էնթեթը որոնելու համար (ըստ ցանկության): |
| անունը | Լարային | Բարձրագույն մակարդակի մոդուլի կամ էնթիթիի անվանումը։ |
| Վերադարձի տեսակը | Նկարագրություն |
| 0 | Հրամանը հաջողվեց։ |
| 1 | Հրամանը ձախողվեց։ Կա սխալ։ Դուք կարող եք տեսնել սխալի հաղորդագրությունը կոնսոլում։ |
Սխալների ցանկ
| Սխալի կոդը | Սխալի հաղորդագրություն | Նկարագրություն |
| ERR0023 | Պահանջվող վերին մակարդակի պարամետրը բացակայում է | Վերին մակարդակի տարբերակը պարտադիր է և պետք է նշվի։ |
| ERR0023 | Պարամետր—lib-ը արժեք չունի | lib տարբերակը նշված է առանց արժեքների։ |
| ERR0014 | Հնարավոր չէ գտնել ամենաբարձր մակարդակը գրադարանում | Նշված վերին մակարդակի մոդուլը սահմանված չէ տրամադրված գրադարանում: Այս սխալը շտկելու համար անհրաժեշտ է ուղղել վերին մոդուլի կամ գրադարանի անունը: |
| ERR0017 | Մանրամասների մշակումը ձախողվեց | Սխալ աջ կողմում գծապատկերի մշակման գործընթացում։ Սխալի հաղորդագրությունը կարելի է տեսնել վահանակից։ |
Example
սահմանել_վերին_մակարդակ {վերին}
set_top_level -lib hdl վերև
9.1.6 read_sdc (Հարց տվեք)
Նկարագրություն
Կարդացեք SDC-ն file բաղադրիչների տվյալների բազայի մեջ։
read_sdc -բաղադրիչfileանունը>
Փաստարկներ
| Պարամետր | Տեսակ | Նկարագրություն |
| -բաղադրիչ | — | Սա պարտադիր դրոշ է read_sdc հրամանի համար, երբ մենք սահմանափակումներ ենք ստանում։ |
| fileանունը | Լարային | Ճանապարհ դեպի SDC file. |
| Վերադարձի տեսակը | Նկարագրություն |
| 0 | Հրամանը հաջողվեց։ |
| 1 | Հրամանը ձախողվեց։ Կա սխալ։ Դուք կարող եք տեսնել սխալի հաղորդագրությունը կոնսոլում։ |
Սխալների ցանկ
| Սխալի կոդը | Սխալի հաղորդագրություն | Նկարագրություն |
| ERR0023 | Պարտադիր պարամետր file անունը բացակայում է։ | Պարտադիր տարբերակ file անունը նշված չէ։ |
| ERR0000 | SDC file <file_path>-ը կարդացվող չէ։ | Նշված SDC-ն file ընթերցման թույլտվություններ չունի։ |
| ERR0001 | Հնարավոր չէ բացելfile_ուղիղ> file. | SDC-ն file գոյություն չունի։ Ուղին պետք է շտկվի։ |
| ERR0008 | set_component հրամանը բացակայում էfile_ուղիղ> file | SDC-ի նշված բաղադրիչը file բաղադրիչը չի նշվում։ |
| Սխալի կոդը | Սխալի հաղորդագրություն | Նկարագրություն |
| ERR0009 | <List of errors from sdc file> | SDC-ն file պարունակում է սխալ sdc հրամաններ։ Օրինակ՝ampլե,
երբ set_multicle_path սահմանափակման մեջ սխալ կա. Սխալ read_sdc հրամանը կատարելիս։ infile_ուղիղ> fileՍխալ set_multicle_path հրամանում։ Անհայտ պարամետր [get_cells {reg_a}]։ |
Example
read_sdc -component {./component/work/ccc0/ccc0_0/ccc0_ccc0_0_PF_CCC.sdc}
9.1.7 read_ndc (Հարց տվեք)
Նկարագրություն
Կարդացեք NDC-ն file բաղադրիչների տվյալների բազայի մեջ։
read_ndc -բաղադրիչfileանունը>
Փաստարկներ
| Պարամետր | Տեսակ | Նկարագրություն |
| -բաղադրիչ | — | Սա պարտադիր դրոշ է read_ndc հրամանի համար, երբ մենք սահմանափակումներ ենք ստանում։ |
| fileանունը | Լարային | NDC-ի ճանապարհը file. |
| Վերադարձի տեսակը | Նկարագրություն |
| 0 | Հրամանը հաջողվեց։ |
| 1 | Հրամանը ձախողվեց։ Կա սխալ։ Դուք կարող եք տեսնել սխալի հաղորդագրությունը կոնսոլում։ |
Սխալների ցանկ
| Սխալի կոդը | Սխալի հաղորդագրություն | Նկարագրություն |
| ERR0001 | Հնարավոր չէ բացելfile_ուղիղ> file | NDC-ն file գոյություն չունի։ Ուղին պետք է շտկվի։ |
| ERR0023 | Պարտադիր պարամետր՝ AtclParamO_-ը բացակայում է։ | Պարտադիր տարբերակ fileանունը նշված չէ։ |
| ERR0023 | Պարտադիր պարամետր՝ բաղադրիչը բացակայում է։ | Բաղադրիչի տարբերակը պարտադիր է և պետք է նշվի։ |
| ERR0000 | NDC file 'file_path>'-ը կարդացվող չէ։ | Նշված NDC-ն file ընթերցման թույլտվություններ չունի։ |
Example
read_ndc - բաղադրիչ {բաղադրիչ/աշխատանք/ccc1/ccc1_0/ccc_comp.ndc}
9.1.8 derive_constraints (Հարց տվեք)
Նկարագրություն
SDC բաղադրիչի ստեղծում files-ը դիզայնի մակարդակի տվյալների բազայի մեջ։
derive_constraints
Փաստարկներ
| Վերադարձի տեսակը | Նկարագրություն |
| 0 | Հրամանը հաջողվեց։ |
| 1 | Հրամանը ձախողվեց։ Կա սխալ։ Դուք կարող եք տեսնել սխալի հաղորդագրությունը կոնսոլում։ |
Սխալների ցանկ
| Սխալի կոդը | Սխալի հաղորդագրություն | Նկարագրություն |
| ERR0013 | Բարձրագույն մակարդակը սահմանված չէ | Սա նշանակում է, որ վերին մակարդակի մոդուլը կամ էնթիթետը նշված չէ։ Այս կանչը շտկելու համար կատարեք հետևյալ հրամանը՝ set_top_level հրամանը derive_constraints հրամանից առաջ։ |
Example
derive_constraints
9.1.9 write_sdc (Հարց տվեք)
Նկարագրություն
Գրում է սահմանափակում file SDC ձևաչափով։
write_sdcfileանունը>
Փաստարկներ
| Պարամետր | Տեսակ | Նկարագրություն |
| <fileանունը> | Լարային | Ճանապարհ դեպի SDC file կստեղծվի։ Սա պարտադիր տարբերակ է։ Եթե file գոյություն ունի, այն կվերագրվի։ |
| Վերադարձի տեսակը | Նկարագրություն |
| 0 | Հրամանը հաջողվեց։ |
| 1 | Հրամանը ձախողվեց։ Կա սխալ։ Դուք կարող եք տեսնել սխալի հաղորդագրությունը կոնսոլում։ |
Սխալների ցանկ
| Սխալի կոդը | Սխալի հաղորդագրություն | Նկարագրություն |
| ERR0003 | Հնարավոր չէ բացելfile ուղի> file. | File Ուղին սխալ է։ Ստուգեք, թե արդյոք ծնողական գրացուցակները գոյություն ունեն։ |
| ERR0002 | SDC file 'file path>'-ը գրելի չէ։ | Նշված SDC-ն file գրելու թույլտվություն չունի։ |
| ERR0023 | Պարտադիր պարամետր file անունը բացակայում է։ | SDC-ն file path-ը պարտադիր տարբերակ է և պետք է նշվի։ |
Example
write_sdc “derived.sdc”
9.1.10 write_pdc (Հարց տվեք)
Նկարագրություն
Գրում է ֆիզիկական սահմանափակումներ (միայն Derive սահմանափակումներ):
write_pdcfileանունը>
Փաստարկներ
| Պարամետր | Տեսակ | Նկարագրություն |
| <fileանունը> | Լարային | Ճանապարհ դեպի PDC file կստեղծվի։ Սա պարտադիր տարբերակ է։ Եթե file եթե ուղին գոյություն ունի, այն կվերագրվի։ |
| Վերադարձի տեսակը | Նկարագրություն |
| 0 | Հրամանը հաջողվեց։ |
| 1 | Հրամանը ձախողվեց։ Կա սխալ։ Դուք կարող եք տեսնել սխալի հաղորդագրությունը կոնսոլում։ |
Սխալների ցանկ
| Սխալի կոդը | Սխալի հաղորդագրություններ | Նկարագրություն |
| ERR0003 | Հնարավոր չէ բացելfile ուղի> file | Այն file Ուղին սխալ է։ Ստուգեք, թե արդյոք ծնողական գրացուցակները գոյություն ունեն։ |
| ERR0002 | PDC file 'file path>'-ը գրելի չէ։ | Նշված PDC-ն file գրելու թույլտվություն չունի։ |
| ERR0023 | Պարտադիր պարամետր file անունը բացակայում է | PDC-ն file path-ը պարտադիր տարբերակ է և պետք է նշվի։ |
Example
write_pdc “derived.pdc”
9.1.11 write_ndc (Հարց տվեք)
Նկարագրություն
Գրում է NDC սահմանափակումները a-ի մեջ file.
write_ndcfileանունը>
Փաստարկներ
| Պարամետր | Տեսակ | Նկարագրություն |
| fileանունը | Լարային | NDC-ի ճանապարհը file կստեղծվի։ Սա պարտադիր տարբերակ է։ Եթե file գոյություն ունի, այն կվերագրվի։ |
| Վերադարձի տեսակը | Նկարագրություն |
| 0 | Հրամանը հաջողվեց։ |
| 1 | Հրամանը ձախողվեց։ Կա սխալ։ Դուք կարող եք տեսնել սխալի հաղորդագրությունը կոնսոլում։ |
Սխալների ցանկ
| Սխալի կոդը | Սխալի հաղորդագրություններ | Նկարագրություն |
| ERR0003 | Հնարավոր չէ բացելfile_ուղիղ> file. | File Ուղին սխալ է։ Մայր գրացուցակները գոյություն չունեն։ |
| ERR0002 | NDC file 'file_path>'-ը գրելի չէ։ | Նշված NDC-ն file գրելու թույլտվություն չունի։ |
| ERR0023 | Պահանջվող _AtclParamO_ պարամետրը բացակայում է։ | NDC-ն file path-ը պարտադիր տարբերակ է և պետք է նշվի։ |
Example
write_ndc “derived.ndc”
9.1.12 add_include_path (Հարց տալ)
Նկարագրություն
Նշում է որոնման ուղին include-ի համար files՝ RTL կարդալիս files.
ավելացնել_ներառել_ուղի
Փաստարկներ
| Պարամետր | Տեսակ | Նկարագրություն |
| գրացուցակ | Լարային | Նշում է որոնման ուղին include-ի համար files՝ RTL կարդալիս fileներ. Այս տարբերակը պարտադիր է։ |
| Վերադարձի տեսակը | Նկարագրություն |
| 0 | Հրամանը հաջողվեց։ |
| Վերադարձի տեսակը | Նկարագրություն |
| 1 | Հրամանը ձախողվեց։ Կա սխալ։ Դուք կարող եք տեսնել սխալի հաղորդագրությունը կոնսոլում։ |
Սխալների ցանկ
| Սխալի կոդը | Սխալի հաղորդագրություն | Նկարագրություն |
| ERR0023 | Պարտադիր պարամետրի ներառման ուղին բացակայում է։ | Տեղեկատուի տարբերակը պարտադիր է և պետք է տրամադրվի։ |
Նշում. Եթե եթե գրացուցակի ուղին սխալ է, ապա add_include_path-ը կփոխանցվի առանց սխալի։
Սակայն, read_verilog/read_vhd հրամանները կձախողվեն Verific-ի վերլուծիչի պատճառով։
Example
add_include_path բաղադրիչ/աշխատանք/COREABC0/COREABC0_0/rtl/vlog/core
Վերանայման պատմություն (Հարց տվեք)
Վերանայման պատմությունը նկարագրում է այն փոփոխությունները, որոնք իրականացվել են փաստաթղթում: Փոփոխությունները թվարկված են վերանայմամբ՝ սկսած ամենաարդիական հրապարակումից:
| Վերանայման | Ամսաթիվ | Նկարագրություն |
| F | 08/2024 | Այս վերանայման մեջ կատարվում են հետևյալ փոփոխությունները. • Թարմացված է Հավելված Բ բաժինը՝ Սիմուլյացիոն գրադարանների ներմուծումը սիմուլյացիոն միջավայր։ |
| E | 08/2024 | Այս վերանայման մեջ կատարվում են հետևյալ փոփոխությունները. • Թարմացված բաժինը «Ավարտվել է»view. • Թարմացված բաժին՝ ստացված SDC File. • Թարմացված է Հավելված Բ բաժինը՝ Սիմուլյացիոն գրադարանների ներմուծումը սիմուլյացիոն միջավայր։ |
| D | 02/2024 | Այս փաստաթուղթը թողարկվել է Libero 2024.1 SoC Design Suite-ի հետ՝ առանց v2023.2 տարբերակից փոփոխությունների։ Թարմացված բաժին՝ Աշխատանք derive_constraints-ի հետ։ |
| C | 08/2023 | Այս փաստաթուղթը թողարկվել է Libero 2023.2 SoC Design Suite-ի հետ՝ առանց v2023.1 տարբերակից փոփոխությունների։ |
| B | 04/2023 | Այս փաստաթուղթը թողարկվել է Libero 2023.1 SoC Design Suite-ի հետ՝ առանց v2022.3 տարբերակից փոփոխությունների։ |
| A | 12/2022 | Նախնական վերանայում. |
Microchip FPGA աջակցություն
Microchip FPGA ապրանքների խումբն իր արտադրանքն ապահովում է տարբեր աջակցության ծառայություններով, ներառյալ Հաճախորդների սպասարկումը, Հաճախորդների տեխնիկական աջակցության կենտրոնը, webկայք և վաճառքի գրասենյակներ ամբողջ աշխարհում:
Հաճախորդներին առաջարկվում է այցելել Microchip առցանց ռեսուրսները՝ նախքան աջակցության հետ կապ հաստատելը, քանի որ շատ հավանական է, որ նրանց հարցումներն արդեն իսկ պատասխանված են:
Կապվեք Տեխնիկական աջակցության կենտրոնի միջոցով webկայքը՝ հասցեով www.microchip.com/support. Նշեք FPGA Սարքի Մասի համարը, ընտրեք գործի համապատասխան կատեգորիա և վերբեռնեք դիզայնը files տեխնիկական աջակցության գործը ստեղծելիս:
Կապվեք Հաճախորդների սպասարկման ծառայության հետ՝ արտադրանքի ոչ տեխնիկական աջակցության համար, ինչպիսիք են՝ ապրանքի գնագոյացումը, արտադրանքի արդիականացումը, թարմացման տվյալները, պատվերի կարգավիճակը և թույլտվությունը:
- Հյուսիսային Ամերիկայից զանգահարեք 800.262.1060
- Մնացած աշխարհից զանգահարեք 650.318.4460 հեռախոսահամարով
- Ֆաքս, աշխարհի ցանկացած կետից, 650.318.8044
Միկրոչիպի տեղեկատվությունը
The Microchip Webկայք
Microchip-ը տրամադրում է առցանց աջակցություն մեր միջոցով webկայքը՝ հասցեով www.microchip.com/. Սա webկայքը օգտագործվում է պատրաստելու համար files և տեղեկատվությունը հեշտությամբ հասանելի հաճախորդներին: Հասանելի բովանդակության մի մասը ներառում է.
- Ապրանքի աջակցություն – Տվյալների թերթիկներ և սխալներ, հավելվածի նշումներ և sampծրագրեր, դիզայնի ռեսուրսներ, օգտագործողի ուղեցույցներ և ապարատային աջակցության փաստաթղթեր, ծրագրային ապահովման վերջին թողարկումներ և արխիվացված ծրագրեր
- Ընդհանուր տեխնիկական աջակցություն – Հաճախակի տրվող հարցեր (ՀՏՀ), տեխնիկական աջակցության հարցումներ, առցանց քննարկումների խմբեր, միկրոչիպի նախագծման գործընկեր ծրագրի անդամների ցուցակ
- Microchip-ի բիզնես – Ապրանքի ընտրող և պատվիրման ուղեցույցներ, Microchip-ի վերջին մամուլի հաղորդագրություններ, սեմինարների և միջոցառումների ցանկ, Microchip-ի վաճառքի գրասենյակների, դիստրիբյուտորների և գործարանների ներկայացուցիչների ցուցակներ
Ապրանքի փոփոխության ծանուցման ծառայություն
Microchip-ի արտադրանքի փոփոխության ծանուցման ծառայությունն օգնում է հաճախորդներին արդիական պահել Microchip-ի արտադրանքի վերաբերյալ: Բաժանորդները էլեկտրոնային փոստով ծանուցում կստանան, երբ փոփոխություններ, թարմացումներ, վերանայումներ կամ սխալներ լինեն՝ կապված որոշակի արտադրանքի ընտանիքի կամ զարգացման գործիքի հետ: Գրանցվելու համար այցելեք www.microchip.com/pcn և հետևեք գրանցման հրահանգներին:
Հաճախորդների աջակցություն
Microchip արտադրանքի օգտվողները կարող են օգնություն ստանալ մի քանի ուղիներով.
- դիստրիբյուտոր կամ ներկայացուցիչ
- Տեղական վաճառքի գրասենյակ
- Ներկառուցված լուծումների ինժեներ (ESE)
- Տեխնիկական աջակցություն
Հաճախորդները պետք է դիմեն իրենց դիստրիբյուտորին, ներկայացուցչին կամ ESE-ին աջակցության համար: Տեղական վաճառքի գրասենյակները նույնպես հասանելի են հաճախորդներին օգնելու համար: Վաճառքի գրասենյակների և վայրերի ցանկը ներառված է այս փաստաթղթում: Տեխնիկական աջակցությունը հասանելի է միջոցով webկայք՝ www.microchip.com/support
Microchip Devices Code Protection հատկությունը
Ուշադրություն դարձրեք Microchip արտադրանքի կոդի պաշտպանության հատկանիշի հետևյալ մանրամասներին.
- Microchip արտադրանքները համապատասխանում են իրենց հատուկ Microchip Data Sheet-ում պարունակվող բնութագրերին:
- Microchip-ը կարծում է, որ իր արտադրանքի ընտանիքն ապահով է, երբ օգտագործվում է նախատեսված ձևով, գործառնական բնութագրերի շրջանակներում և նորմալ պայմաններում:
- Microchip-ը գնահատում և ագրեսիվորեն պաշտպանում է իր մտավոր սեփականության իրավունքները: Microchip արտադրանքի ծածկագրի պաշտպանության հատկանիշները խախտելու փորձերը խստիվ արգելված են և կարող են խախտել Digital Millennium Copyright Act-ը:
- Ոչ Microchip-ը, ոչ էլ կիսահաղորդչային այլ արտադրողները չեն կարող երաշխավորել իր ծածկագրի անվտանգությունը: Կոդի պաշտպանությունը չի նշանակում, որ մենք երաշխավորում ենք, որ ապրանքը «անխախտելի է»: Կոդի պաշտպանությունը մշտապես զարգանում է: Microchip-ը պարտավորվում է շարունակաբար բարելավել մեր արտադրանքի կոդերի պաշտպանության առանձնահատկությունները:
Իրավական ծանուցում
Այս հրապարակումը և սույն տեղեկատվությունը կարող են օգտագործվել միայն Microchip արտադրանքների հետ, ներառյալ Microchip արտադրանքները նախագծելու, փորձարկելու և ձեր հավելվածի հետ ինտեգրելու համար: Այս տեղեկատվության ցանկացած այլ եղանակով օգտագործումը խախտում է սույն պայմանները: Սարքի հավելվածների վերաբերյալ տեղեկատվությունը տրամադրվում է միայն ձեր հարմարության համար և կարող է փոխարինվել թարմացումներով: Ձեր պարտականությունն է ապահովել, որ ձեր դիմումը համապատասխանում է ձեր բնութագրերին: Լրացուցիչ աջակցության համար դիմեք ձեր տեղական Microchip վաճառքի գրասենյակին կամ լրացուցիչ աջակցություն ստացեք այստեղից www.microchip.com/en-us/support/design-help/client-support-services.
ԱՅՍ ՏԵՂԵԿԱՏՎՈՒԹՅՈՒՆԸ ՏՐԱՄԱԴՐՎՈՒՄ Է ՄԻԿՐՈՉԻՊԻ «ԻՆՉՊԵՍ ԿԱ»: ՄԻԿՐՈՉԻՊԸ ՉԻ ՏԱԼԻՍ ՈՐԵՎԷ ՏԵՍԱԿԻ ՆԵՐԿԱՅԱՑՈՒՑՈՒՄ ԿԱՄ ԵՐԱՇԽԻՔՆԵՐ՝ ԲԱՑԱՀԱՅՏ ԹԵ ՆԿՅԱԼԻՐ, ԳՐԱՎՈՐ ԹԵ ԲԱՆԱՎՈՐ, ԿԱՆՈՆԱԿԱՆ ԿԱՄ ԱՅԼ ՏԵՂԵԿԱՏՎՈՒԹՅԱՆ ՀԵՏ ԿԱՊՎԱԾ ՏԵՂԵԿԱՏՎՈՒԹՅԱՆ ՀԵՏ, ՆԵՐԱՌՅԱԼ ԲԱՅՑ ՈՉ ՍԱՀՄԱՆԱՓԱԿՎԱԾ, ԲԱՅՑ ՍԱՀՄԱՆԱՓԱԿՎԱԾ. ՀՆԱՐԱՎՈՐՈՒԹՅՈՒՆ ԵՎ ՊԱՏԱՍԽԱՆՈՒԹՅՈՒՆ ՀԱՏՈՒԿ ՆՊԱՏԱԿՈՎ ԿԱՄ ԵՐԱՇԽԻՔՆԵՐԻ ՀԱՄԱՐ ԿԱՊՎԱԾ Է ԻՐ ՎԻՃԱԿԻ, ՈՐԱԿԻ ԿԱՄ ԿԱՏԱՐՄԱՆԻ ՀԵՏ: ՈՉ ՄԻ ԴԵՊՔՈՒՄ ՄԻԿՐՈՉԻՊԸ ՊԱՏԱՍԽԱՆԱՏՎՈՒԹՅՈՒՆ ՉԻ ՊԱՏԱՍԽԱՆԱՏՎԻ ՈՐԵՎԷ ԱՆՈՒՂԻՂ, ՀԱՏՈՒԿ, ՊԱՏԺԻՉ, Պատահական ԿԱՄ ՀԵՏԵՎԱՆԱԿԱՆ ԿՈՐՈՒՍՏԻ, ՎՆԱՍԻ, ԱՐԺԵՔԻ ԿԱՄ ԾԱԽՍԻ ՀԱՄԱՐ ՈՐԵՎԷ ՏԵՍԱԿԻ ԻՆՉ ԱՌԱՆՁՆԱՑՎԱԾ ԱՄԵՐԻԿՅԱՆԻ ՀԱՄԱՐ: ROCHIP-ին խորհուրդ է տրվել ՀՆԱՐԱՎՈՐՈՒԹՅՈՒՆԸ ԿԱՄ ՎՆԱՍՆԵՐԸ ԿԱՆԽԱԽՍԵԼԻ ԵՆ։ Օրենքով թույլատրված ամենալավ չափով, միկրոչիպի ընդհանուր պարտավորությունը բոլոր պահանջների վերաբերյալ տեղեկատվության կամ դրա օգտագործման հետ կապված ցանկացած եղանակով չի գերազանցի վճարների քանակը, եթե այդպիսիք կան, որ դուք ուղղակիորեն վճարել եք միկրոչպին:
Կյանքի պահպանման և/կամ անվտանգության կիրառություններում Microchip սարքերի օգտագործումը լիովին գնորդի ռիսկն է, և գնորդը համաձայնվում է պաշտպանել, փոխհատուցել և ազատել Microchip-ին նման օգտագործման հետևանքով առաջացող ցանկացած վնասից, պահանջից, դատական հայցից կամ ծախսերից: Microchip-ի որևէ մտավոր սեփականության իրավունքի ներքո որևէ լիցենզիա չի փոխանցվում՝ անուղղակիորեն կամ այլ կերպ, եթե այլ բան նշված չէ:
Ապրանքային նշաններ
Microchip անվանումը և պատկերանշանը, Microchip լոգոն, Adaptec, AVR, AVR լոգոն, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LinkTouchS, maXe MediaLB, megaAVR, Microsemi, Microsemi լոգո, MOST, MOST լոգո, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32 լոգո, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST, SST Logoym, SuperF. , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron և XMEGA-ն ԱՄՆ-ում և այլ երկրներում ներառված Microchip Technology-ի գրանցված ապրանքանիշերն են:
AgileSwitch, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, ProASIC Plus լոգոն, Quiet-Wire, SyncWorld, SmartForu TimeCesium, TimeHub, TimePictra, TimeProvider և ZL-ը ԱՄՆ-ում ներառված Microchip Technology-ի գրանցված ապրանքային նշաններն են:
Հարակից բանալիների ճնշում, AKS, թվային դարաշրջանի անալոգային, ցանկացած կոնդենսատոր, AnyIn, AnyOut, ընդլայնված փոխարկում, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoAutomotive, DEMICPICDs ching , DAM, ECAN, էսպրեսսո T1S, EtherGREEN, EyeOpen, GridTime, IdealBridge, IGaT, ներշղթայական սերիական ծրագրավորում, ICSP, INICnet, Խելացի զուգահեռում, IntelliMOS, միջչիպային միացում, JitterBlocker, Knob-on-MarginryLinks, առավելագույնըView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified logo, MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS 7, PowerSileSmart, , QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, Total Endurroance , Trusted Time, TSHARC, Turing, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan-ը, WiperLock-ը, XpressConnect-ը և ZENA-ն ԱՄՆ-ում և այլ երկրներում ներառված Microchip Technology-ի ապրանքանիշերն են:
SQTP-ն ԱՄՆ-ում ներառված Microchip Technology-ի սպասարկման նշանն է
Adaptec լոգոն, Հաճախականություն ըստ պահանջի, Silicon Storage Technology և Symmcom-ը Microchip Technology Inc.-ի գրանցված ապրանքանիշերն են այլ երկրներում:
GestIC-ը Microchip Technology Germany II GmbH & Co. KG-ի՝ Microchip Technology Inc.-ի դուստր ձեռնարկության գրանցված ապրանքանիշն է այլ երկրներում:
Այստեղ նշված բոլոր ապրանքային նշանները պատկանում են իրենց համապատասխան ընկերություններին:
2024, Microchip Technology Incorporated և նրա դուստր ձեռնարկությունները: Բոլոր իրավունքները պաշտպանված են:
ISBN: 978-1-6683-0183-8
Որակի կառավարման համակարգ
Microchip-ի որակի կառավարման համակարգերի վերաբերյալ տեղեկությունների համար այցելեք www.microchip.com/quality.
Համաշխարհային վաճառք և սպասարկում
| ԱՄԵՐԻԿԱ | Ասիա / Խաղաղ օվկիանոս | Ասիա / Խաղաղ օվկիանոս | ԵՎՐՈՊԱ |
| Կորպորատիվ գրասենյակ 2355 West Chandler Blvd. Chandler, AZ 85224-6199 Հեռ. 480-792-7200 Ֆաքս: 480-792-7277 Տեխնիկական աջակցություն. www.microchip.com/support Web Հասցե: www.microchip.com Ատլանտա Դուլութ, Գ.Ա Հեռ. 678-957-9614 Ֆաքս: 678-957-1455 Օսթին, Տեխաս Հեռ. 512-257-3370 Բոստոն Westborough, MA Հեռ. 774-760-0087 Ֆաքս: 774-760-0088 Չիկագո Իտասկա, ԻԼ Հեռ. 630-285-0071 Ֆաքս: 630-285-0075 Դալլաս Ադիսոն, Տեխաս Հեռ. 972-818-7423 Ֆաքս: 972-818-2924 Դետրոյթ Նովի, Միս Հեռ. 248-848-4000 Հյուսթոն, Տեխաս Հեռ. 281-894-5983 Ինդիանապոլիս Նոբլսվիլ, ԱՄՆ Հեռ. 317-773-8323 Ֆաքս: 317-773-5453 Հեռ. 317-536-2380 Լոս Անջելես Mission Viejo, CA Հեռ. 949-462-9523 Ֆաքս: 949-462-9608 Հեռ. 951-273-7800 Ռալի, ԱՄՆ Հեռ. 919-844-7510 Նյու Յորք, Նյու Յորք Հեռ. 631-435-6000 Սան Խոսե, Կալիֆորնիա Հեռ. 408-735-9110 Հեռ. 408-436-4270 Կանադա – Տորոնտո Հեռ. 905-695-1980 Ֆաքս: 905-695-2078 |
Ավստրալիա – Սիդնեյ Հեռ.՝ 61-2-9868-6733 Չինաստան - Պեկին Հեռ.՝ 86-10-8569-7000 Չինաստան - Չենդու Հեռ.՝ 86-28-8665-5511 Չինաստան - Չունցին Հեռ.՝ 86-23-8980-9588 Չինաստան - Դոնգուան Հեռ.՝ 86-769-8702-9880 Չինաստան - Գուանչժոու Հեռ.՝ 86-20-8755-8029 Չինաստան - Հանչժոու Հեռ.՝ 86-571-8792-8115 Չինաստան - Հոնկոնգի SAR Հեռ.՝ 852-2943-5100 Չինաստան - Նանջինգ Հեռ.՝ 86-25-8473-2460 Չինաստան - Ցինդաո Հեռ.՝ 86-532-8502-7355 Չինաստան - Շանհայ Հեռ.՝ 86-21-3326-8000 Չինաստան - Շենյան Հեռ.՝ 86-24-2334-2829 Չինաստան - Շենժեն Հեռ.՝ 86-755-8864-2200 Չինաստան - Սուչժոու Հեռ.՝ 86-186-6233-1526 Չինաստան - Ուհան Հեռ.՝ 86-27-5980-5300 Չինաստան - Սիան Հեռ.՝ 86-29-8833-7252 Չինաստան - Սյամեն Հեռ.՝ 86-592-2388138 Չինաստան - Չժուհայ Հեռ.՝ 86-756-3210040 |
Հնդկաստան - Բանգալոր Հեռ.՝ 91-80-3090-4444 Հնդկաստան - Նյու Դելի Հեռ.՝ 91-11-4160-8631 Հնդկաստան - Պունա Հեռ.՝ 91-20-4121-0141 Ճապոնիա – Օսակա Հեռ.՝ 81-6-6152-7160 Ճապոնիա - Տոկիո Հեռ.՝ 81-3-6880- 3770 Կորեա - Դաեգու Հեռ.՝ 82-53-744-4301 Կորեա - Սեուլ Հեռ.՝ 82-2-554-7200 Մալազիա - Կուալա Լումպուր Հեռ.՝ 60-3-7651-7906 Մալայզիա – Պենանգ Հեռ.՝ 60-4-227-8870 Ֆիլիպիններ - Մանիլա Հեռ.՝ 63-2-634-9065 Սինգապուր Հեռ.՝ 65-6334-8870 Թայվան – Հսին Չու Հեռ.՝ 886-3-577-8366 Թայվան - Կաոսյուն Հեռ.՝ 886-7-213-7830 Թայվան - Թայբեյ Հեռ.՝ 886-2-2508-8600 Թաիլանդ - Բանգկոկ Հեռ.՝ 66-2-694-1351 Վիետնամ - Հո Չի Մին Հեռ.՝ 84-28-5448-2100 |
Ավստրիա – Ուելս Հեռ.՝ 43-7242-2244-39 Ֆաքս՝ 43-7242-2244-393 Դանիա – Կոպենհագեն Հեռ.՝ 45-4485-5910 Ֆաքս՝ 45-4485-2829 Ֆինլանդիա – Էսպու Հեռ.՝ 358-9-4520-820 Ֆրանսիա – Փարիզ Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Գերմանիա – Գարշինգ Հեռ.՝ 49-8931-9700 Գերմանիա – Հաան Հեռ.՝ 49-2129-3766400 Գերմանիա – Հեյլբրոն Հեռ.՝ 49-7131-72400 Գերմանիա – Կարլսրուե Հեռ.՝ 49-721-625370 Գերմանիա – Մյունխեն Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Գերմանիա – Ռոզենհայմ Հեռ.՝ 49-8031-354-560 Իսրայել - Հոդ Հաշարոն Հեռ.՝ 972-9-775-5100 Իտալիա – Միլան Հեռ.՝ 39-0331-742611 Ֆաքս՝ 39-0331-466781 Իտալիա – Պադովա Հեռ.՝ 39-049-7625286 Նիդեռլանդներ – Դրունեն Հեռ.՝ 31-416-690399 Ֆաքս՝ 31-416-690340 Նորվեգիա – Տրոնհեյմ Հեռ՝ 47-72884388 Լեհաստան – Վարշավա Հեռ.՝ 48-22-3325737 Ռումինիա – Բուխարեստ Tel: 40-21-407-87-50 Իսպանիա - Մադրիդ Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Շվեդիա – Գյոթենբերգ Tel: 46-31-704-60-40 Շվեդիա - Ստոկհոլմ Հեռ.՝ 46-8-5090-4654 Մեծ Բրիտանիա – Ուոքինգհեմ Հեռ.՝ 44-118-921-5800 Ֆաքս՝ 44-118-921-5820 |
Փաստաթղթեր / ռեսուրսներ
 |
ՄԻԿՐՈՉԻՊ DS00004807F PolarFire ընտանիքի FPGA հատուկ հոսք [pdf] Օգտագործողի ուղեցույց DS00004807F PolarFire ընտանիքի FPGA հատուկ հոսք, DS00004807F, PolarFire ընտանիքի FPGA հատուկ հոսք, FPGA ընտանիքի հատուկ հոսք, հատուկ հոսք, հոսք |