Hướng dẫn sử dụng dòng tùy chỉnh FPGA PolarFire Family
SoC tự do v2024.2
Giới thiệu (Đặt câu hỏi)
Phần mềm Libero System-on-Chip (SoC) cung cấp môi trường thiết kế Field Programmable Gate Array (FPGA) tích hợp đầy đủ. Tuy nhiên, một số người dùng có thể muốn sử dụng các công cụ tổng hợp và mô phỏng của bên thứ ba bên ngoài môi trường Libero SoC. Libero hiện có thể được tích hợp vào môi trường thiết kế FPGA. Nên sử dụng Libero SoC để quản lý toàn bộ luồng thiết kế FPGA.
Hướng dẫn sử dụng này mô tả Luồng tùy chỉnh cho các thiết bị PolarFire và PolarFire SoC Family, một quy trình tích hợp Libero như một phần của luồng thiết kế FPGA lớn hơn. Các họ thiết bị được hỗ trợ® Bảng sau đây liệt kê các họ thiết bị mà Libero SoC hỗ trợ. Tuy nhiên, một số thông tin trong hướng dẫn này có thể chỉ áp dụng cho một họ thiết bị cụ thể. Trong trường hợp này, thông tin đó được xác định rõ ràng.
Bảng 1. Các họ thiết bị được hỗ trợ bởi Libero SoC
| Gia đình thiết bị | Sự miêu tả |
| PolarFire® | FPGA PolarFire cung cấp mức công suất thấp nhất trong ngành ở mật độ trung bình với độ bảo mật và độ tin cậy vượt trội. |
| SoC PolarFire | PolarFire SoC là SoC FPGA đầu tiên có cụm CPU RISC-V nhất quán, xác định và hệ thống bộ nhớ L2 xác định cho phép chạy các ứng dụng Linux® và thời gian thực. |
Quaview (Đặt câu hỏi)
Trong khi Libero SoC cung cấp một môi trường thiết kế đầu cuối tích hợp đầy đủ để phát triển các thiết kế SoC và FPGA, nó cũng cung cấp tính linh hoạt để chạy tổng hợp và mô phỏng với các công cụ của bên thứ ba bên ngoài môi trường Libero SoC. Tuy nhiên, một số bước thiết kế phải nằm trong môi trường Libero SoC.
Bảng sau đây liệt kê các bước chính trong quy trình thiết kế FPGA và chỉ ra các bước mà Libero SoC phải được sử dụng.
Bảng 1-1. Luồng thiết kế FPGA
| Bước thiết kế luồng | Phải sử dụng Libero | Sự miêu tả |
| Thiết kế mục nhập: HDL | KHÔNG | Sử dụng công cụ kiểm tra/biên tập HDL của bên thứ ba bên ngoài Libero® SoC nếu muốn. |
| Thiết kế mục nhập: Cấu hình | Đúng | Tạo dự án Libero đầu tiên để tạo thành phần cốt lõi của danh mục IP. |
| Tạo ràng buộc PDC/SDC tự động | KHÔNG | Ràng buộc phái sinh cần tất cả HDL filevà tiện ích derive_constraints khi thực hiện bên ngoài Libero SoC, như được mô tả trong Phụ lục C—Derive Constraints. |
| Mô phỏng | KHÔNG | Sử dụng công cụ của bên thứ ba bên ngoài Libero SoC, nếu muốn. Yêu cầu tải xuống các thư viện mô phỏng được biên dịch trước cho thiết bị mục tiêu, trình mô phỏng mục tiêu và phiên bản Libero mục tiêu được sử dụng để triển khai phần phụ trợ. |
| Tổng hợp | KHÔNG | Sử dụng công cụ của bên thứ ba bên ngoài Libero SoC nếu muốn. |
| Thiết kế triển khai: Quản lý ràng buộc, Biên dịch Netlist, Đặt và định tuyến (xem Trênview) | Đúng | Tạo dự án Libero thứ hai để triển khai phần phụ trợ. |
| Xác minh thời gian và nguồn điện | Đúng | Ở lại dự án Libero thứ hai. |
| Cấu hình dữ liệu khởi tạo thiết kế và bộ nhớ | Đúng | Sử dụng công cụ này để quản lý các loại bộ nhớ khác nhau và thiết kế khởi tạo trong thiết bị. Ở lại dự án thứ hai. |
| Lập trình File Thế hệ | Đúng | Ở lại dự án thứ hai. |
Quan trọng: Bạn phải tải xuống các thư viện được biên dịch sẵn có tại Thư viện mô phỏng được biên dịch trước trang để sử dụng trình mô phỏng của bên thứ ba.
Trong luồng FPGA Fabric thuần túy, hãy nhập thiết kế của bạn bằng HDL hoặc mục nhập sơ đồ và truyền trực tiếp
đến các công cụ tổng hợp. Luồng vẫn được hỗ trợ. PolarFire và PolarFire SoC FPGA có ý nghĩa
khối IP cứng độc quyền yêu cầu sử dụng lõi cấu hình (SgCores) từ IP Libero SoC
danh mục. Cần xử lý đặc biệt đối với bất kỳ khối nào bao gồm chức năng SoC:
- cựclửa
– PF_UPROM
– DỊCH VỤ HỆ THỐNG PF
– PF_CCC
– PHÒNG PF CLK
– PF_MÃ HÓA
– PF_DRI
– PF_INIT_MONITOR
– PF_NGMUX
– PF_OSC
– RAM (TPSRAM, DPSRAM, URAM)
– PF_SRAM_AHBL_AXI
– PF_XCVR_ERM
– PF_XCVR_REF_CLK
– PF_TX_PLL
– PF_PCIE
– PF_IO
– PF_IOD_CDR
– PF_IOD_CDR_CCC
– PF_IOD_GENERIC_RX
– PF_IOD_GENERIC_TX
– PF_IOD_GENERIC_TX_CCC
– PF_RGMII_TO_GMII
– PF_IOD_OCTAL_DDR
– PF_DDR3
– PF_DDR4
– PF_LPDDR3
– PF_QDR
– PF_CORESMARTBERT
– PF_TAMPER
– PF_TVS, v.v.
Ngoài các SgCore được liệt kê ở trên, còn có nhiều IP mềm DirectCore dành cho các dòng thiết bị PolarFire và PolarFire SoC trong Danh mục SoC Libero sử dụng tài nguyên nền tảng FPGA.
Đối với mục nhập thiết kế, nếu bạn sử dụng bất kỳ thành phần nào trước đó, bạn phải sử dụng Libero SoC cho một phần của mục nhập thiết kế (Cấu hình thành phần), nhưng bạn có thể tiếp tục phần còn lại của mục nhập thiết kế (mục nhập HDL, v.v.) bên ngoài Libero. Để quản lý luồng thiết kế FPGA bên ngoài Libero, hãy làm theo các bước được cung cấp trong phần còn lại của hướng dẫn này.
1.1 Vòng đời thành phần (Đặt câu hỏi)
Các bước sau đây mô tả vòng đời của một thành phần SoC và cung cấp hướng dẫn về cách xử lý dữ liệu.
- Tạo thành phần bằng cách sử dụng trình cấu hình của nó trong Libero SoC. Điều này tạo ra các loại dữ liệu sau:
– HDL files
- Ký ức files
– Kích thích và mô phỏng files
– Thành phần SDC file - Đối với HDL files, khởi tạo và tích hợp chúng vào phần còn lại của thiết kế HDL bằng cách sử dụng công cụ/quy trình nhập thiết kế bên ngoài.
- Cung cấp bộ nhớ files và kích thích filevào công cụ mô phỏng của bạn.
- Cung cấp linh kiện SDC file để công cụ Derive Constraint để tạo ra Constraint. Xem Phụ lục C—Derive Constraints để biết thêm chi tiết.
- Bạn phải tạo một dự án Libero thứ hai, trong đó bạn nhập netlist sau Synthesis và siêu dữ liệu thành phần của mình, do đó hoàn tất kết nối giữa những gì bạn tạo ra và những gì bạn lập trình.
1.2 Tạo dự án Libero SoC (Đặt câu hỏi)
Một số bước thiết kế phải được chạy bên trong môi trường Libero SoC (Bảng 1-1). Để các bước này chạy, bạn phải tạo hai dự án Libero SoC. Dự án đầu tiên được sử dụng để cấu hình và tạo thành phần thiết kế, và dự án thứ hai dành cho việc triển khai vật lý thiết kế cấp cao nhất.
1.3 Luồng tùy chỉnh (Đặt câu hỏi)
Hình sau đây cho thấy:
- Libero SoC có thể được tích hợp như một phần của quy trình thiết kế FPGA lớn hơn với các công cụ tổng hợp và mô phỏng của bên thứ ba bên ngoài môi trường Libero SoC.
- Có nhiều bước liên quan đến quy trình, bắt đầu từ khâu thiết kế và khâu khâu cho đến khâu lập trình thiết bị.
- Việc trao đổi dữ liệu (đầu vào và đầu ra) phải diễn ra ở mỗi bước của quy trình thiết kế.
Mẹo:
- SNVM.cfg, UPROM.cfg
- *.mem file tạo cho mô phỏng: pa4rtupromgen.exe lấy UPROM.cfg làm đầu vào và tạo UPROM.mem.
Sau đây là các bước trong quy trình tùy chỉnh:
- Cấu hình và tạo thành phần:
a. Tạo dự án Libero đầu tiên (để làm Dự án tham khảo).
b. Chọn Lõi từ Danh mục. Nhấp đúp vào lõi để đặt tên cho thành phần và cấu hình thành phần.
Điều này tự động xuất dữ liệu thành phần và files. Một Component Manifest cũng được tạo ra. Xem Component Manifest để biết chi tiết. Để biết thêm chi tiết, hãy xem Component Configuration. - Hoàn thiện thiết kế RTL của bạn bên ngoài Libero:
a. Khởi tạo thành phần HDL files.
b. Vị trí của HDL files được liệt kê trong Bản kê khai thành phần files. - Tạo ràng buộc SDC cho các thành phần. Sử dụng tiện ích Derive Constraints để tạo ràng buộc thời gian file(SDC) dựa trên:
a. Thành phần HDL files
b. Thành phần SDC files
c. Người dùng HDL files
Để biết thêm chi tiết, hãy xem Phụ lục C—Lấy ràng buộc. - Công cụ tổng hợp/công cụ mô phỏng:
a. Nhận HDL files, kích thích filevà dữ liệu thành phần từ các vị trí cụ thể như đã ghi chú trong Bản kê khai thành phần.
b. Tổng hợp và mô phỏng thiết kế bằng các công cụ của bên thứ ba bên ngoài Libero SoC. - Tạo Dự án Libero (Triển khai) thứ hai của bạn.
- Xóa tổng hợp khỏi chuỗi công cụ luồng thiết kế (Dự án > Cài đặt dự án > Luồng thiết kế > bỏ chọn hộp kiểm Bật tổng hợp).
- Nhập nguồn thiết kế files (hậu tổng hợp *.vm netlist từ công cụ tổng hợp):
– Nhập netlist *.vm sau khi tổng hợp (File>Nhập> Netlist Verilog tổng hợp (VM)).
– Siêu dữ liệu thành phần *.cfg files dành cho uPROM và/hoặc sNVM. - Nhập bất kỳ thành phần khối Libero SoC nào files. Khối files phải nằm trong *.cxz file định dạng.
Để biết thêm thông tin về cách tạo khối, hãy xem Hướng dẫn sử dụng PolarFire Block Flow. - Nhập các ràng buộc thiết kế:
– Ràng buộc nhập khẩu I/O files (Trình quản lý ràng buộc > Thuộc tính I/O > Nhập).
– Nhập floorplanning *.pdc files (Trình quản lý ràng buộc > Trình lập kế hoạch mặt bằng > Nhập).
– Nhập ràng buộc thời gian *.sdc files (Trình quản lý ràng buộc > Thời gian > Nhập). Nhập SDC file được tạo thông qua công cụ Derive Constraint.
– Nhập ràng buộc *.ndc files (Trình quản lý ràng buộc > NetlistAttributes > Nhập), nếu có. - Hạn chế file và hiệp hội công cụ
– Trong Constraint Manager, liên kết *.pdc files để đặt và định tuyến, *.sdc files để đặt và định tuyến và xác minh thời gian, và *.ndc files để biên dịch Netlist. - Triển khai thiết kế hoàn chỉnh
– Đặt và định tuyến, xác minh thời gian và công suất, cấu hình dữ liệu khởi tạo thiết kế và bộ nhớ, và lập trình file thế hệ. - Xác nhận thiết kế
– Xác thực thiết kế trên FPGA và gỡ lỗi khi cần thiết bằng các công cụ thiết kế có trong bộ thiết kế Libero SoC.
Cấu hình thành phần (Đặt câu hỏi)
Bước đầu tiên trong luồng tùy chỉnh là cấu hình các thành phần của bạn bằng cách sử dụng dự án tham chiếu Libero (còn được gọi là dự án Libero đầu tiên trong Bảng 1-1). Trong các bước tiếp theo, bạn sử dụng dữ liệu từ dự án tham chiếu này.
Nếu bạn đang sử dụng bất kỳ thành phần nào được liệt kê trước đó, bên dưới mục Trênview trong thiết kế của bạn, hãy thực hiện các bước được mô tả trong phần này.
Nếu bạn không sử dụng bất kỳ thành phần nào ở trên, bạn có thể viết RTL của mình bên ngoài Libero và nhập trực tiếp vào các công cụ Synthesis và Simulation của bạn. Sau đó, bạn có thể tiến hành đến phần post-synthesis và chỉ nhập netlist *.vm post-synthesis của bạn vào dự án triển khai Libero cuối cùng của bạn (còn được gọi là dự án Libero thứ hai trong Bảng 1-1).
2.1 Cấu hình thành phần sử dụng Libero (Đặt câu hỏi)
Sau khi chọn các thành phần phải sử dụng từ danh sách trước, hãy thực hiện các bước sau:
- Tạo một dự án Libero mới (Cấu hình và tạo lõi): Chọn Thiết bị và Dòng sản phẩm mà bạn hướng đến khi thiết kế cuối cùng.
- Sử dụng một hoặc nhiều lõi được đề cập trong Luồng tùy chỉnh.
a. Tạo SmartDesign và cấu hình lõi mong muốn rồi khởi tạo nó trong thành phần SmartDesign.
b. Thăng cấp tất cả các chân lên cấp cao nhất.
c. Tạo SmartDesign.
d. Nhấp đúp vào công cụ Simulate (bất kỳ tùy chọn Pre-Synthesis hoặc Post-Synthesis hoặc Post-Layout nào) để gọi trình mô phỏng. Bạn có thể thoát khỏi trình mô phỏng sau khi nó được gọi. Bước này tạo ra mô phỏng filecần thiết cho dự án của bạn.
Mẹo: Bạn phải thực hiện bước này nếu bạn muốn mô phỏng thiết kế của mình bên ngoài Libero.
Để biết thêm thông tin, hãy xem phần Mô phỏng thiết kế của bạn.
e. Lưu dự án của bạn—đây là dự án tham khảo của bạn.
2.2 Biểu hiện thành phần (Đặt câu hỏi)
Khi bạn tạo ra các thành phần của mình, một tập hợp files được tạo ra cho mỗi thành phần. Báo cáo Component Manifest nêu chi tiết tập hợp fileđược tạo ra và sử dụng trong mỗi bước tiếp theo (Tổng hợp, Mô phỏng, Tạo chương trình cơ sở, v.v.). Báo cáo này cung cấp cho bạn vị trí của tất cả các files cần thiết để tiến hành Luồng tùy chỉnh. Bạn có thể truy cập vào manifest thành phần trong vùng Báo cáo: Nhấp vào Thiết kế > Báo cáo để mở tab Báo cáo. Trong tab Báo cáo, bạn sẽ thấy một tập hợp manifest.txt files (Trênview), một cho mỗi thành phần bạn tạo ra.
Mẹo: Bạn phải đặt một thành phần hoặc mô-đun là '”root”' để xem bản kê khai thành phần file nội dung trong tab Báo cáo.
Ngoài ra, bạn có thể truy cập báo cáo kê khai cá nhân files cho mỗi thành phần cốt lõi được tạo ra hoặc thành phần SmartDesign từ /thành phần/công việc/ / / _manifest.txt hoặc /thành phần/công việc/ / _manifest.txt. Bạn cũng có thể truy cập manifest file nội dung của mỗi thành phần được tạo ra từ tab Thành phần mới trong Libero, nơi file địa điểm được đề cập liên quan đến thư mục dự án.
Tập trung vào các báo cáo Component Manifest sau:
- Nếu bạn đã khởi tạo lõi vào SmartDesign, hãy đọc file _manifest.txt.
- Nếu bạn đã tạo các thành phần cho lõi, hãy đọc _manifest.txt.
Bạn phải sử dụng tất cả các báo cáo Component Manifests áp dụng cho thiết kế của bạn. Ví dụ:ample, nếu dự án của bạn có SmartDesign với một hoặc nhiều thành phần cốt lõi được khởi tạo trong đó và bạn có ý định sử dụng tất cả chúng trong thiết kế cuối cùng của mình, thì bạn phải chọn fileđược liệt kê trong báo cáo Bản kê khai thành phần của tất cả các thành phần đó để sử dụng trong quy trình thiết kế của bạn.
2.3 Giải thích bản tuyên ngôn Filelà (Đặt câu hỏi)
Khi bạn mở một bản kê khai thành phần file, bạn thấy đường dẫn đến files trong dự án Libero của bạn và các chỉ dẫn về nơi trong luồng thiết kế để sử dụng chúng. Bạn có thể thấy các loại sau files trong một bản kê khai file:
- Nguồn HDL files cho tất cả các công cụ Tổng hợp và Mô phỏng
- Kích thích files cho tất cả các công cụ mô phỏng
- Hạn chế files
Sau đây là Bản kê khai thành phần của một thành phần cốt lõi PolarFire.
Mỗi loại file là cần thiết ở hạ lưu trong luồng thiết kế của bạn. Các phần sau đây mô tả sự tích hợp của files từ bản kê khai vào luồng thiết kế của bạn.
Tạo ràng buộc (Đặt câu hỏi)
Khi thực hiện cấu hình và tạo, hãy đảm bảo ghi/tạo ràng buộc SDC/PDC/NDC files để thiết kế chuyển chúng tới các công cụ Tổng hợp, Đặt và Định tuyến và Xác minh Thời gian.
Sử dụng tiện ích Derive Constraints bên ngoài môi trường Libero để tạo ra các ràng buộc thay vì viết chúng theo cách thủ công. Để sử dụng tiện ích Derive Constraint bên ngoài môi trường Libero, bạn phải:
- Cung cấp người dùng HDL, thành phần HDL và ràng buộc thành phần SDC files
- Chỉ định mô-đun cấp cao nhất
- Chỉ định vị trí tạo ra ràng buộc được dẫn xuất files
Các ràng buộc thành phần SDC có sẵn theo /thành phần/công việc/ / / thư mục sau khi cấu hình và tạo thành phần.
Để biết thêm chi tiết về cách tạo ràng buộc cho thiết kế của bạn, hãy xem Phụ lục C—Lấy ràng buộc.
Tổng hợp thiết kế của bạn (Đặt câu hỏi)
Một trong những tính năng chính của Custom Flow là cho phép bạn sử dụng tổng hợp của bên thứ ba
công cụ bên ngoài Libero. Luồng tùy chỉnh hỗ trợ việc sử dụng Synopsys SynplifyPro. Để tổng hợp
dự án, sử dụng thủ tục sau:
- Tạo một dự án mới trong công cụ Synthesis, nhắm đến cùng một họ thiết bị, chip và gói như dự án Libero mà bạn đã tạo.
a. Nhập RTL của riêng bạn filenhư bạn vẫn thường làm.
b. Đặt đầu ra Tổng hợp thành Verilog Cấu trúc (.vm).
Mẹo: Cấu trúc Verilog (.vm) là định dạng đầu ra tổng hợp duy nhất được hỗ trợ trong PolarFire. - Nhập khẩu thành phần HDL filevào dự án Tổng hợp của bạn:
a. Đối với mỗi Báo cáo Biểu hiện Thành phần: Đối với mỗi file dưới nguồn HDL files cho tất cả các công cụ Tổng hợp và Mô phỏng, nhập file vào Dự án Tổng hợp của bạn. - Nhập khẩu file polarfire_syn_comps.v (nếu sử dụng Synopsys Synplify) từ
Vị trí cài đặt>/data/aPA5M vào dự án Synthesis của bạn. - Nhập SDC đã tạo trước đó file thông qua công cụ Derived Constraint (xem Phụ lục
BẰNGamp(Le SDC Constraints) vào công cụ Tổng hợp. Ràng buộc này file hạn chế công cụ tổng hợp để đạt được thời gian đóng với ít nỗ lực hơn và ít lần lặp lại thiết kế hơn.
Quan trọng:
- Nếu bạn có kế hoạch sử dụng cùng một *.sdc file để hạn chế Place-and-Route trong giai đoạn triển khai thiết kế, bạn phải nhập *.sdc này vào dự án tổng hợp. Điều này nhằm đảm bảo rằng không có sự không khớp tên đối tượng thiết kế nào trong netlist tổng hợp và các hạn chế Place-and-Route trong giai đoạn triển khai của quy trình thiết kế. Nếu bạn không bao gồm *.sdc này file trong bước Tổng hợp, danh sách mạng được tạo từ Tổng hợp có thể không vượt qua bước Đặt và Định tuyến do tên đối tượng thiết kế không khớp.
a. Nhập Thuộc tính Netlist *.ndc, nếu có, vào công cụ Tổng hợp.
b. Chạy tổng hợp. - Vị trí đầu ra của công cụ Tổng hợp của bạn có *.vm netlist file được tạo sau khi Tổng hợp. Bạn phải nhập netlist vào Dự án triển khai Libero để tiếp tục quá trình thiết kế.
Mô phỏng thiết kế của bạn (Đặt câu hỏi)
Để mô phỏng thiết kế của bạn bên ngoài Libero (tức là sử dụng môi trường mô phỏng và trình mô phỏng của riêng bạn), hãy thực hiện các bước sau:
- Thiết kế Files:
a. Mô phỏng tiền tổng hợp:
• Nhập RTL vào dự án mô phỏng của bạn.
• Đối với mỗi Báo cáo Biểu hiện Thành phần.
– Nhập khẩu từng cái file dưới nguồn HDL files cho tất cả các công cụ Tổng hợp và Mô phỏng vào dự án mô phỏng của bạn.
• Biên soạn những điều này filetheo hướng dẫn của trình mô phỏng của bạn.
b. Mô phỏng sau tổng hợp:
• Nhập netlist *.vm sau tổng hợp (được tạo trong Tổng hợp thiết kế của bạn) vào dự án mô phỏng của bạn và biên dịch nó.
c. Mô phỏng sau khi bố trí:
• Trước tiên, hãy hoàn tất việc triển khai thiết kế của bạn (xem Triển khai thiết kế của bạn). Đảm bảo rằng dự án Libero cuối cùng của bạn đang ở trạng thái sau khi bố trí.
• Nhấp đúp vào Tạo BackAnnotated Files trong cửa sổ Libero Design Flow. Nó tạo ra hai files:
/nhà thiết kế/ / _ba.v/vhd /nhà thiết kế/
/ _ba.sdf
• Nhập cả hai cái này filevào công cụ mô phỏng của bạn. - Kích thích và Cấu hình files:
a. Đối với mỗi Báo cáo Biểu hiện Thành phần:
• Sao chép tất cả files dưới sự kích thích Files cho tất cả các phần Công cụ mô phỏng vào thư mục gốc của dự án Mô phỏng của bạn.
b. Đảm bảo rằng bất kỳ Tcl fileCác lệnh trong danh sách trước đó (ở bước 2.a) được thực hiện trước, trước khi bắt đầu mô phỏng.
c. UPROM.mem: Nếu bạn sử dụng lõi UPROM trong thiết kế của mình với tùy chọn Sử dụng nội dung để mô phỏng được bật cho một hoặc nhiều máy khách lưu trữ dữ liệu mà bạn muốn mô phỏng, bạn phải sử dụng tệp thực thi pa4rtupromgen (pa4rtupromgen.exe trên windows) để tạo UPROM.mem file. Tệp thực thi pa4rtupromgen lấy UPROM.cfg file như đầu vào thông qua một tập lệnh Tcl file và xuất ra UPROM.mem file cần thiết cho mô phỏng. UPROM.mem này file phải được sao chép vào thư mục mô phỏng trước khi chạy mô phỏng. Một ví dụample hiển thị cách sử dụng thực thi pa4rtupromgen được cung cấp trong các bước sau. UPROM.cfg file có sẵn trong thư mục /thành phần/công việc/ / trong dự án Libero mà bạn đã sử dụng để tạo thành phần UPROM.
d. snvm.mem: Nếu bạn sử dụng lõi Dịch vụ hệ thống trong thiết kế của mình và cấu hình tab sNVM trong lõi với tùy chọn Sử dụng nội dung để mô phỏng được bật cho một hoặc nhiều máy khách mà bạn muốn mô phỏng, thì snvm.mem file được tự động tạo ra để
thư mục /thành phần/công việc/ / trong dự án Libero mà bạn đã sử dụng để tạo thành phần Dịch vụ hệ thống. snvm.mem này file phải được sao chép vào thư mục mô phỏng trước khi chạy mô phỏng. - Tạo một thư mục làm việc và một thư mục con có tên là mô phỏng trong thư mục làm việc.
Tệp thực thi pa4rtupromgen mong đợi sự hiện diện của thư mục con mô phỏng trong thư mục làm việc và tập lệnh *.tcl được đặt trong thư mục con mô phỏng. - Sao chép UPROM.cfg file từ dự án Libero đầu tiên được tạo để tạo thành phần vào thư mục làm việc.
- Dán các lệnh sau vào tập lệnh *.tcl và đặt vào thư mục mô phỏng đã tạo ở bước 3.
Sample *.tcl cho các thiết bị PolarFire và PolarFire Soc Family để tạo URPOM.mem file
từ UPROM.cfg
thiết lập_thiết_bị-fam -chết -gói
thiết lập_input_cfg-đường dẫn
set_sim_mem -đường dẫnFile/UPROM.mem>
gen_sim -use_init sai
Để biết tên nội bộ thích hợp để sử dụng cho die và gói, hãy xem *.prjx file của dự án Libero đầu tiên (được sử dụng để tạo thành phần).
Đối số use_init phải được đặt thành false.
Sử dụng lệnh set_sim_mem để chỉ định đường dẫn đến đầu ra file UPROM.mem nghĩa là
được tạo ra khi thực hiện tập lệnh file với tệp thực thi pa4rtupromgen. - Tại dấu nhắc lệnh hoặc thiết bị đầu cuối Cygwin, hãy chuyển đến thư mục làm việc đã tạo ở bước 3.
Thực hiện lệnh pa4rtupromgen với tùy chọn–script và truyền vào đó tập lệnh *.tcl đã tạo ở bước trước.
Dành cho Windows
/designer/bin/pa4rtupromgen.exe \
–script./mô phỏng/ .tcl
Đối với Linux:
/bin/pa4rtupromgen
–script./mô phỏng/ .tcl - Sau khi thực thi thành công tệp thực thi pa4rtupromgen, hãy kiểm tra xem UPROM.mem file được tạo ra ở vị trí được chỉ định trong lệnh set_sim_mem trong tập lệnh *.tcl.
- Để mô phỏng sNVM, hãy sao chép snvm.mem file từ dự án Libero đầu tiên của bạn (được sử dụng để cấu hình thành phần) vào thư mục mô phỏng cấp cao nhất của dự án mô phỏng của bạn để chạy mô phỏng (bên ngoài Libero SoC). Để mô phỏng nội dung UPROM, hãy sao chép UPROM.mem đã tạo file vào thư mục mô phỏng cấp cao nhất của dự án mô phỏng của bạn để chạy mô phỏng (bên ngoài Libero SoC).
Quan trọng: Để mô phỏng chức năng của các thành phần SoC, tải xuống các thư viện mô phỏng PolarFire được biên dịch trước và nhập chúng vào môi trường mô phỏng của bạn như mô tả tại đây. Để biết thêm chi tiết, hãy xem Phụ lục B—Nhập thư viện mô phỏng vào môi trường mô phỏng.
Triển khai thiết kế của bạn (Đặt câu hỏi)
Sau khi hoàn tất mô phỏng Tổng hợp và Hậu tổng hợp trong môi trường của bạn, bạn phải sử dụng Libero một lần nữa để triển khai thiết kế, chạy thời gian và phân tích công suất, và tạo chương trình của bạn. file.
- Tạo một dự án Libero mới để triển khai vật lý và bố cục thiết kế. Đảm bảo nhắm mục tiêu đến cùng một thiết bị như trong dự án tham chiếu mà bạn đã tạo trong Cấu hình thành phần.
- Sau khi tạo dự án, hãy xóa Synthesis khỏi chuỗi công cụ trong cửa sổ Design Flow (Project > Project Settings > Design Flow > Bỏ chọn Enable Synthesis).
- Nhập *.vm sau khi tổng hợp của bạn file vào dự án này, (File > Nhập > Netlist Verilog tổng hợp (VM)).
Mẹo: Bạn nên tạo một liên kết đến đây file, vì vậy nếu bạn tổng hợp lại thiết kế của mình, Libero luôn sử dụng danh sách mạng sau tổng hợp mới nhất.
a. Trong cửa sổ Thiết kế phân cấp, hãy lưu ý tên của mô-đun gốc.
- Nhập các ràng buộc vào dự án Libero. Sử dụng Constraint Manager để nhập các ràng buộc *.pdc/*.sdc/*.ndc.
a. Nhập ràng buộc I/O *.pdc files (Trình quản lý ràng buộc > Thuộc tính I/O > Nhập).
b. Nhập ràng buộc Floorplanning *.pdc files (Trình quản lý ràng buộc > Trình lập kế hoạch mặt bằng > Nhập).
c. Nhập ràng buộc thời gian *.sdc files (Trình quản lý ràng buộc > Thời gian > Nhập). Nếu thiết kế của bạn có bất kỳ lõi nào được liệt kê trong Overview, đảm bảo nhập SDC file được tạo ra thông qua công cụ ràng buộc suy ra.
d. Nhập ràng buộc *.ndc files (Trình quản lý ràng buộc > Thuộc tính Netlist > Nhập). - Liên kết ràng buộc Files để thiết kế công cụ.
a. Mở Constraint Manager (Quản lý ràng buộc > Mở Quản lý ràng buộc View).
Đánh dấu vào ô kiểm Xác minh vị trí và lộ trình và thời gian bên cạnh ràng buộc file để thiết lập sự ràng buộc file và liên kết công cụ. Liên kết ràng buộc *.pdc với Place-and-Route và *.sdc với cả Place-and-Route và Xác minh thời gian. Liên kết *.ndc file để biên dịch Netlist.
Mẹo: Nếu Place và Route không thành công với ràng buộc *.sdc này file, sau đó nhập cùng một *.sdc này file để tổng hợp và chạy lại tổng hợp. - Nhấp vào Biên dịch Netlist rồi Đặt và Định tuyến để hoàn tất bước bố trí.
- Công cụ Configure Design Initialization Data and Memories cho phép bạn khởi tạo các khối thiết kế, chẳng hạn như LSRAM, µSRAM, XCVR (bộ thu phát) và PCIe bằng cách sử dụng dữ liệu được lưu trữ trong bộ nhớ lưu trữ Flash SPI ngoài, µPROM, sNVM hoặc không dễ bay hơi. Công cụ này có các tab sau để xác định thông số kỹ thuật của trình tự khởi tạo thiết kế, thông số kỹ thuật của máy khách khởi tạo, máy khách dữ liệu người dùng.
– Tab Thiết kế khởi tạo
– Thanh µPROM
– thẻ sNVM
– Thẻ SPI Flash
– Tab RAM vải
Sử dụng các tab trong công cụ để cấu hình dữ liệu khởi tạo thiết kế và bộ nhớ.
Sau khi hoàn tất cấu hình, hãy thực hiện các bước sau để lập trình dữ liệu khởi tạo:
• Tạo ra các máy khách khởi tạo
• Tạo hoặc xuất luồng bit
• Lập trình thiết bị
Để biết thông tin chi tiết về cách sử dụng công cụ này, hãy xem Hướng dẫn sử dụng Libero SoC Design Flow. Để biết thêm thông tin về các lệnh Tcl được sử dụng để cấu hình các tab khác nhau trong công cụ và chỉ định cấu hình bộ nhớ files (*.cfg), xem Hướng dẫn tham khảo lệnh Tcl. - Tạo một chương trình File từ dự án này và sử dụng nó để lập trình FPGA của bạn.
Phụ lục A—SampCác ràng buộc của SDC (Đặt câu hỏi
Libero SoC tạo ra các ràng buộc thời gian SDC cho một số lõi IP nhất định, chẳng hạn như CCC, OSC, Transceiver, v.v. Việc truyền các ràng buộc SDC cho các công cụ thiết kế làm tăng cơ hội đáp ứng việc đóng thời gian với ít nỗ lực hơn và ít lần lặp lại thiết kế hơn. Đường dẫn phân cấp đầy đủ từ phiên bản cấp cao nhất được cung cấp cho tất cả các đối tượng thiết kế được tham chiếu trong các ràng buộc.
7.1 Giới hạn thời gian SDC (Đặt câu hỏi)
Trong dự án tham chiếu cốt lõi IP Libero, ràng buộc SDC cấp cao nhất này file có sẵn từ Constraint Manager (Design Flow > Open Manage Constraint) View >Thời gian > Suy ra ràng buộc).
Quan trọng: Xem cái này file để thiết lập các ràng buộc SDC nếu thiết kế của bạn chứa CCC, OSC, Transceiver và các thành phần khác. Sửa đổi đường dẫn phân cấp đầy đủ, nếu cần, để phù hợp với phân cấp thiết kế của bạn hoặc sử dụng tiện ích Derive_Constraints và các bước trong Phụ lục C—Derive Constraints trên SDC cấp thành phần file.
Lưu lại file sang một tên khác và nhập SDC file đối với công cụ tổng hợp, Công cụ định vị và định tuyến và Xác minh thời gian, giống như bất kỳ ràng buộc SDC nào khác files.
7.1.1 SDC phái sinh File (Đặt câu hỏi)
# Cái này file được tạo ra dựa trên nguồn SDC sau files:
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_CCC_C0/PF_CCC_C0_0/PF_CCC_C0_PF_CCC_C0_0_PF_CCC.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
CLK_DIV/CLK_DIV_0/CLK_DIV_CLK_DIV_0_PF_CLK_DIV.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
TRUYỀN_PLL/TRUYỀN_PLL_0/TRUYỀN_PLL_TRUYỀN_PLL_0_PF_TX_PLL.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
DMA_INITIATOR/DMA_INITIATOR_0/DMA_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
FIC0_INITIATOR/FIC0_INITIATOR_0/FIC0_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
ICICLE_MSS/ICICLE_MSS.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_PCIE_C0/PF_PCIE_C0_0/PF_PCIE_C0_PF_PCIE_C0_0_PF_PCIE.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PCIE_INITIATOR/PCIE_INITIATOR_0/PCIE_INITIATOR.sdc
# /ổ đĩa/aPA5M/lõi/ràng buộc/osc_rc160mhz.sdc
# *** Bất kỳ sửa đổi nào đối với điều này file sẽ bị mất nếu các ràng buộc được dẫn xuất được chạy lại. ***
create_clock -name {CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK} - chu kỳ 6.25
[ lấy_chân { ĐỒNG HỒ_VÀ_CÀI_LẠI_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK } ] create_clock -tên {REF_CLK_PAD_P} -thời gian 10 [get_ports { REF_CLK_PAD_P } ] create_clock -tên {CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/
DIV_CLK} - chu kỳ 8
[ get_pins { ĐỒNG HỒ VÀ ĐẶT LẠI_inst_0/TRUYỀN_PLL_0/TRUYỀN_PLL_0/txpll_isnt_0/DIV_CLK } ] create_generated_clock -name {ĐỒNG HỒ VÀ ĐẶT LẠI_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT0} -nhân_với_25 -chia_cho_32 -nguồn
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -giai đoạn 0
[ get_pins { ĐỒNG HỒ VÀ ĐẶT LẠI_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT0 } ] create_generated_clock -name {ĐỒNG HỒ VÀ ĐẶT LẠI_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT1} -nhân_với_25 -chia_cho_32 -nguồn
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -giai đoạn 0
[ get_pins { ĐỒNG HỒ VÀ ĐẶT LẠI_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT1 } ] create_generated_clock -name {ĐỒNG HỒ VÀ ĐẶT LẠI_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT2} -nhân_với_25 -chia_cho_32 -nguồn
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -giai đoạn 0
[ get_pins { ĐỒNG HỒ VÀ ĐẶT LẠI_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT2 } ] create_generated_clock -name {ĐỒNG HỒ VÀ ĐẶT LẠI_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT3} -nhân_với_25 -chia_cho_64 -nguồn
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -giai đoạn 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT3 } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/
Y_DIV} -chia_cho_2 -nguồn
[ get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/A } ] [ get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/Y_DIV } ] set_false_path -through [ get_nets { DMA_INITIATOR_inst_0/ARESETN* } ] set_false_path -from [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/rdGrayCounter*/cntGray* } ] -to [ lấy_tế_bào { DMA_INITIATOR_inst_0/*/ Vòng_lặp_chuyển_đổi_SlvConvertor[*].slvcnv/slvCDC/genblk1*/
rdPtr_s1* } ] đặt_đường_dẫn_sai -từ [ lấy_các_tế_bào { DMA_INITIATOR_inst_0/*/Vòng_lặp_chuyển_đổi_Slv[*].slvcnv/slvCDC/
genblk1*/wrGrayCounter*/cntGray* } ] -to [ lấy_tế_bào { DMA_INITIATOR_inst_0/*/ Vòng_lặp_chuyển_đổi_SlvConvertor[*].slvcnv/slvCDC/genblk1*/
wrPtr_s1* } ] set_false_path -through [ get_nets { FIC0_INITIATOR_inst_0/ARESETN* } ] set_false_path -to [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[0] PCIE/PF_PCIE_C0_0/
PCIE_1/INTERRUPT[1] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[2] PCIE/PF_PCIE_C0_0/PCIE_1/
INTERRUPT[3] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[4] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[5]
PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[6] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[7] PCIE/PF_PCIE_C0_0/
PCIE_1/WAKEREQ PCIE/PF_PCIE_C0_0/PCIE_1/MPERST_N } ] đặt_đường_dẫn_sai -từ [ lấy_chân { PCIE/PF_PCIE_C0_0/PCIE_1/TL_CLK } ] đặt_đường_dẫn_sai -qua [ lấy_mạng { PCIE_INITIATOR_inst_0/ARESETN* } ]
Phụ lục B—Nhập thư viện mô phỏng vào môi trường mô phỏng (Đặt câu hỏi)
Trình mô phỏng mặc định để mô phỏng RTL với Libero SoC là ModelSim ME Pro.
Các thư viện được biên dịch trước cho trình mô phỏng mặc định có sẵn khi cài đặt Libero tại thư mục /Designer/lib/modelsimpro/precompiled/vlog cho các gia đình được hỗ trợ®. Libero SoC cũng hỗ trợ các phiên bản trình mô phỏng của bên thứ ba khác của ModelSim, Questasim, VCS, Xcelium
, Active HDL và Riviera Pro. Tải xuống các thư viện được biên dịch trước tương ứng từ Libero SoC v12.0 trở lên dựa trên trình mô phỏng và phiên bản của nó.
Tương tự như môi trường Libero, run.do file phải được tạo để chạy mô phỏng bên ngoài Libero.
Tạo một run.do đơn giản file có lệnh để thiết lập thư viện cho kết quả biên dịch, lập bản đồ thư viện, biên dịch và mô phỏng. Thực hiện theo các bước để tạo run.do cơ bản file.
- Tạo thư viện logic để lưu trữ kết quả biên dịch bằng lệnh vlib vlib presynth.
- Ánh xạ tên thư viện logic vào thư mục thư viện được biên dịch trước bằng lệnh vmap vmap .
- Biên dịch nguồn files—sử dụng lệnh biên dịch ngôn ngữ cụ thể để biên dịch thiết kế files vào thư mục làm việc.
– vlog cho .v/.sv
– vcom cho .vhd - Tải thiết kế để mô phỏng bằng lệnh vsim bằng cách chỉ định tên của bất kỳ mô-đun cấp cao nhất nào.
- Mô phỏng thiết kế bằng lệnh chạy.
Sau khi tải thiết kế, thời gian mô phỏng được đặt thành 0 và bạn có thể nhập lệnh chạy để bắt đầu mô phỏng.
Trong cửa sổ bản ghi mô phỏng, hãy thực hiện run.do file khi chạy.do chạy mô phỏng. Sample run.do file như sau.
lặng lẽ thiết lập ACTELLIBNAME PolarFire lặng lẽ thiết lập PROJECT_DIR “W:/Test/basic_test” nếu
{[file tồn tại presynth/_info]} { echo “INFO: Thư viện mô phỏng presynth tồn tại” } else
{ file xóa -force presynth vlib presynth } vmap presynth presynth vmap PolarFire
“X:/Libero/Designer/lib/modelsimpro/precompiled/vlog/PolarFire” vlog -sv -work presynth
“${PROJECT_DIR}/hdl/top.v” vlog “+incdir+${PROJECT_DIR}/stimulus” -sv -work presynth “$
{PROJECT_DIR}/stimulus/tb.v” vsim -L PolarFire -L presynth -t 1ps presynth.tb thêm sóng /tb/*
chạy 1000ns log /tb/* thoát
Phụ lục C—Thuyết xuất các ràng buộc (Đặt câu hỏi)
Phụ lục này mô tả các lệnh Derive Constraints Tcl.
9.1 Trích xuất các ràng buộc lệnh Tcl (Đặt câu hỏi)
Tiện ích derive_constraints giúp bạn lấy ra các ràng buộc từ RTL hoặc trình cấu hình bên ngoài môi trường thiết kế Libero SoC. Để tạo ra các ràng buộc cho thiết kế của bạn, bạn cần User HDL, Component HDL và Component Constraints files. Các ràng buộc thành phần SDC files có sẵn dưới /thành phần/công việc/ / / thư mục sau khi cấu hình và tạo thành phần.
Mỗi ràng buộc thành phần file bao gồm lệnh tcl set_component (chỉ định tên thành phần) và danh sách các ràng buộc được tạo sau khi cấu hình. Các ràng buộc được tạo dựa trên cấu hình và dành riêng cho từng thành phần.
Example 9-1. Ràng buộc thành phần File cho Lõi PF_CCC
Đây là một ví dụampcủa một ràng buộc thành phần file đối với lõi PF_CCC:
thiết lập thành phần PF_CCC_C0_PF_CCC_C0_0_PF_CCC
# Tập đoàn Microchip
# Ngày: 2021-26-04 36:00:XNUMX
# Đồng hồ cơ sở cho PLL #0
tạo_đồng_hồ - chu kỳ 10 [ lấy_ghim { pll_inst_0/REF_CLK_0 } ] tạo_đồng_hồ_được_tạo - chia_cho_1 - nguồn [ lấy_ghim { pll_inst_0/
REF_CLK_0 } ] -phase 0 [ get_pins { pll_inst_0/OUT0 } ] Tại đây, create_clock và create_generated_clock lần lượt là ràng buộc xung nhịp tham chiếu và xung nhịp đầu ra, được tạo dựa trên cấu hình.
9.1.1 Làm việc với tiện ích derive_constraints (Đặt câu hỏi)
Đưa ra các ràng buộc thông qua thiết kế và phân bổ các ràng buộc mới cho từng phiên bản của thành phần dựa trên SDC thành phần đã cung cấp trước đó files. Đối với đồng hồ tham chiếu CCC, nó lan truyền ngược lại qua thiết kế để tìm nguồn của đồng hồ tham chiếu. Nếu nguồn là I/O, ràng buộc đồng hồ tham chiếu sẽ được đặt trên I/O. Nếu đó là đầu ra CCC hoặc nguồn đồng hồ khác (ví dụample, Transceiver, oscillator), nó sử dụng xung nhịp từ thành phần khác và báo cáo cảnh báo nếu các khoảng thời gian không khớp. Derive constraints cũng sẽ phân bổ các ràng buộc cho một số macro như bộ dao động trên chip nếu bạn có chúng trong RTL của mình.
Để thực hiện tiện ích derive_constraints, bạn phải cung cấp .tcl file đối số dòng lệnh với thông tin sau theo thứ tự đã chỉ định.
- Chỉ định thông tin thiết bị bằng cách sử dụng thông tin trong phần set_device.
- Chỉ định đường dẫn đến RTL files sử dụng thông tin trong phần read_verilog hoặc read_vhdl.
- Đặt mô-đun cấp cao nhất bằng cách sử dụng thông tin trong phần set_top_level.
- Chỉ định đường dẫn đến thành phần SDC files sử dụng thông tin trong phần read_sdc hoặc read_ndc.
- Thực hiện files sử dụng thông tin trong phần derive_constraints.
- Chỉ định đường dẫn đến các ràng buộc được lấy từ SDC file sử dụng thông tin trong phần write_sdc hoặc write_pdc hoặc write_ndc.
Example 9-2. Thực hiện và Nội dung của derived.tcl File
Sau đây là một ví dụamptham số dòng lệnh để thực thi tiện ích derive_constraints.
$ /bin{64}/derive_constraints suy ra.tcl
Nội dung của derive.tcl file:
# Thông tin thiết bị
set_device -family PolarFire -die MPF100T -tốc độ -1
#RTL files
read_verilog -chế độ system_verilog dự án/thành phần/công việc/txpll0/
txpll0_txpll0_0_PF_TX_PLL.v
read_verilog -chế độ system_verilog {dự án/thành phần/công việc/txpll0/txpll0.v}
read_verilog -chế độ system_verilog {dự án/thành phần/công việc/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.v}
read_verilog -chế độ system_verilog {dự án/thành phần/công việc/xcvr0/xcvr0.v}
read_vhdl -mode vhdl_2008 {dự án/hdl/xcvr1.vhd}
#Thành phần SDC files
thiết lập mức_cao_nhất {xcvr1}
read_sdc - thành phần {dự án/thành phần/công việc/txpll0/txpll0_0/
txpll0_txpll0_0_PF_TX_PLL.sdc}
read_sdc - thành phần {dự án/thành phần/công việc/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.sdc}
#Sử dụng lệnh derive_constraint
suy ra các ràng buộc
#Kết quả SDC/PDC/NDC files
write_sdc {dự án/ràng buộc/xcvr1_derived_constraints.sdc}
write_pdc {dự án/ràng buộc/fp/xcvr1_derived_constraints.pdc}
9.1.2 thiết lập thiết bị (Đặt câu hỏi)
Sự miêu tả
Chỉ định họ, tên viên xúc xắc và cấp độ tốc độ.
thiết lập_thiết bị-gia đình -chết -tốc độ
Lập luận
| Tham số | Kiểu | Sự miêu tả |
| -gia đình | Sợi dây | Chỉ định tên họ. Các giá trị có thể là PolarFire®, PolarFire SoC. |
| -chết | Sợi dây | Chỉ định tên viên xúc xắc. |
| -tốc độ | Sợi dây | Chỉ định cấp độ tốc độ của thiết bị. Các giá trị có thể là STD hoặc -1. |
| Kiểu trả về | Sự miêu tả |
| 0 | Lệnh đã thành công. |
| 1 | Lệnh không thành công. Có lỗi. Bạn có thể quan sát thông báo lỗi trong bảng điều khiển. |
Danh sách lỗi
| Mã lỗi | Thông báo lỗi | Sự miêu tả |
| ERR0023 | Tham số bắt buộc—die bị thiếu | Tùy chọn khuôn là bắt buộc và phải được chỉ định. |
| ERR0005 | Con số không xác định 'MPF30' | Giá trị của tùy chọn -die không đúng. Xem danh sách các giá trị có thể có trong phần mô tả của tùy chọn. |
| ERR0023 | Tham số—die bị thiếu giá trị | Tùy chọn die được chỉ định mà không có giá trị. |
| ERR0023 | Tham số bắt buộc—gia đình bị thiếu | Tùy chọn gia đình là bắt buộc và phải được nêu rõ. |
| ERR0004 | Gia đình không rõ 'PolarFire®' | Tùy chọn gia đình không đúng. Xem danh sách các giá trị có thể có trong phần mô tả tùy chọn. |
| ………… tiếp theo | ||
| Mã lỗi | Thông báo lỗi | Sự miêu tả |
| ERR0023 | Tham số—gia đình bị thiếu giá trị | Tùy chọn gia đình được chỉ định mà không có giá trị. |
| ERR0023 | Tham số bắt buộc—tốc độ bị thiếu | Tùy chọn tốc độ là bắt buộc và phải được chỉ định. |
| ERR0007 | Tốc độ không xác định ' ' | Tùy chọn tốc độ không đúng. Xem danh sách các giá trị có thể có trong phần mô tả tùy chọn. |
| ERR0023 | Tham số—tốc độ bị thiếu giá trị | Tùy chọn tốc độ được chỉ định mà không có giá trị. |
Example
set_device -family {PolarFire} -die {MPF300T_ES} -speed -1
set_device -family SmartFusion 2 -die M2S090T -tốc độ -1
9.1.3 đọc_verilog (Đặt câu hỏi)
Sự miêu tả
Đọc Verilog file sử dụng Verific.
đọc_verilog [-lib ] [-cách thức ]filetên>
Lập luận
| Tham số | Kiểu | Sự miêu tả |
| -thư viện | Sợi dây | Chỉ định thư viện chứa các mô-đun sẽ được thêm vào thư viện. |
| -cách thức | Sợi dây | Chỉ định tiêu chuẩn Verilog. Các giá trị có thể là verilog_95, verilog_2k, system_verilog_2005, system_verilog_2009, system_verilog, verilog_ams, verilog_psl, system_verilog_mfcu. Các giá trị không phân biệt chữ hoa chữ thường. Mặc định là verilog_2k. |
| filetên | Sợi dây | Verilog file tên. |
| Kiểu trả về | Sự miêu tả |
| 0 | Lệnh đã thành công. |
| 1 | Lệnh không thành công. Có lỗi. Bạn có thể quan sát thông báo lỗi trong bảng điều khiển. |
Danh sách lỗi
| Mã lỗi | Thông báo lỗi | Sự miêu tả |
| ERR0023 | Tham số—lib bị thiếu giá trị | Tùy chọn lib được chỉ định mà không có giá trị. |
| ERR0023 | Tham số—chế độ bị thiếu giá trị | Tùy chọn chế độ được chỉ định mà không có giá trị. |
| ERR0015 | Chế độ không xác định ' ' | Chế độ Verilog được chỉ định không xác định. Xem danh sách các chế độ Verilog có thể có trong—mô tả tùy chọn chế độ. |
| ERR0023 | Tham số bắt buộc file tên bị thiếu | Không có verilog file đường dẫn được cung cấp. |
| ERR0016 | Không thành công do trình phân tích cú pháp của Verific | Lỗi cú pháp trong verilog fileTrình phân tích cú pháp của Verific có thể được quan sát trong bảng điều khiển phía trên thông báo lỗi. |
| ERR0012 | set_device không được gọi | Thông tin thiết bị không được chỉ định. Sử dụng lệnh set_device để mô tả thiết bị. |
Example
read_verilog -chế độ system_verilog {thành phần/công việc/đầu/đầu.v}
read_verilog - chế độ system_verilog_mfcu thiết kế.v
9.1.4 đọc_vhdl (Đặt câu hỏi)
Sự miêu tả
Thêm VHDL file vào danh sách VHDL files.
đọc_vhdl [-lib ] [-cách thức ]filetên>
Lập luận
| Tham số | Kiểu | Sự miêu tả |
| -thư viện | — | Chỉ định thư viện mà nội dung cần được thêm vào. |
| -cách thức | — | Chỉ định chuẩn VHDL. Mặc định là VHDL_93. Các giá trị có thể là vhdl_93, vhdl_87, vhdl_2k, vhdl_2008, vhdl_psl. Các giá trị không phân biệt chữ hoa chữ thường. |
| filetên | — | VHDL file tên. |
| Kiểu trả về | Sự miêu tả |
| 0 | Lệnh đã thành công. |
| 1 | Lệnh không thành công. Có lỗi. Bạn có thể quan sát thông báo lỗi trong bảng điều khiển. |
Danh sách lỗi
| Mã lỗi | Thông báo lỗi | Sự miêu tả |
| ERR0023 | Tham số—lib bị thiếu giá trị | Tùy chọn lib được chỉ định mà không có giá trị. |
| ERR0023 | Tham số—chế độ bị thiếu giá trị | Tùy chọn chế độ được chỉ định mà không có giá trị. |
| ERR0018 | Chế độ không xác định ' ' | Chế độ VHDL được chỉ định không xác định. Xem danh sách các chế độ VHDL có thể có trong—mô tả tùy chọn chế độ. |
| ERR0023 | Tham số bắt buộc file tên bị thiếu | Không có VHDL file đường dẫn được cung cấp. |
| ERR0019 | Không thể đăng ký invalid_path.v file | VHDL được chỉ định file không tồn tại hoặc không có quyền đọc. |
| ERR0012 | set_device không được gọi | Thông tin thiết bị không được chỉ định. Sử dụng lệnh set_device để mô tả thiết bị. |
Example
read_vhdl -chế độ vhdl_2008 osc2dfn.vhd
đọc_vhdl {hdl/top.vhd}
9.1.5 thiết lập mức_đầu_tiên (Đặt câu hỏi)
Sự miêu tả
Chỉ định tên của mô-đun cấp cao nhất trong RTL.
thiết lập mức_cao_nhất [-lib ]
Lập luận
| Tham số | Kiểu | Sự miêu tả |
| -thư viện | Sợi dây | Thư viện để tìm kiếm mô-đun hoặc thực thể cấp cao nhất (Tùy chọn). |
| tên | Sợi dây | Tên mô-đun hoặc thực thể cấp cao nhất. |
| Kiểu trả về | Sự miêu tả |
| 0 | Lệnh đã thành công. |
| 1 | Lệnh không thành công. Có lỗi. Bạn có thể quan sát thông báo lỗi trong bảng điều khiển. |
Danh sách lỗi
| Mã lỗi | Thông báo lỗi | Sự miêu tả |
| ERR0023 | Tham số bắt buộc ở cấp cao nhất bị thiếu | Tùy chọn cấp cao nhất là bắt buộc và phải được chỉ định. |
| ERR0023 | Tham số—lib bị thiếu giá trị | Tùy chọn lib được chỉ định mà không có giá trị. |
| ERR0014 | Không tìm thấy cấp cao nhất trong thư viện | Mô-đun cấp cao nhất được chỉ định không được xác định trong thư viện được cung cấp. Để khắc phục lỗi này, tên mô-đun hoặc thư viện cấp cao nhất phải được sửa. |
| ERR0017 | Thất bại trong việc xây dựng | Lỗi trong quá trình xây dựng RTL. Có thể quan sát thông báo lỗi từ bảng điều khiển. |
Example
thiết lập mức_hàng_đầu {trên cùng}
set_top_level -lib hdl đầu trang
9.1.6 read_sdc (Đặt câu hỏi)
Sự miêu tả
Đọc SDC file vào cơ sở dữ liệu thành phần.
read_sdc -thành phầnfiletên>
Lập luận
| Tham số | Kiểu | Sự miêu tả |
| -thành phần | — | Đây là cờ bắt buộc cho lệnh read_sdc khi chúng ta đưa ra ràng buộc. |
| filetên | Sợi dây | Đường dẫn đến SDC file. |
| Kiểu trả về | Sự miêu tả |
| 0 | Lệnh đã thành công. |
| 1 | Lệnh không thành công. Có lỗi. Bạn có thể quan sát thông báo lỗi trong bảng điều khiển. |
Danh sách lỗi
| Mã lỗi | Thông báo lỗi | Sự miêu tả |
| ERR0023 | Tham số bắt buộc file tên bị thiếu. | Tùy chọn bắt buộc file tên không được chỉ định. |
| ERR0000 | Trung tâm dữ liệu file <file_path> không thể đọc được. | SDC được chỉ định file không có quyền đọc. |
| ERR0001 | Không thể mởfile_đường dẫn> file. | Trung tâm SDC file không tồn tại. Đường dẫn phải được sửa. |
| ERR0008 | Thiếu lệnh set_component trongfile_đường dẫn> file | Thành phần được chỉ định của SDC file không chỉ rõ thành phần. |
| Mã lỗi | Thông báo lỗi | Sự miêu tả |
| ERR0009 | <List of errors from sdc file> | Trung tâm SDC file chứa các lệnh sdc không chính xác. Ví dụamplà,
khi có lỗi trong ràng buộc set_multicycle_path: Lỗi khi thực hiện lệnh read_sdc: trongfile_đường dẫn> file: Lỗi trong lệnh set_multicycle_path: Tham số không xác định [get_cells {reg_a}]. |
Example
read_sdc -component {./component/work/ccc0/ccc0_0/ccc0_ccc0_0_PF_CCC.sdc}
9.1.7 read_ndc (Đặt câu hỏi)
Sự miêu tả
Đọc NDC file vào cơ sở dữ liệu thành phần.
read_ndc -thành phầnfiletên>
Lập luận
| Tham số | Kiểu | Sự miêu tả |
| -thành phần | — | Đây là cờ bắt buộc cho lệnh read_ndc khi chúng ta đưa ra ràng buộc. |
| filetên | Sợi dây | Đường đến NDC file. |
| Kiểu trả về | Sự miêu tả |
| 0 | Lệnh đã thành công. |
| 1 | Lệnh không thành công. Có lỗi. Bạn có thể quan sát thông báo lỗi trong bảng điều khiển. |
Danh sách lỗi
| Mã lỗi | Thông báo lỗi | Sự miêu tả |
| ERR0001 | Không thể mởfile_đường dẫn> file | NDC file không tồn tại. Đường dẫn phải được sửa. |
| ERR0023 | Tham số bắt buộc—AtclParamO_ bị thiếu. | Tùy chọn bắt buộc filetên không được chỉ định. |
| ERR0023 | Tham số bắt buộc—thiếu thành phần. | Tùy chọn thành phần là bắt buộc và phải được chỉ định. |
| ERR0000 | NDC file 'file_path>' không thể đọc được. | NDC được chỉ định file không có quyền đọc. |
Example
read_ndc - thành phần {thành phần/công việc/ccc1/ccc1_0/ccc_comp.ndc}
9.1.8 derive_constraints (Đặt câu hỏi)
Sự miêu tả
Khởi tạo thành phần SDC filevào cơ sở dữ liệu cấp thiết kế.
suy ra các ràng buộc
Lập luận
| Kiểu trả về | Sự miêu tả |
| 0 | Lệnh đã thành công. |
| 1 | Lệnh không thành công. Có lỗi. Bạn có thể quan sát thông báo lỗi trong bảng điều khiển. |
Danh sách lỗi
| Mã lỗi | Thông báo lỗi | Sự miêu tả |
| ERR0013 | Cấp cao nhất không được xác định | Điều này có nghĩa là mô-đun hoặc thực thể cấp cao nhất không được chỉ định. Để sửa lỗi này, hãy phát hành lệnh set_top_level trước lệnh derive_constraints. |
Example
suy ra các ràng buộc
9.1.9 write_sdc (Đặt câu hỏi)
Sự miêu tả
Viết một ràng buộc file ở định dạng SDC.
ghi_sdcfiletên>
Lập luận
| Tham số | Kiểu | Sự miêu tả |
| <filetên> | Sợi dây | Đường dẫn đến SDC file sẽ được tạo ra. Đây là một tùy chọn bắt buộc. Nếu file tồn tại, nó sẽ bị ghi đè. |
| Kiểu trả về | Sự miêu tả |
| 0 | Lệnh đã thành công. |
| 1 | Lệnh không thành công. Có lỗi. Bạn có thể quan sát thông báo lỗi trong bảng điều khiển. |
Danh sách lỗi
| Mã lỗi | Thông báo lỗi | Sự miêu tả |
| ERR0003 | Không thể mởfile đường dẫn> file. | File đường dẫn không đúng. Kiểm tra xem thư mục cha có tồn tại không. |
| ERR0002 | Trung tâm dữ liệu file 'file path>' không thể ghi được. | SDC được chỉ định file không có quyền ghi. |
| ERR0023 | Tham số bắt buộc file tên bị thiếu. | Trung tâm SDC file đường dẫn là tùy chọn bắt buộc và phải được chỉ định. |
Example
write_sdc “derived.sdc”
9.1.10 write_pdc (Đặt câu hỏi)
Sự miêu tả
Viết các ràng buộc vật lý (Chỉ có thể suy ra ràng buộc).
viết_pdcfiletên>
Lập luận
| Tham số | Kiểu | Sự miêu tả |
| <filetên> | Sợi dây | Đường đến PDC file sẽ được tạo ra. Đây là một tùy chọn bắt buộc. Nếu file đường dẫn tồn tại, nó sẽ bị ghi đè. |
| Kiểu trả về | Sự miêu tả |
| 0 | Lệnh đã thành công. |
| 1 | Lệnh không thành công. Có lỗi. Bạn có thể quan sát thông báo lỗi trong bảng điều khiển. |
Danh sách lỗi
| Mã lỗi | Thông báo lỗi | Sự miêu tả |
| ERR0003 | Không thể mởfile đường dẫn> file | Các file đường dẫn không đúng. Kiểm tra xem thư mục cha có tồn tại không. |
| ERR0002 | PDC file 'file path>' không thể ghi được. | PDC được chỉ định file không có quyền ghi. |
| ERR0023 | Tham số bắt buộc file tên bị thiếu | PDC là gì? file đường dẫn là tùy chọn bắt buộc và phải được chỉ định. |
Example
write_pdc “derived.pdc”
9.1.11 write_ndc (Đặt câu hỏi)
Sự miêu tả
Viết các ràng buộc NDC vào một file.
viết_ndcfiletên>
Lập luận
| Tham số | Kiểu | Sự miêu tả |
| filetên | Sợi dây | Đường đến NDC file sẽ được tạo ra. Đây là một tùy chọn bắt buộc. Nếu file tồn tại, nó sẽ bị ghi đè. |
| Kiểu trả về | Sự miêu tả |
| 0 | Lệnh đã thành công. |
| 1 | Lệnh không thành công. Có lỗi. Bạn có thể quan sát thông báo lỗi trong bảng điều khiển. |
Danh sách lỗi
| Mã lỗi | Thông báo lỗi | Sự miêu tả |
| ERR0003 | Không thể mởfile_đường dẫn> file. | File đường dẫn không đúng. Thư mục cha không tồn tại. |
| ERR0002 | NDC file 'file_path>' không thể ghi được. | NDC được chỉ định file không có quyền ghi. |
| ERR0023 | Tham số bắt buộc _AtclParamO_ bị thiếu. | NDC file đường dẫn là tùy chọn bắt buộc và phải được chỉ định. |
Example
write_ndc “derived.ndc”
9.1.12 add_include_path (Đặt câu hỏi)
Sự miêu tả
Chỉ định một đường dẫn để tìm kiếm bao gồm files khi đọc RTL files.
thêm_bao_gồm_đường_dẫn
Lập luận
| Tham số | Kiểu | Sự miêu tả |
| thư mục | Sợi dây | Chỉ định một đường dẫn để tìm kiếm bao gồm files khi đọc RTL files. Tùy chọn này là bắt buộc. |
| Kiểu trả về | Sự miêu tả |
| 0 | Lệnh đã thành công. |
| Kiểu trả về | Sự miêu tả |
| 1 | Lệnh không thành công. Có lỗi. Bạn có thể quan sát thông báo lỗi trong bảng điều khiển. |
Danh sách lỗi
| Mã lỗi | Thông báo lỗi | Sự miêu tả |
| ERR0023 | Thiếu tham số bắt buộc bao gồm đường dẫn. | Tùy chọn thư mục là bắt buộc và phải được cung cấp. |
Lưu ý: Nếu đường dẫn thư mục không chính xác, thì add_include_path sẽ được truyền mà không có lỗi.
Tuy nhiên, lệnh read_verilog/read_vhd sẽ không thành công do trình phân tích cú pháp của Verific.
Example
add_include_path thành phần/công việc/COREABC0/COREABC0_0/rtl/vlog/core
Lịch sử sửa đổi (Đặt câu hỏi)
Lịch sử sửa đổi mô tả những thay đổi đã được thực hiện trong tài liệu. Những thay đổi được liệt kê theo bản sửa đổi, bắt đầu từ ấn phẩm mới nhất.
| Ôn tập | Ngày | Sự miêu tả |
| F | 08/2024 | Những thay đổi sau đây được thực hiện trong phiên bản này: • Cập nhật phần Phụ lục B—Nhập thư viện mô phỏng vào môi trường mô phỏng. |
| E | 08/2024 | Những thay đổi sau đây được thực hiện trong phiên bản này: • Phần cập nhật Overview. • Phần cập nhật SDC phái sinh File. • Cập nhật phần Phụ lục B—Nhập thư viện mô phỏng vào môi trường mô phỏng. |
| D | 02/2024 | Tài liệu này được phát hành cùng với Libero 2024.1 SoC Design Suite mà không có thay đổi nào so với v2023.2. Phần cập nhật Làm việc với tiện ích derive_constraints |
| C | 08/2023 | Tài liệu này được phát hành cùng với Libero 2023.2 SoC Design Suite mà không có thay đổi nào so với v2023.1. |
| B | 04/2023 | Tài liệu này được phát hành cùng với Libero 2023.1 SoC Design Suite mà không có thay đổi nào so với v2022.3. |
| A | 12/2022 | Sửa đổi ban đầu. |
Hỗ trợ FPGA vi mạch
Nhóm sản phẩm Microchip FPGA hỗ trợ các sản phẩm của mình bằng các dịch vụ hỗ trợ khác nhau, bao gồm Dịch vụ khách hàng, Trung tâm hỗ trợ kỹ thuật khách hàng, webtrang web, và các văn phòng bán hàng trên toàn thế giới.
Khách hàng nên truy cập các nguồn tài nguyên trực tuyến của Microchip trước khi liên hệ với bộ phận hỗ trợ vì rất có thể các thắc mắc của họ đã được giải đáp.
Liên hệ với Trung tâm hỗ trợ kỹ thuật thông qua webtrang web tại www.microchip.com/support. Đề cập đến số Bộ phận thiết bị FPGA, chọn danh mục trường hợp thích hợp và tải lên thiết kế files trong khi tạo một trường hợp hỗ trợ kỹ thuật.
Liên hệ với bộ phận Dịch vụ khách hàng để được hỗ trợ sản phẩm không liên quan đến kỹ thuật, chẳng hạn như định giá sản phẩm, nâng cấp sản phẩm, cập nhật thông tin, trạng thái đơn đặt hàng và ủy quyền.
- Từ Bắc Mỹ, gọi 800.262.1060
- Từ phần còn lại của thế giới, hãy gọi 650.318.4460
- Fax, từ bất cứ nơi nào trên thế giới, 650.318.8044
Thông tin vi mạch
Vi mạch Webđịa điểm
Microchip cung cấp hỗ trợ trực tuyến thông qua webtrang web tại www.microchip.com/. Cái này webtrang web được sử dụng để làm files và thông tin dễ dàng có sẵn cho khách hàng. Một số nội dung có sẵn bao gồm:
- Hỗ trợ Sản phẩm – Bảng dữ liệu và lỗi in, ghi chú ứng dụng và sampchương trình, tài nguyên thiết kế, hướng dẫn sử dụng và tài liệu hỗ trợ phần cứng, bản phát hành phần mềm mới nhất và phần mềm lưu trữ
- Hỗ trợ kỹ thuật chung – Câu hỏi thường gặp (FAQ), yêu cầu hỗ trợ kỹ thuật, nhóm thảo luận trực tuyến, danh sách thành viên chương trình đối tác thiết kế Microchip
- Kinh doanh của Microchip - Công cụ chọn sản phẩm và hướng dẫn đặt hàng, thông cáo báo chí mới nhất của Microchip, danh sách các hội thảo và sự kiện, danh sách các văn phòng kinh doanh, nhà phân phối và đại diện nhà máy của Microchip
Dịch vụ thông báo thay đổi sản phẩm
Dịch vụ thông báo thay đổi sản phẩm của Microchip giúp khách hàng cập nhật các sản phẩm của Microchip. Người đăng ký sẽ nhận được thông báo qua email bất cứ khi nào có thay đổi, cập nhật, sửa đổi hoặc lỗi liên quan đến một dòng sản phẩm cụ thể hoặc công cụ phát triển quan tâm. Để đăng ký, hãy vào www.microchip.com/pcn và làm theo hướng dẫn đăng ký.
Hỗ trợ khách hàng
Người dùng sản phẩm Microchip có thể nhận được hỗ trợ thông qua một số kênh:
- Nhà phân phối hoặc đại diện
- Văn phòng bán hàng địa phương
- Kỹ sư giải pháp nhúng (ESE)
- Hỗ trợ kỹ thuật
Khách hàng nên liên hệ với nhà phân phối, đại diện hoặc ESE của họ để được hỗ trợ. Văn phòng bán hàng địa phương cũng có sẵn để giúp khách hàng. Một danh sách các văn phòng bán hàng và địa điểm được bao gồm trong tài liệu này. Hỗ trợ kỹ thuật có sẵn thông qua webtrang web tại: www.microchip.com/support
Tính năng bảo vệ mã thiết bị vi mạch
Lưu ý các chi tiết sau đây về tính năng bảo vệ mã trên các sản phẩm của Microchip:
- Các sản phẩm Microchip đáp ứng các thông số kỹ thuật có trong Bảng dữ liệu Microchip cụ thể của sản phẩm đó.
- Microchip tin rằng dòng sản phẩm của mình an toàn khi sử dụng đúng mục đích, trong thông số kỹ thuật vận hành và trong điều kiện bình thường.
- Microchip coi trọng và tích cực bảo vệ quyền sở hữu trí tuệ của mình. Việc cố gắng vi phạm các tính năng bảo vệ mã của sản phẩm Microchip bị nghiêm cấm và có thể vi phạm Đạo luật Bản quyền Thiên niên kỷ Kỹ thuật số.
- Cả Microchip và bất kỳ nhà sản xuất chất bán dẫn nào khác đều không thể đảm bảo tính bảo mật của mã của mình. Bảo vệ mã không có nghĩa là chúng tôi đảm bảo sản phẩm là "không thể phá vỡ". Bảo vệ mã liên tục phát triển. Microchip cam kết liên tục cải thiện các tính năng bảo vệ mã của sản phẩm của chúng tôi.
Thông báo pháp lý
Ấn phẩm này và thông tin ở đây chỉ có thể được sử dụng với các sản phẩm Vi mạch, bao gồm cả để thiết kế, kiểm tra và tích hợp các sản phẩm Vi mạch với ứng dụng của bạn. Sử dụng thông tin này theo bất kỳ cách nào khác vi phạm các điều khoản này. Thông tin liên quan đến các ứng dụng thiết bị chỉ được cung cấp để thuận tiện cho bạn và có thể được thay thế bằng các bản cập nhật. Bạn có trách nhiệm đảm bảo rằng ứng dụng của bạn đáp ứng các thông số kỹ thuật của bạn. Liên hệ với văn phòng kinh doanh Microchip tại địa phương của bạn để được hỗ trợ thêm hoặc nhận hỗ trợ bổ sung tại www.microchip.com/en-us/support/design-help/client-support-services.
THÔNG TIN NÀY ĐƯỢC CUNG CẤP BỞI MICROCHIP “NGUYÊN TRẠNG”. MICROCHIP KHÔNG TUYÊN BỐ HOẶC BẢO ĐẢM DƯỚI BẤT KỲ HÌNH THỨC NÀO, DÙ RÕ RÀNG HAY NGỤ Ý, BẰNG VĂN BẢN HOẶC BẰNG LỜI, THEO LUẬT ĐỊNH HOẶC CÁCH KHÁC, LIÊN QUAN ĐẾN THÔNG TIN BAO GỒM NHƯNG KHÔNG GIỚI HẠN BẤT KỲ BẢO ĐẢM NGỤ Ý NÀO VỀ SỰ KHÔNG VI PHẠM, KHẢ NĂNG BÁN HÀNG VÀ SỰ PHÙ HỢP CHO MỘT MỤC ĐÍCH CỤ THỂ, HOẶC BẢO ĐẢM LIÊN QUAN ĐẾN TÌNH TRẠNG, CHẤT LƯỢNG HOẶC HIỆU SUẤT CỦA NÓ. Trong mọi trường hợp, MICROCHIP SẼ KHÔNG CHỊU TRÁCH NHIỆM PHÁP LÝ CHO BẤT KỲ MẤT MẤT, THIỆT HẠI, CHI PHÍ, HOẶC CHI PHÍ TRỰC TIẾP, ĐẶC BIỆT, TRÁCH NHIỆM, NGẪU NHIÊN HOẶC DUY NHẤT DƯỚI BẤT KỲ HÌNH THỨC NÀO LIÊN QUAN ĐẾN THÔNG TIN HOẶC VIỆC SỬ DỤNG THÔNG TIN, TUY NHIÊN GÂY RA, NGAY CẢ KHI MICROCHIP ĐÃ ĐƯỢC TƯ VẤN CỦA MICROCHIP KHẢ NĂNG HOẶC THIỆT HẠI LÀ CÓ THỂ DỰ ĐOÁN. TRONG PHẠM VI TỐI ĐA ĐƯỢC PHÁP LUẬT CHO PHÉP, TOÀN BỘ TRÁCH NHIỆM PHÁP LÝ CỦA MICROCHIP ĐỐI VỚI TẤT CẢ CÁC KHIẾU NẠI DƯỚI BẤT KỲ CÁCH NÀO LIÊN QUAN ĐẾN THÔNG TIN HOẶC VIỆC SỬ DỤNG THÔNG TIN SẼ KHÔNG VƯỢT QUÁ KHOẢN PHÍ MÀ BẠN ĐÃ THANH TOÁN TRỰC TIẾP CHO MICROCHIP, NẾU CÓ.
Việc sử dụng các thiết bị Microchip trong các ứng dụng hỗ trợ sự sống và/hoặc an toàn hoàn toàn do người mua chịu rủi ro và người mua đồng ý bảo vệ, bồi thường và giữ cho Microchip vô hại khỏi mọi thiệt hại, tranh chấp, kiện tụng hoặc chi phí phát sinh từ việc sử dụng đó. Không có giấy phép nào được chuyển giao, ngầm định hoặc theo cách khác, theo bất kỳ quyền sở hữu trí tuệ nào của Microchip trừ khi có quy định khác.
Nhãn hiệu
Tên và logo Microchip, logo Microchip, Adaptec, AVR, logo AVR, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStylus, maXTouch, MediaLB, megaAVR, Microsemi, logo Microsemi, MOST, logo MOST, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, logo PIC32, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST Logo, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron và XMEGA là các nhãn hiệu đã đăng ký của Microchip Technology Incorporated tại Hoa Kỳ và các quốc gia khác.
AgileSwitch, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, logo ProASIC Plus, Quiet-Wire, SmartFusion, SyncWorld, TimeCesium, TimeHub, TimePictra, TimeProvider và ZL là các nhãn hiệu đã đăng ký của Microchip Technology Incorporated tại Hoa Kỳ
Loại bỏ khóa liền kề, AKS, Thời đại tương tự cho kỹ thuật số, Tụ điện bất kỳ, AnyIn, AnyOut, Chuyển mạch tăng cường, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net, So khớp trung bình động , DAM, ECAN, Espresso T1S, EtherGREEN, EyeOpen, GridTime, IdealBridge, IGaT, Lập trình nối tiếp trong mạch, ICSP, INICnet, Song song thông minh, IntelliMOS, Kết nối giữa các chip, JitterBlocker, Knob-on-Display, MarginLink, maxCrypto, tối đaView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified logo, MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS 7, PowerSmart, PureSilicon , QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Tổng độ bền , Thời gian tin cậy, TSHARC, Turing, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect và ZENA là các thương hiệu của Microchip Technology Incorporated tại Hoa Kỳ và các quốc gia khác.
SQTP là nhãn hiệu dịch vụ của Microchip Technology Incorporated tại Hoa Kỳ
Biểu trưng Adaptec, Tần suất theo yêu cầu, Công nghệ lưu trữ Silicon và Symmcom là các nhãn hiệu đã đăng ký của Microchip Technology Inc. ở các quốc gia khác.
GestIC là nhãn hiệu đã đăng ký của Microchip Technology Germany II GmbH & Co. KG, một công ty con của Microchip Technology Inc., tại các quốc gia khác.
Mọi nhãn hiệu khác được đề cập ở đây đều là tài sản của các công ty tương ứng.
2024, Microchip Technology Incorporated và các công ty con. Bảo lưu mọi quyền.
ISBN: 978-1-6683-0183-8
Hệ thống quản lý chất lượng
Để biết thông tin về Hệ thống quản lý chất lượng của Microchip, vui lòng truy cập www.microchip.com/quality.
Bán hàng và dịch vụ trên toàn thế giới
| CHÂU MỸ | CHÂU Á/THÁI BÌNH DƯƠNG | CHÂU Á/THÁI BÌNH DƯƠNG | CHÂU ÂU |
| Văn phòng công ty 2355 Tây Chandler Blvd. Chandler, AZ 85224-6199 Điện thoại: 480-792-7200 Fax: 480-792-7277 Hỗ trợ kỹ thuật: www.microchip.com/support Web Địa chỉ: www.microchip.com Atlanta Duluth, GA Điện thoại: 678-957-9614 Fax: 678-957-1455 Austin, TX Điện thoại: 512-257-3370 Boston Westborough, MA Điện thoại: 774-760-0087 Fax: 774-760-0088 Chicago Itasca, IL Điện thoại: 630-285-0071 Fax: 630-285-0075 Dallas Addison, TX Điện thoại: 972-818-7423 Fax: 972-818-2924 Detroit Novi, MI Điện thoại: 248-848-4000 Houston, TX Điện thoại: 281-894-5983 Indianapolis Noblesville, IN Điện thoại: 317-773-8323 Fax: 317-773-5453 Điện thoại: 317-536-2380 Los Angeles Sứ mệnh Viejo, CA Điện thoại: 949-462-9523 Fax: 949-462-9608 Điện thoại: 951-273-7800 Raleigh, Bắc Carolina Điện thoại: 919-844-7510 New York, New York Điện thoại: 631-435-6000 San Jose, CA Điện thoại: 408-735-9110 Điện thoại: 408-436-4270 Canada – Toronto Điện thoại: 905-695-1980 Fax: 905-695-2078 |
Úc – Sydney Điện thoại: 61-2-9868-6733 Trung Quốc – Bắc Kinh Điện thoại: 86-10-8569-7000 Trung Quốc - Thành Đô Điện thoại: 86-28-8665-5511 Trung Quốc – Trùng Khánh Điện thoại: 86-23-8980-9588 Trung Quốc - Dongguan Điện thoại: 86-769-8702-9880 Trung Quốc – Quảng Châu Điện thoại: 86-20-8755-8029 Trung Quốc - Hàng Châu Điện thoại: 86-571-8792-8115 Trung Quốc - Đặc khu hành chính Hồng Kông Điện thoại: 852-2943-5100 Trung Quốc - Nam Kinh Điện thoại: 86-25-8473-2460 Trung Quốc - Thanh Đảo Điện thoại: 86-532-8502-7355 Trung Quốc – Thượng Hải Điện thoại: 86-21-3326-8000 Trung Quốc - Thẩm Dương Điện thoại: 86-24-2334-2829 Trung Quốc - Thâm Quyến Điện thoại: 86-755-8864-2200 Trung Quốc - Tô Châu Điện thoại: 86-186-6233-1526 Trung Quốc - Vũ Hán Điện thoại: 86-27-5980-5300 Trung Quốc - Tây An Điện thoại: 86-29-8833-7252 Trung Quốc - Hạ Môn Điện thoại: 86-592-2388138 Trung Quốc - Chu Hải Điện thoại: 86-756-3210040 |
Ấn Độ – Bangalore Điện thoại: 91-80-3090-4444 Ấn Độ - New Delhi Điện thoại: 91-11-4160-8631 Ấn Độ - Pune Điện thoại: 91-20-4121-0141 Nhật Bản - Osaka Điện thoại: 81-6-6152-7160 Nhật Bản – Tokyo ĐT: 81-3-6880- 3770 Hàn Quốc - Daegu Điện thoại: 82-53-744-4301 Hàn Quốc - Seoul Điện thoại: 82-2-554-7200 Malaysia - Kuala Lumpur Điện thoại: 60-3-7651-7906 Malaysia - Penang Điện thoại: 60-4-227-8870 Philippines – Manila Điện thoại: 63-2-634-9065 Singapore Điện thoại: 65-6334-8870 Đài Loan - Hsin Chu Điện thoại: 886-3-577-8366 Đài Loan - Cao Hùng Điện thoại: 886-7-213-7830 Đài Loan - Đài Bắc Điện thoại: 886-2-2508-8600 Thái Lan – Băng Cốc Điện thoại: 66-2-694-1351 Việt Nam - Hồ Chí Minh Điện thoại: 84-28-5448-2100 |
Áo - Wels Điện thoại: 43-7242-2244-39 Số Fax: 43-7242-2244-393 Đan Mạch – Copenhagen Điện thoại: 45-4485-5910 Số Fax: 45-4485-2829 Phần Lan - Espoo Điện thoại: 358-9-4520-820 Pháp – Paris Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Đức – Garching Điện thoại: 49-8931-9700 Đức - Haan Điện thoại: 49-2129-3766400 Đức – Heilbronn Điện thoại: 49-7131-72400 Đức - Karlsruhe Điện thoại: 49-721-625370 Đức – Munich Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Đức – Rosenheim Điện thoại: 49-8031-354-560 Israel – Hod Hasharon Điện thoại: 972-9-775-5100 Ý - Milan Điện thoại: 39-0331-742611 Số Fax: 39-0331-466781 Ý - Padova Điện thoại: 39-049-7625286 Hà Lan - Drunen Điện thoại: 31-416-690399 Số Fax: 31-416-690340 Na Uy - Trondheim Điện thoại: 47-72884388 Ba Lan – Warsaw Điện thoại: 48-22-3325737 Rumani – Bucharest Tel: 40-21-407-87-50 Tây Ban Nha - Madrid Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Thụy Điển - Gothenberg Tel: 46-31-704-60-40 Thụy Điển – Stockholm Điện thoại: 46-8-5090-4654 Vương quốc Anh - Wokingham Điện thoại: 44-118-921-5800 Số Fax: 44-118-921-5820 |
Tài liệu / Tài nguyên
 |
MICROCHIP DS00004807F PolarFire Family FPGA Luồng tùy chỉnh [tập tin pdf] Hướng dẫn sử dụng DS00004807F Luồng tùy chỉnh FPGA của PolarFire Family, DS00004807F, Luồng tùy chỉnh FPGA của PolarFire Family, Luồng tùy chỉnh FPGA của Family, Luồng tùy chỉnh, Luồng |