PolarFire Family FPGA Custom Flow Колдонуучунун колдонмосу
Libero SoC v2024.2

Киришүү (Суроо бериңиз)

Libero System-on-Chip (SoC) программасы толук интеграцияланган Field Programmable Gate Array (FPGA) дизайн чөйрөсүн камсыз кылат. Бирок, бир нече колдонуучулар Libero SoC чөйрөсүнөн тышкары үчүнчү тараптын синтезин жана симуляция куралдарын колдонушу мүмкүн. Libero азыр FPGA дизайн чөйрөсүнө интеграцияланышы мүмкүн. Бардык FPGA дизайн агымын башкаруу үчүн Libero SoC колдонуу сунушталат.
Бул колдонуучу колдонмо PolarFire жана PolarFire SoC үй-бүлө түзмөктөрү үчүн Ыңгайлаштырылган Flow, чоң FPGA дизайн агымынын бир бөлүгү катары Libero интеграциялоо процессин сүрөттөйт. Колдоого алынган Device Families® Төмөнкү таблицада Libero SoC колдогон түзмөк үй-бүлөлөрүнүн тизмеси келтирилген. Бирок, бул колдонмодогу кээ бир маалымат түзмөктөрдүн белгилүү бир үй-бүлөсүнө гана тиешелүү болушу мүмкүн. Бул учурда, мындай маалымат так аныкталган.
Таблица 1. Libero SoC тарабынан колдоого алынган түзмөк үй-бүлөлөрү

Түзмөк үй-бүлөсү	Description
PolarFire®	PolarFire FPGAs өзгөчө коопсуздук жана ишенимдүүлүк менен орто аралыктагы тыгыздыкта тармактын эң төмөнкү кубаттуулугун камсыздайт.
PolarFire SoC	PolarFire SoC – детерминисттик, когеренттүү RISC-V CPU кластери жана Linux® жана реалдуу убакыт тиркемелерин иштетүүчү детерминисттик L2 эс тутуму бар биринчи SoC FPGA.

Бүттүview (Суроо бериңиз)

Libero SoC SoC жана FPGA үлгүлөрүн иштеп чыгуу үчүн толук интеграцияланган дизайн чөйрөсүн камсыз кылганы менен, ал ошондой эле Libero SoC чөйрөсүнөн тышкары үчүнчү тараптын куралдары менен синтезди жана симуляцияны иштетүү үчүн ийкемдүүлүктү камсыз кылат. Бирок, кээ бир дизайн кадамдары Libero SoC чөйрөсүндө калышы керек.
Төмөнкү таблицада FPGA дизайн агымынын негизги кадамдары келтирилген жана Libero SoC колдонулушу керек болгон кадамдар көрсөтүлгөн.
Таблица 1-1. FPGA дизайн агымы

Дизайн агымынын кадамы	Libero колдонуу керек	Description
Дизайн кириши: HDL	Жок	Кааласаңыз, Libero® SoC сыртында үчүнчү тараптын HDL редакторун/текшерүүчү куралын колдонуңуз.
Дизайн киргизүү: Конфигураторлор	Ооба	IP каталогунун негизги компонентин түзүү үчүн биринчи Libero долбоорун түзүңүз.
Автоматтык PDC/SDC чектөөлөрдү түзүү	Жок	Туунду чектөөлөр бардык HDL керек files жана Derive_constraints утилитасы Libero SoC сыртында аткарылганда, C тиркемесинде сүрөттөлгөндөй — Туунду чектөөлөрү.
Симуляция	Жок	Кааласаңыз, Libero SoC тышкары үчүнчү тараптын куралын колдонуңуз. Максаттуу түзмөк, максаттуу симулятор жана серверди ишке ашыруу үчүн колдонулган максаттуу Libero версиясы үчүн алдын ала түзүлгөн симуляция китепканаларын жүктөп алууну талап кылат.
Синтез	Жок	Кааласаңыз, Libero SoC тышкары үчүнчү тараптын куралын колдонуңуз.
Дизайнды ишке ашыруу: Чектөөлөрдү башкаруу, Нетлистти түзүү, Орун жана Маршрут (Караңыз.view)	Ооба	Backend ишке ашыруу үчүн экинчи Libero долбоорун түзүү.
Убакыт жана кубаттуулукту текшерүү	Ооба	Экинчи Libero долбоорунда болуңуз.
Дизайн инициализация маалыматтарын жана эс тутумдарын конфигурациялаңыз	Ооба	Бул куралды ар кандай эс тутум түрлөрүн башкаруу жана түзмөктөгү дизайнды инициализациялоо үчүн колдонуңуз. Экинчи долбоордо калыңыз.
Программалоо File муун	Ооба	Экинчи долбоордо калыңыз.

Маанилүү: Сиз даректе жеткиликтүү алдын ала түзүлгөн китепканаларды жүктөө керек Алдын ала түзүлгөн симуляция китепканалары үчүнчү тараптын симуляторун колдонуу үчүн бет.
Таза Fabric FPGA агымында HDL же схемалык жазууну колдонуп дизайныңызды киргизиңиз жана аны түз өткөрүңүз
синтез куралдарына. агым дагы эле колдоого алынат. PolarFire жана PolarFire SoC FPGAлары маанилүү
Libero SoC IP конфигурациялоо өзөктөрүн (SgCores) колдонууну талап кылган проприетардык катуу IP блоктору
каталог. SoC функциясын камтыган блоктор үчүн атайын иштетүү талап кылынат:

• PolarFire
  – PF_UPROM
  – PF_SYSTEM_SERVICES
  – PF_CCC
  – PF CLK DIV
  – PF_CRYPTO
  – PF_DRI
  – PF_INIT_MONITOR
  – PF_NGMUX
  – PF_OSC
  – RAM (TPSRAM, DPSRAM, URAM)
  – PF_SRAM_AHBL_AXI
  – PF_XCVR_ERM
  – PF_XCVR_REF_CLK
  – PF_TX_PLL
  – PF_PCIE
  – PF_IO
  – PF_IOD_CDR
  – PF_IOD_CDR_CCC
  – PF_IOD_GENERIC_RX
  – PF_IOD_GENERIC_TX
  – PF_IOD_GENERIC_TX_CCC
  – PF_RGMII_TO_GMII
  – PF_IOD_OCTAL_DDR
  – PF_DDR3
  – PF_DDR4
  – PF_LPDDR3
  – PF_QDR
  – PF_CORESMARTBERT
  – PF_TAMPER
  – PF_TVS, жана башкалар.

Жогоруда саналып өткөн SgCores'ден тышкары, FPGA кездеме ресурстарын колдонгон Libero SoC каталогунда PolarFire жана PolarFire SoC түзмөктөрүнүн үй-бүлөлөрү үчүн көптөгөн DirectCore жумшак IP'лери бар.
Дизайнга кирүү үчүн, эгер сиз мурунку компоненттердин бирин колдонсоңуз, дизайн жазуусунун бир бөлүгү үчүн (Компоненттин конфигурациясы) Libero SoC колдонушуңуз керек, бирок сиз Дизайн Киргизүүсүнүн калган бөлүгүн (HDL кириши, ж.б.) Libero тышкары уланта аласыз. Libero сыртында FPGA дизайн агымын башкаруу үчүн, бул колдонмонун калган бөлүгүндө берилген кадамдарды аткарыңыз.
1.1 Компоненттин жашоо цикли (Суроо бериңиз)
Төмөнкү кадамдар SoC компонентинин жашоо циклин сүрөттөйт жана маалыматтарды иштетүү боюнча көрсөтмөлөрдү берет.

1. Libero SoCде анын конфигуратору аркылуу компонентти жаратыңыз. Бул маалыматтардын төмөнкү түрлөрүн түзөт:
   – HDL files
   – Эс files
   – Стимул жана симуляция files
   – SDC компоненти file
2. HDL үчүн files, тышкы дизайн киргизүү куралын/процессин колдонуп, аларды HDL дизайнынын калган бөлүгүнө киргизиңиз жана интеграциялаңыз.
3. Эстутум менен камсыз кылуу fileс жана стимул files симуляция куралыңызга.
4. Камсыздоо компоненти SDC file Чектөө түзүү үчүн чектөө куралын алуу. Көбүрөөк маалымат алуу үчүн C тиркемесин караңыз.
5. Сиз экинчи Libero долбоорун түзүшүңүз керек, анда Синтезден кийинки таза тизмени жана компоненттик метаберилиштериңизди импорттооңуз керек, ошентип сиз жараткан нерсе менен программаңыздын ортосундагы байланышты бүтүрөсүз.

1.2 Libero SoC долбоорун түзүү (Суроо бериңиз)
Кээ бир дизайн кадамдары Libero SoC чөйрөсүндө аткарылышы керек (таблица 1-1). Бул кадамдарды ишке ашыруу үчүн эки Libero SoC долбоорун түзүшүңүз керек. Биринчи долбоор дизайн компоненттерин конфигурациялоо жана генерациялоо үчүн колдонулат, ал эми экинчи долбоор жогорку деңгээлдеги дизайнды физикалык ишке ашыруу үчүн.
1.3 Ыңгайлаштырылган агым (Суроо бериңиз)
Төмөнкү сүрөттө көрсөтүлгөн:

• Libero SoC Libero SoC чөйрөсүнөн тышкары үчүнчү тараптын синтези жана симуляция куралдары менен чоң FPGA дизайн агымынын бир бөлүгү катары интеграцияланышы мүмкүн.
• Дизайнды түзүүдөн жана тигиштен баштап, аппаратты программалоого чейинки ар кандай кадамдар.
• Долбоордун агымынын ар бир кадамында болушу керек болгон маалымат алмашуу (кирүү жана чыгаруу).

Кеңеш:

1. SNVM.cfg, UPROM.cfg
2. *.мем file Simulation үчүн муун: pa4rtupromgen.exe киргизүү катары UPROM.cfg алат жана UPROM.mem түзөт.

Төмөнкүлөр ыңгайлаштырылган агымдагы кадамдар:

1. Компоненттин конфигурациясы жана генерациясы:
   а. Биринчи Libero долбоорун түзүү (маалымат долбоору катары кызмат кылуу үчүн).
   б. Каталогдон өзөктү тандаңыз. Компоненттин аталышын берүү жана компонентти конфигурациялоо үчүн өзөктү эки жолу чыкылдатыңыз.
   Бул автоматтык түрдө компоненттик маалыматтарды экспорттойт жана fileс. Компонент манифесттери да түзүлөт. Чоо-жайы үчүн Компонент манифесттерин караңыз. Көбүрөөк маалымат алуу үчүн Компоненттин конфигурациясын караңыз.
2. RTL дизайныңызды Libero сыртында бүтүрүңүз:
   а. HDL компонентин түзүңүз files.
   б. HDL жайгашкан жери files Компоненттик Манифесттерде келтирилген files.
3. Компоненттер үчүн SDC чектөөлөрдү жаратыңыз. Убакыт чектөөсүн түзүү үчүн Deive Constraints утилитасын колдонуңуз file(SDC) негизинде:
   а. Компонент HDL files
   б. SDC компоненти files
   в. Колдонуучу HDL files
   Көбүрөөк маалымат алуу үчүн C тиркемесин караңыз.
4. Синтез куралы/симуляция куралы:
   а. HDL алыңыз fileс, стимул fileс, жана Компоненттин Манифесттеринде белгиленгендей, конкреттүү жерлерден алынган компонент маалыматтары.
   б. Libero SoC сыртында үчүнчү тараптын куралдары менен дизайнды синтездеңиз жана окшоштуруңуз.
5. Экинчи (ишке ашыруу) Libero Долбооруңузду түзүңүз.
6. Дизайн агымынын курал чынжырынан синтезди алып салыңыз (Долбоор > Долбоордун Орнотуулары > Дизайн агымы > Синтезди иштетүү кутучасын тазалаңыз).
7. Дизайн булагын импорттоо files (синтезден кийинки *.vm нетlist синтез куралынан):
   – Синтезден кийинки *.vm нетлисти импорттоо (File>Импорт> Синтезделген Verilog Netlist (VM)).
   – Компоненттик метаберилиштер *.cfg fileuPROM жана/же sNVM үчүн.
8. Libero SoC блоктун каалаган компонентин импорттоо fileс. блок files *.cxz ичинде болушу керек file формат.
   Блокту кантип түзүү жөнүндө көбүрөөк маалымат алуу үчүн, караңыз PolarFire Block Flow Колдонуучунун колдонмосу.
9. Дизайн чектөөлөрүн импорттоо:
   – Импорттук киргизүү/чыгаруу чектөөсү files (Чектөөлөр менеджери > I/OAttributes > Импорт).
   – Импорттук пол пландоо *.pdc files (Чектөөлөр менеджери > Floor Planner > Импорт).
   – Импорттоо *.sdc убакыт чектөөсү files (Чектөөлөр менеджери > Убакыт >Импорт). SDC импорттоо file Deive Constraint куралы аркылуу түзүлгөн.
   – Импорт *.ndc чектөөсү files (Чектөөлөр менеджери > NetlistAttributes > Импорт), эгер бар болсо.
10. чектөө file жана аспаптар бирикмеси
    – Чектөө менеджеринде *.pdc байланыштырыңыз fileлар жайгаштыруу жана маршрут, *.сдк files жайгаштыруу жана маршрут жана убакыт текшерүүлөр, жана *.ndc files Netlist түзүүгө.
11. Долбоорду толук ишке ашыруу
    - Жайгашуу жана багыттоо, убакытты жана кубаттуулукту текшерүү, дизайнды инициализациялоо маалыматтарын жана эстутумдарын конфигурациялоо жана программалоо file муун.
12. Дизайнды ырастоо
    – FPGAдеги дизайнды текшериңиз жана Libero SoC дизайн топтому менен камсыз кылынган дизайн куралдарын колдонуп, зарыл болсо мүчүлүштүктөрдү оңдоо.

Компоненттин конфигурациясы (Суроо бериңиз)

Ыңгайлаштырылган агымдагы биринчи кадам - ​​бул Libero шилтеме долбоорунун жардамы менен компоненттериңизди конфигурациялоо (1-1-таблицада биринчи Libero долбоору деп да аталат). Кийинки кадамдарда бул маалымдама долбоорунун дайындарын колдоносуз.
Эгерде сиз мурда саналып өткөн компоненттерди колдонуп жатсаңыз, Over астындаview дизайныңызда бул бөлүмдө сүрөттөлгөн кадамдарды аткарыңыз.
Эгерде сиз жогорудагы компоненттердин бирин да колдонбосоңуз, анда RTL'ди Libero'дан тышкары жазып, аны түздөн-түз Синтез жана Симуляция куралдарына импорттой аласыз. Сиз андан кийин синтезден кийинки бөлүмгө өтүп, синтезден кийинки *.vm нетлисиңизди акыркы Libero ишке ашыруу долбооруңузга импорттой аласыз (1-1-таблицада экинчи Libero долбоору деп да аталат).
2.1 Libero аркылуу компоненттин конфигурациясы (Суроо бериңиз)
Мурунку тизмеден колдонулушу керек болгон компоненттерди тандап алгандан кийин, төмөнкү кадамдарды аткарыңыз:

1. Жаңы Libero долбоорун түзүңүз (Негизги конфигурация жана генерация): Акыркы дизайныңызга багытталган Түзмөктү жана Үй-бүлөнү тандаңыз.
2. Ыңгайлаштырылган агымда айтылган өзөктөрдүн бирин же бир нечесин колдонуңуз.
   а. SmartDesign түзүңүз жана керектүү өзөктү конфигурациялаңыз жана аны SmartDesign компонентинде түзүңүз.
   б. Бардык пиндерди жогорку деңгээлге көтөрүңүз.
   в. SmartDesign түзүңүз.
   г. Симуляторду чакыруу үчүн Симуляция куралын эки жолу чыкылдатыңыз (Синтезге чейинки же Синтезден кийинки же Пост-Макетинг опцияларынын кайсынысы болбосун). Сиз симуляторду чакыргандан кийин чыга аласыз. Бул кадам симуляцияны жаратат fileСиздин долбоор үчүн зарыл.

Кеңеш: Сиз Эгерде сиз дизайныңызды Libero'дон тышкары окшоштургуңуз келсе, бул кадамды аткарышыңыз керек.
Көбүрөөк маалымат алуу үчүн, Дизайныңызды окшоштурууну караңыз.
д. Долбооруңузду сактаңыз — бул сиздин шилтеме долбооруңуз.
2.2 Компоненттик манифесттер (Суроо бериңиз)
Компоненттериңизди жаратканда, топтому files ар бир компонент үчүн түзүлөт. Компоненттин манифестинин отчету жыйындысын деталдаштырат fileар бир кийинки кадамда түзүлөт жана колдонулат (Синтез, Симуляция, Микропрограмманы түзүү ж.б.). Бул отчет сизге бардык түзүлгөн жерлерди берет fileЫңгайлаштырылган агым менен улантуу үчүн керек. Сиз Reports чөйрөсүндө компонент манифестине кире аласыз: Отчеттор кошумча барагын ачуу үчүн Дизайн > Отчетторду чыкылдатыңыз. Отчеттор өтмөгүндө сиз manifest.txt топтомун көрөсүз fileс (Бүттүview), сиз жараткан ар бир компонент үчүн бирден.
Кеңеш: Компоненттин манифестин көрүү үчүн сиз компонентти же модулду '"root"' катары коюшуңуз керек file Отчеттор өтмөгүндөгү мазмун.
Же болбосо, сиз жеке манифест отчетуна кире аласыз fileар бир негизги компоненти үчүн же SmartDesign компонентинен /компонент/иш/ / / _manifest.txt же /компонент/иш/ / _manifest.txt. Манифестке да кире аласыз file ар бир компоненттин мазмуну Libero жаңы Компоненттер өтмөгүнөн түзүлгөн, бул жерде file жерлер долбоордун каталогуна карата айтылган.Компонент манифестинин төмөнкү отчетторуна көңүл буруңуз:

• Эгер сиз SmartDesign'га өзөктөрдү жаратсаңыз, анда төмөнкүнү окуңуз file _manifest.txt.
• Эгерде сиз өзөктөр үчүн компоненттерди түзсөңүз, анда окуп чыгыңыз _manifest.txt.

Сиз дизайныңызга тиешелүү бардык Компонент Манифест отчетторун колдонушуңуз керек. Мисалы үчүнampЭгерде сиздин долбоорңузда бир же бир нече негизги компоненттери бар SmartDesign болсо жана сиз алардын баарын акыркы дизайныңызда колдонууну кааласаңыз, анда сиз тандаңыз fileДизайн агымыңызда колдонуу үчүн бардык компоненттердин Компонент Манифесттер отчетторунда тизмеленген.
2.3 Манифестти чечмелөө Fileс (Суроо бериңиз)
Компонент манифестти ачканда file, сиз жолдорду көрөсүз files Libero проектиңизде жана аларды дизайн агымында кайда колдонуу керектиги боюнча көрсөткүчтөр. Сиз төмөнкү түрлөрүн көрө аласыз fileманифестте file:

• HDL булагы files бардык синтез жана симуляция куралдары үчүн
• Стимул files бардык симуляция куралдары үчүн
• чектөө files

Төмөндө PolarFire негизги компонентинин Компоненттик Манифести келтирилген.Ар бир түрү file дизайн агымыңызда ылдый жакта зарыл. Кийинки бөлүмдөр интеграцияны сүрөттөйт fileманифесттен сиздин дизайн агымыңызга.

Чектөө түзүү (Суроо бериңиз)

Конфигурациялоону жана генерациялоону аткарууда SDC/PDC/NDC чектөөсүн жазуу/генерациялоону камсыз кылыңыз fileДизайн аларды Синтез, Орун-жана-Маршрут жана Убакытты текшерүү куралдарына өткөрүү үчүн.
Чектөөлөрдү кол менен жазуунун ордуна, Libero чөйрөсүнөн тышкары Deive Constraints утилитасын колдонуңуз. Libero чөйрөсүнөн тышкары Deive Constraint утилитасын колдонуу үчүн, сизге төмөнкүлөр керек:

• Колдонуучу HDL, компонент HDL жана компонент SDC чектөө менен камсыз кылуу files
• Жогорку деңгээлдеги модулду көрсөтүңүз
• Туунду чектөөнү түзө турган жерди көрсөтүңүз files

SDC компонентинин чектөөлөрү астында жеткиликтүү /компонент/иш/ / / компонентти конфигурациялоодон жана генерациялоодон кийин каталог.
Дизайныңыз үчүн чектөөлөрдү кантип түзүү керектиги жөнүндө көбүрөөк маалымат алуу үчүн C тиркемесин караңыз.

Дизайныңызды синтездөө (Суроо бериңиз)

Ыңгайлаштырылган агымдын негизги өзгөчөлүктөрүнүн бири - үчүнчү тараптын синтезин колдонууга мүмкүнчүлүк берүү
курал Libero тышкары. Ыңгайлаштырылган агым Synopsys SynplifyPro колдонууну колдойт. Сиздин синтездөө үчүн
долбоордо төмөнкү процедураны колдонуңуз:

1. Синтез куралыңызда сиз түзгөн Libero долбоору сыяктуу бир эле түзмөк үй-бүлөсүн, өлүгүн жана пакетин багытталган жаңы долбоор түзүңүз.
   а. Өзүңүздүн RTL импорттоо fileадаттагыдай эле.
   б. Синтез чыгарууну Structural Verilog (.vm) кылып коюңуз.
   Кеңеш: Структуралык Verilog (.vm) PolarFire'де колдоого алынган жалгыз синтез чыгаруу форматы.
2. HDL компонентин импорттоо fileSynthesis долбооруңузга:
   а. Ар бир компонент үчүн Манифесттердин отчету: Ар бири үчүн file HDL булагы астында files бардык синтез жана симуляция куралдары үчүн, импорттоо file Сиздин Синтез Долбооруңузга.
3. импорттоо file polarfire_syn_comps.v (эгерде Synopsys Synplify колдонулса).
   Орнотуу жери>/data/aPA5M Синтез долбооруңузга.
4. Мурда түзүлгөн SDC импорттоо file Туунду чектөө куралы аркылуу (Тиркемени караңыз
   А—Сample SDC Constraints) Синтез куралына. Бул чектөө file аз күч жана азыраак дизайн итерациялары менен убакытты жабууга жетишүү үчүн синтез куралын чектейт.

Маанилүү: 

• Эгерде сиз ошол эле *.sdc колдонууну пландаштырсаңыз file Долбоорду ишке ашыруу фазасында Place-and-Route чектөө үчүн, синтез долбооруна бул *.sdc импорттоо керек. Бул долбоорлоо процессин ишке ашыруу этабында синтезделген нетлистерде жана Орун жана Маршрут чектөөлөрүндө долбоорлоо объектисинин аталышынын дал келбегендигин камсыз кылуу үчүн. Эгер сиз муну *.sdc кошпосоңуз file Синтез кадамында, Синтезден түзүлгөн нетлисист долбоорлоо объектинин аталышы дал келбегендиктен Орун жана Маршрут кадамын аткарбай калышы мүмкүн.
  а. Netlist атрибуттарын *.ndc, эгер бар болсо, Синтез куралына импорттоо.
  б. Run Synthesis.
• Синтез куралыңыздын чыгарылышынын жайгашкан жеринде *.vm netlist бар file түзүлгөн пост синтези. Дизайн процессин улантуу үчүн сиз Libero ишке ашыруу долбооруна нетлистти импорттооңуз керек.

Дизайныңызды имитациялоо (Суроо бериңиз)

Дизайныңызды Libero дан тышкары моделдөө үчүн (башкача айтканда, өзүңүздүн симуляция чөйрөңүздү жана симуляторуңузду колдонуу) төмөнкү кадамдарды аткарыңыз:

1. Дизайн Files:
   а. Алдын ала синтез симуляциясы:
   • RTL'иңизди симуляциялык долбооруңузга импорттоо.
   • Ар бир компоненттин манифест отчету үчүн.
   – Ар бирин импорттоо file HDL булагы астында files бардык Синтез жана Симуляция куралдары үчүн симуляция проектиңизге.
   • Буларды түзүңүз fileсимуляторуңуздун көрсөтмөлөрүнө ылайык.
   б. Синтезден кийинки симуляция:
   • Синтезден кийинки *.vm таза тизмеңизди (Дизайныңызды синтездөөдө түзүлгөн) симуляция проектиңизге импорттоо жана аны компиляциялоо.
   в. Макеттен кийинки симуляция:
   • Биринчиден, дизайныңызды ишке ашырууну аягына чыгарыңыз (Дизайныңызды ишке ашырууну караңыз). Сиздин акыркы Libero долбоор пост-макет абалында экенин камсыз кылуу.
   • Артка Annotated жаратууну эки жолу чыкылдатыңыз Files Libero Design Flow терезесинде. Ал эки жаратат files:
   /дизайнер/ / _ba.v/vhd /дизайнер/
   / _ba.sdf
   • Экөөнү тең импорттоо fileсимуляция куралыңызга кирет.
2. Стимул жана конфигурация files:
   а. Ар бир компоненттин манифест отчету үчүн:
   • Баарын көчүрүү fileСтимулдун астында Files Simulation проектиңиздин түпкү каталогуна бардык Simulation Tools бөлүмдөрү үчүн.
   б. Ар кандай Tcl fileМурунку тизмелердеги s (2.a-кадамда) биринчи, симуляция башталганга чейин аткарылат.
   в. UPROM.mem: Эгер сиз моделдештирүүнү каалаган бир же бир нече маалымат сактагыч кардарлар үчүн иштетилген "Симуляция үчүн мазмунду колдонуу" опциясы менен дизайныңызда UPROM өзөгүн колдонсоңуз, UPROM.mem түзүү үчүн аткарылуучу pa4rtupromgen (терезелерде pa4rtupromgen.exe) колдонушуңуз керек. file. pa4rtupromgen аткарылуучу UPROM.cfg алат file Tcl скрипти аркылуу киргизүү катары file жана UPROM.mem чыгарат file симуляциялар үчүн зарыл. Бул UPROM.mem file симуляциялоо процессине чейин симуляция папкасына көчүрүлүшү керек. Мурункуamppa4rtupromgen аткарылуучу колдонууну көрсөткөн le төмөнкү кадамдар менен камсыз кылынат. UPROM.cfg file каталогдо бар /компонент/иш/ / UPROM компонентин түзүү үчүн колдонгон Libero долбоорунда.
   г. snvm.mem: Эгер сиз дизайныңызда Системалык Кызматтардын өзөгүн колдонсоңуз жана өзөктөгү sNVM өтмөгүн симуляциялоону каалаган бир же бир нече кардарлар үчүн иштетилген "Симуляция үчүн мазмунду колдонуу" опциясы менен конфигурацияласаңыз, snvm.mem file үчүн автоматтык түрдө түзүлөт
   каталог /компонент/иш/ / Системалык Кызматтар компонентин түзүү үчүн колдонгон Libero долбоорунда. Бул snvm.mem file симуляциялоо процессине чейин симуляция папкасына көчүрүлүшү керек.
3. Жумушчу папканы жана жумушчу папканын астында симуляция деп аталган суб-папканы түзүңүз.
   pa4rtupromgen аткарылуучу иш папкасында симуляция суб папкасынын болушун күтөт жана *.tcl скрипти симуляция суб папкасына жайгаштырылат.
4. UPROM.cfg көчүрүңүз file компонентти түзүү үчүн түзүлгөн биринчи Libero долбоорунан жумушчу папкага.
5. Төмөнкү буйруктарды *.tcl скриптине чаптап, аны 3-кадамда түзүлгөн симуляция папкасына салыңыз.
   SampURPOM.mem түзүү үчүн PolarFire жана PolarFire Soc үй-бүлө түзмөктөрү үчүн le *.tcl file
   from UPROM.cfg
   set_device -fam -өл -pkg
   set_input_cfg -жол
   set_sim_mem -жолFile/UPROM.mem>
   gen_sim -use_init false
   Калыпка жана таңгак үчүн колдонула турган туура ички аталыш үчүн *.prjx караңыз file биринчи Libero долбоорунун (компонентти түзүү үчүн колдонулат).
   use_init аргументи "false" деп коюлушу керек.
   Чыгуу жолун көрсөтүү үчүн set_sim_mem буйругун колдонуңуз file UPROM.mem башкача айтканда
   скрипт аткарылгандан кийин түзүлгөн file pa4rtupromgen аткарылуучу менен.
6. Буйрук тилкесинде же cygwin терминалында 3-кадамда түзүлгөн жумушчу каталогго өтүңүз.
   pa4rtupromgen буйругун скрипт опциясы менен аткарыңыз жана ага мурунку кадамда түзүлгөн *.tcl скриптин өткөрүп бериңиз.
   Windows үчүн
   /designer/bin/pa4rtupromgen.exe \
   –скрипт./симуляция/ .tcl
   Linux үчүн:
   /bin/pa4rtupromgen
   –скрипт./симуляция/ .tcl
7. pa4rtupromgen аткарылуучу ийгиликтүү аткарылгандан кийин, UPROM.mem экендигин текшериңиз file *.tcl скриптиндеги set_sim_mem буйругунда көрсөтүлгөн жерде түзүлөт.
8. sNVMди симуляциялоо үчүн snvm.mem көчүрүңүз file биринчи Libero долбооруңуздан (компоненттик конфигурация үчүн колдонулат) симуляцияны иштетүү үчүн симуляция проектиңиздин жогорку деңгээлдеги симуляция папкасына (Libero SoC тышкары). UPROM мазмунун окшоштуруу үчүн, түзүлгөн UPROM.mem көчүрүү file симуляцияны иштетүү үчүн симуляция проектиңиздин жогорку деңгээлдеги симуляция папкасына (Libero SoC тышкары).

Маанилүү: үчүн SoC компоненттеринин функционалдуулугун окшоштуруңуз, алдын ала түзүлгөн PolarFire симуляциялык китепканаларын жүктөп алыңыз жана бул жерде сүрөттөлгөндөй симуляция чөйрөңүзгө импорттоңуз. Көбүрөөк маалымат алуу үчүн, B тиркемесин караңыз — Симуляциялык китепканаларды симуляция чөйрөсүнө импорттоо.

Дизайныңызды ишке ашыруу (Суроо бериңиз)

Айланаңызда Синтез жана Пост-Синтез симуляциясын аяктагандан кийин, дизайныңызды физикалык түрдө ишке ашыруу, убакытты жана кубаттуулукту анализдөө жана программалооңузду түзүү үчүн кайрадан Libero колдонушуңуз керек. file.

1. Дизайнды физикалык ишке ашыруу жана жайгаштыруу үчүн жаңы Libero долбоорун түзүңүз. Компоненттин конфигурациясында сиз түзгөн маалымдама долбоорундагыдай эле аппаратты максаттуу экенине ынаныңыз.
2. Долбоорду түзгөндөн кийин, Дизайн Агымы терезесиндеги куралдар чынжырынан Синтезди алып салыңыз (Долбоор > Долбоордун орнотуулары > Дизайн агымы > Синтезди иштетүү белгисин алып салыңыз).
3.  Постсинтезиңизди *.vm импорттоо file бул долбоорго, (File > Импорттоо > Синтезделген Verilog Netlist (VM)).
   Кеңеш: Буга шилтеме түзүү сунушталат file, ошондуктан сиз дизайныңызды кайра синтездесеңиз, Libero ар дайым эң акыркы синтезден кийинки нетлистти колдонот.
   а. Дизайн иерархиясы терезесинде түпкү модулдун атын белгилеңиз.
4. Libero долбооруна чектөөлөрдү импорттоо. *.pdc/*.sdc/*.ndc чектөөлөрүн импорттоо үчүн Чектөө башкаргычын колдонуңуз.
   а. Import I/O *.pdc чектөө files (Чектөөлөр менеджери > I/O атрибуттары >Импорт).
   б. Import Floorplanning *.pdc чектөөсү files (Чектөөлөр менеджери > Floor Planner >Импорт).
   в. Импорттоо *.sdc убакыт чектөөсү fileс (Чектөөлөр менеджери > Убакыт > Импорт). Эгерде сиздин дизайныңызда Over'де тизмеленген өзөктөрдүн бири болсоview, SDC импорттоону камсыз кылуу file туунду чектөө куралы аркылуу түзүлөт.
   г. Импорт *.ndc чектөө files (Чектөөлөр менеджери > Netlist атрибуттары > Импорт).
5. Associate Constraints Fileаспаптарды долбоорлоо.
   а. Чектөө менеджерин ачуу (Чектөөлөрдү башкаруу > Чектөөлөрдү башкарууну ачуу View).
   Чектөөнүн жанындагы Орун-жана-маршрут жана убакытты текшерүү кутучасын белгилеңиз file чектөө орнотуу file жана аспаптар бирикмеси. *.pdc чектөөсүн Place-andRoute менен, ал эми *.sdcди Орун жана Маршрут жана Убакытты текшерүү менен байланыштырыңыз. *.ndc менен байланышыңыз file Netlist түзүү.
   Кеңеш: Эгерде Орун жана Маршрут бул *.sdc чектөөсү менен ишке ашпайт file, анан ушул эле *.sdc импорттоо file синтездөө жана кайра иштетүү.
6. Жайгашуу кадамын аяктоо үчүн Netlist Compile, анан Place and Route чыкылдатыңыз.
7. Дизайн инициализациясынын маалыматтарын жана эс тутумдарын конфигурациялоо куралы туруктуу µPROM, sNVM же тышкы SPI Flash сактагычында сакталган маалыматтарды колдонуу менен LSRAM, µSRAM, XCVR (өткөргүчтөр) жана PCIe сыяктуу дизайн блокторун инициализациялоого мүмкүндүк берет. Куралда дизайнды инициализациялоо ырааттуулугун, инициализациялоо кардарларынын спецификациясын, колдонуучунун маалымат кардарларын аныктоо үчүн төмөнкү өтмөктөр бар.
   – Дизайн инициализациясы өтмөгү
   – µPROM өтмөгү
   – sNVM өтмөгү
   – SPI Flash өтмөк
   – кездеме RAMs өтмөгү
   Дизайн инициализация маалыматтарын жана эстутумдарын конфигурациялоо үчүн куралдагы өтмөктөрдү колдонуңуз.Конфигурацияны аяктагандан кийин, инициализация маалыматтарын программалоо үчүн төмөнкү кадамдарды аткарыңыз:
   • Инициализация кардарларын түзүү
   • Бит агымын түзүү же экспорттоо
   • Аппаратты программалаңыз
   Бул куралды кантип колдонуу керектиги жөнүндө толук маалымат алуу үчүн, Libero SoC Design Flow Колдонуучунун колдонмосун караңыз. Куралдагы ар кандай өтмөктөрдү конфигурациялоо жана эс конфигурациясын көрсөтүү үчүн колдонулган Tcl буйруктары жөнүндө көбүрөөк маалымат алуу үчүн files (*.cfg), караңыз Tcl Commands маалымдама колдонмосу.
8. Программалоону жаратыңыз File бул долбоордон жана аны FPGA программалоо үчүн колдонуңуз.

Тиркеме A—SampSDC чектөөлөрү (Суроо бериңиз

Libero SoC CCC, OSC, Transceiver жана башкалар сыяктуу белгилүү бир IP өзөктөрү үчүн SDC убакыт чектөөлөрүн жаратат. Дизайн куралдарына SDC чектөөлөрүнөн өтүү азыраак күч жана азыраак дизайн итерациялары менен жабылуу убактысын тосуп алуу мүмкүнчүлүгүн жогорулатат. Жогорку деңгээлдеги инстанциядан толук иерархиялык жол чектөөлөргө шилтеме берилген бардык долбоорлоо объектилери үчүн берилет.
7.1 SDC убакыт чектөөлөрү (Суроо бериңиз)
Libero IP негизги маалымдама долбоорунда, бул жогорку деңгээлдеги SDC чектөөсү file Чектөө башкаргычында жеткиликтүү (Дизайн агымы > Чектөө башкарууну ачуу View >Убакыт > Чектөөлөрдү алуу).
Маанилүү: Караңыз бул file дизайныңыз CCC, OSC, Transceiver жана башка компоненттерди камтыса, SDC чектөөлөрүн коюу үчүн. Дизайн иерархияңызга дал келүү үчүн толук иерархиялык жолду өзгөртүңүз же Derive_Constraints утилитасын жана C тиркемесинде кадамдарды колдонуңуз. file.
сактаңыз file башка атка жана SDC импорттоо file башка SDC чектөөлөрү сыяктуу эле синтез куралына, Орун жана Маршрут куралына жана Убакытты текшерүүгө files.
7.1.1 Туунду SDC File (Суроо бериңиз)
# Бул file төмөнкү SDC булагынын негизинде түзүлдү files:
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_CCC_C0/PF_CCC_C0_0/PF_CCC_C0_PF_CCC_C0_0_PF_CCC.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
CLK_DIV/CLK_DIV_0/CLK_DIV_CLK_DIV_0_PF_CLK_DIV.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
TRANSMIT_PLL/TRANSMIT_PLL_0/TRANSMIT_PLL_TRANSMIT_PLL_0_PF_TX_PLL.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
DMA_INITIATOR/DMA_INITIATOR_0/DMA_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
FIC0_INITIATOR/FIC0_INITIATOR_0/FIC0_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
ICICLE_MSS/ICICLE_MSS.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_PCIE_C0/PF_PCIE_C0_0/PF_PCIE_C0_PF_PCIE_C0_0_PF_PCIE.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PCIE_INITIATOR/PCIE_INITIATOR_0/PCIE_INITIATOR.sdc
# /drive/aPA5M/cores/constraints/osc_rc160mhz.sdc
# *** Буга ар кандай өзгөртүүлөр file эгерде алынган чектөөлөр кайра иштетилсе, жоголот. ***
create_clock -name {CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK} -период 6.25
[ get_pins { CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK } ] create_clock -name {REF_CLK_PAD_P} -period 10 [ get_ports { REF_CLK_PAD_P } ] create_clock -name {CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/TRANSMIT_0/xll_p
DIV_CLK} -период 8
[ Get_pins { CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/DIV_CLK } ] түзүлөт_саат -аталышы {CLOCKS_AND_RESETS_inst_0/CCC_FIC_X_CLC0/CC_FIC_FIC_0ll/
OUT0} -25ке_көбөйт -32ге_бөлөт -булак
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } -фаза 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT0 } ] түзүү_түзүлгөн_саат -аты {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK_C0/ll/ll
OUT1} -25ке_көбөйт -32ге_бөлөт -булак
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } -фаза 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT1 } ] түзүү_түзүлгөн_саат -аты {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK_C0/ll/ll
OUT2} -25ке_көбөйт -32ге_бөлөт -булак
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } -фаза 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT2 } ] түзүү_түзүлгөн_саат -аты {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK_C0/ll/ll
OUT3} -25ке_көбөйт -64ге_бөлөт -булак
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } -фаза 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT3 } ] create_generated_clock -аталышы {CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_MHz/CL_80_DC0/
Y_DIV} -2ге_бөлүү -булак
[ get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/A } ] [get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/Y_DIV } ] set_false_path -аркылуу [ get_nets { DMA_INITIATOR_inst_0/ARESETN* } ] алуу_жолу {false DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/rdGrayCounter*/cntGray* } ] -to [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
rdPtr_s1* } ] set_false_path -from [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/wrGrayCounter*/cntGray* } ] -to [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
wrPtr_s1* } ] set_false_path -аркылуу [ get_nets { FIC0_INITIATOR_inst_0/ARESETN* } ] set_false_path -to [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[0] PCIE_PF_0/
PCIE_1/INTERRUPT[1] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[2] PCIE/PF_PCIE_C0_0/PCIE_1/
INTERRUPT[3] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[4] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[5] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[6] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[7] PCIE/PF_PCIE_C0_0/
PCIE_1/WAKEREQ PCIE/PF_PCIE_C0_0/PCIE_1/MPERST_N } ] set_false_path -from [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/TL_CLK } ] set_false_path -аркылуу [ get_nets} PCAETN0 Тиркеме B — Симуляциялык китепканаларды симуляциялык чөйрөгө импорттоо (Суроо бериңиз)
Libero SoC менен RTL симуляциясынын демейки симулятору ModelSim ME Pro болуп саналат.
Демейки симулятор үчүн алдын ала түзүлгөн китепканалар каталогдо Libero орнотуу менен жеткиликтүү /Designer/lib/modelsimpro/precompiled/vlog for® колдоого алынган үй-бүлөлөр. Libero SoC ошондой эле ModelSim, Questasim, VCS, Xcelium башка үчүнчү тараптын симуляторлорун колдойт
, Active HDL жана Riviera Pro. Тийиштүү алдын ала түзүлгөн китепканаларды жүктөп алыңыз Libero SoC v12.0 жана андан кийинки симулятордун жана анын версиясынын негизинде.
Libero чөйрөсүнө окшош, run.do file Libero тышкары симуляцияны иштетүү үчүн түзүлүшү керек.
Жөнөкөй run.do түзүңүз file компиляция натыйжалары, китепкана картасын түзүү, компиляция жана симуляция үчүн китепкананы түзүү буйруктары бар. Негизги run.do түзүү үчүн кадамдарды аткарыңыз file.

1. vlib presynth буйругун колдонуп, компиляциянын натыйжаларын сактоо үчүн логикалык китепкана түзүңүз.
2. vmap буйругун колдонуу менен алдын ала түзүлгөн китепкана каталогуна логикалык китепкана атын карта .
3. Компиляция булагы files — дизайнды компиляциялоо үчүн тилге тиешелүү компилятордун буйруктарын колдонуңуз files жумушчу каталогуна.
   – .v/.sv үчүн влог
   – .vhd үчүн vcom
4. Каалаган жогорку деңгээлдеги модулдун атын көрсөтүү менен vsim буйругун колдонуп симуляция үчүн дизайнды жүктөңүз.
5. Run командасын колдонуп дизайнды окшоштуруңуз.
   Дизайн жүктөлгөндөн кийин, симуляция убактысы нөлгө коюлат жана симуляцияны баштоо үчүн иштетүү буйругун киргизсеңиз болот.
   Симулятордун транскрипт терезесинде run.do аткарыңыз file симуляцияны иштетиңиз. Сample run.do file төмөнкүдөй.

тынч орнотуңуз ACTELLIBNAME PolarFire PROJECT_DIR "W:/Test/basic_test" тынч орнотсоңуз
{[file exists presynth/_info]} { echo "INFO: симуляция китепканасы пресинт бар" } башка
{ file delete -force presynth vlib presynth } vmap presynth presynth vmap PolarFire
“X:/Libero/Designer/lib/modelsimpro/precompiled/vlog/PolarFire” vlog -sv -work presynth
“${PROJECT_DIR}/hdl/top.v” влог “+incdir+${PROJECT_DIR}/stimulus” -sv -иш пресинт “$
{PROJECT_DIR}/stimulus/tb.v” vsim -L PolarFire -L presynth -t 1ps presynth.tb толкун кошуу /tb/*
1000ns log /tb/* чыгууну иштетиңиз

Тиркеме C — Чектелүүлөрдү чыгаруу (Суроо бериңиз)

Бул тиркеме Tcl Deive Constraints буйруктарын сүрөттөйт.
9.1 Чектөөлөрдү чыгаруу Tcl буйруктары (Суроо бериңиз)
derive_constraints утилитасы Libero SoC дизайн чөйрөсүнөн тышкары RTL же конфигуратордон чектөөлөрдү алууга жардам берет. Дизайныңызга чектөөлөрдү түзүү үчүн сизге Колдонуучу HDL, Компонент HDL жана Компоненттик чектөөлөр керек fileс. SDC компонентинин чектөөлөрү fileлар астында жеткиликтүү /компонент/иш/ / / компонентти конфигурациялоодон жана генерациялоодон кийин каталог.
Ар бир компонентти чектөө file set_component tcl буйругунан (компоненттин атын аныктайт) жана конфигурациядан кийин түзүлгөн чектөөлөрдүн тизмесинен турат. Чектөөлөр конфигурациянын негизинде түзүлөт жана ар бир компонентке мүнөздүү.
Example 9-1. Компоненттик чектөө File PF_CCC өзөгү үчүн
Бул жерде мурункуampбир компоненттин чектөөсү file PF_CCC өзөгү үчүн:
set_component PF_CCC_C0_PF_CCC_C0_0_PF_CCC
# Microchip Corp.
# Дата: 2021-26-окт. 04:36:00
# PLL №0 үчүн негизги саат
create_clock -period 10 [ get_pins { pll_inst_0/REF_CLK_0 } ] create_generated_clock -1-ке бөлүү -булак [ get_pins { pll_inst_0/
REF_CLK_0 } ] -phase 0 [ get_pins { pll_inst_0/OUT0 } ] Бул жерде, create_clock жана create_generated_clock тиешелүүлүгүнө жараша маалымдама жана чыгаруу саатынын чектөөлөрү болуп саналат, алар конфигурациянын негизинде түзүлөт.
9.1.1 derive_constraints утилитасы менен иштөө (Суроо бериңиз)
Дизайн аркылуу өтүүчү чектөөлөрдү чыгарыңыз жана мурда берилген SDC компонентинин негизинде компоненттин ар бир инстанциясы үчүн жаңы чектөөлөрдү бөлүңүз fileс. CCC маалымдама сааттары үчүн, ал маалымдама саатынын булагын табуу үчүн дизайн аркылуу кайра тарайт. Эгерде булак киргизүү/чыгарма болсо, маалымдама саатынын чектөөсү киргизүү/чыгарууга коюлат. Эгерде ал CCC чыгышы же башка саат булагы болсо (мисалыample, Transceiver, oscillator), ал башка компоненттен саатты колдонот жана интервалдар дал келбесе, эскертүү берет. Түзүлгөн чектөөлөр, эгерде сизде RTLде болсо, чиптеги осцилляторлор сыяктуу кээ бир макроолор үчүн чектөөлөрдү бөлүп берет.
derive_constraints утилитасын аткаруу үчүн, сиз .tcl беришиңиз керек file көрсөтүлгөн тартипте төмөнкү маалымат менен буйрук сабынын аргументи.

1. set_device бөлүмүндөгү маалыматты колдонуп түзмөк маалыматын көрсөтүңүз.
2. RTLге жолду көрсөтүңүз fileread_verilog же read_vhdl бөлүмүндөгү маалыматты колдонуу.
3. set_top_level бөлүмүндөгү маалыматты колдонуп, жогорку деңгээлдеги модулду орнотуңуз.
4. SDC компонентине жолду көрсөтүңүз fileread_sdc же read_ndc бөлүмүндөгү маалыматты колдонуу.
5. аткарыңыз filederive_constraints бөлүмүндөгү маалыматты колдонуу.
6.  SDC алынган чектөөлөргө жолду көрсөтүңүз file write_sdc же write_pdc же write_ndc бөлүмүндөгү маалыматты колдонуу.

Example 9-2. Derive.tclдин аткарылышы жана мазмуну File
Төмөнкү мурункуampderive_constraints утилитасын аткаруу үчүн буйрук сабынын аргументи.
$ /bin{64}/derive_constraints derive.tcl
derive.tcl мазмуну file:
# Түзмөк маалыматы
set_device -үй-бүлө PolarFire -die MPF100T -тездик -1
# RTL files
read_verilog -mode system_verilog project/component/work/txpll0/
txpll0_txpll0_0_PF_TX_PLL.v
read_verilog -mode system_verilog {project/component/work/txpll0/txpll0.v}
read_verilog -mode system_verilog {долбоор/компонент/иш/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.v}
read_verilog -mode system_verilog {долбоор/компонент/иш/xcvr0/xcvr0.v}
read_vhdl -mode vhdl_2008 {project/hdl/xcvr1.vhd}
# SDC компоненти files
жогорку_деңгээл {xcvr1}
read_sdc -компонент {долбоор/компонент/иш/txpll0/txpll0_0/
txpll0_txpll0_0_PF_TX_PLL.sdc}
read_sdc -компонент {долбоор/компонент/иш/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.sdc}
#Dereve_constraint буйругун колдонуңуз
туунду_чектөөлөр
#SDC/PDC/NDC натыйжасы files
write_sdc {project/constraint/xcvr1_derived_constraints.sdc}
write_pdc {project/constraint/fp/xcvr1_derived_constraints.pdc}
9.1.2 орнотулган_түзмөк (Суроо бериңиз)
Description
Фамилиясын, атын жана ылдамдыгын көрсөтүңүз.
set_device -үй-бүлө -өл - ылдамдык
Аргументтер

Параметр	Type	Description
-үй-бүлө	String	Фамилияны көрсөтүңүз. Мүмкүн болгон маанилер PolarFire®, PolarFire SoC.
-өл	String	Өлүмдүн атын белгилеңиз.
- ылдамдык	String	Аппараттын ылдамдык даражасын көрсөтүңүз. Мүмкүн болгон маанилер STD же -1.

Кайтаруу түрү	Description
0	Буйрук ийгиликтүү болду.
1	Буйрук ишке ашкан жок. Ката бар. Сиз консолдо ката кабарын көрө аласыз.

Каталардын тизмеси

Ката коду	Error Message	Description
ERR0023	Талап кылынган параметр — өлчөм жок	Өлүм опциясы милдеттүү жана көрсөтүлүшү керек.
ERR0005	Белгисиз өлчөм 'MPF30'	-die опциясынын мааниси туура эмес. Опциянын сүрөттөмөсүндө мүмкүн болуучу баалуулуктардын тизмесин караңыз.
ERR0023	Параметр — өлчөмдүн мааниси жок	Өлүм опциясы маанисиз көрсөтүлгөн.
ERR0023	Талап кылынган параметр — үй-бүлө жок	Үй-бүлөлүк вариант милдеттүү жана көрсөтүлүшү керек.
ERR0004	Белгисиз үй-бүлө 'PolarFire®'	Үй-бүлөлүк вариант туура эмес. Опциянын сүрөттөмөсүндө мүмкүн болуучу баалуулуктардын тизмесин караңыз.

……… улантты
Ката коду	Error Message	Description
ERR0023	Параметр — үй-бүлөнүн мааниси жок	Үй-бүлөлүк вариант маанисиз көрсөтүлгөн.
ERR0023	Талап кылынган параметр — ылдамдык жок	Ылдамдык опциясы милдеттүү жана көрсөтүлүшү керек.
ERR0007	Белгисиз ылдамдык ' '	Ылдамдык опциясы туура эмес. Опциянын сүрөттөмөсүндө мүмкүн болуучу баалуулуктардын тизмесин караңыз.
ERR0023	Параметр — ылдамдыктын мааниси жок	Ылдамдык опциясы маанисиз көрсөтүлөт.

Example
set_device -үй-бүлө {PolarFire} -өлүү {MPF300T_ES} -тездик -1
set_device -үй-бүлө SmartFusion 2 -die M2S090T -тездик -1
9.1.3 read_verilog (Суроо бериңиз)
Description
Verilog окуу file Verific колдонуу.
read_verilog [-lib ] [-режим ]fileаты>
Аргументтер

Параметр	Type	Description
-lib	String	Китепканага кошула турган модулдарды камтыган китепкананы көрсөтүңүз.
-режим	String	Verilog стандартын көрсөтүңүз. Мүмкүн болгон маанилер: verilog_95, verilog_2k, system_verilog_2005, system_verilog_2009, system_verilog, verilog_ams, verilog_psl, system_verilog_mfcu. Маанилер регистрге карабайт. Демейки - verilog_2k.
fileаты	String	Verilog file аты.

Кайтаруу түрү	Description
0	Буйрук ийгиликтүү болду.
1	Буйрук ишке ашкан жок. Ката бар. Сиз консолдо ката кабарын көрө аласыз.

Каталардын тизмеси

Ката коду	Error Message	Description
ERR0023	Параметр—lib мааниси жок	lib параметри маанисиз көрсөтүлгөн.
ERR0023	Параметр-режимде маани жок	Режим опциясы маанисиз көрсөтүлгөн.
ERR0015	Белгисиз режим ' '	Белгиленген верилог режими белгисиз. Мүмкүн болгон верилог режиминин тизмесин караңыз — режим опциясынын сүрөттөлүшү.
ERR0023	Керектүү параметр file аты жок	Верилог жок file жол берилет.
ERR0016	Verific талдоочусунун айынан ишке ашкан жок	Verilogдогу синтаксистик ката file. Verific талдоочусун ката кабарынын үстүндөгү консолдо байкоого болот.
ERR0012	set_device деп аталган эмес	Түзмөк маалыматы көрсөтүлгөн эмес. Түзмөктү сүрөттөө үчүн set_device буйругун колдонуңуз.

Example
read_verilog -mode system_verilog {component/work/top/top.v}
read_verilog -mode system_verilog_mfcu design.v
9.1.4 read_vhdl (Суроо бериңиз)
Description
VHDL кошуу file VHDL тизмесине files.
read_vhdl [-lib ] [-режим ]fileаты>
Аргументтер

Параметр	Type	Description
-lib	—	Мазмун кошулушу керек болгон китепкананы көрсөтүңүз.
-режим	—	VHDL стандартын аныктайт. Демейки VHDL_93. Мүмкүн болгон маанилер: vhdl_93, vhdl_87, vhdl_2k, vhdl_2008, vhdl_psl. Маанилер регистрге карабайт.
fileаты	—	VHDL file аты.

Кайтаруу түрү	Description
0	Буйрук ийгиликтүү болду.
1	Буйрук ишке ашкан жок. Ката бар. Сиз консолдо ката кабарын көрө аласыз.

Каталардын тизмеси

Ката коду	Error Message	Description
ERR0023	Параметр—lib мааниси жок	lib параметри маанисиз көрсөтүлгөн.
ERR0023	Параметр-режимде маани жок	Режим опциясы маанисиз көрсөтүлгөн.
ERR0018	Белгисиз режим ' '	Көрсөтүлгөн VHDL режими белгисиз. Мүмкүн болгон VHDL режиминин тизмесин караңыз - режим опциясынын сүрөттөлүшү.
ERR0023	Керектүү параметр file аты жок	VHDL жок file жол берилет.
ERR0019	invalid_path.v катталбай жатат file	Белгиленген VHDL file жок же окууга уруксаттары жок.
ERR0012	set_device деп аталган эмес	Түзмөк маалыматы көрсөтүлгөн эмес. Түзмөктү сүрөттөө үчүн set_device буйругун колдонуңуз.

Example
read_vhdl -mode vhdl_2008 osc2dfn.vhd
read_vhdl {hdl/top.vhd}
9.1.5 коюлган_жогорку_деңгээл (Суроо бериңиз)
Description
RTLде жогорку деңгээлдеги модулдун атын көрсөтүңүз.
set_top_level [-lib ]
Аргументтер

Параметр	Type	Description
-lib	String	Жогорку деңгээлдеги модулду же объектти издөө үчүн китепкана (Милдеттүү эмес).
аты	String	Жогорку деңгээлдеги модулдун же объекттин аталышы.

Кайтаруу түрү	Description
0	Буйрук ийгиликтүү болду.
1	Буйрук ишке ашкан жок. Ката бар. Сиз консолдо ката кабарын көрө аласыз.

Каталардын тизмеси

Ката коду	Error Message	Description
ERR0023	Талап кылынган параметрдин жогорку деңгээли жок	Жогорку деңгээлдеги параметр милдеттүү жана көрсөтүлүшү керек.
ERR0023	Параметр—lib мааниси жок	lib параметри маанилерсиз көрсөтүлгөн.
ERR0014	Жогорку деңгээлди табуу мүмкүн эмес китепканада	Көрсөтүлгөн жогорку деңгээл модулу берилген китепканада аныкталган эмес. Бул катаны оңдоо үчүн, жогорку модулдун же китепкананын аталышын оңдоо керек.
ERR0017	Иштеп чыгуу ишке ашкан жок	RTL иштеп чыгуу процессиндеги ката. Ката кабарын консолдон байкоого болот.

Example
set_top_level {жогорку}
set_top_level -lib hdl top
9.1.6 read_sdc (Суроо берүү)
Description
SDC оку file компоненттер базасына.
read_sdc -компонентfileаты>
Аргументтер

Параметр	Type	Description
-компонент	—	Бул чектөөлөрдү чыгарганда read_sdc буйругу үчүн милдеттүү желек.
fileаты	String	SDC жол file.

Кайтаруу түрү	Description
0	Буйрук ийгиликтүү болду.
1	Буйрук ишке ашкан жок. Ката бар. Сиз консолдо ката кабарын көрө аласыз.

Каталардын тизмеси

Ката коду	Error Message	Description
ERR0023	Керектүү параметр file аты жок.	Милдеттүү вариант file аты көрсөтүлгөн эмес.
ERR0000	SDC file <file_path> окулбайт.	Көрсөтүлгөн SDC file окуу уруксаттары жок.
ERR0001	Ачылышы мүмкүн эмесfile_жол> file.	SDC file жок. Жолду оңдоо керек.
ERR0008	Set_component буйругу жокfile_жол> file	SDC көрсөтүлгөн компоненти file компоненти көрсөтүлбөйт.

Ката коду	Error Message	Description
ERR0009	<List of errors from sdc file>	SDC file туура эмес SDC буйруктарын камтыйт. Мисалы үчүнampле, set_multicycle_path чектөөсүндө ката болгондо: read_sdc буйругун аткарууда ката: infile_жол> file: set_multicycle_path буйругундагы ката: Белгисиз параметр [get_cells {reg_a}].

Example
read_sdc -component {./component/work/ccc0/ccc0_0/ccc0_ccc0_0_PF_CCC.sdc}
9.1.7 read_ndc (Суроо берүү)
Description
NDC оку file компоненттер базасына.
read_ndc -компонентfileаты>
Аргументтер

Параметр	Type	Description
-компонент	—	Бул чектөөлөрдү чыгарганда read_ndc буйругу үчүн милдеттүү желек.
fileаты	String	УККга жол file.

Кайтаруу түрү	Description
0	Буйрук ийгиликтүү болду.
1	Буйрук ишке ашкан жок. Ката бар. Сиз консолдо ката кабарын көрө аласыз.

Каталардын тизмеси

Ката коду	Error Message	Description
ERR0001	Ачылышы мүмкүн эмесfile_жол> file	NDC file жок. Жолду оңдоо керек.
ERR0023	Талап кылынган параметр — AtclParamO_ жок.	Милдеттүү вариант fileаты көрсөтүлгөн эмес.
ERR0023	Талап кылынган параметр — компонент жок.	Компонент опциясы милдеттүү жана көрсөтүлүшү керек.
ERR0000	NDC file 'file_path>' окулбайт.	Көрсөтүлгөн НДК file окуу уруксаттары жок.

Example
read_ndc -компонент {component/work/ccc1/ccc1_0/ccc_comp.ndc}
9.1.8 derive_constraints (Суроо берүү)
Description
Instantiate компоненти SDC fileдизайн деңгээлиндеги маалымат базасына.
туунду_чектөөлөр
Аргументтер

Кайтаруу түрү	Description
0	Буйрук ийгиликтүү болду.
1	Буйрук ишке ашкан жок. Ката бар. Сиз консолдо ката кабарын көрө аласыз.

Каталардын тизмеси

Ката коду	Error Message	Description
ERR0013	Жогорку деңгээл аныкталган эмес	Бул жогорку деңгээлдеги модул же объект көрсөтүлгөн эмес дегенди билдирет. Бул чалууну оңдоо үчүн, чыкылдатыңыз set_top_level буйругу derive_constraints буйругунун алдында.

Example
туунду_чектөөлөр
9.1.9 write_sdc (Суроо берүү)
Description
Чектөө жазат file SDC форматында.
write_sdcfileаты>
Аргументтер

Параметр	Type	Description
<fileаты>	String	SDC жол file түзүлөт. Бул милдеттүү вариант. Эгерде file бар болсо, анын үстүнө жазылат.

Кайтаруу түрү	Description
0	Буйрук ийгиликтүү болду.
1	Буйрук ишке ашкан жок. Ката бар. Сиз консолдо ката кабарын көрө аласыз.

Каталардын тизмеси

Ката коду	Error Message	Description
ERR0003	Ачылышы мүмкүн эмесfile жол> file.	File жол туура эмес. Аталык каталогдордун бар же жок экенин текшериңиз.
ERR0002	SDC file 'file path>' жазууга болбойт.	Көрсөтүлгөн SDC file жазууга уруксаты жок.
ERR0023	Керектүү параметр file аты жок.	SDC file жол милдеттүү вариант жана көрсөтүлүшү керек.

Example
write_sdc “derived.sdc”
9.1.10 write_pdc (Суроо берүү)
Description
Физикалык чектөөлөрдү жазат (Чектөөлөрдү гана чыгарыңыз).
write_pdcfileаты>
Аргументтер

Параметр	Type	Description
<fileаты>	String	ПДКга жол file түзүлөт. Бул милдеттүү вариант. Эгерде file жол бар болсо, анын үстүнө жазылат.

Кайтаруу түрү	Description
0	Буйрук ийгиликтүү болду.
1	Буйрук ишке ашкан жок. Ката бар. Сиз консолдо ката кабарын көрө аласыз.

Каталардын тизмеси

Ката коду	Ката билдирүүлөрү	Description
ERR0003	Ачылышы мүмкүн эмесfile жол> file	The file жол туура эмес. Аталык каталогдордун бар же жок экенин текшериңиз.
ERR0002	PDC file 'file path>' жазууга болбойт.	Көрсөтүлгөн PDC file жазууга уруксаты жок.
ERR0023	Керектүү параметр file аты жок	PDC file жол милдеттүү вариант жана көрсөтүлүшү керек.

Example
write_pdc "derived.pdc"
9.1.11 write_ndc (Суроо берүү)
Description
NDC чектөөлөрүн а түрүндө жазат file.
write_ndcfileаты>
Аргументтер

Параметр	Type	Description
fileаты	String	УККга жол file түзүлөт. Бул милдеттүү вариант. Эгерде file бар болсо, анын үстүнө жазылат.

Кайтаруу түрү	Description
0	Буйрук ийгиликтүү болду.
1	Буйрук ишке ашкан жок. Ката бар. Сиз консолдо ката кабарын көрө аласыз.

Каталардын тизмеси

Ката коду	Ката билдирүүлөрү	Description
ERR0003	Ачылышы мүмкүн эмесfile_жол> file.	File жол туура эмес. Аталык каталогдор жок.
ERR0002	NDC file 'file_path>' жазууга болбойт.	Көрсөтүлгөн НДК file жазууга уруксаты жок.
ERR0023	_AtclParamO_ талап кылынган параметр жок.	NDC file жол милдеттүү вариант жана көрсөтүлүшү керек.

Example
write_ndc “derived.ndc”
9.1.12 add_include_path (Суроо берүү)
Description
Издөө үчүн жолду камтыйт fileRTL окуп жатканда files.
жолду_кошуу
Аргументтер

Параметр	Type	Description
каталог	String	Издөө үчүн жолду камтыйт fileRTL окуп жатканда fileс. Бул параметр милдеттүү болуп саналат.

Кайтаруу түрү	Description
0	Буйрук ийгиликтүү болду.

Кайтаруу түрү	Description
1	Буйрук ишке ашкан жок. Ката бар. Сиз консолдо ката кабарын көрө аласыз.

Каталардын тизмеси

Ката коду	Error Message	Description
ERR0023	Жолду камтыган талап кылынган параметр жок.	Каталог опциясы милдеттүү жана берилиши керек.

Эскертүү: Эгерде каталог жолу туура эмес, анда add_include_path катасыз өткөрүлөт.
Бирок, read_verilog/read_vhd буйруктары Verific талдоочусунун айынан ишке ашпай калат.
Example
add_include_path компоненти/жумуш/COREABC0/COREABC0_0/rtl/vlog/core

Кайра карап чыгуу таржымалы (Суроо бериңиз)

Кайра карап чыгуу тарыхы документке киргизилген өзгөртүүлөрдү сүрөттөйт. Өзгөртүүлөр эң акыркы басылмадан баштап кайра карап чыгуу боюнча тизмеленген.

Ревизия	Дата	Description
F	08/2024	Бул редакцияга төмөнкүдөй өзгөртүүлөр киргизилди: • Жаңыртылган бөлүм В тиркемеси — Симуляциялык китепканаларды симуляциялык чөйрөгө импорттоо.
E	08/2024	Бул редакцияга төмөнкүдөй өзгөртүүлөр киргизилди: • Жаңыртылган бөлүм бүттүview. • Жаңыртылган бөлүм Туунду SDC File. • Жаңыртылган бөлүм В тиркемеси — Симуляциялык китепканаларды симуляциялык чөйрөгө импорттоо.
D	02/2024	Бул документ Libero 2024.1 SoC Design Suite менен v2023.2 өзгөрүүсүз чыгарылат. Жаңыртылган бөлүм derive_constraints утилитасы менен иштөө
C	08/2023	Бул документ Libero 2023.2 SoC Design Suite менен v2023.1 өзгөрүүсүз чыгарылат.
B	04/2023	Бул документ Libero 2023.1 SoC Design Suite менен v2022.3 өзгөрүүсүз чыгарылат.
A	12/2022	Баштапкы ревизия.

Microchip FPGA колдоо
Microchip FPGA продуктылар тобу ар кандай колдоо кызматтары менен өз өнүмдөрүн колдойт, анын ичинде Кардарларды тейлөө, Кардарларды техникалык колдоо борбору, webсайты жана дүйнөлүк сатуу кеңселери.
Кардарларга колдоо кызматы менен байланышуудан мурун Microchip онлайн ресурстарына баруу сунушталат, анткени алардын суроолоруна жооп берилген болушу мүмкүн.
аркылуу Техникалык колдоо борборуна кайрылыңыз webсайтында www.microchip.com/support. FPGA түзмөгүнүн бөлүгүнүн номерин айтып, тиешелүү иштин категориясын тандаңыз жана дизайнды жүктөңүз fileс техникалык колдоо ишин түзүү учурунда.
Продукциянын баасы, өнүмдөрдү жаңыртуу, жаңыртуу маалыматы, буйрутма статусу жана авторизация сыяктуу техникалык эмес колдоо үчүн Кардарларды тейлөө кызматы менен байланышыңыз.

• Түндүк Америкадан 800.262.1060 телефонуна чалыңыз
• Башка өлкөлөрдөн 650.318.4460 телефонуна чалыңыз
• Факс, дүйнөнүн каалаган жеринен, 650.318.8044

Микрочип маалыматы
Микрочип Webсайт
Microchip биздин аркылуу онлайн колдоо көрсөтөт webсайтында www.microchip.com/. Бул webсайт жасоо үчүн колдонулат fileс жана маалымат кардарларга оңой жеткиликтүү. жеткиликтүү мазмундун кээ бирлери төмөнкүлөрдү камтыйт:

• Продукт колдоо – Маалымат баракчалары жана каталар, колдонмонун эскертүүлөрү жана сampпрограммалар, дизайн ресурстары, колдонуучунун колдонмолору жана аппараттык камсыздоо документтери, акыркы программалык камсыздоо релиздери жана архивдик программа
• Жалпы техникалык колдоо – Көбүнчө берилүүчү суроолор (FAQ), техникалык колдоо сурамдары, онлайн талкуу топтору, Microchip дизайн өнөктөш программасынын мүчөлөрүнүн тизмеси
• Микрочиптин бизнеси – Продукцияны тандоо жана буйрутма берүү боюнча колдонмолор, Microchipтин акыркы пресс-релиздери, семинарлардын жана иш-чаралардын тизмеси, Microchip сатуу кеңселеринин тизмеси, дистрибьюторлор жана фабрика өкүлдөрү

Продукцияны өзгөртүү жөнүндө кабарлоо кызматы
Микрочиптин өнүмдөрүн өзгөртүү боюнча эскертме кызматы кардарларды Microchip өнүмдөрүнөн кабардар кылып турууга жардам берет. Белгилүү бир продукт үй-бүлөсүнө же кызыккан өнүктүрүү куралына байланыштуу өзгөрүүлөр, жаңыртуулар, оңдоолор же каталар болгондо, жазылуучулар электрондук почта билдирүүсүн алышат. Катталуу үчүн, өтүңүз www.microchip.com/pcn жана каттоо көрсөтмөлөрүн аткарыңыз.

Кардарларды колдоо
Microchip өнүмдөрүн колдонуучулар бир нече каналдар аркылуу жардам ала алышат:

• Дистрибьютор же өкүл
• Жергиликтүү сатуу кеңсеси
• Embedded Solutions Engineer (ESE)
• Техникалык колдоо

Кардарлар колдоо үчүн дистрибьюторуна, өкүлүнө же ESEге кайрылышы керек. Кардарларга жардам берүү үчүн жергиликтүү сатуу кеңселери да бар. Бул документте сатуу кеңселеринин жана жайгашкан жерлердин тизмеси камтылган. Техникалык колдоо аркылуу жеткиликтүү болот webсайт: www.microchip.com/support
Микрочип түзмөктөрүнүн кодун коргоо өзгөчөлүгү
Microchip өнүмдөрүндөгү кодду коргоо функциясынын төмөнкү маалыматтарына көңүл буруңуз:

• Микрочип өнүмдөрү алардын микрочиптин маалымат баракчасында камтылган спецификацияларга жооп берет.
• Microchip анын өнүмдөрүнүн үй-бүлөсү максаттуу түрдө, иштөө спецификацияларында жана кадимки шарттарда колдонулганда коопсуз деп эсептейт.
• Микрочип өзүнүн интеллектуалдык менчик укуктарын баалайт жана агрессивдүү түрдө коргойт. Microchip продуктунун кодду коргоо функцияларын бузуу аракеттерине катуу тыюу салынат жана Digital Millennium Автордук укук Актынын бузулушу мүмкүн.
• Microchip же башка жарым өткөргүч өндүрүүчүсү да анын кодунун коопсуздугуна кепилдик бере албайт. Кодду коргоо биз буюмдун "сынгыс" экенине кепилдик беребиз дегенди билдирбейт. Кодду коргоо дайыма өнүгүп турат. Микрочип биздин өнүмдөрдүн кодду коргоо функцияларын тынымсыз өркүндөтүүгө умтулат.

Юридикалык эскертүү
Бул басылма жана андагы маалымат Microchip өнүмдөрү менен гана колдонулушу мүмкүн, анын ичинде Microchip өнүмдөрүн сиздин тиркемеңиз менен долбоорлоо, сыноо жана интеграциялоо үчүн. Бул маалыматты башка жол менен колдонуу бул шарттарды бузат. Түзмөктүн тиркемелери тууралуу маалымат сизге ыңгайлуу болушу үчүн гана берилет жана жаңыртуулар менен алмаштырылышы мүмкүн. Колдонмоңуз сиздин спецификацияларыңызга жооп бериши үчүн сиздин милдетиңиз. Кошумча колдоо үчүн жергиликтүү Microchip сатуу кеңсеңизге кайрылыңыз же бул жерден кошумча колдоо алыңыз www.microchip.com/en-us/support/design-help/client-support-services.
БУЛ МААЛЫМАТ МИКРОЧИП МЕНЕН «БОЛГОНДОЙ» БЕРИЛГЕН. MICROCHIP эч кандай ачык же кыйыр түрдө, жазуу түрүндөгү же оозеки, мыйзамдуу же башка ТҮРДӨГҮ МААЛЫМАТТАРГА КАТТАЛБАЙТ, МАКСАТКА ЖАНА КЕПИЛДИКТЕРГЕ ЖАРАКЧЫЛЫК ОНУН АБАЛЫНА, САПАТЫНА ЖЕ АТКАРУУСУНА БАЙЛАНЫШТУУ. ЭЧ КАЧАН МИКРОЧИП КЫЙЫР ЭМЕС, АТАЙЫН, ЖАЗАЛУУЧУ, КОЧУШУП ЖАТКАН ЖЕ ЖОГОРУЛАТУУГА, ЗЫЯНДАРГА, БААСЫГА ЖЕ КАЧАН ЭМНЕ ЭМЕС, РОЧИПКЕ КЕҢЕШ БЕРИЛДИ МҮМКҮНЧҮЛҮКТӨР ЖЕ ЗЫЯНДАР АЛЫНГАН. МЫЙЗАМ ТАРАПКАН ТОЛУК ДАЛАМДА МИКРОЧИПТИН БААРДЫК ДОоматтар боюнча ЖООПКЕРЧИЛИГИ МААЛЫМАТТАРГА ЖЕ АНЫ ПАЙДАЛАНУУГА БАЙЛАНЫШТУУ ЭМЕС ЖӨЛӨМӨНҮН СӨЛМӨГҮНӨН АШПАЙТ .
Микрочип түзүлүштөрүн жашоону колдоо жана/же коопсуздук тиркемелеринде колдонуу толугу менен сатып алуучунун алдында болот жана сатып алуучу микрочипти мындай колдонуудан келип чыккан бардык жана бардык зыяндардан, доолордон, доолордон же чыгашалардан коргоого, ордун толтурууга жана зыянсыз кармоого макул болот. Эгерде башкасы көрсөтүлбөсө, эч кандай лицензия кыйыр түрдө же башка түрдө Microchip интеллектуалдык менчик укуктарына ылайык берилбейт.
Соода белгилери
Микрочиптин аты жана логотиби, Microchip логотиби, Adaptec, AVR, AVR логотиби, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, maMDlu, maMDlu MediaLB, megaAVR, Microsemi, Microsemi логотиби, MOST, MOST логотиби, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32 логотиби, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST Logometre, Supericom, Sym , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron жана XMEGA - АКШда жана башка өлкөлөрдө Microchip Technology Incorporated компаниясынын катталган соода белгилери.
AgileSwitch, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed ​​Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, ProASIC Plus логотиби, Quiet-Wire, SmartFyn, SWld TimeCesium, TimeHub, TimePictra, TimeProvider жана ZL АКШдагы Microchip Technology Incorporated компаниясынын катталган соода белгилери.
Коңшу ачкычты басуу, AKS, санариптик доорго карата аналогдук, каалаган конденсатор, AnyIn, AnyOut, кеңейтилген которуштуруу, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoCompanion, CryptoCompanion, D.PDIClDPDYNDS, жашты тууралоо , DAM, ECAN, Espresso T1S, EtherGREEN, EyeOpen, GridTime, IdealBridge, IGaT, In-Circuit Serial Programming, ICSP, INICnet, Intelligent Paralleling, IntelliMOS, Чиптер аралык туташуу, JitterBlocker, Knob-on-Display, MarginCry, максView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB тастыкталган логотип, MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, Баардык нерсени билүүчү код түзүү, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS 7, Power MOS 4, PowerSiure , QMatrix, REAL ICE, Ripple Blocker, RTAX, RTGXNUMX, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, Synch Endurance , Trusted Time, TSHARC, Turing, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect жана ZENA - Microchip Technology Incorporated компаниясынын АКШдагы жана башка өлкөлөрдө соода белгилери.
SQTP - АКШдагы Microchip Technology Incorporated компаниясынын тейлөө белгиси
Adaptec логотиби, Frequency on Demand, Silicon Storage Technology жана Symmcom башка өлкөлөрдө Microchip Technology Inc. компаниясынын катталган соода белгилери болуп саналат.
GestIC башка өлкөлөрдө Microchip Technology Germany II GmbH & Co. KG, Microchip Technology Inc. туунду компаниясынын катталган соода белгиси.
Бул жерде айтылган бардык башка соода белгилери алардын тиешелүү компанияларынын менчиги болуп саналат.
2024, Microchip Technology Incorporated жана анын туунду компаниялары. Бардык укуктар корголгон.
ISBN: 978-1-6683-0183-8
Сапатты башкаруу системасы
Microchip сапатты башкаруу системалары тууралуу маалымат алуу үчүн, кириңиз www.microchip.com/quality.
Дүйнөлүк сатуу жана тейлөө

АМЕРИКА	АЗИЯ/ТЫНЧ ОФИКА	АЗИЯ/ТЫНЧ ОФИКА	ЕВРОПА
Корпоративдик кеңсе 2355 West Chandler Blvd. Чандлер, AZ 85224-6199 Тел: 480-792-7200 Факс: 480-792-7277 Техникалык колдоо: www.microchip.com/support Web Дарек: www.microchip.com Атланта Дулут, GA Тел: 678-957-9614 Факс: 678-957-1455 Остин, TX Тел: 512-257-3370 Бостон Вестборо, MA Тел: 774-760-0087 Факс: 774-760-0088 Чикаго Itasca, IL Тел: 630-285-0071 Факс: 630-285-0075 Даллас Аддисон, Техас Тел: 972-818-7423 Факс: 972-818-2924 Детройт Нови, MI Тел: 248-848-4000 Хьюстон, TX Тел: 281-894-5983 Индианаполис Ноблсвилл, ИН Тел: 317-773-8323 Факс: 317-773-5453 Тел: 317-536-2380 Лос-Анжелес Mission Viejo, CA Тел: 949-462-9523 Факс: 949-462-9608 Тел: 951-273-7800 Роли, NC Тел: 919-844-7510 Нью-Йорк, Нью-Йорк Тел: 631-435-6000 Сан-Хосе, CA Тел: 408-735-9110 Тел: 408-436-4270 Канада – Торонто Тел: 905-695-1980 Факс: 905-695-2078	Австралия – Сидней Тел: 61-2-9868-6733 Кытай – Пекин Тел: 86-10-8569-7000 Кытай – Чэнду Тел: 86-28-8665-5511 Кытай – Чунцин Тел: 86-23-8980-9588 Кытай – Дунгуан Тел: 86-769-8702-9880 Кытай – Гуанчжоу Тел: 86-20-8755-8029 Кытай – Ханчжоу Тел: 86-571-8792-8115 Кытай – Гонконг САР Тел: 852-2943-5100 Кытай – Нанкин Тел: 86-25-8473-2460 Кытай – Циндао Тел: 86-532-8502-7355 Кытай – Шанхай Тел: 86-21-3326-8000 Кытай – Шэньян Тел: 86-24-2334-2829 Кытай – Шэньчжэнь Тел: 86-755-8864-2200 Кытай – Сучжоу Тел: 86-186-6233-1526 Кытай - Ухань Тел: 86-27-5980-5300 Кытай – Сиань Тел: 86-29-8833-7252 Кытай – Сямэнь Тел: 86-592-2388138 Кытай – Чжухай Тел: 86-756-3210040	Индия – Бангалор Тел: 91-80-3090-4444 Индия – Нью-Дели Тел: 91-11-4160-8631 Индия - Пуна Тел: 91-20-4121-0141 Япония – Осака Тел: 81-6-6152-7160 Япония – Токио Тел: 81-3-6880- 3770 Корея – Тэгу Тел: 82-53-744-4301 Корея – Сеул Тел: 82-2-554-7200 Малайзия – Куала-Лумпур Тел: 60-3-7651-7906 Малайзия – Пенанг Тел: 60-4-227-8870 Филиппин – Манила Тел: 63-2-634-9065 Сингапур Тел: 65-6334-8870 Тайвань – Хсин Чу Тел: 886-3-577-8366 Тайвань – Каосюнг Тел: 886-7-213-7830 Тайвань – Тайбэй Тел: 886-2-2508-8600 Таиланд – Бангкок Тел: 66-2-694-1351 Вьетнам – Хо Ши Мин Тел: 84-28-5448-2100	Австрия – Велс Тел: 43-7242-2244-39 Факс: 43-7242-2244-393 Дания – Копенгаген Тел: 45-4485-5910 Факс: 45-4485-2829 Финляндия – Эспоо Тел: 358-9-4520-820 Франция – Париж Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Германия – Гарчинг Тел: 49-8931-9700 Германия – Хаан Тел: 49-2129-3766400 Германия – Хайльбронн Тел: 49-7131-72400 Германия – Карлсруэ Тел: 49-721-625370 Германия – Мюнхен Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Германия – Розенхайм Тел: 49-8031-354-560 Израиль – Ход Хашарон Тел: 972-9-775-5100 Италия – Милан Тел: 39-0331-742611 Факс: 39-0331-466781 Италия – Падова Тел: 39-049-7625286 Нидерланды – Друнен Тел: 31-416-690399 Факс: 31-416-690340 Норвегия – Тронхейм Тел: 47-72884388 Польша – Варшава Тел: 48-22-3325737 Румыния – Бухарест Tel: 40-21-407-87-50 Испания – Мадрид Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Швеция – Гетеберг Tel: 46-31-704-60-40 Швеция – Стокгольм Тел: 46-8-5090-4654 Улуу Британия - Вокингем Тел: 44-118-921-5800 Факс: 44-118-921-5820

Документтер / Ресурстар

MICROCHIP DS00004807F PolarFire Family FPGA Custom Flow [pdf] Колдонуучунун колдонмосу DS00004807F PolarFire Family FPGA Custom Flow, DS00004807F, PolarFire Family FPGA Custom Flow, Family FPGA Custom Flow, Custom Flow, Flow

Шилтемелер

• User Manual