میکروچیپ - آرم راهنمای کاربر PolarFire Family FPGA Flow Custom
Libero SoC نسخه 2024.2

مطالب پنهان کردن
1 مقدمه (سؤال بپرسید)
2 تمام شدview (یک سوال بپرسید)
3 پیکربندی کامپوننت (سوال بپرسید)
4 ایجاد محدودیت (سؤال بپرسید)
5 ترکیب طرح خود (سوال بپرسید)
6 شبیه سازی طراحی شما (سؤال بپرسید)
7 پیاده سازی طرح شما (سؤال بپرسید)
8 پیوست الف-سampمحدودیت‌های SDC (سوالی بپرسید)
9 پیوست ج - استخراج محدودیت‌ها (سوالی بپرسید)
10 تاریخچه تجدید نظر (سؤال بپرسید)
11 اسناد / منابع
11.1 مراجع

مقدمه (یک سوال بپرسید)

نرم‌افزار Libero System-on-Chip (SoC) یک محیط طراحی کاملاً یکپارچه Field Programmable Gate Array (FPGA) را ارائه می‌دهد. با این حال، ممکن است تعداد کمی از کاربران بخواهند از ابزارهای سنتز و شبیه‌سازی شخص ثالث خارج از محیط Libero SoC استفاده کنند. اکنون Libero می‌تواند در محیط طراحی FPGA ادغام شود. توصیه می‌شود از Libero SoC برای مدیریت کل جریان طراحی FPGA استفاده شود.
این راهنمای کاربر، جریان سفارشی برای دستگاه‌های PolarFire و خانواده PolarFire SoC را شرح می‌دهد، فرآیندی برای ادغام Libero به عنوان بخشی از جریان طراحی FPGA بزرگتر. خانواده‌های دستگاه‌های پشتیبانی‌شده® جدول زیر خانواده‌های دستگاه‌هایی را که Libero SoC از آنها پشتیبانی می‌کند، فهرست می‌کند. با این حال، برخی از اطلاعات موجود در این راهنما ممکن است فقط برای یک خانواده خاص از دستگاه‌ها اعمال شود. در این مورد، چنین اطلاعاتی به وضوح مشخص شده‌اند.
جدول 1. خانواده دستگاه های پشتیبانی شده توسط Libero SoC

خانواده دستگاه توضیحات
PolarFire® FPGA های PolarFire کمترین توان مصرفی صنعت را در تراکم‌های متوسط ​​​​با امنیت و قابلیت اطمینان استثنایی ارائه می‌دهند.
PolarFire SoC PolarFire SoC اولین SoC FPGA با یک خوشه CPU RISC-V قطعی و منسجم و یک زیرسیستم حافظه L2 قطعی است که امکان اجرای برنامه‌های لینوکس و بلادرنگ را فراهم می‌کند.

تمام شدview (یک سوال بپرسید)

در حالی که Libero SoC یک محیط طراحی کاملاً یکپارچه برای توسعه طراحی‌های SoC و FPGA فراهم می‌کند، همچنین انعطاف‌پذیری را برای اجرای سنتز و شبیه‌سازی با ابزارهای شخص ثالث در خارج از محیط Libero SoC فراهم می‌کند. با این حال، برخی از مراحل طراحی باید در محیط Libero SoC باقی بماند.
جدول زیر مراحل اصلی در جریان طراحی FPGA را فهرست می کند و مراحلی را که Libero SoC باید برای آنها استفاده شود را نشان می دهد.
جدول 1-1. جریان طراحی FPGA

مرحله جریان طراحی باید از لیبرو استفاده کرد توضیحات
ورودی طراحی: HDL خیر در صورت تمایل از ویرایشگر/بررسی کننده HDL شخص ثالث خارج از Libero® SoC استفاده کنید.
مدخل طراحی: Configurators بله اولین پروژه Libero را برای تولید اجزای هسته کاتالوگ IP ایجاد کنید.
تولید خودکار محدودیت PDC/SDC خیر محدودیت های مشتق شده به تمام HDL نیاز دارند fileو یک ابزار derived_constraints هنگام اجرا در خارج از Libero SoC، همانطور که در پیوست C - محدودیت‌های مشتق توضیح داده شده است.
شبیه سازی خیر در صورت تمایل از ابزار شخص ثالث خارج از Libero SoC استفاده کنید. نیاز به دانلود کتابخانه های شبیه سازی از پیش کامپایل شده برای دستگاه هدف، شبیه ساز هدف، و نسخه هدف Libero مورد استفاده برای اجرای باطن.
سنتز خیر در صورت تمایل از ابزار شخص ثالث خارج از Libero SoC استفاده کنید.
پیاده‌سازی طراحی: مدیریت محدودیت‌ها، کامپایل لیست شبکه، مکان‌یابی و مسیریابی (به بخش بعد مراجعه کنید)view) بله پروژه دوم Libero را برای اجرای Backend ایجاد کنید.
تایید زمان و قدرت بله در پروژه دوم لیبرو بمانید.
پیکربندی داده‌ها و حافظه‌های مقداردهی اولیه طراحی بله از این ابزار برای مدیریت انواع حافظه ها و مقداردهی اولیه طراحی در دستگاه استفاده کنید. در پروژه دوم بمانید
برنامه نویسی File نسل بله در پروژه دوم بمانید

میکروچیپ DS00004807F خانواده PolarFire FPGA جریان سفارشی - آیکون مهم: شما باید کتابخانه‌های از پیش کامپایل شده موجود در کتابخانه‌های شبیه‌سازی از پیش کامپایل‌شده صفحه‌ای برای استفاده از یک شبیه‌ساز شخص ثالث.
در یک جریان FPGA فابریک خالص، طرح خود را با استفاده از HDL یا ورودی شماتیک وارد کنید و مستقیماً آن را منتقل کنید.
به ابزارهای سنتز. این جریان هنوز پشتیبانی می‌شود. FPGA های PolarFire و PolarFire SoC از اهمیت قابل توجهی برخوردارند.
بلوک‌های IP سخت اختصاصی که نیاز به استفاده از هسته‌های پیکربندی (SgCores) از IP Libero SoC دارند
کاتالوگ. برای هر بلوکی که شامل عملکرد SoC است، رسیدگی ویژه لازم است:

  • PolarFire
    – PF_UPROM
    – خدمات سیستم PF
    – PF_CCC
    – بخش پی اف سی ال کی
    – PF_CRYPTO
    – PF_DRI
    – PF_INIT_MONITOR
    – PF_NGMUX
    – PF_OSC
    – رم‌ها (TPSRAM، DPSRAM، URAM)
    – PF_SRAM_AHBL_AXI
    – PF_XCVR_ERM
    – PF_XCVR_REF_CLK
    – PF_TX_PLL
    – PF_PCIE
    – PF_IO
    – PF_IOD_CDR
    – PF_IOD_CDR_CCC
    – PF_IOD_GENERIC_RX
    – PF_IOD_GENERIC_TX
    – PF_IOD_GENERIC_TX_CCC
    – PF_RGMII_TO_GMII
    – PF_IOD_OCTAL_DDR
    – PF_DDR3
    – PF_DDR4
    – PF_LPDDR3
    – PF_QDR
    – PF_CORESMARTBERT
    – پی اف_تیAMPER
    – PF_TVS، و غیره.

علاوه بر SgCore های ذکر شده قبلی، تعداد زیادی IP نرم افزاری DirectCore برای خانواده های دستگاه PolarFire و PolarFire SoC در کاتالوگ Libero SoC موجود است که از منابع فابریک FPGA استفاده می کنند.
برای ورود به طراحی، اگر از هر یک از اجزای قبلی استفاده می‌کنید، باید از Libero SoC برای بخشی از ورودی طراحی (پیکربندی اجزا) استفاده کنید، اما می‌توانید بقیه ورودی طراحی خود (ورودی HDL و غیره) را خارج از Libero ادامه دهید. برای مدیریت جریان طراحی FPGA خارج از Libero، مراحل ارائه شده در بقیه این راهنما را دنبال کنید.
۱.۱ چرخه عمر قطعه (یک سوال بپرسید)
مراحل زیر چرخه عمر یک جزء SoC را شرح می دهد و دستورالعمل هایی در مورد نحوه مدیریت داده ها ارائه می دهد.

  1. کامپوننت را با استفاده از پیکربندی آن در Libero SoC تولید کنید. این کار انواع داده‌های زیر را تولید می‌کند:
    – اچ دی ال files
    - حافظه files
    – محرک و شبیه‌سازی files
    – SDC کامپوننت file
  2. برای HDL files، با استفاده از ابزار/فرآیند ورود طراحی خارجی، آنها را در بقیه طراحی HDL نمونه سازی و ادغام کنید.
  3. حافظه تامین files و محرک fileبه ابزار شبیه‌سازی شما.
  4. تامین قطعات SDC file برای جزئیات بیشتر به پیوست ج - استخراج محدودیت‌ها - مراجعه کنید.
  5. شما باید یک پروژه Libero دوم ایجاد کنید، که در آن لیست شبکه پس از سنتز و فراداده‌های مؤلفه خود را وارد کنید، و بدین ترتیب ارتباط بین آنچه تولید کرده‌اید و آنچه برنامه‌ریزی می‌کنید را تکمیل کنید.

۱.۲ ایجاد پروژه Libero SoC (یک سوال بپرسید)
برخی از مراحل طراحی باید در محیط Libero SoC اجرا شوند (جدول 1-1). برای اجرای این مراحل، باید دو پروژه Libero SoC ایجاد کنید. پروژه اول برای پیکربندی و تولید اجزای طراحی و پروژه دوم برای اجرای فیزیکی طراحی سطح بالا استفاده می شود.
۱.۳ جریان سفارشی (یک سوال بپرسید)
شکل زیر نشان می دهد:

  • Libero SoC می‌تواند به عنوان بخشی از جریان طراحی FPGA بزرگتر با ابزارهای سنتز و شبیه‌سازی شخص ثالث خارج از محیط Libero SoC ادغام شود.
  • مراحل مختلفی در این جریان دخیل است، از ایجاد طرح و دوخت گرفته تا برنامه‌ریزی دستگاه.
  • تبادل داده‌ها (ورودی‌ها و خروجی‌ها) که باید در هر مرحله از جریان طراحی رخ دهد.

میکروچیپ DS00004807F خانواده PolarFire FPGA جریان سفارشی - جریان سفارشی Overviewمیکروچیپ DS00004807F خانواده PolarFire FPGA جریان سفارشی - آیکون 1 نکته:

  1. SNVM.cfg، UPROM.cfg
  2. *.mem file تولید برای شبیه‌سازی: pa4rtupromgen.exe فایل UPROM.cfg را به عنوان ورودی دریافت کرده و UPROM.mem را تولید می‌کند.

مراحل زیر در جریان سفارشی‌سازی آمده است:

  1. پیکربندی و تولید قطعات:
    الف اولین پروژه Libero را ایجاد کنید (برای خدمت به عنوان یک پروژه مرجع).
    ب. هسته را از کاتالوگ انتخاب کنید. روی هسته دوبار کلیک کنید تا نامی برای آن تعیین کنید و آن را پیکربندی کنید.
    این به طور خودکار داده‌های کامپوننت را اکسپورت می‌کند و fileس یک Component Manifests نیز تولید می شود. برای جزئیات بیشتر به مانیفست های مؤلفه مراجعه کنید. برای جزئیات بیشتر، پیکربندی مؤلفه را ببینید.
  2. طراحی RTL خود را خارج از Libero تکمیل کنید:
    الف. نمونه‌سازی کامپوننت HDL files.
    ب محل HDL files در Component Manifests فهرست شده است files.
  3. محدودیت‌های SDC را برای اجزا ایجاد کنید. از ابزار Derive Constraints برای ایجاد محدودیت زمان‌بندی استفاده کنید. file(SDC) بر اساس:
    الف) مؤلفه HDL files
    ب جزء SDC files
    ج کاربر HDL files
    برای جزئیات بیشتر، به پیوست ج - محدودیت‌های مشتق‌شده مراجعه کنید.
  4. ابزار سنتز/ابزار شبیه‌سازی:
    الف) دریافت HDL files، محرک files و داده های مؤلفه از مکان های خاص همانطور که در مانیفست های مؤلفه ذکر شده است.
    ب طراحی را با ابزارهای شخص ثالث خارج از Libero SoC ترکیب و شبیه سازی کنید.
  5. دومین پروژه (پیاده‌سازی) Libero خود را ایجاد کنید.
  6. سنتز را از زنجیره ابزار جریان طراحی حذف کنید (پروژه > تنظیمات پروژه > جریان طراحی > تیک گزینه فعال کردن سنتز را بردارید).
  7. منبع طراحی را وارد کنید files (لیست نت پس از سنتز *.vm از ابزار سنتز):
    – وارد کردن لیست نت پس از سنتز *.vm (File>واردات> Netlist Verilog Synthesized (VM)).
    – فراداده‌ی کامپوننت *.cfg files برای uPROM و/یا sNVM.
  8. هر جزء بلوک Libero SoC را وارد کنید fileس بلوک files باید در *.cxz باشد file قالب
    برای اطلاعات بیشتر در مورد نحوه ایجاد بلوک، به [لینک] مراجعه کنید. راهنمای کاربر PolarFire Block Flow.
  9. محدودیت‌های طراحی را وارد کنید:
    - محدودیت ورودی/خروجی واردات files (مدیر محدودیت > I/OAttributes > Import).
    - وارد کردن نقشه‌های طبقه *.pdc files (مدیر محدودیت > برنامه ریز طبقه > واردات).
    - محدودیت زمانی *.sdc را وارد کنید files (مدیر محدودیت ها > زمان بندی > واردات). SDC را وارد کنید file از طریق ابزار محدودیت استخراج تولید شده است.
    – محدودیت *.ndc را وارد کنید files (مدیر محدودیت > NetlistAttributes > Import)، در صورت وجود.
  10. محدودیت file و ارتباط ابزار
    – در Constraint Manager، فایل *.pdc را مرتبط کنید files به مکان و مسیر، *.sdc files برای تأیید مکان و مسیر و زمان، و *.ndc files برای کامپایل Netlist.
  11. اجرای کامل طرح
    - مکان‌یابی و مسیریابی، تأیید زمان‌بندی و توان، پیکربندی داده‌ها و حافظه‌های اولیه طراحی و برنامه‌نویسی file نسل
  12. اعتبارسنجی طرح
    – طراحی را روی FPGA اعتبارسنجی کنید و در صورت لزوم با استفاده از ابزارهای طراحی ارائه شده در مجموعه طراحی Libero SoC، اشکال‌زدایی کنید.

پیکربندی کامپوننت (یک سوال بپرسید)

اولین قدم در جریان سفارشی، پیکربندی اجزای شما با استفاده از یک پروژه مرجع Libero (که در جدول 1-1 به آن اولین پروژه Libero نیز گفته می‌شود) است. در مراحل بعدی، از داده‌های این پروژه مرجع استفاده می‌کنید.
اگر از هر مؤلفه ای استفاده می کنید که قبلاً لیست شده است، در قسمت Overview در طراحی خود، مراحل توضیح داده شده در این بخش را انجام دهید.
اگر از هیچ یک از مؤلفه های بالا استفاده نمی کنید، می توانید RTL خود را خارج از Libero بنویسید و مستقیماً آن را به ابزارهای سنتز و شبیه سازی خود وارد کنید. سپس می‌توانید به بخش پس سنتز بروید و فقط فهرست شبکه *.vm پس سنتز خود را به پروژه اجرای نهایی لیبرو (که در جدول 1-1 پروژه دوم لیبرو نیز نامیده می‌شود) وارد کنید.
۲.۱ پیکربندی کامپوننت با استفاده از Libero (یک سوال بپرسید)
پس از انتخاب اجزایی که باید از لیست قبلی استفاده شوند، مراحل زیر را انجام دهید:

  1. ایجاد یک پروژه جدید Libero (پیکربندی و تولید هسته): دستگاه و خانواده‌ای را که طرح نهایی خود را برای آن هدف قرار می‌دهید، انتخاب کنید.
  2. از یک یا چند هسته ذکر شده در Custom Flow استفاده کنید.
    الف یک SmartDesign ایجاد کنید و هسته مورد نظر را پیکربندی کنید و آن را در جزء SmartDesign نمونه سازی کنید.
    ب همه پین ​​ها را به سطح بالایی ارتقا دهید.
    ج SmartDesign را ایجاد کنید.
    د ابزار Simulate (هر یک از گزینه های Pre-Synthesis یا Post-Synthesis یا Post-Layout) را برای فراخوانی شبیه ساز دوبار کلیک کنید. پس از فراخوانی شبیه ساز می توانید از آن خارج شوید. این مرحله شبیه سازی را ایجاد می کند fileبرای پروژه شما ضروری است

میکروچیپ DS00004807F خانواده PolarFire FPGA جریان سفارشی - آیکون 1 نکته: شما اگر می‌خواهید طرح خود را خارج از Libero شبیه‌سازی کنید، باید این مرحله را انجام دهید.
برای اطلاعات بیشتر به شبیه سازی طراحی خود مراجعه کنید.
ه. پروژه خود را ذخیره کنید - این پروژه مرجع شماست.
۲.۲ مانیفست‌های کامپوننت (یک سوال بپرسید)
هنگامی که اجزای خود را تولید می کنید، مجموعه ای از files برای هر جزء تولید می شود. گزارش مانیفست مؤلفه جزئیات مجموعه ای از files تولید شده و در هر مرحله بعدی (سنتز، شبیه سازی، تولید سفت افزار و غیره) استفاده می شود. این گزارش مکان تمام موارد تولید شده را به شما می دهد fileبرای ادامه با جریان سفارشی مورد نیاز است. می‌توانید در قسمت گزارش‌ها به مانیفست مؤلفه دسترسی پیدا کنید: روی طراحی > گزارش‌ها کلیک کنید تا برگه گزارش‌ها باز شود. در برگه گزارش ها، مجموعه ای از manifest.txt را مشاهده می کنید files (به پایان رسیدview)، یکی برای هر مؤلفه ای که تولید کرده اید.
نکته: برای دیدن مانیفست کامپوننت، باید یک کامپوننت یا ماژول را به عنوان '"root"' تنظیم کنید. file محتویات در برگه گزارش ها
از طرف دیگر، می توانید به گزارش مانیفست فردی دسترسی داشته باشید files برای هر جزء اصلی تولید شده یا جزء SmartDesign از /کامپوننت/کار/ / / _manifest.txt یا /کامپوننت/کار/ / _manifest.txt. همچنین می توانید به مانیفست دسترسی داشته باشید file محتویات هر مؤلفه از برگه مؤلفه‌های جدید در Libero تولید می‌شود، جایی که file مکان ها با توجه به فهرست پروژه ذکر شده است.میکروچیپ DS00004807F خانواده PolarFire FPGA جریان سفارشی - برگه گزارش‌های Liberoبر گزارش‌های مانیفست مؤلفه‌های زیر تمرکز کنید:

  • اگر هسته‌ها را در یک SmartDesign نمونه‌سازی کرده‌اید، موارد زیر را بخوانید file _manifest.txt.
  • اگر کامپوننت‌هایی برای هسته‌ها ایجاد کرده‌اید، موارد زیر را بخوانید ‎_manifest.txt.‎‏ (فایل مانیفست_فایل متنی)

شما باید از همه گزارش‌های Component Manifests استفاده کنید که در طراحی شما اعمال می‌شود. برای مثالampاگر پروژه شما دارای SmartDesign با یک یا چند جزء اصلی است و قصد دارید از همه آنها در طراحی نهایی خود استفاده کنید، باید انتخاب کنید fileدر گزارش های Component Manifests از تمام آن مؤلفه ها برای استفاده در جریان طراحی شما فهرست شده است.
2.3 تفسیر مانیفست Fileس (یک سوال بپرسید)
وقتی یک مانیفست مؤلفه را باز می کنید file، مسیرهایی را می بینید که به fileدر پروژه Libero شما و نشانگرهایی در مورد جایی که در طراحی جریان دارد تا از آنها استفاده کنید. ممکن است انواع زیر را ببینید fileدر یک مانیفست است file:

  • منبع HDL files برای همه ابزارهای سنتز و شبیه سازی
  • محرک files برای همه ابزارهای شبیه سازی
  • محدودیت files

در زیر مانیفست مؤلفه یک مؤلفه اصلی PolarFire آمده است.میکروچیپ DS00004807F خانواده PolarFire FPGA جریان سفارشی - مانیفست کامپوننتهر نوع از file پایین دست در جریان طراحی شما ضروری است. بخش های زیر یکپارچه سازی را توضیح می دهند files از مانیفست به جریان طراحی شما.

ایجاد محدودیت (یک سوال بپرسید)

هنگام انجام پیکربندی و تولید، از نوشتن/تولید محدودیت SDC/PDC/NDC اطمینان حاصل کنید. fileبرای اینکه طراحی آنها را به ابزارهای Synthesis، Place-and-Route و Verify Timing منتقل کند.
از ابزار Derive Constraints در خارج از محیط Libero برای ایجاد محدودیت ها به جای نوشتن دستی استفاده کنید. برای استفاده از ابزار Derive Constraint خارج از محیط Libero، باید:

  • محدودیت HDL کاربر، HDL قطعه و SDC قطعه را تأمین کنید files
  • ماژول سطح بالا را مشخص کنید
  • مکانی را که محدودیت مشتق شده در آن ایجاد می‌شود، مشخص کنید files

محدودیت های جزء SDC در زیر موجود است /کامپوننت/کار/ / / دایرکتوری پس از پیکربندی و تولید کامپوننت.
برای جزئیات بیشتر در مورد نحوه ایجاد محدودیت‌ها برای طرح خود، به پیوست ج - استخراج محدودیت‌ها مراجعه کنید.

ترکیب طرح شما (یک سوال بپرسید)

یکی از ویژگی‌های اصلی Custom Flow این است که به شما امکان می‌دهد از سنتز شخص ثالث استفاده کنید.
ابزاری خارج از Libero. جریان سفارشی از استفاده از Synopsys SynplifyPro پشتیبانی می‌کند. برای ترکیب کردن
پروژه، از روش زیر استفاده کنید:

  1. یک پروژه جدید در ابزار سنتز خود ایجاد کنید، که خانواده دستگاه، تراشه و بسته‌بندی مشابه پروژه Libero که ایجاد کرده‌اید را هدف قرار دهد.
    الف) RTL خودتان را وارد کنید fileهمانطور که معمولاً انجام می دهید.
    ب خروجی Synthesis را روی Structural Verilog (.vm) قرار دهید.
    نکته: ساختاری Verilog (.vm) تنها فرمت خروجی سنتز پشتیبانی شده در PolarFire است.
  2. کامپوننت HDL را وارد کنید files را وارد پروژه سنتز خود کنید:
    الف. گزارش مانیفست هر قطعه: برای هر file تحت منبع HDL files برای همه ابزارهای سنتز و شبیه سازی، وارد کنید file به پروژه سنتز شما.
  3. وارد کنید file polarfire_syn_comps.v (در صورت استفاده از Synopsys Synplify) از
    مسیر نصب را به پروژه سنتز خود تغییر دهید.
  4. SDC تولید شده قبلی را وارد کنید file از طریق ابزار Derived Constraint (به پیوست مراجعه کنید)
    الف—سample SDC Constraints) به ابزار Synthesis. این محدودیت file ابزار سنتز را برای دستیابی به بسته شدن زمان بندی با تلاش کمتر و تکرارهای طراحی کمتر محدود می کند.

میکروچیپ DS00004807F خانواده PolarFire FPGA جریان سفارشی - آیکون مهم: 

  • اگر قصد دارید از همان *.sdc استفاده کنید file برای محدود کردن Place-and-Route در طول مرحله پیاده‌سازی طراحی، باید این *.sdc را به پروژه سنتز وارد کنید. این کار برای اطمینان از عدم تطابق نام شیء طراحی در لیست شبکه سنتز شده و محدودیت‌های Place-and-Route در طول مرحله پیاده‌سازی فرآیند طراحی است. اگر این *.sdc را وارد نکنید file در مرحله سنتز، لیست شبکه تولید شده از سنتز ممکن است به دلیل عدم تطابق نام شیء طراحی، مرحله مکان و مسیر را با شکست مواجه کند.
    الف. ویژگی‌های Netlist *.ndc را، در صورت وجود، به ابزار سنتز وارد کنید.
    ب سنتز را اجرا کنید.
  • محل خروجی ابزار سنتز شما دارای لیست شبکه *.vm است. file تولید پست سنتز. برای ادامه فرآیند طراحی، باید نت لیست را به پروژه پیاده سازی لیبرو وارد کنید.

شبیه‌سازی طرح شما (یک سوال بپرسید)

برای شبیه سازی طراحی خود در خارج از Libero (یعنی با استفاده از محیط شبیه سازی و شبیه ساز خودتان)، مراحل زیر را انجام دهید:

  1. طراحی Files:
    الف) شبیه‌سازی پیش از سنتز:
    • RTL خود را به پروژه شبیه سازی خود وارد کنید.
    • برای هر گزارش مانیفست کامپوننت.
    - هر کدام را وارد کنید file تحت منبع HDL files برای تمام ابزارهای سنتز و شبیه سازی در پروژه شبیه سازی شما.
    • این موارد را کامپایل کنید fileطبق دستورالعمل شبیه ساز شما.
    ب شبیه سازی پس از سنتز:
    • لیست شبکه *.vm پس از سنتز خود (که در Synthesizing Your Design تولید شده است) را به پروژه شبیه‌سازی خود وارد کرده و آن را کامپایل کنید.
    ج شبیه سازی پس از چیدمان:
    • ابتدا، پیاده‌سازی طرح خود را کامل کنید (به بخش پیاده‌سازی طرح خود مراجعه کنید). مطمئن شوید که پروژه نهایی Libero شما در حالت پس از طرح‌بندی قرار دارد.
    • روی Generate BackAnnotated دوبار کلیک کنید Files در پنجره Libero Design Flow. این دو تولید می کند files:
    /طراح/ / _ba.v/vhd /طراح/
    / _ba.sdf
    • هر دوی این موارد را وارد کنید fileبه ابزار شبیه سازی خود وارد شوید.
  2. محرک و پیکربندی files:
    الف برای هر گزارش مانیفست مؤلفه:
    • همه را کپی کنید files تحت محرک Files برای تمام بخش های Simulation Tools در دایرکتوری ریشه پروژه شبیه سازی شما.
    ب اطمینان حاصل کنید که هر Tcl files در لیست های قبلی (در مرحله 2.a) ابتدا قبل از شروع شبیه سازی اجرا می شوند.
    ج. UPROM.mem: اگر از هسته UPROM در طراحی خود با گزینه Use content for simulation برای یک یا چند کلاینت ذخیره سازی داده که می خواهید شبیه سازی کنید از هسته UPROM استفاده می کنید، باید از pa4rtupromgen اجرایی (pa4rtupromgen.exe در ویندوز) برای تولید UPROM.mem استفاده کنید. file. فایل اجرایی pa4rtupromgen UPROM.cfg را می گیرد file به عنوان ورودی از طریق یک اسکریپت Tcl file و UPROM.mem را خروجی می دهد file مورد نیاز برای شبیه سازی این UPROM.mem file قبل از اجرای شبیه سازی باید در پوشه شبیه سازی کپی شود. یک سابقampنشان‌دهنده کاربرد اجرایی pa4rtupromgen در مراحل زیر ارائه می‌شود. UPROM.cfg file در دایرکتوری موجود است /کامپوننت/کار/ / در پروژه Libero که برای تولید مولفه UPROM استفاده کردید.
    د snvm.mem: اگر از هسته System Services در طراحی خود استفاده می کنید و زبانه sNVM را در هسته پیکربندی کرده اید با گزینه Use content for simulation برای یک یا چند کلاینت که می خواهید شبیه سازی کنید، یک snvm.mem فعال است. file به طور خودکار تولید می‌شود تا
    دایرکتوری /جزء/کار/ / در پروژه Libero که برای تولید کامپوننت System Services استفاده کردید. این snvm.mem file قبل از اجرای شبیه سازی باید در پوشه شبیه سازی کپی شود.
  3. یک پوشه‌ی کاری و یک زیرپوشه با نام simulation در زیر پوشه‌ی کاری ایجاد کنید.
    فایل اجرایی pa4rtupromgen انتظار حضور زیر پوشه شبیه سازی را در پوشه کاری دارد و اسکریپت *.tcl در زیر پوشه شبیه سازی قرار می گیرد.
  4. فایل UPROM.cfg را کپی کنید. file از اولین پروژه Libero ایجاد شده برای تولید کامپوننت در پوشه کاری.
  5. دستورات زیر را در یک اسکریپت *.tcl پیست کنید و آن را در پوشه شبیه‌سازی ایجاد شده در مرحله ۳ قرار دهید.
    Sample *.tcl برای دستگاه های خانواده PolarFire و PolarFire Soc برای تولید URPOM.mem file
    از UPROM.cfg
    set_device -fam -مرگ -پی کی جی
    set_input_cfg -مسیر
    set_sim_mem -مسیرFile/UPROM.mem>
    gen_sim -use_init نادرست
    برای نام داخلی مناسب برای استفاده از قالب و بسته، به *.prjx مراجعه کنید file از اولین پروژه Libero (مورد استفاده برای تولید کامپوننت).
    آرگومان use_init باید روی false تنظیم شود.
    از دستور set_sim_mem برای تعیین مسیر خروجی استفاده کنید file UPROM.mem که هست
    هنگام اجرای اسکریپت تولید می‌شود file با فایل اجرایی pa4rtupromgen.
  6. در خط فرمان یا ترمینال سایگوین، به دایرکتوری کاری ایجاد شده در مرحله ۳ بروید.
    دستور pa4rtupromgen را با گزینه ‎–script‎ اجرا کنید و اسکریپت *.tcl ایجاد شده در مرحله قبل را به آن منتقل کنید.
    برای ویندوز
    /designer/bin/pa4rtupromgen.exe \
    –اسکریپت./شبیه‌سازی/ .tcl
    برای لینوکس:
    /bin/pa4rtupromgen
    –اسکریپت./شبیه‌سازی/ .tcl
  7. پس از اجرای موفقیت‌آمیز فایل اجرایی pa4rtupromgen، بررسی کنید که UPROM.mem file در مکان مشخص شده در دستور set_sim_mem در اسکریپت *.tcl ایجاد می شود.
  8. برای شبیه‌سازی sNVM، فایل snvm.mem را کپی کنید. file از اولین پروژه Libero خود (که برای پیکربندی کامپوننت استفاده می شود) به پوشه شبیه سازی سطح بالای پروژه شبیه سازی خود برای اجرای شبیه سازی (خارج از Libero SoC). برای شبیه سازی محتوای UPROM، UPROM.mem تولید شده را کپی کنید file در پوشه شبیه سازی سطح بالای پروژه شبیه سازی خود برای اجرای شبیه سازی (خارج از Libero SoC).

میکروچیپ DS00004807F خانواده PolarFire FPGA جریان سفارشی - آیکون مهم: به برای شبیه‌سازی عملکرد اجزای SoC، کتابخانه‌های شبیه‌سازی از پیش کامپایل‌شده PolarFire را دانلود کرده و آنها را همانطور که در اینجا توضیح داده شده است، به محیط شبیه‌سازی خود وارد کنید. برای جزئیات بیشتر، به پیوست B - وارد کردن کتابخانه‌های شبیه‌سازی به محیط شبیه‌سازی مراجعه کنید.

اجرای طرح شما (یک سوال بپرسید)

پس از تکمیل شبیه سازی سنتز و پس از سنتز در محیط خود، باید دوباره از Libero برای پیاده سازی فیزیکی طراحی خود، اجرای زمان بندی و تجزیه و تحلیل توان و تولید برنامه نویسی خود استفاده کنید. file.

  1. یک پروژه Libero جدید برای پیاده‌سازی فیزیکی و طرح‌بندی طرح ایجاد کنید. مطمئن شوید که همان دستگاهی را که در پروژه مرجع ایجاد شده در پیکربندی کامپوننت هدف قرار داده‌اید، هدف قرار دهید.
  2. پس از ایجاد پروژه، Synthesis را از زنجیره ابزار در پنجره Design Flow حذف کنید (پروژه > تنظیمات پروژه > جریان طراحی > علامت فعال کردن Synthesis را بردارید).
  3.  فایل *.vm پس از سنتز خود را وارد کنید file در این پروژه، (File > Import > Synthesized Verilog Netlist (VM)).
    میکروچیپ DS00004807F خانواده PolarFire FPGA جریان سفارشی - آیکون 1 نکته: توصیه می‌شود که برای این مورد لینک ایجاد کنید file، به طوری که اگر طرح خود را دوباره سنتز کنید، لیبرو همیشه از آخرین نت لیست پس از سنتز استفاده می کند.
    الف) در پنجره‌ی Design Hierarchy، نام ماژول ریشه را یادداشت کنید.میکروچیپ DS00004807F خانواده PolarFire FPGA جریان سفارشی - سلسله مراتب طراحی
  4. محدودیت‌ها را به پروژه Libero وارد کنید. از مدیر محدودیت‌ها برای وارد کردن محدودیت‌های *.pdc/*.sdc/*.ndc استفاده کنید.
    الف محدودیت ورودی/خروجی *.pdc را وارد کنید file(مدیریت محدودیت‌ها > ویژگی‌های ورودی/خروجی > وارد کردن).
    ب Import Floorplanning *.pdc محدودیت file(مدیر محدودیت‌ها > برنامه‌ریز طبقه > وارد کردن).
    ج محدودیت زمانبندی *.sdc را وارد کنید files (مدیر محدودیت ها > زمان بندی > واردات). اگر طرح شما دارای هر یک از هسته های ذکر شده در Over استview، از وارد کردن SDC اطمینان حاصل کنید file از طریق ابزار محدودیت مشتق تولید شده است.
    د واردات *.ndc محدودیت files (مدیر محدودیت ها > ویژگی های Netlist > واردات).
  5. محدودیت‌های وابسته Fileبرای طراحی ابزار.
    الف. باز کردن مدیر محدودیت‌ها (مدیریت محدودیت‌ها > باز کردن مدیریت محدودیت‌ها) View).
    کادر تأیید مکان و مسیر و زمان‌بندی کنار محدودیت را علامت بزنید file برای ایجاد محدودیت file و انجمن ابزار. محدودیت *.pdc را به Place-andRoute و *.sdc را به Verification Place-and-Route و Timeing مرتبط کنید. *.ndc را مرتبط کنید file برای کامپایل Netlist.
    میکروچیپ DS00004807F خانواده PolarFire FPGA جریان سفارشی - آیکون 1 نکته: اگر مکان و مسیر با این محدودیت *.sdc شکست می‌خورند file، سپس همین *.sdc را وارد کنید file برای سنتز و اجرای مجدد سنتز.
  6. برای تکمیل مرحله طرح‌بندی، روی Compile Netlist و سپس Place and Route کلیک کنید.
  7. ابزار پیکربندی داده‌ها و حافظه‌های اولیه طراحی (Configure Design Initialization Data and Memories) به شما امکان می‌دهد بلوک‌های طراحی مانند LSRAM، µSRAM، XCVR (فرستنده-گیرنده‌ها) و PCIe را با استفاده از داده‌های ذخیره شده در µPROM غیرفرار، sNVM یا حافظه ذخیره‌سازی فلش خارجی SPI مقداردهی اولیه کنید. این ابزار دارای برگه‌های زیر برای تعریف مشخصات توالی مقداردهی اولیه طراحی، مشخصات کلاینت‌های مقداردهی اولیه و کلاینت‌های داده کاربر است.
    – برگه مقداردهی اولیه طراحی
    – برگه µPROM
    – تب sNVM
    – تب فلش SPI
    – زبانه RAM های فابریک
    از تب های موجود در ابزار برای پیکربندی داده ها و حافظه های اولیه طراحی استفاده کنید.میکروچیپ DS00004807F خانواده PolarFire FPGA جریان سفارشی - داده‌ها و حافظه‌هاپس از تکمیل پیکربندی، مراحل زیر را برای برنامه‌ریزی داده‌های اولیه انجام دهید:
    • ایجاد کلاینت‌های مقداردهی اولیه
    • تولید یا صادرات جریان بیتی
    • دستگاه را برنامه‌ریزی کنید
    برای اطلاعات دقیق در مورد نحوه استفاده از این ابزار، راهنمای کاربر Libero SoC Design Flow را ببینید. برای اطلاعات بیشتر در مورد دستورات Tcl مورد استفاده برای پیکربندی تب های مختلف در ابزار و تعیین پیکربندی حافظه fileها (*.cfg)، ببینید راهنمای مرجع دستورات Tcl.
  8. تولید برنامه نویسی File از این پروژه استفاده کنید و از آن برای برنامه ریزی FPGA خود استفاده کنید.

پیوست الف-سampمحدودیت‌های SDC (یک سوال بپرسید

Libero SoC محدودیت های زمان بندی SDC را برای هسته های IP خاص مانند CCC، OSC، فرستنده گیرنده و غیره ایجاد می کند. عبور از محدودیت های SDC برای ابزارهای طراحی، شانس بسته شدن زمان بندی ملاقات را با تلاش کمتر و تکرارهای طراحی کمتر افزایش می دهد. مسیر سلسله مراتبی کامل از نمونه سطح بالا برای تمام اشیاء طراحی که در محدودیت ها ارجاع داده شده اند، داده شده است.
۷.۱ محدودیت‌های زمانی SDC (یک سوال بپرسید)
در پروژه مرجع اصلی IP Libero، این محدودیت SDC سطح بالا file از Constraint Manager در دسترس است (Design Flow > Open Manage Constraint View > زمان بندی > محدودیت های استخراج).
میکروچیپ DS00004807F خانواده PolarFire FPGA جریان سفارشی - آیکون مهم: ببینید این file برای تنظیم محدودیت‌های SDC در صورتی که طراحی شما شامل CCC، OSC، فرستنده-گیرنده و سایر اجزا باشد. در صورت لزوم، مسیر سلسله مراتبی کامل را برای مطابقت با سلسله مراتب طراحی خود تغییر دهید یا از ابزار Derive_Constraints و مراحل موجود در پیوست C - محدودیت‌های Derive در سطح مولفه SDC استفاده کنید. file.
ذخیره کنید file به نام دیگری وارد کنید و SDC را وارد کنید file به ابزار ترکیب، ابزار مکان و مسیر، و تأیید زمان، درست مانند هر محدودیت SDC دیگر files.
7.1.1 SDC مشتق شده File (یک سوال بپرسید)
#این file بر اساس منبع SDC زیر تولید شد files:
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_CCC_C0/PF_CCC_C0_0/PF_CCC_C0_PF_CCC_C0_0_PF_CCC.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
CLK_DIV/CLK_DIV_0/CLK_DIV_CLK_DIV_0_PF_CLK_DIV.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
انتقال_PLL/انتقال_PLL_0/انتقال_PLL_انتقال_PLL_0_PF_TX_PLL.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
DMA_INITIATOR/DMA_INITIATOR_0/DMA_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
FIC0_INITIATOR/FIC0_INITIATOR_0/FIC0_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
ICICLE_MSS/ICICLE_MSS.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_PCIE_C0/PF_PCIE_C0_0/PF_PCIE_C0_PF_PCIE_C0_0_PF_PCIE.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PCIE_INITIATOR/PCIE_INITIATOR_0/PCIE_INITIATOR.sdc
# /drive/aPA5M/cores/constraints/osc_rc160mhz.sdc
# *** هرگونه تغییر در این file اگر محدودیت‌های مشتق‌شده دوباره اجرا شوند، از بین خواهند رفت. ***
create_clock -name {CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK} -دوره تناوب ۶.۲۵
[ get_pins { کلاک‌ها و تنظیم‌های مجدد `inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/ `
‎I_OSC_160/CLK } ] ‎create_clock -name {REF_CLK_PAD_P} -period 10 [get_ports {REF_CLK_PAD_P } ] ‎create_clock -name {CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/‎
DIV_CLK} -دوره ۸
[ get_pins { CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/DIV_CLK } ] create_generated_clock -name { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT0} - ضرب در ۲۵ - تقسیم در ۳۲ - منبع
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -فاز ۰
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT0 } ] create_generated_clock -name { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/ } ]
OUT1} - ضرب در ۲۵ - تقسیم در ۳۲ - منبع
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -فاز ۰
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT1 } ] create_generated_clock -name { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/ } ]
OUT2} - ضرب در ۲۵ - تقسیم در ۳۲ - منبع
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -فاز ۰
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT2 } ] create_generated_clock -name { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/ } ]
OUT3} - ضرب در ۲۵ - تقسیم در ۳۲ - منبع
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -فاز ۰
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT3 } ] create_generated_clock -name { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/ } ]
Y_DIV} -تقسیم بر ۲ -منبع
[ get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/A } ] [ get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/Y_DIV } ] set_false_path -through [ get_nets { DMA_INITIATOR_inst_0/ARESETN* } ] set_false_path -from [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/rdGrayCounter*/cntGray* } ] -to [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
rdPtr_s1* } ] set_false_path -from [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/wrGrayCounter*/cntGray* } ] -to [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
wrPtr_s1* } ] set_false_path -through [ get_nets { FIC0_INITIATOR_inst_0/ARESETN* } ] set_false_path -to [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[0] PCIE/PF_PCIE_C0_0/
PCIE_1/INTERRUPT[1] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[2] PCIE/PF_PCIE_C0_0/PCIE_1/
INTERRUPT[3] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[4] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[5] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[6] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[7] PCIE/PF_PCIE_C0_0/
PCIE_1/WAKEREQ PCIE/PF_PCIE_C0_0/PCIE_1/MPERST_N } ] set_false_path -from [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/TL_CLK } ] set_false_path -through [ get_nets { PCIE_INITIATOR_inst_0/ARESETN* } ] پیوست ب - وارد کردن کتابخانه‌های شبیه‌سازی به محیط شبیه‌سازی (یک سوال بپرسید)
شبیه‌ساز پیش‌فرض برای شبیه‌سازی RTL با Libero SoC، ModelSim ME Pro است.
کتابخانه‌های از پیش کامپایل شده برای شبیه‌ساز پیش‌فرض با نصب Libero در دایرکتوری موجود هستند. /Designer/lib/modelsimpro/precompiled/vlog برای خانواده‌های پشتیبانی‌شده®. Libero SoC همچنین از سایر نسخه‌های شبیه‌ساز شخص ثالث ModelSim، Questasim، VCS، Xcelium پشتیبانی می‌کند.
، Active HDL و Riviera Pro. کتابخانه‌های از پیش کامپایل شده مربوطه را از اینجا دانلود کنید. Libero SoC نسخه 12.0 و جدیدتر بر اساس شبیه‌ساز و نسخه آن.
مشابه محیط Libero، run.do file باید برای اجرای شبیه سازی خارج از Libero ایجاد شود.
یک run.do ساده ایجاد کنید file که دستوراتی برای ایجاد کتابخانه برای نتایج کامپایل، نگاشت کتابخانه، کامپایل و شبیه سازی دارد. مراحل را برای ایجاد run.do اصلی دنبال کنید file.

  1. با استفاده از دستور vlib، یک کتابخانه منطقی برای ذخیره نتایج کامپایل ایجاد کنید. vlib presynth
  2. نام کتابخانه منطقی را با استفاده از دستور vmap به دایرکتوری کتابخانه از پیش کامپایل شده نگاشت کنید. .
  3. کامپایل سورس files—از دستورات کامپایلر مخصوص زبان برای کامپایل طرح استفاده کنید files را به دایرکتوری کاری منتقل می‌کند.
    – ویدئوبلاگ برای .v/.sv
    – vcom برای .vhd
  4. با مشخص کردن نام هر ماژول سطح بالا، طرح را برای شبیه‌سازی با استفاده از دستور vsim بارگذاری کنید.
  5. با استفاده از دستور run طرح را شبیه‌سازی کنید.
    پس از بارگذاری طرح، زمان شبیه سازی به صفر می رسد و برای شروع شبیه سازی می توانید دستور run را وارد کنید.
    در پنجره رونوشت شبیه ساز، run.do را اجرا کنید file به عنوان run.do شبیه سازی را اجرا کنید. اسample run.do file به شرح زیر

اگر ACTELLIBNAME PolarFire را بی‌سروصدا تنظیم کنید، PROJECT_DIR را بی‌سروصدا روی «W:/Test/basic_test» تنظیم کنید
{[file موجود است presynth/_info]} { echo “INFO: کتابخانه شبیه‌سازی presynth موجود است” } else
{ file حذف -force presynth vlib presynth } vmap presynth presynth vmap PolarFire
«X:/Libero/Designer/lib/modelsimpro/precompiled/vlog/PolarFire» vlog -sv -work presynth
«${PROJECT_DIR}/hdl/top.v» ویدیو «+incdir+${PROJECT_DIR}/stimulus» -sv -work presynth «$»
‎{PROJECT_DIR}/stimulus/tb.v” vsim -L PolarFire -L presynth -t 1ps presynth.tb اضافه کردن موج /tb/*‎
دستور زیر را اجرا کنید: 1000ns log /tb/* exit

پیوست ج - استخراج محدودیت‌ها (یک سوال بپرسید)

این ضمیمه دستورات مشتق محدودیت های Tcl را شرح می دهد.
۹.۱ استخراج محدودیت‌ها با دستورات Tcl (یک سوال بپرسید)
ابزار derive_constraints به شما کمک می کند محدودیت ها را از RTL یا پیکربندی خارج از محیط طراحی Libero SoC استخراج کنید. برای ایجاد محدودیت برای طراحی خود، به User HDL، Component HDL و Component Constraints نیاز دارید. fileس محدودیت های جزء SDC fileزیر در دسترس هستند /کامپوننت/کار/ / / دایرکتوری پس از پیکربندی و تولید کامپوننت.
محدودیت هر جزء file شامل دستور set_component tcl (نام کامپوننت را مشخص می کند) و لیستی از محدودیت های ایجاد شده پس از پیکربندی. محدودیت ها بر اساس پیکربندی ایجاد می شوند و برای هر جزء خاص هستند.
Exampبند ۹-۱. محدودیت مؤلفه File برای هسته PF_CCC
اینجا یک سابق استampیک محدودیت جزء file برای هسته PF_CCC:
مجموعه_کامپوننت PF_CCC_C0_PF_CCC_C0_0_PF_CCC
#شرکت میکروچیپ
# تاریخ: 2021-اکتبر-26 04:36:00
# کلاک پایه برای PLL شماره ۰
create_clock -period 10 [ get_pins { pll_inst_0/REF_CLK_0 } ] create_generated_clock -divide_by 1 -source [ get_pins { pll_inst_0/
REF_CLK_0 } ] -phase 0 [ get_pins { pll_inst_0/OUT0 } ] در اینجا، create_clock و create_generated_clock به ترتیب محدودیت‌های ساعت مرجع و خروجی هستند که بر اساس پیکربندی ایجاد می‌شوند.
۹.۱.۱ کار با ابزار derived_constraints (یک سوال بپرسید)
محدودیت‌های استخراج شده از طراحی عبور می‌کنند و محدودیت‌های جدیدی را برای هر نمونه از مؤلفه بر اساس SDC مؤلفه قبلاً ارائه شده تخصیص می‌دهند. fileس برای ساعت‌های مرجع CCC، از طریق طراحی مجدداً منتشر می‌شود تا منبع ساعت مرجع را پیدا کند. اگر منبع یک I/O باشد، محدودیت ساعت مرجع روی I/O تنظیم می شود. اگر یک خروجی CCC یا منبع ساعت دیگری باشد (مثلاًample، فرستنده گیرنده، نوسانگر)، از ساعت از مؤلفه دیگر استفاده می کند و در صورت عدم مطابقت فواصل، هشداری را گزارش می دهد. محدودیت‌های مشتق همچنین محدودیت‌هایی را برای برخی از ماکروها مانند نوسانگرهای روی تراشه اختصاص می‌دهند، اگر آنها را در RTL خود داشته باشید.
برای اجرای برنامه derive_constraints، باید یک .tcl ارائه کنید file آرگومان خط فرمان با اطلاعات زیر به ترتیب مشخص شده.

  1. اطلاعات دستگاه را با استفاده از اطلاعات موجود در بخش set_device مشخص کنید.
  2. مسیر RTL را مشخص کنید fileاز اطلاعات بخش read_verilog یا read_vhdl استفاده کنید.
  3. ماژول سطح بالا را با استفاده از اطلاعات موجود در بخش set_top_level تنظیم کنید.
  4. مسیر SDC کامپوننت را مشخص کنید fileاز اطلاعات بخش read_sdc یا read_ndc استفاده کنید.
  5. را اجرا کنید fileبا استفاده از اطلاعات بخش derive_constraints.
  6.  مسیر محدودیت‌های مشتق‌شده از SDC را مشخص کنید file با استفاده از اطلاعات بخش write_sdc یا write_pdc یا write_ndc.

Exampبخش ۹-۲. اجرا و محتوای فایل derived.tcl File
موارد زیر یک نمونه قبلی استampآرگومان خط فرمان le برای اجرای ابزار derive_constraints.
$ /bin{64}/derive_constraints derive.tcl
محتویات derive.tcl file:
# اطلاعات دستگاه
set_device -خانواده PolarFire -die MPF100T -سرعت -1
#راست‌چین files
read_verilog -mode system_verilog پروژه/کامپوننت/کار/txpll0/
txpll0_txpll0_0_PF_TX_PLL.v
read_verilog -mode system_verilog {project/component/work/txpll0/txpll0.v}
read_verilog -mode system_verilog {پروژه/کامپوننت/کار/xcvr0/I_XCVR/}
xcvr0_I_XCVR_PF_XCVR.v}
read_verilog -mode system_verilog {پروژه/کامپوننت/کار/xcvr0/xcvr0.v}
read_vhdl -mode vhdl_2008 {project/hdl/xcvr1.vhd}
#SDC کامپوننت files
تنظیم_بالا_سطح {xcvr1}
read_sdc -component {پروژه/کامپوننت/کار/txpll0/txpll0_0/}
txpll0_txpll0_0_PF_TX_PLL.sdc}
read_sdc -component {پروژه/کامپوننت/کار/xcvr0/I_XCVR/}
xcvr0_I_XCVR_PF_XCVR.sdc}
#استفاده از دستور derived_constraint
مشتقات_محدودیت ها
نتیجه #SDC/PDC/NDC files
write_sdc {project/constraint/xcvr1_derived_constraints.sdc}
write_pdc {project/constraint/fp/xcvr1_derived_constraints.pdc}
۹.۱.۲ تنظیم_دستگاه (یک سوال بپرسید)
توضیحات
نام خانوادگی، نام قالب و درجه سرعت را مشخص کنید.
set_device -family -بمیر -سرعت
استدلال ها

پارامتر تایپ کنید توضیحات
-خانواده رشته نام خانوادگی را مشخص کنید. مقادیر ممکن عبارتند از PolarFire®، PolarFire SoC.
-مرگ رشته نام قالب را مشخص کنید.
سرعت رشته درجه سرعت دستگاه را مشخص کنید. مقادیر ممکن STD یا -۱ هستند.
نوع برگشت توضیحات
0 فرمان موفق شد.
1 فرمان ناموفق بود. خطایی وجود دارد. می توانید پیغام خطا را در کنسول مشاهده کنید.

لیست خطاها

کد خطا پیغام خطا توضیحات
ERR0023 پارامتر الزامی - قالب موجود نیست گزینه قالب اجباری است و باید مشخص شود.
ERR0005 قالب ناشناخته 'MPF30' مقدار گزینه -die صحیح نیست. لیست احتمالی مقادیر را در توضیحات گزینه مشاهده کنید.
ERR0023 پارامتر - قالب فاقد مقدار است گزینه die بدون مقدار مشخص شده است.
ERR0023 پارامتر الزامی - خانواده وجود ندارد گزینه خانواده اجباری است و باید مشخص شود.
ERR0004 خانواده ناشناخته 'PolarFire®' گزینه خانواده صحیح نیست. لیست احتمالی مقادیر را در توضیحات گزینه مشاهده کنید.
………… ادامه دارد
کد خطا پیغام خطا توضیحات
ERR0023 پارامتر - خانواده مقدار از دست رفته دارد گزینه خانواده بدون مقدار مشخص شده است.
ERR0023 پارامتر الزامی - سرعت وارد نشده است گزینه سرعت اجباری است و باید مشخص شود.
ERR0007 سرعت نامشخص ' گزینه سرعت درست نیست. لیست احتمالی مقادیر را در توضیحات گزینه مشاهده کنید.
ERR0023 پارامتر - سرعت مقدار ندارد گزینه سرعت بدون مقدار مشخص شده است.

Example
set_device -family {PolarFire} -die {MPF300T_ES} -speed -1
set_device -family SmartFusion 2 -die M2S090T -speed -1
۹.۱.۳ read_verilog (یک سوال بپرسید)
توضیحات
یک Verilog را بخوانید file با استفاده از Verific
read_verilog [-lib ] [-حالت ]fileنام>
استدلال ها

پارامتر تایپ کنید توضیحات
-lib رشته کتابخانه ای را مشخص کنید که شامل ماژول هایی است که باید به کتابخانه اضافه شوند.
حالت رشته استاندارد Verilog را مشخص کنید. مقادیر ممکن عبارتند از verilog_95، verilog_2k، system_verilog_2005، system_verilog_2009، system_verilog، verilog_ams، verilog_psl، system_verilog_mfcu. مقادیر به حروف بزرگ و کوچک حساس هستند. پیش فرض verilog_2k است.
fileنام رشته Verilog file نام
نوع برگشت توضیحات
0 فرمان موفق شد.
1 فرمان ناموفق بود. خطایی وجود دارد. می توانید پیغام خطا را در کنسول مشاهده کنید.

لیست خطاها

کد خطا پیغام خطا توضیحات
ERR0023 پارامتر—lib مقدار ندارد گزینه lib بدون مقدار مشخص شده است.
ERR0023 پارامتر - حالت مقدار از دست رفته است گزینه mode بدون مقدار مشخص شده است.
ERR0015 حالت ناشناخته ' حالت verilog مشخص شده ناشناخته است. به لیست حالت verilog ممکن در - توضیحات گزینه mode مراجعه کنید.
ERR0023 پارامتر مورد نیاز file نام گم شده است بدون وریلاگ file مسیر ارائه شده است.
ERR0016 به دلیل تجزیه کننده Verific ناموفق بود خطای نحوی در verilog fileتجزیه‌گر Verific را می‌توان در کنسول بالای پیام خطا مشاهده کرد.
ERR0012 set_device فراخوانی نشده است اطلاعات دستگاه مشخص نشده است. از دستور set_device برای توصیف دستگاه استفاده کنید.

Example
read_verilog -mode system_verilog {component/work/top/top.v}
read_verilog -mode system_verilog_mfcu design.v
۹.۱.۴ read_vhdl (یک سوال بپرسید)
توضیحات
یک VHDL اضافه کنید file به لیست VHDL files.
read_vhdl [-lib ] [-حالت ]fileنام>
استدلال ها

پارامتر تایپ کنید توضیحات
-lib — کتابخانه ای را که محتوا باید در آن اضافه شود را مشخص کنید.
حالت — استاندارد VHDL را مشخص می کند. پیش فرض VHDL_93 است. مقادیر ممکن عبارتند از: vhdl_93، vhdl_87، vhdl_2k، vhdl_2008، vhdl_psl. مقادیر به حروف بزرگ و کوچک حساس هستند.
fileنام — VHDL file نام
نوع برگشت توضیحات
0 فرمان موفق شد.
1 فرمان ناموفق بود. خطایی وجود دارد. می توانید پیغام خطا را در کنسول مشاهده کنید.

لیست خطاها

کد خطا پیغام خطا توضیحات
ERR0023 پارامتر—lib مقدار ندارد گزینه lib بدون مقدار مشخص شده است.
ERR0023 پارامتر - حالت مقدار از دست رفته است گزینه mode بدون مقدار مشخص شده است.
ERR0018 حالت ناشناخته ' حالت VHDL مشخص شده ناشناخته است. لیست حالت‌های VHDL ممکن در حالت را ببینید—توضیحات گزینه حالت.
ERR0023 پارامتر مورد نیاز file نام گم شده است بدون VHDL file مسیر ارائه شده است.
ERR0019 ثبت نام invalid_path.v ممکن نیست file VHDL مشخص شده file وجود ندارد یا مجوز خواندن ندارد.
ERR0012 set_device فراخوانی نشده است اطلاعات دستگاه مشخص نشده است. از دستور set_device برای توصیف دستگاه استفاده کنید.

Example
read_vhdl -mode vhdl_2008 osc2dfn.vhd
read_vhdl {hdl/top.vhd}
۹.۱.۵ تنظیم سطح بالا (یک سوال بپرسید)
توضیحات
نام ماژول سطح بالا را در RTL مشخص کنید.
set_top_level [-lib ]
استدلال ها

پارامتر تایپ کنید توضیحات
-lib رشته کتابخانه‌ای برای جستجوی ماژول یا موجودیت سطح بالا (اختیاری).
نام رشته نام ماژول یا موجودیت سطح بالا.
نوع برگشت توضیحات
0 فرمان موفق شد.
1 فرمان ناموفق بود. خطایی وجود دارد. می توانید پیغام خطا را در کنسول مشاهده کنید.

لیست خطاها

کد خطا پیغام خطا توضیحات
ERR0023 پارامتر مورد نیاز سطح بالا وجود ندارد گزینه سطح بالا اجباری است و باید مشخص شود.
ERR0023 پارامتر—lib مقدار ندارد گزینه lib بدون مقدار مشخص شده است.
ERR0014 نمی توان سطح بالا را پیدا کرد در کتابخانه ماژول سطح بالای مشخص شده در کتابخانه ارائه شده تعریف نشده است. برای رفع این خطا، نام ماژول یا کتابخانه بالا باید اصلاح شود.
ERR0017 توضیح دقیق انجام نشد خطا در فرآیند توسعه RTL. پیام خطا را می‌توان از کنسول مشاهده کرد.

Example
set_top_level {بالا}
set_top_level -lib hdl top
۹.۱.۶ read_sdc (پرسیدن سوال)
توضیحات
یک SDC را بخوانید file به پایگاه داده کامپوننت
read_sdc -componentfileنام>
استدلال ها

پارامتر تایپ کنید توضیحات
-جزء — این یک پرچم اجباری برای دستور read_sdc زمانی است که محدودیت ها را استخراج می کنیم.
fileنام رشته مسیر SDC file.
نوع برگشت توضیحات
0 فرمان موفق شد.
1 فرمان ناموفق بود. خطایی وجود دارد. می توانید پیغام خطا را در کنسول مشاهده کنید.

لیست خطاها

کد خطا پیغام خطا توضیحات
ERR0023 پارامتر مورد نیاز file نامی گم شده است. گزینه اجباری file نام مشخص نشده است
ERR0000 SDC file <file_path> قابل خواندن نیست. SDC مشخص شده file مجوز خواندن ندارد
ERR0001 قادر به باز کردن نیستfile_path> file. SDC file وجود ندارد. مسیر باید اصلاح شود.
ERR0008 دستور set_component در آن وجود نداردfile_path> file جزء مشخص شده SDC file جزء را مشخص نمی کند.
کد خطا پیغام خطا توضیحات
ERR0009 <List of errors from sdc file> SDC file حاوی دستورات sdc نادرست است. برای مثالampلی،

وقتی خطایی در محدودیت set_multicycle_path وجود دارد: خطا هنگام اجرای دستور read_sdc: درfile_path> file: خطا در دستور set_multicycle_path: پارامتر ناشناخته [get_cells {reg_a}].

Example
read_sdc -component {./component/work/ccc0/ccc0_0/ccc0_ccc0_0_PF_CCC.sdc}
۹.۱.۷ read_ndc (پرسیدن سوال)
توضیحات
یک NDC را بخوانید file به پایگاه داده کامپوننت
read_ndc -componentfileنام>
استدلال ها

پارامتر تایپ کنید توضیحات
-جزء — این یک پرچم اجباری برای دستور read_ndc زمانی است که محدودیت ها را استخراج می کنیم.
fileنام رشته مسیر رسیدن به NDC file.
نوع برگشت توضیحات
0 فرمان موفق شد.
1 فرمان ناموفق بود. خطایی وجود دارد. می توانید پیغام خطا را در کنسول مشاهده کنید.

لیست خطاها

کد خطا پیغام خطا توضیحات
ERR0001 قادر به باز کردن نیستfile_path> file NDC file وجود ندارد. مسیر باید اصلاح شود.
ERR0023 پارامتر الزامی - AtclParamO_ وجود ندارد. گزینه اجباری fileنام مشخص نشده است
ERR0023 پارامتر الزامی - کامپوننت موجود نیست. گزینه کامپوننت اجباری است و باید مشخص شود.
ERR0000 NDC file 'file_path>' قابل خواندن نیست. NDC مشخص شده file مجوز خواندن ندارد

Example
read_ndc -component {component/work/ccc1/ccc1_0/ccc_comp.ndc}
۹.۱.۸ derived_constraints (پرسیدن سوال)
توضیحات
SDC جزء آنی fileبه پایگاه داده در سطح طراحی وارد شود.
مشتقات_محدودیت ها
استدلال ها

نوع برگشت توضیحات
0 فرمان موفق شد.
1 فرمان ناموفق بود. خطایی وجود دارد. می توانید پیغام خطا را در کنسول مشاهده کنید.

لیست خطاها

کد خطا پیغام خطا توضیحات
ERR0013 سطح بالا تعریف نشده است این به این معنی است که ماژول یا موجودیت سطح بالا مشخص نشده است. برای رفع این مشکل، دستور زیر را اجرا کنید:
دستور set_top_level قبل از دستور derived_constraints.

Example
مشتقات_محدودیت ها
۹.۱.۹ write_sdc (پرسیدن سوال)
توضیحات
یک محدودیت می نویسد file در قالب SDC
write_sdcfileنام>
استدلال ها

پارامتر تایپ کنید توضیحات
<fileنام> رشته مسیر SDC file تولید خواهد شد. این یک گزینه اجباری است. اگر file وجود دارد، بازنویسی خواهد شد.
نوع برگشت توضیحات
0 فرمان موفق شد.
1 فرمان ناموفق بود. خطایی وجود دارد. می توانید پیغام خطا را در کنسول مشاهده کنید.

لیست خطاها

کد خطا پیغام خطا توضیحات
ERR0003 قادر به باز کردن نیستfile مسیر> file. File مسیر درست نیست بررسی کنید که آیا دایرکتوری های والد وجود دارد یا خیر.
ERR0002 SDC file 'file path>' قابل نوشتن نیست. SDC مشخص شده file اجازه نوشتن ندارد
ERR0023 پارامتر مورد نیاز file نامی گم شده است. SDC file مسیر یک گزینه اجباری است و باید مشخص شود.

Example
write_sdc "derived.sdc"
۹.۱.۱۰ write_pdc (پرسیدن سوال)
توضیحات
محدودیت های فیزیکی را می نویسد (فقط محدودیت های مشتق).
write_pdcfileنام>
استدلال ها

پارامتر تایپ کنید توضیحات
<fileنام> رشته مسیر PDC file تولید خواهد شد. این یک گزینه اجباری است. اگر file مسیر وجود دارد، بازنویسی خواهد شد.
نوع برگشت توضیحات
0 فرمان موفق شد.
1 فرمان ناموفق بود. خطایی وجود دارد. می توانید پیغام خطا را در کنسول مشاهده کنید.

لیست خطاها

کد خطا پیام های خطا توضیحات
ERR0003 قادر به باز کردن نیستfile مسیر> file را file مسیر درست نیست بررسی کنید که آیا دایرکتوری های والد وجود دارد یا خیر.
ERR0002 PDC file 'file ‎path>'‎ قابل نوشتن نیست. PDC مشخص شده file اجازه نوشتن ندارد
ERR0023 پارامتر مورد نیاز file نام گم شده است PDC file مسیر یک گزینه اجباری است و باید مشخص شود.

Example
write_pdc "derived.pdc"
۹.۱.۱۱ write_ndc (پرسیدن سوال)
توضیحات
محدودیت های NDC را در a می نویسد file.
write_ndcfileنام>
استدلال ها

پارامتر تایپ کنید توضیحات
fileنام رشته مسیر رسیدن به NDC file تولید خواهد شد. این یک گزینه اجباری است. اگر file وجود دارد، بازنویسی خواهد شد.
نوع برگشت توضیحات
0 فرمان موفق شد.
1 فرمان ناموفق بود. خطایی وجود دارد. می توانید پیغام خطا را در کنسول مشاهده کنید.

لیست خطاها

کد خطا پیام های خطا توضیحات
ERR0003 قادر به باز کردن نیستfile_path> file. File مسیر درست نیست دایرکتوری های والد وجود ندارند.
ERR0002 NDC file 'file_path>' قابل نوشتن نیست. NDC مشخص شده file اجازه نوشتن ندارد
ERR0023 پارامتر الزامی _AtclParamO_ وجود ندارد. NDC file مسیر یک گزینه اجباری است و باید مشخص شود.

Example
write_ndc "derived.ndc"
۹.۱.۱۲ add_include_path (پرسیدن سوال)
توضیحات
مسیری را برای جستجو مشخص می کند files هنگام خواندن RTL files.
مسیر add_include_path
استدلال ها

پارامتر تایپ کنید توضیحات
دایرکتوری رشته مسیری را برای جستجو مشخص می کند files هنگام خواندن RTL fileس این گزینه اجباری است.
نوع برگشت توضیحات
0 فرمان موفق شد.
نوع برگشت توضیحات
1 فرمان ناموفق بود. خطایی وجود دارد. می توانید پیغام خطا را در کنسول مشاهده کنید.

لیست خطاها

کد خطا پیغام خطا توضیحات
ERR0023 پارامتر الزامی include path وجود ندارد. گزینه دایرکتوری اجباری است و باید ارائه شود.

نکته: اگر مسیر دایرکتوری صحیح نباشد، آنگاه add_include_path بدون خطا ارسال خواهد شد.
با این حال، دستورات read_verilog/read_vhd به دلیل تجزیه‌گر Verific با شکست مواجه می‌شوند.
Example
add_include_path component/work/COREABC0/COREABC0_0/rtl/vlog/core

تاریخچه ویرایشهای (یک سوال بپرسید)

تاریخچه بازنگری تغییراتی را که در سند اجرا شده است را توصیف می کند. تغییرات با بازبینی فهرست شده اند و از جدیدترین انتشار شروع می شود.

تجدید نظر تاریخ توضیحات
F 08/2024 تغییرات زیر در این ویرایش ایجاد شده است:
• بخش به‌روزرسانی‌شده‌ی پیوست ب - وارد کردن کتابخانه‌های شبیه‌سازی به محیط شبیه‌سازی.
E 08/2024 تغییرات زیر در این ویرایش ایجاد شده است:
• بخش به‌روزرسانی‌شدهview.
• بخش به‌روز شده‌ی مشتق‌شده از SDC File.
• بخش به‌روزرسانی‌شده‌ی پیوست ب - وارد کردن کتابخانه‌های شبیه‌سازی به محیط شبیه‌سازی.
D 02/2024 این سند به همراه Libero 2024.1 SoC Design Suite و بدون تغییرات نسبت به نسخه 2023.2 منتشر شده است.
بخش به روز شده کار با derive_constraints Utility
C 08/2023 این سند به همراه Libero 2023.2 SoC Design Suite و بدون تغییرات نسبت به نسخه 2023.1 منتشر شده است.
B 04/2023 این سند به همراه Libero 2023.1 SoC Design Suite و بدون تغییرات نسبت به نسخه 2022.3 منتشر شده است.
A 12/2022 بازنگری اولیه

پشتیبانی از ریزتراشه FPGA
گروه محصولات Microchip FPGA از محصولات خود با خدمات پشتیبانی مختلف، از جمله خدمات مشتری، مرکز پشتیبانی فنی مشتری، پشتیبانی می کند. webسایت و دفاتر فروش در سراسر جهان.
به مشتریان پیشنهاد می شود قبل از تماس با پشتیبانی از منابع آنلاین میکروچیپ دیدن کنند زیرا به احتمال زیاد به سؤالات آنها قبلاً پاسخ داده شده است.
تماس با مرکز پشتیبانی فنی از طریق webسایت در www.microchip.com/support. شماره قطعه دستگاه FPGA را ذکر کنید، دسته مورد مناسب را انتخاب کنید و طرح آپلود کنید fileهنگام ایجاد یک مورد پشتیبانی فنی.
برای پشتیبانی غیر فنی محصول، مانند قیمت گذاری محصول، ارتقاء محصول، اطلاعات به روز رسانی، وضعیت سفارش و مجوز، با خدمات مشتری تماس بگیرید.

  • از آمریکای شمالی، با 800.262.1060 تماس بگیرید
  • از سایر نقاط جهان با شماره 650.318.4460 تماس بگیرید
  • فکس، از هر کجای دنیا، 650.318.8044

اطلاعات ریزتراشه
ریزتراشه Webسایت
Microchip پشتیبانی آنلاین را از طریق ما ارائه می دهد webسایت در www.microchip.com/. این webسایت برای ساخت استفاده می شود files و اطلاعات به راحتی در دسترس مشتریان است. برخی از مطالب موجود عبارتند از:

  • پشتیبانی محصول - برگه های داده و خطاها، یادداشت های برنامه و sampبرنامه ها، منابع طراحی، راهنماهای کاربر و اسناد پشتیبانی سخت افزاری، آخرین نسخه های نرم افزاری و نرم افزارهای آرشیو شده
  • پشتیبانی فنی عمومی - سوالات متداول (سؤالات متداول)، درخواست‌های پشتیبانی فنی، گروه‌های گفتگوی آنلاین، فهرست اعضای برنامه شریک طراحی ریزتراشه
  • Business of Microchip – راهنمای انتخاب و سفارش محصول، آخرین بیانیه های مطبوعاتی ریزتراشه، لیست سمینارها و رویدادها، فهرست دفاتر فروش ریزتراشه، توزیع کنندگان و نمایندگان کارخانه

سرویس اطلاع رسانی تغییر محصول
سرویس اطلاع رسانی تغییر محصول Microchip به مشتریان کمک می کند تا در مورد محصولات Microchip در جریان باشند. هر زمان که تغییرات، به‌روزرسانی‌ها، بازبینی‌ها یا اشتباهات مربوط به خانواده محصول مشخص یا ابزار توسعه مورد علاقه وجود داشته باشد، مشترکین اعلان ایمیلی دریافت خواهند کرد. برای ثبت نام به www.microchip.com/pcn و دستورالعمل ثبت نام را دنبال کنید.

پشتیبانی مشتری
کاربران محصولات میکروچیپ می توانند از طریق چندین کانال کمک دریافت کنند:

  • توزیع کننده یا نماینده
  • دفتر فروش محلی
  • مهندس راه حل های جاسازی شده (ESE)
  • پشتیبانی فنی

مشتریان برای پشتیبانی باید با توزیع کننده، نماینده یا ESE خود تماس بگیرند. دفاتر فروش محلی نیز برای کمک به مشتریان در دسترس هستند. فهرستی از دفاتر فروش و مکان ها در این سند گنجانده شده است. پشتیبانی فنی از طریق در دسترس است webسایت در: www.microchip.com/support
ویژگی حفاظت از کد دستگاه های ریزتراشه
به جزئیات زیر از ویژگی حفاظت از کد در محصولات میکروچیپ توجه کنید:

  • محصولات ریزتراشه دارای مشخصات مندرج در برگه داده ریزتراشه خاص خود هستند.
  • Microchip معتقد است که خانواده محصولات آن زمانی که به روش مورد نظر، در مشخصات عملیاتی و در شرایط عادی استفاده می شود، ایمن هستند.
  • ریزتراشه برای حقوق مالکیت معنوی خود ارزش قائل است و به شدت از آن محافظت می کند. تلاش برای نقض ویژگی‌های حفاظت از کد محصول میکروچیپ کاملاً ممنوع است و ممکن است قانون حق نسخه‌برداری هزاره دیجیتال را نقض کند.
  • نه Microchip و نه هیچ سازنده نیمه هادی دیگری نمی توانند امنیت کد آن را تضمین کنند. حفاظت از کد به این معنی نیست که ما تضمین می کنیم محصول "نشکن" است. حفاظت از کد به طور مداوم در حال تغییر است. میکروچیپ متعهد به بهبود مستمر ویژگی‌های حفاظت از کد محصولات خود است.

اطلاعیه حقوقی
این نشریه و اطلاعات موجود در اینجا ممکن است فقط برای محصولات Microchip، از جمله برای طراحی، آزمایش و ادغام محصولات Microchip با برنامه شما استفاده شود. استفاده از این اطلاعات به هر شکل دیگری این شرایط را نقض می کند. اطلاعات مربوط به برنامه های دستگاه فقط برای راحتی شما ارائه می شود و ممکن است با به روز رسانی ها جایگزین شوند. این مسئولیت شماست که اطمینان حاصل کنید که برنامه شما با مشخصات شما مطابقت دارد. برای پشتیبانی بیشتر با دفتر فروش ریزتراشه محلی خود تماس بگیرید یا از این آدرس پشتیبانی بیشتری دریافت کنید www.microchip.com/en-us/support/design-help/client-support-services.
این اطلاعات توسط میکروچیپ "همانطور که هست" ارائه شده است. میکروچیپ هیچ گونه نمایندگی یا ضمانت نامه ای، اعم از صریح یا ضمنی، کتبی یا شفاهی، قانونی یا در غیر این صورت، مربوط به اطلاعات، شامل اطلاعات محدود، اما نه محدود، ارائه نمی دهد. سازگاری و تناسب برای یک هدف خاص یا ضمانت نامه مربوط به وضعیت، کیفیت، یا عملکرد آن است. ریزتراشه در هیچ موردی مسئول هیچ گونه ضرر، خسارت، هزینه یا هزینه غیرمستقیم، خاص، تنبیهی، اتفاقی، یا تبعی از هر نوع چیزی که به هر وسیله ای که به ایالات متحده مربوط می شود، نخواهد بود. ROCHIP شده است از توصیه شده است احتمال یا آسیب ها قابل پیش بینی است. به طور کامل مجاز به قانون ، مسئولیت کل میکروچیپ در مورد کلیه مطالبات به هر طریقی مربوط به اطلاعات یا استفاده از آن از میزان هزینه ها تجاوز نمی کند ، در صورت وجود ، که شما مستقیماً به Microchip برای اطلاعات پرداخت کرده اید.
استفاده از دستگاه‌های میکروچیپ در کاربردهای پشتیبانی از حیات و/یا ایمنی کاملاً با ریسک خریدار است و خریدار موافقت می‌کند که از میکروچیپ در برابر هرگونه خسارت، دعوی، دادخواست یا هزینه‌های ناشی از چنین استفاده‌ای دفاع، غرامت و مصونیت کند. هیچ مجوزی، به طور ضمنی یا غیر آن، تحت هیچ یک از حقوق مالکیت معنوی میکروچیپ منتقل نمی‌شود، مگر اینکه خلاف آن ذکر شده باشد.
علائم تجاری
نام و نشان ریزتراشه، آرم میکروچیپ، Adaptec، AVR، آرم AVR، AVR Freaks، BesTime، BitCloud، CryptoMemory، CryptoRF، dsPIC، flexPWR، HELDO، IGLOO، JukeBlox، KeeLoq، Kleer، LinkTouchS، max. MediaLB، megaAVR، Microsemi، نشان‌واره Microsemi، MOST، MOST، MPLAB، OptoLyzer، PIC، picoPower، PICSTART، آرم PIC32، PolarFire، Prochip Designer، QTouch، SAM-BA، SenGenuity، SpyNIC، SST، SST، SST Logoymricom، ، SyncServer، Tachyon، TimeSource، tinyAVR، UNI/O، Vectron، و XMEGA علائم تجاری ثبت شده Microchip Technology Incorporated در ایالات متحده آمریکا و سایر کشورها هستند.
AgileSwitch، ClockWorks، The Embedded Control Solutions Company، EtherSynch، Flashtec، Hyper Speed ​​Control، HyperLight Load، Libero، motorBench، mTouch، Powermite 3، Precision Edge، ProASIC، ProASIC Plus، لوگوی ProASIC Plus، Quiet-Wire، SyncForsion، SmartWorsion TimeCesium، TimeHub، TimePictra، TimeProvider، و ZL علائم تجاری ثبت شده Microchip Technology Incorporated در ایالات متحده هستند.
سرکوب کلید مجاور، AKS، آنالوگ برای عصر دیجیتال، هر خازن، AnyIn، AnyOut، سوئیچینگ تقویت شده، BlueSky، BodyCom، Clockstudio، CodeGuard، CryptoAuthentication، CryptoAutomotive، CryptoAutomotive، CryptoPictoControla. تطبیق , DAM, ECAN, Espresso T1S, EtherGREEN, EyeOpen, GridTime, IdealBridge, IGaT, برنامه نویسی سریال درون مدار, ICSP, INICnet, موازی هوشمند, IntelliMOS, اتصال بین تراشه, JitterBlocker, Knob-on-Circuit-Liptos, maplay حداکثرView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified logo, MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS 7, PowerSiliconsmart, , QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, Total Enndurance , Trusted Time, TSHARC, Turing, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan، WiperLock، XpressConnect، و ZENA علائم تجاری Microchip Technology Incorporated در ایالات متحده آمریکا و سایر کشورها هستند.
SQTP یک نشان خدمات فناوری میکروچیپ است که در ایالات متحده آمریکا ثبت شده است
آرم Adaptec، Frequency on Demand، Silicon Storage Technology، و Symmcom علائم تجاری ثبت شده Microchip Technology Inc. در کشورهای دیگر هستند.
GestIC یک علامت تجاری ثبت شده Microchip Technology Germany II GmbH & Co. KG، یکی از شرکت های تابعه Microchip Technology Inc. در کشورهای دیگر است.
سایر علائم تجاری ذکر شده در اینجا متعلق به شرکت های مربوطه می باشد.
2024، Microchip Technology Incorporated و شرکت های تابعه آن. تمامی حقوق محفوظ است.
ISBN: 978-1-6683-0183-8
سیستم مدیریت کیفیت
برای کسب اطلاعات در مورد سیستم های مدیریت کیفیت میکروچیپ، لطفاً مراجعه کنید www.microchip.com/quality.
فروش و خدمات در سراسر جهان

آمریکا  آسیا/اقیانوسیه  آسیا/اقیانوسیه  اروپا
دفتر شرکت
بلوار چندلر غربی 2355
چندلر، AZ 85224-6199
تلفن: 480-792-7200
فکس: 480-792-7277
پشتیبانی فنی: www.microchip.com/support
Web آدرس: www.microchip.com
آتلانتا
دولوث، GA
تلفن: 678-957-9614
فکس: 678-957-1455
آستین، تگزاس
تلفن: 512-257-3370
بوستون
Westborough, MA
تلفن: 774-760-0087
فکس: 774-760-0088
شیکاگو
Itasca، IL
تلفن: 630-285-0071
فکس: 630-285-0075
دالاس
Addison، TX
تلفن: 972-818-7423
فکس: 972-818-2924
دیترویت
نووی، MI
تلفن: 248-848-4000
هیوستون، تگزاس
تلفن: 281-894-5983
ایندیاناپولیس
نوبلزویل، IN
تلفن: 317-773-8323
فکس: 317-773-5453
تلفن: 317-536-2380
لس آنجلس
ماموریت ویجو، کالیفرنیا
تلفن: 949-462-9523
فکس: 949-462-9608
تلفن: 951-273-7800
رالی، NC
تلفن: 919-844-7510
نیویورک، نیویورک
تلفن: 631-435-6000
سن خوزه، کالیفرنیا
تلفن: 408-735-9110
تلفن: 408-436-4270
کانادا – تورنتو
تلفن: 905-695-1980
فکس: 905-695-2078		 استرالیا – سیدنی
تلفن: 61-2-9868-6733
چین – پکن
تلفن: 86-10-8569-7000
چین – چنگدو
تلفن: 86-28-8665-5511
چین - چونگ کینگ
تلفن: 86-23-8980-9588
چین – دونگوان
تلفن: 86-769-8702-9880
چین – گوانگژو
تلفن: 86-20-8755-8029
چین – هانگژو
تلفن: 86-571-8792-8115
چین – SAR هنگ کنگ
تلفن: 852-2943-5100
چین – نانجینگ
تلفن: 86-25-8473-2460
چین – چینگدائو
تلفن: 86-532-8502-7355
چین – شانگهای
تلفن: 86-21-3326-8000
چین – شن یانگ
تلفن: 86-24-2334-2829
چین – شنژن
تلفن: 86-755-8864-2200
چین – سوژو
تلفن: 86-186-6233-1526
چین – ووهان
تلفن: 86-27-5980-5300
چین - شیان
تلفن: 86-29-8833-7252
چین – شیامن
تلفن: 86-592-2388138
چین – ژوهای
تلفن: 86-756-3210040		 هند – بنگلور
تلفن: 91-80-3090-4444
هند – دهلی نو
تلفن: 91-11-4160-8631
هند - پونا
تلفن: 91-20-4121-0141
ژاپن – اوزاکا
تلفن: 81-6-6152-7160
ژاپن – توکیو
تلفن: 81-3-6880- 3770
کره - دایگو
تلفن: 82-53-744-4301
کره – سئول
تلفن: 82-2-554-7200
مالزی – کوالالامپور
تلفن: 60-3-7651-7906
مالزی – پنانگ
تلفن: 60-4-227-8870
فیلیپین – مانیل
تلفن: 63-2-634-9065
سنگاپور
تلفن: 65-6334-8870
تایوان – هسین چو
تلفن: 886-3-577-8366
تایوان – کائوسیونگ
تلفن: 886-7-213-7830
تایوان – تایپه
تلفن: 886-2-2508-8600
تایلند – بانکوک
تلفن: 66-2-694-1351
ویتنام – هوشی مین
تلفن: 84-28-5448-2100		 اتریش – ولز
تلفن: 43-7242-2244-39
فکس: 43-7242-2244-393
دانمارک – کپنهاگ
تلفن: 45-4485-5910
فکس: 45-4485-2829
فنلاند – اسپو
تلفن: 358-9-4520-820
فرانسه – پاریس
Tel: 33-1-69-53-63-20
Fax: 33-1-69-30-90-79
آلمان – گارچینگ
تلفن: 49-8931-9700
آلمان – هان
تلفن: 49-2129-3766400
آلمان – هایلبرون
تلفن: 49-7131-72400
آلمان – کارلسروهه
تلفن: 49-721-625370
آلمان – مونیخ
Tel: 49-89-627-144-0
Fax: 49-89-627-144-44
آلمان – روزنهایم
تلفن: 49-8031-354-560
اسرائیل – هود هاشارون
تلفن: 972-9-775-5100
ایتالیا – میلان
تلفن: 39-0331-742611
فکس: 39-0331-466781
ایتالیا – پادووا
تلفن: 39-049-7625286
هلند – درونن
تلفن: 31-416-690399
فکس: 31-416-690340
نروژ – تروندهایم
تلفن: 47-72884388
لهستان – ورشو
تلفن: 48-22-3325737
رومانی – بخارست
Tel: 40-21-407-87-50
اسپانیا - مادرید
Tel: 34-91-708-08-90
Fax: 34-91-708-08-91
سوئد - گوتنبرگ
Tel: 46-31-704-60-40
سوئد – استکهلم
تلفن: 46-8-5090-4654
انگلستان – ووکینگهام
تلفن: 44-118-921-5800
فکس: 44-118-921-5820

میکروچیپ - آرم

اسناد / منابع

میکروچیپ DS00004807F خانواده PolarFire FPGA جریان سفارشی [pdfراهنمای کاربر
جریان سفارشی FPGA خانواده PolarFire DS00004807F، DS00004807F، جریان سفارشی خانواده PolarFire FPGA، جریان سفارشی خانواده FPGA، جریان سفارشی، جریان

مراجع

نظر بدهید

آدرس ایمیل شما منتشر نخواهد شد. فیلدهای الزامی مشخص شده اند *