Guida di l'utente di u flussu persunalizatu di a famiglia PolarFire FPGA
Libero SoC v2024.2
Introduzione (Fate una quistione)
U software Libero System-on-Chip (SoC) furnisce un ambiente di cuncepimentu Field Programmable Gate Array (FPGA) cumpletamente integratu. Tuttavia, uni pochi d'utilizatori puderanu vulè aduprà strumenti di sintesi è simulazione di terze parti fora di l'ambiente Libero SoC. Libero pò avà esse integratu in l'ambiente di cuncepimentu FPGA. Hè cunsigliatu d'utilizà Libero SoC per gestisce tuttu u flussu di cuncepimentu FPGA.
Questa guida per l'utente descrive u Flussu Persunalizatu per i dispositivi PolarFire è PolarFire SoC Family, un prucessu per integrà Libero cum'è parte di u flussu di cuncepimentu FPGA più largu. Famiglie di Dispositivi Supportate® A seguente tabella elenca e famiglie di dispositivi supportate da Libero SoC. Tuttavia, alcune informazioni in questa guida puderanu applicà si solu à una famiglia specifica di dispositivi. In questu casu, tali informazioni sò chjaramente identificate.
Tavula 1. Famiglie di dispositivi supportate da Libero SoC
| Famiglia di Dispositivi | Descrizzione |
| PolarFire® | I FPGA PolarFire furniscenu a putenza più bassa di l'industria à densità medie cù una sicurezza è affidabilità eccezziunali. |
| SoC PolarFire | PolarFire SoC hè u primu SoC FPGA cù un cluster di CPU RISC-V deterministicu è coerente, è un sottosistema di memoria L2 deterministicu chì permette applicazioni Linux® è in tempu reale. |
Overview (Fate una quistione)
Mentre Libero SoC furnisce un ambiente di cuncepimentu end-to-end cumpletamente integratu per sviluppà disinni SoC è FPGA, offre ancu a flessibilità di eseguisce a sintesi è a simulazione cù strumenti di terze parti fora di l'ambiente Libero SoC. Tuttavia, alcune tappe di cuncepimentu devenu rimanere in l'ambiente Libero SoC.
A seguente tavula elenca i passi principali in u flussu di cuncepimentu FPGA è indica i passi per i quali Libero SoC deve esse adupratu.
Tavula 1-1. Flussu di cuncepimentu FPGA
| Passu di Flussu di Cuncepimentu | Deve aduprà Libero | Descrizzione |
| Entrata di cuncepimentu: HDL | Innò | Aduprate un strumentu di verificazione/editore HDL di terze parti fora di Libero® SoC se vulete. |
| Entrata di cuncepimentu: Configuratori | Iè | Crea u primu prughjettu Libero per a generazione di cumpunenti core di u catalogu IP. |
| Generazione automatica di vincoli PDC/SDC | Innò | I vincoli derivati anu bisognu di tutti l'HDL files è una utilità derive_constraints quandu hè eseguita fora di Libero SoC, cum'è descrittu in l'Appendice C - Derive Constraints. |
| Simulazione | Innò | Aduprate un strumentu di terze parti fora di Libero SoC, se vulete. Richiede u scaricamentu di biblioteche di simulazione precompilate per u dispusitivu di destinazione, u simulatore di destinazione è a versione di Libero di destinazione aduprata per l'implementazione backend. |
| Sintesi | Innò | Aduprate un strumentu di terze parti fora di Libero SoC se vulete. |
| Implementazione di u Cuncepimentu: Gestione di i Vincoli, Compilazione di a Netlist, Piazzamentu è Percorsu (vede sopra)view) | Iè | Crea un secondu prughjettu Libero per l'implementazione di u backend. |
| Timing and Power Verification | Iè | Stà in u secondu prughjettu Libero. |
| Cunfigurà i dati è e memorie di inizializazione di u disignu | Iè | Aduprate stu strumentu per gestisce diversi tipi di memorie è l'inizializazione di u disignu in u dispusitivu. State in u secondu prughjettu. |
| Prugrammazione File Generazione | Iè | Stà in u secondu prughjettu. |
Impurtante: Tù deve scaricà e biblioteche precompilate dispunibili à u Biblioteche di simulazione precompilate pagina per aduprà un simulatore di terze parti.
In un flussu Fabric FPGA puru, inserite u vostru cuncepimentu aduprendu HDL o entrata schematica è passate quellu direttamente.
à i strumenti di sintesi. U flussu hè sempre supportatu. I FPGA PolarFire è PolarFire SoC anu significativi
blocchi IP duri pruprietarii chì richiedenu l'usu di core di cunfigurazione (SgCores) da l'IP SoC Libero
catalogu. Una gestione particulare hè necessaria per qualsiasi bloccu chì cumprende a funzionalità SoC:
- PolarFire
– PF_UPROM
– SERVIZI_DI_SISTEMA_PF
– PF_CCC
– PF CLK DIV
– PF_CRYPTO
– PF_DRI
– PF_INIT_MONITOR
– PF_NGMUX
– PF_OSC
– Memorie RAM (TPSRAM, DPSRAM, URAM)
– PF_SRAM_AHBL_AXI
– PF_XCVR_ERM
– PF_XCVR_REF_CLK
– PF_TX_PLL
– PF_PCIE
– PF_IO
– PF_IOD_CDR
– PF_IOD_CDR_CCC
– PF_IOD_GENERIC_RX
– PF_IOD_GENERIC_TX
– PF_IOD_GENERIC_TX_CCC
– PF_RGMII_TO_GMII
– PF_IOD_OCTAL_DDR
– PF_DDR3
– PF_DDR4
– PF_LPDDR3
– PF_QDR
– PF_CORESMARTBERT
– PF_TAMPER
– PF_TVS, è cusì via.
In più di i SgCores elencati prima, ci sò parechji IP soft DirectCore dispunibili per e famiglie di dispositivi PolarFire è PolarFire SoC in u Catalogu Libero SoC chì utilizanu e risorse di u fabric FPGA.
Per l'entrata di cuncepimentu, sè utilizate unu di i cumpunenti precedenti, duvete aduprà Libero SoC per una parte di l'entrata di cuncepimentu (Configurazione di i cumpunenti), ma pudete cuntinuà u restu di a vostra entrata di cuncepimentu (entrata HDL, ecc.) fora di Libero. Per gestisce u flussu di cuncepimentu FPGA fora di Libero, seguitate i passi furniti in u restu di sta guida.
1.1 Ciclu di vita di i cumpunenti (Fate una quistione)
I passi seguenti descrivenu u ciclu di vita di un cumpunente SoC è furniscenu struzzioni nantu à cumu trattà i dati.
- Generate u cumpunente aduprendu u so cunfiguratore in Libero SoC. Questu genera i seguenti tipi di dati:
– HDL files
– Memoria files
– Stimulu è Simulazione files
– Cumponente SDC file - Per HDL files, istanziali è integralli in u restu di u disignu HDL aduprendu u strumentu/prucessu di inserimentu di cuncepimentu esternu.
- Memoria di furnimentu files è stimulu files à u vostru strumentu di simulazione.
- Cumponente di furnitura SDC file à u strumentu Derive Constraint per a Generazione di Vincoli. Vede l'Appendice C—Derive Constraints per più dettagli.
- Duvete creà un secondu prughjettu Libero, induve impurtate a netlist post-Sintesi è i metadati di i vostri cumpunenti, cumpletendu cusì a cunnessione trà ciò chì avete generatu è ciò chì avete prugrammatu.
1.2 Creazione di u prugettu Libero SoC (Fate una quistione)
Certi passi di cuncepimentu devenu esse eseguiti in l'ambiente Libero SoC (Tavula 1-1). Per chì sti passi sianu eseguiti, duvete creà dui prughjetti Libero SoC. U primu prughjettu hè adupratu per a cunfigurazione è a generazione di cumpunenti di cuncepimentu, è u secondu prughjettu hè per l'implementazione fisica di u cuncepimentu di livellu superiore.
1.3 Flussu persunalizatu (Fate una quistione)
A figura seguente mostra:
- Libero SoC pò esse integratu cum'è parte di u flussu di cuncepimentu FPGA più largu cù strumenti di sintesi è simulazione di terze parti fora di l'ambiente Libero SoC.
- Diversi passi implicati in u flussu, da a creazione di u disignu è a cucitura finu à a prugrammazione di u dispusitivu.
- U scambiu di dati (ingressi è uscite) chì deve accade à ogni tappa di u flussu di cuncepimentu.
Cunsigliu:
- SNVM.cfg, UPROM.cfg
- *.mem file generazione per a Simulazione: pa4rtupromgen.exe piglia UPROM.cfg cum'è input è genera UPROM.mem.
I seguenti sò i passi in u flussu persunalizatu:
- Cunfigurazione è generazione di cumpunenti:
a. Crea un primu prughjettu Libero (per serve cum'è prughjettu di riferimentu).
b. Selezziunate u Core da u Catalogu. Fate un doppiu clic nant'à u core per dà li un nome di cumpunente è cunfigurà u cumpunente.
Questu esporta automaticamente i dati di i cumpunenti è files. Un Manifestu di i Cumponenti hè ancu generatu. Vede i Manifesti di i Cumponenti per i dettagli. Per più dettagli, vede a Cunfigurazione di i Cumponenti. - Cumpiite u vostru cuncepimentu RTL fora di Libero:
a. Instanziate u cumpunente HDL files.
b. A situazione di l'HDL files hè listatu in i Manifesti di i Cumponenti files. - Generà vincoli SDC per i cumpunenti. Aduprate l'utilità Derive Constraints per generà u vinculu di tempu. file(SDC) basatu annantu à:
a. Cumponente HDL files
b. SDC di cumpunenti files
c. HDL di l'utilizatore files
Per più ditaglii, vede l'Appendice C—Vincoli di derivazione. - Strumentu di sintesi/strumentu di simulazione:
a. Uttene HDL files, stimulu files, è dati di cumpunenti da i lochi specifichi cum'è nutatu in i Manifesti di i Cumpunenti.
b. Sintetizà è simulà u disignu cù strumenti di terze parti fora di Libero SoC. - Crea u vostru secondu prughjettu Libero (Implementazione).
- Eliminate a sintesi da a catena di strumenti di u flussu di cuncepimentu (Prughjettu > Impostazioni di u Prughjettu > Flussu di Cuncepimentu > deselezziunate a casella di cuntrollu Attivà a Sintesi).
- Impurtà a fonte di cuncepimentu files (netlist *.vm dopu à a sintesi da u strumentu di sintesi):
– Impurtà a netlist *.vm dopu à a sintesi (File> Impurtà> Verilog Netlist sintetizatu (VM)).
– Metadati di i cumpunenti *.cfg files per uPROM è/o sNVM. - Impurtà qualsiasi cumpunente di bloccu Libero SoC files. U bloccu files deve esse in u *.cxz file furmatu.
Per più infurmazione nantu à cumu creà un bloccu, vede Guida di l'utente di PolarFire Block Flow. - Impurtate i vincoli di cuncepimentu:
– Impurtà vinculu I/O files (Gestione di Vincoli > Attributi I/O > Impurtà).
– Impurtà a pianificazione di u pianu *.pdc files (Gestione di Vincoli > Pianificatore di Pavimenti > Impurtà).
– Impurtà u vinculu di timing *.sdc files (Gestione di Vincoli > Timing > Impurtà). Impurtà u SDC file generatu per mezu di u strumentu Derive Constraint.
– Impurtà a restrizione *.ndc files (Gestione di Vincoli > Attributi di Netlist > Impurtà), s'ellu ci n'hè. - Custrizzione file è associazione di strumenti
– In u Gestore di Vincoli, assuciate u *.pdc files per piazzà è indirizzà, u *.sdc files per verificà u locu, u percorsu è u tempu, è u *.ndc files per compilà a Netlist. - Implementazione cumpleta di u disignu
– Piazzamentu è itinerariu, verificazione di u timing è di a putenza, cunfigurazione di i dati è di e memorie d'inizializazione di u disignu, è prugrammazione file generazione. - Validà u disignu
– Validà u cuncepimentu nantu à FPGA è debugà se necessariu aduprendu l'arnesi di cuncepimentu furniti cù a suite di cuncepimentu Libero SoC.
Cunfigurazione di i cumpunenti (Fate una quistione)
U primu passu in u flussu persunalizatu hè di cunfigurà i vostri cumpunenti aduprendu un prughjettu di riferimentu Libero (chjamatu ancu primu prughjettu Libero in a Tavula 1-1). In i passi successivi, aduprerete dati da questu prughjettu di riferimentu.
Sè vo aduprate qualsiasi cumpunente elencatu prima, sottu à Overview In u vostru cuncepimentu, eseguite i passi descritti in questa sezione.
Sè vo ùn aduprate micca alcunu di i cumpunenti sopra, pudete scrive u vostru RTL fora di Libero è impurtà lu direttamente in i vostri strumenti di Sintesi è Simulazione. Pudete tandu prucede à a sezzione di post-sintesi è impurtà solu a vostra netlist *.vm post-sintesi in u vostru prughjettu d'implementazione Libero finale (chjamatu ancu secondu prughjettu Libero in a Tavula 1-1).
2.1 Cunfigurazione di i cumpunenti cù Libero (Fate una quistione)
Dopu avè sceltu i cumpunenti chì devenu esse aduprati da a lista precedente, eseguite i seguenti passi:
- Crea un novu prughjettu Libero (Core Configuration and Generation): Selezziunate u Dispositivu è a Famiglia à i quali destinate u vostru cuncepimentu finale.
- Aduprate unu o più di i core citati in Custom Flow.
a. Crea un SmartDesign è cunfigurà u core desideratu è creà una istanziazione in u cumpunente SmartDesign.
b. Prumove tutti i pin à u livellu superiore.
c. Generà u SmartDesign.
d. Fate un doppiu clic nant'à u strumentu Simulate (una di l'opzioni Presintesi o Postintesi o Post-Layout) per invucà u simulatore. Pudete sorte da u simulatore dopu ch'ellu sia statu invucatu. Stu passu genera a simulazione. filehè necessariu per u vostru prugettu.
Cunsigliu: Tù Duvete fà stu passu sè vulete simulà u vostru disignu fora di Libero.
Per più infurmazione, vede Simulazione di u vostru disignu.
e. Salvate u vostru prugettu - questu hè u vostru prugettu di riferimentu.
2.2 Manifesti di i cumpunenti (Fate una quistione)
Quandu generate i vostri cumpunenti, un inseme di files hè generatu per ogni cumpunente. U rapportu di u Manifestu di i Cumpunenti detalla l'inseme di filegenerati è aduprati in ogni passu successivu (Sintesi, Simulazione, Generazione di Firmware, ecc.). Stu rapportu vi dà e pusizioni di tutti i generati filehè necessariu per cuntinuà cù u Flussu Persunalizatu. Pudete accede à u manifestu di u cumpunente in l'area Rapporti: Cliccate Design > Rapporti per apre a tabulazione Rapporti. In a tabulazione Rapporti, vedi un inseme di manifest.txt files (Sopraview), unu per ogni cumpunente chì avete generatu.
Cunsigliu: Duvete definisce un cumpunente o un modulu cum'è "root" per vede u manifestu di u cumpunente. file cuntenutu in a tabulazione Rapporti.
In alternativa, pudete accede à u rapportu di manifestu individuale files per ogni cumpunente principale generatu o cumpunente SmartDesign da /cumponente/travagliu/ / / _manifestu.txt o /cumponente/travagliu/ / _manifest.txt. Pudete ancu accede à u manifestu file cuntenutu di ogni cumpunente generatu da a nova tabulazione Cumpunenti in Libero, induve file I lochi sò mintuvati in rispettu à u cartulare di u prugettu.
Cuncentratevi nantu à i seguenti rapporti di u Manifestu di i Cumponenti:
- Sè avete istanziatu i core in un SmartDesign, leghjite u file _manifestu.txt.
- Sè avete creatu cumpunenti per i core, leghjite u _manifestu.txt.
Duvete aduprà tutti i rapporti di Manifesti di Cumponenti chì s'applicanu à u vostru disignu. Per esempiuampvale à dì, sè u vostru prugettu hà un SmartDesign cù unu o più cumpunenti principali istanziati in questu è avete intenzione di aduprà tutti in u vostru disignu finale, allora duvete selezziunà fileelencati in i rapporti di i Manifesti di i Cumponenti di tutti questi cumpunenti per l'usu in u vostru flussu di cuncepimentu.
2.3 Interpretazione di u Manifestu Files (Fate una quistione)
Quandu apre un manifestu di cumpunenti file, vedi percorsi per files in u vostru prughjettu Libero è indicazioni nantu à induve in u flussu di cuncepimentu aduprà. Pudete vede i seguenti tipi di files in un manifestu file:
- Fonte HDL files per tutti i strumenti di sintesi è simulazione
- Stimulu files per tutti i strumenti di simulazione
- Custrizzione files
Quì sottu hè u Manifestu di i cumpunenti di un cumpunente core PolarFire.
Ogni tipu di file hè necessariu à valle in u vostru flussu di cuncepimentu. E sezioni seguenti descrivenu l'integrazione di u files da u manifestu in u vostru flussu di cuncepimentu.
Generazione di vincoli (Fate una quistione)
Quandu si esegue a cunfigurazione è a generazione, assicuratevi di scrive/generà u vinculu SDC/PDC/NDC. files per chì u disignu li passi à i strumenti di Sintesi, Place-and-Route è Verifica di Timing.
Aduprate l'utilità Derive Constraints fora di l'ambiente Libero per generà vincoli invece di scriveli manualmente. Per aduprà l'utilità Derive Constraint fora di l'ambiente Libero, duvete:
- Furnisce l'HDL di l'utente, u HDL di u cumpunente è u vinculu SDC di u cumpunente files
- Specificà u modulu di livellu superiore
- Specificà u locu induve generà a restrizione derivata files
I vincoli di i cumpunenti SDC sò dispunibili sottu /cumponente/travagliu/ / / cartulare dopu a cunfigurazione è a generazione di i cumpunenti.
Per più dettagli nantu à cumu generà vincoli per u vostru disignu, vede l'Appendice C - Derivazione di vincoli.
Sintetizendu u vostru disignu (Fate una quistione)
Una di e caratteristiche principali di u Custom Flow hè di permette di utilizà una sintesi di terze parti.
strumentu fora di Libero. U flussu persunalizatu supporta l'usu di Synopsys SynplifyPro. Per sintetizà u vostru
prughjettu, aduprate a prucedura seguente:
- Crea un novu prughjettu in u vostru strumentu di Sintesi, destinatu à a listessa famiglia di dispositivi, dadi è pacchetti cum'è u prughjettu Libero chì avete creatu.
a. Impurtate u vostru propiu RTL filecum'è di solitu.
b. Impostate l'output di Sintesi cum'è Verilog strutturale (.vm).
Cunsigliu: Strutturale Verilog (.vm) hè l'unicu furmatu di output di sintesi supportatu in PolarFire. - Impurtà u cumpunente HDL files in u vostru prughjettu di Sintesi:
a. Per ogni Rapportu di Manifesti di Cumponenti: Per ogni file sottu à a fonte HDL fileper tutti i strumenti di Sintesi è Simulazione, impurtate u file in u vostru prughjettu di sintesi. - Importà u file polarfire_syn_comps.v (s'è vo aduprate Synopsys Synplify) da
Locu d'installazione>/data/aPA5M à u vostru prughjettu Synthesis. - Impurtà u SDC generatu prima file per mezu di u strumentu Derived Constraint (vede l'Appendice)
A—Sampe Vincoli SDC) in u strumentu di Sintesi. Stu vinculu file vincola u strumentu di sintesi per ottene a chjusura di u timing cù menu sforzu è menu iterazioni di cuncepimentu.
Impurtante:
- Sè vo avete intenzione di utilizà u listessu *.sdc file Per vinculà Place-and-Route durante a fase d'implementazione di u cuncepimentu, duvete impurtà questu *.sdc in u prughjettu di sintesi. Questu hè per assicurà chì ùn ci sianu micca discrepanze di nomi d'uggetti di cuncepimentu in a netlist sintetizzata è i vincoli Place-and-Route durante a fase d'implementazione di u prucessu di cuncepimentu. Sè ùn includete micca questu *.sdc file In u passu di Sintesi, a netlist generata da Sintesi pò fiascà u passu Place and Route per via di discrepanze di nomi d'uggetti di cuncepimentu.
a. Impurtà l'attributi di Netlist *.ndc, s'ellu ci n'hè, in u strumentu di sintesi.
b. Eseguisce a sintesi. - A locu di l'output di u vostru strumentu di sintesi hà a netlist *.vm file generatu dopu a Sintesi. Duvete impurtà a netlist in u Prughjettu d'Implementazione Libero per cuntinuà cù u prucessu di cuncepimentu.
Simulazione di u vostru disignu (Fate una quistione)
Per simulà u vostru cuncepimentu fora di Libero (vale à dì, aduprendu u vostru propiu ambiente di simulazione è simulatore), eseguite i seguenti passi:
- Disegnu Files:
a. Simulazione di pre-sintesi:
• Impurtate u vostru RTL in u vostru prugettu di simulazione.
• Per ogni Rapportu di Manifesti di Cumponenti.
– Impurtà ognunu file sottu à a fonte HDL files per tutti i strumenti di sintesi è simulazione in u vostru prughjettu di simulazione.
• Cumpilate questi filesecondu l'istruzzioni di u vostru simulatore.
b. Simulazione post-sintesi:
• Impurtate a vostra netlist *.vm post-sintesi (generata in Sintetizà u vostru Cuncepimentu) in u vostru prughjettu di simulazione è compilatela.
c. Simulazione dopu à u layout:
• Prima, cumpletate l'implementazione di u vostru cuncepimentu (vede Implementazione di u vostru Cuncepimentu). Assicuratevi chì u vostru prughjettu Libero finale sia in statu post-layout.
• Doppiu cliccà nant'à Generate BackAnnoted Files in a finestra Libero Design Flow. Genera dui files:
/designer/ / _ba.v/vhd /designer/
/ _ba.sdf
• Impurtà tramindui questi files in u vostru strumentu di simulazione. - Stimulu è Cunfigurazione files:
a. Per ogni rapportu di manifesti di cumpunenti:
• Cupià tuttu files sottu à u Stimulu Files per tutte e sezzioni di Strumenti di Simulazione in u cartulare radice di u vostru prughjettu di Simulazione.
b. Assicuratevi chì qualsiasi Tcl fileI prugrammi in e liste precedenti (in u passu 2.a) sò eseguiti prima, prima di l'iniziu di a simulazione.
c. UPROM.mem: Sè vo aduprate u core UPROM in u vostru disignu cù l'opzione Aduprà u cuntenutu per a simulazione attivata per unu o più clienti di almacenamentu di dati chì vulete simulà, duvete aduprà l'eseguibile pa4rtupromgen (pa4rtupromgen.exe in Windows) per generà l'UPROM.mem. fileL'eseguibile pa4rtupromgen piglia u schedariu UPROM.cfg file cum'è input per mezu di un script Tcl file è produce l'UPROM.mem file necessariu per e simulazioni. Questa UPROM.mem file deve esse copiatu in u cartulare di simulazione prima di l'esecuzione di a simulazione. Un exampU schedariu chì mostra l'usu di l'eseguibile pa4rtupromgen hè furnitu in i passi seguenti. U UPROM.cfg file hè dispunibule in u diretoriu /cumponente/travagliu/ / in u prugettu Libero chì avete utilizatu per generà u cumpunente UPROM.
d. snvm.mem: Sè vo aduprate u core di i Servizii di Sistema in u vostru cuncepimentu è cunfigurate a tabulazione sNVM in u core cù l'opzione Aduprà u cuntenutu per a simulazione attivata per unu o più clienti chì vulete simulà, un snvm.mem file hè generatu automaticamente à
u repertoriu /cumponente/travagliu/ / in u prugettu Libero chì avete utilizatu per generà u cumpunente di i Servizii di Sistema. Questu snvm.mem file deve esse copiatu in u cartulare di simulazione prima di l'esecuzione di a simulazione. - Crea una cartella di travagliu è una sottocartella chjamata simulation sottu à cartella di travagliu.
L'eseguibile pa4rtupromgen aspetta a presenza di a sottucartulare di simulazione in a cartulare di travagliu è u script *.tcl hè piazzatu in a sottucartulare di simulazione. - Cupià u schedariu UPROM.cfg file da u primu prughjettu Libero creatu per a generazione di cumpunenti in u cartulare di travagliu.
- Incollate i cumandamenti seguenti in un script *.tcl è piazzatelu in u cartulare di simulazione creatu in u passu 3.
Sample *.tcl per i dispusitivi PolarFire è PolarFire Soc Family per generà URPOM.mem file
da UPROM.cfg
set_device -fam -mori -pkg
set_input_cfg -path
percorsu set_sim_memFile/UPROM.mem>
gen_sim -use_init falsu
Per u nome internu currettu da aduprà per u die è l'imballu, vede u schedariu *.prjx file di u primu prugettu Libero (utilizatu per a generazione di cumpunenti).
L'argumentu use_init deve esse impostu à falsu.
Aduprate u cumandamentu set_sim_mem per specificà u percorsu versu l'output file UPROM.mem chì hè
generatu dopu l'esecuzione di u script file cù l'eseguibile pa4rtupromgen. - À l'invite di cumanda o à u terminal cygwin, andate à u cartulare di travagliu creatu in u passu 3.
Eseguite u cumandamentu pa4rtupromgen cù l'opzione -script è passateli u script *.tcl creatu in u passu precedente.
Per Windows
/designer/bin/pa4rtupromgen.exe \
–script./simulazione/ .tcl
Per Linux:
/bin/pa4rtupromgen
–script./simulazione/ .tcl - Dopu l'esecuzione riescita di l'eseguibile pa4rtupromgen, verificate chì UPROM.mem file hè generatu in u locu specificatu in u cumandamentu set_sim_mem in u script *.tcl.
- Per simulà a sNVM, copiate u schedariu snvm.mem file da u vostru primu prughjettu Libero (utilizatu per a cunfigurazione di i cumpunenti) in u cartulare di simulazione di livellu superiore di u vostru prughjettu di simulazione per eseguisce a simulazione (fora di Libero SoC). Per simulà u cuntenutu UPROM, copiate u schedariu UPROM.mem generatu file in u cartulare di simulazione di livellu superiore di u vostru prughjettu di simulazione per eseguisce a simulazione (fora di Libero SoC).
Impurtante: À simulà a funziunalità di i cumpunenti SoC, scaricate e biblioteche di simulazione PolarFire precompilate è impurtatele in u vostru ambiente di simulazione cum'è descrittu quì. Per più dettagli, vede l'Appendice B - Impurtazione di biblioteche di simulazione in l'ambiente di simulazione.
Implementazione di u vostru cuncepimentu (Fate una quistione)
Dopu avè cumpletatu a simulazione di Sintesi è Post-Sintesi in u vostru ambiente, duvete aduprà Libero di novu per implementà fisicamente u vostru disignu, u timing di esecuzione è l'analisi di putenza, è generà a vostra prugrammazione. file.
- Crea un novu prughjettu Libero per l'implementazione fisica è u layout di u disignu. Assicuratevi di destinà u listessu dispusitivu cum'è in u prughjettu di riferimentu chì avete creatu in a Cunfigurazione di i Cumponenti.
- Dopu a creazione di u prugettu, caccià a Sintesi da a catena di strumenti in a finestra Design Flow (Prughjettu > Impostazioni di u Prughjettu > Design Flow > Deselezziunà Attivà a Sintesi).
- Impurtate u vostru schedariu *.vm di post-sintesi file in questu prughjettu, (File > Impurtà > Verilog Netlist sintetizatu (VM)).
Cunsigliu: Hè cunsigliatu di creà un ligame à questu file, affinchì sè risintetizzate u vostru cuncepimentu, Libero utilizzi sempre l'ultima netlist post-sintesi.
a. In a finestra di a Gerarchia di Cuncepimentu, nutate u nome di u modulu radice.
- Impurtate i vincoli in u prugettu Libero. Aduprate u Gestore di Vincoli per impurtà i vincoli *.pdc/*.sdc/*.ndc.
a. Vinculu d'impurtazione I/O *.pdc files (Gestione di Vincoli > Attributi I/O > Impurtà).
b. Impurtà a restrizione di Floorplanning *.pdc files (Gestione di Vincoli > Pianificatore di Pavimenti > Impurtà).
c. Impurtà u vinculu di timing *.sdc files (Gestione di Vincoli > Timing > Impurtazione). Sè u vostru disignu hà unu di i nuclei elencati in Overview, assicuratevi d'impurtà u SDC file generatu per mezu di u strumentu di derivazione di vincoli.
d. Impurtà a restrizione *.ndc files (Gestione di Vincoli > Attributi di Netlist > Impurtazione). - Vincoli Associati Files per cuncepisce strumenti.
a. Apri u Gestore di Vincoli (Gestisci Vincoli > Apri Gestisci Vincoli View).
Marcate a casella di cuntrollu Verificazione di locu è itinerariu è di tempu accantu à a restrizione file per stabilisce una restrizione file è l'associazione di strumenti. Assucià u vinculu *.pdc à Place-andRoute è u *.sdc à Place-and-Route è à Timing Verification. Assucià u *.ndc file per cumpilà a Netlist.
Cunsigliu: Sè Place and Route fiasca cù sta restrizione *.sdc file, dopu impurtà stu listessu *.sdc file à a sintesi è à ripete a sintesi. - Cliccate nant'à Compile Netlist è dopu nant'à Place and Route per compie u passu di layout.
- U strumentu Configurazione di Dati è Memorie di Inizializazione di Cuncepimentu vi permette di inizializà blocchi di cuncepimentu, cum'è LSRAM, µSRAM, XCVR (ricetrasmettitori) è PCIe utilizendu dati almacenati in µPROM non volatile, sNVM, o memoria di almacenamiento SPI Flash esterna. U strumentu hà e seguenti tabulazioni per definisce a specificazione di a sequenza di inizializazione di cuncepimentu, a specificazione di i clienti di inizializazione, i clienti di dati di l'utente.
– Scheda di inizializazione di u disignu
– Scheda µPROM
– scheda sNVM
– Scheda SPI Flash
– Scheda RAM di fabric
Aduprate e tabulazioni in u strumentu per cunfigurà i dati d'inizializazione di u disignu è e memorie.
Dopu avè cumpletatu a cunfigurazione, eseguite i seguenti passi per programà i dati d'inizializazione:
• Generà clienti d'inizializazione
• Generà o esportà u flussu di bit
• Prugrammate u dispusitivu
Per infurmazioni dettagliate nantu à cumu aduprà stu strumentu, vede a Guida di l'utente di Libero SoC Design Flow. Per più infurmazioni nantu à i cumandamenti Tcl aduprati per cunfigurà diverse tabulazioni in u strumentu è specificà a cunfigurazione di a memoria. files (*.cfg), vede Guida di Riferimentu di i Cumandamenti Tcl. - Generà una prugrammazione File da stu prugettu è aduprallu per programmà u vostru FPGA.
Appendice A—Sampi vincoli SDC (Fate una quistione
Libero SoC genera vincoli di timing SDC per certi core IP, cum'è CCC, OSC, Transceiver è cusì via. Passà i vincoli SDC à l'arnesi di cuncepimentu aumenta a pussibilità di rispettà a chjusura di timing cù menu sforzu è menu iterazioni di cuncepimentu. U percorsu gerarchicu cumpletu da l'istanza di livellu superiore hè datu per tutti l'uggetti di cuncepimentu riferiti in i vincoli.
7.1 Vincoli di Timing SDC (Fate una quistione)
In u prugettu di riferimentu Libero IP core, sta restrizione SDC di livellu superiore file hè dispunibule da u Gestore di Vincoli (Design Flow > Open Manage Constraint View >Tempu > Derivazione di vincoli).
Impurtante: Vede questu file per definisce i vincoli SDC se u vostru disignu cuntene CCC, OSC, Transceiver è altri cumpunenti. Mudificate u percorsu gerarchicu cumpletu, se necessariu, per currisponde à a vostra gerarchia di disignu o aduprate l'utilità Derive_Constraints è i passi in l'Appendice C - Derive Constraints nantu à u SDC di livellu di cumpunente file.
Salvà u file à un nome differente è impurtà u SDC file à u strumentu di sintesi, u strumentu Place-and-Route, è e verificazioni di timing, cum'è qualsiasi altra restrizione SDC files.
7.1.1 SDC derivatu File (Fate una quistione)
# Questu file hè statu generatu basatu annantu à a seguente fonte SDC files:
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_CCC_C0/PF_CCC_C0_0/PF_CCC_C0_PF_CCC_C0_0_PF_CCC.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
CLK_DIV/CLK_DIV_0/CLK_DIV_CLK_DIV_0_PF_CLK_DIV.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
TRASMETTI_PLL/TRANSMIT_PLL_0/TRANSMIT_PLL_TRANSMIT_PLL_0_PF_TX_PLL.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
DMA_INIZIATOR/DMA_INIZIATOR_0/DMA_INIZIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
FIC0_INIZIATOR/FIC0_INIZIATOR_0/FIC0_INIZIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
ICICLE_MSS/ICICLE_MSS.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_PCIE_C0/PF_PCIE_C0_0/PF_PCIE_C0_PF_PCIE_C0_0_PF_PCIE.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PCIE_INITIATOR/PCIE_INITIATOR_0/PCIE_INITIATOR.sdc
# /drive/aPA5M/cores/constraints/osc_rc160mhz.sdc
# *** Ogni mudificazione à questu file serà persu se i vincoli derivati sò eseguiti di novu. ***
create_clock -name {CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK} -periodu 6.25
[ ottene_pins { OROLOGII_È_RESET_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK } ] create_clock -name {REF_CLK_PAD_P} -periodu 10 [ get_ports { REF_CLK_PAD_P } ] create_clock -name {CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/
DIV_CLK} -periodu 8
[ get_pins { CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/DIV_CLK } ] create_generated_clock -name { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT0} -multiplicà_per 25 -divide_per 32 -surghjente
[ ottene_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -fase 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT0 } ] create_generated_clock -name { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT1} -multiplicà_per 25 -divide_per 32 -surghjente
[ ottene_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -fase 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT1 } ] create_generated_clock -name { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT2} -multiplicà_per 25 -divide_per 32 -surghjente
[ ottene_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -fase 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT2 } ] create_generated_clock -name { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT3} -multiplicà_per 25 -divide_per 64 -surghjente
[ ottene_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -fase 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT3 } ] create_generated_clock -name { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/
Y_DIV} -divide_per 2 -source
[ ottene_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_à_CLK_80MHz/CLK_DIV_0/I_CD/A } ] [ ottene_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_à_CLK_80MHz/CLK_DIV_0/I_CD/Y_DIV } ] set_false_path -through [ ottene_nets { DMA_INITIATOR_inst_0/ARESETN* } ] set_false_path -from [ ottene_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/rdGrayCounter*/cntGray* } ] -à [ ottene_cellule { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
rdPtr_s1* } ] set_false_path -from [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/wrGrayCounter*/cntGray* } ] -à [ ottene_cellule { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
wrPtr_s1* } ] set_false_path -through [ get_nets { FIC0_INITIATOR_inst_0/ARESETN* } ] set_false_path -to [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[0] PCIE/PF_PCIE_C0_0/
PCIE_1/INTERRUPT[1] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[2] PCIE/PF_PCIE_C0_0/PCIE_1/
INTERRUPT[3] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[4] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[5]
PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[6] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[7] PCIE/PF_PCIE_C0_0/
PCIE_1/WAKEREQ PCIE/PF_PCIE_C0_0/PCIE_1/MPERST_N } ] set_false_path -from [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/TL_CLK } ] set_false_path -through [ get_nets { PCIE_INITIATOR_inst_0/ARESETN* } ]
Appendice B—Impurtazione di Biblioteche di Simulazione in Ambiente di Simulazione (Fate una quistione)
U simulatore predefinitu per a simulazione RTL cù Libero SoC hè ModelSim ME Pro.
E biblioteche precompilate per u simulatore predefinitu sò dispunibili cù l'installazione di Libero in u cartulare /Designer/lib/modelsimpro/precompiled/vlog per® famiglie supportate. Libero SoC supporta ancu altre edizioni di simulatori di terze parti di ModelSim, Questasim, VCS, Xcelium
, Active HDL, è Riviera Pro. Scaricate e rispettive biblioteche precompilate da Libero SoC v12.0 è più tardi basatu annantu à u simulatore è a so versione.
Simile à l'ambiente Libero, run.do file deve esse creatu per eseguisce a simulazione fora di Libero.
Crea un simplice run.do file chì hà cumandamenti per stabilisce una biblioteca per i risultati di compilazione, a mappatura di biblioteche, a compilazione è a simulazione. Segui i passi per creà un run.do basicu file.
- Crea una biblioteca logica per almacenà i risultati di compilazione aduprendu u cumandamentu vlib vlib presynth.
- Mappa u nome di a biblioteca logica à u cartulare di a biblioteca precompilata cù u cumandamentu vmap vmap .
- Compilà a fonte files—utilizate cumandamenti di compilazione specifichi di a lingua per compilà u disignu files in u cartulare di travagliu.
– vlog per .v/.sv
– vcom per .vhd - Caricate u disignu per a simulazione cù u cumandamentu vsim specificendu u nome di qualsiasi modulu di livellu superiore.
- Simulate u disignu cù u cumandamentu run.
Dopu avè caricatu u disignu, u tempu di simulazione hè impostu à zeru, è pudete inserisce u cumandamentu d'esecuzione per inizià a simulazione.
In a finestra di trascrizione di u simulatore, eseguite run.do file cum'è run.do eseguisce a simulazione. Sample run.do file cum'è seguita.
imposta tranquillamente ACTELLIBNAME PolarFire imposta tranquillamente PROJECT_DIR "W:/Test/basic_test" se
{[file esiste presynth/_info]} { echo "INFO: A biblioteca di simulazione presynth esiste" } altrimenti
{ file sguassà -force presynth vlib presynth } vmap presynth presynth vmap PolarFire
"X:/Libero/Designer/lib/modelsimpro/precompilatu/vlog/PolarFire" vlog -sv -work presynth
«${PROJECT_DIR}/hdl/top.v» vlog «+incdir+${PROJECT_DIR}/stimulus» -sv -work presynth «$»
{PROJECT_DIR}/stimulus/tb.v” vsim -L PolarFire -L presynth -t 1ps presynth.tb aghjunghje onda /tb/*
eseguisce 1000ns log /tb/* exit
Appendice C—Vincoli di Derivazione (Fate una quistione)
Questa appendice descrive i cumandamenti Tcl di Derive Constraints.
9.1 Derivazione di Vincoli Cumandamenti Tcl (Fate una quistione)
L'utilità derive_constraints vi aiuta à derivà vincoli da l'RTL o da u cunfiguratore fora di l'ambiente di cuncepimentu Libero SoC. Per generà vincoli per u vostru cuncepimentu, avete bisognu di l'HDL di l'utente, di l'HDL di i cumpunenti è di i vincoli di i cumpunenti. files. I vincoli di i cumpunenti SDC filesò dispunibili sottu /cumponente/travagliu/ / / cartulare dopu a cunfigurazione è a generazione di i cumpunenti.
Ogni vinculu di cumpunente file si compone di u cumandamentu set_component tcl (specifica u nome di u cumpunente) è di a lista di i vincoli generati dopu a cunfigurazione. I vincoli sò generati in basa à a cunfigurazione è sò specifichi per ogni cumpunente.
Exampu 9-1. Vinculu di i cumpunenti File per u Core PF_CCC
Eccu un example di una restrizione di cumpunente file per u core PF_CCC:
set_component PF_CCC_C0_PF_CCC_C0_0_PF_CCC
# Microchip Corp.
# Data: 2021-Ott-26 04:36:00
# Orologio di basa per PLL #0
create_clock -periodu 10 [get_pins { pll_inst_0/REF_CLK_0 } ] create_generated_clock -divide_by 1 -source [get_pins { pll_inst_0/
REF_CLK_0 } ] -phase 0 [ get_pins { pll_inst_0/OUT0 } ] Quì, create_clock è create_generated_clock sò rispettivamente vincoli di clock di riferimentu è di output, chì sò generati secondu a cunfigurazione.
9.1.1 Travaglià cù l'utilità derive_constraints (Fate una quistione)
Derivate i vincoli attraversanu u disignu è allocate novi vincoli per ogni istanza di cumpunente basatu annantu à u SDC di cumpunente furnitu prima. files. Per l'orologi di riferimentu CCC, si propaga in daretu à traversu u disignu per truvà a fonte di l'orologiu di riferimentu. Se a fonte hè un I/O, u vinculu di l'orologiu di riferimentu serà stabilitu nantu à l'I/O. S'ellu hè una surtita CCC o un'altra fonte di orologiu (per esempiuamp(vale à dì, Transceiver, oscillatore), usa u clock di l'altru cumpunente è segnala un avvisu se l'intervalli ùn currispondenu micca. I vincoli di derivazione assigneranu ancu vincoli per alcune macro cum'è oscillatori on-chip se li avete in u vostru RTL.
Per eseguisce l'utilità derive_constraints, duvete furnisce un schedariu .tcl. file argumentu di linea di cummanda cù l'infurmazioni seguenti in l'ordine specificatu.
- Specificate l'infurmazioni di u dispusitivu aduprendu l'infurmazioni in a sezzione set_device.
- Specificà u percorsu versu u RTL files aduprendu l'infurmazioni in a sezzione read_verilog o read_vhdl.
- Definisce u modulu di livellu superiore aduprendu l'infurmazioni in a sezzione set_top_level.
- Specificà u percorsu versu u cumpunente SDC files aduprendu l'infurmazioni in a sezzione read_sdc o read_ndc.
- Eseguite u files aduprendu l'infurmazioni in a sezzione derive_constraints.
- Specificà u percorsu versu i vincoli derivati da SDC file aduprendu l'infurmazioni in a sezzione write_sdc o write_pdc o write_ndc.
ExampLe 9-2. Esecuzione è cuntenutu di derive.tcl File
U seguitu hè un exampl'argumentu di a linea di cummanda per eseguisce l'utilità derive_constraints.
$ /bin{64}/derive_constraints derive.tcl
U cuntenutu di derive.tcl file:
# Infurmazioni nantu à u dispusitivu
set_device -famiglia PolarFire -u MPF100T -velocità -1
# RTL files
leghje_verilog -mode sistema_verilog prughjettu/cumponente/travagliu/txpll0/
txpll0_txpll0_0_PF_TX_PLL.v
leghje_verilog -mode sistema_verilog {prughjettu/cumponente/travagliu/txpll0/txpll0.v}
leghje_verilog -mode sistema_verilog {prughjettu/cumponente/travagliu/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.v}
leghje_verilog -mode sistema_verilog {prughjettu/cumponente/travagliu/xcvr0/xcvr0.v}
leghje_vhdl -mode vhdl_2008 {prughjettu/hdl/xcvr1.vhd}
#SDC di cumpunente files
set_top_level {xcvr1}
leghje_sdc -component {prughjettu/componente/travagliu/txpll0/txpll0_0/
txpll0_txpll0_0_PF_TX_PLL.sdc}
leghje_sdc -component {prughjettu/componente/travagliu/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.sdc}
#Aduprà u cumandamentu derive_constraint
derive_constraints
#Risultatu SDC/PDC/NDC files
scrive_sdc {prughjettu/vincimentu/xcvr1_vincimenti_derivati.sdc}
scrive_pdc {prughjettu/vincimentu/fp/xcvr1_vincimenti_derivati.pdc}
9.1.2 set_device (Fate una quistione)
Descrizzione
Specificà u nome di famiglia, u nome di u dadu è u gradu di velocità.
set_device -family -mori -velocità
Argumenti
| Parametru | Tipu | Descrizzione |
| -famiglia | Stringa | Specificà u nome di famiglia. I valori pussibuli sò PolarFire®, PolarFire SoC. |
| -mori | Stringa | Specificà u nome di u dadu. |
| -velocità | Stringa | Specificà u gradu di velocità di u dispusitivu. I valori pussibuli sò STD o -1. |
| Tipu di ritornu | Descrizzione |
| 0 | U cumandamentu hè riesciutu. |
| 1 | U cumandamentu hà fiascatu. Ci hè un errore. Pudete osservà u missaghju d'errore in a cunsola. |
Lista d'errori
| Codice di errore | Missaghju d'errore | Descrizzione |
| ERR 0023 | Parametru ubligatoriu - manca u dadu | L'opzione di u dadu hè ubligatoria è deve esse specificata. |
| ERR 0005 | Dadu scunnisciutu 'MPF30' | U valore di l'opzione -die ùn hè micca currettu. Vede a lista pussibile di valori in a descrizzione di l'opzione. |
| ERR 0023 | Parametru - u valore manca à u dadu | L'opzione di u dadu hè specificata senza valore. |
| ERR 0023 | Parametru ubligatoriu - manca a famiglia | L'opzione famiglia hè ubligatoria è deve esse specificata. |
| ERR 0004 | Famiglia scunnisciuta 'PolarFire®' | L'opzione di famiglia ùn hè micca curretta. Vede a lista di valori pussibuli in a descrizzione di l'opzione. |
| ………… cuntinuatu | ||
| Codice di errore | Missaghju d'errore | Descrizzione |
| ERR 0023 | Parametru - a famiglia manca un valore | L'opzione di famiglia hè specificata senza valore. |
| ERR 0023 | Parametru ubligatoriu - a velocità manca | L'opzione di velocità hè ubligatoria è deve esse specificata. |
| ERR 0007 | Velocità scunnisciuta ' | L'opzione di velocità ùn hè micca curretta. Vede a lista di valori pussibuli in a descrizzione di l'opzione. |
| ERR 0023 | Parametru - a velocità manca u valore | L'opzione di velocità hè specificata senza valore. |
Example
set_device -famiglia {PolarFire} -die {MPF300T_ES} -velocità -1
set_device -famiglia SmartFusion 2 -die M2S090T -velocità -1
9.1.3 leghje_verilog (Fate una quistione)
Descrizzione
Leghje un Verilog file aduprendu Verific.
leghje_verilog [-lib ] [-modu ]filenome>
Argumenti
| Parametru | Tipu | Descrizzione |
| -lib | Stringa | Specificà a biblioteca chì cuntene i moduli da aghjunghje à a biblioteca. |
| -modu | Stringa | Specificate u standard Verilog. I valori pussibuli sò verilog_95, verilog_2k, system_verilog_2005, system_verilog_2009, system_verilog, verilog_ams, verilog_psl, system_verilog_mfcu. I valori ùn sò micca sensibili à e maiuscule è minuscule. U predefinitu hè verilog_2k. |
| filenomu | Stringa | Verilog file nomu. |
| Tipu di ritornu | Descrizzione |
| 0 | U cumandamentu hè riesciutu. |
| 1 | U cumandamentu hà fiascatu. Ci hè un errore. Pudete osservà u missaghju d'errore in a cunsola. |
Lista d'errori
| Codice di errore | Missaghju d'errore | Descrizzione |
| ERR 0023 | Parametru - lib manca un valore | L'opzione lib hè specificata senza valore. |
| ERR 0023 | Parametru - manca u valore di a modalità | L'opzione di modu hè specificata senza valore. |
| ERR 0015 | Modu scunnisciutu ' ' | U modu verilog specificatu hè scunnisciutu. Vede a lista di i pussibili modi verilog in a descrizzione di l'opzione di modu. |
| ERR 0023 | Parametru ubligatoriu file manca u nome | Nisun verilog file a strada hè furnita. |
| ERR 0016 | Fallitu per via di l'analizatore di Verific | Errore di sintassi in verilog fileL'analizatore di Verific pò esse osservatu in a cunsola sopra à u missaghju d'errore. |
| ERR 0012 | set_device ùn hè micca chjamatu | L'infurmazione di u dispusitivu ùn hè micca specificata. Aduprate u cumandamentu set_device per discrive u dispusitivu. |
Example
leghje_verilog -mode system_verilog {cumponente/travagliu/top/top.v}
leghje_verilog -mode sistema_verilog_mfcu cuncepimentu.v
9.1.4 leghje_vhdl (Fate una quistione)
Descrizzione
Aghjunghje un VHDL file in a lista di VHDL files.
leghje_vhdl [-lib ] [-modu ]filenome>
Argumenti
| Parametru | Tipu | Descrizzione |
| -lib | — | Specificà a biblioteca in a quale u cuntenutu deve esse aghjuntu. |
| -modu | — | Specifica u standard VHDL. U predefinitu hè VHDL_93. I valori pussibuli sò vhdl_93, vhdl_87, vhdl_2k, vhdl_2008, vhdl_psl. I valori ùn sò micca sensibili à e maiuscule è minuscule. |
| filenomu | — | VHDL file nomu. |
| Tipu di ritornu | Descrizzione |
| 0 | U cumandamentu hè riesciutu. |
| 1 | U cumandamentu hà fiascatu. Ci hè un errore. Pudete osservà u missaghju d'errore in a cunsola. |
Lista d'errori
| Codice di errore | Missaghju d'errore | Descrizzione |
| ERR 0023 | Parametru - lib manca un valore | L'opzione lib hè specificata senza valore. |
| ERR 0023 | Parametru - manca u valore di a modalità | L'opzione di modu hè specificata senza valore. |
| ERR 0018 | Modu scunnisciutu ' ' | U modu VHDL specificatu hè scunnisciutu. Vede a lista di i modi VHDL pussibuli in a descrizzione di l'opzione di modu. |
| ERR 0023 | Parametru ubligatoriu file manca u nome | Nisun VHDL file a strada hè furnita. |
| ERR 0019 | Ùn si pò registrà invalid_path.v file | U VHDL specificatu file ùn esiste micca o ùn hà micca permessi di lettura. |
| ERR 0012 | set_device ùn hè micca chjamatu | L'infurmazione di u dispusitivu ùn hè micca specificata. Aduprate u cumandamentu set_device per discrive u dispusitivu. |
Example
leghje_vhdl -modu vhdl_2008 osc2dfn.vhd
leghje_vhdl {hdl/top.vhd}
9.1.5 set_top_level (Fate una quistione)
Descrizzione
Specificà u nome di u modulu di livellu superiore in RTL.
set_top_level [-lib ]
Argumenti
| Parametru | Tipu | Descrizzione |
| -lib | Stringa | A biblioteca per circà u modulu o l'entità di livellu superiore (Opzionale). |
| nomu | Stringa | U nome di u modulu o di l'entità di livellu superiore. |
| Tipu di ritornu | Descrizzione |
| 0 | U cumandamentu hè riesciutu. |
| 1 | U cumandamentu hà fiascatu. Ci hè un errore. Pudete osservà u missaghju d'errore in a cunsola. |
Lista d'errori
| Codice di errore | Missaghju d'errore | Descrizzione |
| ERR 0023 | U livellu superiore di u parametru necessariu manca | L'opzione di livellu superiore hè ubligatoria è deve esse specificata. |
| ERR 0023 | Parametru - lib manca un valore | L'opzione lib hè specificata senza valori. |
| ERR 0014 | Ùn si pò truvà u livellu superiore in biblioteca | U modulu di livellu superiore specificatu ùn hè micca definitu in a biblioteca furnita. Per curregge questu errore, u nome di u modulu superiore o di a biblioteca deve esse currettu. |
| ERR 0017 | Elaborazione fiascata | Errore in u prucessu di elaborazione RTL. U missaghju d'errore pò esse osservatu da a cunsola. |
Example
set_top_level {cima}
set_top_level -lib hdl top
9.1.6 read_sdc (Fà una dumanda)
Descrizzione
Leghje un SDC file in a basa di dati di i cumpunenti.
cumpunente di lettura_sdcfilenome>
Argumenti
| Parametru | Tipu | Descrizzione |
| -cumponente | — | Questu hè un flag ubligatoriu per u cumandamentu read_sdc quandu derivemu vincoli. |
| filenomu | Stringa | Via versu a SDC file. |
| Tipu di ritornu | Descrizzione |
| 0 | U cumandamentu hè riesciutu. |
| 1 | U cumandamentu hà fiascatu. Ci hè un errore. Pudete osservà u missaghju d'errore in a cunsola. |
Lista d'errori
| Codice di errore | Missaghju d'errore | Descrizzione |
| ERR 0023 | Parametru ubligatoriu file manca u nome. | L'opzione ubligatoria file u nome ùn hè micca specificatu. |
| ERR 0000 | SDC file <file_path> ùn hè micca leggibile. | U SDC specificatu file ùn hà micca permessi di lettura. |
| ERR 0001 | Ùn si pò aprefile_path> file. | A SDC file ùn esiste micca. U percorsu deve esse currettu. |
| ERR 0008 | Manca u cumandamentu set_component infile_path> file | U cumpunente specificatu di SDC file ùn specifica micca u cumpunente. |
| Codice di errore | Missaghju d'errore | Descrizzione |
| ERR 0009 | <List of errors from sdc file> | A SDC file cuntene cumandamenti sdc sbagliati. Per esempiuample,
quandu ci hè un errore in a restrizione set_multicycle_path: Errore durante l'esecuzione di u cumandamentu read_sdc: infile_path> fileErrore in u cumandamentu set_multicycle_path: Parametru scunnisciutu [get_cells {reg_a}]. |
Example
read_sdc -component {./component/work/ccc0/ccc0_0/ccc0_ccc0_0_PF_CCC.sdc}
9.1.7 read_ndc (Fà una dumanda)
Descrizzione
Leghje un NDC file in a basa di dati di i cumpunenti.
cumpunente di lettura_ndcfilenome>
Argumenti
| Parametru | Tipu | Descrizzione |
| -cumponente | — | Questu hè un flag ubligatoriu per u cumandamentu read_ndc quandu derivemu vincoli. |
| filenomu | Stringa | A strada versu u NDC file. |
| Tipu di ritornu | Descrizzione |
| 0 | U cumandamentu hè riesciutu. |
| 1 | U cumandamentu hà fiascatu. Ci hè un errore. Pudete osservà u missaghju d'errore in a cunsola. |
Lista d'errori
| Codice di errore | Missaghju d'errore | Descrizzione |
| ERR 0001 | Ùn si pò aprefile_path> file | L'NDC file ùn esiste micca. U percorsu deve esse currettu. |
| ERR 0023 | Parametru ubligatoriu - AtclParamO_ manca. | L'opzione ubligatoria fileu nome ùn hè micca specificatu. |
| ERR 0023 | Parametru ubligatoriu - u cumpunente manca. | L'opzione di u cumpunente hè ubligatoria è deve esse specificata. |
| ERR 0000 | NDC file 'file_path>' ùn hè micca leggibile. | L'NDC specificatu file ùn hà micca permessi di lettura. |
Example
leghje_ndc -component {componente/travagliu/ccc1/ccc1_0/ccc_comp.ndc}
9.1.8 derive_constraints (Fate una dumanda)
Descrizzione
Instanziate u cumpunente SDC files in a basa di dati à livellu di cuncepimentu.
derive_constraints
Argumenti
| Tipu di ritornu | Descrizzione |
| 0 | U cumandamentu hè riesciutu. |
| 1 | U cumandamentu hà fiascatu. Ci hè un errore. Pudete osservà u missaghju d'errore in a cunsola. |
Lista d'errori
| Codice di errore | Missaghju d'errore | Descrizzione |
| ERR 0013 | U livellu superiore ùn hè micca definitu | Questu significa chì u modulu o l'entità di livellu superiore ùn hè micca specificatu. Per riparà sta chjama, emettite u cumanda set_top_level prima di a cumanda derive_constraints. |
Example
derive_constraints
9.1.9 write_sdc (Fà una dumanda)
Descrizzione
Scrive una restrizione file in furmatu SDC.
scrive_sdcfilenome>
Argumenti
| Parametru | Tipu | Descrizzione |
| <filenome> | Stringa | Via versu a SDC file serà generatu. Questa hè una opzione ubligatoria. Sè u file esiste, serà sovrascrittu. |
| Tipu di ritornu | Descrizzione |
| 0 | U cumandamentu hè riesciutu. |
| 1 | U cumandamentu hà fiascatu. Ci hè un errore. Pudete osservà u missaghju d'errore in a cunsola. |
Lista d'errori
| Codice di errore | Missaghju d'errore | Descrizzione |
| ERR 0003 | Ùn si pò aprefile chjassu> file. | File U percorsu ùn hè micca currettu. Verificate s'è i cartulari parenti esistenu. |
| ERR 0002 | SDC file 'file path>' ùn hè micca scrivibile. | U SDC specificatu file ùn hà micca permessu di scrittura. |
| ERR 0023 | Parametru ubligatoriu file manca u nome. | A SDC file U percorsu hè un'opzione ubligatoria è deve esse specificatu. |
Example
scrive_sdc "derivatu.sdc"
9.1.10 write_pdc (Fà una dumanda)
Descrizzione
Scrive vincoli fisichi (solu Vincoli di Derivazione).
scrive_pdcfilenome>
Argumenti
| Parametru | Tipu | Descrizzione |
| <filenome> | Stringa | A strada versu u PDC file serà generatu. Questa hè una opzione ubligatoria. Sè u file u percorsu esiste, serà sovrascrittu. |
| Tipu di ritornu | Descrizzione |
| 0 | U cumandamentu hè riesciutu. |
| 1 | U cumandamentu hà fiascatu. Ci hè un errore. Pudete osservà u missaghju d'errore in a cunsola. |
Lista d'errori
| Codice di errore | Missaghji d'errore | Descrizzione |
| ERR 0003 | Ùn si pò aprefile chjassu> file | U file U percorsu ùn hè micca currettu. Verificate s'è i cartulari parenti esistenu. |
| ERR 0002 | PDC file 'file path>' ùn hè micca scrivibile. | U PDC specificatu file ùn hà micca permessu di scrittura. |
| ERR 0023 | Parametru ubligatoriu file manca u nome | U PDC file U percorsu hè un'opzione ubligatoria è deve esse specificatu. |
Example
scrive_pdc "derivatu.pdc"
9.1.11 write_ndc (Fà una dumanda)
Descrizzione
Scrive i vincoli NDC in un file.
scrive_ndcfilenome>
Argumenti
| Parametru | Tipu | Descrizzione |
| filenomu | Stringa | A strada versu u NDC file serà generatu. Questa hè una opzione ubligatoria. Sè u file esiste, serà sovrascrittu. |
| Tipu di ritornu | Descrizzione |
| 0 | U cumandamentu hè riesciutu. |
| 1 | U cumandamentu hà fiascatu. Ci hè un errore. Pudete osservà u missaghju d'errore in a cunsola. |
Lista d'errori
| Codice di errore | Missaghji d'errore | Descrizzione |
| ERR 0003 | Ùn si pò aprefile_path> file. | File U percorsu ùn hè micca currettu. I cartulari parenti ùn esistenu micca. |
| ERR 0002 | NDC file 'file_path>' ùn hè micca scrivibile. | L'NDC specificatu file ùn hà micca permessu di scrittura. |
| ERR 0023 | U parametru obligatoriu _AtclParamO_ manca. | L'NDC file U percorsu hè un'opzione ubligatoria è deve esse specificatu. |
Example
scrive_ndc "derivatu.ndc"
9.1.12 add_include_path (Fà una dumanda)
Descrizzione
Specifica un percorsu per circà l'inclusione files quandu si leghje RTL files.
aghjunghje_percorsu_include
Argumenti
| Parametru | Tipu | Descrizzione |
| annuariu | Stringa | Specifica un percorsu per circà l'inclusione files quandu si leghje RTL files. Questa opzione hè ubligatoria. |
| Tipu di ritornu | Descrizzione |
| 0 | U cumandamentu hè riesciutu. |
| Tipu di ritornu | Descrizzione |
| 1 | U cumandamentu hà fiascatu. Ci hè un errore. Pudete osservà u missaghju d'errore in a cunsola. |
Lista d'errori
| Codice di errore | Missaghju d'errore | Descrizzione |
| ERR 0023 | U percorsu d'inclusione di u parametru obligatoriu manca. | L'opzione di u cartulare hè ubligatoria è deve esse furnita. |
Nota: Sè U percorsu di u cartulare ùn hè micca currettu, tandu add_include_path serà passatu senza errore.
Tuttavia, i cumandamenti read_verilog/read_vhd falleranu per via di l'analizzatore di Verific.
Example
cumpunente add_include_path/travagliu/COREABC0/COREABC0_0/rtl/vlog/core
Storia di rivisione (Fate una quistione)
A storia di rivisione descrive i cambiamenti chì sò stati implementati in u documentu. I cambiamenti sò listati per rivisione, cuminciendu cù a publicazione più attuale.
| Revisione | Data | Descrizzione |
| F | 08/2024 | I seguenti cambiamenti sò fatti in sta rivisione: • Sezione aghjurnata Appendice B - Impurtazione di Biblioteche di Simulazione in Ambiente di Simulazione. |
| E | 08/2024 | I seguenti cambiamenti sò fatti in sta rivisione: • Sezzione aghjurnata Overview. • Sezione aghjurnata SDC derivatu File. • Sezione aghjurnata Appendice B - Impurtazione di Biblioteche di Simulazione in Ambiente di Simulazione. |
| D | 02/2024 | Stu documentu hè statu publicatu cù Libero 2024.1 SoC Design Suite senza cambiamenti da a v2023.2. Sezione aghjurnata Travaglià cù l'utilità derive_constraints |
| C | 08/2023 | Stu documentu hè statu publicatu cù Libero 2023.2 SoC Design Suite senza cambiamenti da a v2023.1. |
| B | 04/2023 | Stu documentu hè statu publicatu cù Libero 2023.1 SoC Design Suite senza cambiamenti da a v2022.3. |
| A | 12/2022 | Revisione iniziale. |
Supportu Microchip FPGA
U gruppu di prudutti Microchip FPGA sustene i so prudutti cù diversi servizii di supportu, cumpresu u serviziu di u cliente, u centru di supportu tecnicu di u cliente, un websitu, è uffizii di vendita in u mondu.
I clienti sò suggeriti à visità e risorse in linea di Microchip prima di cuntattà l'assistenza postu chì hè assai prubabile chì e so dumande sò digià rispostu.
Cuntattate u Centru di Assistenza Tecnica attraversu u websitu à www.microchip.com/support. Mencione u numeru di parte di u dispositivu FPGA, selezziunate a categuria di casu adatta è carica u disignu files mentre crea un casu di supportu tecnicu.
Cuntattate u Serviziu Clienti per un supportu di produttu micca tecnicu, cum'è u prezzu di u produttu, l'aghjurnamenti di u produttu, l'infurmazioni di l'aghjurnamentu, u statu di l'ordine è l'autorizazione.
- Da l'America di u Nordu, chjamate 800.262.1060
- Da u restu di u mondu, chjamate 650.318.4460
- Fax, da ogni locu in u mondu, 650.318.8044
Infurmazioni Microchip
U Microchip Websitu
Microchip furnisce supportu in linea via u nostru websitu à www.microchip.com/. Questu website hè usatu per fà files è l'infurmazioni facilmente dispunibili à i clienti. Alcune di u cuntenutu dispunibule include:
- Support Product - Schede dati è errata, note appiicazioni è sampi prugrammi, risorse di cuncepimentu, guide d'utilizatori è documenti di supportu hardware, l'ultime versioni di u software è u software archiviatu
- Assistenza Tecnica Generale - Domande Frequenti (FAQ), richieste di supportu tecnicu, gruppi di discussione in linea, lista di membri di u prugramma di partner di design Microchip
- Affari di Microchip - Selettore di prudutti è guide d'ordine, ultimi comunicati di stampa Microchip, lista di seminarii è avvenimenti, liste di uffizii di vendita di Microchip, distributori è rapprisentanti di fabbrica
Serviziu di Notificazione di Cambiamentu di Produttu
U serviziu di notificazione di cambiamentu di produttu di Microchip aiuta à mantene i clienti attuali nantu à i prudutti Microchip. L'abbonati riceveranu una notificazione per e-mail ogni volta chì ci sò cambiamenti, aghjurnamenti, rivisioni o errata in relazione à una famiglia di prudutti specifica o strumentu di sviluppu d'interessu. Per registrà, andate à www.microchip.com/pcn è seguitate l'istruzzioni di registrazione.
Assistenza Clienti
L'utilizatori di i prudutti Microchip ponu riceve assistenza attraversu parechji canali:
- Distributore o Rappresentante
- Uffiziu di Vendita Locale
- Ingegnere di soluzioni integrate (ESE)
- Assistenza tecnica
I clienti anu da cuntattà u so distributore, rappresentante o ESE per supportu. L'uffizii di vendita lucali sò ancu dispunibili per aiutà i clienti. Una lista di l'uffizii di vendita è i lochi hè inclusa in stu documentu. U supportu tecnicu hè dispunibule attraversu u websitu à: www.microchip.com/support
Funzione di prutezzione di codice di i dispositi Microchip
Nota i seguenti dettagli di a funzione di prutezzione di codice nantu à i prudutti Microchip:
- I prudutti Microchip rispondenu à e specificazioni cuntenute in a so specifica Scheda di Dati Microchip.
- Microchip crede chì a so famiglia di prudutti hè sicura quandu s'utilice in a manera prevista, in e specificazioni operative, è in cundizioni normali.
- Microchip valorizza è prutegge in modu aggressivu i so diritti di pruprietà intellettuale. I tentativi di violazione di e funzioni di prutezzione di u codice di u produttu Microchip sò strettamente pruibiti è ponu violà a Digital Millennium Copyright Act.
- Nè Microchip nè un altru fabricatore di semiconductor pò guarantisci a sicurità di u so codice. A prutezzione di u codice ùn significa micca chì guarantimu chì u pruduttu hè "unbreakable". A prutezzione di u codice hè in constante evoluzione. Microchip hè impegnatu à migliurà continuamente e funzioni di prutezzione di codice di i nostri prudutti.
Avvisu Legale
Questa publicazione è l'infurmazioni quì ponu esse aduprate solu cù i prudutti Microchip, cumpresu per cuncepisce, pruvà è integrà i prudutti Microchip cù a vostra applicazione. L'usu di sta infurmazione in ogni altra manera viola questi termini. L'infurmazioni riguardanti l'applicazioni di u dispositivu sò furnite solu per a vostra comodità è ponu esse rimpiazzate da l'aghjurnamenti. Hè a vostra rispunsabilità per assicurà chì a vostra applicazione risponde à e vostre specificazioni. Cuntattate u vostru uffiziu di vendita Microchip locale per supportu supplementu o, uttene supportu supplementu à www.microchip.com/en-us/support/design-help/client-support-services.
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AgileSwitch, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, Logo ProASIC Plus, Quiet-Wire, SmartFusion, SyncWorld, TimeCesium, TimeHub, TimePictra, TimeProvider è ZL sò marchi registrati di Microchip Technology Incorporated in i Stati Uniti.
Suppressione Chjave Adjacente, AKS, Analogicu per l'Età Digitale, Qualchese Capacitor, AnyIn, AnyOut, Switching Augmented, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM Matching, Dynamic Average. , DAM, ECAN, Espresso T1S, EtherGREEN, EyeOpen, GridTime, IdealBridge, IGaT, Programmazione Seriale In-Circuit, ICSP, INICnet, Parallelazione Intelligente, IntelliMOS, Connettività Inter-Chip, JitterBlocker, Knob-on-Display, MarginLink, maxCrypto, maxView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified logo, MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS 7, PowerSmart, PureSilicon , QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance , Tempu fiduciale, TSHARC, Turing, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect è ZENA sò marchi di Microchip Technology Incorporated in i Stati Uniti è in altri paesi.
SQTP hè una marca di serviziu di Microchip Technology Incorporated in i Stati Uniti
U logu Adaptec, Frequency on Demand, Silicon Storage Technology è Symmcom sò marchi registrati di Microchip Technology Inc. in altri paesi.
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Documenti / Risorse
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MICROCHIP DS00004807F PolarFire Family FPGA Flussu persunalizatu [pdfGuida di l'utente DS00004807F PolarFire Family FPGA Custom Flow, DS00004807F, PolarFire Family FPGA Custom Flow, Famiglia FPGA Custom Flow, Flussu persunalizatu, Flussu |