PolarFire Family FPGA korisnički priručnik za prilagođeni protok
Libero SoC v2024.2

Uvod (Postavite pitanje)

Softver Libero System-on-Chip (SoC) pruža potpuno integrisano okruženje za projektovanje programiranog polja (FPGA). Međutim, nekoliko korisnika će možda htjeti koristiti alate za sintezu i simulaciju treće strane izvan Libero SoC okruženja. Libero se sada može integrirati u FPGA dizajnersko okruženje. Preporučuje se korištenje Libero SoC-a za upravljanje cjelokupnim FPGA dizajnom.
Ovaj korisnički vodič opisuje Custom Flow za PolarFire i PolarFire SoC Family uređaje, proces za integraciju Libera kao dijela većeg toka FPGA dizajna. Podržane porodice uređaja® Sljedeća tabela navodi porodice uređaja koje Libero SoC podržava. Međutim, neke informacije u ovom vodiču mogu se odnositi samo na određenu porodicu uređaja. U ovom slučaju, takve informacije su jasno identificirane.
Tabela 1. Porodice uređaja koje podržava Libero SoC

Porodica uređaja	Opis
PolarFire®	PolarFire FPGA isporučuju najnižu snagu u industriji na srednjim gustoćama uz izuzetnu sigurnost i pouzdanost.
PolarFire SoC	PolarFire SoC je prvi SoC FPGA sa determinističkim, koherentnim RISC-V CPU klasterom i determinističkim L2 memorijskim podsistemom koji omogućava Linux® i aplikacije u realnom vremenu.

Gotovoview (Postavite pitanje)

Dok Libero SoC pruža potpuno integrirano end-to-end dizajnersko okruženje za razvoj SoC i FPGA dizajna, on također pruža fleksibilnost za pokretanje sinteze i simulacije sa alatima treće strane izvan Libero SoC okruženja. Međutim, neki koraci dizajna moraju ostati unutar Libero SoC okruženja.
Sljedeća tabela navodi glavne korake u toku dizajna FPGA i ukazuje na korake za koje se Libero SoC mora koristiti.
Tabela 1-1. Tok dizajna FPGA

Korak toka dizajna	Mora koristiti Libero	Opis
Unos dizajna: HDL	br	Koristite HDL uređivač/provjeru alata treće strane izvan Libero® SoC-a ako želite.
Unos dizajna: Konfiguratori	Da	Kreirajte prvi Libero projekat za generisanje osnovne komponente IP kataloga.
Automatsko generiranje PDC/SDC ograničenja	br	Izvedena ograničenja trebaju sav HDL files i uslužni program derive_constraints kada se izvodi izvan Libero SoC-a, kao što je opisano u Dodatku C – Ograničenja izvođenja.
Simulacija	br	Koristite alat treće strane izvan Libero SoC-a, ako želite. Zahtijeva preuzimanje unaprijed kompajliranih biblioteka simulacija za ciljni uređaj, ciljni simulator i ciljnu Libero verziju koja se koristi za pozadinsku implementaciju.
Sinteza	br	Koristite alat treće strane izvan Libero SoC-a ako želite.
Implementacija dizajna: Upravljajte ograničenjima, kompajlirajte Netlist, Place-and- Route (vidi prekoview)	Da	Kreirajte drugi Libero projekat za pozadinsku implementaciju.
Vrijeme i provjera snage	Da	Ostanite u drugom Libero projektu.
Konfigurirajte podatke i memorije za inicijalizaciju dizajna	Da	Koristite ovaj alat za upravljanje različitim vrstama memorija i inicijalizaciju dizajna u uređaju. Ostanite u drugom projektu.
Programiranje File Generacija	Da	Ostanite u drugom projektu.

Važno: Vi moraju preuzeti unaprijed kompajlirane biblioteke dostupne na Prekompilirane biblioteke simulacija stranicu za korištenje simulatora treće strane.
U čistom Fabric FPGA toku, unesite svoj dizajn koristeći HDL ili šematski unos i proslijedite ga direktno
na alate za sintezu. Protok je još uvijek podržan. PolarFire i PolarFire SoC FPGA imaju značajne
vlasnički tvrdi IP blokovi koji zahtijevaju korištenje konfiguracijskih jezgara (SgCores) iz Libero SoC IP-a
katalog. Posebno rukovanje je potrebno za sve blokove koji sadrže SoC funkcionalnost:

• PolarFire
  – PF_UPROM
  – PF_SYSTEM_SERVICES
  – PF_CCC
  – PF CLK DIV
  – PF_CRYPTO
  – PF_DRI
  – PF_INIT_MONITOR
  – PF_NGMUX
  – PF_OSC
  – RAM memorije (TPSRAM, DPSRAM, URAM)
  – PF_SRAM_AHBL_AXI
  – PF_XCVR_ERM
  – PF_XCVR_REF_CLK
  – PF_TX_PLL
  – PF_PCIE
  – PF_IO
  – PF_IOD_CDR
  – PF_IOD_CDR_CCC
  – PF_IOD_GENERIC_RX
  – PF_IOD_GENERIC_TX
  – PF_IOD_GENERIC_TX_CCC
  – PF_RGMII_TO_GMII
  – PF_IOD_OCTAL_DDR
  – PF_DDR3
  – PF_DDR4
  – PF_LPDDR3
  – PF_QDR
  – PF_CORESMARTBERT
  – PF_TAMPER
  – PF_TVS, i tako dalje.

Pored prethodno navedenih SgCore, postoji mnogo DirectCore mekih IP adresa dostupnih za porodice PolarFire i PolarFire SoC uređaja u Libero SoC katalogu koji koriste FPGA materijalne resurse.
Za unos dizajna, ako koristite bilo koju od prethodnih komponenti, morate koristiti Libero SoC za dio unosa dizajna (Konfiguracija komponente), ali ostatak vašeg unosa dizajna (HDL unos i tako dalje) možete nastaviti izvan Libera. Da biste upravljali tokom dizajna FPGA izvan Libera, slijedite korake navedene u ostatku ovog vodiča.
1.1 Životni ciklus komponente (Postavite pitanje)
Sljedeći koraci opisuju životni ciklus komponente SoC-a i pružaju upute o tome kako rukovati podacima.

1. Generirajte komponentu koristeći njen konfigurator u Libero SoC-u. Ovo generiše sljedeće vrste podataka:
   – HDL files
   – Memorija files
   – Stimulus i simulacija files
   – Komponenta SDC file
2. Za HDL files, instancirajte ih i integrirajte u ostatak HDL dizajna koristeći eksterni alat/proces za unos dizajna.
3. Memorija napajanja files i stimulus files na vaš alat za simulaciju.
4. Supply Component SDC file za Derive Constraint alat za generisanje ograničenja. Pogledajte Dodatak C—Izvođenje ograničenja za više detalja.
5. Morate kreirati drugi Libero projekat, gdje uvozite post-Synthesis netlist i metapodatke svoje komponente, čime se dovršava veza između onoga što ste generirali i onoga što programirate.

1.2 Kreiranje Libero SoC projekta (Postavite pitanje)
Neki koraci dizajna moraju se izvoditi unutar Libero SoC okruženja (Tabela 1-1). Da bi se ovi koraci pokrenuli, morate kreirati dva Libero SoC projekta. Prvi projekat se koristi za konfiguraciju i generisanje komponenti dizajna, a drugi projekat je za fizičku implementaciju dizajna najvišeg nivoa.
1.3 Prilagođeni tok (Postavite pitanje)
Sljedeća slika pokazuje:

• Libero SoC se može integrirati kao dio većeg toka FPGA dizajna sa nezavisnim alatima za sintezu i simulaciju izvan Libero SoC okruženja.
• Različiti koraci uključeni u tok, počevši od kreiranja dizajna i šivanja pa sve do programiranja uređaja.
• Razmjena podataka (ulazi i izlazi) koja se mora dogoditi u svakom koraku toka dizajna.

Savjet:

1. SNVM.cfg, UPROM.cfg
2. *.mem file generacija za simulaciju: pa4rtupromgen.exe uzima UPROM.cfg kao ulaz i generiše UPROM.mem.

Sljedeći su koraci u prilagođenom toku:

1. Konfiguracija i generiranje komponenti:
   a. Kreirajte prvi Libero projekat (da služi kao referentni projekat).
   b. Odaberite jezgro iz kataloga. Dvaput kliknite na jezgro da biste mu dali ime komponente i konfigurirali komponentu.
   Ovo automatski izvozi podatke o komponentama i files. Generišu se i manifesti komponente. Pogledajte Manifeste komponenti za detalje. Za više detalja pogledajte Konfiguracija komponenti.
2. Dovršite svoj RTL dizajn izvan Libera:
   a. Instancirajte komponentu HDL files.
   b. Lokacija HDL-a files je naveden u manifestima komponenti files.
3. Generirajte SDC ograničenja za komponente. Koristite uslužni program Derive Constraints za generiranje vremenskog ograničenja file(SDC) na osnovu:
   a. Komponenta HDL files
   b. Komponenta SDC files
   c. User HDL files
   Za više detalja, pogledajte Dodatak C—Izvođenje ograničenja.
4. Alat za sintezu/alat za simulaciju:
   a. Nabavite HDL files, stimulus filei podatke o komponentama sa specifičnih lokacija kao što je navedeno u Manifestima komponenti.
   b. Sintetizirajte i simulirajte dizajn pomoću alata treće strane izvan Libero SoC-a.
5. Kreirajte svoj drugi (implementacijski) Libero projekat.
6. Uklonite sintezu iz lanca alata toka dizajna (Projekt > Postavke projekta > Tijek dizajna > opozovite izbor u polju za potvrdu Omogući sintezu).
7. Uvezite izvor dizajna files (post-synthesis *.vm netlist iz alata za sintezu):
   – Uvezite post-sintezu *.vm netlist (File>Uvoz> Sintetizovana Verilog Netlist (VM)).
   – Metapodaci komponente *.cfg files za uPROM i/ili sNVM.
8. Uvezite bilo koju Libero SoC blok komponentu files. Blok files mora biti u *.cxz file formatu.
   Za više informacija o tome kako kreirati blok, pogledajte Korisnički vodič za PolarFire Block Flow.
9. Uvezite ograničenja dizajna:
   – Ograničenje uvoza I/O files (Upravitelj ograničenja > I/OAtributi > Uvoz).
   – Uvezite tlocrt *.pdc files (Upravitelj ograničenja > Floor Planner > Import).
   – Uvoz *.sdc vremensko ograničenje files (Upravitelj ograničenja > Vrijeme >Uvoz). Uvezite SDC file generiran pomoću alata Derive Constraint.
   – Ograničenje uvoza *.ndc files (Upravitelj ograničenja > NetlistAttributes > Import), ako ih ima.
10. Ograničenje file i povezivanje alata
    – U upravitelju ograničenja, pridružite *.pdc files za postavljanje i rutiranje, *.sdc files za provjeru mjesta i rute i vremena, a *.ndc files za kompajliranje Netlist.
11. Kompletna implementacija dizajna
    – Postavite i usmjerite, provjerite vrijeme i snagu, konfigurirajte inicijalizacijske podatke i memorije dizajna i programiranje file generacije.
12. Potvrdite dizajn
    – Potvrdite dizajn na FPGA i po potrebi otklonite greške koristeći dizajnerske alate koji su isporučeni sa Libero SoC paketom za dizajn.

Konfiguracija komponenti (Postavite pitanje)

Prvi korak u prilagođenom toku je da konfigurišete svoje komponente koristeći Libero referentni projekat (koji se u Tabeli 1-1 naziva i prvi Libero projekat). U sljedećim koracima koristite podatke iz ovog referentnog projekta.
Ako koristite bilo koju komponentu navedenu ranije, pod Overview u svom dizajnu, izvršite korake opisane u ovom odeljku.
Ako ne koristite nijednu od gore navedenih komponenti, možete napisati svoj RTL izvan Libera i direktno ga uvesti u svoje alate za sintezu i simulaciju. Zatim možete nastaviti na odjeljak za post-sintezu i samo uvesti svoju post-sinteznu *.vm netlistu u svoj konačni Libero implementacijski projekat (koji se također naziva drugi Libero projekt u Tabeli 1-1).
2.1 Konfiguracija komponenti koristeći Libero (Postavite pitanje)
Nakon što odaberete komponente koje se moraju koristiti sa prethodne liste, izvršite sljedeće korake:

1. Kreirajte novi Libero projekat (Konfiguracija i generisanje jezgre): Odaberite uređaj i porodicu na koje ciljate svoj konačni dizajn.
2. Koristite jednu ili više jezgri navedenih u Custom Flow.
   a. Kreirajte SmartDesign i konfigurirajte željeno jezgro i instancirajte ga u SmartDesign komponenti.
   b. Promovirajte sve igle na najviši nivo.
   c. Generirajte SmartDesign.
   d. Dvaput kliknite na alat Simulate (bilo koja od opcija Pre-Sinteze ili Post-Sinteze ili Post-Layout) da biste pozvali simulator. Možete izaći iz simulatora nakon što se pozove. Ovaj korak generiše simulaciju fileneophodna za vaš projekat.

Savjet: Vi morate izvršiti ovaj korak ako želite simulirati svoj dizajn izvan Libera.
Za više informacija pogledajte Simulacija vašeg dizajna.
e. Sačuvajte svoj projekat—ovo je vaš referentni projekat.
2.2 Manifesti komponenti (Postavite pitanje)
Kada generišete svoje komponente, skup od files se generira za svaku komponentu. Izvještaj Manifest komponente detaljno opisuje skup files generira i koristi u svakom sljedećem koraku (sinteza, simulacija, generiranje firmvera i tako dalje). Ovaj izvještaj vam daje lokacije svih generiranih filepotrebno je da se nastavi sa prilagođenim tokom. Možete pristupiti manifestu komponente u oblasti Izveštaji: Kliknite na Dizajn > Izveštaji da biste otvorili karticu Izveštaji. Na kartici Izvještaji vidite skup manifest.txt files (Gotovoview), jedan za svaku komponentu koju ste generisali.
Savjet: Morate postaviti komponentu ili modul kao '”root”' da biste vidjeli manifest komponente file sadržaj na kartici Izvještaji.
Alternativno, možete pristupiti pojedinačnom izvještaju manifesta files za svaku generiranu jezgru ili komponentu SmartDesign iz /komponenta/rad/ / / _manifest.txt ili /komponenta/rad/ / _manifest.txt. Također možete pristupiti manifestu file sadržaj svake komponente generiran iz nove kartice Komponente u Liberu, gdje je file lokacije se spominju u odnosu na projektni imenik.Fokusirajte se na sljedeće izvještaje Manifesta komponente:

• Ako ste instancirali jezgra u SmartDesign, pročitajte file _manifest.txt.
• Ako ste kreirali komponente za jezgre, pročitajte _manifest.txt.

Morate koristiti sve izvještaje o manifestima komponenti koji se odnose na vaš dizajn. Za nprampda, ako vaš projekat ima SmartDesign s jednom ili više osnovnih komponenti instanciranih u njemu i namjeravate ih sve koristiti u svom konačnom dizajnu, tada morate odabrati filesu navedene u izvještajima o manifestima komponenti svih tih komponenti za korištenje u vašem toku dizajna.
2.3 Tumačenje manifesta Files (Postavite pitanje)
Kada otvorite manifest komponente file, vidite staze do files u vašem Libero projektu i pokazivačima gdje u toku dizajna da ih koristite. Možda ćete vidjeti sljedeće vrste files u manifestu file:

• HDL izvor files za sve alate za sintezu i simulaciju
• Stimulus files za sve alate za simulaciju
• Ograničenje files

Slijedi manifest komponente PolarFire jezgrene komponente.Svaka vrsta file je neophodno nizvodno u vašem toku dizajna. Sljedeći odjeljci opisuju integraciju files manifesta u vaš tok dizajna.

Generiranje ograničenja (Postavite pitanje)

Prilikom izvođenja konfiguracije i generiranja, osigurajte da zapišete/generirate SDC/PDC/NDC ograničenje files za dizajn da ih proslijeđuje alatima za sintezu, mjesto i rutiranje i provjeru vremena.
Koristite uslužni program Derive Constraints izvan Libero okruženja da generišete ograničenja umjesto da ih pišete ručno. Da biste koristili uslužni program Derive Constraint izvan Libero okruženja, morate:

• Nabavite korisnički HDL, komponentni HDL i komponentni SDC ograničenje files
• Odredite modul najvišeg nivoa
• Odredite lokaciju na kojoj će se generirati izvedeno ograničenje files

Ograničenja SDC komponente su dostupna pod /komponenta/rad/ / / direktorij nakon konfiguracije i generiranja komponente.
Za više detalja o tome kako generirati ograničenja za svoj dizajn, pogledajte Dodatak C – Izvođenje ograničenja.

Sintetiziranje vašeg dizajna (Postavite pitanje)

Jedna od primarnih karakteristika Prilagođenog toka je da vam omogući da koristite sintezu treće strane
alat izvan Libera. Prilagođeni tok podržava upotrebu Synopsys SynplifyPro. Da sintetizujem svoje
projekta, koristite sljedeću proceduru:

1. Kreirajte novi projekat u svom alatu za sintezu, ciljajući na istu porodicu uređaja, matrice i paket kao i Libero projekat koji ste kreirali.
   a. Uvezite vlastiti RTL filekao što inače radite.
   b. Postavite izlaz Synthesis na Structural Verilog (.vm).
   Savjet: strukturno Verilog (.vm) je jedini podržani izlazni format sinteze u PolarFire-u.
2. Uvezite HDL komponentu fileu vaš projekat Synthesis:
   a. Za svaki izvještaj o manifestima komponente: Za svaku file pod HDL izvorom files za sve alate za sintezu i simulaciju, uvezite file u vaš projekat sinteze.
3. Uvezite file polarfire_syn_comps.v (ako koristite Synopsys Synplify) od
   Lokacija instalacije>/data/aPA5M na vaš projekat Synthesis.
4. Uvezite prethodno generirani SDC file preko alata Izvedeno ograničenje (pogledajte Dodatak
   A—Sample SDC Constraints) u alat za sintezu. Ovo ograničenje file ograničava alat za sintezu kako bi se postiglo zatvaranje vremena uz manje napora i manje iteracija dizajna.

Važno: 

• Ako planirate koristiti isti *.sdc file da biste ograničili Place-and-Route tokom faze implementacije dizajna, morate uvesti ovaj *.sdc u projekat sinteze. Ovo je kako bi se osiguralo da nema nepodudarnosti imena objekata dizajna u sintetiziranoj listi mreža i ograničenjima Place-and-Route tokom faze implementacije procesa dizajna. Ako ne uključite ovaj *.sdc file u koraku Synthesis, netlist generiran iz Synthesis može propasti u koraku Place and Route zbog nepodudaranja imena objekata dizajna.
  a. Uvezite Netlist atribute *.ndc, ako ih ima, u alat za sintezu.
  b. Pokreni sintezu.
• Lokacija izlaza vašeg alata za sintezu ima *.vm netlist file generirano nakon sinteze. Morate uvesti netlistu u Libero Implementation Project da nastavite sa procesom dizajna.

Simulacija vašeg dizajna (Postavite pitanje)

Da biste simulirali svoj dizajn izvan Libera (tj. koristeći vlastito simulacijsko okruženje i simulator), izvršite sljedeće korake:

1. Dizajn Files:
   a. Simulacija prije sinteze:
   • Uvezite svoj RTL u svoj simulacijski projekat.
   • Za svaki izvještaj o manifestima komponente.
   – Uvezite svaki file pod HDL izvorom files za sve alate za sintezu i simulaciju u vaš simulacijski projekat.
   • Kompilirajte ove files prema uputama vašeg simulatora.
   b. Simulacija nakon sinteze:
   • Uvezite svoju *.vm netlistu nakon sinteze (generisanu u Synthesizing Your Design) u svoj simulacijski projekat i kompajlirajte je.
   c. Simulacija nakon izgleda:
   • Prvo dovršite implementaciju vašeg dizajna (pogledajte Implementacija vašeg dizajna). Uvjerite se da je vaš konačni Libero projekt u stanju nakon izgleda.
   • Dvaput kliknite na Generate BackAnnotated Files u prozoru Libero Design Flow. Generiše dva files:
   /dizajner/ / _ba.v/vhd /dizajner/
   / _ba.sdf
   • Uvezite oba fileu vaš alat za simulaciju.
2. Stimulus i konfiguracija files:
   a. Za svaki izvještaj o manifestima komponente:
   • Kopiraj sve files pod Stimulusom Files za sve odjeljke Simulation Tools u korijenski direktorij vašeg Simulation projekta.
   b. Osigurajte da bilo koji Tcl files u prethodnim listama (u koraku 2.a) se prvo izvršavaju, prije početka simulacije.
   c. UPROM.mem: Ako koristite UPROM jezgro u svom dizajnu s opcijom Koristi sadržaj za simulaciju omogućenom za jednog ili više klijenata za pohranu podataka koje želite simulirati, morate koristiti izvršnu datoteku pa4rtupromgen (pa4rtupromgen.exe na Windowsima) za generiranje UPROM.mem file. Izvršni fajl pa4rtupromgen uzima UPROM.cfg file kao ulaze kroz Tcl skriptu file i izlazi UPROM.mem file potrebno za simulacije. Ovaj UPROM.mem file moraju se kopirati u mapu simulacije prije pokretanja simulacije. Bivšiample koji prikazuje upotrebu izvršne datoteke pa4rtupromgen je obezbeđen u sledećim koracima. UPROM.cfg file je dostupan u imeniku /komponenta/rad/ / u Libero projektu koji ste koristili za generiranje UPROM komponente.
   d. snvm.mem: Ako koristite jezgro sistemskih usluga u svom dizajnu i konfigurišete karticu sNVM u jezgru sa omogućenom opcijom Koristi sadržaj za simulaciju za jednog ili više klijenata koje želite da simulirate, snvm.mem file se automatski generira na
   imenik /komponenta/rad/ / u Libero projektu koji ste koristili za generiranje komponente Sistemske usluge. Ovaj snvm.mem file moraju se kopirati u mapu simulacije prije pokretanja simulacije.
3. Kreirajte radni folder i podmapu pod nazivom simulacija ispod radnog foldera.
   Izvršni fajl pa4rtupromgen očekuje prisustvo podfoldera za simulaciju u radnoj fascikli, a skripta *.tcl je smeštena u podfolder simulacije.
4. Kopirajte UPROM.cfg file iz prvog Libero projekta kreiranog za generisanje komponenti u radni folder.
5. Zalijepite sljedeće komande u *.tcl skriptu i stavite je u mapu za simulaciju kreiranu u koraku 3.
   Sample *.tcl za PolarFire i PolarFire Soc Family uređaje za generiranje URPOM.mem file
   iz UPROM.cfg
   set_uređaj -fam -umri -pkg
   set_input_cfg -put
   set_sim_mem -putFile/UPROM.mem>
   gen_sim -use_init false
   Za pravilno interno ime koje treba koristiti za matricu i paket, pogledajte *.prjx file prvog Libero projekta (koristi se za generiranje komponenti).
   Argument use_init mora biti postavljen na false.
   Koristite naredbu set_sim_mem da odredite stazu do izlaza file UPROM.mem to je
   generira se nakon izvršavanja skripte file sa izvršnom datotekom pa4rtupromgen.
6. Na komandnoj liniji ili cygwin terminalu idite na radni direktorij kreiran u koraku 3.
   Izvršite naredbu pa4rtupromgen s opcijom –script i proslijedite joj *.tcl skriptu kreiranu u prethodnom koraku.
   Za Windows
   /designer/bin/pa4rtupromgen.exe \
   –skripta./simulacija/ .tcl
   Za Linux:
   /bin/pa4rtupromgen
   –skripta./simulacija/ .tcl
7. Nakon uspješnog izvršavanja izvršne datoteke pa4rtupromgen, provjerite da li je UPROM.mem file se generira na lokaciji navedenoj u naredbi set_sim_mem u *.tcl skripti.
8. Da simulirate sNVM, kopirajte snvm.mem file iz vašeg prvog Libero projekta (koristi se za konfiguraciju komponenti) u fasciklu za simulaciju najvišeg nivoa vašeg simulacijskog projekta za pokretanje simulacije (izvan Libero SoC-a). Da biste simulirali sadržaj UPROM-a, kopirajte generirani UPROM.mem file u fasciklu za simulaciju najvišeg nivoa vašeg simulacionog projekta da biste pokrenuli simulaciju (izvan Libero SoC-a).

Važno: Za simulirajte funkcionalnost SoC komponenti, preuzmite unaprijed kompajlirane PolarFire simulacijske biblioteke i uvezite ih u svoje simulacijsko okruženje kao što je ovdje opisano. Za više detalja, pogledajte Dodatak B—Uvoz simulacionih biblioteka u simulaciono okruženje.

Implementacija vašeg dizajna (Postavite pitanje)

Nakon što završite simulaciju sinteze i post-sinteze u vašem okruženju, morate ponovo koristiti Libero da fizički implementirate svoj dizajn, vrijeme rada i analizu snage i generirate svoj program file.

1. Kreirajte novi Libero projekat za fizičku implementaciju i izgled dizajna. Osigurajte da ciljate isti uređaj kao u referentnom projektu koji ste kreirali u Konfiguraciji komponente.
2. Nakon kreiranja projekta, uklonite Synthesis iz lanca alata u prozoru Tok dizajna (Projekt > Postavke projekta > Tok dizajna > Poništite izbor Omogući sintezu).
3.  Uvezite svoju post-sintezu *.vm file u ovaj projekat, (File > Uvoz > Sintetizovana Verilog Netlist (VM)).
   Savjet: Preporučuje se da kreirate vezu do ovoga file, tako da ako ponovo sintetizirate svoj dizajn, Libero uvijek koristi najnoviju netlistu nakon sinteze.
   a. U prozoru Hijerarhija dizajna zabilježite ime osnovnog modula.
4. Uvezite ograničenja u Libero projekat. Koristite Upravitelj ograničenja za uvoz *.pdc/*.sdc/*.ndc ograničenja.
   a. Ograničenje uvoza I/O *.pdc files (Upravitelj ograničenja > I/O atributi >Uvoz).
   b. Uvezite Floorplanning *.pdc ograničenje files (Upravitelj ograničenja > Floor Planner >Uvoz).
   c. Uvoz *.sdc vremensko ograničenje files (Upravitelj ograničenja > Vrijeme > Uvoz). Ako vaš dizajn ima bilo koju od jezgri navedenih u Overview, osigurati uvoz SDC-a file generiran pomoću alata za izvođenje ograničenja.
   d. Ograničenje uvoza *.ndc files (Upravitelj ograničenja > Netlist Attributes > Import).
5. Associate Constraints Files za dizajn alata.
   a. Otvorite upravitelja ograničenja (Upravljanje ograničenjima > Otvorite upravljanje ograničenjima View).
   Označite potvrdni okvir mjesta i rute i vremena za potvrdu pored ograničenja file uspostaviti ograničenje file i povezivanje alata. Povežite *.pdc ograničenje s Place-andRoute i *.sdc s oba mjesta-i-route i provjere vremena. Povežite *.ndc file za kompajliranje Netlist.
   Savjet: Ako Mjesto i ruta ne uspijevaju s ovim *.sdc ograničenjem file, a zatim uvezite ovaj isti *.sdc file na sintezu i ponovno pokretanje sinteze.
6. Kliknite Compile Netlist, a zatim Place and Route da dovršite korak rasporeda.
7. Alat za konfiguriranje podataka i memorije za inicijalizaciju dizajna omogućava vam da inicijalizirate blokove dizajna, kao što su LSRAM, µSRAM, XCVR (primopredajnici) i PCIe koristeći podatke pohranjene u nepromjenjivoj µPROM, sNVM ili eksternoj SPI Flash memoriji. Alat ima sljedeće kartice za definiranje specifikacije sekvence inicijalizacije dizajna, specifikacije inicijalizacijskih klijenata, klijenata korisničkih podataka.
   – Kartica Inicijalizacija dizajna
   – kartica µPROM
   – kartica sNVM
   – SPI Flash kartica
   – Kartica Fabric RAMs
   Koristite kartice u alatu da konfigurišete podatke i memorije za inicijalizaciju dizajna.Nakon završetka konfiguracije, izvršite sljedeće korake za programiranje inicijalizacijskih podataka:
   • Generirajte inicijalizacijske klijente
   • Generirajte ili izvezite bitstream
   • Programirajte uređaj
   Za detaljne informacije o tome kako koristiti ovaj alat, pogledajte Libero SoC Design Flow Korisničko uputstvo. Za više informacija o Tcl naredbama koje se koriste za konfiguriranje različitih kartica u alatu i specificiranje konfiguracije memorije files (*.cfg), vidi Referentni vodič za Tcl komande.
8. Generirajte programiranje File iz ovog projekta i koristite ga za programiranje vašeg FPGA.

Dodatak A—Sample SDC ograničenja (Postavite pitanje

Libero SoC generiše SDC vremenska ograničenja za određene IP jezgre, kao što su CCC, OSC, primopredajnik i tako dalje. Propuštanje SDC ograničenja na alate za dizajn povećava šansu da se postigne zatvaranje vremena uz manje napora i manje iteracija dizajna. Potpuna hijerarhijska staza od instance najviše razine je data za sve objekte dizajna na koje se upućuje u ograničenjima.
7.1 SDC vremenska ograničenja (Postavite pitanje)
U referentnom projektu Libero IP jezgra, ovo SDC ograničenje najviše razine file je dostupan u Upravitelju ograničenja (Tok dizajna > Otvorite ograničenje za upravljanje View >Vreme > Izvođenje ograničenja).
Važno: vidi ovo file da postavite SDC ograničenja ako vaš dizajn sadrži CCC, OSC, primopredajnik i druge komponente. Izmijenite potpunu hijerarhijsku stazu, ako je potrebno, da odgovara vašoj hijerarhiji dizajna ili koristite uslužni program Derive_Constraints i korake u Dodatku C—Izvođenje ograničenja na nivou komponente SDC file.
Sačuvaj file na drugo ime i uvezite SDC file na alat za sintezu, alat za postavljanje i rutu i provjeru vremena, baš kao i bilo koje drugo ograničenje SDC files.
7.1.1 Izvedeni SDC File (Postavite pitanje)
# Ovo file je generiran na osnovu sljedećeg SDC izvora files:
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_CCC_C0/PF_CCC_C0_0/PF_CCC_C0_PF_CCC_C0_0_PF_CCC.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
CLK_DIV/CLK_DIV_0/CLK_DIV_CLK_DIV_0_PF_CLK_DIV.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
TRANSMIT_PLL/TRANSMIT_PLL_0/TRANSMIT_PLL_TRANSMIT_PLL_0_PF_TX_PLL.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
DMA_INITIATOR/DMA_INITIATOR_0/DMA_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
FIC0_INITIATOR/FIC0_INITIATOR_0/FIC0_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
ICICLE_MSS/ICICLE_MSS.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_PCIE_C0/PF_PCIE_C0_0/PF_PCIE_C0_PF_PCIE_C0_0_PF_PCIE.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PCIE_INITIATOR/PCIE_INITIATOR_0/PCIE_INITIATOR.sdc
# /drive/aPA5M/cores/constraints/osc_rc160mhz.sdc
# *** Bilo kakve modifikacije ovoga file će se izgubiti ako se izvedena ograničenja ponovo pokrenu. ***
create_clock -name {CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK} -period 6.25
[ get_pins { CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK } ] create_clock -name {REF_CLK_PAD_P} -period 10 [ get_ports { REF_CLK_PAD_P } ] create_clock -name {CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/ISNTX
DIV_CLK} -period 8
[ get_pins { CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/DIV_CLK } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK_CCC/PF_0CCCll/
OUT0} -množi_po 25 -podijeli_po 32 -izvoru
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -faza 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT0 } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK_/PF0_st_0
OUT1} -množi_po 25 -podijeli_po 32 -izvoru
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -faza 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT1 } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK_/PF0_st_0
OUT2} -množi_po 25 -podijeli_po 32 -izvoru
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -faza 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT2 } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK_/PF0_st_0
OUT3} -množi_po 25 -podijeli_po 64 -izvoru
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -faza 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT3 } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_DIVMHz/CLK_DIV80
Y_DIV} -podijeli_po 2 -izvor
[ get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/A } ] [ get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_MHz/CLK_DIV_0/CLK_DIV_0 set_false_path -kroz [ get_nets { DMA_INITIATOR_inst_0/ARESETN* } ] set_false_path -od [ get_cells { DMA_INITIATOR_inst_XNUMX/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/rdGrayCounter*/cntGray* } ] -to [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
rdPtr_s1* } ] set_false_path -od [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/wrGrayCounter*/cntGray* } ] -to [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
wrPtr_s1* } ] set_false_path -kroz [ get_nets { FIC0_INITIATOR_inst_0/ARESETN* } ] set_false_path -do [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[0] PCIE_/PF_0
PCIE_1/INTERRUPT[1] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[2] PCIE/PF_PCIE_C0_0/PCIE_1/
INTERRUPT[3] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[4] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[5] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[6] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[7] PCIE/PF_PCIE_C0_0/
PCIE_1/WAKEREQ PCIE/PF_PCIE_C0_0/PCIE_1/MPERST_N } ] set_false_path -od [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/TL_CLK } ] set_false_path -kroz [ get_nets/ TOR_INET_st] Dodatak B—Uvoz simulacionih biblioteka u simulaciono okruženje (Postavite pitanje)
Zadani simulator za RTL simulaciju sa Libero SoC-om je ModelSim ME Pro.
Unaprijed kompajlirane biblioteke za zadani simulator su dostupne uz Libero instalaciju u direktoriju /Designer/lib/modelsimpro/precompiled/vlog za® podržane porodice. Libero SoC takođe podržava druga izdanja simulatora drugih proizvođača ModelSim, Questasim, VCS, Xcelium
, Active HDL i Riviera Pro. Preuzmite odgovarajuće unapred kompajlirane biblioteke sa Libero SoC v12.0 i novije verzije na osnovu simulatora i njegove verzije.
Slično Libero okruženju, run.do file mora biti kreiran za pokretanje simulacije izvan Libera.
Napravite jednostavan run.do file koji ima komande za uspostavljanje biblioteke za rezultate kompilacije, mapiranje biblioteke, kompilaciju i simulaciju. Slijedite korake da kreirate osnovni run.do file.

1. Kreirajte logičku biblioteku za pohranjivanje rezultata kompilacije koristeći vlib naredbu vlib presynth.
2. Mapirajte ime logičke biblioteke u unaprijed kompajlirani direktorij knjižnice koristeći vmap naredbu vmap .
3. Kompilirajte izvor files—koristite naredbe kompajlera specifične za jezik za kompajliranje dizajna files u radni direktorij.
   – vlog za .v/.sv
   – vcom za .vhd
4. Učitajte dizajn za simulaciju koristeći vsim naredbu specificirajući naziv bilo kojeg modula najviše razine.
5. Simulirajte dizajn koristeći naredbu run.
   Nakon učitavanja dizajna, vrijeme simulacije je postavljeno na nulu i možete unijeti naredbu za pokretanje da biste započeli simulaciju.
   U prozoru za transkript simulatora pokrenite run.do file kao run.do pokrenite simulaciju. Sample run.do file kako slijedi.

tiho postaviti ACTELLIBNAME PolarFire tiho postaviti PROJECT_DIR “W:/Test/basic_test” ako
{[file postoji presynth/_info]} { echo “INFO: Biblioteka simulacije presynth postoji” } ostalo
{ file delete -force presynth vlib presynth } vmap presynth presynth vmap PolarFire
“X:/Libero/Designer/lib/modelsimpro/precompiled/vlog/PolarFire” vlog -sv -work presynth
“${PROJECT_DIR}/hdl/top.v” vlog “+incdir+${PROJECT_DIR}/stimulus” -sv -work presynth “$
{PROJECT_DIR}/stimulus/tb.v” vsim -L PolarFire -L presynth -t 1ps presynth.tb add wave /tb/*
pokrenite 1000ns log /tb/* izlaz

Dodatak C—Izvođenje ograničenja (Postavite pitanje)

Ovaj dodatak opisuje Tcl komande Derive Constraints.
9.1 Izvođenje ograničenja Tcl naredbe (Postavite pitanje)
Pomoćni program derive_constraints pomaže vam da izvedete ograničenja iz RTL-a ili konfiguratora izvan Libero SoC dizajnerskog okruženja. Da biste generirali ograničenja za svoj dizajn, potrebni su vam korisnički HDL, komponentni HDL i komponentna ograničenja files. Ograničenja SDC komponenti files su dostupni pod /komponenta/rad/ / / direktorij nakon konfiguracije i generiranja komponente.
Ograničenje svake komponente file sastoji se od set_component tcl naredbe (specificira ime komponente) i liste ograničenja generiranih nakon konfiguracije. Ograničenja se generišu na osnovu konfiguracije i specifična su za svaku komponentu.
Example 9-1. Ograničenje komponente File za PF_CCC jezgro
Evo bivšegample komponentnog ograničenja file za PF_CCC jezgro:
set_component PF_CCC_C0_PF_CCC_C0_0_PF_CCC
# Microchip Corp.
# Datum: 2021-Oct-26 04:36:00
# Osnovni sat za PLL #0
create_clock -period 10 [ get_pins { pll_inst_0/REF_CLK_0 } ] create_generated_clock -divide_by 1 -source [ get_pins { pll_inst_0/
REF_CLK_0 } ] -phase 0 [ get_pins { pll_inst_0/OUT0 } ] Ovdje su create_clock i create_generated_clock ograničenja referentnog i izlaznog sata, koji se generiraju na osnovu konfiguracije.
9.1.1 Rad sa uslužnim programom derive_constraints (Postavite pitanje)
Izvedi ograničenja koja prolaze kroz dizajn i dodijeli nova ograničenja za svaku instancu komponente na osnovu prethodno priložene komponente SDC files. Za CCC referentne taktove, on se širi nazad kroz dizajn kako bi pronašao izvor referentnog takta. Ako je izvor I/O, ograničenje referentnog takta će biti postavljeno na I/O. Ako je CCC izlaz ili drugi izvor takta (nprample, primopredajnik, oscilator), koristi sat druge komponente i javlja upozorenje ako se intervali ne podudaraju. Ograničenja izvođenja će također dodijeliti ograničenja za neke makroe kao što su oscilatori na čipu ako ih imate u svom RTL-u.
Da biste izvršili uslužni program derive_constraints, morate dostaviti .tcl file argument komandne linije sa sljedećim informacijama navedenim redoslijedom.

1. Navedite informacije o uređaju koristeći informacije u odjeljku set_device.
2. Navedite putanju do RTL-a files korištenjem informacija u odjeljku read_verilog ili read_vhdl.
3. Postavite modul najvišeg nivoa koristeći informacije u sekciji set_top_level.
4. Navedite stazu do komponente SDC files korištenjem informacija u odjeljku read_sdc ili read_ndc.
5. Izvršite files korištenjem informacija u odjeljku derive_constraints.
6.  Navedite putanju do ograničenja izvedenih SDC-om file koristeći informacije u odjeljku write_sdc ili write_pdc ili write_ndc.

Example 9-2. Izvršenje i sadržaj derive.tcl File
Slijedi bivšiample argument komandne linije za izvršavanje uslužnog programa derive_constraints.
$ /bin{64}/derive_constraints derive.tcl
Sadržaj derive.tcl file:
# Informacije o uređaju
set_device -familija PolarFire -die MPF100T -brzina -1
# RTL files
read_verilog -mode system_verilog project/component/work/txpll0/
txpll0_txpll0_0_PF_TX_PLL.v
read_verilog -mode system_verilog {project/component/work/txpll0/txpll0.v}
read_verilog -mode system_verilog {project/component/work/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.v}
read_verilog -mode system_verilog {project/component/work/xcvr0/xcvr0.v}
read_vhdl -mode vhdl_2008 {project/hdl/xcvr1.vhd}
#Component SDC files
set_top_level {xcvr1}
read_sdc -komponenta {project/component/work/txpll0/txpll0_0/
txpll0_txpll0_0_PF_TX_PLL.sdc}
read_sdc -komponenta {project/component/work/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.sdc}
#Koristi naredbu derive_constraint
derive_constraints
#SDC/PDC/NDC rezultat files
write_sdc {project/constraint/xcvr1_derived_constraints.sdc}
write_pdc {project/constraint/fp/xcvr1_derived_constraints.pdc}
9.1.2 set_device (Postavite pitanje)
Opis
Navedite porodično ime, ime matrice i brzinu.
set_device -familija -umri -brzina
Argumenti

Parametar	Tip	Opis
-porodica	String	Navedite prezime. Moguće vrijednosti su PolarFire®, PolarFire SoC.
-umri	String	Odredite naziv matrice.
-brzina	String	Odredite ocjenu brzine uređaja. Moguće vrijednosti su STD ili -1.

Return Type	Opis
0	Komanda je uspjela.
1	Naredba nije uspjela. Došlo je do greške. Možete vidjeti poruku o grešci u konzoli.

Lista grešaka

Kod greške	Poruka o grešci	Opis
ERR0023	Potreban parametar – nedostaje matrica	Opcija matrice je obavezna i mora biti specificirana.
ERR0005	Nepoznata ploča 'MPF30'	Vrijednost opcije -die nije tačna. Pogledajte moguću listu vrijednosti u opisu opcije.
ERR0023	Parametar—matrica nedostaje vrijednost	Opcija matrice je navedena bez vrijednosti.
ERR0023	Obavezni parametar—familija nedostaje	Porodična opcija je obavezna i mora se navesti.
ERR0004	Nepoznata porodica 'PolarFire®'	Porodična opcija nije tačna. Pogledajte moguću listu vrijednosti u opisu opcije.

………… nastavak
Kod greške	Poruka o grešci	Opis
ERR0023	Parametar—familija nedostaje vrijednost	Opcija porodice je navedena bez vrijednosti.
ERR0023	Potreban parametar—nedostaje brzina	Opcija brzine je obavezna i mora biti specificirana.
ERR0007	Nepoznata brzina' '	Opcija brzine nije ispravna. Pogledajte moguću listu vrijednosti u opisu opcije.
ERR0023	Parametar—brzina nedostaje vrijednost	Opcija brzine je navedena bez vrijednosti.

Example
set_device -familija {PolarFire} -die {MPF300T_ES} -brzina -1
set_device -familija SmartFusion 2 -die M2S090T -brzina -1
9.1.3 read_verilog (Postavite pitanje)
Opis
Pročitajte Verilog file koristeći Verific.
read_verilog [-lib ] [-režim ]fileime>
Argumenti

Parametar	Tip	Opis
-lib	String	Odredite biblioteku koja sadrži module za dodavanje u biblioteku.
-mode	String	Navedite Verilog standard. Moguće vrijednosti su verilog_95, verilog_2k, system_verilog_2005, system_verilog_2009, system_verilog, verilog_ams, verilog_psl, system_verilog_mfcu. Vrijednosti su neosjetljive na velika i mala slova. Default je verilog_2k.
fileime	String	Verilog file ime.

Return Type	Opis
0	Komanda je uspjela.
1	Naredba nije uspjela. Došlo je do greške. Možete vidjeti poruku o grešci u konzoli.

Lista grešaka

Kod greške	Poruka o grešci	Opis
ERR0023	Parametar—lib nedostaje vrijednost	Opcija lib je specificirana bez vrijednosti.
ERR0023	Parametar—režimu nedostaje vrijednost	Opcija načina rada je navedena bez vrijednosti.
ERR0015	Nepoznati način rada ' '	Navedeni verilog mod je nepoznat. Pogledajte listu mogućih verilog režima u—opis opcije režima.
ERR0023	Obavezni parametar file ime nedostaje	No verilog file put je obezbeđen.
ERR0016	Nije uspjelo zbog Verifikovog parsera	Sintaktička greška u verilogu file. Verificov parser se može posmatrati u konzoli iznad poruke o grešci.
ERR0012	set_device nije pozvan	Informacije o uređaju nisu navedene. Koristite naredbu set_device da opišete uređaj.

Example
read_verilog -mode system_verilog {component/work/top/top.v}
read_verilog -mode system_verilog_mfcu design.v
9.1.4 read_vhdl (Postavite pitanje)
Opis
Dodajte VHDL file na listu VHDL files.
read_vhdl [-lib ] [-režim ]fileime>
Argumenti

Parametar	Tip	Opis
-lib	—	Navedite biblioteku u koju se mora dodati sadržaj.
-mode	—	Određuje VHDL standard. Zadana vrijednost je VHDL_93. Moguće vrijednosti su vhdl_93, vhdl_87, vhdl_2k, vhdl_2008, vhdl_psl. Vrijednosti su neosjetljive na velika i mala slova.
fileime	—	VHDL file ime.

Return Type	Opis
0	Komanda je uspjela.
1	Naredba nije uspjela. Došlo je do greške. Možete vidjeti poruku o grešci u konzoli.

Lista grešaka

Kod greške	Poruka o grešci	Opis
ERR0023	Parametar—lib nedostaje vrijednost	Opcija lib je specificirana bez vrijednosti.
ERR0023	Parametar—režimu nedostaje vrijednost	Opcija načina rada je navedena bez vrijednosti.
ERR0018	Nepoznati način rada ' '	Navedeni VHDL mod je nepoznat. Pogledajte listu mogućih VHDL režima u—opis opcije režima.
ERR0023	Obavezni parametar file ime nedostaje	No VHDL file put je obezbeđen.
ERR0019	Nije moguće registrirati invalid_path.v file	Navedeni VHDL file ne postoji ili nema dozvole za čitanje.
ERR0012	set_device nije pozvan	Informacije o uređaju nisu navedene. Koristite naredbu set_device da opišete uređaj.

Example
read_vhdl -mode vhdl_2008 osc2dfn.vhd
read_vhdl {hdl/top.vhd}
9.1.5 set_top_level (Postavite pitanje)
Opis
Odredite naziv modula najviše razine u RTL-u.
set_top_level [-lib ]
Argumenti

Parametar	Tip	Opis
-lib	String	Biblioteka za traženje modula ili entiteta najviše razine (opciono).
ime	String	Naziv modula ili entiteta najviše razine.

Return Type	Opis
0	Komanda je uspjela.
1	Naredba nije uspjela. Došlo je do greške. Možete vidjeti poruku o grešci u konzoli.

Lista grešaka

Kod greške	Poruka o grešci	Opis
ERR0023	Nedostaje potreban gornji nivo parametra	Opcija najvišeg nivoa je obavezna i mora biti specificirana.
ERR0023	Parametar—lib nedostaje vrijednost	Opcija lib je specificirana bez vrijednosti.
ERR0014	Nije moguće pronaći najviši nivo u biblioteci	Navedeni modul najviše razine nije definiran u datoj biblioteci. Da biste popravili ovu grešku, mora se ispraviti gornji naziv modula ili biblioteke.
ERR0017	Elaborat nije uspio	Greška u procesu izrade RTL-a. Poruka o grešci se može vidjeti iz konzole.

Example
set_top_level {top}
set_top_level -lib hdl vrh
9.1.6 read_sdc (Postavite pitanje)
Opis
Pročitaj SDC file u bazu podataka komponenti.
read_sdc -komponentafileime>
Argumenti

Parametar	Tip	Opis
-komponenta	—	Ovo je obavezna oznaka za naredbu read_sdc kada izvodimo ograničenja.
fileime	String	Put do SDC-a file.

Return Type	Opis
0	Komanda je uspjela.
1	Naredba nije uspjela. Došlo je do greške. Možete vidjeti poruku o grešci u konzoli.

Lista grešaka

Kod greške	Poruka o grešci	Opis
ERR0023	Obavezni parametar file ime nedostaje.	Obavezna opcija file ime nije navedeno.
ERR0000	SDC file <file_path> nije čitljiv.	Navedeni SDC file nema dozvole za čitanje.
ERR0001	Nije moguće otvoritifile_path> file.	SDC file ne postoji. Put se mora ispraviti.
ERR0008	Nedostaje naredba set_componentfile_path> file	Navedena komponenta SDC-a file ne specificira komponentu.

Kod greške	Poruka o grešci	Opis
ERR0009	<List of errors from sdc file>	SDC file sadrži neispravne sdc komande. Za nprample, kada postoji greška u ograničenju set_multicycle_path: Greška prilikom izvršavanja naredbe read_sdc: ufile_path> file: Greška u naredbi set_multicycle_path: Nepoznati parametar [get_cells {reg_a}].

Example
read_sdc -component {./component/work/ccc0/ccc0_0/ccc0_ccc0_0_PF_CCC.sdc}
9.1.7 read_ndc (Postavite pitanje)
Opis
Pročitajte NDC file u bazu podataka komponenti.
read_ndc -komponentafileime>
Argumenti

Parametar	Tip	Opis
-komponenta	—	Ovo je obavezna oznaka za naredbu read_ndc kada izvodimo ograničenja.
fileime	String	Put do NDC-a file.

Return Type	Opis
0	Komanda je uspjela.
1	Naredba nije uspjela. Došlo je do greške. Možete vidjeti poruku o grešci u konzoli.

Lista grešaka

Kod greške	Poruka o grešci	Opis
ERR0001	Nije moguće otvoritifile_path> file	NDC file ne postoji. Put se mora ispraviti.
ERR0023	Obavezni parametar—AtclParamO_ nedostaje.	Obavezna opcija fileime nije navedeno.
ERR0023	Obavezni parametar—komponenta nedostaje.	Opcija komponente je obavezna i mora biti specificirana.
ERR0000	NDC file 'file_path>' nije čitljiv.	Navedeni NDC file nema dozvole za čitanje.

Example
read_ndc -komponenta {component/work/ccc1/ccc1_0/ccc_comp.ndc}
9.1.8 derive_constraints (Postavite pitanje)
Opis
Instancirajte komponentu SDC files u bazu podataka na nivou dizajna.
derive_constraints
Argumenti

Return Type	Opis
0	Komanda je uspjela.
1	Naredba nije uspjela. Došlo je do greške. Možete vidjeti poruku o grešci u konzoli.

Lista grešaka

Kod greške	Poruka o grešci	Opis
ERR0013	Najviši nivo nije definiran	To znači da modul ili entitet najviše razine nije specificiran. Da popravite ovaj poziv, izdajte naredba set_top_level prije naredbe derive_constraints.

Example
derive_constraints
9.1.9 write_sdc (Postavite pitanje)
Opis
Zapisuje ograničenje file u SDC formatu.
write_sdcfileime>
Argumenti

Parametar	Tip	Opis
<fileime>	String	Put do SDC-a file će biti generisano. Ovo je obavezna opcija. Ako je file postoji, biće zamenjeno.

Return Type	Opis
0	Komanda je uspjela.
1	Naredba nije uspjela. Došlo je do greške. Možete vidjeti poruku o grešci u konzoli.

Lista grešaka

Kod greške	Poruka o grešci	Opis
ERR0003	Nije moguće otvoritifile put> file.	File put nije ispravan. Provjerite postoje li nadređeni direktoriji.
ERR0002	SDC file 'file path>' nije upisiv.	Navedeni SDC file nema dozvolu za pisanje.
ERR0023	Obavezni parametar file ime nedostaje.	SDC file putanja je obavezna opcija i mora biti specificirana.

Example
write_sdc “derived.sdc”
9.1.10 write_pdc (Postavite pitanje)
Opis
Zapisuje fizička ograničenja (samo za izvođenje ograničenja).
write_pdcfileime>
Argumenti

Parametar	Tip	Opis
<fileime>	String	Put do PDC-a file će biti generisano. Ovo je obavezna opcija. Ako je file put postoji, bit će prepisan.

Return Type	Opis
0	Komanda je uspjela.
1	Naredba nije uspjela. Došlo je do greške. Možete vidjeti poruku o grešci u konzoli.

Lista grešaka

Kod greške	Poruke o grešci	Opis
ERR0003	Nije moguće otvoritifile put> file	The file put nije ispravan. Provjerite postoje li nadređeni direktoriji.
ERR0002	PDC file 'file path>' se ne može pisati.	Navedeni PDC file nema dozvolu za pisanje.
ERR0023	Obavezni parametar file ime nedostaje	PDC file putanja je obavezna opcija i mora biti specificirana.

Example
write_pdc “derived.pdc”
9.1.11 write_ndc (Postavite pitanje)
Opis
Zapisuje NDC ograničenja u a file.
write_ndcfileime>
Argumenti

Parametar	Tip	Opis
fileime	String	Put do NDC-a file će biti generisano. Ovo je obavezna opcija. Ako je file postoji, biće zamenjeno.

Return Type	Opis
0	Komanda je uspjela.
1	Naredba nije uspjela. Došlo je do greške. Možete vidjeti poruku o grešci u konzoli.

Lista grešaka

Kod greške	Poruke o grešci	Opis
ERR0003	Nije moguće otvoritifile_path> file.	File put nije ispravan. Roditeljski direktoriji ne postoje.
ERR0002	NDC file 'file_path>' nije upisiv.	Navedeni NDC file nema dozvolu za pisanje.
ERR0023	Nedostaje potreban parametar _AtclParamO_.	NDC file putanja je obavezna opcija i mora biti specificirana.

Example
write_ndc “derived.ndc”
9.1.12 add_include_path (Postavite pitanje)
Opis
Određuje putanju za uključivanje pretraživanja files kada čitate RTL files.
add_include_path
Argumenti

Parametar	Tip	Opis
imenik	String	Određuje putanju za uključivanje pretraživanja files kada čitate RTL files. Ova opcija je obavezna.

Return Type	Opis
0	Komanda je uspjela.

Return Type	Opis
1	Naredba nije uspjela. Došlo je do greške. Možete vidjeti poruku o grešci u konzoli.

Lista grešaka

Kod greške	Poruka o grešci	Opis
ERR0023	Nedostaje obavezna staza uključivanja parametra.	Opcija imenika je obavezna i mora se navesti.

Napomena: Ako putanja direktorija nije ispravna, tada će add_include_path biti proslijeđena bez greške.
Međutim, naredbe read_verilog/read_vhd neće uspjeti zbog Verificovog parsera.
Example
add_include_path component/work/COREABC0/COREABC0_0/rtl/vlog/core

Historija revizija (Postavite pitanje)

Historija revizija opisuje promjene koje su implementirane u dokument. Promjene su navedene po reviziji, počevši od najnovije publikacije.

Revizija	Datum	Opis
F	08/2024	U ovoj reviziji su napravljene sljedeće promjene: • Ažuriran odeljak Dodatak B—Uvoz simulacionih biblioteka u simulaciono okruženje.
E	08/2024	U ovoj reviziji su napravljene sljedeće promjene: • Ažuriran odeljak Prekoview. • Ažuriran odjeljak Izvedeni SDC File. • Ažuriran odeljak Dodatak B—Uvoz simulacionih biblioteka u simulaciono okruženje.
D	02/2024	Ovaj dokument je objavljen sa Libero 2024.1 SoC Design Suite bez promjena od v2023.2. Ažuriran odjeljak Rad s uslužnim programom derive_constraints
C	08/2023	Ovaj dokument je objavljen sa Libero 2023.2 SoC Design Suite bez promjena od v2023.1.
B	04/2023	Ovaj dokument je objavljen sa Libero 2023.1 SoC Design Suite bez promjena od v2022.3.
A	12/2022	Inicijalna revizija.

Microchip FPGA podrška
Microchip FPGA grupa proizvoda podržava svoje proizvode raznim uslugama podrške, uključujući korisničku podršku, centar za tehničku podršku za korisnike, websajtu i prodajnim kancelarijama širom sveta.
Korisnicima se predlaže da posete Microchip online resurse pre nego što kontaktiraju podršku jer je vrlo verovatno da je na njihova pitanja već odgovoreno.
Kontaktirajte centar za tehničku podršku putem website at www.microchip.com/support. Navedite broj dijela FPGA uređaja, odaberite odgovarajuću kategoriju kućišta i otpremite dizajn files dok kreirate slučaj tehničke podrške.
Obratite se korisničkoj službi za netehničku podršku za proizvode, kao što su cijene proizvoda, nadogradnje proizvoda, ažurirane informacije, status narudžbe i autorizacija.

• Iz Sjeverne Amerike pozovite 800.262.1060
• Iz ostatka svijeta pozovite 650.318.4460
• Fax, sa bilo kojeg mjesta na svijetu, 650.318.8044

Informacije o mikročipu
Microchip Website
Microchip pruža online podršku putem naše website at www.microchip.com/. Ovo webstranica se koristi za izradu filei informacije koje su lako dostupne kupcima. Neki od dostupnih sadržaja uključuju:

• Podrška za proizvode – Tehnički listovi i greške, napomene o aplikaciji i slample programi, resursi za dizajn, korisnički vodiči i dokumenti za podršku hardveru, najnovija izdanja softvera i arhivirani softver
• Opća tehnička podrška – često postavljana pitanja (FAQ), zahtjevi za tehničku podršku, online diskusione grupe, popis članova Microchip partnerskog programa za dizajn
• Poslovanje Microchipa – vodiči za odabir proizvoda i narudžbe, najnovija saopštenja za javnost Microchipa, popis seminara i događaja, popisi prodajnih ureda Microchipa, distributera i predstavnika tvornice

Usluga obavještavanja o promjeni proizvoda
Microchipova usluga obavještavanja o promjeni proizvoda pomaže korisnicima da budu u toku sa Microchip proizvodima. Pretplatnici će primati obavještenje putem e-pošte kad god dođe do promjena, ažuriranja, revizija ili grešaka u vezi sa određenom porodicom proizvoda ili razvojnim alatom od interesa. Za registraciju idite na www.microchip.com/pcn i slijedite upute za registraciju.

Korisnička podrška
Korisnici Microchip proizvoda mogu dobiti pomoć na nekoliko kanala:

• Distributer ili predstavnik
• Lokalna prodajna kancelarija
• Inženjer za ugrađena rješenja (ESE)
• Tehnička podrška

Kupci bi trebali kontaktirati svog distributera, predstavnika ili ESE za podršku. Lokalni prodajni uredi su također dostupni za pomoć kupcima. Spisak prodajnih ureda i lokacija uključen je u ovaj dokument. Tehnička podrška je dostupna putem webstranica na: www.microchip.com/support
Funkcija zaštite koda uređaja Microchip
Obratite pažnju na sljedeće detalje funkcije zaštite koda na Microchip proizvodima:

• Microchip proizvodi ispunjavaju specifikacije sadržane u njihovom posebnom Microchip Data Sheet.
• Microchip vjeruje da je njegova porodica proizvoda sigurna kada se koristi na predviđeni način, u okviru operativnih specifikacija i pod normalnim uvjetima.
• Microchip vrednuje i agresivno štiti svoja prava intelektualnog vlasništva. Pokušaji kršenja karakteristika zaštite koda Microchip proizvoda su strogo zabranjeni i mogu predstavljati kršenje Digital Millennium Copyright Act.
• Ni Microchip ni bilo koji drugi proizvođač poluprovodnika ne može garantirati sigurnost svog koda. Zaštita kodom ne znači da jamčimo da je proizvod „nelomljiv“. Zaštita koda se stalno razvija. Microchip je posvećen kontinuiranom poboljšanju karakteristika zaštite koda naših proizvoda.

Pravna obavijest
Ova publikacija i informacije ovdje mogu se koristiti samo s Microchip proizvodima, uključujući dizajniranje, testiranje i integraciju Microchip proizvoda u vašu aplikaciju. Upotreba ovih informacija na bilo koji drugi način krši ove uslove. Informacije o aplikacijama uređaja date su samo za vašu udobnost i mogu biti zamijenjene ažuriranjima. Vaša je odgovornost osigurati da vaša aplikacija odgovara vašim specifikacijama. Obratite se lokalnom prodajnom uredu Microchipa za dodatnu podršku ili potražite dodatnu podršku na www.microchip.com/en-us/support/design-help/client-support-services.
OVE INFORMACIJE DAJE MIKROČIP „KAKVI JESU“. MICROCHIP NE DAJE NIKAKVE IZJAVE ILI GARANCIJE BILO KOJE VRSTE, IZRIČITI ILI IMPLICIRANI, PISANI ILI USMENI, ZAKONSKI ILI NA DRUGI, KOJI SE ODNOSE NA INFORMACIJE UKLJUČUJUĆI, ALI NE OGRANIČENI NA BILO KAKVA, BILO PODRAZUMEVANA I NEZVEDENA NEZVISNA GARANCIJA POTREBNOST ZA ODREĐENU SVRHU ILI GARANCIJE VEZANO ZA NJEGOVO STANJE, KVALITET ILI PERFORMANSE. MIKROČIP NEĆE BITI ODGOVORAN ZA BILO KAKVE INDIREKTNE, POSEBNE, KAZNENE, SLUČAJNE ILI POSLEDIČNE GUBITAK, ŠTETU, TROŠKOVE ILI TROŠKOVE BILO KOJE VRSTE BILO KOJI KOJI SE ODNOSE NA BILO KAKVE INFORMACIJE, KOJI SMO, KOJI SMO, KOJI SMO, BILO OBAVEŠTENO O MOGUĆNOST ILI ŠTETE SU PREDVIĐENI. U NAJVEĆOJ MJERI DOZVOLJENOJ ZAKONOM, UKUPNA ODGOVORNOST MICROCHIP-a PO SVIM POTRAŽIVANJU NA BILO KOJI NAČIN KOJA SE ODNOSE NA INFORMACIJE ILI NJIHOVO KORIŠTENJE NEĆE PREMAŠITI IZNOS NAKNADA, AKO IMA, KOJI STE MORALI PLAĆATI.
Upotreba Microchip uređaja u aplikacijama za održavanje života i/ili sigurnost je u potpunosti na rizik kupca, a kupac se slaže da će braniti, obeštetiti i držati Microchip bezopasnim od bilo koje štete, žalbi, tužbi ili troškova koji proizlaze iz takve upotrebe. Nikakve licence se ne prenose, implicitno ili na drugi način, pod bilo kojim Microchipovim pravima intelektualnog vlasništva osim ako nije drugačije navedeno.
Trademarks
Ime i logotip Microchipa, logotip Microchip, Adaptec, AVR, AVR logo, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkTouchlus, mama MediaLB, megaAVR, Microsemi, Microsemi logo, MOST, MOST logo, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32 logo, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST Logo, SuperFlash, Sym , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron i XMEGA su registrovani zaštitni znakovi kompanije Microchip Technology Incorporated u SAD-u i drugim zemljama.
AgileSwitch, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed ​​Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, ProASIC Plus logo, Quiet-Wire, SmartorFusion, Sync TimeCesium, TimeHub, TimePictra, TimeProvider i ZL su registrovani zaštitni znakovi kompanije Microchip Technology Incorporated u SAD-u
Supresija susjednih ključeva, AKS, Analogno-za-Digitalno doba, Bilo koji kondenzator, AnyIn, AnyOut, prošireno prebacivanje, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, DSPICDEMmic. , DAM, ECAN, Espresso T1S, EtherGREEN, EyeOpen, GridTime, IdealBridge, IGaT, In-Circuit Serial Programming, ICSP, INICnet, Inteligentno paralelno, IntelliMOS, Inter-Chip Connectivity, JitterBlocker, Knob-on-Display, maxC Marginto, maxView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified logo, MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS 7, PureSilicon , QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, , Trusted Time, TSHARC, Turing, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect i ZENA su zaštitni znakovi kompanije Microchip Technology Incorporated u SAD-u i drugim zemljama.
SQTP je servisni znak kompanije Microchip Technology Incorporated u SAD
Adaptec logo, Frequency on Demand, Silicon Storage Technology i Symmcom su registrovani zaštitni znakovi Microchip Technology Inc. u drugim zemljama.
GestIC je registrovani zaštitni znak Microchip Technology Germany II GmbH & Co. KG, podružnice Microchip Technology Inc., u drugim zemljama.
Svi ostali žigovi koji se ovdje spominju su vlasništvo njihovih odgovarajućih kompanija.
2024, Microchip Technology Incorporated i njene podružnice. Sva prava pridržana.
ISBN: 978-1-6683-0183-8
Sistem upravljanja kvalitetom
Za informacije u vezi Microchipovih sistema upravljanja kvalitetom, posjetite www.microchip.com/quality.
Prodaja i servis širom svijeta

AMERIKA	AZIJA/PACIFIK	AZIJA/PACIFIK	EVROPA
Corporate Office 2355 West Chandler Blvd. Chandler, AZ 85224-6199 Tel: 480-792-7200 faks: 480-792-7277 tehnička podrška: www.microchip.com/support Web Adresa: www.microchip.com Atlanta Duluth, GA Tel: 678-957-9614 faks: 678-957-1455 Austin, TX Tel: 512-257-3370 Boston Westborough, MA Tel: 774-760-0087 faks: 774-760-0088 Chicago Itasca, IL Tel: 630-285-0071 faks: 630-285-0075 Dallas Addison, Teksas Tel: 972-818-7423 faks: 972-818-2924 Detroit Novi, MI Tel: 248-848-4000 Hjuston, Teksas Tel: 281-894-5983 Indianapolis Noblesville, IN Tel: 317-773-8323 faks: 317-773-5453 Tel: 317-536-2380 Los Angeles Mission Viejo, CA Tel: 949-462-9523 faks: 949-462-9608 Tel: 951-273-7800 Raleigh, NC Tel: 919-844-7510 New York, NY Tel: 631-435-6000 San Jose, CA Tel: 408-735-9110 Tel: 408-436-4270 Kanada – Toronto Tel: 905-695-1980 faks: 905-695-2078	Australija – Sidnej Tel: 61-2-9868-6733 Kina – Peking Tel: 86-10-8569-7000 Kina – Čengdu Tel: 86-28-8665-5511 Kina – Chongqing Tel: 86-23-8980-9588 Kina – Dongguan Tel: 86-769-8702-9880 Kina – Guangdžou Tel: 86-20-8755-8029 Kina – Hangzhou Tel: 86-571-8792-8115 Kina – Hong Kong SAR Tel: 852-2943-5100 Kina – Nanjing Tel: 86-25-8473-2460 Kina – Qingdao Tel: 86-532-8502-7355 Kina – Šangaj Tel: 86-21-3326-8000 Kina – Šenjang Tel: 86-24-2334-2829 Kina – Šenžen Tel: 86-755-8864-2200 Kina – Suzhou Tel: 86-186-6233-1526 Kina – Wuhan Tel: 86-27-5980-5300 Kina – Xian Tel: 86-29-8833-7252 Kina – Xiamen Tel: 86-592-2388138 Kina – Zhuhai Tel: 86-756-3210040	Indija – Bangalor Tel: 91-80-3090-4444 Indija – Nju Delhi Tel: 91-11-4160-8631 Indija - Puna Tel: 91-20-4121-0141 Japan – Osaka Tel: 81-6-6152-7160 Japan – Tokio Tel: 81-3-6880-3770 Koreja – Daegu Tel: 82-53-744-4301 Koreja – Seul Tel: 82-2-554-7200 Malezija – Kuala Lumpur Tel: 60-3-7651-7906 Malezija – Penang Tel: 60-4-227-8870 Filipini – Manila Tel: 63-2-634-9065 Singapur Tel: 65-6334-8870 Tajvan – Hsin Chu Tel: 886-3-577-8366 Tajvan – Kaosjung Tel: 886-7-213-7830 Tajvan – Tajpej Tel: 886-2-2508-8600 Tajland – Bangkok Tel: 66-2-694-1351 Vijetnam – Ho Ši Min Tel: 84-28-5448-2100	Austrija – Wels Tel: 43-7242-2244-39 Fax: 43-7242-2244-393 Danska – Kopenhagen Tel: 45-4485-5910 Fax: 45-4485-2829 Finska – Espoo Tel: 358-9-4520-820 Francuska – Pariz Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Njemačka – Garching Tel: 49-8931-9700 Njemačka – Haan Tel: 49-2129-3766400 Njemačka – Heilbronn Tel: 49-7131-72400 Njemačka – Karlsruhe Tel: 49-721-625370 Njemačka – Minhen Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Njemačka – Rosenheim Tel: 49-8031-354-560 Izrael – Hod Hasharon Tel: 972-9-775-5100 Italija – Milano Tel: 39-0331-742611 Fax: 39-0331-466781 Italija – Padova Tel: 39-049-7625286 Holandija – Drunen Tel: 31-416-690399 Fax: 31-416-690340 Norveška – Trondhajm Tel: 47-72884388 Poljska – Varšava Tel: 48-22-3325737 Rumunija – Bukurešt Tel: 40-21-407-87-50 Španija - Madrid Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Švedska – Getenberg Tel: 46-31-704-60-40 Švedska – Stokholm Tel: 46-8-5090-4654 UK – Wokingham Tel: 44-118-921-5800 Fax: 44-118-921-5820

Dokumenti / Resursi

MICROCHIP DS00004807F PolarFire porodica FPGA Custom Flow [pdf] Korisnički priručnik DS00004807F PolarFire porodica FPGA prilagođeni tok, DS00004807F, PolarFire porodica FPGA prilagođeni tok, familija FPGA prilagođeni tok, prilagođeni tok, tok

Reference

• Uputstvo za upotrebu