Gabay sa Gumagamit ng Custom na Daloy ng PolarFire Family FPGA
Libero SoC v2024.2

Panimula (Magtanong)

Nagbibigay ang Libero System-on-Chip (SoC) software ng isang ganap na pinagsama-samang kapaligiran ng disenyo ng Field Programmable Gate Array (FPGA). Gayunpaman, maaaring gusto ng ilang user na gumamit ng mga third-party na synthesis at mga tool sa simulation sa labas ng kapaligiran ng Libero SoC. Ang Libero ay maaari na ngayong isama sa kapaligiran ng disenyo ng FPGA. Inirerekomenda na gamitin ang Libero SoC upang pamahalaan ang buong daloy ng disenyo ng FPGA.
Inilalarawan ng user guide na ito ang Custom Flow para sa PolarFire at PolarFire SoC Family device, isang proseso upang maisama ang Libero bilang bahagi ng mas malaking daloy ng disenyo ng FPGA. Mga Supported Device Families® Inililista ng sumusunod na talahanayan ang mga pamilya ng device na sinusuportahan ng Libero SoC. Gayunpaman, ang ilang impormasyon sa gabay na ito ay maaaring malapat lamang sa isang partikular na pamilya ng mga device. Sa kasong ito, malinaw na natukoy ang naturang impormasyon.
Talahanayan 1. Mga Pamilya ng Device na Sinusuportahan ng Libero SoC

Pamilya ng Device	Paglalarawan
PolarFire®	Ang mga PolarFire FPGA ay naghahatid ng pinakamababang kapangyarihan ng industriya sa mga mid-range na density na may pambihirang seguridad at pagiging maaasahan.
PolarFire SoC	Ang PolarFire SoC ay ang unang SoC FPGA na may deterministic, magkakaugnay na RISC-V CPU cluster, at isang deterministikong L2 memory subsystem na nagpapagana sa Linux® at mga real-time na application.

Tapos naview (Magtanong)

Bagama't nagbibigay ang Libero SoC ng ganap na pinagsama-samang end-to-end na kapaligiran sa disenyo para bumuo ng mga disenyo ng SoC at FPGA, nagbibigay din ito ng flexibility na magpatakbo ng synthesis at simulation gamit ang mga tool ng third-party sa labas ng kapaligiran ng Libero SoC. Gayunpaman, dapat manatili ang ilang hakbang sa disenyo sa loob ng kapaligiran ng Libero SoC.
Inililista ng sumusunod na talahanayan ang mga pangunahing hakbang sa daloy ng disenyo ng FPGA at ipinapahiwatig ang mga hakbang kung saan dapat gamitin ang Libero SoC.
Talahanayan 1-1. Daloy ng Disenyo ng FPGA

Hakbang sa Daloy ng Disenyo	Dapat Gumamit ng Libero	Paglalarawan
Entry ng Disenyo: HDL	Hindi	Gumamit ng third-party na HDL editor/checker tool sa labas ng Libero® SoC kung ninanais.
Entry ng Disenyo: Mga Configurator	Oo	Lumikha ng unang proyekto ng Libero para sa pagbuo ng pangunahing bahagi ng catalog ng IP.
Awtomatikong pagbuo ng hadlang sa PDC/SDC	Hindi	Kailangan ng lahat ng HDL ang mga nagmula na hadlang files at isang derive_constraints utility kapag ginawa sa labas ng Libero SoC, gaya ng inilarawan sa Appendix C—Derive Constraints.
Simulation	Hindi	Gumamit ng tool ng third-party sa labas ng Libero SoC, kung ninanais. Nangangailangan ng pag-download ng mga pre-compiled simulation library para sa target na device, target simulator, at target na bersyon ng Libero na ginagamit para sa pagpapatupad ng backend.
Synthesis	Hindi	Gumamit ng tool ng third-party sa labas ng Libero SoC kung ninanais.
Pagpapatupad ng Disenyo: Pamahalaan ang Mga Limitasyon, I-compile ang Netlist, Lugar-at-Ruta (tingnan ang Overview)	Oo	Lumikha ng pangalawang proyekto ng Libero para sa pagpapatupad ng backend.
Timing at Power Verification	Oo	Manatili sa pangalawang proyekto ng Libero.
I-configure ang Data ng Pagsisimula ng Disenyo at Mga Alaala	Oo	Gamitin ang tool na ito upang pamahalaan ang iba't ibang uri ng mga memorya at pagsisimula ng disenyo sa device. Manatili sa pangalawang proyekto.
Programming File henerasyon	Oo	Manatili sa pangalawang proyekto.

Mahalaga: Ikaw dapat mag-download ng mga precompiled na aklatan na available sa Mga PreCompiled Simulation Libraries page upang gumamit ng third-party na simulator.
Sa isang purong Fabric FPGA flow, ilagay ang iyong disenyo gamit ang HDL o schematic entry at direktang ipasa iyon
sa mga tool sa synthesis. Ang daloy ay suportado pa rin. Ang mga PolarFire at PolarFire SoC FPGA ay may makabuluhan
proprietary hard IP blocks na nangangailangan ng paggamit ng configuration cores (SgCores) mula sa Libero SoC IP
katalogo. Ang espesyal na paghawak ay kinakailangan para sa anumang mga bloke na binubuo ng SoC functionality:

• PolarFire
  – PF_UPROM
  – PF_SYSTEM_SERVICES
  – PF_CCC
  – PF CLK DIV
  – PF_CRYPTO
  – PF_DRI
  – PF_INIT_MONITOR
  – PF_NGMUX
  – PF_OSC
  – Mga RAM (TPSRAM, DPSRAM, URAM)
  – PF_SRAM_AHBL_AXI
  – PF_XCVR_ERM
  – PF_XCVR_REF_CLK
  – PF_TX_PLL
  – PF_PCIE
  – PF_IO
  – PF_IOD_CDR
  – PF_IOD_CDR_CCC
  – PF_IOD_GENERIC_RX
  – PF_IOD_GENERIC_TX
  – PF_IOD_GENERIC_TX_CCC
  – PF_RGMII_TO_GMII
  – PF_IOD_OCTAL_DDR
  – PF_DDR3
  – PF_DDR4
  – PF_LPDDR3
  – PF_QDR
  – PF_CORESMARTBERT
  – PF_TAMPER
  – PF_TVS, at iba pa.

Bilang karagdagan sa naunang nakalistang SgCores, maraming DirectCore soft IP na available para sa PolarFire at PolarFire SoC na mga pamilya ng device sa Libero SoC Catalog na gumagamit ng FPGA fabric resources.
Para sa pagpasok ng disenyo, kung gagamit ka ng alinman sa mga naunang bahagi, dapat mong gamitin ang Libero SoC para sa bahagi ng entry ng disenyo (Component Configuration), ngunit maaari mong ipagpatuloy ang natitirang bahagi ng iyong Design Entry (HDL entry, at iba pa) sa labas ng Libero. Upang pamahalaan ang daloy ng disenyo ng FPGA sa labas ng Libero, sundin ang mga hakbang na ibinigay sa natitirang bahagi ng gabay na ito.
1.1 Component Life Cycle (Magtanong)
Inilalarawan ng mga sumusunod na hakbang ang siklo ng buhay ng isang bahagi ng SoC at nagbibigay ng mga tagubilin kung paano pangasiwaan ang data.

1. Buuin ang bahagi gamit ang configurator nito sa Libero SoC. Bumubuo ito ng mga sumusunod na uri ng data:
   – HDL files
   – Alaala files
   - Stimulus at Simulation files
   - Bahagi ng SDC file
2. Para sa HDL files, i-instantiate at isama ang mga ito sa natitirang bahagi ng HDL na disenyo gamit ang panlabas na tool sa pagpasok ng disenyo/proseso.
3. Magbigay ng memorya files at pampasigla files sa iyong simulation tool.
4. Supply Component SDC file sa Deive Constraint tool para sa Constraint Generation. Tingnan ang Appendix C—Kumuha ng Mga Limitasyon para sa higit pang mga detalye.
5. Dapat kang lumikha ng pangalawang proyekto ng Libero, kung saan ini-import mo ang post-Synthesis netlist at ang iyong bahaging metadata, kaya nakumpleto ang koneksyon sa pagitan ng iyong nabuo at kung ano ang iyong pino-program.

1.2 Libero SoC Project Creation (Magtanong)
Ang ilang mga hakbang sa disenyo ay dapat na tumakbo sa loob ng kapaligiran ng Libero SoC (Talahanayan 1-1). Para tumakbo ang mga hakbang na ito, dapat kang lumikha ng dalawang proyekto ng Libero SoC. Ang unang proyekto ay ginagamit para sa pagsasaayos at pagbuo ng bahagi ng disenyo, at ang pangalawang proyekto ay para sa pisikal na pagpapatupad ng pinakamataas na antas ng disenyo.
1.3 Custom na Daloy (Magtanong)
Ipinapakita ng sumusunod na figure:

• Maaaring isama ang Libero SoC bilang bahagi ng mas malaking daloy ng disenyo ng FPGA kasama ang mga third-party na synthesis at mga simulation tool sa labas ng kapaligiran ng Libero SoC.
• Iba't ibang hakbang na kasangkot sa daloy, simula sa paggawa ng disenyo at pagtahi hanggang sa pagprograma ng device.
• Ang palitan ng data (mga input at output) na dapat mangyari sa bawat hakbang ng daloy ng disenyo.

Tip:

1. SNVM.cfg, UPROM.cfg
2. *.mem file henerasyon para sa Simulation: ang pa4rtupromgen.exe ay tumatagal ng UPROM.cfg bilang input at bumubuo ng UPROM.mem.

Ang mga sumusunod ay ang mga hakbang sa custom na daloy:

1. Component configuration at generation:
   a. Gumawa ng unang proyekto ng Libero (upang magsilbing Reference Project).
   b. Piliin ang Core mula sa Catalog. I-double click ang core upang bigyan ito ng pangalan ng bahagi at i-configure ang bahagi.
   Awtomatikong ine-export nito ang data ng bahagi at files. Ang isang Component Manifest ay nabuo din. Tingnan ang Component Manifests para sa mga detalye. Para sa higit pang mga detalye, tingnan ang Component Configuration.
2. Kumpletuhin ang iyong disenyo ng RTL sa labas ng Libero:
   a. I-instantiate ang component na HDL files.
   b. Ang lokasyon ng HDL files ay nakalista sa Component Manifests files.
3. Bumuo ng mga hadlang sa SDC para sa mga bahagi. Gumamit ng utility ng Derive Constraints upang makabuo ng timing constraint file(SDC) batay sa:
   a. Bahagi ng HDL files
   b. Bahagi ng SDC files
   c. User HDL files
   Para sa higit pang mga detalye, tingnan ang Appendix C—Derive Constraints.
4. Synthesis tool/simulation tool:
   a. Kumuha ng HDL files, pampasigla files, at component data mula sa mga partikular na lokasyon gaya ng nakasaad sa Component Manifests.
   b. I-synthesize at gayahin ang disenyo gamit ang mga third-party na tool sa labas ng Libero SoC.
5. Lumikha ng iyong pangalawang (Pagpapatupad) Libero Project.
6. Alisin ang synthesis mula sa chain ng tool ng daloy ng disenyo (Proyekto > Mga Setting ng Proyekto > Daloy ng Disenyo > i-clear ang check box na Paganahin ang Synthesis).
7. I-import ang pinagmulan ng disenyo files (post-synthesis *.vm netlist mula sa synthesis tool):
   – Mag-import ng post-synthesis *.vm netlist (File>Import> Synthesized Verilog Netlist (VM)).
   – Component metadata *.cfg files para sa uPROM at/o sNVM.
8. Mag-import ng anumang bahagi ng bloke ng Libero SoC files. Ang block files ay dapat na nasa *.cxz file pormat.
   Para sa higit pang impormasyon kung paano gumawa ng block, tingnan Gabay sa Gumagamit ng PolarFire Block Flow.
9. I-import ang mga hadlang sa disenyo:
   – Pag-import ng I/O na hadlang files (Constraints Manager > I/OAttributes > Import).
   – Mag-import ng floorplanning *.pdc files (Constraints Manager > Floor Planner > Import).
   – Import *.sdc timing constraint files (Constraints Manager > Timing > Import). I-import ang SDC file nabuo sa pamamagitan ng Derive Constraint tool.
   – Mag-import ng *.ndc hadlang files (Constraints Manager > NetlistAttributes > Import), kung mayroon.
10. Pagpigil file at pagsasamahan ng kasangkapan
    – Sa Constraint Manager, iugnay ang *.pdc files sa lugar at ruta, ang *.sdc files sa lugar at ruta at timing na mga pag-verify, at ang *.ndc files para Mag-compile ng Netlist.
11. Kumpletuhin ang pagpapatupad ng disenyo
    – Lugar at ruta, i-verify ang timing at kapangyarihan, i-configure ang data ng pagsisimula ng disenyo at mga alaala, at programming file henerasyon.
12. Patunayan ang disenyo
    – I-validate ang disenyo sa FPGA at i-debug kung kinakailangan gamit ang mga tool sa disenyo na ibinigay kasama ng Libero SoC design suite.

Component Configuration (Magtanong)

Ang unang hakbang sa custom na daloy ay ang pag-configure ng iyong mga bahagi gamit ang isang proyektong sangguniang Libero (tinatawag ding unang proyekto ng Libero sa Talahanayan 1-1). Sa mga susunod na hakbang, gumamit ka ng data mula sa reference na proyektong ito.
Kung gumagamit ka ng anumang mga bahagi na nakalista kanina, sa ilalim ng Overview sa iyong disenyo, gawin ang mga hakbang na inilarawan sa seksyong ito.
Kung hindi ka gumagamit ng alinman sa mga bahagi sa itaas, maaari mong isulat ang iyong RTL sa labas ng Libero at direktang i-import ito sa iyong mga tool sa Synthesis at Simulation. Pagkatapos ay maaari kang magpatuloy sa seksyong post-synthesis at i-import lamang ang iyong post-synthesis *.vm netlist sa iyong panghuling proyekto sa pagpapatupad ng Libero (tinatawag ding pangalawang proyekto ng Libero sa Talahanayan 1-1).
2.1 Component Configuration Gamit ang Libero (Magtanong)
Pagkatapos piliin ang mga sangkap na dapat gamitin mula sa naunang listahan, gawin ang mga sumusunod na hakbang:

1. Gumawa ng bagong proyekto sa Libero (Core Configuration at Generation): Piliin ang Device at Pamilya kung saan mo ita-target ang iyong huling disenyo.
2. Gumamit ng isa o higit pa sa mga core na binanggit sa Custom Flow.
   a. Gumawa ng SmartDesign at i-configure ang gustong core at i-instantiate ito sa bahagi ng SmartDesign.
   b. I-promote ang lahat ng mga pin sa pinakamataas na antas.
   c. Bumuo ng SmartDesign.
   d. I-double click ang Simulate tool (anuman sa mga opsyon sa Pre-Synthesis o Post-Synthesis o Post-Layout) upang i-invoke ang simulator. Maaari kang lumabas sa simulator pagkatapos itong ma-invoke. Ang hakbang na ito ay bumubuo ng simulation filekailangan para sa iyong proyekto.

Tip: Ikaw dapat gawin ang hakbang na ito kung gusto mong gayahin ang iyong disenyo sa labas ng Libero.
Para sa higit pang impormasyon, tingnan ang Pagtulad sa Iyong Disenyo.
e. I-save ang iyong proyekto—ito ang iyong reference na proyekto.
2.2 Component Manifests (Magtanong)
Kapag nabuo mo ang iyong mga bahagi, isang set ng files ay nabuo para sa bawat bahagi. Ang ulat ng Component Manifest ay nagdedetalye sa hanay ng files nabuo at ginamit sa bawat kasunod na hakbang (Synthesis, Simulation, Pagbuo ng Firmware, at iba pa). Ang ulat na ito ay nagbibigay sa iyo ng mga lokasyon ng lahat ng nabuo files kailangan upang magpatuloy sa Custom Flow. Maaari mong i-access ang component na manifest sa lugar ng Mga Ulat: I-click ang Disenyo > Mga Ulat upang buksan ang tab na Mga Ulat. Sa tab na Mga Ulat, makikita mo ang isang hanay ng manifest.txt files (Taposview), isa para sa bawat bahagi na iyong nabuo.
Tip: Dapat kang magtakda ng isang bahagi o module bilang '”root”' upang makita ang manifest ng bahagi file mga nilalaman sa tab na Mga Ulat.
Bilang kahalili, maaari mong i-access ang indibidwal na ulat ng manifest files para sa bawat pangunahing bahagi na nabuo o mula sa bahagi ng SmartDesign /component/work/ / / _manifest.txt o /component/work/ / _manifest.txt. Maaari mo ring i-access ang manifest file mga nilalaman ng bawat bahagi na nabuo mula sa bagong tab na Mga Bahagi sa Libero, kung saan ang file binanggit ang mga lokasyon kaugnay ng direktoryo ng proyekto.Tumutok sa mga sumusunod na ulat ng Component Manifest:

• Kung nag-instantiate ka ng mga core sa isang SmartDesign, basahin ang file _manifest.txt.
• Kung gumawa ka ng mga bahagi para sa mga core, basahin ang _manifest.txt.

Dapat mong gamitin ang lahat ng ulat ng Component Manifest na naaangkop sa iyong disenyo. Para kay exampOo, kung ang iyong proyekto ay may SmartDesign na may isa o higit pang mga pangunahing bahagi na na-instantiate dito at nilalayon mong gamitin ang lahat ng ito sa iyong huling disenyo, dapat kang pumili files nakalista sa mga ulat ng Component Manifest ng lahat ng bahaging iyon para gamitin sa iyong daloy ng disenyo.
2.3 Pagbibigay-kahulugan sa Manifest Files (Magtanong)
Kapag nagbukas ka ng component manifest file, nakikita mo ang mga landas patungo files sa iyong proyekto sa Libero at mga payo kung saan sa daloy ng disenyo na gagamitin ang mga ito. Maaari mong makita ang mga sumusunod na uri ng files sa isang manifest file:

• Pinagmulan ng HDL filepara sa lahat ng mga tool sa Synthesis at Simulation
• Pampasigla filepara sa lahat ng mga tool sa Simulation
• Pagpigil files

Ang sumusunod ay ang Component Manifest ng isang pangunahing bahagi ng PolarFire.Ang bawat uri ng file ay kinakailangan sa ibaba ng agos sa iyong daloy ng disenyo. Ang mga sumusunod na seksyon ay naglalarawan ng pagsasama ng filemula sa manifest papunta sa iyong daloy ng disenyo.

Pagbuo ng Constraint (Magtanong)

Kapag nagsasagawa ng configuration at generation, tiyaking isulat/buuin ang SDC/PDC/NDC constraint files para sa disenyo na ipasa ang mga ito sa Synthesis, Place-and-Route, at mga tool sa Pag-verify ng Timing.
Gamitin ang utility ng Derive Constraints sa labas ng kapaligiran ng Libero upang bumuo ng mga hadlang sa halip na manu-manong isulat ang mga ito. Upang magamit ang utility ng Derive Constraint sa labas ng kapaligiran ng Libero, dapat mong:

• Magbigay ng user HDL, component HDL, at component SDC constraint files
• Tukuyin ang pinakamataas na antas ng module
• Tukuyin ang lokasyon kung saan bubuo ng nagmula na hadlang files

Ang mga limitasyon ng bahagi ng SDC ay magagamit sa ilalim /component/work/ / / direktoryo pagkatapos ng pagsasaayos at pagbuo ng bahagi.
Para sa higit pang mga detalye sa kung paano bumuo ng mga hadlang para sa iyong disenyo, tingnan ang Appendix C—Derive Constraints.

Pag-synthesize ng Iyong Disenyo (Magtanong)

Isa sa mga pangunahing feature ng Custom Flow ay ang payagan kang gumamit ng third-party na synthesis
kasangkapan sa labas ng Libero. Sinusuportahan ng custom na daloy ang paggamit ng Synopsys SynplifyPro. Upang i-synthesize ang iyong
proyekto, gamitin ang sumusunod na pamamaraan:

1. Gumawa ng bagong proyekto sa iyong Synthesis tool, na nagta-target sa parehong pamilya ng device, die, at package bilang proyektong Libero na iyong ginawa.
   a. Mag-import ng sarili mong RTL filegaya ng karaniwan mong ginagawa.
   b. Itakda ang Synthesis output na Structural Verilog (.vm).
   Tip: Structural Ang Verilog (.vm) ay ang tanging sinusuportahang synthesis output format sa PolarFire.
2. Mag-import ng Component HDL files sa iyong Synthesis project:
   a. Para sa bawat Component Manifests Report: Para sa bawat isa file sa ilalim ng HDL source filepara sa lahat ng mga tool sa Synthesis at Simulation, i-import ang file sa iyong Synthesis Project.
3. I-import ang file polarfire_syn_comps.v (kung gumagamit ng Synopsys Synplify) mula sa
   Lokasyon ng pag-install>/data/aPA5M sa iyong Synthesis project.
4. I-import ang dating nabuong SDC file sa pamamagitan ng Derived Constraint tool (tingnan ang Appendix
   A—Sample SDC Constraints) sa Synthesis tool. Ang hadlang na ito file pinipigilan ang tool ng synthesis upang makamit ang pagsasara ng timing na may kaunting pagsisikap at mas kaunting mga pag-uulit ng disenyo.

Mahalaga: 

• Kung plano mong gamitin ang parehong *.sdc file upang hadlangan ang Place-and-Route sa yugto ng pagpapatupad ng disenyo, dapat mong i-import ang *.sdc na ito sa synthesis project. Ito ay upang matiyak na walang mga hindi pagkakatugma ng pangalan ng object ng disenyo sa synthesized netlist at mga hadlang sa Place-and-Route sa yugto ng pagpapatupad ng proseso ng disenyo. Kung hindi mo isasama ito *.sdc file sa hakbang ng Synthesis, maaaring mabigo ang netlist na nabuo mula sa Synthesis sa hakbang na Lugar at Ruta dahil sa hindi pagkakatugma ng pangalan ng object ng disenyo.
  a. Mag-import ng Mga Katangian ng Netlist *.ndc, kung mayroon man, sa tool na Synthesis.
  b. Patakbuhin ang Synthesis.
• Ang lokasyon ng iyong Synthesis tool na output ay may *.vm netlist file nabuo post Synthesis. Dapat mong i-import ang netlist sa Libero Implementation Project upang magpatuloy sa proseso ng disenyo.

Pagtulad sa Iyong Disenyo (Magtanong)

Upang gayahin ang iyong disenyo sa labas ng Libero (iyon ay, gamit ang iyong sariling simulation environment at simulator), gawin ang mga sumusunod na hakbang:

1. Disenyo Files:
   a. Pre-synthesis simulation:
   • I-import ang iyong RTL sa iyong simulation project.
   • Para sa bawat Component Manifests Report.
   - Mag-import ng bawat isa file sa ilalim ng HDL source files para sa lahat ng Synthesis at Simulation tool sa iyong simulation project.
   • Buuin ang mga ito files ayon sa mga tagubilin ng iyong simulator.
   b. Post-synthesis simulation:
   • I-import ang iyong post-synthesis *.vm netlist (binuo sa Synthesizing Your Design) sa iyong simulation project at i-compile ito.
   c. Post-layout simulation:
   • Una, kumpletuhin ang pagpapatupad ng iyong disenyo (tingnan ang Pagpapatupad ng Iyong Disenyo). Tiyakin na ang iyong panghuling proyekto sa Libero ay nasa post-layout na estado.
   • I-double click ang Bumuo ng BackAnnotated Files sa window ng Libero Design Flow. Ito ay bumubuo ng dalawa files:
   /designer/ / _ba.v/vhd /designer/
   / _ba.sdf
   • Mag-import ng pareho ng mga ito files sa iyong simulation tool.
2. Stimulus at Configuration files:
   a. Para sa bawat Component Manifests Report:
   • Kopyahin lahat files sa ilalim ng Stimulus Files para sa lahat ng seksyon ng Simulation Tools sa root directory ng iyong Simulation project.
   b. Tiyakin na ang anumang Tcl files sa mga naunang listahan (sa hakbang 2.a) ay ipapatupad muna, bago magsimula ang simulation.
   c. UPROM.mem: Kung gagamitin mo ang UPROM core sa iyong disenyo na may opsyong Gumamit ng content para sa simulation na pinagana para sa isa o higit pang data storage client na gusto mong gayahin, dapat mong gamitin ang executable na pa4rtupromgen (pa4rtupromgen.exe sa mga bintana) upang bumuo ng UPROM.mem file. Ang pa4rtupromgen executable ay tumatagal ng UPROM.cfg file bilang mga input sa pamamagitan ng isang Tcl script file at naglalabas ng UPROM.mem file kinakailangan para sa mga simulation. Itong UPROM.mem file dapat kopyahin sa simulation folder bago ang simulation run. Isang exampAng pagpapakita ng pa4rtupromgen executable na paggamit ay ibinibigay sa mga sumusunod na hakbang. Ang UPROM.cfg file ay magagamit sa direktoryo /component/work/ / sa proyektong Libero na ginamit mo upang bumuo ng bahagi ng UPROM.
   d. snvm.mem: Kung gagamitin mo ang System Services core sa iyong disenyo at na-configure ang sNVM tab sa core na may opsyong Gumamit ng content para sa simulation na pinagana para sa isa o higit pang mga kliyente na gusto mong gayahin, isang snvm.mem file ay awtomatikong nabuo sa
   ang direktoryo /component/work/ / sa proyektong Libero na ginamit mo upang bumuo ng bahagi ng Mga Serbisyo ng System. Itong snvm.mem file dapat kopyahin sa simulation folder bago ang simulation run.
3. Gumawa ng gumaganang folder at isang sub-folder na pinangalanang simulation sa ilalim ng gumaganang folder.
   Ang pa4rtupromgen executable ay inaasahan ang pagkakaroon ng simulation sub folder sa gumaganang folder at ang *.tcl script ay inilalagay sa simulation sub folder.
4. Kopyahin ang UPROM.cfg file mula sa unang proyekto ng Libero na nilikha para sa pagbuo ng bahagi sa gumaganang folder.
5. I-paste ang mga sumusunod na command sa isang *.tcl script at ilagay ito sa simulation folder na ginawa sa hakbang 3.
   Sample *.tcl para sa PolarFire at PolarFire Soc Family device para makabuo ng URPOM.mem file
   mula sa UPROM.cfg
   set_device -fam - mamatay -pkg
   set_input_cfg -path
   set_sim_mem -pathFile/UPROM.mem>
   gen_sim -use_init false
   Para sa wastong panloob na pangalan na gagamitin para sa die at package, tingnan ang *.prjx file ng unang proyekto ng Libero (ginamit para sa pagbuo ng bahagi).
   Ang argument na use_init ay dapat itakda sa false.
   Gamitin ang set_sim_mem command para tukuyin ang path patungo sa output file UPROM.mem iyon ay
   nabuo sa pagpapatupad ng script file gamit ang pa4rtupromgen na maipapatupad.
6. Sa command prompt o cygwin terminal, pumunta sa gumaganang direktoryo na ginawa sa hakbang 3.
   Ipatupad ang command na pa4rtupromgen gamit ang–script na opsyon at ipasa dito ang *.tcl script na ginawa sa nakaraang hakbang.
   Para sa Windows
   /designer/bin/pa4rtupromgen.exe \
   –script./simulation/ .tcl
   Para sa Linux:
   /bin/pa4rtupromgen
   –script./simulation/ .tcl
7. Pagkatapos ng matagumpay na pagpapatupad ng pa4rtupromgen executable, tingnan kung ang UPROM.mem file ay nabuo sa lokasyong tinukoy sa set_sim_mem command sa *.tcl script.
8. Para gayahin ang sNVM, kopyahin ang snvm.mem file mula sa iyong unang proyekto sa Libero (ginamit para sa configuration ng bahagi) papunta sa pinakamataas na antas ng simulation folder ng iyong simulation project upang magpatakbo ng simulation (sa labas ng Libero SoC). Upang gayahin ang mga nilalaman ng UPROM, kopyahin ang nabuong UPROM.mem file sa pinakamataas na antas ng simulation folder ng iyong simulation project para magpatakbo ng simulation (sa labas ng Libero SoC).

Mahalaga: Para gayahin ang functionality ng SoC Components, i-download ang mga precompiled na PolarFire simulation library at i-import ang mga ito sa iyong simulation environment gaya ng inilalarawan dito. Para sa higit pang mga detalye, tingnan ang Appendix B—Pag-import ng Mga Simulation Libraries sa Simulation Environment.

Pagpapatupad ng Iyong Disenyo (Magtanong)

Pagkatapos makumpleto ang Synthesis at Post-Synthesis simulation sa iyong kapaligiran, dapat mong gamitin muli ang Libero upang pisikal na ipatupad ang iyong disenyo, patakbuhin ang timing at power analysis, at buuin ang iyong programming file.

1. Gumawa ng bagong proyekto ng Libero para sa pisikal na pagpapatupad at layout ng disenyo. Tiyaking i-target ang parehong device tulad ng sa reference na proyekto na iyong ginawa sa Component Configuration.
2. Pagkatapos gumawa ng proyekto, alisin ang Synthesis mula sa tool chain sa window ng Design Flow (Project > Project Settings > Design Flow > Alisin ang check sa Enable Synthesis).
3.  I-import ang iyong post-synthesis *.vm file sa proyektong ito, (File > Import > Synthesized Verilog Netlist (VM)).
   Tip: Inirerekomenda na gumawa ka ng link dito file, upang kung muling i-synthesize mo ang iyong disenyo, palaging ginagamit ng Libero ang pinakabagong post-synthesis netlist.
   a. Sa window ng Design Hierarchy, tandaan ang pangalan ng root module.
4. I-import ang mga hadlang sa proyekto ng Libero. Gamitin ang Constraint Manager para mag-import ng *.pdc/*.sdc/*.ndc constraints.
   a. Mag-import ng I/O *.pdc constraint files (Constraints Manager > I/O Attributes > Import).
   b. Mag-import ng Floorplanning *.pdc constraint files (Constraints Manager > Floor Planner >Import).
   c. Mag-import ng *.sdc timing constraint files (Constraints Manager > Timing > Import). Kung ang iyong disenyo ay may alinman sa mga core na nakalista sa Overview, tiyaking i-import ang SDC file nabuo sa pamamagitan ng derive constraint tool.
   d. Mag-import ng *.ndc na hadlang files (Constraints Manager > Netlist Attributes > Import).
5. Kaakibat na mga hadlang Files sa disenyo ng mga kasangkapan.
   a. Buksan ang Constraint Manager (Manage Constraints > Open Manage Constraints View).
   Lagyan ng check ang Place-and-Route at Timing Verification check box sa tabi ng constraint file upang magtatag ng hadlang file at pagsasamahan ng kasangkapan. Iugnay ang *.pdc constraint sa Place-andRoute at ang *.sdc sa Place-and-Route at Timing Verification. Iugnay ang *.ndc file para Mag-compile ng Netlist.
   Tip: Kung Nabigo ang Lugar at Ruta gamit ang *.sdc constraint na ito file, pagkatapos ay i-import ang parehong *.sdc file sa synthesis at muling patakbuhin ang synthesis.
6. I-click ang Compile Netlist at pagkatapos ay Place and Route para makumpleto ang hakbang ng layout.
7. Binibigyang-daan ka ng tool na Configure Design Initialization Data and Memories na simulan ang mga bloke ng disenyo, gaya ng LSRAM, µSRAM, XCVR (transceiver), at PCIe gamit ang data na nakaimbak sa nonvolatile µPROM, sNVM, o external na SPI Flash storage memory. Ang tool ay may mga sumusunod na tab para sa pagtukoy sa detalye ng pagkakasunud-sunod ng pagsisimula ng disenyo, ang detalye ng mga kliyente sa pagsisimula, mga kliyente ng data ng user.
   – Tab ng Pagsisimula ng Disenyo
   – tab na µPROM
   – tab na sNVM
   – Tab ng SPI Flash
   - Tab ng mga tela ng RAM
   Gamitin ang mga tab sa tool para i-configure ang data at memory ng pagsisimula ng disenyo.Pagkatapos makumpleto ang pagsasaayos, gawin ang mga sumusunod na hakbang upang i-program ang data ng pagsisimula:
   • Bumuo ng mga kliyente sa pagsisimula
   • Bumuo o i-export ang bitstream
   • I-program ang device
   Para sa detalyadong impormasyon sa kung paano gamitin ang tool na ito, tingnan ang Libero SoC Design Flow User Guide. Para sa higit pang impormasyon sa mga Tcl command na ginamit upang i-configure ang iba't ibang mga tab sa tool at tukuyin ang configuration ng memorya files (*.cfg), tingnan Tcl Commands Reference Guide.
8. Bumuo ng Programming File mula sa proyektong ito at gamitin ito upang i-program ang iyong FPGA.

Apendiks A—Sample SDC Constraints (Magtanong

Ang Libero SoC ay bumubuo ng SDC timing constraints para sa ilang mga IP core, gaya ng CCC, OSC, Transceiver at iba pa. Ang pagpasa sa mga hadlang sa SDC sa mga tool sa pagdidisenyo ay nagpapataas ng pagkakataong matugunan ang pagsasara ng timing nang may kaunting pagsisikap at mas kaunting mga pag-uulit ng disenyo. Ang buong hierarchical na landas mula sa nangungunang antas na halimbawa ay ibinibigay para sa lahat ng mga bagay sa disenyo na isinangguni sa mga hadlang.
7.1 SDC Timing Constraints (Magtanong)
Sa Libero IP core reference na proyekto, ang pinakamataas na antas ng limitasyon ng SDC na ito file ay makukuha mula sa Constraint Manager (Design Flow > Open Manage Constraint View >Timing > Pagkuha ng Mga Limitasyon).
Mahalaga: Tingnan ito file upang itakda ang mga hadlang sa SDC kung ang iyong disenyo ay naglalaman ng CCC, OSC, Transceiver, at iba pang mga bahagi. Baguhin ang buong hierarchical path, kung kinakailangan, upang tumugma sa iyong hierarchy ng disenyo o gamitin ang Derive_Constraints utility at mga hakbang sa Appendix C—Derive Constraints sa component level na SDC file.
I-save ang file sa ibang pangalan at i-import ang SDC file sa synthesis tool, Place-and-Route Tool, at Timing Verifications, tulad ng anumang iba pang hadlang sa SDC files.
7.1.1 Nagmula sa SDC File (Magtanong)
# Ito file ay nabuo batay sa sumusunod na pinagmulan ng SDC files:
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_CCC_C0/PF_CCC_C0_0/PF_CCC_C0_PF_CCC_C0_0_PF_CCC.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
CLK_DIV/CLK_DIV_0/CLK_DIV_CLK_DIV_0_PF_CLK_DIV.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
TRANSMIT_PLL/TRANSMIT_PLL_0/TRANSMIT_PLL_TRANSMIT_PLL_0_PF_TX_PLL.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
DMA_INITIATOR/DMA_INITIATOR_0/DMA_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
FIC0_INITIATOR/FIC0_INITIATOR_0/FIC0_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
ICICLE_MSS/ICICLE_MSS.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_PCIE_C0/PF_PCIE_C0_0/PF_PCIE_C0_PF_PCIE_C0_0_PF_PCIE.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PCIE_INITIATOR/PCIE_INITIATOR_0/PCIE_INITIATOR.sdc
# /drive/aPA5M/cores/constraints/osc_rc160mhz.sdc
# *** Anumang mga pagbabago dito file ay mawawala kung ang nagmula na mga hadlang ay muling tatakbo. ***
create_clock -name {CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK} -panahon 6.25
[ get_pins { CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK } ] create_clock -pangalan {REF_CLK_PAD_P} -panahon 10 [ get_ports { REF_CLK_PAD_P } ] create_clock -pangalan {CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSt_xpll_0/TRANSt_xpll
DIV_CLK} -panahon 8
[ get_pins { CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/DIV_CLK } ] create_generated_clock -pangalan {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x/CLK_0_stC/CCC_FIC_x/CLK_0_stC
OUT0} -multiply_by 25 -divide_by 32 -source
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -phase 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT0 } ] create_generated_clock -pangalan {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK_0_st_C0/CCC_FIC_x_CLK/PF_0
OUT1} -multiply_by 25 -divide_by 32 -source
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -phase 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT1 } ] create_generated_clock -pangalan {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK_0_st_C0/CCC_FIC_x_CLK/PF_0
OUT2} -multiply_by 25 -divide_by 32 -source
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -phase 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT2 } ] create_generated_clock -pangalan {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK_0_st_C0/CCC_FIC_x_CLK/PF_0
OUT3} -multiply_by 25 -divide_by 64 -source
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -phase 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT3 } ] create_generated_clock -pangalan {CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz_to_CLK_0MHz
Y_DIV} -divide_by 2 -source
[ get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/A } ] [ get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80_0_MHz/CLK_DIV] set_false_path -sa pamamagitan ng [ get_nets { DMA_INITIATOR_inst_0/ARESETN* } ] set_false_path -mula sa [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/rdGrayCounter*/cntGray* } ] -to [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
rdPtr_s1* } ] set_false_path -mula sa [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/wrGrayCounter*/cntGray* } ] -to [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
wrPtr_s1* } ] set_false_path -through [ get_nets { FIC0_INITIATOR_inst_0/ARESETN* } ] set_false_path -to [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[0] PCIE/PF_0/PCIE_C0
PCIE_1/INTERRUPT[1] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[2] PCIE/PF_PCIE_C0_0/PCIE_1/
INTERRUPT[3] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[4] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[5] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[6] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[7] PCIE/PF_PCIE_C0_0/
PCIE_1/WAKEREQ PCIE/PF_PCIE_C0_0/PCIE_1/MPERST_N } ] set_false_path -mula sa [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/TL_CLK } ] set_false_path -through [ get_nets/} PCIETN_0T_IN_XNUMX Appendix B—Pag-import ng Simulation Libraries sa Simulation Environment (Magtanong)
Ang default na simulator para sa RTL simulation na may Libero SoC ay ModelSim ME Pro.
Ang mga pre-compiled na aklatan para sa default na simulator ay magagamit sa pag-install ng Libero sa direktoryo /Designer/lib/modelsimpro/precompiled/vlog para sa mga sinusuportahang pamilya. Sinusuportahan din ng Libero SoC ang iba pang mga third-party na edisyon ng simulator ng ModelSim, Questasim, VCS, Xcelium
, Active HDL, at Riviera Pro. I-download ang kani-kanilang pre-compiled na mga library mula sa Libero SoC v12.0 at mas bago batay sa simulator at bersyon nito.
Katulad ng Libero environment, run.do file dapat gawin upang magpatakbo ng simulation sa labas ng Libero.
Gumawa ng isang simpleng run.do file na may mga utos na magtatag ng library para sa mga resulta ng compilation, library mapping, compilation, at simulation. Sundin ang mga hakbang para gumawa ng basic run.do file.

1. Gumawa ng lohikal na library para mag-imbak ng mga resulta ng compilation gamit ang vlib command vlib presynth.
2. Imapa ang lohikal na pangalan ng library sa pre-compiled na direktoryo ng library gamit ang vmap command na vmap .
3. I-compile ang pinagmulan files—gumamit ng mga command ng compiler na tukoy sa wika para mag-compile ng disenyo files sa gumaganang direktoryo.
   – vlog para sa .v/.sv
   – vcom para sa .vhd
4. I-load ang disenyo para sa simulation gamit ang vsim command sa pamamagitan ng pagtukoy ng pangalan ng anumang top-level na module.
5. Gayahin ang disenyo gamit ang run command.
   Pagkatapos i-load ang disenyo, ang simulation time ay nakatakda sa zero, at maaari mong ipasok ang run command upang simulan ang simulation.
   Sa window ng transcript ng simulator, i-execute ang run.do file bilang run.do tumakbo ang kunwa. Sample run.do file gaya ng mga sumusunod.

tahimik na itakda ang ACTELLIBNAME PolarFire na tahimik na itinakda ang PROJECT_DIR "W:/Test/basic_test" kung
{[file exists presynth/_info]} { echo “INFO: Simulation library presynth exists” } else
{ file tanggalin -force presynth vlib presynth } vmap presynth presynth vmap PolarFire
“X:/Libero/Designer/lib/modelsimpro/precompiled/vlog/PolarFire” vlog -sv -work presynth
“${PROJECT_DIR}/hdl/top.v” vlog “+incdir+${PROJECT_DIR}/stimulus” -sv -work presynth “$
{PROJECT_DIR}/stimulus/tb.v” vsim -L PolarFire -L presynth -t 1ps presynth.tb magdagdag ng wave /tb/*
magpatakbo ng 1000ns log /tb/* exit

Appendix C—Kumuha ng Mga Limitasyon (Magtanong)

Inilalarawan ng apendiks na ito ang mga utos ng Derive Constraints Tcl.
9.1 Kumuha ng Mga Limitasyon Mga Tcl Command (Magtanong)
Tinutulungan ka ng derive_constraints utility na makakuha ng mga hadlang mula sa RTL o sa configurator sa labas ng kapaligiran ng disenyo ng Libero SoC. Upang makabuo ng mga hadlang para sa iyong disenyo, kailangan mo ang User HDL, Component HDL, at Component Constraints files. Ang mga hadlang sa bahagi ng SDC files ay magagamit sa ilalim /component/work/ / / direktoryo pagkatapos ng pagsasaayos at pagbuo ng bahagi.
Ang bawat sangkap na hadlang file binubuo ng set_component tcl command (tumutukoy sa pangalan ng bahagi) at ang listahan ng mga hadlang na nabuo pagkatapos ng pagsasaayos. Ang mga hadlang ay nabuo batay sa pagsasaayos at partikular sa bawat bahagi.
Exampsa 9-1. Component Constraint File para sa PF_CCC Core
Narito ang isang example ng isang component constraint file para sa PF_CCC core:
set_component PF_CCC_C0_PF_CCC_C0_0_PF_CCC
# Microchip Corp.
# Petsa: 2021-Okt-26 04:36:00
# Base clock para sa PLL #0
create_clock -period 10 [ get_pins { pll_inst_0/REF_CLK_0 } ] create_generated_clock -divide_by 1 -source [ get_pins { pll_inst_0/
REF_CLK_0 } ] -phase 0 [ get_pins { pll_inst_0/OUT0 } ] Dito, ang create_clock at create_generated_clock ay reference at output clock constraints ayon sa pagkakabanggit, na nabuo batay sa configuration.
9.1.1 Paggawa gamit ang derive_constraints Utility (Magtanong)
Kumuha ng mga hadlang na dumadaan sa disenyo at maglaan ng mga bagong hadlang para sa bawat halimbawa ng bahagi batay sa dating ibinigay na bahagi ng SDC files. Para sa mga CCC reference na orasan, ito ay nagpapalaganap pabalik sa disenyo upang mahanap ang pinagmulan ng reference na orasan. Kung ang pinagmulan ay isang I/O, ang reference clock constraint ay itatakda sa I/O. Kung ito ay isang CCC na output o isa pang mapagkukunan ng orasan (para sa halample, Transceiver, oscillator), ginagamit nito ang orasan mula sa iba pang bahagi at nag-uulat ng babala kung ang mga pagitan ay hindi tumutugma. Maglalaan din ng mga hadlang para sa ilang mga macro tulad ng mga on-chip na oscillator kung mayroon ka ng mga ito sa iyong RTL.
Upang maisagawa ang derive_constraints utility, dapat kang magbigay ng .tcl file command-line argument na may sumusunod na impormasyon sa tinukoy na pagkakasunud-sunod.

1. Tukuyin ang impormasyon ng device gamit ang impormasyon sa seksyong set_device.
2. Tukuyin ang landas patungo sa RTL files gamit ang impormasyon sa seksyong read_verilog o read_vhdl.
3. Itakda ang nangungunang antas ng module gamit ang impormasyon sa seksyong set_top_level.
4. Tukuyin ang landas patungo sa bahaging SDC files gamit ang impormasyon sa seksyong read_sdc o read_ndc.
5. Isagawa ang files gamit ang impormasyon sa seksyong derive_constraints.
6.  Tukuyin ang landas patungo sa mga hadlang na nagmula sa SDC file gamit ang impormasyon sa seksyong write_sdc o write_pdc o write_ndc.

Exampsa 9-2. Pagpapatupad at Nilalaman ng hinango.tcl File
Ang sumusunod ay isang example command-line argument upang maisagawa ang derive_constraints utility.
$ /bin{64}/derive_constraints derive.tcl
Ang mga nilalaman ng derive.tcl file:
# Impormasyon ng device
set_device -pamilya PolarFire -mamatay MPF100T -bilis -1
# RTL files
read_verilog -mode system_verilog project/component/work/txpll0/
txpll0_txpll0_0_PF_TX_PLL.v
read_verilog -mode system_verilog {project/component/work/txpll0/txpll0.v}
read_verilog -mode system_verilog {project/component/work/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.v}
read_verilog -mode system_verilog {project/component/work/xcvr0/xcvr0.v}
read_vhdl -mode vhdl_2008 {project/hdl/xcvr1.vhd}
#Component SDC files
set_top_level {xcvr1}
read_sdc -component {project/component/work/txpll0/txpll0_0/
txpll0_txpll0_0_PF_TX_PLL.sdc}
read_sdc -component {project/component/work/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.sdc}
#Use derive_constraint command
derive_constraints
Resulta ng #SDC/PDC/NDC files
write_sdc {project/constraint/xcvr1_derived_constraints.sdc}
write_pdc {project/constraint/fp/xcvr1_derived_constraints.pdc}
9.1.2 set_device (Magtanong)
Paglalarawan
Tukuyin ang pangalan ng pamilya, pangalan ng namatay, at grado ng bilis.
set_device -pamilya -mamatay -bilis
Mga argumento

Parameter	Uri	Paglalarawan
-pamilya	String	Tukuyin ang pangalan ng pamilya. Ang mga posibleng value ay PolarFire®, PolarFire SoC.
- mamatay	String	Tukuyin ang pangalan ng mamatay.
-bilis	String	Tukuyin ang grado ng bilis ng device. Ang mga posibleng value ay STD o -1.

Uri ng Pagbabalik	Paglalarawan
0	Nagtagumpay ang utos.
1	Nabigo ang utos. May mali. Maaari mong obserbahan ang mensahe ng error sa console.

Listahan ng mga Error

Code ng Error	Mensahe ng Error	Paglalarawan
ERR0023	Kinakailangang parameter—wala ang die	Ang pagpipiliang mamatay ay sapilitan at dapat na tukuyin.
ERR0005	Hindi kilalang namatay na 'MPF30'	Ang halaga ng -die na opsyon ay hindi tama. Tingnan ang posibleng listahan ng mga halaga sa paglalarawan ng opsyon.
ERR0023	Parameter—walang halaga ang mamatay	Ang pagpipiliang mamatay ay tinukoy nang walang halaga.
ERR0023	Kinakailangang parameter—nawawala ang pamilya	Ang opsyon ng pamilya ay sapilitan at dapat na tukuyin.
ERR0004	Hindi kilalang pamilya 'PolarFire®'	Ang pagpipilian ng pamilya ay hindi tama. Tingnan ang posibleng listahan ng mga halaga sa paglalarawan ng opsyon.

…………… patuloy
Code ng Error	Mensahe ng Error	Paglalarawan
ERR0023	Parameter—nawawalang halaga ang pamilya	Ang opsyon ng pamilya ay tinukoy nang walang halaga.
ERR0023	Kinakailangang parameter—nawawala ang bilis	Ang pagpipilian sa bilis ay sapilitan at dapat na tukuyin.
ERR0007	Hindi alam na bilis ' '	Ang pagpipilian sa bilis ay hindi tama. Tingnan ang posibleng listahan ng mga halaga sa paglalarawan ng opsyon.
ERR0023	Parameter—walang halaga ang bilis	Ang pagpipilian sa bilis ay tinukoy nang walang halaga.

Example
set_device -pamilya {PolarFire} -mamatay {MPF300T_ES} -bilis -1
set_device -pamilya SmartFusion 2 -mamatay M2S090T -bilis -1
9.1.3 read_verilog (Magtanong)
Paglalarawan
Magbasa ng Verilog file gamit ang Verific.
read_verilog [-lib ] [-mode ]filepangalan>
Mga argumento

Parameter	Uri	Paglalarawan
-lib	String	Tukuyin ang library na naglalaman ng mga module na idaragdag sa library.
-mode	String	Tukuyin ang pamantayan ng Verilog. Ang mga posibleng value ay verilog_95, verilog_2k, system_verilog_2005, system_verilog_2009, system_verilog, verilog_ams, verilog_psl, system_verilog_mfcu. Ang mga halaga ay case insensitive. Ang default ay verilog_2k.
filepangalan	String	Verilog file pangalan.

Uri ng Pagbabalik	Paglalarawan
0	Nagtagumpay ang utos.
1	Nabigo ang utos. May mali. Maaari mong obserbahan ang mensahe ng error sa console.

Listahan ng mga Error

Code ng Error	Mensahe ng Error	Paglalarawan
ERR0023	Parameter—walang halaga ang lib	Ang opsyon sa lib ay tinukoy nang walang halaga.
ERR0023	Parameter—nawawalang halaga ang mode	Ang opsyon sa mode ay tinukoy nang walang halaga.
ERR0015	Hindi kilalang mode ' '	Ang tinukoy na verilog mode ay hindi alam. Tingnan ang listahan ng posibleng verilog mode sa—deskripsyon ng opsyon sa mode.
ERR0023	Kinakailangang parameter file nawawala ang pangalan	Walang verilog file ang landas ay ibinigay.
ERR0016	Nabigo dahil sa parser ng Verific	Syntax error sa verilog file. Maaaring maobserbahan ang parser ng Verific sa console sa itaas ng mensahe ng error.
ERR0012	set_device ay hindi tinatawag	Ang impormasyon ng device ay hindi tinukoy. Gamitin ang set_device command upang ilarawan ang device.

Example
read_verilog -mode system_verilog {component/work/top/top.v}
read_verilog -mode system_verilog_mfcu design.v
9.1.4 read_vhdl (Magtanong)
Paglalarawan
Magdagdag ng VHDL file sa listahan ng VHDL files.
read_vhdl [-lib ] [-mode ]filepangalan>
Mga argumento

Parameter	Uri	Paglalarawan
-lib	—	Tukuyin ang library kung saan dapat idagdag ang nilalaman.
-mode	—	Tinutukoy ang pamantayan ng VHDL. Ang default ay VHDL_93. Ang mga posibleng value ay vhdl_93, vhdl_87, vhdl_2k, vhdl_2008, vhdl_psl. Ang mga halaga ay case insensitive.
filepangalan	—	VHDL file pangalan.

Uri ng Pagbabalik	Paglalarawan
0	Nagtagumpay ang utos.
1	Nabigo ang utos. May mali. Maaari mong obserbahan ang mensahe ng error sa console.

Listahan ng mga Error

Code ng Error	Mensahe ng Error	Paglalarawan
ERR0023	Parameter—walang halaga ang lib	Ang opsyon sa lib ay tinukoy nang walang halaga.
ERR0023	Parameter—nawawalang halaga ang mode	Ang opsyon sa mode ay tinukoy nang walang halaga.
ERR0018	Hindi kilalang mode ' '	Ang tinukoy na VHDL mode ay hindi alam. Tingnan ang listahan ng posibleng VHDL mode sa—deskripsyon ng opsyon sa mode.
ERR0023	Kinakailangang parameter file nawawala ang pangalan	Walang VHDL file ang landas ay ibinigay.
ERR0019	Hindi makapagrehistro ng invalid_path.v file	Ang tinukoy na VHDL file ay wala o walang mga pahintulot sa pagbabasa.
ERR0012	set_device ay hindi tinatawag	Ang impormasyon ng device ay hindi tinukoy. Gamitin ang set_device command upang ilarawan ang device.

Example
read_vhdl -mode vhdl_2008 osc2dfn.vhd
read_vhdl {hdl/top.vhd}
9.1.5 set_top_level (Magtanong)
Paglalarawan
Tukuyin ang pangalan ng top-level na module sa RTL.
set_top_level [-lib ]
Mga argumento

Parameter	Uri	Paglalarawan
-lib	String	Ang library upang maghanap para sa pinakamataas na antas ng module o entity (Opsyonal).
pangalan	String	Ang nangungunang antas ng module o pangalan ng entity.

Uri ng Pagbabalik	Paglalarawan
0	Nagtagumpay ang utos.
1	Nabigo ang utos. May mali. Maaari mong obserbahan ang mensahe ng error sa console.

Listahan ng mga Error

Code ng Error	Mensahe ng Error	Paglalarawan
ERR0023	Nawawala ang kinakailangang pinakamataas na antas ng parameter	Ang opsyon sa pinakamataas na antas ay sapilitan at dapat na tukuyin.
ERR0023	Parameter—walang halaga ang lib	Ang opsyon sa lib ay tinukoy nang walang mga halaga.
ERR0014	Hindi mahanap ang pinakamataas na antas sa library	Ang tinukoy na top-level na module ay hindi tinukoy sa ibinigay na library. Upang ayusin ang error na ito, dapat na itama ang nangungunang module o pangalan ng library.
ERR0017	Nabigo ang detalyadong detalye	Error sa proseso ng elaborasyon ng RTL. Ang mensahe ng error ay maaaring obserbahan mula sa console.

Example
set_top_level {top}
set_top_level -lib hdl top
9.1.6 read_sdc (Magtanong)
Paglalarawan
Magbasa ng SDC file sa database ng bahagi.
read_sdc -componentfilepangalan>
Mga argumento

Parameter	Uri	Paglalarawan
-sangkap	—	Ito ay isang mandatoryong flag para sa read_sdc command kapag nakakuha tayo ng mga hadlang.
filepangalan	String	Daan patungo sa SDC file.

Uri ng Pagbabalik	Paglalarawan
0	Nagtagumpay ang utos.
1	Nabigo ang utos. May mali. Maaari mong obserbahan ang mensahe ng error sa console.

Listahan ng mga Error

Code ng Error	Mensahe ng Error	Paglalarawan
ERR0023	Kinakailangang parameter file nawawala ang pangalan.	Ang ipinag-uutos na opsyon file hindi tinukoy ang pangalan.
ERR0000	SDC file <file_path> ay hindi nababasa.	Ang tinukoy na SDC file ay walang mga pahintulot sa pagbabasa.
ERR0001	Hindi mabuksanfile_path> file.	Ang SDC file ay wala. Dapat itama ang landas.
ERR0008	Nawawalang set_component command infile_path> file	Ang tinukoy na bahagi ng SDC file ay hindi tumutukoy sa sangkap.

Code ng Error	Mensahe ng Error	Paglalarawan
ERR0009	<List of errors from sdc file>	Ang SDC file naglalaman ng mga hindi tamang sdc command. Para kay example, kapag may error sa set_multicycle_path constraint: Error habang isinasagawa ang command read_sdc: infile_path> file: Error sa command set_multicycle_path: Hindi kilalang parameter [get_cells {reg_a}].

Example
read_sdc -component {./component/work/ccc0/ccc0_0/ccc0_ccc0_0_PF_CCC.sdc}
9.1.7 read_ndc (Magtanong)
Paglalarawan
Magbasa ng NDC file sa database ng bahagi.
read_ndc -componentfilepangalan>
Mga argumento

Parameter	Uri	Paglalarawan
-sangkap	—	Ito ay isang mandatoryong flag para sa read_ndc command kapag nakakuha tayo ng mga hadlang.
filepangalan	String	Daan patungo sa NDC file.

Uri ng Pagbabalik	Paglalarawan
0	Nagtagumpay ang utos.
1	Nabigo ang utos. May mali. Maaari mong obserbahan ang mensahe ng error sa console.

Listahan ng mga Error

Code ng Error	Mensahe ng Error	Paglalarawan
ERR0001	Hindi mabuksanfile_path> file	Ang NDC file ay wala. Dapat itama ang landas.
ERR0023	Kinakailangang parameter—Nawawala ang AtclParamO_.	Ang ipinag-uutos na opsyon filehindi tinukoy ang pangalan.
ERR0023	Kinakailangang parameter—nawawala ang bahagi.	Ang opsyon sa bahagi ay sapilitan at dapat na tukuyin.
ERR0000	NDC file 'file_path>' ay hindi nababasa.	Ang tinukoy na NDC file ay walang mga pahintulot sa pagbabasa.

Example
read_ndc -component {component/work/ccc1/ccc1_0/ccc_comp.ndc}
9.1.8 derive_constraints (Magtanong)
Paglalarawan
Instantiate component SDC files sa database ng antas ng disenyo.
derive_constraints
Mga argumento

Uri ng Pagbabalik	Paglalarawan
0	Nagtagumpay ang utos.
1	Nabigo ang utos. May mali. Maaari mong obserbahan ang mensahe ng error sa console.

Listahan ng mga Error

Code ng Error	Mensahe ng Error	Paglalarawan
ERR0013	Ang pinakamataas na antas ay hindi tinukoy	Nangangahulugan ito na ang nangungunang antas na module o entity ay hindi tinukoy. Para ayusin ang tawag na ito, i-isyu ang set_top_level command bago ang derive_constraints command.

Example
derive_constraints
9.1.9 write_sdc (Magtanong)
Paglalarawan
Sumulat ng isang hadlang file sa SDC format.
write_sdcfilepangalan>
Mga argumento

Parameter	Uri	Paglalarawan
<filepangalan>	String	Daan patungo sa SDC file mabubuo. Ito ay isang ipinag-uutos na opsyon. Kung ang file umiiral, ito ay mapapatungan.

Uri ng Pagbabalik	Paglalarawan
0	Nagtagumpay ang utos.
1	Nabigo ang utos. May mali. Maaari mong obserbahan ang mensahe ng error sa console.

Listahan ng mga Error

Code ng Error	Mensahe ng Error	Paglalarawan
ERR0003	Hindi mabuksanfile landas> file.	File hindi tama ang landas. Suriin kung umiiral ang mga direktoryo ng magulang.
ERR0002	SDC file 'file path>' ay hindi maisusulat.	Ang tinukoy na SDC file walang pahintulot sa pagsulat.
ERR0023	Kinakailangang parameter file nawawala ang pangalan.	Ang SDC file Ang path ay isang mandatoryong opsyon at dapat na tukuyin.

Example
write_sdc “derived.sdc”
9.1.10 write_pdc (Magtanong)
Paglalarawan
Sumulat ng mga pisikal na hadlang (Derive Constraints lang).
write_pdcfilepangalan>
Mga argumento

Parameter	Uri	Paglalarawan
<filepangalan>	String	Daan sa PDC file mabubuo. Ito ay isang ipinag-uutos na opsyon. Kung ang file ang landas ay umiiral, ito ay mapapatungan.

Uri ng Pagbabalik	Paglalarawan
0	Nagtagumpay ang utos.
1	Nabigo ang utos. May mali. Maaari mong obserbahan ang mensahe ng error sa console.

Listahan ng mga Error

Code ng Error	Mga Mensahe ng Error	Paglalarawan
ERR0003	Hindi mabuksanfile landas> file	Ang file hindi tama ang landas. Suriin kung umiiral ang mga direktoryo ng magulang.
ERR0002	PDC file 'file path>' ay hindi nasusulat.	Ang tinukoy na PDC file walang pahintulot sa pagsulat.
ERR0023	Kinakailangang parameter file nawawala ang pangalan	Ang PDC file Ang path ay isang mandatoryong opsyon at dapat na tukuyin.

Example
write_pdc “derived.pdc”
9.1.11 write_ndc (Magtanong)
Paglalarawan
Nagsusulat ng mga hadlang sa NDC sa a file.
write_ndcfilepangalan>
Mga argumento

Parameter	Uri	Paglalarawan
filepangalan	String	Daan patungo sa NDC file mabubuo. Ito ay isang ipinag-uutos na opsyon. Kung ang file umiiral, ito ay mapapatungan.

Uri ng Pagbabalik	Paglalarawan
0	Nagtagumpay ang utos.
1	Nabigo ang utos. May mali. Maaari mong obserbahan ang mensahe ng error sa console.

Listahan ng mga Error

Code ng Error	Mga Mensahe ng Error	Paglalarawan
ERR0003	Hindi mabuksanfile_path> file.	File hindi tama ang landas. Ang mga direktoryo ng magulang ay hindi umiiral.
ERR0002	NDC file 'file_path>' ay hindi maisusulat.	Ang tinukoy na NDC file walang pahintulot sa pagsulat.
ERR0023	Ang kinakailangang parameter na _AtclParamO_ ay nawawala.	Ang NDC file Ang path ay isang mandatoryong opsyon at dapat na tukuyin.

Example
write_ndc “derived.ndc”
9.1.12 add_include_path (Magtanong)
Paglalarawan
Tinutukoy ang isang path sa paghahanap kasama files kapag nagbabasa ng RTL files.
add_include_path
Mga argumento

Parameter	Uri	Paglalarawan
direktoryo	String	Tinutukoy ang isang path sa paghahanap kasama files kapag nagbabasa ng RTL files. Ang pagpipiliang ito ay sapilitan.

Uri ng Pagbabalik	Paglalarawan
0	Nagtagumpay ang utos.

Uri ng Pagbabalik	Paglalarawan
1	Nabigo ang utos. May mali. Maaari mong obserbahan ang mensahe ng error sa console.

Listahan ng mga Error

Code ng Error	Mensahe ng Error	Paglalarawan
ERR0023	Ang kinakailangang parameter kasama ang path ay nawawala.	Ang opsyon sa direktoryo ay sapilitan at dapat ibigay.

Tandaan: Kung hindi tama ang path ng direktoryo, pagkatapos ay ipapasa ang add_include_path nang walang error.
Gayunpaman, mabibigo ang read_verilog/read_vhd command dahil sa parser ng Verific.
Example
add_include_path component/work/COREABC0/COREABC0_0/rtl/vlog/core

Kasaysayan ng Pagbabago (Magtanong)

Inilalarawan ng kasaysayan ng rebisyon ang mga pagbabagong ipinatupad sa dokumento. Ang mga pagbabago ay nakalista ayon sa rebisyon, simula sa pinakabagong publikasyon.

Rebisyon	Petsa	Paglalarawan
F	08/2024	Ang mga sumusunod na pagbabago ay ginawa sa rebisyong ito: • Na-update na seksyon ng Appendix B—Pag-import ng Mga Simulation na Aklatan sa Simulation Environment.
E	08/2024	Ang mga sumusunod na pagbabago ay ginawa sa rebisyong ito: • Nai-update na seksyon Overview. • Na-update na seksyon na Nagmula sa SDC File. • Na-update na seksyon ng Appendix B—Pag-import ng Mga Simulation na Aklatan sa Simulation Environment.
D	02/2024	Inilabas ang dokumentong ito kasama ng Libero 2024.1 SoC Design Suite nang walang mga pagbabago mula sa v2023.2. Na-update na seksyon Paggawa gamit ang derive_constraints Utility
C	08/2023	Inilabas ang dokumentong ito kasama ng Libero 2023.2 SoC Design Suite nang walang mga pagbabago mula sa v2023.1.
B	04/2023	Inilabas ang dokumentong ito kasama ng Libero 2023.1 SoC Design Suite nang walang mga pagbabago mula sa v2022.3.
A	12/2022	Paunang Rebisyon.

Suporta sa Microchip FPGA
Ang grupo ng mga produkto ng Microchip FPGA ay sumusuporta sa mga produkto nito sa iba't ibang serbisyo ng suporta, kabilang ang Customer Service, Customer Technical Support Center, a website, at mga opisina sa pagbebenta sa buong mundo.
Iminumungkahi ang mga customer na bisitahin ang mga online na mapagkukunan ng Microchip bago makipag-ugnayan sa suporta dahil malamang na nasagot na ang kanilang mga tanong.
Makipag-ugnayan sa Technical Support Center sa pamamagitan ng website sa www.microchip.com/support. Banggitin ang FPGA Device Part number, piliin ang naaangkop na kategorya ng case, at i-upload ang disenyo files habang gumagawa ng kaso ng teknikal na suporta.
Makipag-ugnayan sa Customer Service para sa hindi teknikal na suporta sa produkto, gaya ng pagpepresyo ng produkto, pag-upgrade ng produkto, impormasyon sa pag-update, status ng order, at awtorisasyon.

• Mula sa North America, tumawag sa 800.262.1060
• Mula sa ibang bahagi ng mundo, tumawag sa 650.318.4460
• Fax, mula saanman sa mundo, 650.318.8044

Impormasyon sa Microchip
Ang Microchip Website
Nagbibigay ang Microchip ng online na suporta sa pamamagitan ng aming website sa www.microchip.com/. Ito website ay ginagamit upang gumawa files at impormasyong madaling makuha ng mga customer. Ang ilan sa mga magagamit na nilalaman ay kinabibilangan ng:

• Suporta sa Produkto – Mga sheet ng data at errata, mga tala ng aplikasyon at sampmga programa, mapagkukunan ng disenyo, mga gabay sa gumagamit at mga dokumento ng suporta sa hardware, pinakabagong paglabas ng software at naka-archive na software
• Pangkalahatang Suporta sa Teknikal – Mga Madalas Itanong (FAQ), mga kahilingan sa teknikal na suporta, mga online na grupo ng talakayan, listahan ng miyembro ng programa ng kasosyo sa disenyo ng Microchip
• Negosyo ng Microchip – Tagapili ng produkto at mga gabay sa pag-order, pinakabagong mga press release ng Microchip, listahan ng mga seminar at kaganapan, mga listahan ng mga opisina ng pagbebenta ng Microchip, mga distributor at mga kinatawan ng pabrika

Serbisyong Abiso sa Pagbabago ng Produkto
Nakakatulong ang serbisyo ng abiso sa pagbabago ng produkto ng Microchip na panatilihing napapanahon ang mga customer sa mga produkto ng Microchip. Makakatanggap ang mga subscriber ng abiso sa email sa tuwing may mga pagbabago, update, rebisyon o pagkakamali na nauugnay sa isang partikular na pamilya ng produkto o tool sa pag-develop ng interes. Upang magparehistro, pumunta sa www.microchip.com/pcn at sundin ang mga tagubilin sa pagpaparehistro.

Suporta sa Customer
Ang mga gumagamit ng mga produkto ng Microchip ay maaaring makatanggap ng tulong sa pamamagitan ng ilang mga channel:

• Distributor o Kinatawan
• Lokal na Sales Office
• Naka-embed na Solutions Engineer (ESE)
• Teknikal na Suporta

Dapat makipag-ugnayan ang mga customer sa kanilang distributor, kinatawan o ESE para sa suporta. Available din ang mga lokal na opisina ng pagbebenta upang tulungan ang mga customer. Ang isang listahan ng mga opisina ng pagbebenta at mga lokasyon ay kasama sa dokumentong ito. Ang teknikal na suporta ay makukuha sa pamamagitan ng website sa: www.microchip.com/support
Tampok na Proteksyon ng Code ng Mga Microchip Device
Tandaan ang mga sumusunod na detalye ng tampok na proteksyon ng code sa mga produkto ng Microchip:

• Ang mga produktong Microchip ay nakakatugon sa mga pagtutukoy na nakapaloob sa kanilang partikular na Microchip Data Sheet.
• Naniniwala ang Microchip na ang pamilya ng mga produkto nito ay ligtas kapag ginamit sa inilaan na paraan, sa loob ng mga pagtutukoy sa pagpapatakbo, at sa ilalim ng normal na mga kondisyon.
• Pinahahalagahan ng Microchip at agresibong pinoprotektahan ang mga karapatan sa intelektwal na pag-aari nito. Mahigpit na ipinagbabawal ang mga pagtatangkang labagin ang mga tampok na proteksyon ng code ng produkto ng Microchip at maaaring lumabag sa Digital Millennium Copyright Act.
• Ni ang Microchip o anumang iba pang tagagawa ng semiconductor ay hindi magagarantiyahan ang seguridad ng code nito. Ang proteksyon ng code ay hindi nangangahulugan na ginagarantiya namin na ang produkto ay "hindi nababasag". Ang proteksyon ng code ay patuloy na umuunlad. Ang Microchip ay nakatuon sa patuloy na pagpapabuti ng mga tampok sa proteksyon ng code ng aming mga produkto.

Legal na Paunawa
Ang publikasyong ito at ang impormasyon dito ay maaari lamang gamitin sa mga produkto ng Microchip, kabilang ang pagdidisenyo, pagsubok, at pagsasama ng mga produktong Microchip sa iyong aplikasyon. Ang paggamit ng impormasyong ito sa anumang iba pang paraan ay lumalabag sa mga tuntuning ito. Ang impormasyon tungkol sa mga application ng device ay ibinibigay lamang para sa iyong kaginhawahan at maaaring mapalitan ng mga update. Responsibilidad mong tiyakin na ang iyong aplikasyon ay nakakatugon sa iyong mga detalye. Makipag-ugnayan sa iyong lokal na opisina ng pagbebenta ng Microchip para sa karagdagang suporta o, kumuha ng karagdagang suporta sa www.microchip.com/en-us/support/design-help/client-support-services.
ANG IMPORMASYON NA ITO AY IBINIGAY NG MICROCHIP "AS IS". ANG MICROCHIP AY WALANG GUMAWA NG MGA REPRESENTASYON O WARRANTY NG ANUMANG URI HANGGANG MAHALAGA O IPINAHIWATIG, NAKASULAT O BALIG, STATUTORY O IBA PA, NA MAY KAUGNAYAN SA IMPORMASYON KASAMA NGUNIT HINDI LIMITADO SA ANUMANG IPINAHIWATIG NA WARRANTY NG HINDI PAGPAPATIGAY, PAGBIGAY NG PAGPAPATIGAY, AT PAGKAKATAON. KAUGNAY SA KUNDISYON, KALIDAD, O PAGGANAP NITO. HINDI MANANAGOT ANG MICROCHIP SA ANUMANG INDIRECT, ESPESYAL, PUNITIVE, INCIDENTAL, O KAHITANG PAGKAWALA, PINSALA, GASTOS, O GASTOS NG ANUMANG URI NA KAUGNAY SA IMPORMASYON O SA PAGGAMIT NITO, GAANO MAN ANG SANHI, KAHIT NA MINSAN ANG MAGING POSIBILIDAD O ANG MGA PINSALA AY MAAABOT. HANGGANG SA KABUUSAN NA PINAHAYAGAN NG BATAS, ANG KABUUANG PANANAGUTAN NG MICROCHIP SA LAHAT NG MGA CLAIMS SA ANUMANG PARAAN NA KAUGNAY SA IMPORMASYON O PAGGAMIT NITO AY HINDI HIGIT SA HALAGA NG MGA BAYAD, KUNG MERON, NA DIREKTA NINYONG BINAYARAN SA MICROCHIP PARA SA IMPORMASYON.
Ang paggamit ng mga Microchip device sa life support at/o mga application na pangkaligtasan ay ganap na nasa panganib ng mamimili, at sumasang-ayon ang bumibili na ipagtanggol, bayaran at pigilin ang Microchip na hindi nakakapinsala sa anuman at lahat ng pinsala, paghahabol, demanda, o gastos na nagreresulta mula sa naturang paggamit. Walang mga lisensya ang ipinadala, nang tahasan o kung hindi man, sa ilalim ng anumang mga karapatan sa intelektwal na ari-arian ng Microchip maliban kung iba ang nakasaad.
Mga trademark
Ang pangalan at logo ng Microchip, ang logo ng Microchip, Adaptec, AVR, AVR logo, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStylus, maXTouch, MediaLB, megaAVR, Microsemi, Microsemi logo, MOST, MOST logo, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32 logo, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST Logo, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron, at XMEGA ay mga rehistradong trademark ng Microchip Technology Incorporated sa USA at iba pang mga bansa.
AgileSwitch, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed ​​Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, ProASIC Plus logo, Quiet-Wire, SmartFusion, SyncWorld, Ang TimeCesium, TimeHub, TimePictra, TimeProvider, at ZL ay mga rehistradong trademark ng Microchip Technology Incorporated sa USA
Katabing Key Suppression, AKS, Analog-for-the-Digital Age, Any Capacitor, AnyIn, AnyOut, Augmented Switching, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net Average Matching Dynamic , DAM, ECAN, Espresso T1S, EtherGREEN, EyeOpen, GridTime, IdealBridge, IGaT, In-Circuit Serial Programming, ICSP, INICnet, Intelligent Parallel, IntelliMOS, Inter-Chip Connectivity, JitterBlocker, Knob-on-Display, MarginLink, maxC maxView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified na logo, MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS 7, PowerSmart, PureSilicon , QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance , Trusted Time, TSHARC, Turing, USBCheck, VariSense, VectorBlox, VeriPHY, ViewAng Span, WiperLock, XpressConnect, at ZENA ay mga trademark ng Microchip Technology Incorporated sa USA at iba pang mga bansa.
Ang SQTP ay isang marka ng serbisyo ng Microchip Technology Incorporated sa USA
Ang logo ng Adaptec, Frequency on Demand, Silicon Storage Technology, at Symmcom ay mga rehistradong trademark ng Microchip Technology Inc. sa ibang mga bansa.
Ang GestIC ay isang rehistradong trademark ng Microchip Technology Germany II GmbH & Co. KG, isang subsidiary ng Microchip Technology Inc., sa ibang mga bansa.
Ang lahat ng iba pang trademark na binanggit dito ay pag-aari ng kani-kanilang kumpanya.
2024, Microchip Technology Incorporated at mga subsidiary nito. Lahat ng Karapatan ay Nakalaan.
ISBN: 978-1-6683-0183-8
Sistema ng Pamamahala ng Kalidad
Para sa impormasyon tungkol sa Quality Management System ng Microchip, pakibisita www.microchip.com/quality.
Pandaigdigang Benta at Serbisyo

AMERIKA	ASIA/PACIFIC	ASIA/PACIFIC	EUROPE
Tanggapan ng Kumpanya 2355 West Chandler Blvd. Chandler, AZ 85224-6199 Tel: 480-792-7200 Fax: 480-792-7277 Teknikal na Suporta: www.microchip.com/support Web Address: www.microchip.com Atlanta Duluth, GA Tel: 678-957-9614 Fax: 678-957-1455 Austin, TX Tel: 512-257-3370 Boston Westborough, MA Tel: 774-760-0087 Fax: 774-760-0088 Chicago Itasca, IL Tel: 630-285-0071 Fax: 630-285-0075 Dallas Addison, TX Tel: 972-818-7423 Fax: 972-818-2924 Detroit Novi, MI Tel: 248-848-4000 Houston, TX Tel: 281-894-5983 Indianapolis Noblesville, IN Tel: 317-773-8323 Fax: 317-773-5453 Tel: 317-536-2380 Los Angeles Mission Viejo, CA Tel: 949-462-9523 Fax: 949-462-9608 Tel: 951-273-7800 Raleigh, NC Tel: 919-844-7510 New York, NY Tel: 631-435-6000 San Jose, CA Tel: 408-735-9110 Tel: 408-436-4270 Canada - Toronto Tel: 905-695-1980 Fax: 905-695-2078	Australia – Sydney Tel: 61-2-9868-6733 Tsina - Beijing Tel: 86-10-8569-7000 Tsina – Chengdu Tel: 86-28-8665-5511 Tsina – Chongqing Tel: 86-23-8980-9588 Tsina – Dongguan Tel: 86-769-8702-9880 Tsina - Guangzhou Tel: 86-20-8755-8029 Tsina - Hangzhou Tel: 86-571-8792-8115 China – Hong Kong SAR Tel: 852-2943-5100 Tsina – Nanjing Tel: 86-25-8473-2460 Tsina – Qingdao Tel: 86-532-8502-7355 Tsina - Shanghai Tel: 86-21-3326-8000 Tsina – Shenyang Tel: 86-24-2334-2829 Tsina - Shenzhen Tel: 86-755-8864-2200 Tsina - Suzhou Tel: 86-186-6233-1526 Tsina - Wuhan Tel: 86-27-5980-5300 Tsina – Xian Tel: 86-29-8833-7252 Tsina – Xiamen Tel: 86-592-2388138 Tsina – Zhuhai Tel: 86-756-3210040	India – Bangalore Tel: 91-80-3090-4444 India – New Delhi Tel: 91-11-4160-8631 India - Pune Tel: 91-20-4121-0141 Japan – Osaka Tel: 81-6-6152-7160 Japan – Tokyo Tel: 81-3-6880-3770 Korea – Daegu Tel: 82-53-744-4301 Korea – Seoul Tel: 82-2-554-7200 Malaysia - Kuala Lumpur Tel: 60-3-7651-7906 Malaysia – Penang Tel: 60-4-227-8870 Pilipinas – Maynila Tel: 63-2-634-9065 Singapore Tel: 65-6334-8870 Taiwan – Hsin Chu Tel: 886-3-577-8366 Taiwan – Kaohsiung Tel: 886-7-213-7830 Taiwan - Taipei Tel: 886-2-2508-8600 Thailand – Bangkok Tel: 66-2-694-1351 Vietnam – Ho Chi Minh Tel: 84-28-5448-2100	Austria – Wels Tel: 43-7242-2244-39 Fax: 43-7242-2244-393 Denmark – Copenhagen Tel: 45-4485-5910 Fax: 45-4485-2829 Finland – Espoo Tel: 358-9-4520-820 France - Paris Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Alemanya – Garching Tel: 49-8931-9700 Alemanya – Haan Tel: 49-2129-3766400 Alemanya - Heilbronn Tel: 49-7131-72400 Alemanya - Karlsruhe Tel: 49-721-625370 Alemanya - Munich Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Alemanya - Rosenheim Tel: 49-8031-354-560 Israel – Hod Hasharon Tel: 972-9-775-5100 Italya - Milan Tel: 39-0331-742611 Fax: 39-0331-466781 Italya - Padova Tel: 39-049-7625286 Netherlands – Drunen Tel: 31-416-690399 Fax: 31-416-690340 Norway - Trondheim Tel: 47-72884388 Poland - Warsaw Tel: 48-22-3325737 Romania – Bucharest Tel: 40-21-407-87-50 Espanya - Madrid Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Sweden - Gothenberg Tel: 46-31-704-60-40 Sweden - Stockholm Tel: 46-8-5090-4654 UK – Wokingham Tel: 44-118-921-5800 Fax: 44-118-921-5820

Mga Dokumento / Mga Mapagkukunan

MICROCHIP DS00004807F PolarFire Family FPGA Custom Flow [pdf] Gabay sa Gumagamit DS00004807F Pasadyang Daloy ng Pamilya ng PolarFire FPGA, DS00004807F, Pasadyang Daloy ng Pamilya ng PolarFire FPGA, Pasadyang Daloy ng Family FPGA, Pasadyang Daloy, Daloy

Mga sanggunian

• User Manual