PolarFire Family FPGA Custom Flow Gebruikersgids
Libero SoC v2024.2

Inleiding (Vra 'n Vraag)

Libero System-on-Chip (SoC) sagteware bied 'n volledig geïntegreerde Field Programmable Gate Array (FPGA) ontwerpomgewing. 'n Paar gebruikers wil egter dalk derdeparty-sintese- en simulasie-instrumente buite die Libero SoC-omgewing gebruik. Libero kan nou in die FPGA-ontwerpomgewing geïntegreer word. Dit word aanbeveel om Libero SoC te gebruik om die hele FPGA-ontwerpvloei te bestuur.
Hierdie gebruikersgids beskryf die Custom Flow vir PolarFire- en PolarFire SoC Family-toestelle, 'n proses om Libero te integreer as 'n deel van die groter FPGA-ontwerpvloei. Ondersteunde toestelfamilies® Die volgende tabel lys die toestelfamilies wat Libero SoC ondersteun. Sommige inligting in hierdie gids kan egter net op 'n spesifieke familie toestelle van toepassing wees. In hierdie geval word sulke inligting duidelik geïdentifiseer.
Tabel 1. Toestelfamilies wat deur Libero SoC ondersteun word

Toestel Familie	Beskrywing
PolarFire®	PolarFire FPGA's lewer die bedryf se laagste krag teen middelafstanddigthede met buitengewone sekuriteit en betroubaarheid.
PolarFire SoC	PolarFire SoC is die eerste SoC FPGA met 'n deterministiese, koherente RISC-V CPU-groepering, en 'n deterministiese L2 geheue substelsel wat Linux® en intydse toepassings moontlik maak.

verbyview (Vra 'n Vraag)

Terwyl Libero SoC 'n volledig geïntegreerde end-tot-end-ontwerpomgewing bied om SoC- en FPGA-ontwerpe te ontwikkel, bied dit ook die buigsaamheid om sintese en simulasie met derdeparty-instrumente buite die Libero SoC-omgewing uit te voer. Sommige ontwerpstappe moet egter binne die Libero SoC-omgewing bly.
Die volgende tabel lys die hoofstappe in die FPGA-ontwerpvloei en dui die stappe aan waarvoor Libero SoC gebruik moet word.
Tabel 1-1. FPGA-ontwerpvloei

Ontwerpvloeistap	Moet Libero gebruik	Beskrywing
Ontwerpinskrywing: HDL	Nee	Gebruik 'n derdeparty HDL-redigeerder/kontroleerder-instrument buite Libero® SoC indien verlang.
Ontwerpinskrywing: Konfigureerders	Ja	Skep eerste Libero-projek vir die generering van IP-kataloguskernkomponente.
Outomatiese PDC/SDC-beperkingsgenerering	Nee	Afgeleide beperkings benodig alle HDL files en 'n aflei_beperkings nut wanneer dit buite Libero SoC uitgevoer word, soos beskryf in Bylaag C—Aflei beperkings.
Simulasie	Nee	Gebruik derdeparty-instrument buite Libero SoC, indien verlang. Vereis aflaai van vooraf saamgestelde simulasiebiblioteke vir teikentoestel, teikensimulator en teiken Libero-weergawe wat vir backend-implementering gebruik word.
Sintese	Nee	Gebruik derdeparty-instrument buite Libero SoC as jy wil.
Ontwerpimplementering: Bestuur beperkings, Stel Netlys saam, Plek-en-roete (sien Oorview)	Ja	Skep tweede Libero-projek vir die backend-implementering.
Tydsberekening en kragverifikasie	Ja	Bly in die tweede Libero-projek.
Stel ontwerpinitialiseringsdata en -herinneringe op	Ja	Gebruik hierdie hulpmiddel om verskillende soorte herinneringe en ontwerpinisialisasie in die toestel te bestuur. Bly in tweede projek.
Programmering File Generasie	Ja	Bly in tweede projek.

Belangrik: Jy moet vooraf saamgestelde biblioteke beskikbaar by die aflaai Vooraf saamgestelde simulasiebiblioteke bladsy om 'n derdeparty-simulator te gebruik.
In 'n suiwer Fabric FPGA-vloei, voer jou ontwerp in met HDL of skematiese inskrywing en gee dit direk deur
na die sintese-instrumente. Die vloei word steeds ondersteun. PolarFire en PolarFire SoC FPGA's het beduidende
eie harde IP-blokke wat die gebruik van konfigurasiekerne (SgCores) van die Libero SoC IP vereis
katalogus. Spesiale hantering word vereis vir enige blokke wat uit SoC-funksionaliteit bestaan:

• PolarFire
  – PF_UPROM
  – PF_SYSTEM_SERVICES
  – PF_CCC
  – PF CLK DIV
  – PF_CRYPTO
  – PF_DRI
  – PF_INIT_MONITOR
  – PF_NGMUX
  – PF_OSC
  - RAM's (TPSRAM, DPSRAM, URAM)
  – PF_SRAM_AHBL_AXI
  – PF_XCVR_ERM
  – PF_XCVR_REF_CLK
  – PF_TX_PLL
  – PF_PCIE
  – PF_IO
  – PF_IOD_CDR
  – PF_IOD_CDR_CCC
  – PF_IOD_GENERIC_RX
  – PF_IOD_GENERIC_TX
  – PF_IOD_GENERIC_TX_CCC
  – PF_RGMII_TO_GMII
  – PF_IOD_OCTAL_DDR
  – PF_DDR3
  – PF_DDR4
  – PF_LPDDR3
  – PF_QDR
  – PF_CORESMARTBERT
  – PF_TAMPER
  – PF_TVS, ensovoorts.

Benewens die voorafgaande gelyste SgCores, is daar baie DirectCore sagte IP's beskikbaar vir PolarFire- en PolarFire SoC-toestelfamilies in die Libero SoC-katalogus wat die FPGA-stofhulpbronne gebruik.
Vir ontwerpinskrywing, as jy enige een van die voorafgaande komponente gebruik, moet jy Libero SoC gebruik vir 'n deel van die ontwerpinskrywing (Komponentkonfigurasie), maar jy kan die res van jou Ontwerpinskrywing (HDL-inskrywing, ensovoorts) buite Libero voortgaan. Om die FPGA-ontwerpvloei buite Libero te bestuur, volg die stappe wat in die res van hierdie gids verskaf word.
1.1 Komponent Lewensiklus (Vra 'n Vraag)
Die volgende stappe beskryf die lewensiklus van 'n SoC-komponent en verskaf instruksies oor hoe om die data te hanteer.

1. Genereer die komponent met behulp van sy konfigurator in Libero SoC. Dit genereer die volgende tipes data:
   - HDL files
   - Geheue files
   - Stimulus en simulasie files
   – Komponent SDC file
2. Vir HDL files, instansieer en integreer dit in die res van die HDL-ontwerp deur gebruik te maak van die eksterne ontwerpinvoerinstrument/-proses.
3. Voorsien geheue files en stimulus files na jou simulasie-instrument.
4. Verskaf komponent SDC file om Beperkingsinstrument vir Beperkingsgenerering af te lei. Sien Bylaag C—Lei beperkings af vir meer besonderhede.
5. Jy moet 'n tweede Libero-projek skep, waar jy die post-Sintese-netlys en jou komponent-metadata invoer, om sodoende die verband te voltooi tussen wat jy gegenereer het en wat jy programmeer.

1.2 Libero SoC-projekskepping (Vra 'n Vraag)
Sommige ontwerpstappe moet binne die Libero SoC-omgewing uitgevoer word (Tabel 1-1). Om hierdie stappe te laat loop, moet jy twee Libero SoC-projekte skep. Die eerste projek word gebruik vir ontwerpkomponentkonfigurasie en -generering, en die tweede projek is vir die fisiese implementering van die topvlakontwerp.
1.3 Pasgemaakte vloei (Vra 'n Vraag)
Die volgende figuur toon:

• Libero SoC kan geïntegreer word as deel van die groter FPGA-ontwerpvloei met die derdeparty-sintese- en simulasie-instrumente buite die Libero SoC-omgewing.
• Verskeie stappe betrokke by die vloei, vanaf ontwerpskepping en stikwerk tot by die programmering van die toestel.
• Die data-uitruiling (insette en uitsette) wat by elke ontwerpvloeistap moet plaasvind.

Wenk:

1. SNVM.cfg, UPROM.cfg
2. *.mem file generasie vir simulasie: pa4rtupromgen.exe neem UPROM.cfg as invoer en genereer UPROM.mem.

Die volgende is die stappe in die pasgemaakte vloei:

1. Komponentkonfigurasie en generering:
   a. Skep 'n eerste Libero-projek (om as 'n verwysingsprojek te dien).
   b. Kies die kern uit die katalogus. Dubbelklik op die kern om dit 'n komponentnaam te gee en die komponent op te stel.
   Dit voer outomaties komponentdata uit en files. 'n Komponentmanifeste word ook gegenereer. Sien komponentmanifeste vir besonderhede. Vir meer besonderhede, sien Komponentkonfigurasie.
2. Voltooi jou RTL-ontwerp buite Libero:
   a. Instansieer die komponent HDL files.
   b. Die ligging van die HDL files word in die komponentmanifeste gelys files.
3. Genereer SDC-beperkings vir die komponente. Gebruik Afleibeperkings-nutsding om die tydsbeperking te genereer file(SDC) gebaseer op:
   a. Komponent HDL files
   b. Komponent SDC files
   c. Gebruiker HDL files
   Vir meer besonderhede, sien Bylaag C—Lei beperkings af.
4. Sintese-instrument/simulasie-instrument:
   a. Kry HDL files, stimulus files, en komponentdata van die spesifieke liggings soos aangedui in die komponentmanifeste.
   b. Sintetiseer en simuleer die ontwerp met derdeparty-nutsgoed buite Libero SoC.
5. Skep jou tweede (Implementering) Libero-projek.
6. Verwyder sintese uit die ontwerpvloeigereedskapketting (Projek > Projekinstellings > Ontwerpvloei > maak die Aktiveer Sintese-merkblokkie uit).
7. Voer die ontwerpbron in files (na-sintese *.vm netlys vanaf sintese-instrument):
   – Voer na-sintese *.vm netlys in (File> Voer in > gesintetiseerde Verilog Netlist (VM)).
   – Komponent metadata *.cfg files vir uPROM en/of sNVM.
8. Voer enige Libero SoC-blokkomponent in files. Die blok files moet in die *.cxz wees file formaat.
   Vir meer inligting oor hoe om 'n blok te skep, sien PolarFire Block Flow Gebruikersgids.
9. Voer die ontwerpbeperkings in:
   – Invoer I/O beperking files (Beperkingsbestuurder > I/OA-kenmerke > Invoer).
   – Voer vloerbeplanning in *.pdc files (Beperkingsbestuurder > Vloerbeplanner > Invoer).
   – Voer *.sdc tydsbeperking in files (Beperkingsbestuurder > Tydsberekening > Invoer). Voer die SDC in file gegenereer deur die Afleibeperkingsinstrument.
   – Voer *.ndc-beperking in files (Beperkingsbestuurder > Netlyskenmerke > Invoer), indien enige.
10. Beperking file en gereedskapvereniging
    – In die beperkingsbestuurder, assosieer die *.pdc files te plaas en te roeteer, die *.sdc files om verifikasies te plaas en te roete en tydsberekening, en die *.ndc files om Netlist saam te stel.
11. Voltooi ontwerp implementering
    - Plaas en roeteer, verifieer tydsberekening en krag, konfigureer ontwerpinitialiseringsdata en -herinneringe, en programmering file generasie.
12. Valideer die ontwerp
    – Valideer die ontwerp op FPGA en ontfout soos nodig met behulp van die ontwerpnutsgoed wat met die Libero SoC-ontwerpsuite voorsien word.

Komponentkonfigurasie (Vra 'n Vraag)

Die eerste stap in die pasgemaakte vloei is om jou komponente op te stel deur 'n Libero-verwysingsprojek te gebruik (ook genoem eerste Libero-projek in Tabel 1-1). In die daaropvolgende stappe gebruik jy data van hierdie verwysingsprojek.
As jy enige komponente gebruik wat vroeër gelys is, onder die Overview in jou ontwerp, voer die stappe uit wat in hierdie afdeling beskryf word.
As jy nie enige van die bogenoemde komponente gebruik nie, kan jy jou RTL buite Libero skryf en dit direk in jou Sintese- en Simulasie-nutsgoed invoer. Jy kan dan voortgaan na die post-sintese afdeling en slegs jou post-sintese *.vm netlys in jou finale Libero implementeringsprojek (ook genoem tweede Libero projek in Tabel 1-1) invoer.
2.1 Komponentkonfigurasie met behulp van Libero (Vra 'n Vraag)
Nadat u die komponente gekies het wat gebruik moet word uit die voorafgaande lys, voer die volgende stappe uit:

1. Skep 'n nuwe Libero-projek (Kernkonfigurasie en -generering): Kies die Toestel en Familie waarop jy jou finale ontwerp rig.
2. Gebruik een of meer van die kerns wat in Custom Flow genoem word.
   a. Skep 'n SmartDesign en stel die verlangde kern op en instansieer dit in die SmartDesign-komponent.
   b. Bevorder al die penne na boonste vlak.
   c. Genereer die SmartDesign.
   d. Dubbelklik op die Simuleer-instrument (enige van Pre-Sintese of Post-Sintese of Post-uitleg opsies) om die simulator te roep. Jy kan die simulator verlaat nadat dit opgeroep is. Hierdie stap genereer die simulasie fileis nodig vir jou projek.

Wenk: Jy moet hierdie stap uitvoer as jy jou ontwerp buite Libero wil simuleer.
Vir meer inligting, sien Simuleer jou ontwerp.
e. Stoor jou projek—dit is jou verwysingsprojek.
2.2 Komponent Manifestes (Vra 'n Vraag)
Wanneer jy jou komponente genereer, 'n stel van files word vir elke komponent gegenereer. Die komponentmanifesverslag gee besonderhede oor die stel van files gegenereer en gebruik word in elke daaropvolgende stap (Sintese, Simulasie, Firmware Generering, ensovoorts). Hierdie verslag gee jou die liggings van al die gegenereerde fileis nodig om voort te gaan met die pasgemaakte vloei. Jy kan toegang tot die komponentmanifes in die Verslae-area kry: Klik Ontwerp > Verslae om die Verslae-oortjie oop te maak. In die Verslae-oortjie sien jy 'n stel manifest.txt files (Verbyview), een vir elke komponent wat jy gegenereer het.
Wenk: Jy moet 'n komponent of module as '"wortel"' stel om die komponentmanifes te sien file inhoud in die Verslae-oortjie.
Alternatiewelik kan jy toegang tot die individuele manifesverslag kry files vir elke kern komponent gegenereer of SmartDesign komponent van /komponent/werk/ / / _manifest.txt of /komponent/werk/ / _manifest.txt. Jy kan ook toegang tot die manifes kry file inhoud van elke komponent gegenereer vanaf die nuwe Components-oortjie in Libero, waar die file liggings word genoem met betrekking tot die projekgids.Fokus op die volgende komponentmanifesverslae:

• As jy kerns in 'n SmartDesign geïnstantieer het, lees die file _manifest.txt.
• As jy komponente vir kerns geskep het, lees die _manifest.txt.

U moet alle komponentmanifesteverslae gebruik wat op u ontwerp van toepassing is. Byvoorbeeldample, as jou projek 'n SmartDesign het met een of meer kernkomponente daarin geïnstantieer en jy beoog om hulle almal in jou finale ontwerp te gebruik, dan moet jy kies files gelys in die Component Manifests-verslae van al daardie komponente vir gebruik in jou ontwerpvloei.
2.3 Interpretasie van Manifes Files (Vra 'n Vraag)
Wanneer jy 'n komponentmanifes oopmaak file, jy sien paaie na files in jou Libero-projek en wysers oor waar in die ontwerpvloei om dit te gebruik. Jy sal dalk die volgende tipes sien files in 'n manifes file:

• HDL bron files vir alle sintese- en simulasie-instrumente
• Stimulus files vir alle simulasie-instrumente
• Beperking files

Hierna volg die komponentmanifes van 'n PolarFire-kernkomponent.Elke tipe file is stroomaf nodig in jou ontwerpvloei. Die volgende afdelings beskryf integrasie van die files van die manifes in jou ontwerpvloei.

Beperking generasie (Vra 'n Vraag)

Wanneer u konfigurasie en generering uitvoer, maak seker dat u die SDC/PDC/NDC-beperking skryf/genereer files vir die ontwerp om dit na Sintese-, Plek-en-Roete- en Verifieer Tydsberekening-nutsgoed deur te gee.
Gebruik die Derive Constraints-nutsding buite die Libero-omgewing om beperkings te genereer in plaas daarvan om dit met die hand te skryf. Om die Derive Constraint-nutsding buite die Libero-omgewing te gebruik, moet jy:

• Verskaf gebruiker HDL, komponent HDL, en komponent SDC beperking files
• Spesifiseer die topvlakmodule
• Spesifiseer die ligging waar die afgeleide beperking gegenereer moet word files

Die SDC-komponentbeperkings is beskikbaar onder /komponent/werk/ / / gids na komponent konfigurasie en generasie.
Vir meer besonderhede oor hoe om beperkings vir jou ontwerp te genereer, sien Bylaag C—Lei beperkings af.

Sintetiseer jou ontwerp (Vra 'n Vraag)

Een van die primêre kenmerke van die Custom Flow is om jou toe te laat om 'n derdeparty-sintese te gebruik
gereedskap buite Libero. Die pasgemaakte vloei ondersteun die gebruik van Synopsys SynplifyPro. Om jou te sintetiseer
projek, gebruik die volgende prosedure:

1. Skep 'n nuwe projek in jou Sintese-instrument, gerig op dieselfde toestelfamilie, dobbelsteen en pakket as die Libero-projek wat jy geskep het.
   a. Voer jou eie RTL in files soos jy gewoonlik doen.
   b. Stel die Sintese-uitset om Strukturele Verilog (.vm) te wees.
   Wenk: Struktureel Verilog (.vm) is die enigste ondersteunde sintese-uitvoerformaat in PolarFire.
2. Voer komponent HDL in files in jou Sintese-projek:
   a. Vir elke komponent Manifeste Verslag: Vir elke file onder HDL-bron files vir alle Sintese en Simulasie gereedskap, voer die file in jou Sinteseprojek.
3. Voer die in file polarfire_syn_comps.v (as Synopsys Synplify gebruik word) vanaf
   Installasieligging>/data/aPA5M na jou Sintese-projek.
4. Voer die voorheen gegenereerde SDC in file deur die Afgeleide Beperking-instrument (sien Bylaag
   A—Sample SDC-beperkings) in die Sintese-instrument. Hierdie beperking file beperk die sintese-instrument om tydsberekening af te sluit met minder moeite en minder ontwerp-iterasies.

Belangrik: 

• As jy van plan is om dieselfde *.sdc file om Plek-en-Roete tydens die ontwerpimplementeringsfase te beperk, moet jy hierdie *.sdc in die sinteseprojek invoer. Dit is om te verseker dat daar geen ontwerp-objeknaam-wanpassings in die gesintetiseerde netlys en die Plek-en-Roete-beperkings is tydens die implementeringsfase van die ontwerpproses nie. As jy nie hierdie *.sdc file in die Sintese-stap, kan die netlys wat vanaf Sintese gegenereer word, die Plek- en Roete-stap misluk as gevolg van die ontwerp-objeknaam wat nie ooreenstem nie.
  a. Voer Netlist-kenmerke *.ndc, indien enige, in die Sintese-instrument in.
  b. Begin Sintese.
• Die ligging van jou Sintese-instrument-uitset het die *.vm-netlys file gegenereer post Sintese. U moet die netlys in die Libero-implementeringsprojek invoer om met die ontwerpproses voort te gaan.

Simuleer jou ontwerp (Vra 'n Vraag)

Om jou ontwerp buite Libero te simuleer (dit wil sê deur jou eie simulasie-omgewing en simulator te gebruik), voer die volgende stappe uit:

1. Ontwerp Files:
   a. Pre-sintese simulasie:
   • Voer jou RTL in jou simulasieprojek in.
   • Vir elke komponentmanifesteverslag.
   - Voer elkeen in file onder HDL-bron files vir alle sintese en simulasie gereedskap in jou simulasie projek.
   • Stel dit saam files volgens jou simulator se instruksies.
   b. Na-sintese simulasie:
   • Voer jou na-sintese *.vm netlys (gegenereer in Synthesizing Your Design) in jou simulasieprojek in en stel dit saam.
   c. Na-uitleg simulasie:
   • Voltooi eers die implementering van jou ontwerp (sien Implementering van jou ontwerp). Maak seker dat jou finale Libero-projek in 'n post-uitleg toestand is.
   • Dubbelklik Generate BackAnnotated Files in die Libero Design Flow-venster. Dit genereer twee files:
   /ontwerper/ / _ba.v/vhd /ontwerper/
   / _ba.sdf
   • Voer albei hierdie in files in jou simulasie-instrument.
2. Stimulus en konfigurasie files:
   a. Vir elke komponentmanifesteverslag:
   • Kopieer alles files onder die stimulus Files vir alle Simulasienutsgoedafdelings na die wortelgids van jou Simulasieprojek.
   b. Maak seker dat enige Tcl files in die voorafgaande lyste (in stap 2.a) word eers uitgevoer, voor die begin van simulasie.
   c. UPROM.mem: As jy die UPROM-kern in jou ontwerp gebruik met die opsie Gebruik inhoud vir simulasie geaktiveer vir een of meer databergingskliënte wat jy wil simuleer, moet jy die uitvoerbare pa4rtupromgen (pa4rtupromgen.exe op vensters) gebruik om die UPROM.mem te genereer file. Die uitvoerbare pa4rtupromgen neem die UPROM.cfg file as insette deur 'n Tcl-skrip file en voer die UPROM.mem uit file vereis vir simulasies. Hierdie UPROM.mem file moet voor die simulasielopie na die simulasielêergids gekopieer word. 'n exampLe wat die pa4rtupromgen-uitvoerbare gebruik wys, word in die volgende stappe verskaf. Die UPROM.cfg file is beskikbaar in die gids /komponent/werk/ / in die Libero-projek wat jy gebruik het om die UPROM-komponent te genereer.
   d. snvm.mem: As jy die Stelseldienste-kern in jou ontwerp gebruik en die sNVM-oortjie in die kern gekonfigureer het met die opsie Gebruik inhoud vir simulasie geaktiveer vir een of meer kliënte wat jy wil simuleer, 'n snvm.mem file word outomaties gegenereer na
   die gids /komponent/werk/ / in die Libero-projek wat jy gebruik het om die Stelseldienste-komponent te genereer. Hierdie snvm.mem file moet voor die simulasielopie na die simulasielêergids gekopieer word.
3. Skep 'n werklêer en 'n subgids met die naam simulasie onder die werklêergids.
   Die pa4rtupromgen-uitvoerbare lêer verwag die teenwoordigheid van die simulasie-sublêergids in die werklêergids en die *.tcl-skrip word in die simulasie-sublêergids geplaas.
4. Kopieer die UPROM.cfg file van die eerste Libero-projek wat geskep is vir komponentgenerering in die werkmap.
5. Plak die volgende opdragte in 'n *.tcl-skrip en plaas dit in die simulasielêergids wat in stap 3 geskep is.
   Sample *.tcl vir PolarFire- en PolarFire Soc Family-toestelle om URPOM.mem te genereer file
   van UPROM.cfg
   stel_toestel -fam - sterf -pak
   stel_invoer_cfg -pad
   stel_sim_mem -padFile/UPROM.mem>
   gen_sim -use_init vals
   Vir die regte interne naam om vir die dobbelsteen en pakket te gebruik, sien die *.prjx file van die eerste Libero-projek (gebruik vir komponentgenerering).
   Die argument use_init moet op vals gestel word.
   Gebruik die set_sim_mem-opdrag om die pad na die afvoer te spesifiseer file UPROM.mem dit is
   gegenereer tydens die uitvoering van die skrip file met die pa4rtupromgen-uitvoerbare.
6. By die opdragprompt of cygwin-terminaal, gaan na die werkgids wat in stap 3 geskep is.
   Voer die pa4rtupromgen-opdrag uit met die–script-opsie en gee die *.tcl-skrip wat in die vorige stap geskep is, daaraan.
   Vir Windows
   /ontwerper/bin/pa4rtupromgen.exe \
   –script./simulasie/ .tcl
   Vir Linux:
   /bin/pa4rtupromgen
   –script./simulasie/ .tcl
7. Na suksesvolle uitvoering van die pa4rtupromgen-uitvoerbare, maak seker dat die UPROM.mem file word gegenereer in die plek gespesifiseer in die set_sim_mem-opdrag in die *.tcl-skrip.
8. Om die sNVM te simuleer, kopieer die snvm.mem file van jou eerste Libero-projek (gebruik vir komponentkonfigurasie) na die boonste vlak simulasielêergids van jou simulasieprojek om simulasie uit te voer (buite Libero SoC). Om UPROM-inhoud te simuleer, kopieer die gegenereerde UPROM.mem file in die boonste vlak simulasiegids van jou simulasieprojek om simulasie uit te voer (buite Libero SoC).

Belangrik: Om simuleer die funksionaliteit van SoC-komponente, laai die vooraf saamgestelde PolarFire-simulasiebiblioteke af en voer dit in jou simulasie-omgewing in soos hier beskryf. Vir meer besonderhede, sien Bylaag B—Invoer van simulasiebiblioteke in die simulasie-omgewing.

Implementeer jou ontwerp (Vra 'n Vraag)

Nadat jy die sintese- en na-sintese-simulasie in jou omgewing voltooi het, moet jy Libero weer gebruik om jou ontwerp fisies te implementeer, tydsberekening en kraganalise uit te voer en jou programmering te genereer file.

1. Skep 'n nuwe Libero-projek vir die fisiese implementering en uitleg van die ontwerp. Maak seker dat jy dieselfde toestel teiken as in die verwysingsprojek wat jy in komponentkonfigurasie geskep het.
2. Nadat die projek geskep is, verwyder Sintese uit die gereedskapsketting in die Ontwerpvloei-venster (Projek > Projekinstellings > Ontwerpvloei > Ontmerk Aktiveer Sintese).
3.  Voer jou na-sintese in *.vm file in hierdie projek, (File > Invoer > gesintetiseerde Verilog Netlist (VM)).
   Wenk: Dit word aanbeveel dat jy 'n skakel hiertoe skep file, sodat as jy jou ontwerp weer sintetiseer, Libero altyd die nuutste post-sintese netlys gebruik.
   a. Let op die naam van die wortelmodule in die Ontwerphiërargie-venster.
4. Voer die beperkings in die Libero-projek in. Gebruik die beperkingsbestuurder om *.pdc/*.sdc/*.ndc-beperkings in te voer.
   a. Invoer I/O *.pdc beperking files (Beperkingsbestuurder > I/O-kenmerke > Invoer).
   b. Voer vloerbeplanning in *.pdc beperking files (Beperkingsbestuurder > Vloerbeplanner > Invoer).
   c. Voer *.sdc tydsbeperking in files (Beperkingsbestuurder > Tydsberekening > Invoer). As jou ontwerp enige van die kerns het wat in Over gelys wordview, maak seker dat u die SDC invoer file gegenereer deur middel van afleibeperkingsinstrument.
   d. Voer *.ndc-beperking in files (Beperkingsbestuurder > Netlys-kenmerke > Invoer).
5. Geassosieerde beperkings Files gereedskap te ontwerp.
   a. Maak Beperkingsbestuurder oop (Bestuur beperkings > Maak Beperkings oop View).
   Merk die plek-en-roete en tydsberekening-verifikasie-merkblokkie langs die beperking file beperking te vestig file en gereedskapvereniging. Assosieer die *.pdc-beperking met Place-andRoute en die *.sdc aan beide Place-en-Route en Tydsberekening-verifikasie. Assosieer die *.ndc file om Netlist saam te stel.
   Wenk: As Plek en Roete misluk met hierdie *.sdc-beperking file, voer dan dieselfde *.sdc in file om sintese te sintese en weer uit te voer.
6. Klik Stel Netlys op en dan Plaas en Roete om die uitlegstap te voltooi.
7. Die Configure Design Initialization Data and Memories-nutsding stel jou in staat om ontwerpblokke, soos LSRAM, µSRAM, XCVR (transceivers), en PCIe te inisialiseer deur gebruik te maak van data wat in nie-vlugtige µPROM, sNVM of eksterne SPI Flash-berginggeheue gestoor is. Die instrument het die volgende oortjies vir die definisie van die spesifikasie van die ontwerp-inisialisasievolgorde, die spesifikasie van die inisialiseringskliënte, gebruikersdatakliënte.
   – Ontwerpinitialisasie-oortjie
   – µPROM-oortjie
   – sNVM-oortjie
   - SPI Flash-oortjie
   - Stof RAMs-oortjie
   Gebruik die oortjies in die instrument om die ontwerpinitialiseringsdata en -herinneringe op te stel.Nadat u die konfigurasie voltooi het, voer die volgende stappe uit om die inisialiseringsdata te programmeer:
   • Genereer inisialiseringskliënte
   • Genereer of voer die bitstroom uit
   • Programmeer die toestel
   Vir gedetailleerde inligting oor hoe om hierdie hulpmiddel te gebruik, sien Libero SoC Design Flow Gebruikersgids. Vir meer inligting oor die Tcl-opdragte wat gebruik word om verskeie oortjies in die instrument te konfigureer en geheuekonfigurasie te spesifiseer files (*.cfg), sien Tcl Commands Verwysingsgids.
8. Genereer 'n programmering File vanaf hierdie projek en gebruik dit om jou FPGA te programmeer.

Bylaag A—Sample SDC Beperkings (Vra 'n Vraag

Libero SoC genereer SDC-tydsbeperkings vir sekere IP-kerne, soos CCC, OSC, Transceiver en so aan. Deur die SDC-beperkings vir ontwerpgereedskap te slaag, verhoog die kans om tydsberekening af te sluit met minder moeite en minder ontwerp-iterasies. Die volledige hiërargiese pad vanaf die topvlak-instansie word gegee vir alle ontwerpobjekte waarna verwys word in die beperkings.
7.1 SDC Tydsbeperkings (Vra 'n Vraag)
In die Libero IP-kernverwysingsprojek, hierdie topvlak SDC-beperking file is beskikbaar by die beperkingsbestuurder (Ontwerpvloei > Open Bestuur beperking View > Tydsberekening > Lei beperkings af).
Belangrik: Sien hierdie file om die SDC-beperkings te stel as jou ontwerp CCC, OSC, Transceiver en ander komponente bevat. Verander die volledige hiërargiese pad, indien nodig, om by jou ontwerphiërargie te pas of gebruik die Derive_Constraints-nutsding en stappe in Bylaag C—Lei beperkings op die komponentvlak SDC af file.
Stoor die file na 'n ander naam en voer die SDC in file na die sintese-instrument, Plek-en-Roete-nutsding en tydsberekeningverifikasies, net soos enige ander SDC-beperking files.
7.1.1 Afgeleide SDC File (Vra 'n Vraag)
# Dit file is gegenereer op grond van die volgende SDC-bron files:
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_CCC_C0/PF_CCC_C0_0/PF_CCC_C0_PF_CCC_C0_0_PF_CCC.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
CLK_DIV/CLK_DIV_0/CLK_DIV_CLK_DIV_0_PF_CLK_DIV.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
TRANSMIT_PLL/TRANSMIT_PLL_0/TRANSMIT_PLL_TRANSMIT_PLL_0_PF_TX_PLL.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
DMA_INITIATOR/DMA_INITIATOR_0/DMA_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
FIC0_INITIATOR/FIC0_INITIATOR_0/FIC0_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
ICICLE_MSS/ICICLE_MSS.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_PCIE_C0/PF_PCIE_C0_0/PF_PCIE_C0_PF_PCIE_C0_0_PF_PCIE.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PCIE_INITIATOR/PCIE_INITIATOR_0/PCIE_INITIATOR.sdc
# /drive/aPA5M/cores/constraints/osc_rc160mhz.sdc
# *** Enige wysigings hieraan file sal verlore gaan as afgeleide beperkings weer uitgevoer word. ***
create_clock -name {CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK} -periode 6.25
[ kry_penne { CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK } ] skep_klok -naam {REF_CLK_PAD_P} -periode 10 [ kry_poorte { REF_CLK_PAD_P } ] skep_klok -naam {CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/istx
DIV_CLK} -periode 8
[ kry_pennetjies { CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/DIV_CLK } ] create_generated_clock -naam {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/inst_cp_0/0
UIT0} -vermenigvuldig_met 25 -deel_met 32 ​​-bron
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -fase 0
[ kry_pennetjies { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT0 } ] create_generated_clock -naam {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK_C0_P_CCC_pll/
UIT1} -vermenigvuldig_met 25 -deel_met 32 ​​-bron
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -fase 0
[ kry_pennetjies { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT1 } ] create_generated_clock -naam {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK_C0_P_CCC_pll/
UIT2} -vermenigvuldig_met 25 -deel_met 32 ​​-bron
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -fase 0
[ kry_pennetjies { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT2 } ] create_generated_clock -naam {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK_C0_P_CCC_pll/
UIT3} -vermenigvuldig_met 25 -deel_met 64 ​​-bron
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -fase 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT3 } ] create_generated_clock -naam {CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_DIVz/CLK_80MHz_to_CLK_0MHz/CLK_XNUMXMHz
Y_DIV} -deel_deur 2 -bron
[ kry_penne { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/A } ] [ get_penne { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_DIVY/CLK_DIVY/CLK_DIVY/CLK_DIVY/ ] set_false_path -through [ get_nets { DMA_INITIATOR_inst_80/ARESETN* } ] set_false_path -vanaf [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/rdGrayCounter*/cntGray* } ] -na [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
rdPtr_s1* } ] stel_vals_pad -vanaf [ kry_selle { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/wrGrayCounter*/cntGray* } ] -na [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
wrPtr_s1* } ] set_false_path -through [ get_nets { FIC0_INITIATOR_inst_0/ARESETN* } ] set_false_path -to [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[0] PCIE/PF_0PCIE_CIE_CIE
PCIE_1/INTERRUPT[1] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[2] PCIE/PF_PCIE_C0_0/PCIE_1/
INTERRUPT[3] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[4] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[5] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[6] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[7] PCIE/PF_PCIE_C0_0/
PCIE_1/WAKEREQ PCIE/PF_PCIE_C0_0/PCIE_1/MPERST_N } ] set_false_path -vanaf [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/TL_CLK } ] set_false_path -through [ get_nets { PCIE_INITIA} ] Bylaag B—Invoer van simulasiebiblioteke in die simulasie-omgewing (Vra 'n Vraag)
Die versteksimulator vir RTL-simulasie met Libero SoC is ModelSim ME Pro.
Vooraf saamgestelde biblioteke vir versteksimulator is beskikbaar met Libero-installasie by gids /Designer/lib/modelsimpro/precompiled/vlog for® ondersteunde gesinne. Libero SoC ondersteun ook ander derdeparty-simulators-uitgawes van ModelSim, Questasim, VCS, Xcelium
, Aktiewe HDL en Riviera Pro. Laai onderskeie vooraf saamgestelde biblioteke af van Libero SoC v12.0 en later gebaseer op die simulator en sy weergawe.
Soortgelyk aan Libero-omgewing, run.do file moet geskep word om simulasie buite Libero uit te voer.
Skep 'n eenvoudige run.do file wat opdragte het om biblioteek te vestig vir samestellingsresultate, biblioteekkartering, samestelling en simulasie. Volg die stappe om 'n basiese run.do te skep file.

1. Skep 'n logiese biblioteek om samestellingresultate te stoor met behulp van vlib-opdrag vlib presynth.
2. Map die logiese biblioteeknaam na vooraf saamgestelde biblioteekgids met behulp van vmap-opdrag vmap .
3. Stel bron saam files—gebruik taalspesifieke samestelleropdragte om ontwerp saam te stel files in werkende gids.
   – vlog vir .v/.sv
   – vcom vir .vhd
4. Laai die ontwerp vir simulasie deur vsim-opdrag te gebruik deur die naam van enige topvlakmodule te spesifiseer.
5. Simuleer die ontwerp deur gebruik te maak van run-opdrag.
   Nadat die ontwerp gelaai is, word simulasietyd op nul gestel, en jy kan die run-opdrag invoer om simulasie te begin.
   Voer run.do in die simulator-transkripsievenster uit file as run.do voer die simulasie uit. Sample run.do file soos volg.

stel stil ACTELLIBNAME PolarFire stil PROJECT_DIR "W:/Test/basic_test" as
{[file bestaan ​​presynth/_info]} { eggo "INFO: Simulasie biblioteek presynth exists" } anders
{ file delete -force presynth vlib presynth } vmap presynth presynth vmap PolarFire
“X:/Libero/Designer/lib/modelsimpro/precompiled/vlog/PolarFire” vlog -sv -work presynth
“${PROJECT_DIR}/hdl/top.v” vlog “+incdir+${PROJECT_DIR}/stimulus” -sv -work presynth “$
{PROJECT_DIR}/stimulus/tb.v” vsim -L PolarFire -L presynth -t 1ps presynth.tb voeg golf /tb/*
hardloop 1000ns log /tb/* uitgang

Bylaag C—Lei beperkings af (Vra 'n Vraag)

Hierdie bylaag beskryf die Afleibeperkings Tcl-opdragte.
9.1 Lei beperkings Tcl-opdragte af (Vra 'n Vraag)
Die derive_constraints-nutsding help jou om beperkings van die RTL of die konfigurator buite die Libero SoC-ontwerpomgewing af te lei. Om beperkings vir jou ontwerp te genereer, benodig jy die User HDL, Component HDL, en Component Constraints files. Die SDC komponent beperkings files is beskikbaar onder /komponent/werk/ / / gids na komponent konfigurasie en generasie.
Elke komponent beperking file bestaan ​​uit die set_component tcl-opdrag (spesifiseer die komponentnaam) en die lys van beperkings wat na konfigurasie gegenereer word. Die beperkings word gegenereer op grond van die konfigurasie en is spesifiek vir elke komponent.
Example 9-1. Komponent beperking File vir die PF_CCC-kern
Hier is 'n example van 'n komponent beperking file vir die PF_CCC kern:
stel_komponent PF_CCC_C0_PF_CCC_C0_0_PF_CCC
# Microchip Corp.
# Datum: 2021-26 Oktober 04:36:00
# Basisklok vir PLL #0
create_clock -periode 10 [ get_pins { pll_inst_0/REF_CLK_0 } ] create_generated_clock -divide_by 1 -source [ get_pins { pll_inst_0/
REF_CLK_0 } ] -fase 0 [ get_pins { pll_inst_0/OUT0 } ] Hier is create_clock en create_generated_clock onderskeidelik verwysing- en uitsetklokbeperkings, wat op grond van die konfigurasie gegenereer word.
9.1.1 Werk met derive_constraints Utility (Vra 'n Vraag)
Lei beperkings deur die ontwerp en ken nuwe beperkings toe vir elke geval van komponent gebaseer op voorheen verskafde komponent SDC files. Vir die CCC verwysing horlosies, dit versprei terug deur die ontwerp om die bron van die verwysing klok te vind. As die bron 'n I/O is, sal die verwysingklokbeperking op die I/O gestel word. As dit 'n CCC-uitset of 'n ander klokbron is (bvample, Transceiver, ossillator), dit gebruik die horlosie van die ander komponent en gee 'n waarskuwing aan as die intervalle nie ooreenstem nie. Afleibeperkings sal ook beperkings vir sommige makro's soos on-chip ossillators toeken as jy dit in jou RTL het.
Om die derive_constraints-nutsding uit te voer, moet jy 'n .tcl verskaf file opdragreëlargument met die volgende inligting in die gespesifiseerde volgorde.

1. Spesifiseer toestelinligting deur die inligting in afdeling set_device te gebruik.
2. Spesifiseer pad na die RTL files die inligting in afdeling read_verilog of read_vhdl gebruik.
3. Stel topvlakmodule deur die inligting in afdeling set_top_level te gebruik.
4. Spesifiseer pad na die komponent SDC files die inligting in afdeling read_sdc of read_ndc gebruik.
5. Voer die files die inligting in afdeling aflei_beperkings gebruik.
6.  Spesifiseer pad na die SDC-afgeleide beperkings file gebruik die inligting in afdeling skryf_sdc of skryf_pdc of skryf_ndc.

Example 9-2. Uitvoering en inhoud van die afgeleide.tcl File
Die volgende is 'n example opdragreëlargument om die derive_constraints-nutsding uit te voer.
$ /bin{64}/derive_constraints derive.tcl
Die inhoud van die aflei.tcl file:
# Toestelinligting
set_device -familie PolarFire -die MPF100T -spoed -1
# RTL files
read_verilog -mode system_verilog project/component/work/txpll0/
txpll0_txpll0_0_PF_TX_PLL.v
lees_verilog -modus stelsel_verilog {projek/komponent/werk/txpll0/txpll0.v}
lees_verilog -modus stelsel_verilog {projek/komponent/werk/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.v}
lees_verilog -modus stelsel_verilog {projek/komponent/werk/xcvr0/xcvr0.v}
lees_vhdl -modus vhdl_2008 {project/hdl/xcvr1.vhd}
#Komponent SDC files
set_top_level {xcvr1}
lees_sdc -komponent {projek/komponent/werk/txpll0/txpll0_0/
txpll0_txpll0_0_PF_TX_PLL.sdc}
lees_sdc -komponent {projek/komponent/werk/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.sdc}
#Gebruik derive_constraint-opdrag
aflei_beperkings
#SDC/PDC/NDC-resultaat files
skryf_sdc {project/constraint/xcvr1_derived_constraints.sdc}
skryf_pdc {project/constraint/fp/xcvr1_derived_constraints.pdc}
9.1.2 stel_toestel (Vra 'n Vraag)
Beskrywing
Spesifiseer familienaam, dobbelsteennaam en spoedgraad.
stel_toestel -familie - sterf -spoed
Argumente

Parameter	Tik	Beskrywing
-familie	Snaar	Spesifiseer die familienaam. Moontlike waardes is PolarFire®, PolarFire SoC.
- sterf	Snaar	Spesifiseer die naam van die dobbelsteen.
-spoed	Snaar	Spesifiseer die toestelspoedgraad. Moontlike waardes is STD of -1.

Tipe terugkeer	Beskrywing
0	Opdrag het geslaag.
1	Opdrag het misluk. Daar is 'n fout. U kan die foutboodskap in die konsole waarneem.

Lys van foute

Foutkode	Foutboodskap	Beskrywing
ERR0023	Vereiste parameter—matrijs ontbreek	Die die opsie is verpligtend en moet gespesifiseer word.
ERR0005	Onbekende die 'MPF30'	Die waarde van -die opsie is nie korrek nie. Sien die moontlike lys van waardes in opsie se beskrywing.
ERR0023	Parameter—die ontbreek waarde	Die dobbelsteen opsie word sonder waarde gespesifiseer.
ERR0023	Vereiste parameter—familie ontbreek	Die gesinsopsie is verpligtend en moet gespesifiseer word.
ERR0004	Onbekende familie 'PolarFire®'	Die gesinsopsie is nie korrek nie. Sien die moontlike lys van waardes in opsie se beskrywing.

………… vervolg
Foutkode	Foutboodskap	Beskrywing
ERR0023	Parameter—familie ontbreek waarde	Die gesinsopsie word sonder waarde gespesifiseer.
ERR0023	Vereiste parameter—spoed ontbreek	Die spoedopsie is verpligtend en moet gespesifiseer word.
ERR0007	Onbekende spoed' '	Die spoedopsie is nie korrek nie. Sien die moontlike lys van waardes in opsie se beskrywing.
ERR0023	Parameter—spoed ontbreek waarde	Die spoedopsie word sonder waarde gespesifiseer.

Example
set_device -family {PolarFire} -die {MPF300T_ES} -spoed -1
set_device -family SmartFusion 2 -die M2S090T -spoed -1
9.1.3 lees_verilog (Vra 'n Vraag)
Beskrywing
Lees 'n Verilog file met behulp van Verific.
lees_verilog [-lib ] [-modus ]filenaam>
Argumente

Parameter	Tik	Beskrywing
-lib	Snaar	Spesifiseer die biblioteek wat die modules bevat wat by die biblioteek gevoeg moet word.
-modus	Snaar	Spesifiseer die Verilog-standaard. Moontlike waardes is verilog_95, verilog_2k, system_verilog_2005, system_verilog_2009, system_verilog, verilog_ams, verilog_psl, system_verilog_mfcu. Waardes is hoofletter-onsensitief. Verstek is verilog_2k.
filenaam	Snaar	Verilog file naam.

Tipe terugkeer	Beskrywing
0	Opdrag het geslaag.
1	Opdrag het misluk. Daar is 'n fout. U kan die foutboodskap in die konsole waarneem.

Lys van foute

Foutkode	Foutboodskap	Beskrywing
ERR0023	Parameter—lib ontbreek waarde	Die lib-opsie word sonder waarde gespesifiseer.
ERR0023	Parameter—modus ontbreek waarde	Die modus opsie word gespesifiseer sonder waarde.
ERR0015	Onbekende modus ' '	Die gespesifiseerde verilog-modus is onbekend. Sien die lys van moontlike verilog-modus in-modus opsie beskrywing.
ERR0023	Vereiste parameter file naam ontbreek	Geen verilog nie file pad verskaf word.
ERR0016	Het misluk as gevolg van Verific se ontleder	Sintaksisfout in verilog file. Verific se ontleder kan in die konsole bo die foutboodskap waargeneem word.
ERR0012	set_device word nie genoem nie	Die toestelinligting is nie gespesifiseer nie. Gebruik set_device-opdrag om die toestel te beskryf.

Example
lees_verilog -modus stelsel_verilog {component/work/top/top.v}
lees_verilog -modus stelsel_verilog_mfcu ontwerp.v
9.1.4 lees_vhdl (Vra 'n Vraag)
Beskrywing
Voeg 'n VHDL by file in die lys van VHDL files.
lees_vhdl [-lib ] [-modus ]filenaam>
Argumente

Parameter	Tik	Beskrywing
-lib	—	Spesifiseer die biblioteek waarin die inhoud bygevoeg moet word.
-modus	—	Spesifiseer die VHDL-standaard. Verstek is VHDL_93. Moontlike waardes is vhdl_93, vhdl_87, vhdl_2k, vhdl_2008, vhdl_psl. Waardes is hoofletter-onsensitief.
filenaam	—	VHDL file naam.

Tipe terugkeer	Beskrywing
0	Opdrag het geslaag.
1	Opdrag het misluk. Daar is 'n fout. U kan die foutboodskap in die konsole waarneem.

Lys van foute

Foutkode	Foutboodskap	Beskrywing
ERR0023	Parameter—lib ontbreek waarde	Die lib-opsie word sonder waarde gespesifiseer.
ERR0023	Parameter—modus ontbreek waarde	Die modus opsie word gespesifiseer sonder waarde.
ERR0018	Onbekende modus ' '	Die gespesifiseerde VHDL-modus is onbekend. Sien die lys van moontlike VHDL-modus in-modus opsie beskrywing.
ERR0023	Vereiste parameter file naam ontbreek	Geen VHDL nie file pad verskaf word.
ERR0019	Kan nie invalid_path.v registreer nie file	Die gespesifiseerde VHDL file bestaan ​​nie of het nie leestoestemmings nie.
ERR0012	set_device word nie genoem nie	Die toestelinligting is nie gespesifiseer nie. Gebruik set_device-opdrag om die toestel te beskryf.

Example
lees_vhdl -modus vhdl_2008 osc2dfn.vhd
lees_vhdl {hdl/top.vhd}
9.1.5 set_top_level (Vra 'n Vraag)
Beskrywing
Spesifiseer die naam van die topvlakmodule in RTL.
set_top_level [-lib ]
Argumente

Parameter	Tik	Beskrywing
-lib	Snaar	Die biblioteek om na die topvlakmodule of -entiteit te soek (Opsioneel).
naam	Snaar	Die topvlak module of entiteit naam.

Tipe terugkeer	Beskrywing
0	Opdrag het geslaag.
1	Opdrag het misluk. Daar is 'n fout. U kan die foutboodskap in die konsole waarneem.

Lys van foute

Foutkode	Foutboodskap	Beskrywing
ERR0023	Vereiste parameter topvlak ontbreek	Die topvlak opsie is verpligtend en moet gespesifiseer word.
ERR0023	Parameter—lib ontbreek waarde	Die lib-opsie word sonder waardes gespesifiseer.
ERR0014	Kan nie topvlak vind nie in biblioteek	Die gespesifiseerde topvlakmodule is nie in die verskafde biblioteek gedefinieer nie. Om hierdie fout reg te stel, moet die topmodule of biblioteeknaam reggestel word.
ERR0017	Uitgebreide mislukking	Fout in RTL-uitwerkingsproses. Die foutboodskap kan vanaf die konsole waargeneem word.

Example
set_top_level {top}
set_top_level -lib hdl top
9.1.6 read_sdc (Vra 'n vraag)
Beskrywing
Lees 'n SDC file in die komponent databasis.
lees_sdc -komponentfilenaam>
Argumente

Parameter	Tik	Beskrywing
-komponent	—	Dit is 'n verpligte vlag vir read_sdc opdrag wanneer ons beperkings aflei.
filenaam	Snaar	Pad na die SDC file.

Tipe terugkeer	Beskrywing
0	Opdrag het geslaag.
1	Opdrag het misluk. Daar is 'n fout. U kan die foutboodskap in die konsole waarneem.

Lys van foute

Foutkode	Foutboodskap	Beskrywing
ERR0023	Vereiste parameter file naam ontbreek.	Die verpligte opsie file naam is nie gespesifiseer nie.
ERR0000	SDC file <file_path> is nie leesbaar nie.	Die gespesifiseerde SDC file het nie leestoestemmings nie.
ERR0001	Kan nie oopmaak niefile_pad> file.	Die SDC file bestaan ​​nie. Die pad moet reggemaak word.
ERR0008	Ontbrekende set_component-opdrag infile_pad> file	Die gespesifiseerde komponent van SDC file spesifiseer nie die komponent nie.

Foutkode	Foutboodskap	Beskrywing
ERR0009	<List of errors from sdc file>	Die SDC file bevat verkeerde sdc-opdragte. Byvoorbeeldample, wanneer daar 'n fout in set_multicycle_path-beperking is: Fout tydens die uitvoering van opdrag read_sdc: infile_pad> file: Fout in opdrag set_multicycle_path: Onbekende parameter [get_cells {reg_a}].

Example
read_sdc -component {./component/work/ccc0/ccc0_0/ccc0_ccc0_0_PF_CCC.sdc}
9.1.7 lees_ndc (Vra 'n vraag)
Beskrywing
Lees 'n NDC file in die komponent databasis.
lees_ndc -komponentfilenaam>
Argumente

Parameter	Tik	Beskrywing
-komponent	—	Dit is 'n verpligte vlag vir read_ndc opdrag wanneer ons beperkings aflei.
filenaam	Snaar	Pad na die NDC file.

Tipe terugkeer	Beskrywing
0	Opdrag het geslaag.
1	Opdrag het misluk. Daar is 'n fout. U kan die foutboodskap in die konsole waarneem.

Lys van foute

Foutkode	Foutboodskap	Beskrywing
ERR0001	Kan nie oopmaak niefile_pad> file	Die NDC file bestaan ​​nie. Die pad moet reggemaak word.
ERR0023	Vereiste parameter—AtclParamO_ ontbreek.	Die verpligte opsie filenaam is nie gespesifiseer nie.
ERR0023	Vereiste parameter—komponent ontbreek.	Komponent opsie is verpligtend en moet gespesifiseer word.
ERR0000	NDC file 'file_path>' is nie leesbaar nie.	Die gespesifiseerde NDC file het nie leestoestemmings nie.

Example
lees_ndc -komponent {component/work/ccc1/ccc1_0/ccc_comp.ndc}
9.1.8 aflei_beperkings (Vra 'n vraag)
Beskrywing
Instansieer komponent SDC files in die ontwerp-vlak databasis.
aflei_beperkings
Argumente

Tipe terugkeer	Beskrywing
0	Opdrag het geslaag.
1	Opdrag het misluk. Daar is 'n fout. U kan die foutboodskap in die konsole waarneem.

Lys van foute

Foutkode	Foutboodskap	Beskrywing
ERR0013	Topvlak word nie gedefinieer nie	Dit beteken dat die topvlakmodule of -entiteit nie gespesifiseer is nie. Om hierdie oproep reg te stel, reik die set_top_level-opdrag voor die derive_constraints-opdrag.

Example
aflei_beperkings
9.1.9 write_sdc (Vra 'n vraag)
Beskrywing
Skryf 'n beperking file in SDC-formaat.
skryf_sdcfilenaam>
Argumente

Parameter	Tik	Beskrywing
<filenaam>	Snaar	Pad na die SDC file gegenereer sal word. Dit is 'n verpligte opsie. As die file bestaan, sal dit oorgeskryf word.

Tipe terugkeer	Beskrywing
0	Opdrag het geslaag.
1	Opdrag het misluk. Daar is 'n fout. U kan die foutboodskap in die konsole waarneem.

Lys van foute

Foutkode	Foutboodskap	Beskrywing
ERR0003	Kan nie oopmaak niefile pad> file.	File pad is nie korrek nie. Kontroleer of die ouergidse bestaan.
ERR0002	SDC file 'file pad>' is nie skryfbaar nie.	Die gespesifiseerde SDC file het nie skryftoestemming nie.
ERR0023	Vereiste parameter file naam ontbreek.	Die SDC file pad is 'n verpligte opsie en moet gespesifiseer word.

Example
skryf_sdc "afgeleide.sdc"
9.1.10 write_pdc (Vra 'n vraag)
Beskrywing
Skryf fisiese beperkings (Lei slegs beperkings af).
skryf_pdcfilenaam>
Argumente

Parameter	Tik	Beskrywing
<filenaam>	Snaar	Pad na die PDC file gegenereer sal word. Dit is 'n verpligte opsie. As die file pad bestaan, sal dit oorgeskryf word.

Tipe terugkeer	Beskrywing
0	Opdrag het geslaag.
1	Opdrag het misluk. Daar is 'n fout. U kan die foutboodskap in die konsole waarneem.

Lys van foute

Foutkode	Foutboodskappe	Beskrywing
ERR0003	Kan nie oopmaak niefile pad> file	Die file pad is nie korrek nie. Kontroleer of die ouergidse bestaan.
ERR0002	PDC file 'file pad>' is nie skryfbaar nie.	Die gespesifiseerde PDC file het nie skryftoestemming nie.
ERR0023	Vereiste parameter file naam ontbreek	Die PDC file pad is 'n verpligte opsie en moet gespesifiseer word.

Example
skryf_pdc "afgelei.pdc"
9.1.11 write_ndc (Vra 'n vraag)
Beskrywing
Skryf NDC-beperkings in a file.
skryf_ndcfilenaam>
Argumente

Parameter	Tik	Beskrywing
filenaam	Snaar	Pad na die NDC file gegenereer sal word. Dit is 'n verpligte opsie. As die file bestaan, sal dit oorgeskryf word.

Tipe terugkeer	Beskrywing
0	Opdrag het geslaag.
1	Opdrag het misluk. Daar is 'n fout. U kan die foutboodskap in die konsole waarneem.

Lys van foute

Foutkode	Foutboodskappe	Beskrywing
ERR0003	Kan nie oopmaak niefile_pad> file.	File pad is nie korrek nie. Die ouergidse bestaan ​​nie.
ERR0002	NDC file 'file_path>' is nie skryfbaar nie.	Die gespesifiseerde NDC file het nie skryftoestemming nie.
ERR0023	Vereiste parameter _AtclParamO_ ontbreek.	Die NDC file pad is 'n verpligte opsie en moet gespesifiseer word.

Example
skryf_ndc "afgelei.ndc"
9.1.12 add_include_path (Vra 'n vraag)
Beskrywing
Spesifiseer 'n pad om te soek insluit files wanneer jy RTL lees files.
add_include_path
Argumente

Parameter	Tik	Beskrywing
gids	Snaar	Spesifiseer 'n pad om te soek insluit files wanneer jy RTL lees files. Hierdie opsie is verpligtend.

Tipe terugkeer	Beskrywing
0	Opdrag het geslaag.

Tipe terugkeer	Beskrywing
1	Opdrag het misluk. Daar is 'n fout. U kan die foutboodskap in die konsole waarneem.

Lys van foute

Foutkode	Foutboodskap	Beskrywing
ERR0023	Vereiste parameter sluit pad ontbreek.	Die gidsopsie is verpligtend en moet verskaf word.

Let wel: As die gidspad is nie korrek nie, dan sal add_include_path sonder 'n fout geslaag word.
Read_verilog/read_vhd opdragte sal egter misluk as gevolg van Verific se ontleder.
Example
add_include_path component/work/COREABC0/COREABC0_0/rtl/vlog/core

Hersiening Geskiedenis (Vra 'n Vraag)

Die hersieningsgeskiedenis beskryf die veranderinge wat in die dokument geïmplementeer is. Die veranderinge word volgens hersiening gelys, wat begin met die nuutste publikasie.

Hersiening	Datum	Beskrywing
F	08/2024	Die volgende veranderinge word in hierdie hersiening aangebring: • Opgedateerde afdeling Bylaag B—Invoer van simulasiebiblioteke in die simulasie-omgewing.
E	08/2024	Die volgende veranderinge word in hierdie hersiening aangebring: • Opgedateerde afdeling verbyview. • Opgedateerde afdeling Afgeleide SDC File. • Opgedateerde afdeling Bylaag B—Invoer van simulasiebiblioteke in die simulasie-omgewing.
D	02/2024	Hierdie dokument word vrygestel saam met Libero 2024.1 SoC Design Suite sonder veranderinge vanaf v2023.2. Opgedateerde afdeling Werk met derive_constraints Utility
C	08/2023	Hierdie dokument word vrygestel saam met Libero 2023.2 SoC Design Suite sonder veranderinge vanaf v2023.1.
B	04/2023	Hierdie dokument word vrygestel saam met Libero 2023.1 SoC Design Suite sonder veranderinge vanaf v2022.3.
A	12/2022	Aanvanklike Hersiening.

Mikroskyfie FPGA Ondersteuning
Microchip FPGA-produktegroep ondersteun sy produkte met verskeie ondersteuningsdienste, insluitend kliëntediens, kliënte-tegniese ondersteuningsentrum, 'n webwebwerf, en wêreldwye verkoopskantore.
Kliënte word voorgestel om Microchip aanlyn hulpbronne te besoek voordat hulle ondersteuning kontak, aangesien dit baie waarskynlik is dat hul navrae reeds beantwoord is.
Kontak Tegniese Ondersteuningsentrum deur die webwebwerf by www.microchip.com/support. Noem die FPGA-toestelonderdeelnommer, kies toepaslike gevalkategorie en laai ontwerp op files terwyl die skep van 'n tegniese ondersteuning geval.
Kontak Kliëntediens vir nie-tegniese produkondersteuning, soos produkpryse, produkopgraderings, opdateringsinligting, bestellingstatus en magtiging.

• Van Noord-Amerika, skakel 800.262.1060
• Van die res van die wêreld, skakel 650.318.4460
• Faks, van enige plek in die wêreld, 650.318.8044

Mikroskyfie inligting
Die mikroskyfie Webwebwerf
Microchip bied aanlyn ondersteuning via ons webwebwerf by www.microchip.com/. Hierdie webwebwerf word gebruik om te maak files en inligting maklik beskikbaar vir kliënte. Sommige van die beskikbare inhoud sluit in:

• Produkondersteuning – Datablaaie en errata, toepassingsnotas en aample-programme, ontwerphulpbronne, gebruikersgidse en hardeware-ondersteuningsdokumente, nuutste sagtewarevrystellings en argiefsagteware
• Algemene Tegniese Ondersteuning – Gereelde Vrae (Gereelde Vrae), tegniese ondersteuningsversoeke, aanlyn besprekingsgroepe, Mikroskyfie-ontwerpvennootprogramledelys
• Business of Microchip – Produkkieser- en bestelgidse, jongste Microchip-persvrystellings, lys van seminare en geleenthede, lyste van Microchip-verkoopskantore, verspreiders en fabrieksverteenwoordigers

Kennisgewingdiens vir produkverandering
Microchip se kennisgewingdiens vir produkverandering help om kliënte op hoogte te hou van Microchip-produkte. Intekenare sal e-poskennisgewing ontvang wanneer daar veranderinge, opdaterings, hersienings of foute is wat verband hou met 'n spesifieke produkfamilie of ontwikkelingsinstrument van belang. Om te registreer, gaan na www.microchip.com/pcn en volg die registrasie-instruksies.

Kliënte ondersteuning
Gebruikers van Microchip-produkte kan bystand deur verskeie kanale ontvang:

• Verspreider of verteenwoordiger
• Plaaslike Verkoopskantoor
• Ingebedde oplossingsingenieur (ESE)
• Tegniese Ondersteuning

Kliënte moet hul verspreider, verteenwoordiger of ESE kontak vir ondersteuning. Plaaslike verkoopskantore is ook beskikbaar om kliënte te help. 'n Lys van verkoopskantore en liggings is by hierdie dokument ingesluit. Tegniese ondersteuning is beskikbaar deur die webwebwerf by: www.microchip.com/support
Mikroskyfie-toestelle-kodebeskermingsfunksie
Let op die volgende besonderhede van die kodebeskermingsfunksie op Mikroskyfie-produkte:

• Mikroskyfie-produkte voldoen aan die spesifikasies vervat in hul spesifieke mikroskyfie-datablad.
• Microchip glo dat sy familie produkte veilig is wanneer dit op die beoogde manier gebruik word, binne bedryfspesifikasies en onder normale toestande.
• Mikroskyfie waardeer en beskerm sy intellektuele eiendomsregte aggressief. Pogings om die kodebeskermingskenmerke van Microchip-produk te oortree, is streng verbode en kan die Digital Millennium Copyright Act oortree.
• Nóg Microchip nóg enige ander halfgeleiervervaardiger kan die sekuriteit van sy kode waarborg. Kodebeskerming beteken nie dat ons waarborg dat die produk “onbreekbaar” is nie. Kodebeskerming ontwikkel voortdurend. Microchip is daartoe verbind om die kodebeskermingseienskappe van ons produkte voortdurend te verbeter.

Regskennisgewing
Hierdie publikasie en die inligting hierin mag slegs met Mikroskyfie-produkte gebruik word, insluitend om Mikroskyfie-produkte met jou toepassing te ontwerp, te toets en te integreer. Gebruik van hierdie inligting op enige ander wyse oortree hierdie bepalings. Inligting rakende toesteltoepassings word slegs vir u gerief verskaf en kan deur opdaterings vervang word. Dit is jou verantwoordelikheid om te verseker dat jou aansoek aan jou spesifikasies voldoen. Kontak jou plaaslike Microchip-verkoopskantoor vir bykomende ondersteuning of, kry bykomende ondersteuning by www.microchip.com/en-us/support/design-help/client-support-services.
HIERDIE INLIGTING WORD “SOOS IS” DEUR MICROCHIP VERSKAF. MICROCHIP MAAK GEEN VERTOë OF WAARBORGE VAN ENIGE AARD, HETsy UITDRUKKELIJK OF GEÏMPLISEERD, SKRIFTELIK OF MONDELING, STATUTÊR OF ANDERS NIE, VERWANTE MET DIE INLIGTING, INGESLUIT, MAAR NIE BEPERK TOT ENIGE GEÏMPLIESE WAARBORGE, EN NIE BEPERK TOT ENIGE IMPLICIETE WAARBORGE-EN-VERBORGING, SPESIFIEKE DOEL, OF WAARBORGE VERWANT AAN SY TOESTAND, KWALITEIT OF PRESTASIE. IN GEEN GEVAL SAL MICROCHIP AANSPREEKLIK WEES VIR ENIGE INDIREKTE, SPESIALE, STRAF-, TOEVALLE OF GEVOLLIKE VERLIES, SKADE, KOSTE OF UITGAWE VAN ENIGE AARD WAT OOKAL VERWANT IS MET DIE INLIGTING OF DIE GEBRUIK DAARVAN, WANNEER DIE OORSAAK IS, WANNEER OOKAL DIE OORSAAK IS. MOONTLIKHEID OF DIE SKADE IS VOORSIENBAAR. IN DIE VOLSTE MAAT DEUR WET TOEGELAAT, SAL MICROCHIP SE TOTALE AANSPREEKLIKHEID OP ALLE EISE OP ENIGE MANIER VERBAND MET DIE INLIGTING OF DIE GEBRUIK DAARVAN NIE DIE BEDRAG FOOIE, INDIEN ENIGE, WAARVOOR U DIREKS AAN DIE INFORMASIE BETAAL HET, OORSKRYF NIE.
Die gebruik van Mikroskyfie-toestelle in lewensondersteunings- en/of veiligheidstoepassings is geheel en al op die koper se risiko, en die koper stem in om Mikroskyfie te verdedig, te vrywaar en skadeloos te hou teen enige en alle skade, aanklagte, regsgedinge of uitgawes wat uit sodanige gebruik voortspruit. Geen lisensies word, implisiet of andersins, onder enige mikroskyfie intellektuele eiendomsregte oorgedra nie, tensy anders vermeld.
Handelsmerke
Die mikroskyfie naam en logo, die mikroskyfie logo, Adaptec, AVR, AVR logo, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStylus, maXTouch, MediaLB, megaAVR, Microsemi, Microsemi logo, MOST, MOST logo, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32 logo, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST Logo, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron en XMEGA is geregistreerde handelsmerke van Microchip Technology Incorporated in die VSA en ander lande.
AgileSwitch, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed ​​Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, ProASIC Plus-logo, Quiet-Wire, SmartFusion, SyncWorld, TimeCesium, TimeHub, TimePictra, TimeProvider en ZL is geregistreerde handelsmerke van Microchip Technology Incorporated in die V.S.A.
Aangrensende sleutelonderdrukking, AKS, Analoog-vir-die-Digitale Ouderdom, Enige Kapasitor, AnyIn, AnyOut, Augmented Switching, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net, Dynamic Average Matching, Dynamic , DAM, ECAN, Espresso T1S, EtherGREEN, EyeOpen, GridTime, IdealBridge, IGaT, In-Circuit Serial Programmering, ICSP, INICnet, Intelligente Paralleling, IntelliMOS, Inter-Chip Connectivity, JitterBlocker, Knob-on-Display, MarginLinko, maxCrypto maksView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified logo, MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS 7, PowerSmart, PureSilicon , QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance , Trusted Time, TSHARC, Turing, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect en ZENA is handelsmerke van Microchip Technology Incorporated in die VSA en ander lande.
SQTP is 'n diensmerk van Microchip Technology Incorporated in die VSA
Die Adaptec-logo, Frequency on Demand, Silicon Storage Technology en Symmcom is geregistreerde handelsmerke van Microchip Technology Inc. in ander lande.
GestIC is 'n geregistreerde handelsmerk van Microchip Technology Germany II GmbH & Co. KG, 'n filiaal van Microchip Technology Inc., in ander lande.
Alle ander handelsmerke wat hierin genoem word, is die eiendom van hul onderskeie maatskappye.
2024, Microchip Technology Incorporated en sy filiale. Alle regte voorbehou.
ISBN: 978-1-6683-0183-8
Gehaltebestuurstelsel
Vir inligting rakende Microchip se kwaliteitbestuurstelsels, besoek asseblief www.microchip.com/quality.
Wêreldwye verkope en diens

AMERIKA	ASIA/PASIFIK	ASIA/PASIFIK	EUROPA
Korporatiewe Kantoor 2355 West Chandler Blvd. Chandler, AZ 85224-6199 Tel: 480-792-7200 Faks: 480-792-7277 Tegniese ondersteuning: www.microchip.com/support Web Adres: www.microchip.com Atlanta Duluth, GA Tel: 678-957-9614 Faks: 678-957-1455 Austin, TX Tel: 512-257-3370 Boston Westborough, MA Tel: 774-760-0087 Faks: 774-760-0088 Chicago Itasca, IL Tel: 630-285-0071 Faks: 630-285-0075 Dallas Addison, TX Tel: 972-818-7423 Faks: 972-818-2924 Detroit Novi, MI Tel: 248-848-4000 Houston, TX Tel: 281-894-5983 Indianapolis Noblesville, IN Tel: 317-773-8323 Faks: 317-773-5453 Tel: 317-536-2380 Los Angeles Missie Viejo, CA Tel: 949-462-9523 Faks: 949-462-9608 Tel: 951-273-7800 Raleigh, NC Tel: 919-844-7510 New York, NY Tel: 631-435-6000 San Jose, CA Tel: 408-735-9110 Tel: 408-436-4270 Kanada – Toronto Tel: 905-695-1980 Faks: 905-695-2078	Australië – Sydney Tel: 61-2-9868-6733 China – Beijing Tel: 86-10-8569-7000 China – Chengdu Tel: 86-28-8665-5511 China – Chongqing Tel: 86-23-8980-9588 China – Dongguan Tel: 86-769-8702-9880 China – Guangzhou Tel: 86-20-8755-8029 China – Hangzhou Tel: 86-571-8792-8115 China – Hong Kong SAR Tel: 852-2943-5100 China – Nanjing Tel: 86-25-8473-2460 China – Qingdao Tel: 86-532-8502-7355 China – Sjanghai Tel: 86-21-3326-8000 China – Shenyang Tel: 86-24-2334-2829 China – Shenzhen Tel: 86-755-8864-2200 China – Suzhou Tel: 86-186-6233-1526 China – Wuhan Tel: 86-27-5980-5300 China – Xian Tel: 86-29-8833-7252 China – Xiamen Tel: 86-592-2388138 China – Zhuhai Tel: 86-756-3210040	Indië – Bangalore Tel: 91-80-3090-4444 Indië – Nieu-Delhi Tel: 91-11-4160-8631 Indië - Pune Tel: 91-20-4121-0141 Japan – Osaka Tel: 81-6-6152-7160 Japan – Tokio Tel: 81-3-6880- 3770 Korea – Daegu Tel: 82-53-744-4301 Korea – Seoel Tel: 82-2-554-7200 Maleisië – Kuala Lumpur Tel: 60-3-7651-7906 Maleisië – Penang Tel: 60-4-227-8870 Filippyne - Manila Tel: 63-2-634-9065 Singapoer Tel: 65-6334-8870 Taiwan – Hsin Chu Tel: 886-3-577-8366 Taiwan – Kaohsiung Tel: 886-7-213-7830 Taiwan – Taipei Tel: 886-2-2508-8600 Thailand – Bangkok Tel: 66-2-694-1351 Viëtnam – Ho Chi Minh Tel: 84-28-5448-2100	Oostenryk – Wels Tel: 43-7242-2244-39 Faks: 43-7242-2244-393 Denemarke – Kopenhagen Tel: 45-4485-5910 Faks: 45-4485-2829 Finland – Espoo Tel: 358-9-4520-820 Frankryk – Parys Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Duitsland – Garching Tel: 49-8931-9700 Duitsland – Haan Tel: 49-2129-3766400 Duitsland – Heilbronn Tel: 49-7131-72400 Duitsland – Karlsruhe Tel: 49-721-625370 Duitsland – München Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Duitsland – Rosenheim Tel: 49-8031-354-560 Israel – Hod Hasharon Tel: 972-9-775-5100 Italië - Milaan Tel: 39-0331-742611 Faks: 39-0331-466781 Italië – Padova Tel: 39-049-7625286 Nederland – Drunen Tel: 31-416-690399 Faks: 31-416-690340 Noorweë – Trondheim Tel: 47-72884388 Pole - Warskou Tel: 48-22-3325737 Roemenië – Boekarest Tel: 40-21-407-87-50 Spanje - Madrid Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Swede – Goteberg Tel: 46-31-704-60-40 Swede – Stockholm Tel: 46-8-5090-4654 VK – Wokingham Tel: 44-118-921-5800 Faks: 44-118-921-5820

Dokumente / Hulpbronne

MICROCHIP DS00004807F PolarFire Familie FPGA Custom Flow [pdf] Gebruikersgids DS00004807F PolarFire Family FPGA Custom Flow, DS00004807F, PolarFire Family FPGA Custom Flow, Family FPGA Custom Flow, Custom Flow, Flow

Verwysings

• Gebruikershandleiding