Guide d'utilisation du flux personnalisé FPGA de la famille PolarFire
Libero SoC v2024.2

Introduction (Poser une question)

Le logiciel Libero System-on-Chip (SoC) offre un environnement de conception FPGA (Field Programmable Gate Array) entièrement intégré. Cependant, certains utilisateurs pourraient souhaiter utiliser des outils de synthèse et de simulation tiers en dehors de l'environnement Libero SoC. Libero peut désormais être intégré à l'environnement de conception FPGA. Il est recommandé d'utiliser Libero SoC pour gérer l'ensemble du processus de conception FPGA.
Ce guide d'utilisation décrit le flux personnalisé pour les composants PolarFire et la famille PolarFire SoC, un processus permettant d'intégrer Libero dans le cadre d'un flux de conception FPGA plus large. Familles de composants prises en charge® Le tableau suivant répertorie les familles de composants prises en charge par Libero SoC. Cependant, certaines informations de ce guide peuvent ne s'appliquer qu'à une famille de composants spécifique. Dans ce cas, ces informations sont clairement identifiées.
Tableau 1. Familles de périphériques prises en charge par Libero SoC

Famille d'appareils	Description
PolarFire®	Les FPGA PolarFire offrent la puissance la plus faible du secteur à des densités moyennes avec une sécurité et une fiabilité exceptionnelles.
SoC PolarFire	PolarFire SoC est le premier FPGA SoC doté d'un cluster CPU RISC-V déterministe et cohérent et d'un sous-système de mémoire L2 déterministe permettant des applications Linux® et en temps réel.

Surview (Poser une question)

Libero SoC offre un environnement de conception de bout en bout entièrement intégré pour le développement de SoC et de FPGA, ainsi que la flexibilité nécessaire pour exécuter des synthèses et des simulations avec des outils tiers en dehors de l'environnement Libero SoC. Cependant, certaines étapes de conception doivent rester dans l'environnement Libero SoC.
Le tableau suivant répertorie les principales étapes du flux de conception FPGA et indique les étapes pour lesquelles Libero SoC doit être utilisé.
Tableau 1-1. Flux de conception FPGA

Étape du flux de conception	Doit utiliser Libero	Description
Entrée de conception : HDL	Non	Utilisez un outil d'édition/vérification HDL tiers en dehors de Libero® SoC si vous le souhaitez.
Entrée de conception : configurateurs	Oui	Créez le premier projet Libero pour la génération de composants principaux du catalogue IP.
Génération automatique de contraintes PDC/SDC	Non	Les contraintes dérivées nécessitent toutes du HDL files et un utilitaire derive_constraints lorsqu'il est exécuté en dehors de Libero SoC, comme décrit dans l'annexe C — Dériver les contraintes.
Simulation	Non	Utilisez un outil tiers en dehors de Libero SoC, si vous le souhaitez. Nécessite le téléchargement de bibliothèques de simulation précompilées pour le périphérique cible, le simulateur cible et la version cible de Libero utilisée pour l'implémentation backend.
Synthèse	Non	Utilisez un outil tiers en dehors de Libero SoC si vous le souhaitez.
Mise en œuvre de la conception : gérer les contraintes, compiler la liste des réseaux, placer et acheminer (voir au verso)view)	Oui	Créez un deuxième projet Libero pour l'implémentation du backend.
Vérification de la synchronisation et de l'alimentation	Oui	Restez dans le deuxième projet Libero.
Configurer les données d'initialisation de conception et les mémoires	Oui	Utilisez cet outil pour gérer différents types de mémoires et concevoir l'initialisation dans l'appareil. Restez dans le deuxième projet.
Programmation File Génération	Oui	Restez dans le deuxième projet.

Important : vous doit télécharger les bibliothèques précompilées disponibles sur le Bibliothèques de simulation précompilées page pour utiliser un simulateur tiers.
Dans un flux FPGA Fabric pur, entrez votre conception à l'aide d'une entrée HDL ou schématique et transmettez-la directement
aux outils de synthèse. Le flux est toujours pris en charge. Les FPGA PolarFire et PolarFire SoC ont des performances significatives.
blocs IP propriétaires nécessitant l'utilisation de cœurs de configuration (SgCores) de l'IP Libero SoC
Catalogue. Un traitement spécifique est requis pour tous les blocs intégrant des fonctionnalités SoC :

• Feu polaire
  – PF_UPROM
  – SERVICES_SYSTEM_PF
  – PF_CCC
  – PF CLK DIV
  – PF_CRYPTO
  – PF_DRI
  – PF_INIT_MONITOR
  – PF_NGMUX
  – PF_OSC
  – RAM (TPSRAM, DPSRAM, URAM)
  – PF_SRAM_AHBL_AXI
  – PF_XCVR_ERM
  – PF_XCVR_REF_CLK
  – PF_TX_PLL
  – PF_PCIE
  – PF_IO
  – PF_IOD_CDR
  – PF_IOD_CDR_CCC
  – PF_IOD_GENERIC_RX
  – PF_IOD_GENERIC_TX
  – PF_IOD_GENERIC_TX_CCC
  – PF_RGMII_TO_GMII
  – PF_IOD_OCTAL_DDR
  – PF_DDR3
  – PF_DDR4
  – PF_LPDDR3
  – PF_QDR
  – PF_CORESMARTBERT
  – PF_TAMPER
  – PF_TVS, et ainsi de suite.

Outre les SgCores répertoriés précédemment, de nombreuses IP logicielles DirectCore sont disponibles pour les familles de périphériques PolarFire et PolarFire SoC dans le catalogue Libero SoC qui utilisent les ressources de la structure FPGA.
Pour la saisie de conception, si vous utilisez l'un des composants précédents, vous devez utiliser Libero SoC pour une partie de la saisie (configuration des composants), mais vous pouvez poursuivre le reste de votre saisie (saisie HDL, etc.) en dehors de Libero. Pour gérer le flux de conception FPGA en dehors de Libero, suivez les étapes décrites dans la suite de ce guide.
1.1 Cycle de vie des composants (Poser une question)
Les étapes suivantes décrivent le cycle de vie d’un composant SoC et fournissent des instructions sur la façon de gérer les données.

1. Générez le composant à l'aide de son configurateur dans Libero SoC. Les types de données suivants sont générés :
   – HDL files
   - Mémoire files
   – Stimulus et simulation files
   – Composant SDC file
2. Pour le HDL files, instanciez-les et intégrez-les dans le reste de la conception HDL à l'aide de l'outil/processus de saisie de conception externe.
3. Mémoire d'alimentation files et stimulus files à votre outil de simulation.
4. Composante d'approvisionnement SDC file Outil de génération de contraintes. Voir l'annexe C – Dériver des contraintes pour plus de détails.
5. Vous devez créer un deuxième projet Libero, dans lequel vous importez la netlist post-synthèse et les métadonnées de vos composants, complétant ainsi la connexion entre ce que vous avez généré et ce que vous programmez.

1.2 Création du projet Libero SoC (Poser une question)
Certaines étapes de conception doivent être exécutées dans l'environnement Libero SoC (tableau 1-1). Pour ce faire, vous devez créer deux projets Libero SoC. Le premier projet sert à la configuration et à la génération des composants de conception, et le second à l'implémentation physique de la conception de niveau supérieur.
1.3 Flux personnalisé (Poser une question)
La figure suivante montre :

• Libero SoC peut être intégré dans le cadre du flux de conception FPGA plus large avec les outils de synthèse et de simulation tiers en dehors de l'environnement Libero SoC.
• Différentes étapes interviennent dans le flux, depuis la création du design et la couture jusqu'à la programmation de l'appareil.
• L'échange de données (entrées et sorties) qui doit se produire à chaque étape du flux de conception.

Conseil:

1. SNVM.cfg, UPROM.cfg
2. *.mem file génération pour la simulation : pa4rtupromgen.exe prend UPROM.cfg comme entrée et génère UPROM.mem.

Voici les étapes du flux personnalisé :

1. Configuration et génération des composants :
   a. Créer un premier projet Libero (pour servir de projet de référence).
   b. Sélectionnez le noyau dans le catalogue. Double-cliquez dessus pour lui attribuer un nom et le configurer.
   Cela exporte automatiquement les données des composants et files. Un manifeste de composant est également généré. Consultez la section « Manifestes de composant » pour plus de détails. Pour plus d'informations, consultez la section « Configuration des composants ».
2. Complétez votre conception RTL en dehors de Libero :
   a. Instancier le composant HDL files.
   b. L'emplacement du HDL files est répertorié dans les manifestes des composants files.
3. Générer des contraintes SDC pour les composants. Utiliser l'utilitaire « Dériver les contraintes » pour générer la contrainte temporelle. file(SDC) basé sur :
   a. Composant HDL files
   b. Composant SDC files
   c. Utilisateur HDL files
   Pour plus de détails, voir l’annexe C — Dériver les contraintes.
4. Outil de synthèse/outil de simulation :
   a. Obtenez du HDL files, stimulus files et les données des composants provenant des emplacements spécifiques comme indiqué dans les manifestes des composants.
   b. Synthétiser et simuler la conception avec des outils tiers en dehors de Libero SoC.
5. Créez votre deuxième projet Libero (Implémentation).
6. Supprimez la synthèse de la chaîne d'outils de flux de conception (Projet > Paramètres du projet > Flux de conception > décochez la case Activer la synthèse).
7. Importer la source de conception files (netlist *.vm post-synthèse de l'outil de synthèse) :
   – Importer la netlist post-synthèse *.vm (File>Importer> Liste d'interconnexions Verilog synthétisée (VM)).
   – Métadonnées du composant *.cfg files pour uPROM et/ou sNVM.
8. Importez n'importe quel composant de bloc Libero SoC files. Le bloc files doit être dans le fichier *.cxz file format.
   Pour plus d'informations sur la création d'un bloc, voir Guide d'utilisation du PolarFire Block Flow.
9. Importer les contraintes de conception :
   – Contrainte d'importation d'E/S files (Gestionnaire de contraintes > Attributs d'E/S > Importer).
   – Importer le plan d'étage *.pdc files (Gestionnaire de contraintes > Planificateur d'étages > Importer).
   – Importer la contrainte de temps *.sdc files (Gestionnaire de contraintes > Temporisation > Importer). Importer le SDC file généré via l'outil Dériver les contraintes.
   – Contrainte d'importation *.ndc files (Gestionnaire de contraintes > NetlistAttributes > Importer), le cas échéant.
10. Contrainte file et association d'outils
    – Dans le gestionnaire de contraintes, associez le fichier *.pdc files pour placer et acheminer, le *.sdc files pour placer, acheminer et vérifier les horaires, ainsi que le fichier *.ndc files pour compiler la netlist.
11. Mise en œuvre complète de la conception
    – Placer et acheminer, vérifier le timing et la puissance, configurer les données d'initialisation de conception et les mémoires, et programmer file génération.
12. Valider la conception
    – Valider la conception sur FPGA et déboguer si nécessaire à l’aide des outils de conception fournis avec la suite de conception Libero SoC.

Configuration des composants (Poser une question)

La première étape du flux personnalisé consiste à configurer vos composants à l'aide d'un projet de référence Libero (également appelé « premier projet Libero » dans le tableau 1-1). Dans les étapes suivantes, vous utiliserez les données de ce projet de référence.
Si vous utilisez des composants répertoriés précédemment, sous la rubrique Plus deview dans votre conception, effectuez les étapes décrites dans cette section.
Si vous n'utilisez aucun des composants ci-dessus, vous pouvez écrire votre RTL en dehors de Libero et l'importer directement dans vos outils de synthèse et de simulation. Vous pouvez ensuite passer à la section post-synthèse et importer uniquement votre netlist *.vm post-synthèse dans votre projet d'implémentation Libero final (également appelé deuxième projet Libero dans le tableau 1-1).
2.1 Configuration des composants à l'aide de Libero (Poser une question)
Après avoir sélectionné les composants à utiliser dans la liste précédente, effectuez les étapes suivantes :

1. Créez un nouveau projet Libero (configuration et génération de base) : sélectionnez l'appareil et la famille sur lesquels vous ciblez votre conception finale.
2. Utilisez un ou plusieurs des cœurs mentionnés dans Custom Flow.
   a. Créez un SmartDesign et configurez le noyau souhaité et instanciez-le dans le composant SmartDesign.
   b. Promouvez toutes les épingles au niveau supérieur.
   c. Générer le SmartDesign.
   d. Double-cliquez sur l'outil Simuler (option Pré-synthèse, Post-synthèse ou Post-mise en page) pour lancer le simulateur. Vous pouvez le quitter après son lancement. Cette étape génère la simulation. files nécessaire à votre projet.

Astuce : Vous vous devez effectuer cette étape si vous souhaitez simuler votre conception en dehors de Libero.
Pour plus d'informations, consultez Simulation de votre conception.
e. Enregistrez votre projet : il s’agit de votre projet de référence.
2.2 Manifestes des composants (Poser une question)
Lorsque vous générez vos composants, un ensemble de files est généré pour chaque composant. Le rapport de manifeste de composant détaille l'ensemble des fileLes données générées sont utilisées à chaque étape (synthèse, simulation, génération de micrologiciel, etc.). Ce rapport indique l'emplacement de toutes les données générées. files nécessaires pour exécuter le flux personnalisé. Vous pouvez accéder au manifeste du composant dans la section « Rapports » : cliquez sur « Conception > Rapports » pour ouvrir l'onglet « Rapports ». Dans cet onglet, vous trouverez un ensemble de fichiers manifest.txt. files (Plus deview), un pour chaque composant que vous avez généré.
Astuce : vous devez définir un composant ou un module comme « root » pour voir le manifeste du composant file contenu dans l'onglet Rapports.
Alternativement, vous pouvez accéder au rapport de manifeste individuel files pour chaque composant principal généré ou composant SmartDesign à partir de /composant/travail/ / / _manifest.txt ou /composant/travail/ / _manifest.txt. Vous pouvez également accéder au manifeste. file contenu de chaque composant généré à partir du nouvel onglet Composants dans Libero, où le file les emplacements sont mentionnés par rapport au répertoire du projet.Concentrez-vous sur les rapports de manifeste de composant suivants :

• Si vous avez instancié des cœurs dans un SmartDesign, lisez le file _manifeste.txt.
• Si vous avez créé des composants pour les cœurs, lisez le _manifeste.txt.

Vous devez utiliser tous les rapports de manifestes de composants qui s'appliquent à votre conception. Par exempleample, si votre projet a un SmartDesign avec un ou plusieurs composants principaux instanciés et que vous avez l'intention de les utiliser tous dans votre conception finale, vous devez alors sélectionner files répertoriés dans les rapports Manifestes de composants de tous ces composants à utiliser dans votre flux de conception.
2.3 Interprétation du manifeste Filel (Poser une question)
Lorsque vous ouvrez un manifeste de composant file, vous voyez des chemins vers files dans votre projet Libero et des pointeurs indiquant où les utiliser dans le flux de conception. Vous pourriez rencontrer les types suivants files dans un manifeste file:

• Source HDL files pour tous les outils de synthèse et de simulation
• Stimulus files pour tous les outils de simulation
• Contrainte files

Voici le manifeste d'un composant principal de PolarFire.Chaque type de file est nécessaire en aval de votre processus de conception. Les sections suivantes décrivent l'intégration de files du manifeste dans votre flux de conception.

Génération de contraintes (Poser une question)

Lors de la configuration et de la génération, assurez-vous d'écrire/générer la contrainte SDC/PDC/NDC files pour la conception afin de les transmettre aux outils de synthèse, de placement et d'acheminement et de vérification du timing.
Utilisez l'utilitaire Dériver des contraintes en dehors de l'environnement Libero pour générer des contraintes au lieu de les écrire manuellement. Pour utiliser l'utilitaire Dériver des contraintes en dehors de l'environnement Libero, vous devez :

• Contrainte utilisateur HDL, composant HDL et composant SDC files
• Spécifiez le module de niveau supérieur
• Spécifiez l'emplacement où générer la contrainte dérivée files

Les contraintes du composant SDC sont disponibles sous /composant/travail/ / / répertoire après configuration et génération du composant.
Pour plus de détails sur la manière de générer des contraintes pour votre conception, consultez l’annexe C — Dériver des contraintes.

Synthétiser votre conception (Poser une question)

L’une des principales fonctionnalités du Custom Flow est de vous permettre d’utiliser une synthèse tierce
outil externe à Libero. Le flux personnalisé prend en charge l'utilisation de Synopsys SynplifyPro. Pour synthétiser votre
projet, utilisez la procédure suivante :

1. Créez un nouveau projet dans votre outil de synthèse, en ciblant la même famille d'appareils, la même matrice et le même package que le projet Libero que vous avez créé.
   a. Importez votre propre RTL filecomme vous le faites normalement.
   b. Définissez la sortie de synthèse sur Verilog structurel (.vm).
   Astuce : Structurel Verilog (.vm) est le seul format de sortie de synthèse pris en charge dans PolarFire.
2. Importer un composant HDL files dans votre projet de synthèse :
   a. Pour chaque rapport de manifestes de composants : pour chaque file sous source HDL files pour tous les outils de synthèse et de simulation, importez le file dans votre projet de synthèse.
3. Importer le file polarfire_syn_comps.v (si vous utilisez Synopsys Synplify) de
   Emplacement d'installation>/data/aPA5M sur votre projet Synthesis.
4. Importer le SDC précédemment généré file via l'outil Contrainte dérivée (voir annexe
   COMMEamples contraintes SDC) dans l'outil de synthèse. Cette contrainte file contraint l'outil de synthèse à réaliser la clôture temporelle avec moins d'efforts et moins d'itérations de conception.

Important: 

• Si vous prévoyez d'utiliser le même *.sdc file Pour contraindre les contraintes Place-and-Route lors de la phase d'implémentation de la conception, vous devez importer ce fichier *.sdc dans le projet de synthèse. Cela permet de garantir l'absence de discordance entre les noms d'objets de conception dans la netlist synthétisée et les contraintes Place-and-Route lors de la phase d'implémentation du processus de conception. Si vous n'incluez pas ce fichier *.sdc, file dans l'étape de synthèse, la netlist générée à partir de la synthèse peut échouer à l'étape de placement et d'acheminement en raison de non-concordances de noms d'objets de conception.
  a. Importez les attributs de la liste d'interconnexions *.ndc, le cas échéant, dans l'outil de synthèse.
  b. Exécuter la synthèse.
• L'emplacement de la sortie de votre outil de synthèse contient la netlist *.vm file Synthèse post-générée. Vous devez importer la netlist dans le projet d'implémentation Libero pour poursuivre le processus de conception.

Simulation de votre conception (Poser une question)

Pour simuler votre conception en dehors de Libero (c'est-à-dire en utilisant votre propre environnement de simulation et simulateur), procédez comme suit :

1. Conception Files:
   a. Simulation de pré-synthèse :
   • Importez votre RTL dans votre projet de simulation.
   • Pour chaque rapport de manifestes de composants.
   – Importer chaque file sous source HDL files pour tous les outils de synthèse et de simulation dans votre projet de simulation.
   • Compilez-les files selon les instructions de votre simulateur.
   b. Simulation post-synthèse :
   • Importez votre netlist *.vm post-synthèse (générée dans Synthesizing Your Design) dans votre projet de simulation et compilez-la.
   c. Simulation post-mise en page :
   • Commencez par finaliser la mise en œuvre de votre conception (voir Mise en œuvre de votre conception). Assurez-vous que votre projet Libero final est en phase de post-mise en page.
   • Double-cliquez sur Générer BackAnnotated Files dans la fenêtre Libero Design Flow. Il génère deux files:
   /designer/ / _ba.v/vhd /designer/
   / _ba.sdf
   • Importez ces deux éléments files dans votre outil de simulation.
2. Stimulus et configuration files:
   a. Pour chaque rapport de manifestes de composants :
   • Copier tout files sous le stimulus Files pour toutes les sections Outils de simulation dans le répertoire racine de votre projet de simulation.
   b. Assurez-vous que tout Tcl fileLes actions dans les listes précédentes (à l'étape 2.a) sont exécutées en premier, avant le début de la simulation.
   c. UPROM.mem : Si vous utilisez le noyau UPROM dans votre conception avec l'option Utiliser le contenu pour la simulation activée pour un ou plusieurs clients de stockage de données que vous souhaitez simuler, vous devez utiliser l'exécutable pa4rtupromgen (pa4rtupromgen.exe sous Windows) pour générer l'UPROM.mem file. L'exécutable pa4rtupromgen prend l'UPROM.cfg file comme entrées via un script Tcl file et génère l'UPROM.mem file requis pour les simulations. Ce fichier UPROM.mem file doit être copié dans le dossier de simulation avant l'exécution de la simulation. Un exampUn fichier illustrant l'utilisation de l'exécutable pa4rtupromgen est fourni dans les étapes suivantes. Le fichier UPROM.cfg file est disponible dans l'annuaire /composant/travail/ / dans le projet Libero que vous avez utilisé pour générer le composant UPROM.
   d. snvm.mem : si vous utilisez le noyau des services système dans votre conception et que vous avez configuré l'onglet sNVM dans le noyau avec l'option Utiliser le contenu pour la simulation activée pour un ou plusieurs clients que vous souhaitez simuler, un snvm.mem file est généré automatiquement pour
   le répertoire /composant/travail/ / dans le projet Libero utilisé pour générer le composant Services système. Ce fichier snvm.mem file doit être copié dans le dossier de simulation avant l'exécution de la simulation.
3. Créez un dossier de travail et un sous-dossier nommé simulation sous le dossier de travail.
   L'exécutable pa4rtupromgen s'attend à la présence du sous-dossier de simulation dans le dossier de travail et le script *.tcl est placé dans le sous-dossier de simulation.
4. Copiez le fichier UPROM.cfg file du premier projet Libero créé pour la génération de composants dans le dossier de travail.
5. Collez les commandes suivantes dans un script *.tcl et placez-le dans le dossier de simulation créé à l'étape 3.
   Sample *.tcl pour les appareils PolarFire et PolarFire Soc Family pour générer URPOM.mem file
   à partir de UPROM.cfg
   définir_périphérique -fam -mourir -paquet
   set_input_cfg -chemin
   set_sim_mem -cheminFile/UPROM.mem>
   gen_sim -use_init faux
   Pour connaître le nom interne approprié à utiliser pour la matrice et le package, consultez le fichier *.prjx file du premier projet Libero (utilisé pour la génération de composants).
   L'argument use_init doit être défini sur false.
   Utilisez la commande set_sim_mem pour spécifier le chemin d'accès à la sortie file UPROM.mem c'est à dire
   généré lors de l'exécution du script file avec l'exécutable pa4rtupromgen.
6. À l’invite de commande ou au terminal Cygwin, accédez au répertoire de travail créé à l’étape 3.
   Exécutez la commande pa4rtupromgen avec l’option–script et transmettez-lui le script *.tcl créé à l’étape précédente.
   Pour Windows
   /designer/bin/pa4rtupromgen.exe \
   –script./simulation/ .tcl
   Pour Linux :
   /bin/pa4rtupromgen
   –script./simulation/ .tcl
7. Après l'exécution réussie de l'exécutable pa4rtupromgen, vérifiez que le fichier UPROM.mem file est généré à l'emplacement spécifié dans la commande set_sim_mem dans le script *.tcl.
8. Pour simuler le sNVM, copiez le snvm.mem file De votre premier projet Libero (utilisé pour la configuration des composants) vers le dossier de simulation principal de votre projet pour exécuter la simulation (en dehors du SoC Libero). Pour simuler le contenu de l'UPROM, copiez le fichier UPROM.mem généré. file dans le dossier de simulation de niveau supérieur de votre projet de simulation pour exécuter la simulation (en dehors de Libero SoC).

Important : Pour Pour simuler les fonctionnalités des composants SoC, téléchargez les bibliothèques de simulation PolarFire précompilées et importez-les dans votre environnement de simulation comme décrit ici. Pour plus de détails, consultez l'annexe B : Importation de bibliothèques de simulation dans l'environnement de simulation.

Mise en œuvre de votre conception (Poser une question)

Après avoir terminé la simulation de synthèse et de post-synthèse dans votre environnement, vous devez à nouveau utiliser Libero pour implémenter physiquement votre conception, exécuter l'analyse de synchronisation et de puissance et générer votre programmation. file.

1. Créez un nouveau projet Libero pour l'implémentation physique et la mise en page de la conception. Assurez-vous de cibler le même périphérique que dans le projet de référence créé dans la configuration des composants.
2. Après la création du projet, supprimez Synthesis de la chaîne d'outils dans la fenêtre Design Flow (Projet > Paramètres du projet > Design Flow > Décochez Activer la synthèse).
3.  Importez votre post-synthèse *.vm file dans ce projet, (File > Importer > Liste d'interconnexions Verilog synthétisée (VM)).
   Conseil : il est recommandé de créer un lien vers ceci file, de sorte que si vous resynthétisez votre conception, Libero utilise toujours la dernière netlist post-synthèse.
   a. Dans la fenêtre Hiérarchie de conception, notez le nom du module racine.
4. Importez les contraintes dans le projet Libero. Utilisez le gestionnaire de contraintes pour importer les contraintes *.pdc/*.sdc/*.ndc.
   a. Contrainte d'importation d'E/S *.pdc files (Gestionnaire de contraintes > Attributs d'E/S > Importer).
   b. Importer la contrainte Floorplanning *.pdc files (Gestionnaire de contraintes > Planificateur d'étages > Importer).
   c. Importer la contrainte de temps *.sdc files (Gestionnaire de contraintes > Temporisation > Importer). Si votre conception comporte l'un des cœurs listés dans Plus deview, assurez-vous d'importer le SDC file généré via l'outil de contrainte dérivée.
   d. Importer la contrainte *.ndc files (Gestionnaire de contraintes > Attributs de la netlist > Importer).
5. Associer les contraintes Files pour concevoir des outils.
   a. Ouvrez le Gestionnaire de contraintes (Gérer les contraintes > Ouvrir Gérer les contraintes View).
   Cochez la case Vérification du placement, de l'itinéraire et du timing à côté de la contrainte file établir une contrainte file et l'association d'outils. Associez la contrainte *.pdc à Place-and-Route et la contrainte *.sdc à Place-and-Route et à Timing Verification. Associez la contrainte *.ndc file pour compiler la netlist.
   Astuce : Si Place and Route échoue avec cette contrainte *.sdc file, puis importez ce même *.sdc file synthétiser et ré-exécuter la synthèse.
6. Cliquez sur Compiler la liste d'interconnexions, puis sur Placer et acheminer pour terminer l'étape de mise en page.
7. L'outil « Configurer les données et mémoires d'initialisation de conception » permet d'initialiser des blocs de conception, tels que LSRAM, µSRAM, XCVR (émetteurs-récepteurs) et PCIe, à l'aide de données stockées dans une µPROM non volatile, une sNVM ou une mémoire Flash SPI externe. Cet outil dispose des onglets suivants pour définir la séquence d'initialisation de conception, les clients d'initialisation et les clients de données utilisateur.
   – Onglet Initialisation de la conception
   – Onglet µPROM
   – onglet sNVM
   – Onglet Flash SPI
   – Onglet RAM Fabric
   Utilisez les onglets de l’outil pour configurer les données d’initialisation de conception et les mémoires.Une fois la configuration terminée, effectuez les étapes suivantes pour programmer les données d'initialisation :
   • Générer des clients d'initialisation
   • Générer ou exporter le flux binaire
   • Programmer l'appareil
   Pour plus d'informations sur l'utilisation de cet outil, consultez le Guide d'utilisation du flux de conception Libero SoC. Pour plus d'informations sur les commandes Tcl permettant de configurer les différents onglets de l'outil et de spécifier la configuration mémoire, consultez le Guide d'utilisation du flux de conception Libero SoC. files (*.cfg), voir Guide de référence des commandes Tcl.
8. Générer une programmation File à partir de ce projet et utilisez-le pour programmer votre FPGA.

Annexe A—Samples contraintes de la SDC (Poser une question

Libero SoC génère des contraintes de synchronisation SDC pour certains cœurs IP, tels que CCC, OSC, Transceiver, etc. Transmettre ces contraintes SDC aux outils de conception augmente les chances de respecter la clôture temporelle avec moins d'efforts et moins d'itérations de conception. Le chemin hiérarchique complet depuis l'instance de niveau supérieur est fourni pour tous les objets de conception référencés dans les contraintes.
7.1 Contraintes temporelles SDC (Poser une question)
Dans le projet de référence principal Libero IP, cette contrainte SDC de niveau supérieur file est disponible à partir du Gestionnaire de contraintes (Flux de conception > Ouvrir Gérer les contraintes) View >Timing > Dériver les contraintes).
Important : voir ce file Pour définir les contraintes SDC si votre conception contient des composants CCC, OSC, Transceiver et autres. Modifiez le chemin hiérarchique complet, si nécessaire, pour qu'il corresponde à votre hiérarchie de conception ou utilisez l'utilitaire Derive_Constraints et les étapes de l'annexe C – Dériver les contraintes au niveau du composant SDC. file.
Sauver le file vers un nom différent et importer le SDC file à l'outil de synthèse, à l'outil Place-and-Route et aux vérifications de synchronisation, comme pour toute autre contrainte SDC files.
7.1.1 SDC dérivé File (Poser une question)
# Ce file a été généré sur la base de la source SDC suivante files:
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_CCC_C0/PF_CCC_C0_0/PF_CCC_C0_PF_CCC_C0_0_PF_CCC.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
CLK_DIV/CLK_DIV_0/CLK_DIV_CLK_DIV_0_PF_CLK_DIV.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
TRANSMIT_PLL/TRANSMIT_PLL_0/TRANSMIT_PLL_TRANSMIT_PLL_0_PF_TX_PLL.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
DMA_INITIATOR/DMA_INITIATOR_0/DMA_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
FIC0_INITIATOR/FIC0_INITIATOR_0/FIC0_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
ICICLE_MSS/ICICLE_MSS.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_PCIE_C0/PF_PCIE_C0_0/PF_PCIE_C0_PF_PCIE_C0_0_PF_PCIE.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PCIE_INITIATOR/PCIE_INITIATOR_0/PCIE_INITIATOR.sdc
# /drive/aPA5M/cores/constraints/osc_rc160mhz.sdc
# *** Toute modification apportée à ceci file sera perdu si les contraintes dérivées sont réexécutées. ***
create_clock -name {CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK} -période 6.25
[ get_pins { HORLOGES_ET_RÉINITIALISATIONS_inst_0/OSCILLATEUR_160MHz_inst_0/OSCILLATEUR_160MHz_0/
I_OSC_160/CLK } ] create_clock -name {REF_CLK_PAD_P} -period 10 [ get_ports { REF_CLK_PAD_P } ] create_clock -name {HORLOGES_ET_RÉINITIALISATIONS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/
DIV_CLK} - période 8
[ get_pins { HORLOGES_ET_RÉINITIALISATIONS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/DIV_CLK } ] create_generated_clock -name {HORLOGES_ET_RÉINITIALISATIONS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT0} -multiplier par 25 -diviser par 32 -source
[ get_pins { HORLOGES_ET_RÉINITIALISATIONS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -phase 0
[ get_pins { HORLOGES_ET_REINITIALISATIONS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT0 } ] create_generated_clock -name {HORLOGES_ET_REINITIALISATIONS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT1} -multiplier par 25 -diviser par 32 -source
[ get_pins { HORLOGES_ET_RÉINITIALISATIONS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -phase 0
[ get_pins { HORLOGES_ET_REINITIALISATIONS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT1 } ] create_generated_clock -name {HORLOGES_ET_REINITIALISATIONS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT2} -multiplier par 25 -diviser par 32 -source
[ get_pins { HORLOGES_ET_RÉINITIALISATIONS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -phase 0
[ get_pins { HORLOGES_ET_REINITIALISATIONS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT2 } ] create_generated_clock -name {HORLOGES_ET_REINITIALISATIONS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT3} -multiplier par 25 -diviser par 64 -source
[ get_pins { HORLOGES_ET_RÉINITIALISATIONS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -phase 0
[ get_pins { HORLOGES_ET_RÉINITIALISATIONS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT3 } ] create_generated_clock -name {HORLOGES_ET_RÉINITIALISATIONS_inst_0/CLK_160MHz_à_CLK_80MHz/CLK_DIV_0/I_CD/
Y_DIV} -diviser_par 2 -source
[ get_pins { HORLOGES_ET_RÉINITIALISATIONS_inst_0/CLK_160MHz_à_CLK_80MHz/CLK_DIV_0/I_CD/A } ] [ get_pins { HORLOGES_ET_RÉINITIALISATIONS_inst_0/CLK_160MHz_à_CLK_80MHz/CLK_DIV_0/I_CD/Y_DIV } ] set_false_path -through [ get_nets { DMA_INITIATOR_inst_0/ARESETN* } ] set_false_path -from [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/rdGrayCounter*/cntGray* } ] -to [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
rdPtr_s1* } ] set_false_path -from [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/wrGrayCounter*/cntGray* } ] -to [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
wrPtr_s1* } ] définir_chemin_faux -through [ obtenir_réseaux { FIC0_INITIATOR_inst_0/ARESETN* } ] définir_chemin_faux -to [ obtenir_broches { PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[0] PCIE/PF_PCIE_C0_0/
PCIE_1/INTERRUPT[1] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[2] PCIE/PF_PCIE_C0_0/PCIE_1/
INTERRUPT[3] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[4] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[5] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[6] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[7] PCIE/PF_PCIE_C0_0/
PCIE_1/WAKEREQ PCIE/PF_PCIE_C0_0/PCIE_1/MPERST_N } ] définir_chemin_faux -depuis [ obtenir_broches { PCIE/PF_PCIE_C0_0/PCIE_1/TL_CLK } ] définir_chemin_faux -à travers [ obtenir_réseaux { PCIE_INITIATOR_inst_0/ARESETN* } ] Annexe B — Importation de bibliothèques de simulation dans l'environnement de simulation (Poser une question)
Le simulateur par défaut pour la simulation RTL avec Libero SoC est ModelSim ME Pro.
Les bibliothèques précompilées pour le simulateur par défaut sont disponibles avec l'installation de Libero dans le répertoire /Designer/lib/modelsimpro/precompiled/vlog for® prend en charge les familles. Libero SoC prend également en charge d'autres simulateurs tiers comme ModelSim, Questasim, VCS et Xcelium.
, Active HDL et Riviera Pro. Téléchargez les bibliothèques précompilées correspondantes depuis Libero SoC v12.0 et versions ultérieures basé sur le simulateur et sa version.
Similaire à l'environnement Libero, run.do file doit être créé pour exécuter la simulation en dehors de Libero.
Créer un run.do simple file Il contient des commandes permettant de créer une bibliothèque pour les résultats de compilation, le mappage de bibliothèques, la compilation et la simulation. Suivez les étapes pour créer un run.do de base. file.

1. Créez une bibliothèque logique pour stocker les résultats de la compilation à l'aide de la commande vlib vlib presynth.
2. Mappez le nom de la bibliothèque logique au répertoire de la bibliothèque précompilée à l'aide de la commande vmap vmap .
3. Compiler la source files—utiliser des commandes de compilation spécifiques au langage pour compiler la conception files dans le répertoire de travail.
   – vlog pour .v/.sv
   – vcom pour .vhd
4. Chargez la conception pour la simulation à l'aide de la commande vsim en spécifiant le nom de n'importe quel module de niveau supérieur.
5. Simulez la conception à l’aide de la commande Run.
   Après le chargement de la conception, le temps de simulation est défini sur zéro et vous pouvez entrer la commande d'exécution pour commencer la simulation.
   Dans la fenêtre de transcription du simulateur, exécutez run.do file comme run.do exécute la simulation. Sample run.do file comme suit.

définir silencieusement ACTELLIBNAME PolarFire définir silencieusement PROJECT_DIR « W:/Test/basic_test » si
{[file existe presynth/_info]} { echo « INFO : la bibliothèque de simulation presynth existe » } else
{ file supprimer -force presynth vlib presynth } vmap presynth presynth vmap PolarFire
« X:/Libero/Designer/lib/modelsimpro/precompiled/vlog/PolarFire » vlog -sv -work presynth
« ${PROJECT_DIR}/hdl/top.v » vlog « +incdir+${PROJECT_DIR}/stimulus » -sv -work presynth « $
{PROJECT_DIR}/stimulus/tb.v” vsim -L PolarFire -L presynth -t 1ps presynth.tb ajouter wave /tb/*
exécuter 1000ns log /tb/* quitter

Annexe C — Dériver les contraintes (Poser une question)

Cette annexe décrit les commandes Tcl Derive Constraints.
9.1 Dériver les contraintes Commandes Tcl (Poser une question)
L'utilitaire derive_constraints vous permet de dériver des contraintes depuis la RTL ou le configurateur, hors de l'environnement de conception du SoC Libero. Pour générer des contraintes pour votre conception, vous avez besoin du langage HDL utilisateur, du langage HDL composant et des contraintes de composant. files. Les contraintes du composant SDC filesont disponibles sous /composant/travail/ / / répertoire après configuration et génération du composant.
Chaque contrainte de composant file Il se compose de la commande TCL set_component (qui spécifie le nom du composant) et de la liste des contraintes générées après la configuration. Ces contraintes sont générées en fonction de la configuration et sont spécifiques à chaque composant.
Example 9-1. Contrainte de composant File pour le noyau PF_CCC
Voici un example d'une contrainte de composant file pour le noyau PF_CCC :
ensemble_composant PF_CCC_C0_PF_CCC_C0_0_PF_CCC
# Microchip Corp.
# Date : 2021 oct. 26 04:36:00
# Horloge de base pour PLL #0
create_clock -période 10 [ get_pins { pll_inst_0/REF_CLK_0 } ] create_generated_clock -divide_by 1 -source [ get_pins { pll_inst_0/
REF_CLK_0 } ] -phase 0 [ get_pins { pll_inst_0/OUT0 } ] Ici, create_clock et create_generated_clock sont respectivement des contraintes d'horloge de référence et de sortie, qui sont générées en fonction de la configuration.
9.1.1 Utilisation de l'utilitaire derive_constraints (Poser une question)
Dériver les contraintes traverse la conception et allouer de nouvelles contraintes pour chaque instance de composant en fonction du composant SDC précédemment fourni files. Pour les horloges de référence CCC, la propagation se fait à travers la conception pour trouver la source de l'horloge de référence. Si la source est une E/S, la contrainte d'horloge de référence sera appliquée à l'E/S. S'il s'agit d'une sortie CCC ou d'une autre source d'horloge (par exemple),amp(le, Transceiver, oscillateur), il utilise l'horloge de l'autre composant et génère un avertissement si les intervalles ne correspondent pas. Derive constraints allouera également des contraintes pour certaines macros, comme les oscillateurs intégrés, si votre RTL en contient.
Pour exécuter l'utilitaire derive_constraints, vous devez fournir un .tcl file argument de ligne de commande avec les informations suivantes dans l'ordre spécifié.

1. Spécifiez les informations sur l'appareil à l'aide des informations de la section set_device.
2. Spécifier le chemin vers le RTL files en utilisant les informations de la section read_verilog ou read_vhdl.
3. Définissez le module de niveau supérieur à l'aide des informations de la section set_top_level.
4. Spécifiez le chemin d'accès au composant SDC files en utilisant les informations de la section read_sdc ou read_ndc.
5. Exécuter le files en utilisant les informations de la section derive_constraints.
6.  Spécifier le chemin d'accès aux contraintes dérivées du SDC file en utilisant les informations de la section write_sdc ou write_pdc ou write_ndc.

Example 9-2. Exécution et contenu du fichier derive.tcl File
Ce qui suit est un exempleampl'argument de ligne de commande pour exécuter l'utilitaire derive_constraints.
$ /bin{64}/derive_constraints dériver.tcl
Le contenu du fichier derive.tcl file:
# Informations sur l'appareil
set_device -family PolarFire -die MPF100T -speed -1
# RTL files
read_verilog -mode system_verilog projet/composant/travail/txpll0/
txpll0_txpll0_0_PF_TX_PLL.v
read_verilog -mode system_verilog {projet/composant/travail/txpll0/txpll0.v}
read_verilog -mode system_verilog {projet/composant/travail/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.v}
read_verilog -mode system_verilog {projet/composant/travail/xcvr0/xcvr0.v}
read_vhdl -mode vhdl_2008 {project/hdl/xcvr1.vhd}
#Composant SDC files
définir_niveau_supérieur {xcvr1}
read_sdc -component {projet/composant/travail/txpll0/txpll0_0/
txpll0_txpll0_0_PF_TX_PLL.sdc}
read_sdc -component {projet/composant/travail/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.sdc}
#Utiliser la commande derive_constraint
dériver_contraintes
Résultat #SDC/PDC/NDC files
write_sdc {project/constraint/xcvr1_derived_constraints.sdc}
write_pdc {project/constraint/fp/xcvr1_derived_constraints.pdc}
9.1.2 set_device (Poser une question)
Description
Indiquez le nom de famille, le nom du dé et le niveau de vitesse.
set_device -famille -mourir -vitesse
Arguments

Paramètre	Taper	Description
-famille	Chaîne	Indiquez le nom de famille. Les valeurs possibles sont PolarFire® et PolarFire SoC.
-mourir	Chaîne	Spécifiez le nom de la matrice.
-vitesse	Chaîne	Spécifiez la vitesse de l'appareil. Les valeurs possibles sont STD ou -1.

Type de retour	Description
0	Commande réussie.
1	Échec de la commande. Une erreur s'est produite. Vous pouvez consulter le message d'erreur dans la console.

Liste des erreurs

Code d'erreur	Message d'erreur	Description
TRE0023	Paramètre obligatoire : le dé est manquant	L'option die est obligatoire et doit être spécifiée.
TRE0005	Dé inconnu 'MPF30'	La valeur de l'option -die est incorrecte. Consultez la liste des valeurs possibles dans la description de l'option.
TRE0023	Paramètre : la valeur est manquante	L'option die est spécifiée sans valeur.
TRE0023	Paramètre obligatoire : la famille est manquante	L'option famille est obligatoire et doit être précisée.
TRE0004	Famille inconnue 'PolarFire®'	L'option « famille » est incorrecte. Consultez la liste des valeurs possibles dans la description de l'option.

………… suite
Code d'erreur	Message d'erreur	Description
TRE0023	Paramètre : la famille n'a pas de valeur	L'option famille est spécifiée sans valeur.
TRE0023	Paramètre obligatoire : la vitesse est manquante	L'option vitesse est obligatoire et doit être précisée.
TRE0007	Vitesse inconnue ' '	L'option de vitesse est incorrecte. Consultez la liste des valeurs possibles dans la description de l'option.
TRE0023	Paramètre : la vitesse est une valeur manquante	L'option vitesse est spécifiée sans valeur.

Example
set_device -family {PolarFire} -die {MPF300T_ES} -speed -1
set_device -family SmartFusion 2 -die M2S090T -speed -1
9.1.3 read_verilog (Poser une question)
Description
Lire un Verilog file en utilisant Verific.
read_verilog [-lib ] [-mode ]filenom>
Arguments

Paramètre	Taper	Description
-lib	Chaîne	Spécifiez la bibliothèque qui contient les modules à ajouter à la bibliothèque.
-mode	Chaîne	Spécifiez la norme Verilog. Les valeurs possibles sont verilog_95, verilog_2k, system_verilog_2005, system_verilog_2009, system_verilog, verilog_ams, verilog_psl, system_verilog_mfcu. Les valeurs ne sont pas sensibles à la casse. La valeur par défaut est verilog_2k.
filenom	Chaîne	Verilog file nom.

Type de retour	Description
0	Commande réussie.
1	Échec de la commande. Une erreur s'est produite. Vous pouvez consulter le message d'erreur dans la console.

Liste des erreurs

Code d'erreur	Message d'erreur	Description
TRE0023	Paramètre : lib n'a pas de valeur	L'option lib est spécifiée sans valeur.
TRE0023	Paramètre : le mode n'a pas de valeur	L'option mode est spécifiée sans valeur.
TRE0015	Mode inconnu ' '	Le mode Verilog spécifié est inconnu. Consultez la liste des modes Verilog possibles dans la description de l'option « mode ».
TRE0023	Paramètre obligatoire file le nom est manquant	Pas de Verilog file chemin est fourni.
TRE0016	Échec en raison de l'analyseur de Verific	Erreur de syntaxe dans Verilog fileL'analyseur de Verific peut être observé dans la console au-dessus du message d'erreur.
TRE0012	set_device n'est pas appelé	Les informations sur le périphérique ne sont pas spécifiées. Utilisez la commande set_device pour décrire le périphérique.

Example
read_verilog -mode système_verilog {component/work/top/top.v}
read_verilog -mode system_verilog_mfcu design.v
9.1.4 read_vhdl (Poser une question)
Description
Ajouter un VHDL file dans la liste des VHDL files.
read_vhdl [-lib ] [-mode ]filenom>
Arguments

Paramètre	Taper	Description
-lib	—	Spécifiez la bibliothèque dans laquelle le contenu doit être ajouté.
-mode	—	Spécifie la norme VHDL. La valeur par défaut est VHDL_93. Les valeurs possibles sont vhdl_93, vhdl_87, vhdl_2k, vhdl_2008 et vhdl_psl. Les valeurs ne sont pas sensibles à la casse.
filenom	—	VHDL file nom.

Type de retour	Description
0	Commande réussie.
1	Échec de la commande. Une erreur s'est produite. Vous pouvez consulter le message d'erreur dans la console.

Liste des erreurs

Code d'erreur	Message d'erreur	Description
TRE0023	Paramètre : lib n'a pas de valeur	L'option lib est spécifiée sans valeur.
TRE0023	Paramètre : le mode n'a pas de valeur	L'option mode est spécifiée sans valeur.
TRE0018	Mode inconnu ' '	Le mode VHDL spécifié est inconnu. Consultez la liste des modes VHDL possibles dans la description de l'option « mode ».
TRE0023	Paramètre obligatoire file le nom est manquant	Pas de VHDL file chemin est fourni.
TRE0019	Impossible d'enregistrer invalid_path.v file	Le VHDL spécifié file n'existe pas ou n'a pas les autorisations de lecture.
TRE0012	set_device n'est pas appelé	Les informations sur le périphérique ne sont pas spécifiées. Utilisez la commande set_device pour décrire le périphérique.

Example
read_vhdl -mode vhdl_2008 osc2dfn.vhd
read_vhdl {hdl/top.vhd}
9.1.5 set_top_level (Poser une question)
Description
Spécifiez le nom du module de niveau supérieur dans RTL.
définir_niveau_supérieur [-lib ]
Arguments

Paramètre	Taper	Description
-lib	Chaîne	La bibliothèque pour rechercher le module ou l'entité de niveau supérieur (facultatif).
nom	Chaîne	Le nom du module ou de l'entité de niveau supérieur.

Type de retour	Description
0	Commande réussie.
1	Échec de la commande. Une erreur s'est produite. Vous pouvez consulter le message d'erreur dans la console.

Liste des erreurs

Code d'erreur	Message d'erreur	Description
TRE0023	Le paramètre requis de niveau supérieur est manquant	L'option de niveau supérieur est obligatoire et doit être spécifiée.
TRE0023	Paramètre : lib n'a pas de valeur	L'option lib est spécifiée sans valeurs.
TRE0014	Impossible de trouver le niveau supérieur à la bibliothèque	Le module de niveau supérieur spécifié n'est pas défini dans la bibliothèque fournie. Pour corriger cette erreur, le nom du module ou de la bibliothèque doit être corrigé.
TRE0017	Élaboration échouée	Erreur lors de l'élaboration du RTL. Le message d'erreur est visible depuis la console.

Example
set_top_level {haut}
set_top_level -lib hdl top
9.1.6 read_sdc (Poser une question)
Description
Lire un SDC file dans la base de données des composants.
read_sdc -composantfilenom>
Arguments

Paramètre	Taper	Description
-composant	—	Il s'agit d'un indicateur obligatoire pour la commande read_sdc lorsque nous dérivons des contraintes.
filenom	Chaîne	Chemin vers la DDC file.

Type de retour	Description
0	Commande réussie.
1	Échec de la commande. Une erreur s'est produite. Vous pouvez consulter le message d'erreur dans la console.

Liste des erreurs

Code d'erreur	Message d'erreur	Description
TRE0023	Paramètre obligatoire file le nom est manquant.	L'option obligatoire file le nom n'est pas spécifié.
TRE0000	DDC file <file_path> n'est pas lisible.	Le SDC spécifié file n'a pas les autorisations de lecture.
TRE0001	Impossible d'ouvrirfile_chemin> file.	La DDC file n'existe pas. Le chemin doit être corrigé.
TRE0008	Commande set_component manquante dansfile_chemin> file	Le composant spécifié de SDC file ne spécifie pas le composant.

Code d'erreur	Message d'erreur	Description
TRE0009	<List of errors from sdc file>	La DDC file contient des commandes sdc incorrectes. Par exempleample, lorsqu'il y a une erreur dans la contrainte set_multicycle_path : Erreur lors de l'exécution de la commande read_sdc : dansfile_chemin> file: Erreur dans la commande set_multicycle_path : paramètre inconnu [get_cells {reg_a}].

Example
read_sdc -component {./component/work/ccc0/ccc0_0/ccc0_ccc0_0_PF_CCC.sdc}
9.1.7 read_ndc (Poser une question)
Description
Lire une CDN file dans la base de données des composants.
read_ndc -composantfilenom>
Arguments

Paramètre	Taper	Description
-composant	—	Il s'agit d'un indicateur obligatoire pour la commande read_ndc lorsque nous dérivons des contraintes.
filenom	Chaîne	Chemin vers la CDN file.

Type de retour	Description
0	Commande réussie.
1	Échec de la commande. Une erreur s'est produite. Vous pouvez consulter le message d'erreur dans la console.

Liste des erreurs

Code d'erreur	Message d'erreur	Description
TRE0001	Impossible d'ouvrirfile_chemin> file	Le CDN file n'existe pas. Le chemin doit être corrigé.
TRE0023	Paramètre obligatoire : AtclParamO_ est manquant.	L'option obligatoire filele nom n'est pas spécifié.
TRE0023	Paramètre obligatoire : le composant est manquant.	L'option composant est obligatoire et doit être spécifiée.
TRE0000	CDN file 'file_path>' n'est pas lisible.	Le NDC spécifié file n'a pas les autorisations de lecture.

Example
read_ndc -composant {composant/travail/ccc1/ccc1_0/ccc_comp.ndc}
9.1.8 derive_constraints (Poser une question)
Description
Instancier le composant SDC files dans la base de données au niveau de la conception.
dériver_contraintes
Arguments

Type de retour	Description
0	Commande réussie.
1	Échec de la commande. Une erreur s'est produite. Vous pouvez consulter le message d'erreur dans la console.

Liste des erreurs

Code d'erreur	Message d'erreur	Description
TRE0013	Le niveau supérieur n'est pas défini	Cela signifie que le module ou l'entité de niveau supérieur n'est pas spécifié. Pour corriger cet appel, exécutez la commande commande set_top_level avant la commande derive_constraints.

Example
dériver_contraintes
9.1.9 write_sdc (Poser une question)
Description
Écrit une contrainte file au format SDC.
write_sdcfilenom>
Arguments

Paramètre	Taper	Description
<filenom>	Chaîne	Chemin vers la DDC file sera généré. Cette option est obligatoire. Si le file existe, il sera écrasé.

Type de retour	Description
0	Commande réussie.
1	Échec de la commande. Une erreur s'est produite. Vous pouvez consulter le message d'erreur dans la console.

Liste des erreurs

Code d'erreur	Message d'erreur	Description
TRE0003	Impossible d'ouvrirfile chemin> file.	File Le chemin est incorrect. Vérifiez si les répertoires parents existent.
TRE0002	DDC file 'file path>' n'est pas accessible en écriture.	Le SDC spécifié file n'a pas la permission d'écrire.
TRE0023	Paramètre obligatoire file le nom est manquant.	La DDC file path est une option obligatoire et doit être spécifiée.

Example
write_sdc « derived.sdc »
9.1.10 write_pdc (Poser une question)
Description
Écrit des contraintes physiques (Dériver les contraintes uniquement).
write_pdcfilenom>
Arguments

Paramètre	Taper	Description
<filenom>	Chaîne	Chemin vers le PDC file sera généré. Cette option est obligatoire. Si le file le chemin existe, il sera écrasé.

Type de retour	Description
0	Commande réussie.
1	Échec de la commande. Une erreur s'est produite. Vous pouvez consulter le message d'erreur dans la console.

Liste des erreurs

Code d'erreur	Messages d'erreur	Description
TRE0003	Impossible d'ouvrirfile chemin> file	Le file Le chemin est incorrect. Vérifiez si les répertoires parents existent.
TRE0002	PDC file 'file path>' n'est pas accessible en écriture.	Le PDC spécifié file n'a pas la permission d'écrire.
TRE0023	Paramètre obligatoire file le nom est manquant	Le PDC file path est une option obligatoire et doit être spécifiée.

Example
write_pdc « derived.pdc »
9.1.11 write_ndc (Poser une question)
Description
Écrit les contraintes NDC dans un file.
écrire_ndcfilenom>
Arguments

Paramètre	Taper	Description
filenom	Chaîne	Chemin vers la CDN file sera généré. Cette option est obligatoire. Si le file existe, il sera écrasé.

Type de retour	Description
0	Commande réussie.
1	Échec de la commande. Une erreur s'est produite. Vous pouvez consulter le message d'erreur dans la console.

Liste des erreurs

Code d'erreur	Messages d'erreur	Description
TRE0003	Impossible d'ouvrirfile_chemin> file.	File Le chemin est incorrect. Les répertoires parents n'existent pas.
TRE0002	CDN file 'file_path>' n'est pas accessible en écriture.	Le NDC spécifié file n'a pas la permission d'écrire.
TRE0023	Le paramètre obligatoire _AtclParamO_ est manquant.	Le CDN file path est une option obligatoire et doit être spécifiée.

Example
write_ndc « derived.ndc »
9.1.12 add_include_path (Poser une question)
Description
Spécifie un chemin à rechercher, à inclure files lors de la lecture de RTL files.
ajouter_include_path
Arguments

Paramètre	Taper	Description
annuaire	Chaîne	Spécifie un chemin à rechercher, à inclure files lors de la lecture de RTL files. Cette option est obligatoire.

Type de retour	Description
0	Commande réussie.

Type de retour	Description
1	Échec de la commande. Une erreur s'est produite. Vous pouvez consulter le message d'erreur dans la console.

Liste des erreurs

Code d'erreur	Message d'erreur	Description
TRE0023	Le paramètre obligatoire include path est manquant.	L'option répertoire est obligatoire et doit être fournie.

Remarque : Si le chemin du répertoire n'est pas correct, alors add_include_path sera passé sans erreur.
Cependant, les commandes read_verilog/read_vhd échoueront en raison de l'analyseur de Verific.
Example
composant add_include_path/work/COREABC0/COREABC0_0/rtl/vlog/core

Historique des révisions (Poser une question)

L'historique des révisions décrit les modifications apportées au document. Les modifications sont répertoriées par révision, en commençant par la publication la plus récente.

Révision	Date	Description
F	08/2024	Les modifications suivantes sont apportées à cette révision : • Section mise à jour Annexe B — Importation de bibliothèques de simulation dans l’environnement de simulation.
E	08/2024	Les modifications suivantes sont apportées à cette révision : • Section mise à jour terminéeview. • Section mise à jour SDC dérivé File. • Section mise à jour Annexe B — Importation de bibliothèques de simulation dans l’environnement de simulation.
D	02/2024	Ce document est publié avec Libero 2024.1 SoC Design Suite sans modifications par rapport à la v2023.2. Section mise à jour : Travailler avec l'utilitaire derive_constraints
C	08/2023	Ce document est publié avec Libero 2023.2 SoC Design Suite sans modifications par rapport à la v2023.1.
B	04/2023	Ce document est publié avec Libero 2023.1 SoC Design Suite sans modifications par rapport à la v2022.3.
A	12/2022	Révision initiale.

Prise en charge des micropuces FPGA
Le groupe de produits Microchip FPGA soutient ses produits avec divers services de support, y compris le service client, le centre de support technique client, un website et bureaux de vente dans le monde entier.
Il est conseillé aux clients de visiter les ressources en ligne de Microchip avant de contacter l'assistance, car il est très probable que leurs questions aient déjà reçu une réponse.
Contactez le centre d'assistance technique via le website à www.microchip.com/support. Mentionnez le numéro de pièce de l'appareil FPGA, sélectionnez la catégorie de cas appropriée et téléchargez la conception files lors de la création d'un dossier de support technique.
Contactez le service client pour une assistance produit non technique, telle que la tarification des produits, les mises à niveau des produits, les informations de mise à jour, le statut de la commande et l'autorisation.

• Depuis l'Amérique du Nord, appelez le 800.262.1060
• Depuis le reste du monde, appelez le 650.318.4460
• Fax, de n'importe où dans le monde, 650.318.8044

Informations sur la puce
La micropuce Website
Microchip fournit une assistance en ligne via notre website à www.microchip.com/. Ce weble site est utilisé pour faire files et informations facilement accessibles aux clients. Voici quelques-uns des contenus disponibles :

• Support produit - Fiches techniques et errata, notes d'application et samples programmes, les ressources de conception, les guides d'utilisation et les documents de support matériel, les dernières versions de logiciels et les logiciels archivés
• Assistance technique générale - Foire aux questions (FAQ), demandes d'assistance technique, groupes de discussion en ligne, liste des membres du programme de partenaires de conception Microchip
• Activité de Microchip - Guides de sélection et de commande de produits, derniers communiqués de presse de Microchip, liste des séminaires et événements, listes des bureaux de vente, des distributeurs et des représentants d'usine de Microchip

Service de notification de changement de produit
Le service de notification de changement de produit de Microchip aide les clients à rester informés sur les produits Microchip. Les abonnés recevront une notification par e-mail chaque fois qu'il y aura des changements, des mises à jour, des révisions ou des errata liés à une famille de produits ou à un outil de développement spécifique. Pour vous inscrire, rendez-vous sur www.microchip.com/pcn et suivez les instructions d'inscription.

Assistance clientèle
Les utilisateurs de produits Microchip peuvent recevoir de l'aide via plusieurs canaux :

• Distributeur ou représentant
• Bureau de vente local
• Ingénieur Solutions Embarquées (ESE)
• Assistance technique

Les clients doivent contacter leur distributeur, représentant ou ESE pour obtenir de l'aide. Les bureaux de vente locaux sont également disponibles pour aider les clients. Une liste des bureaux de vente et des emplacements est incluse dans ce document. Le support technique est disponible via le website à: www.microchip.com/support
Fonction de protection du code des appareils Microchip
Notez les détails suivants concernant la fonction de protection du code sur les produits Microchip :

• Les produits Microchip répondent aux spécifications contenues dans leur fiche technique Microchip particulière.
• Microchip estime que sa gamme de produits est sécurisée lorsqu'elle est utilisée de la manière prévue, dans le cadre des spécifications de fonctionnement et dans des conditions normales.
• Microchip valorise et protège agressivement ses droits de propriété intellectuelle. Les tentatives de violation des fonctions de protection du code du produit Microchip sont strictement interdites et peuvent enfreindre le Digital Millennium Copyright Act.
• Ni Microchip ni aucun autre fabricant de semi-conducteurs ne peut garantir la sécurité de son code. La protection du code ne signifie pas que nous garantissons que le produit est « incassable ». La protection du code évolue constamment. Microchip s'engage à améliorer en permanence les fonctionnalités de protection du code de ses produits.

Mentions légales
Cette publication et les informations qu'elle contient ne peuvent être utilisées qu'avec les produits Microchip, y compris pour concevoir, tester et intégrer les produits Microchip à votre application. L'utilisation de ces informations de toute autre manière viole ces conditions. Les informations concernant les applications de l'appareil sont fournies uniquement pour votre commodité et peuvent être remplacées par des mises à jour. Il est de votre responsabilité de vous assurer que votre application répond à vos spécifications. Contactez votre bureau de vente Microchip local pour une assistance supplémentaire ou obtenez une assistance supplémentaire sur www.microchip.com/en-us/support/design-help/client-support-services.
CES INFORMATIONS SONT FOURNIES PAR MICROCHIP « EN L'ÉTAT ». MICROCHIP NE FAIT AUCUNE DÉCLARATION OU GARANTIE D'AUCUNE SORTE, EXPRESSE OU IMPLICITE, ÉCRITE OU ORALE, LÉGALE OU AUTRE, RELATIVE AUX INFORMATIONS, Y COMPRIS, MAIS SANS S'Y LIMITER, TOUTE GARANTIE IMPLICITE DE NON-CONTREFAÇON, DE QUALITÉ MARCHANDE ET D'ADÉQUATION À UN USAGE PARTICULIER, OU GARANTIES LIÉS À SON ÉTAT, SA QUALITÉ OU SES PERFORMANCES. EN AUCUN CAS, MICROCHIP NE SERA RESPONSABLE DES PERTES, DOMMAGES, COÛTS OU DÉPENSES INDIRECTS, SPÉCIAUX, PUNITIFS, ACCESSOIRES OU CONSÉCUTIFS DE QUELQUE NATURE QUE CE SOIT LIÉS À L'INFORMATION OU À SON UTILISATION, QUELLE QU'EN SOIT LA CAUSE, MÊME SI MICROCHIP A ÉTÉ INFORMÉ DE LA LA POSSIBILITE OU LES DOMMAGES SONT PREVISIBLES. DANS TOUTE LA MESURE AUTORISÉE PAR LA LOI, LA RESPONSABILITÉ TOTALE DE MICROCHIP SUR TOUTES LES RÉCLAMATIONS RELATIVES AUX INFORMATIONS OU À SON UTILISATION NE DÉPASSERA PAS LE MONTANT DES FRAIS, LE CAS ÉCHÉANT, QUE VOUS AVEZ PAYÉS DIRECTEMENT À MICROCHIP POUR LES INFORMATIONS.
L'utilisation des dispositifs Microchip dans des applications de maintien des fonctions vitales et/ou de sécurité est entièrement aux risques et périls de l'acheteur, qui s'engage à défendre, indemniser et dégager Microchip de toute responsabilité contre tout dommage, réclamation, poursuite ou frais résultant d'une telle utilisation. Sauf mention contraire, aucune licence n'est concédée, implicitement ou autrement, au titre des droits de propriété intellectuelle de Microchip.
Marques déposées
Le nom et le logo Microchip, le logo Microchip, Adaptec, AVR, le logo AVR, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStylus, maXTouch, MediaLB, megaAVR, Microsemi, logo Microsemi, MOST, MOST logo, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, logo PIC32, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST Logo, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron et XMEGA sont des marques déposées de Microchip Technology Incorporated aux États-Unis et dans d'autres pays.
AgileSwitch, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed ​​Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, logo ProASIC Plus, Quiet-Wire, SmartFusion, SyncWorld, TimeCesium, TimeHub, TimePictra, TimeProvider et ZL sont des marques déposées de Microchip Technology Incorporated aux États-Unis.
Suppression de clé adjacente, AKS, analogique pour l'ère numérique, tout condensateur, AnyIn, AnyOut, commutation augmentée, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net, correspondance moyenne dynamique , DAM, ECAN, Espresso T1S, EtherGREEN, EyeOpen, GridTime, IdealBridge, IGaT, programmation série en circuit, ICSP, INICnet, mise en parallèle intelligente, IntelliMOS, connectivité inter-puces, JitterBlocker, bouton sur écran, MarginLink, maxCrypto, maximumView, memBrain, Mindi, MiWi, MPASM, MPF, logo certifié MPLAB, MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, génération de code omniscient, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS 7, PowerSmart, PureSilicon , QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAM-ICE, E/S série Quad, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance , Temps de confiance, TSHARC, Turing, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect et ZENA sont des marques commerciales de Microchip Technology Incorporated aux États-Unis et dans d'autres pays.
SQTP est une marque de service de Microchip Technology Incorporated aux États-Unis
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GestIC est une marque déposée de Microchip Technology Germany II GmbH & Co. KG, une filiale de Microchip Technology Inc., dans d'autres pays.
Toutes les autres marques commerciales mentionnées ici sont la propriété de leurs sociétés respectives.
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Pour plus d'informations sur les systèmes de gestion de la qualité de Microchip, veuillez visiter www.microchip.com/qualité.
Ventes et service dans le monde entier

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Documents / Ressources

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Références

• Manuel d'utilisation