PolarFire Family FPGA Custom Flow Itilizatè Gid
Libero SoC v2024.2

Entwodiksyon (Poze yon Kesyon)

Lojisyèl Libero System-on-Chip (SoC) bay yon anviwònman konsepsyon konplètman entegre Field Programable Gate Array (FPGA). Sepandan, kèk itilizatè ta ka vle sèvi ak sentèz twazyèm pati ak zouti simulation deyò anviwònman an Libero SoC. Libero kapab kounye a entegre nan anviwònman konsepsyon FPGA. Li rekòmande pou itilize Libero SoC pou jere tout koule nan konsepsyon FPGA.
Gid itilizatè sa a dekri Custom Flow pou aparèy PolarFire ak PolarFire SoC Family, yon pwosesis pou entegre Libero kòm yon pati nan pi gwo koule konsepsyon FPGA. Fanmi Aparèy Sipòte® Tablo sa a bay lis fanmi aparèy Libero SoC sipòte yo. Sepandan, kèk enfòmasyon nan gid sa a ta ka aplike sèlman pou yon fanmi espesifik aparèy. Nan ka sa a, enfòmasyon sa yo idantifye klèman.
Tablo 1. Fanmi aparèy ki sipòte pa Libero SoC

Fanmi Aparèy	Deskripsyon
PolarFire®	PolarFire FPGA yo bay pi ba pouvwa endistri a nan dansite mwayen ak sekirite eksepsyonèl ak fyab.
PolarFire SoC	PolarFire SoC se premye SoC FPGA ki gen yon gwoup CPU RISC-V aderan, ak yon sous-sistèm memwa L2 ki pèmèt Linux® ak aplikasyon an tan reyèl.

Plis paseview (Poze yon Kesyon)

Pandan ke Libero SoC bay yon anviwònman konsepsyon konplètman entegre fen-a-fen yo devlope SoC ak FPGA desen, li bay tou fleksibilite nan kouri sentèz ak simulation ak zouti twazyèm-pati deyò anviwònman an Libero SoC. Sepandan, kèk etap konsepsyon dwe rete nan anviwònman Libero SoC.
Tablo ki anba la a bay lis etap prensipal yo nan koule nan konsepsyon FPGA epi li endike etap yo pou ki Libero SoC dwe itilize.
Tablo 1-1. FPGA Design Flow

Etap Flow Design	Ou dwe itilize Libero	Deskripsyon
Antre konsepsyon: HDL	Non	Sèvi ak yon twazyèm pati HDL editè/chèk zouti deyò Libero® SoC si ou vle.
Antre konsepsyon: konfigirateur	Wi	Kreye premye pwojè Libero pou jenerasyon eleman debaz katalòg IP.
Otomatik PDC/SDC jenerasyon kontrent	Non	Kontrent ki sòti bezwen tout HDL files ak yon sèvis piblik derive_constraints lè yo fèt andeyò Libero SoC, jan sa dekri nan Apendis C—Derive Constraints.
Simulation	Non	Sèvi ak zouti twazyèm pati deyò Libero SoC, si ou vle. Egzije download bibliyotèk simulation pre-konpile pou aparèy sib, similatè sib, ak vèsyon Libero sib yo itilize pou aplikasyon backend.
Sentèz	Non	Sèvi ak zouti twazyèm pati deyò Libero SoC si ou vle.
Aplikasyon konsepsyon: Jere kontrent, Konpile Netlist, Kote-ak-Wout (gade Plis paseview)	Wi	Kreye dezyèm pwojè Libero pou aplikasyon backend la.
Distribisyon ak Verifikasyon pouvwa	Wi	Rete nan dezyèm pwojè Libero.
Konfigure Done Inisyalizasyon Design ak memwa	Wi	Sèvi ak zouti sa a pou jere diferan kalite memwa ak inisyalizasyon konsepsyon nan aparèy la. Rete nan dezyèm pwojè.
Pwogramasyon File Jenerasyon	Wi	Rete nan dezyèm pwojè.

Enpòtan: Ou dwe telechaje bibliyotèk prekonpile ki disponib nan Bibliyotèk Simulation PreCompiled paj pou itilize yon similatè twazyèm pati.
Nan yon koule FPGA twal pi bon kalite, antre konsepsyon ou lè l sèvi avèk HDL oswa antre chema epi pase sa dirèkteman
nan zouti sentèz yo. Koule a toujou sipòte. PolarFire ak PolarFire SoC FPGA yo gen enpòtan
propriétaires blòk IP difisil ki egzije itilizasyon nwayo konfigirasyon (SgCores) soti nan IP Libero SoC
katalòg. Manyen espesyal obligatwa pou nenpòt blòk ki gen fonksyon SoC:

• PolarFire
  – PF_UPROM
  – PF_SYSTEM_SERVICES
  – PF_CCC
  – PF CLK DIV
  – PF_CRYPTO
  – PF_DRI
  – PF_INIT_MONITOR
  – PF_NGMUX
  – PF_OSC
  - RAM (TPSRAM, DPSRAM, URAM)
  – PF_SRAM_AHBL_AXI
  – PF_XCVR_ERM
  – PF_XCVR_REF_CLK
  – PF_TX_PLL
  – PF_PCIE
  – PF_IO
  – PF_IOD_CDR
  – PF_IOD_CDR_CCC
  – PF_IOD_GENERIC_RX
  – PF_IOD_GENERIC_TX
  – PF_IOD_GENERIC_TX_CCC
  – PF_RGMII_TO_GMII
  – PF_IOD_OCTAL_DDR
  – PF_DDR3
  – PF_DDR4
  – PF_LPDDR3
  – PF_QDR
  – PF_CORESMARTBERT
  – PF_TAMPER
  – PF_TVS, ak sou sa.

Anplis SgCores ki nan lis anvan yo, gen anpil IP mou DirectCore ki disponib pou fanmi aparèy PolarFire ak PolarFire SoC nan Katalòg Libero SoC ki itilize resous twal FPGA yo.
Pou antre konsepsyon, si w itilize nenpòt youn nan konpozan anvan yo, ou dwe itilize Libero SoC pou yon pati nan antre konsepsyon an (Konfigirasyon Konpozan), men ou ka kontinye rès Entry Design ou a (antre HDL, ak sou sa) deyò Libero. Pou jere koule konsepsyon FPGA deyò Libero, swiv etap yo bay nan rès gid sa a.
1.1 Sik lavi eleman (Poze yon Kesyon)
Etap sa yo dekri sik lavi yon eleman SoC epi bay enstriksyon sou fason pou okipe done yo.

1. Jenere eleman nan lè l sèvi avèk konfigirasyon li yo nan Libero SoC. Sa a jenere kalite done sa yo:
   – HDL files
   – memwa files
   - Stimuls ak simulation files
   – Konpozan SDC file
2. Pou HDL files, enstansye ak entegre yo nan rès la nan konsepsyon HDL lè l sèvi avèk zouti nan antre konsepsyon ekstèn / pwosesis.
3. Bay memwa files ak estimilis files pou zouti simulation ou.
4. Supply Component SDC file Derive zouti kontrent pou jenerasyon kontrent. Gade Anèks C—Derive kontrent pou plis detay.
5. Ou dwe kreye yon dezyèm pwojè Libero, kote ou enpòte netlist apre sentèz la ak metadata konpozan ou a, konsa konplete koneksyon ant sa ou te pwodwi ak sa w pwograme.

1.2 Kreyasyon Pwojè Libero SoC (Poze yon Kesyon)
Gen kèk etap konsepsyon yo dwe kouri andedan anviwònman Libero SoC (Tablo 1-1). Pou etap sa yo kouri, ou dwe kreye de pwojè Libero SoC. Premye pwojè a itilize pou konfigirasyon eleman konsepsyon ak jenerasyon, ak dezyèm pwojè a se pou aplikasyon fizik konsepsyon an tèt nivo.
1.3 Kouran Custom (Poze yon Kesyon)
Figi sa a montre:

• Libero SoC ka entegre kòm yon pati nan pi gwo koule nan konsepsyon FPGA ak sentèz twazyèm pati ak zouti simulation deyò anviwònman an Libero SoC.
• Divès etap ki enplike nan koule a, kòmanse nan kreyasyon konsepsyon ak koud tout wout la nan pwogramasyon aparèy la.
• Echanj done (antre ak rezilta) ki dwe fèt nan chak etap koule konsepsyon.

Konsèy:

1. SNVM.cfg, UPROM.cfg
2. *.mem file jenerasyon pou Simulation: pa4rtupromgen.exe pran UPROM.cfg kòm opinyon ak jenere UPROM.mem.

Sa ki annapre yo se etap sa yo nan koule nan koutim:

1. Konfigirasyon eleman ak jenerasyon:
   a. Kreye yon premye pwojè Libero (pou sèvi kòm yon Pwojè Referans).
   b. Chwazi Nwayo a nan Katalòg la. Double klike sou nwayo a pou ba li yon non eleman ak konfigirasyon eleman an.
   Sa a otomatikman ekspòte done eleman ak files. Yon Manifest Component yo tou pwodwi. Gade Manifest Component pou plis detay. Pou plis detay, gade Konfigirasyon Konpozan.
2. Ranpli konsepsyon RTL ou deyò Libero:
   a. Enstansye eleman HDL la files.
   b. Kote HDL la files ki nan lis nan Manifès Konpozan yo files.
3. Jenere kontrent SDC pou eleman yo. Sèvi ak sèvis piblik Derive Constraints pou jenere kontrent distribisyon an file(SDC) ki baze sou:
   a. Konpozan HDL files
   b. Eleman SDC files
   c. Itilizatè HDL files
   Pou plis detay, gade Apendis C—Derive kontrent.
4. Zouti sentèz / zouti simulation:
   a. Jwenn HDL files, estimilis files, ak done konpozan ki soti nan kote espesifik yo jan yo note sa nan Manifès Konpozan yo.
   b. Fè sentèz ak simulation konsepsyon an ak zouti twazyèm pati deyò Libero SoC.
5. Kreye dezyèm (Aplikasyon) Libero Pwojè ou.
6. Retire sentèz nan chèn zouti koule konsepsyon an (Pwojè > Anviwònman Pwojè > Design Flow > efase kaz pou tcheke Pèmèt sentèz la).
7. Enpòte sous konsepsyon an files (post-sentèz *.vm netlist soti nan zouti sentèz):
   – Enpòte post-sentèz *.vm netlist (File> Enpòte> Sentèz Verilog Netlist (VM)).
   – Konpozan metadata *.cfg files pou uPROM ak/oswa sNVM.
8. Enpòte nenpòt eleman blòk Libero SoC files. Blòk la files dwe nan *.cxz la file fòma.
   Pou plis enfòmasyon sou fason pou kreye yon blòk, gade Gid itilizatè PolarFire Block Flow.
9. Enpòte kontrent konsepsyon yo:
   – Enpòte I/O kontrent files (Constraints Manager > I/OAttributes > Import).
   – Enpòte planifikasyon *.pdc files (Manadjè kontrent > Planifikatè etaj > Enpòte).
   – Enpòte *.sdc kontrent distribisyon files (Manadjè kontrent > Distribisyon > Enpòte). Enpòte SDC a file pwodwi atravè zouti Derive Constraint.
   – Enpòte *.ndc kontrent files (Constraints Manager > NetlistAttributes > Import), si genyen.
10. Kontrent file ak asosyasyon zouti
    – Nan Manadjè kontrent la, asosye *.pdc la files nan plas ak wout, *.sdc la files pou mete ak wout ak distribisyon verifikasyon yo, ak *.ndc la files Konpile Netlist.
11. Ranpli aplikasyon konsepsyon
    – Mete ak wout, verifye distribisyon ak pouvwa, konfigirasyon done inisyalizasyon konsepsyon ak memwa, ak pwogramasyon file jenerasyon.
12. Valide konsepsyon an
    – Valide konsepsyon an sou FPGA epi debuge jan sa nesesè lè l sèvi avèk zouti konsepsyon yo bay ak suite konsepsyon Libero SoC la.

Konfigirasyon eleman (Poze yon Kesyon)

Premye etap la nan koule koutim lan se konfigirasyon eleman ou yo lè l sèvi avèk yon pwojè referans Libero (yo rele tou premye pwojè Libero nan Tablo 1-1). Nan etap ki vin apre yo, ou itilize done ki soti nan pwojè referans sa a.
Si w ap itilize nenpòt eleman ki nan lis pi bonè, anba Overview nan konsepsyon ou a, fè etap sa yo dekri nan seksyon sa a.
Si w pa sèvi ak nenpòt nan eleman ki anwo yo, ou ka ekri RTL ou deyò Libero epi enpòte li dirèkteman nan zouti Sentèz ak Simulation ou yo. Lè sa a, ou ka ale nan seksyon apre sentèz la epi sèlman enpòte netlist apre sentèz ou a *.vm nan pwojè final aplikasyon Libero ou a (yo rele tou dezyèm pwojè Libero nan Tablo 1-1).
2.1 Konfigirasyon eleman lè l sèvi avèk Libero (Poze yon Kesyon)
Apre w fin chwazi eleman ki dwe itilize yo nan lis anvan an, fè etap sa yo:

1. Kreye yon nouvo pwojè Libero (Nwayo Konfigirasyon ak Jenerasyon): Chwazi Aparèy la ak Fanmi ke ou vize konsepsyon final ou a.
2. Sèvi ak youn oswa plis nan nwayo yo mansyone nan Custom Flow.
   a. Kreye yon SmartDesign ak konfigirasyon nwayo a vle ak enstansye li nan eleman nan SmartDesign.
   b. Ankouraje tout broch yo nan nivo siperyè.
   c. Jenere SmartDesign la.
   d. Double klike sou zouti Simulation (nenpòt opsyon Pre-Sentèz oswa Post-Sentèz oswa Post-Layout) pou envoke similatè a. Ou ka soti nan similatè a apre li fin envoke. Etap sa a jenere simulation la files nesesè pou pwojè ou.

Konsèy: Ou dwe fè etap sa a si ou vle simulation konsepsyon ou deyò Libero.
Pou plis enfòmasyon, gade Simulation konsepsyon ou.
e. Sove pwojè ou a—sa a se pwojè referans ou.
2.2 Manifest Konpozan (Poze yon Kesyon)
Lè ou générer composants ou, yon ansanm de files se pwodwi pou chak eleman. Rapò Manifest Component an detay seri a fileyo pwodwi ak itilize nan chak etap ki vin apre (Sentèz, Simulation, Jenerasyon Firmware, ak sou sa). Rapò sa a ba ou kote yo tout pwodwi yo files bezwen kontinye ak Custom Flow la. Ou ka jwenn aksè nan manifest eleman an nan zòn nan Rapò: Klike sou Design > Rapò yo louvri tab la Rapò. Nan tab la Rapò, ou wè yon seri manifest.txt files (Fiskeview), youn pou chak eleman ou te pwodwi.
Ide: Ou dwe mete yon eleman oswa yon modil kòm '"rasin"' pou wè manifest eleman an file sa ki nan tab la Rapò.
Altènativman, ou ka jwenn aksè nan rapò a manifest endividyèl files pou chak eleman debaz pwodwi oswa eleman SmartDesign soti nan /konpozan/travay/ / / _manifest.txt oswa /konpozan/travay/ / _manifest.txt. Ou ka jwenn aksè tou nan manifest la file sa ki nan chak eleman ki te pwodwi nan nouvo tab Eleman nan Libero, kote a file kote yo mansyone anrapò ak anyè pwojè a.Konsantre sou rapò Manifest Konpozan sa yo:

• Si ou enstansye nwayo nan yon SmartDesign, li la file _manifest.txt.
• Si ou te kreye eleman pou nwayo, li la _manifest.txt.

Ou dwe itilize tout rapò Manifest Component ki aplike nan konsepsyon ou. Pou egzanpample, si pwojè ou a gen yon SmartDesign ak youn oswa plis eleman debaz enstansye nan li epi ou gen entansyon sèvi ak yo tout nan konsepsyon final ou a, Lè sa a, ou dwe chwazi fileyo ki nan lis nan rapò yo Manifest Component nan tout eleman sa yo pou itilize nan koule konsepsyon ou.
2.3 Entèprete Manifest Files (Poze yon Kesyon)
Lè ou louvri yon manifest eleman file, ou wè chemen pou files nan pwojè Libero ou a ak konsèy sou kote nan koule nan konsepsyon yo sèvi ak yo. Ou ta ka wè kalite sa yo files nan yon manifest file:

• HDL sous files pou tout zouti Sentèz ak Simulation
• Stimul files pou tout zouti Simulation
• Kontrent files

Sa a se Manifest Component nan yon eleman debaz PolarFire.Chak kalite file nesesè en nan koule konsepsyon ou. Seksyon sa yo dekri entegrasyon an files soti nan manifest nan koule konsepsyon ou.

Jenerasyon kontrent (Poze yon Kesyon)

Lè w ap fè konfigirasyon ak jenerasyon, asire w ekri/jenere kontrent SDC/PDC/NDC files pou konsepsyon an pase yo nan zouti Sentèz, Kote-ak-Wout, ak Verify Timing.
Sèvi ak sèvis piblik Derive Constraints deyò anviwònman Libero pou jenere kontrent olye pou w ekri yo manyèlman. Pou itilize sèvis piblik Derive Constraint andeyò anviwònman Libero a, ou dwe:

• Pwovizyon pou itilizatè HDL, eleman HDL, ak eleman SDC kontrent files
• Espesifye modil ki pi wo a
• Espesifye kote pou jenere kontrent ki sòti a files

SDC component constraints yo disponib anba /konpozan/travay/ / / anyè apre konfigirasyon eleman ak jenerasyon.
Pou plis detay sou fason pou jenere kontrent pou konsepsyon ou a, gade Apendis C—Derive kontrent.

Sentèz konsepsyon ou (Poze yon Kesyon)

Youn nan karakteristik prensipal yo nan Custom Flow la se pèmèt ou sèvi ak yon sentèz twazyèm pati
zouti deyò Libero. Kouran koutim lan sipòte itilizasyon Synopsys SynplifyPro. Pou fè sentèz ou
pwojè, sèvi ak pwosedi sa a:

1. Kreye yon nouvo pwojè nan zouti Sentèz ou a, ki vize menm fanmi aparèy, mouri, ak pake ak pwojè Libero ou te kreye a.
   a. Enpòte pwòp RTL ou files jan ou fè nòmalman.
   b. Mete pèsistans yap ogmante jiska sentèz la pou Verilog estriktirèl (.vm).
   Ide: estriktirèl Verilog (.vm) se sèlman fòma pwodiksyon sentèz ki sipòte nan PolarFire.
2. Enpòte eleman HDL files nan pwojè sentèz ou a:
   a. Pou chak Rapò Manifest Konpozan: Pou chak file anba HDL sous files pou tout zouti Sentèz ak Simulation, enpòte a file nan Pwojè Sentèz ou a.
3. Enpòte la file polarfire_syn_comps.v (si w ap itilize Synopsys Synplify) soti nan
   Kote enstalasyon>/data/aPA5M nan pwojè sentèz ou a.
4. Enpòte SDC ki te deja pwodwi a file atravè zouti Derived Constraint (gade Apendis
   A—Sample SDC Constraints) nan zouti Sentèz la. Kontrent sa a file kontrent zouti sentèz la pou reyalize fèmen distribisyon ak mwens efò ak mwens iterasyon konsepsyon.

Enpòtan: 

• Si w gen plan pou itilize menm *.sdc file pou limite Place-and-Route pandan faz aplikasyon konsepsyon an, ou dwe enpòte *.sdc sa a nan pwojè sentèz la. Sa a se asire ke pa gen okenn dezakò nan non objè konsepsyon nan netlist sentèz la ak kontrent yo kote ak wout pandan faz aplikasyon an nan pwosesis konsepsyon an. Si ou pa mete sa a *.sdc file nan etap Sentèz la, netlist ki te pwodwi apati Sentèz ka echwe etap Kote ak Wout la akòz dezakò nan non objè konsepsyon.
  a. Enpòte Netlist Atribi *.ndc, si genyen, nan zouti Sentèz la.
  b. Kouri Sentèz.
• Kote pwodiksyon zouti Sentèz ou a gen netlist *.vm file jenere pòs sentèz. Ou dwe enpòte netlist la nan Pwojè Aplikasyon Libero pou kontinye ak pwosesis konsepsyon an.

Simulation konsepsyon ou (Poze yon Kesyon)

Pou simulation konsepsyon ou deyò nan Libero (ki vle di, lè l sèvi avèk pwòp anviwònman simulation ou ak similatè), fè etap sa yo:

1. Design Files:
   a. Simulation Pre-Sentèz:
   • Enpòte RTL ou a nan pwojè simulation ou a.
   • Pou chak Rapò Manifest Konpozan.
   - Enpòte chak file anba HDL sous files pou tout zouti Sentèz ak Simulation nan pwojè simulation ou a.
   • Konpile sa yo files dapre enstriksyon similatè ou a.
   b. Simulation apre sentèz:
   • Enpòte post-sentèz *.vm netlist ou a (pwodwi nan Synthesizing Your Design) nan pwojè simulation ou a epi konpile li.
   c. Simulation apre layout:
   • Premyèman, ranpli aplikasyon konsepsyon ou a (gade Enplemantasyon konsepsyon ou). Asire w ke dènye pwojè Libero ou a nan eta apre plan an.
   • Double-klike sou Jenere BackAnnotated Files nan fenèt Libero Design Flow. Li jenere de files:
   /designer/ / _ba.v/vhd /designer/
   / _ba.sdf
   • Enpòte tou de sa yo files nan zouti simulation ou.
2. Stimul ak Konfigirasyon files:
   a. Pou chak Rapò Manifest Konpozan:
   • Kopi tout files anba Stimuls la Files pou tout seksyon Zouti Simulation nan anyè rasin pwojè Simulation ou a.
   b. Asire ke nenpòt Tcl files nan lis anvan yo (nan etap 2.a) yo egzekite an premye, anvan kòmansman an nan simulation.
   c. UPROM.mem: Si ou itilize nwayo UPROM nan konsepsyon ou a ak opsyon Sèvi ak kontni pou simulation pèmèt pou youn oswa plis kliyan depo done ke ou vle simulation, ou dwe itilize ègzèkutabl pa4rtupromgen (pa4rtupromgen.exe sou fenèt) pou jenere UPROM.mem. file. Ègzèkutabl pa4rtupromgen pran UPROM.cfg la file kòm entrées atravè yon script Tcl file ak rezilta UPROM.mem la file obligatwa pou simulation. UPROM.mem sa a file yo dwe kopye nan katab la simulation anvan kouri nan simulation. Yon ansyenampYo bay li ki montre itilizasyon pa4rtupromgen ègzekutabl nan etap sa yo. UPROM.cfg la file ki disponib nan anyè a /konpozan/travay/ / nan pwojè Libero ou te itilize pou jenere eleman UPROM la.
   d. snvm.mem: Si ou itilize debaz Sèvis Sistèm nan konsepsyon ou a epi konfigirasyon tab sNVM nan nwayo a ak opsyon Sèvi ak kontni pou simulation aktive pou youn oswa plis kliyan ke ou vle simulation, yon snvm.mem. file se otomatikman pwodwi a
   anyè a /konpozan/travay/ / nan pwojè Libero ou te itilize pou jenere eleman Sèvis Sistèm. snvm.mem sa a file yo dwe kopye nan katab la simulation anvan kouri nan simulation.
3. Kreye yon katab k ap travay ak yon sous-dosye ki rele simulation anba katab k ap travay la.
   Ègzèkutabl pa4rtupromgen a atann prezans katab la simulation sub nan katab la k ap travay epi yo mete script *.tcl la nan katab la simulation sub.
4. Kopi UPROM.cfg la file soti nan premye pwojè Libero ki te kreye pou jenerasyon eleman nan katab k ap travay la.
5. Kole kòmandman sa yo nan yon script *.tcl epi mete l nan katab simulation ki te kreye nan etap 3.
   Sample *.tcl pou aparèy PolarFire ak PolarFire Soc Family pou jenere URPOM.mem file
   soti nan UPROM.cfg
   set_device -fam -mouri - pake
   set_input_cfg -chemen
   set_sim_mem -chemenFile/UPROM.mem>
   gen_sim -use_init fo
   Pou non entèn apwopriye pou itilize pou mouri a ak pake, gade nan *.prjx file nan premye pwojè Libero (itilize pou jenerasyon eleman).
   Agiman use_init dwe mete sou fo.
   Sèvi ak lòd set_sim_mem pou presize chemen an nan pwodiksyon an file UPROM.mem sa vle di
   pwodwi sou ekzekisyon script la file ak ègzèkutabl pa4rtupromgen la.
6. Nan èd memwa lòd la oswa tèminal cygwin, ale nan anyè k ap travay ki te kreye nan etap 3.
   Egzekite kòmandman pa4rtupromgen ak opsyon script la epi pase script *.tcl ki te kreye nan etap anvan an ba li.
   Pou Windows
   /designer/bin/pa4rtupromgen.exe \
   –script./simulation/ .tcl
   Pou Linux:
   /bin/pa4rtupromgen
   –script./simulation/ .tcl
7. Apre ekzekisyon siksè pa4rtupromgen ègzèkutabl la, tcheke ke UPROM.mem la file se pwodwi nan kote ki espesifye nan lòd la set_sim_mem nan script *.tcl la.
8. Pou simule sNVM a, kopye snvm.mem la file soti nan premye pwojè Libero ou (itilize pou konfigirasyon eleman) nan katab simulation nivo siperyè nan pwojè simulation ou a pou kouri simulation (andeyò Libero SoC). Pou simule kontni UPROM, kopye UPROM.mem ki te pwodwi a file nan katab simulation nivo siperyè nan pwojè simulation ou a pou kouri simulation (andeyò Libero SoC).

Enpòtan: Pou simulation fonksyonalite SoC Components, telechaje bibliyotèk simulation PolarFire prekonpile epi enpòte yo nan anviwònman simulation ou jan sa dekri isit la. Pou plis detay, gade Apendis B—Enpòte Bibliyotèk Simulation nan Anviwònman Simulation.

Aplike konsepsyon ou (Poze yon Kesyon)

Apre w fin ranpli simulation Sentèz ak Post-Sentèz la nan anviwònman ou, ou dwe itilize Libero ankò pou aplike fizikman konsepsyon ou, kouri distribisyon ak analiz pouvwa, epi jenere pwogram ou an. file.

1. Kreye yon nouvo pwojè Libero pou aplikasyon fizik ak layout konsepsyon an. Asire w ke w vize aparèy la menm jan ak pwojè referans ou te kreye nan Konfigirasyon Konpozan an.
2. Apre kreyasyon pwojè a, retire Sentèz nan chèn zouti nan fenèt Design Flow (Pwojè > Anviwònman Pwojè > Design Flow > Dezaktive Pèmèt Sentèz).
3.  Enpòte post-sentèz *.vm ou file nan pwojè sa a, (File > Import > Synthesized Verilog Netlist (VM)).
   Ide: Li rekòmande pou ou kreye yon lyen nan sa a file, se konsa ke si ou resynthesize konsepsyon ou a, Libero toujou sèvi ak dènye netlist apre sentèz la.
   a. Nan fenèt Design Hierarchy, note non modil rasin lan.
4. Enpòte kontrent yo nan pwojè Libero a. Sèvi ak Manadjè kontrent pou enpòte kontrent *.pdc/*.sdc/*.ndc.
   a. Enpòte I/O *.pdc kontrent files (Manadjè kontrent > Atribi I/O > Enpòte).
   b. Enpòte Floorplanning *.pdc contrainte files (Manadjè kontrent > Planifikatè etaj > Enpòte).
   c. Enpòte *.sdc kontrent distribisyon files (Manadjè kontrent > Distribisyon > Enpòte). Si konsepsyon ou a gen nenpòt nan nwayo ki nan lis nan Plis paseview, asire w enpòte SDC a file pwodwi atravè zouti kontrent derive.
   d. Enpòte *.ndc kontrent files (Manadjè kontrent > Netlist Atribi > Enpòte).
5. Asosye kontrent Files pou desine zouti.
   a. Louvri Manadjè Kontrent (Jere Kontrent > Louvri Jere Kontrent View).
   Tcheke kaz Verifikasyon Kote-ak-Wout ak Distribisyon ki akote kontrent la file pou etabli kontrent file ak asosyasyon zouti. Asosye kontrent *.pdc nan Place-andRoute ak *.sdc a tou de Place-and-Route ak Verifikasyon Timing. Asosye a *.ndc file Konpile Netlist.
   Konsèy: Si Kote ak wout echwe ak kontrent *.sdc sa a file, Lè sa a, enpòte sa a menm *.sdc file nan sentèz ak re-kouri sentèz.
6. Klike sou Konpile Netlist ak Lè sa a, Mete ak Route pou konplete etap layout la.
7. Zouti Configure Design Inisyalization Data and Memories pèmèt ou inisyalize blòk konsepsyon, tankou LSRAM, µSRAM, XCVR (transceiver), ak PCIe lè l sèvi avèk done ki estoke nan µPROM, sNVM, oswa ekstèn SPI Flash depo memwa. Zouti a gen onglet sa yo pou defini spesifikasyon sekans inisyalizasyon konsepsyon an, spesifikasyon kliyan inisyalizasyon yo, kliyan done itilizatè yo.
   – Tab Inisyalizasyon konsepsyon
   – µPROM tab
   – tab sNVM
   – SPI Flash tab
   – Tab RAM twal
   Sèvi ak onglè ki nan zouti a pou konfigirasyon done ak memwa inisyalizasyon konsepsyon yo.Apre w fin ranpli konfigirasyon an, fè etap sa yo pou pwograme done inisyalizasyon yo:
   • Jenere kliyan inisyalizasyon
   • Jenere oswa ekspòte bitstream la
   • Pwograme aparèy la
   Pou enfòmasyon detaye sou fason pou itilize zouti sa a, gade Gid Itilizatè Libero SoC Design Flow. Pou plis enfòmasyon sou kòmandman Tcl yo itilize pou konfigirasyon divès onglè nan zouti a epi presize konfigirasyon memwa files (*.cfg), gade Gid referans kòmandman Tcl.
8. Jenere yon pwogramasyon File soti nan pwojè sa a epi sèvi ak li nan pwogram FPGA ou.

Anèks A—Sampkontrent SDC (Poze yon Kesyon

Libero SoC jenere kontrent distribisyon SDC pou sèten nwayo IP, tankou CCC, OSC, Transceiver ak sou sa. Pase kontrent SDC yo nan zouti konsepsyon ogmante chans pou satisfè tan fèmen ak mwens efò ak mwens iterasyon konsepsyon. Yo bay tout chemen yerarchik ki soti nan egzanp ki pi wo a pou tout objè konsepsyon ki refere yo nan kontrent yo.
7.1 Kontrent tan SDC (Poze yon Kesyon)
Nan pwojè referans debaz Libero IP, kontrent SDC tèt nivo sa a file disponib nan Manadjè Kontrent (Design Flow > Open Manage Constraint View > Distribisyon > Derive kontrent).
Enpòtan: Gade sa a file pou mete kontrent SDC yo si konsepsyon ou genyen CCC, OSC, Transceiver, ak lòt konpozan. Modifye chemen yerachik konplè a, si sa nesesè, pou koresponn ak yerachi konsepsyon ou oswa itilize sèvis piblik Derive_Constraints ak etap ki nan Apendis C—Derive kontrent sou nivo eleman SDC. file.
Sove a file bay yon non diferan epi enpòte SDC a file nan zouti sentèz la, Zouti Kote-ak-Wout, ak Verifikasyon Distribisyon, menm jan ak nenpòt lòt kontrent SDC. files.
7.1.1 SDC ki sòti File (Poze yon Kesyon)
# Sa a file te pwodwi baze sou sous SDC sa a files:
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_CCC_C0/PF_CCC_C0_0/PF_CCC_C0_PF_CCC_C0_0_PF_CCC.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
CLK_DIV/CLK_DIV_0/CLK_DIV_CLK_DIV_0_PF_CLK_DIV.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
TRANSMIT_PLL/TRANSMIT_PLL_0/TRANSMIT_PLL_TRANSMIT_PLL_0_PF_TX_PLL.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
DMA_INITIATOR/DMA_INITIATOR_0/DMA_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
FIC0_INITIATOR/FIC0_INITIATOR_0/FIC0_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
ICICLE_MSS/ICICLE_MSS.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_PCIE_C0/PF_PCIE_C0_0/PF_PCIE_C0_PF_PCIE_C0_0_PF_PCIE.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PCIE_INITIATOR/PCIE_INITIATOR_0/PCIE_INITIATOR.sdc
# /drive/aPA5M/cores/constraints/osc_rc160mhz.sdc
# *** Nenpòt modifikasyon nan sa a file yo pral pèdi si kontrent ki sòti yo re-kouri. ***
create_clock -name {CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK} - peryòd 6.25
[ get_pins { CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK } ] create_clock -name {REF_CLK_PAD_P} -period 10 [ get_ports { REF_CLK_PAD_P } ] create_clock -name {CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_0PLL_0/TRANSMIT_XNUMXPLL_XNUMX/
DIV_CLK} - peryòd 8
[ get_pins { CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/DIV_CLK } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_inst_0/
OUT0} -miltipliye_pa 25 -divize_pa 32 -sous
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -faz 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT0 } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_inst_0/pll
OUT1} -miltipliye_pa 25 -divize_pa 32 -sous
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -faz 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT1 } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_inst_0/pll
OUT2} -miltipliye_pa 25 -divize_pa 32 -sous
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -faz 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT2 } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_inst_0/pll
OUT3} -miltipliye_pa 25 -divize_pa 64 -sous
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -faz 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT3 } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_CD_0/CLK_XNUMXMHz/
Y_DIV} -divide_by 2 -source
[ get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/A } ] [ get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz_to_CLK_0MHz/CLK_DIV_0/DIV_] set_false_path -through [ get_nets { DMA_INITIATOR_inst_0/ARESETN* } ] set_false_path -soti nan [ get_cells { DMA_INITIATOR_inst_XNUMX/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/rdGrayCounter*/cntGray* } ] -to [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
rdPtr_s1* } ] set_false_path -soti nan [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/wrGrayCounter*/cntGray* } ] -to [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
wrPtr_s1* } ] set_false_path -through [ get_nets { FIC0_INITIATOR_inst_0/ARESETN* } ] set_false_path -to [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[0] PCIE/PF__PCIE_C0_0/
PCIE_1/INTERRUPT[1] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[2] PCIE/PF_PCIE_C0_0/PCIE_1/
INTERRUPT[3] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[4] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[5] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[6] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[7] PCIE/PF_PCIE_C0_0/
PCIE_1/WAKEREQ PCIE/PF_PCIE_C0_0/PCIE_1/MPERST_N } ] set_false_path -soti nan [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/TL_CLK } ] set_false_path -through [ get_nets {PCIE_TIATORARE {PCIE_TIATORARE] Anèks B—Enpòte Bibliyotèk Simulation nan Anviwònman Simulation (Poze yon Kesyon)
Similatè default pou simulation RTL ak Libero SoC se ModelSim ME Pro.
Bibliyotèk pre-konpile pou similatè default yo disponib ak enstalasyon Libero nan anyè /Designer/lib/modelsimpro/precompiled/vlog for® fanmi ki sipòte yo. Libero SoC sipòte tou lòt edisyon similatè twazyèm pati nan ModelSim, Questasim, VCS, Xcelium.
, HDL aktif, ak Riviera Pro. Telechaje respektif bibliyotèk pre-konpile soti nan Libero SoC v12.0 ak pita ki baze sou similatè a ak vèsyon li yo.
Menm jan ak anviwònman Libero, run.do file dwe kreye pou kouri simulation deyò Libero.
Kreye yon senp run.do file ki gen kòmandman pou etabli bibliyotèk pou rezilta konpilasyon, kat bibliyotèk, konpilasyon, ak simulation. Swiv etap sa yo pou kreye yon run.do debaz file.

1. Kreye yon bibliyotèk ki lojik pou konsève rezilta konpilasyon lè l sèvi avèk vlib kòmand vlib presynth.
2. Map non bibliyotèk ki lojik la nan anyè bibliyotèk pre-konpile lè l sèvi avèk vmap kòmand vmap .
3. Konpile sous files—itilize kòmandman konpilatè lang espesifik pou konpile konsepsyon files nan anyè k ap travay.
   – vlog pou .v/.sv
   – vcom pou .vhd
4. Chaje konsepsyon an pou simulation lè l sèvi avèk kòmand vsim lè w espesifye non nenpòt modil nivo siperyè.
5. Simile konsepsyon an lè l sèvi avèk lòd kouri.
   Apre chaje konsepsyon an, tan simulation mete a zewo, epi ou ka antre nan lòd la kouri yo kòmanse simulation.
   Nan fenèt transkripsyon similatè a, egzekite run.do file kòm run.do kouri simulation la. Sample run.do file jan sa a.

tou dousman mete ACTELLIBNAME PolarFire tou dousman mete PROJECT_DIR "W:/Test/basic_test" si
{[file egziste presynth/_info]} { eko "INFO: Presynth bibliyotèk simulation egziste" } lòt bagay
{ file delete -force presynth vlib presynth } vmap presynth presynth vmap PolarFire
"X:/Libero/Designer/lib/modelsimpro/precompiled/vlog/PolarFire" vlog -sv -work presynth
“${PROJECT_DIR}/hdl/top.v” vlog “+incdir+${PROJECT_DIR}/stimulus” -sv -work presynth “$
{PROJECT_DIR}/stimulus/tb.v” vsim -L PolarFire -L presinth -t 1ps presynth.tb ajoute vag /tb/*
kouri 1000ns log /tb/* sòti

Apendis C—Derive kontrent (Poze yon Kesyon)

Apendis sa a dekri kòmandman Derive Constraints Tcl yo.
9.1 Derive kòmandman Tcl kontrent (Poze yon Kesyon)
Derive_constraints sèvis piblik la ede w derive kontrent nan RTL oswa konfigirateur deyò anviwònman konsepsyon Libero SoC la. Pou jenere kontrent pou konsepsyon ou a, ou bezwen itilizatè HDL, Component HDL, ak Component Constraints. files. SDC konponan kontrent fileyo disponib anba /konpozan/travay/ / / anyè apre konfigirasyon eleman ak jenerasyon.
Chak eleman kontrent file konsiste de lòd la set_component tcl (espesye non an eleman) ak lis la nan kontrent ki te pwodwi apre konfigirasyon. Kontrent yo pwodwi ki baze sou konfigirasyon an epi yo espesifik pou chak eleman.
Example 9-1. Kontrent eleman File pou Nwayo PF_CCC
Isit la se yon ansyenample nan yon kontrent eleman file pou nwayo PF_CCC:
set_component PF_CCC_C0_PF_CCC_C0_0_PF_CCC
# Microchip Corp.
# Dat: 2021-Oct-26 04:36:00
# Revèy de baz pou PLL #0
create_clock -period 10 [ get_pins { pll_inst_0/REF_CLK_0 } ] create_generated_clock -divide_by 1 -source [ get_pins { pll_inst_0/
REF_CLK_0 } ] -phase 0 [ get_pins { pll_inst_0/OUT0 } ] Isit la, create_clock ak create_generated_clock se revèy referans ak pwodiksyon revèy respektivman, ki pwodui ki baze sou konfigirasyon an.
9.1.1 Travay ak derive_constraints Utility (Poze yon Kesyon)
Derivasyon kontrent travèse nan konsepsyon an epi asiyen nouvo kontrent pou chak egzanp eleman ki baze sou eleman deja bay SDC. files. Pou revèy referans CCC, li pwopaje tounen nan konsepsyon an pou jwenn sous revèy referans la. Si sous la se yon I/O, kontrent revèy referans yo pral mete sou I/O la. Si se yon pwodiksyon CCC oswa yon lòt sous revèy (pa egzanpample, Transceiver, osilator), li sèvi ak revèy ki soti nan lòt eleman an epi li rapòte yon avètisman si entèval yo pa matche. Derive kontrent pral tou asiyen kontrent pou kèk makro tankou osilateur sou-chip si ou genyen yo nan RTL ou a.
Pou egzekite sèvis piblik derive_constraints, ou dwe bay yon .tcl file agiman liy lòd ak enfòmasyon sa yo nan lòd espesifye a.

1. Espesifye enfòmasyon sou aparèy lè l sèvi avèk enfòmasyon ki nan seksyon set_device.
2. Espesifye chemen RTL la files itilize enfòmasyon ki nan seksyon read_verilog oswa read_vhdl.
3. Mete modil nivo siperyè lè l sèvi avèk enfòmasyon ki nan seksyon set_top_level.
4. Espesifye chemen nan eleman SDC a files itilize enfòmasyon ki nan seksyon read_sdc oswa read_ndc.
5. Egzekite a files itilize enfòmasyon ki nan seksyon derive_constraints.
6.  Espesifye chemen ki mennen nan kontrent ki sòti nan SDC file lè l sèvi avèk enfòmasyon ki nan seksyon write_sdc oswa write_pdc oswa write_ndc.

Example 9-2. Egzekisyon ak kontni derive.tcl la File
Sa ki anba la a se yon ansyenample agiman liy kòmand pou egzekite sèvis piblik derive_constraints.
$ /bin{64}/derive_constraints derive.tcl
Sa ki nan deriv.tcl la file:
# Enfòmasyon sou aparèy
set_device -fanmi PolarFire -mouri MPF100T -vitès -1
# RTL files
read_verilog -mode system_verilog pwojè/konpozan/travay/txpll0/
txpll0_txpll0_0_PF_TX_PLL.v
read_verilog -mode system_verilog {pwojè/konpozan/travay/txpll0/txpll0.v}
read_verilog -mode system_verilog {pwojè/konpozan/travay/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.v}
read_verilog -mode system_verilog {pwojè/konpozan/travay/xcvr0/xcvr0.v}
read_vhdl -mode vhdl_2008 {project/hdl/xcvr1.vhd}
#Component SDC files
set_top_level {xcvr1}
read_sdc -component {pwojè/konpozan/travay/txpll0/txpll0_0/
txpll0_txpll0_0_PF_TX_PLL.sdc}
read_sdc -component {pwojè/konpozan/travay/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.sdc}
#Sèvi ak lòd derive_constraint
derive_constraints
#SDC/PDC/NDC rezilta files
write_sdc {project/constraint/xcvr1_derived_constraints.sdc}
write_pdc {project/constraint/fp/xcvr1_derived_constraints.pdc}
9.1.2 set_device (Poze yon Kesyon)
Deskripsyon
Espesifye non fanmi, non mouri, ak klas vitès.
set_device -fanmi -mouri -vitès
Agiman yo

Paramèt	Kalite	Deskripsyon
-fanmi	Fisèl	Espesifye non fanmi an. Valè posib yo se PolarFire®, PolarFire SoC.
-mouri	Fisèl	Espesifye non mouri a.
-vitès	Fisèl	Espesifye klas vitès aparèy la. Valè posib yo se STD oswa -1.

Kalite Retounen	Deskripsyon
0	Kòmandman te reyisi.
1	Kòmandman echwe. Gen yon erè. Ou ka obsève mesaj erè a nan konsole a.

Lis Erè yo

Kòd erè	Mesaj Erè	Deskripsyon
ER0023	Paramèt obligatwa—mouri manke	Opsyon mouri a obligatwa epi yo dwe espesifye.
ER0005	Enkoni mouri 'MPF30'	Valè opsyon -die pa kòrèk. Gade lis valè posib nan deskripsyon opsyon an.
ER0023	Paramèt-mouri se valè ki manke	Opsyon mouri a espesifye san valè.
ER0023	Paramèt obligatwa - fanmi an manke	Opsyon fanmi an obligatwa epi yo dwe espesifye.
ER0004	Fanmi enkoni 'PolarFire®'	Opsyon fanmi an pa kòrèk. Gade lis valè posib nan deskripsyon opsyon an.

………… kontinye
Kòd erè	Mesaj Erè	Deskripsyon
ER0023	Paramèt - fanmi an manke valè	Opsyon fanmi an espesifye san valè.
ER0023	Paramèt obligatwa-vitès ki manke	Opsyon vitès la obligatwa epi yo dwe espesifye.
ER0007	Vitès enkoni ' '	Opsyon vitès la pa kòrèk. Gade lis valè posib nan deskripsyon opsyon an.
ER0023	Paramèt-vitès se valè ki manke	Opsyon vitès la espesifye san valè.

Example
set_device -fanmi {PolarFire} -mouri {MPF300T_ES} -vitès -1
set_device -family SmartFusion 2 -die M2S090T -speed -1
9.1.3 read_verilog (Poze yon Kesyon)
Deskripsyon
Li yon Verilog file lè l sèvi avèk Verific.
read_verilog [-lib ] [-mòd ]filenon>
Agiman yo

Paramèt	Kalite	Deskripsyon
-lib	Fisèl	Espesifye bibliyotèk la ki gen modil yo dwe ajoute nan bibliyotèk la.
-mòd	Fisèl	Espesifye estanda Verilog la. Valè posib yo se verilog_95, verilog_2k, system_verilog_2005, system_verilog_2009, system_verilog, verilog_ams, verilog_psl, system_verilog_mfcu. Valè yo ensansib majiskil. Default se verilog_2k.
filenon	Fisèl	Verilog file non.

Kalite Retounen	Deskripsyon
0	Kòmandman te reyisi.
1	Kòmandman echwe. Gen yon erè. Ou ka obsève mesaj erè a nan konsole a.

Lis Erè yo

Kòd erè	Mesaj Erè	Deskripsyon
ER0023	Paramèt—lib gen valè ki manke	Opsyon lib la espesifye san valè.
ER0023	Paramèt — mòd se valè ki manke	Opsyon mòd espesifye san valè.
ER0015	mòd enkoni ' '	Mòd verilog espesifye a se enkoni. Gade lis mòd verilog posib nan deskripsyon opsyon mòd.
ER0023	Paramèt obligatwa file non ki manke	Pa gen verilog file chemen yo bay.
ER0016	Echwe akòz analizeur Verific la	Erè sentaks nan verilog file. Analizeur Verific la ka obsève nan konsole ki anlè mesaj erè a.
ER0012	set_device pa rele	Enfòmasyon sou aparèy la pa espesifye. Sèvi ak lòd set_device pou dekri aparèy la.

Example
read_verilog -mode system_verilog {component/work/top/top.v}
read_verilog -mode system_verilog_mfcu design.v
9.1.4 read_vhdl (Poze yon Kesyon)
Deskripsyon
Ajoute yon VHDL file nan lis VHDL files.
read_vhdl [-lib ] [-mòd ]filenon>
Agiman yo

Paramèt	Kalite	Deskripsyon
-lib	—	Espesifye bibliyotèk kote yo dwe ajoute kontni an.
-mòd	—	Espesifye estanda VHDL la. Default se VHDL_93. Valè posib yo se vhdl_93, vhdl_87, vhdl_2k, vhdl_2008, vhdl_psl. Valè yo ensansib majiskil.
filenon	—	VHDL file non.

Kalite Retounen	Deskripsyon
0	Kòmandman te reyisi.
1	Kòmandman echwe. Gen yon erè. Ou ka obsève mesaj erè a nan konsole a.

Lis Erè yo

Kòd erè	Mesaj Erè	Deskripsyon
ER0023	Paramèt—lib gen valè ki manke	Opsyon lib la espesifye san valè.
ER0023	Paramèt — mòd se valè ki manke	Opsyon mòd espesifye san valè.
ER0018	mòd enkoni ' '	Mòd VHDL espesifye a se enkoni. Gade lis mòd VHDL posib nan deskripsyon opsyon mòd.
ER0023	Paramèt obligatwa file non ki manke	Pa gen VHDL file chemen yo bay.
ER0019	Pa kapab anrejistre invalid_path.v file	VHDL espesifye a file pa egziste oswa pa gen otorizasyon pou lekti.
ER0012	set_device pa rele	Enfòmasyon sou aparèy la pa espesifye. Sèvi ak lòd set_device pou dekri aparèy la.

Example
read_vhdl -mode vhdl_2008 osc2dfn.vhd
read_vhdl {hdl/top.vhd}
9.1.5 set_top_level (Poze yon Kesyon)
Deskripsyon
Espesifye non modil nivo siperyè nan RTL.
set_top_level [-lib ]
Agiman yo

Paramèt	Kalite	Deskripsyon
-lib	Fisèl	Bibliyotèk la pou fè rechèch pou modil nan tèt nivo oswa antite (Si ou vle).
non	Fisèl	Modil nan nivo siperyè oswa non antite.

Kalite Retounen	Deskripsyon
0	Kòmandman te reyisi.
1	Kòmandman echwe. Gen yon erè. Ou ka obsève mesaj erè a nan konsole a.

Lis Erè yo

Kòd erè	Mesaj Erè	Deskripsyon
ER0023	Nivo tèt paramèt obligatwa yo manke	Opsyon nan nivo siperyè obligatwa epi yo dwe espesifye.
ER0023	Paramèt—lib gen valè ki manke	Opsyon lib la espesifye san valè.
ER0014	Pa kapab jwenn nivo siperyè nan bibliyotèk	Modil nivo siperyè espesifye a pa defini nan bibliyotèk yo bay la. Pou korije erè sa a, yo dwe korije modil anwo a oswa non bibliyotèk la.
ER0017	Elabore echwe	Erè nan pwosesis elaborasyon RTL. Mesaj erè a ka obsève nan konsole a.

Example
set_top_level {top}
set_top_level -lib hdl top
9.1.6 read_sdc (Poze yon kesyon)
Deskripsyon
Li yon SDC file nan baz done a eleman.
read_sdc -componentfilenon>
Agiman yo

Paramèt	Kalite	Deskripsyon
-konpozan	—	Sa a se yon drapo obligatwa pou lòd read_sdc lè nou derive kontrent.
filenon	Fisèl	Chemen nan SDC a file.

Kalite Retounen	Deskripsyon
0	Kòmandman te reyisi.
1	Kòmandman echwe. Gen yon erè. Ou ka obsève mesaj erè a nan konsole a.

Lis Erè yo

Kòd erè	Mesaj Erè	Deskripsyon
ER0023	Paramèt obligatwa file non ki manke.	Opsyon obligatwa a file non pa espesifye.
ER0000	SDC file <file_path> pa lizib.	SDC a espesifye file pa gen otorizasyon li.
ER0001	Pa kapab louvrifile_chemen> file.	SDC a file pa egziste. Chemen an dwe korije.
ER0008	Manke lòd set_component nanfile_chemen> file	Eleman espesifye nan SDC file pa presize eleman an.

Kòd erè	Mesaj Erè	Deskripsyon
ER0009	<List of errors from sdc file>	SDC a file gen kòmandman sdc ki pa kòrèk. Pou egzanpample, lè gen yon erè nan set_multicycle_path constraint: Erè pandan w ap egzekite lòd read_sdc: nanfile_chemen> file: Erè nan lòd set_multicycle_path: Paramèt enkoni [get_cells {reg_a}].

Example
read_sdc -component {./component/work/ccc0/ccc0_0/ccc0_ccc0_0_PF_CCC.sdc}
9.1.7 read_ndc (Poze yon kesyon)
Deskripsyon
Li yon NDC file nan baz done a eleman.
read_ndc -componentfilenon>
Agiman yo

Paramèt	Kalite	Deskripsyon
-konpozan	—	Sa a se yon drapo obligatwa pou lòd read_ndc lè nou derive kontrent.
filenon	Fisèl	Chemen nan NDC a file.

Kalite Retounen	Deskripsyon
0	Kòmandman te reyisi.
1	Kòmandman echwe. Gen yon erè. Ou ka obsève mesaj erè a nan konsole a.

Lis Erè yo

Kòd erè	Mesaj Erè	Deskripsyon
ER0001	Pa kapab louvrifile_chemen> file	NDC a file pa egziste. Chemen an dwe korije.
ER0023	Paramèt obligatwa—AtclParamO_ manke.	Opsyon obligatwa a filenon pa espesifye.
ER0023	Paramèt obligatwa - eleman ki manke.	Opsyon eleman obligatwa epi yo dwe espesifye.
ER0000	NDC file 'file_chemen>' pa lizib.	NDC espesifye a file pa gen otorizasyon li.

Example
read_ndc -component {component/work/ccc1/ccc1_0/ccc_comp.ndc}
9.1.8 derive_constraints (Poze yon kesyon)
Deskripsyon
Enstansye eleman SDC files nan baz done nivo konsepsyon an.
derive_constraints
Agiman yo

Kalite Retounen	Deskripsyon
0	Kòmandman te reyisi.
1	Kòmandman echwe. Gen yon erè. Ou ka obsève mesaj erè a nan konsole a.

Lis Erè yo

Kòd erè	Mesaj Erè	Deskripsyon
ER0013	Nivo siperyè pa defini	Sa vle di ke modil nan nivo siperyè oswa antite pa espesifye. Pou ranje apèl sa a, bay la lòd set_top_level anvan kòmand derive_constraints.

Example
derive_constraints
9.1.9 write_sdc (Poze yon kesyon)
Deskripsyon
Ekri yon kontrent file nan fòma SDC.
ekri_sdcfilenon>
Agiman yo

Paramèt	Kalite	Deskripsyon
<filenon>	Fisèl	Chemen nan SDC a file pral pwodwi. Sa a se yon opsyon obligatwa. Si la file egziste, li pral ranplase.

Kalite Retounen	Deskripsyon
0	Kòmandman te reyisi.
1	Kòmandman echwe. Gen yon erè. Ou ka obsève mesaj erè a nan konsole a.

Lis Erè yo

Kòd erè	Mesaj Erè	Deskripsyon
ER0003	Pa kapab louvrifile chemen> file.	File chemen pa kòrèk. Tcheke si anyè paran yo egziste.
ER0002	SDC file 'file chemen>' pa ekri.	SDC a espesifye file pa gen pèmisyon ekri.
ER0023	Paramèt obligatwa file non ki manke.	SDC a file chemen se yon opsyon obligatwa epi yo dwe espesifye.

Example
write_sdc "derived.sdc"
9.1.10 write_pdc (Poze yon kesyon)
Deskripsyon
Ekri kontrent fizik (Derive kontrent sèlman).
ekri_pdcfilenon>
Agiman yo

Paramèt	Kalite	Deskripsyon
<filenon>	Fisèl	Chemen pou PDC a file pral pwodwi. Sa a se yon opsyon obligatwa. Si la file chemen egziste, li pral ranplase.

Kalite Retounen	Deskripsyon
0	Kòmandman te reyisi.
1	Kòmandman echwe. Gen yon erè. Ou ka obsève mesaj erè a nan konsole a.

Lis Erè yo

Kòd erè	Mesaj erè	Deskripsyon
ER0003	Pa kapab louvrifile chemen> file	La file chemen pa kòrèk. Tcheke si anyè paran yo egziste.
ER0002	PDC file 'file chemen>' pa ekri.	PDC espesifye a file pa gen pèmisyon ekri.
ER0023	Paramèt obligatwa file non ki manke	PDC a file chemen se yon opsyon obligatwa epi yo dwe espesifye.

Example
write_pdc "derived.pdc"
9.1.11 write_ndc (Poze yon kesyon)
Deskripsyon
Ekri kontrent NDC nan yon file.
ekri_ndcfilenon>
Agiman yo

Paramèt	Kalite	Deskripsyon
filenon	Fisèl	Chemen nan NDC a file pral pwodwi. Sa a se yon opsyon obligatwa. Si la file egziste, li pral ranplase.

Kalite Retounen	Deskripsyon
0	Kòmandman te reyisi.
1	Kòmandman echwe. Gen yon erè. Ou ka obsève mesaj erè a nan konsole a.

Lis Erè yo

Kòd erè	Mesaj erè	Deskripsyon
ER0003	Pa kapab louvrifile_chemen> file.	File chemen pa kòrèk. Anyè paran yo pa egziste.
ER0002	NDC file 'file_chemen>' pa ka ekri.	NDC espesifye a file pa gen pèmisyon ekri.
ER0023	Paramèt obligatwa _AtclParamO_ manke.	NDC a file chemen se yon opsyon obligatwa epi yo dwe espesifye.

Example
write_ndc "derived.ndc"
9.1.12 add_include_path (Poze yon kesyon)
Deskripsyon
Espesifye yon chemen pou rechèch enkli files lè w ap li RTL files.
add_include_path
Agiman yo

Paramèt	Kalite	Deskripsyon
anyè	Fisèl	Espesifye yon chemen pou rechèch enkli files lè w ap li RTL files. Opsyon sa a obligatwa.

Kalite Retounen	Deskripsyon
0	Kòmandman te reyisi.

Kalite Retounen	Deskripsyon
1	Kòmandman echwe. Gen yon erè. Ou ka obsève mesaj erè a nan konsole a.

Lis Erè yo

Kòd erè	Mesaj Erè	Deskripsyon
ER0023	Paramèt obligatwa enkli chemen ki manke.	Opsyon anyè a obligatwa epi yo dwe bay li.

Nòt: Si chemen anyè a pa kòrèk, Lè sa a, add_include_path pral pase san yon erè.
Sepandan, kòmandman read_verilog/read_vhd ap echwe akòz analizeur Verific la.
Example
add_include_path component/work/COREABC0/COREABC0_0/rtl/vlog/core

Istwa revizyon (Poze yon Kesyon)

Istwa revizyon an dekri chanjman ki te aplike nan dokiman an. Chanjman yo nan lis pa revizyon, kòmanse ak piblikasyon ki pi aktyèl la.

Revizyon	Dat	Deskripsyon
F	08/2024	Chanjman sa yo fèt nan revizyon sa a: • Mete ajou seksyon Apendis B—Enpòte Bibliyotèk Simulation nan Anviwònman Simulation.
E	08/2024	Chanjman sa yo fèt nan revizyon sa a: • Mete ajou seksyon Overview. • Mete ajou seksyon Derived SDC File. • Mete ajou seksyon Apendis B—Enpòte Bibliyotèk Simulation nan Anviwònman Simulation.
D	02/2024	Dokiman sa a pibliye ak Libero 2024.1 SoC Design Suite san okenn chanjman nan v2023.2. Mete ajou seksyon Travay ak derive_constraints Utility
C	08/2023	Dokiman sa a pibliye ak Libero 2023.2 SoC Design Suite san okenn chanjman nan v2023.1.
B	04/2023	Dokiman sa a pibliye ak Libero 2023.1 SoC Design Suite san okenn chanjman nan v2022.3.
A	12/2022	Premye revizyon.

Sipò pou Microchip FPGA
Gwoup pwodwi Microchip FPGA apiye pwodwi li yo ak plizyè sèvis sipò, tankou Sèvis Kliyan, Sant Sipò Teknik Kliyan, yon websit, ak biwo lavant atravè lemond.
Yo sijere kliyan yo vizite resous sou entènèt Microchip yo anvan yo kontakte sipò paske li gen anpil chans pou kesyon yo te deja reponn.
Kontakte Sant Sipò Teknik atravè websit nan www.microchip.com/support. Mansyone nimewo Pati Aparèy FPGA la, chwazi kategori ka ki apwopriye a, epi telechaje konsepsyon an files pandan y ap kreye yon ka sipò teknik.
Kontakte Sèvis Kliyan pou sipò pwodwi ki pa teknik, tankou pri pwodwi, amelyorasyon pwodwi, enfòmasyon aktyalizasyon, estati lòd, ak otorizasyon.

• Soti nan Amerik di Nò, rele 800.262.1060
• Soti nan rès mond lan, rele 650.318.4460
• Fakse, nenpòt kote nan mond lan, 650.318.8044

Enfòmasyon sou Microchip
Microchip la Websit
Microchip bay sipò sou entènèt atravè nou an websit nan www.microchip.com/. Sa a websit ki itilize pou fè files ak enfòmasyon fasil disponib pou kliyan. Gen kèk nan kontni ki disponib yo enkli:

• Sipò pou pwodwi - Done fèy ak errata, nòt aplikasyon ak sample pwogram, resous konsepsyon, gid itilizatè a ak dokiman sipò pyès ki nan konpitè, dènye degaje lojisyèl ak lojisyèl achiv
• Sipò teknik jeneral - Kesyon yo poze souvan (FAQs), demann sipò teknik, gwoup diskisyon sou entènèt, lis manm pwogram patnè konsepsyon Microchip.
• Biznis Microchip - Seleksyon pwodwi ak gid kòmande, dènye communiqués pou laprès Microchip, lis seminè ak evènman, lis biwo lavant Microchip, distribitè ak reprezantan faktori.

Sèvis Notifikasyon Chanjman pwodwi
Sèvis notifikasyon chanjman pwodwi Microchip la ede kenbe kliyan yo kouran sou pwodwi Microchip yo. Abònen yo pral resevwa yon notifikasyon imel chak fwa gen chanjman, mizajou, revizyon oswa erè ki gen rapò ak yon fanmi pwodwi espesifik oswa zouti devlopman ki enterese yo. Pou anrejistre, ale nan www.microchip.com/pcn epi swiv enstriksyon enskripsyon yo.

Sipò pou Kliyan
Itilizatè pwodwi Microchip ka resevwa asistans atravè plizyè chanèl:

• Distribitè oswa Reprezantan
• Biwo Komèsyal Lokal
• Enjenyè solisyon entegre (ESE)
• Sipò teknik

Kliyan yo ta dwe kontakte distribitè yo, reprezantan yo oswa ESE pou jwenn sipò. Biwo lavant lokal yo disponib tou pou ede kliyan yo. Yon lis biwo lavant ak lokal yo enkli nan dokiman sa a. Gen sipò teknik ki disponib atravè la websit nan: www.microchip.com/support
Aparèy Microchip Kòd Pwoteksyon Karakteristik
Remake detay sa yo sou karakteristik pwoteksyon kòd sou pwodwi Microchip:

• Pwodwi Microchip satisfè espesifikasyon yo nan Fich Done Microchip yo.
• Microchip kwè ke fanmi li nan pwodwi yo an sekirite lè yo itilize nan fason ki gen entansyon an, nan espesifikasyon opere, ak nan kondisyon nòmal.
• Microchip valè ak agresif pwoteje dwa pwopriyete entelektyèl li yo. Tantativ pou vyole karakteristik pwoteksyon kòd nan pwodwi Microchip se entèdi entèdi epi yo ka vyole Digital Millennium Copyright Act.
• Ni Microchip ni okenn lòt manifakti semi-conducteurs ka garanti sekirite kòd li a. Pwoteksyon Kòd pa vle di ke nou garanti pwodwi a se "ki pa ka kase". Pwoteksyon Kòd toujou ap evolye. Microchip pran angajman pou li kontinye amelyore karakteristik pwoteksyon kòd pwodwi nou yo.

Avi Legal
Piblikasyon sa a ak enfòmasyon ki ladan l yo ka itilize sèlman ak pwodwi Microchip, tankou pou konsepsyon, teste, ak entegre pwodwi Microchip ak aplikasyon w lan. Sèvi ak enfòmasyon sa yo nan nenpòt lòt fason vyole kondisyon sa yo. Enfòmasyon konsènan aplikasyon pou aparèy yo bay sèlman pou konvenyans ou epi yo ka ranplase pa mizajou. Se responsablite w pou asire ke aplikasyon w lan satisfè espesifikasyon w yo. Kontakte biwo lavant Microchip lokal ou a pou plis sipò oswa, jwenn plis sipò nan www.microchip.com/en-us/support/design-help/client-support-services.
ENFÒMASYON SA A SE MICROCHIP "KÒM YO". MICROCHIP PA FÈ OKENN REPREZANTASYON OUBYEN GARANTI KI KIT EXPRESSO OSWA ENPLIKITE, EKRI OUBYEN ORAL, LEGISWA OSWA ONYÈ, KI GENYEN AK ENFÒMASYON YO KI GENYEN MEN PA LIMITE A NENPÒT GARANTI ENPLIKITE KI PA VOLANS, AK GARANTIS AK PATISIKILITE. KI gen rapò ak kondisyon li yo, bon jan kalite, oswa pèfòmans li yo. MICROCHIP PAP RESPONSAB NAN OKENN KÒSMAN POU NENPÒT PÈT ENDRÈK, ESPESYAL, PINITIF, ENSIDENTAL, OSWA KONSEKANS, DOGAJ, PRI, OSWA DEPANN KENPÒT KELÒT KI GENYEN AK ENFÒMASYON AN OSWA ITILIZ YO, KELANSEN KI KOZE, MENM SI PWOFÈ SA A. POSIBILITE OSWA DOmaj YO YO PREVIVWA. JAN LWA YO OBLÈ, RESPONSABILITE TOTAL MICROCHIP A SOU TOUT REKLAMASYON KI KAP GENYEN AK ENFÒMASYON AN OSWA ITILIZ YO PAP DEPASSE KANTITE FRÈ A, SI KE YEN, OU TE PEYE DIRECTÈTMAN POU MICROCHIP POU ENFÒMASYON AN.
Itilizasyon aparèy Microchip nan aplikasyon pou sipò lavi ak/oswa sekirite se antyèman nan risk achtè a, epi achtè a dakò pou defann, dedomaje epi kenbe Microchip inonsan kont nenpòt ak tout domaj, laim, kostim, oswa depans ki soti nan itilizasyon sa a. Pa gen okenn lisans yo transmèt, implicitement oswa otreman, anba okenn dwa pwopriyete entelektyèl Microchip sof si sa di otreman.
Mak komèsyal yo
Non ak logo Microchip, logo Microchip, Adaptec, AVR, AVR logo, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStyluuchs, MediaLB, megaAVR, Microsemi, Microsemi logo, MOST, MOST logo, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32 logo, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST Logo, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron, ak XMEGA se mak anrejistre Microchip Technology Incorporated nan Etazini ak lòt peyi yo.
AgileSwitch, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed ​​Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, ProASIC Plus logo, Quiet-Wire, SmartFusion, SyncWorld, TimeCesium, TimeHub, TimePictra, TimeProvider, ak ZL se mak anrejistre Microchip Technology Incorporated nan peyi Etazini.
Sipresyon kle adjasan, AKS, Analog-pou-laj-dijital, Nenpòt kondansateur, AnyIn, AnyOut, Ogmante Chanjman, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM Matching, Dynamic Matching. , DAM, ECAN, Espresso T1S, EtherGREEN, EyeOpen, GridTime, IdealBridge, IGaT, Programmation Serial nan sikwi, ICSP, INICnet, Paralèl Entelijan, IntelliMOS, Koneksyon Inter-Chip, JitterBlocker, Knob-on-Display, MarginLink, maxC maxView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified logo, MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS 7, PowerSmart, PureSilicon , QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-I.S., storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance , Trusted Time, TSHARC, Turing, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect, ak ZENA se mak komèsyal Microchip Technology Incorporated nan Etazini ak lòt peyi.
SQTP se yon mak sèvis nan Microchip Technology Incorporated nan Etazini
Logo Adaptec, Frequency on Demand, Silicon Storage Technology, ak Symmcom se mak ki anrejistre Microchip Technology Inc. nan lòt peyi yo.
GestIC se yon mak ki anrejistre Microchip Technology Germany II GmbH & Co. KG, yon sipòtè Microchip Technology Inc., nan lòt peyi yo.
Tout lòt mak ki mansyone isit la se pwopriyete konpayi respektif yo.
2024, Microchip Technology Incorporated ak filiales li yo. Tout dwa rezève.
ISBN: 978-1-6683-0183-8
Sistèm Jesyon Kalite
Pou enfòmasyon konsènan Sistèm Jesyon Kalite Microchip, tanpri vizite www.microchip.com/quality.
Komèsyal ak sèvis atravè lemond

AMERIK	AZI / PASIFIK	AZI / PASIFIK	EWÒP
Biwo Corporate 2355 West Chandler Blvd. Chandler, AZ 85224-6199 Tel: 480-792-7200 Faks: 480-792-7277 Sipò teknik: www.microchip.com/support Web Adrès: www.microchip.com Atlanta Duluth, GA Tel: 678-957-9614 Faks: 678-957-1455 Austin, TX Tel: 512-257-3370 Boston Westborough, MA Tel: 774-760-0087 Faks: 774-760-0088 Chicago Itasca, IL Tel: 630-285-0071 Faks: 630-285-0075 Dallas Addison, TX Tel: 972-818-7423 Faks: 972-818-2924 Detroit Novi, MI Tel: 248-848-4000 Houston, TX Tel: 281-894-5983 Indianapolis Noblesville, IN Tel: 317-773-8323 Faks: 317-773-5453 Tel: 317-536-2380 Los Angeles Mission Viejo, CA Tel: 949-462-9523 Faks: 949-462-9608 Tel: 951-273-7800 Raleigh, NC Tel: 919-844-7510 New York, NY Tel: 631-435-6000 San Jose, CA Tel: 408-735-9110 Tel: 408-436-4270 Kanada – Toronto Tel: 905-695-1980 Faks: 905-695-2078	Ostrali - Sydney Tel: 61-2-9868-6733 Lachin - Beijing Tel: 86-10-8569-7000 Lachin - Chengdu Tel: 86-28-8665-5511 Lachin - Chongqing Tel: 86-23-8980-9588 Lachin - Dongguan Tel: 86-769-8702-9880 Lachin - Guangzhou Tel: 86-20-8755-8029 Lachin - Hangzhou Tel: 86-571-8792-8115 Lachin - Hong Kong SAR Tel: 852-2943-5100 Lachin - Nankin Tel: 86-25-8473-2460 Lachin - Kendao Tel: 86-532-8502-7355 Lachin - Shanghai Tel: 86-21-3326-8000 Lachin - Shenyang Tel: 86-24-2334-2829 Lachin - Shenzhen Tel: 86-755-8864-2200 Lachin - Suzhou Tel: 86-186-6233-1526 Lachin - Wuhan Tel: 86-27-5980-5300 Lachin - Xian Tel: 86-29-8833-7252 Lachin - ksiamèn Tel: 86-592-2388138 Lachin - Zhuhai Tel: 86-756-3210040	Lend - Bangalore Tel: 91-80-3090-4444 Lend - New Delhi Tel: 91-11-4160-8631 Lend - Pune Tel: 91-20-4121-0141 Japon - Osaka Tel: 81-6-6152-7160 Japon - Tokyo Tel: 81-3-6880- 3770 Kore di - Daegu Tel: 82-53-744-4301 Kore di - Seoul Tel: 82-2-554-7200 Malezi - Kuala Lumpur Tel: 60-3-7651-7906 Malezi - Penang Tel: 60-4-227-8870 Filipin - Manila Tel: 63-2-634-9065 Singapore Tel: 65-6334-8870 Taiwan - Hsin Chu Tel: 886-3-577-8366 Taiwan - Kaohsiung Tel: 886-7-213-7830 Taiwan - Taipei Tel: 886-2-2508-8600 Thailand - Bangkok Tel: 66-2-694-1351 Vyetnam - Ho Chi Minh Tel: 84-28-5448-2100	Otrich – Wels Tel: 43-7242-2244-39 Faks: 43-7242-2244-393 Denmark - Copenhagen Tel: 45-4485-5910 Faks: 45-4485-2829 Fenlann – Espoo Tel: 358-9-4520-820 Frans - Pari Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Almay – Garching Tel: 49-8931-9700 Almay – Haan Tel: 49-2129-3766400 Almay - Heilbronn Tel: 49-7131-72400 Almay - Karlsruhe Tel: 49-721-625370 Almay - Minik Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Almay - Rosenheim Tel: 49-8031-354-560 Izrayèl - Hod Hasharon Tel: 972-9-775-5100 Itali - Milan Tel: 39-0331-742611 Faks: 39-0331-466781 Itali - Padova Tel: 39-049-7625286 Netherlands - Drunen Tel: 31-416-690399 Faks: 31-416-690340 Nòvèj - Trondheim Tel: 47-72884388 Polòy - Warsaw Tel: 48-22-3325737 Woumani - Bucharest Tel: 40-21-407-87-50 Espay – Madrid Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Syèd - Gothenberg Tel: 46-31-704-60-40 Syèd - Stockholm Tel: 46-8-5090-4654 UK - Wokingham Tel: 44-118-921-5800 Faks: 44-118-921-5820

Dokiman / Resous

MICROCHIP DS00004807F PolarFire Family FPGA Custom Flow [pdfGid Itilizatè DS00004807F PolarFire Family FPGA Custom Flow, DS00004807F, PolarFire Family FPGA Custom Flow, Family FPGA Custom Flow, Custom Flow, Flow

Referans

• Manyèl itilizatè