माइक्रोचिप - लोगो पोलारफायर फैमिली FPGA कस्टम फ्लो उपयोगकर्ता गाइड
लिबरो SoC v2024.2

अंतर्वस्तु छिपाना
1 परिचय (एक प्रश्न पूछें)
2 ऊपरview (प्रश्न पूछें)
3 घटक विन्यास (प्रश्न पूछें)
4 बाधा निर्माण (प्रश्न पूछें)
5 अपने डिज़ाइन का संश्लेषण (प्रश्न पूछें)
6 अपने डिज़ाइन का अनुकरण (प्रश्न पूछें)
7 अपने डिज़ाइन को लागू करना (प्रश्न पूछें)
8 परिशिष्ट ए—एसample SDC बाधाएँ (एक प्रश्न पूछें
9 परिशिष्ट सी—बाधाएं निकालें (प्रश्न पूछें)
10 संशोधन इतिहास (एक प्रश्न पूछें)
11 दस्तावेज़ / संसाधन
11.1 संदर्भ

परिचय (प्रश्न पूछें)

लिबरो सिस्टम-ऑन-चिप (SoC) सॉफ्टवेयर एक पूरी तरह से एकीकृत फील्ड प्रोग्रामेबल गेट एरे (FPGA) डिज़ाइन वातावरण प्रदान करता है। हालाँकि, कुछ उपयोगकर्ता लिबरो SoC वातावरण के बाहर तीसरे पक्ष के संश्लेषण और सिमुलेशन टूल का उपयोग करना चाह सकते हैं। लिबरो को अब FPGA डिज़ाइन वातावरण में एकीकृत किया जा सकता है। संपूर्ण FPGA डिज़ाइन प्रवाह को प्रबंधित करने के लिए लिबरो SoC का उपयोग करने की अनुशंसा की जाती है।
यह उपयोगकर्ता गाइड पोलरफायर और पोलरफायर SoC परिवार डिवाइस के लिए कस्टम फ्लो का वर्णन करता है, जो कि बड़े FPGA डिज़ाइन फ्लो के एक भाग के रूप में Libero को एकीकृत करने की एक प्रक्रिया है। समर्थित डिवाइस परिवार® निम्न तालिका उन डिवाइस परिवारों को सूचीबद्ध करती है जिन्हें Libero SoC समर्थन करता है। हालाँकि, इस गाइड में कुछ जानकारी केवल डिवाइस के एक विशिष्ट परिवार पर लागू हो सकती है। इस मामले में, ऐसी जानकारी स्पष्ट रूप से पहचानी जाती है।
तालिका 1. लिबरो एसओसी द्वारा समर्थित डिवाइस परिवार

डिवाइस परिवार विवरण
पोलरफायर® पोलरफायर एफपीजीए असाधारण सुरक्षा और विश्वसनीयता के साथ मध्य-श्रेणी घनत्व पर उद्योग की सबसे कम बिजली प्रदान करते हैं।
पोलरफायर एसओसी पोलरफायर एसओसी एक नियतात्मक, सुसंगत RISC-V CPU क्लस्टर, और एक नियतात्मक L2 मेमोरी सबसिस्टम वाला पहला एसओसी FPGA है जो Linux® और वास्तविक समय अनुप्रयोगों को सक्षम बनाता है।

ऊपरview (प्रश्न पूछें)

जबकि लिबरो एसओसी एसओसी और एफपीजीए डिजाइन विकसित करने के लिए एक पूरी तरह से एकीकृत एंड-टू-एंड डिजाइन वातावरण प्रदान करता है, यह लिबरो एसओसी वातावरण के बाहर तीसरे पक्ष के उपकरणों के साथ संश्लेषण और सिमुलेशन चलाने की लचीलापन भी प्रदान करता है। हालाँकि, कुछ डिज़ाइन चरण लिबरो एसओसी वातावरण के भीतर ही रहने चाहिए।
निम्नलिखित तालिका FPGA डिज़ाइन प्रवाह में प्रमुख चरणों को सूचीबद्ध करती है और उन चरणों को इंगित करती है जिनके लिए Libero SoC का उपयोग किया जाना चाहिए।
तालिका 1-1. FPGA डिज़ाइन प्रवाह

डिज़ाइन प्रवाह चरण लिबरो का उपयोग अवश्य करें विवरण
डिज़ाइन प्रविष्टि: एचडीएल नहीं यदि वांछित हो तो Libero® SoC के बाहर तीसरे पक्ष के HDL संपादक/जांचकर्ता उपकरण का उपयोग करें।
डिज़ाइन प्रविष्टि: कॉन्फ़िगरेटर्स हाँ आईपी ​​कैटलॉग कोर घटक निर्माण के लिए पहला लिबरो प्रोजेक्ट बनाएं।
स्वचालित PDC/SDC बाधा निर्माण नहीं व्युत्पन्न बाधाओं के लिए सभी एचडीएल की आवश्यकता होती है files और derive_constraints उपयोगिता जब Libero SoC के बाहर निष्पादित की जाती है, जैसा कि परिशिष्ट C - व्युत्पन्न प्रतिबंध में वर्णित है।
सिमुलेशन नहीं यदि वांछित हो, तो Libero SoC के बाहर तीसरे पक्ष के उपकरण का उपयोग करें। लक्ष्य डिवाइस, लक्ष्य सिम्युलेटर और बैकएंड कार्यान्वयन के लिए उपयोग किए जाने वाले लक्ष्य Libero संस्करण के लिए पूर्व-संकलित सिमुलेशन लाइब्रेरीज़ को डाउनलोड करना आवश्यक है।
संश्लेषण नहीं यदि वांछित हो तो Libero SoC के बाहर किसी तीसरे पक्ष के उपकरण का उपयोग करें।
डिज़ाइन कार्यान्वयन: बाधाओं का प्रबंधन, नेटलिस्ट संकलित करना, प्लेस-एंड-रूट (देखेंview) हाँ बैकएंड कार्यान्वयन के लिए दूसरा लिबरो प्रोजेक्ट बनाएं।
समय और शक्ति सत्यापन हाँ दूसरे लिबरो प्रोजेक्ट में बने रहें।
डिज़ाइन आरंभीकरण डेटा और मेमोरी कॉन्फ़िगर करें हाँ डिवाइस में विभिन्न प्रकार की मेमोरीज़ को प्रबंधित करने और डिज़ाइन आरंभीकरण के लिए इस टूल का उपयोग करें। दूसरे प्रोजेक्ट में बने रहें।
प्रोग्रामिंग File पीढ़ी हाँ दूसरे प्रोजेक्ट में बने रहें।

माइक्रोचिप DS00004807F पोलरफायर फैमिली FPGA कस्टम फ्लो - आइकन महत्वपूर्ण: आप उपलब्ध पूर्व संकलित लाइब्रेरीज़ को डाउनलोड करना होगा पूर्व संकलित सिमुलेशन लाइब्रेरी तीसरे पक्ष के सिम्युलेटर का उपयोग करने के लिए पृष्ठ पर जाएँ।
शुद्ध फैब्रिक FPGA प्रवाह में, HDL या योजनाबद्ध प्रविष्टि का उपयोग करके अपना डिज़ाइन दर्ज करें और उसे सीधे पास करें
संश्लेषण उपकरणों के लिए। प्रवाह अभी भी समर्थित है। पोलरफायर और पोलरफायर SoC FPGAs में महत्वपूर्ण है
मालिकाना हार्ड आईपी ब्लॉकों को लिबरो एसओसी आईपी से कॉन्फ़िगरेशन कोर (एसजीकोर) के उपयोग की आवश्यकता होती है
कैटलॉग। SoC कार्यक्षमता वाले किसी भी ब्लॉक के लिए विशेष हैंडलिंग की आवश्यकता होती है:

  • ध्रुवीय आग
    – पीएफ_UPROM
    – PF_SYSTEM_SERVICES
    – पीएफ_सीसीसी
    – पीएफ सीएलके डिवी
    – PF_क्रिप्टो
    – पीएफ_डीआरआई
    – PF_INIT_MONITOR
    – PF_एनजीएमयूएक्स
    – पीएफ_ओएससी
    – रैम (टीपीएसआरएएम, डीपीएसआरएएम, यूआरएएम)
    – PF_SRAM_AHBL_AXI
    – PF_XCVR_ERM
    – PF_XCVR_REF_CLK
    – PF_TX_PLL
    – पीएफ_पीसीआईई
    – पीएफ_आईओ
    – PF_IOD_सीडीआर
    – PF_IOD_CDR_CCC
    – PF_IOD_जेनेरिक_आरएक्स
    – PF_IOD_जेनेरिक_TX
    – PF_IOD_GENERIC_TX_CCC
    – PF_RGMII_TO_GMII
    – PF_IOD_OCTAL_DDR
    – पीएफ_डीडीआर3
    – पीएफ_डीडीआर4
    – पीएफ_एलपीडीडीआर3
    – पीएफ_क्यूडीआर
    – PF_CORESMARTBERT
    – पीएफ_टीAMPER
    – PF_TVS, इत्यादि.

पूर्व सूचीबद्ध SgCores के अतिरिक्त, Libero SoC कैटलॉग में PolarFire और PolarFire SoC डिवाइस परिवारों के लिए कई DirectCore सॉफ्ट IP उपलब्ध हैं, जो FPGA फैब्रिक संसाधनों का उपयोग करते हैं।
डिज़ाइन प्रविष्टि के लिए, यदि आप पिछले घटकों में से किसी एक का उपयोग करते हैं, तो आपको डिज़ाइन प्रविष्टि (घटक कॉन्फ़िगरेशन) के भाग के लिए Libero SoC का उपयोग करना होगा, लेकिन आप अपनी डिज़ाइन प्रविष्टि (HDL प्रविष्टि, और इसी तरह) के बाकी हिस्सों को Libero के बाहर जारी रख सकते हैं। Libero के बाहर FPGA डिज़ाइन प्रवाह को प्रबंधित करने के लिए, इस गाइड के बाकी हिस्सों में दिए गए चरणों का पालन करें।
1.1 घटक जीवन चक्र (प्रश्न पूछें)
निम्नलिखित चरण SoC घटक के जीवन चक्र का वर्णन करते हैं और डेटा को संभालने के निर्देश प्रदान करते हैं।

  1. Libero SoC में इसके कॉन्फ़िगरेटर का उपयोग करके घटक उत्पन्न करें। यह निम्न प्रकार के डेटा उत्पन्न करता है:
    – एचडीएल files
    - याद files
    – उत्तेजना और सिमुलेशन files
    – घटक एसडीसी file
  2. एचडीएल के लिए fileउन्हें बाह्य डिज़ाइन प्रविष्टि उपकरण/प्रक्रिया का उपयोग करके शेष HDL डिज़ाइन में तत्कालित और एकीकृत करें।
  3. मेमोरी की आपूर्ति fileएस और उत्तेजना fileअपने सिमुलेशन उपकरण में जोड़ें.
  4. आपूर्ति घटक एसडीसी file बाधा उत्पन्न करने के लिए बाधा उत्पन्न करने का उपकरण। अधिक जानकारी के लिए परिशिष्ट C—बाधा उत्पन्न करें देखें।
  5. आपको एक दूसरा लिबरो प्रोजेक्ट बनाना होगा, जहां आप संश्लेषण के बाद की नेटलिस्ट और अपने घटक मेटाडेटा को आयात करेंगे, इस प्रकार आपने जो उत्पन्न किया है और जो प्रोग्राम किया है, उसके बीच संबंध पूरा होगा।

1.2 लिबरो एसओसी परियोजना निर्माण (प्रश्न पूछें)
कुछ डिज़ाइन चरणों को Libero SoC वातावरण (तालिका 1-1) के अंदर चलाया जाना चाहिए। इन चरणों को चलाने के लिए, आपको दो Libero SoC प्रोजेक्ट बनाने होंगे। पहला प्रोजेक्ट डिज़ाइन घटक कॉन्फ़िगरेशन और जनरेशन के लिए उपयोग किया जाता है, और दूसरा प्रोजेक्ट शीर्ष-स्तरीय डिज़ाइन के भौतिक कार्यान्वयन के लिए है।
1.3 कस्टम प्रवाह (प्रश्न पूछें)
निम्नलिखित चित्र दर्शाता है:

  • लिबरो एसओसी को लिबरो एसओसी वातावरण के बाहर तीसरे पक्ष के संश्लेषण और सिमुलेशन उपकरणों के साथ बड़े एफपीजीए डिजाइन प्रवाह के एक भाग के रूप में एकीकृत किया जा सकता है।
  • इसमें डिज़ाइन निर्माण और सिलाई से लेकर डिवाइस की प्रोग्रामिंग तक विभिन्न चरण शामिल हैं।
  • डेटा विनिमय (इनपुट और आउटपुट) जो प्रत्येक डिज़ाइन प्रवाह चरण पर होना चाहिए।

माइक्रोचिप DS00004807F पोलरफायर फैमिली FPGA कस्टम फ्लो - कस्टम फ्लो ओवरviewमाइक्रोचिप DS00004807F पोलरफायर फैमिली FPGA कस्टम फ्लो - आइकन 1 बख्शीश:

  1. SNVM.cfg, UPROM.cfg
  2. *.मेम file सिमुलेशन के लिए जनरेशन: pa4rtupromgen.exe UPROM.cfg को इनपुट के रूप में लेता है और UPROM.mem उत्पन्न करता है।

कस्टम प्रवाह में निम्नलिखित चरण हैं:

  1. घटक विन्यास और निर्माण:
    क. पहला लिबरो प्रोजेक्ट बनाएं (संदर्भ प्रोजेक्ट के रूप में कार्य करने के लिए)।
    b. कैटलॉग से कोर का चयन करें। कोर पर डबल क्लिक करके उसे घटक नाम दें और घटक को कॉन्फ़िगर करें।
    यह स्वचालित रूप से घटक डेटा निर्यात करता है और fileएस. एक घटक मैनिफ़ेस्ट भी तैयार किया जाता है। विवरण के लिए घटक मैनिफ़ेस्ट देखें। अधिक जानकारी के लिए, घटक कॉन्फ़िगरेशन देखें।
  2. Libero के बाहर अपना RTL डिज़ाइन पूरा करें:
    a. घटक HDL को तत्कालित करें files.
    ख. एचडीएल का स्थान files घटक मैनिफ़ेस्ट में सूचीबद्ध है files.
  3. घटकों के लिए SDC प्रतिबंध उत्पन्न करें। समय प्रतिबंध उत्पन्न करने के लिए डेरिव कंस्ट्रेन्ट उपयोगिता का उपयोग करें file(एसडीसी) के आधार पर:
    क. घटक एचडीएल files
    बी. घटक एसडीसी files
    सी. उपयोगकर्ता एचडीएल files
    अधिक जानकारी के लिए परिशिष्ट सी - व्युत्पन्न बाधाएं देखें।
  4. संश्लेषण उपकरण/सिमुलेशन उपकरण:
    a. एचडीएल प्राप्त करें fileएस, उत्तेजना files, और घटक डेटा विशिष्ट स्थानों से जैसा कि घटक मैनिफेस्ट में उल्लेख किया गया है।
    ख. लिबरो एसओसी के बाहर तीसरे पक्ष के उपकरणों के साथ डिजाइन को संश्लेषित और अनुकरण करें।
  5. अपना दूसरा (कार्यान्वयन) लिबरो प्रोजेक्ट बनाएं।
  6. डिज़ाइन प्रवाह उपकरण श्रृंखला से संश्लेषण निकालें (प्रोजेक्ट > प्रोजेक्ट सेटिंग्स > डिज़ाइन प्रवाह > संश्लेषण सक्षम करें चेक बॉक्स साफ़ करें).
  7. डिज़ाइन स्रोत आयात करें files (संश्लेषण उपकरण से पोस्ट-संश्लेषण *.vm नेटलिस्ट):
    - पोस्ट-सिंथेसिस आयात करें *.vm नेटलिस्ट (File>आयात> संश्लेषित वेरिलॉग नेटलिस्ट (वीएम))।
    – घटक मेटाडेटा *.cfg fileuPROM और/या sNVM के लिए.
  8. किसी भी Libero SoC ब्लॉक घटक को आयात करें fileएस. ब्लॉक files को *.cxz में होना चाहिए file प्रारूप।
    ब्लॉक बनाने के तरीके के बारे में अधिक जानकारी के लिए देखें पोलारफायर ब्लॉक फ्लो उपयोगकर्ता गाइड.
  9. डिज़ाइन बाधाओं को आयात करें:
    – आयात I/O प्रतिबंध files (बाधा प्रबंधक > I/OAttributes > आयात) पर जाएं।
    – फ़्लोरप्लानिंग *.pdc आयात करें files (बाधा प्रबंधक > फ़्लोर प्लानर > आयात) पर जाएँ।
    – आयात *.sdc समय बाधा files (बाधा प्रबंधक > समय > आयात) SDC आयात करें file डेरिव कंस्ट्रेन्ट टूल के माध्यम से उत्पन्न किया गया।
    – आयात *.ndc बाधा files (बाधा प्रबंधक > नेटलिस्ट विशेषताएँ > आयात), यदि कोई हो।
  10. बाधा file और उपकरण एसोसिएशन
    – कंस्ट्रेंट मैनेजर में, *.pdc को संबद्ध करें files को स्थान और मार्ग देने के लिए, *.sdc fileस्थान, मार्ग और समय सत्यापन के लिए, और *.ndc files का प्रयोग नेटलिस्ट संकलित करने के लिए करें।
  11. पूर्ण डिज़ाइन कार्यान्वयन
    - स्थान और मार्ग, समय और शक्ति को सत्यापित करना, डिजाइन आरंभीकरण डेटा और मेमोरी को कॉन्फ़िगर करना, और प्रोग्रामिंग करना file पीढ़ी।
  12. डिज़ाइन को मान्य करें
    - FPGA पर डिज़ाइन को मान्य करें और लिबरो SoC डिज़ाइन सूट के साथ प्रदान किए गए डिज़ाइन टूल का उपयोग करके आवश्यकतानुसार डीबग करें।

घटक कॉन्फ़िगरेशन (प्रश्न पूछें)

कस्टम फ़्लो में पहला चरण Libero संदर्भ प्रोजेक्ट (जिसे तालिका 1-1 में पहला Libero प्रोजेक्ट भी कहा जाता है) का उपयोग करके अपने घटकों को कॉन्फ़िगर करना है। बाद के चरणों में, आप इस संदर्भ प्रोजेक्ट से डेटा का उपयोग करते हैं।
यदि आप पहले सूचीबद्ध किसी भी घटक का उपयोग कर रहे हैं, तो ओवर के तहतview अपने डिज़ाइन में, इस अनुभाग में वर्णित चरणों का पालन करें।
यदि आप ऊपर दिए गए किसी भी घटक का उपयोग नहीं कर रहे हैं, तो आप अपने RTL को Libero के बाहर लिख सकते हैं और इसे सीधे अपने संश्लेषण और सिमुलेशन टूल में आयात कर सकते हैं। फिर आप संश्लेषण के बाद के अनुभाग पर आगे बढ़ सकते हैं और अपने संश्लेषण के बाद के *.vm नेटलिस्ट को केवल अपने अंतिम Libero कार्यान्वयन प्रोजेक्ट (जिसे तालिका 1-1 में दूसरा Libero प्रोजेक्ट भी कहा जाता है) में आयात कर सकते हैं।
2.1 लिबरो का उपयोग करके घटक कॉन्फ़िगरेशन (प्रश्न पूछें)
पूर्ववर्ती सूची से उपयोग किए जाने वाले घटकों का चयन करने के बाद, निम्नलिखित चरण निष्पादित करें:

  1. एक नया लिबरो प्रोजेक्ट बनाएं (कोर कॉन्फ़िगरेशन और जनरेशन): उस डिवाइस और फ़ैमिली का चयन करें जिसे आप अपने अंतिम डिज़ाइन के लिए लक्षित करते हैं।
  2. कस्टम फ्लो में उल्लिखित एक या अधिक कोर का उपयोग करें.
    a. एक स्मार्टडिज़ाइन बनाएं और वांछित कोर को कॉन्फ़िगर करें और इसे स्मार्टडिज़ाइन घटक में इंस्टैंसिएट करें।
    ख. सभी पिनों को शीर्ष स्तर तक बढ़ाएं।
    c. स्मार्टडिज़ाइन तैयार करें.
    d. सिम्युलेटर को आमंत्रित करने के लिए सिमुलेट टूल (प्री-सिंथेसिस या पोस्ट-सिंथेसिस या पोस्ट-लेआउट विकल्पों में से कोई भी) पर डबल क्लिक करें। सिम्युलेटर को आमंत्रित करने के बाद आप उससे बाहर निकल सकते हैं। यह चरण सिमुलेशन उत्पन्न करता है fileयह आपके प्रोजेक्ट के लिए आवश्यक है।

माइक्रोचिप DS00004807F पोलरफायर फैमिली FPGA कस्टम फ्लो - आइकन 1 सुझाव: आप यदि आप अपने डिज़ाइन को Libero के बाहर सिम्युलेट करना चाहते हैं तो आपको यह चरण अवश्य पूरा करना होगा।
अधिक जानकारी के लिए, अपने डिज़ाइन का अनुकरण देखें.
ई. अपना प्रोजेक्ट सेव करें - यह आपका संदर्भ प्रोजेक्ट है।
2.2 घटक मैनिफेस्ट (प्रश्न पूछें)
जब आप अपने घटकों को उत्पन्न करते हैं, तो fileप्रत्येक घटक के लिए s उत्पन्न होता है। घटक मैनिफ़ेस्ट रिपोर्ट सेट का विवरण देती है fileप्रत्येक बाद के चरण (संश्लेषण, सिमुलेशन, फ़र्मवेयर जनरेशन, इत्यादि) में उत्पन्न और उपयोग किए जाने वाले सभी डेटा इस रिपोर्ट में आपको सभी उत्पन्न डेटा के स्थान बताते हैं। fileकस्टम फ़्लो के साथ आगे बढ़ने के लिए आवश्यक है। आप रिपोर्ट क्षेत्र में घटक मैनिफ़ेस्ट तक पहुँच सकते हैं: रिपोर्ट टैब खोलने के लिए डिज़ाइन > रिपोर्ट पर क्लिक करें। रिपोर्ट टैब में, आपको मैनिफ़ेस्ट.txt का एक सेट दिखाई देता है files (ओवरview), आपके द्वारा उत्पन्न प्रत्येक घटक के लिए एक.
टिप: घटक मेनिफ़ेस्ट देखने के लिए आपको घटक या मॉड्यूल को '”रूट”' के रूप में सेट करना होगा file रिपोर्ट टैब में सामग्री देखें.
वैकल्पिक रूप से, आप व्यक्तिगत मैनिफ़ेस्ट रिपोर्ट तक पहुँच सकते हैं fileप्रत्येक कोर घटक या स्मार्टडिज़ाइन घटक के लिए /घटक/कार्य/ / / _manifest.txt या /घटक/कार्य/ / _manifest.txt. आप मैनिफ़ेस्ट तक भी पहुँच सकते हैं file लिबरो में नए घटक टैब से उत्पन्न प्रत्येक घटक की सामग्री, जहां file स्थानों का उल्लेख परियोजना निर्देशिका के संबंध में किया गया है।माइक्रोचिप DS00004807F पोलरफायर फैमिली FPGA कस्टम फ्लो - लिबरो रिपोर्ट टैबनिम्नलिखित घटक मैनिफ़ेस्ट रिपोर्ट पर ध्यान दें:

  • यदि आपने स्मार्टडिज़ाइन में कोर को इंस्टैंशिएट किया है, तो पढ़ें file _manifest.txt.
  • यदि आपने कोर के लिए घटक बनाए हैं, तो पढ़ें _manifest.txt.

आपको अपने डिज़ाइन पर लागू होने वाली सभी कंपोनेंट मैनिफ़ेस्ट रिपोर्ट का उपयोग करना होगा। उदाहरण के लिएampयदि आपके प्रोजेक्ट में एक या एक से अधिक कोर घटकों के साथ एक स्मार्टडिज़ाइन है और आप अपने अंतिम डिज़ाइन में उन सभी का उपयोग करने का इरादा रखते हैं, तो आपको चयन करना होगा fileआपके डिज़ाइन प्रवाह में उपयोग के लिए उन सभी घटकों की घटक मैनिफ़ेस्ट रिपोर्ट में सूची बनाई गई है।
2.3 मैनिफेस्ट की व्याख्या करना Fileएस (प्रश्न पूछें)
जब आप कोई घटक मैनिफ़ेस्ट खोलते हैं file, आप रास्ते देखते हैं fileआपके Libero प्रोजेक्ट में s और डिज़ाइन फ़्लो में उनका उपयोग कहाँ करना है, इस पर संकेत। आपको निम्न प्रकार के s दिखाई दे सकते हैं fileएक मैनिफेस्ट में file:

  • एचडीएल स्रोत fileसभी संश्लेषण और सिमुलेशन उपकरणों के लिए
  • प्रोत्साहन fileसभी सिमुलेशन उपकरणों के लिए
  • बाधा files

निम्नलिखित पोलरफायर कोर घटक का घटक मैनिफेस्ट है।माइक्रोचिप DS00004807F पोलरफायर फैमिली FPGA कस्टम फ्लो - कंपोनेंट मैनिफेस्टप्रत्येक प्रकार का file आपके डिज़ाइन प्रवाह में डाउनस्ट्रीम आवश्यक है। निम्नलिखित अनुभाग एकीकरण का वर्णन करते हैं files को मैनिफ़ेस्ट से अपने डिज़ाइन प्रवाह में जोड़ें।

बाधा पीढ़ी (प्रश्न पूछें)

कॉन्फ़िगरेशन और जेनरेशन करते समय, SDC/PDC/NDC कंस्ट्रेन्ट लिखना/जेनरेट करना सुनिश्चित करें fileडिज़ाइन को सिंथेसिस, प्लेस-एंड-रूट, और वेरिफाई टाइमिंग टूल्स तक पहुंचाने के लिए उन्हें आवश्यक चरणों का पालन करना होगा।
Libero परिवेश के बाहर Derive Constraints उपयोगिता का उपयोग करके प्रतिबंधों को मैन्युअल रूप से लिखने के बजाय उन्हें उत्पन्न करें। Libero परिवेश के बाहर Derive Constraint उपयोगिता का उपयोग करने के लिए, आपको यह करना होगा:

  • उपयोगकर्ता एचडीएल, घटक एचडीएल, और घटक एसडीसी प्रतिबंध की आपूर्ति करें files
  • शीर्ष स्तरीय मॉड्यूल निर्दिष्ट करें
  • वह स्थान निर्दिष्ट करें जहां व्युत्पन्न प्रतिबंध उत्पन्न करना है files

एसडीसी घटक बाधाएँ नीचे उपलब्ध हैं /घटक/कार्य/ / / निर्देशिका में घटक कॉन्फ़िगरेशन और निर्माण के बाद।
अपने डिज़ाइन के लिए प्रतिबंध कैसे उत्पन्न करें, इस पर अधिक विवरण के लिए, परिशिष्ट C - प्रतिबंध प्राप्त करें देखें।

अपने डिजाइन का संश्लेषण (प्रश्न पूछें)

कस्टम फ्लो की प्राथमिक विशेषताओं में से एक यह है कि यह आपको तृतीय-पक्ष संश्लेषण का उपयोग करने की अनुमति देता है
Libero के बाहर उपकरण। कस्टम प्रवाह Synopsys SynplifyPro के उपयोग का समर्थन करता है। अपने संश्लेषण के लिए
परियोजना के लिए, निम्नलिखित प्रक्रिया का उपयोग करें:

  1. अपने सिंथेसिस टूल में एक नया प्रोजेक्ट बनाएं, जो आपके द्वारा बनाए गए लिबरो प्रोजेक्ट के समान डिवाइस परिवार, डाई और पैकेज को लक्षित करे।
    a. अपना स्वयं का RTL आयात करें fileजैसा कि आप सामान्यतः करते हैं।
    ख. संश्लेषण आउटपुट को स्ट्रक्चरल वेरिलॉग (.vm) पर सेट करें।
    सुझाव: संरचनात्मक वेरिलॉग (.vm) पोलारफायर में एकमात्र समर्थित संश्लेषण आउटपुट प्रारूप है।
  2. घटक HDL आयात करें fileअपने संश्लेषण परियोजना में जोड़ें:
    a. प्रत्येक घटक मैनिफ़ेस्ट रिपोर्ट के लिए: प्रत्येक के लिए file एचडीएल स्रोत के अंतर्गत fileसभी संश्लेषण और सिमुलेशन उपकरणों के लिए, आयात करें file अपने संश्लेषण परियोजना में.
  3. आयात करें file polarfire_syn_comps.v (यदि Synopsys Synplify का उपयोग कर रहे हैं)
    अपने सिंथेसिस प्रोजेक्ट में Installation location>/data/aPA5M जोड़ें।
  4. पहले से जनरेट किए गए SDC को आयात करें file व्युत्पन्न बाधा उपकरण के माध्यम से (परिशिष्ट देखें)
    जैसाampले एसडीसी प्रतिबंध) संश्लेषण उपकरण में। यह प्रतिबंध file संश्लेषण उपकरण को कम प्रयास और कम डिज़ाइन पुनरावृत्तियों के साथ समय समापन प्राप्त करने के लिए बाध्य करता है।

माइक्रोचिप DS00004807F पोलरफायर फैमिली FPGA कस्टम फ्लो - आइकन महत्वपूर्ण: 

  • यदि आप उसी *.sdc का उपयोग करने की योजना बनाते हैं file डिज़ाइन कार्यान्वयन चरण के दौरान प्लेस-एंड-रूट को बाधित करने के लिए, आपको इस *.sdc को संश्लेषण प्रोजेक्ट में आयात करना होगा। यह सुनिश्चित करने के लिए है कि डिज़ाइन प्रक्रिया के कार्यान्वयन चरण के दौरान संश्लेषित नेटलिस्ट और प्लेस-एंड-रूट बाधाओं में कोई डिज़ाइन ऑब्जेक्ट नाम बेमेल न हो। यदि आप इस *.sdc को शामिल नहीं करते हैं file संश्लेषण चरण में, संश्लेषण से उत्पन्न नेटलिस्ट डिज़ाइन ऑब्जेक्ट नाम बेमेल होने के कारण प्लेस और रूट चरण में विफल हो सकती है।
    a. नेटलिस्ट विशेषताएँ *.ndc, यदि कोई हो, को सिंथेसिस टूल में आयात करें।
    ख. संश्लेषण चलाएँ.
  • आपके संश्लेषण उपकरण आउटपुट का स्थान *.vm नेटलिस्ट है file उत्पन्न पोस्ट संश्लेषण। डिज़ाइन प्रक्रिया को जारी रखने के लिए आपको नेटलिस्ट को लिबरो कार्यान्वयन परियोजना में आयात करना होगा।

अपने डिजाइन का अनुकरण (प्रश्न पूछें)

लिबरो के बाहर अपने डिज़ाइन का अनुकरण करने के लिए (अर्थात, अपने स्वयं के सिमुलेशन वातावरण और सिम्युलेटर का उपयोग करके), निम्नलिखित चरणों का पालन करें:

  1. डिज़ाइन Files:
    क. पूर्व-संश्लेषण सिमुलेशन:
    • अपने RTL को अपने सिमुलेशन प्रोजेक्ट में आयात करें।
    • प्रत्येक घटक मैनिफ़ेस्ट रिपोर्ट के लिए.
    – प्रत्येक आयात करें file एचडीएल स्रोत के अंतर्गत fileअपने सिमुलेशन प्रोजेक्ट में सभी संश्लेषण और सिमुलेशन टूल जोड़ें।
    • इन्हें संकलित करें fileअपने सिम्युलेटर के निर्देशों के अनुसार खेलें।
    ख. संश्लेषण पश्चात अनुकरण:
    • अपने पोस्ट-सिंथेसिस *.vm नेटलिस्ट (सिंथेसिसिंग योर डिज़ाइन में उत्पन्न) को अपने सिमुलेशन प्रोजेक्ट में आयात करें और इसे संकलित करें।
    सी. पोस्ट-लेआउट सिमुलेशन:
    • सबसे पहले, अपने डिज़ाइन को लागू करना पूरा करें (अपने डिज़ाइन को लागू करना देखें)। सुनिश्चित करें कि आपका अंतिम लिबरो प्रोजेक्ट पोस्ट-लेआउट स्थिति में है।
    • जनरेट बैकएनोटेटेड पर डबल-क्लिक करें Fileलिबरो डिज़ाइन फ़्लो विंडो में s. यह दो उत्पन्न करता है files:
    /डिजाइनर/ / _ba.v/vhd /डिजाइनर/
    / _ba.sdf
    • इन दोनों को आयात करें fileअपने सिमुलेशन उपकरण में s.
  2. उत्तेजना और विन्यास files:
    क. प्रत्येक घटक मैनिफ़ेस्ट रिपोर्ट के लिए:
    • सभी को कॉपी करें fileप्रोत्साहन के तहत Files को अपने सिमुलेशन प्रोजेक्ट की रूट डायरेक्टरी में सभी सिमुलेशन उपकरण अनुभागों के लिए जोड़ें।
    ख. सुनिश्चित करें कि कोई भी टीसीएल fileसिमुलेशन शुरू होने से पहले, पूर्ववर्ती सूचियों (चरण 2.a में) में दिए गए कार्यों को पहले निष्पादित किया जाता है।
    c. UPROM.mem: यदि आप अपने डिज़ाइन में UPROM कोर का उपयोग करते हैं, जिसमें एक या अधिक डेटा स्टोरेज क्लाइंट के लिए सिमुलेशन के लिए सामग्री का उपयोग करें विकल्प सक्षम है, जिसे आप सिम्युलेट करना चाहते हैं, तो आपको UPROM.mem उत्पन्न करने के लिए निष्पादन योग्य pa4rtupromgen (विंडोज़ पर pa4rtupromgen.exe) का उपयोग करना होगा। filepa4rtupromgen निष्पादनयोग्य UPROM.cfg लेता है file Tcl स्क्रिप्ट के माध्यम से इनपुट के रूप में file और UPROM.mem आउटपुट करता है file सिमुलेशन के लिए आवश्यक है। यह UPROM.mem file सिमुलेशन रन से पहले सिमुलेशन फ़ोल्डर में कॉपी किया जाना चाहिए।amppa4rtupromgen निष्पादन योग्य उपयोग को दर्शाने वाला ले निम्न चरणों में प्रदान किया गया है। UPROM.cfg file निर्देशिका में उपलब्ध है /घटक/कार्य/ / लिबरो प्रोजेक्ट में जिसका उपयोग आपने UPROM घटक उत्पन्न करने के लिए किया था।
    d. snvm.mem: यदि आप अपने डिज़ाइन में सिस्टम सेवा कोर का उपयोग करते हैं और कोर में sNVM टैब को एक या अधिक क्लाइंट के लिए सिमुलेशन के लिए सामग्री का उपयोग करें विकल्प के साथ कॉन्फ़िगर करते हैं, जिसे आप सिम्युलेट करना चाहते हैं, तो snvm.mem file स्वचालित रूप से उत्पन्न होता है
    निर्देशिका /घटक/कार्य/ / Libero प्रोजेक्ट में जिसका उपयोग आपने सिस्टम सर्विसेज घटक उत्पन्न करने के लिए किया था। यह snvm.mem file सिमुलेशन चलाने से पहले इसे सिमुलेशन फ़ोल्डर में कॉपी किया जाना चाहिए।
  3. एक कार्यशील फ़ोल्डर बनाएं और कार्यशील फ़ोल्डर के अंतर्गत सिमुलेशन नामक एक उप-फ़ोल्डर बनाएं।
    pa4rtupromgen निष्पादनयोग्य कार्यशील फ़ोल्डर में सिमुलेशन उप फ़ोल्डर की उपस्थिति की अपेक्षा करता है और *.tcl स्क्रिप्ट को सिमुलेशन उप फ़ोल्डर में रखा जाता है।
  4. UPROM.cfg की प्रतिलिपि बनाएँ file घटक निर्माण के लिए बनाए गए पहले लिबरो प्रोजेक्ट से कार्य फ़ोल्डर में।
  5. निम्नलिखित कमांड को *.tcl स्क्रिप्ट में पेस्ट करें और इसे चरण 3 में बनाए गए सिमुलेशन फ़ोल्डर में रखें।
    Sampपोलरफायर और पोलरफायर सोक फैमिली डिवाइसों के लिए le *.tcl URPOM.mem उत्पन्न करने के लिए file
    UPROM.cfg से
    सेट_डिवाइस -fam -मरना -पीकेजी
    set_input_cfg -पथ
    set_sim_mem -पथFile/UPROM.मेम>
    gen_sim -use_init गलत
    डाई और पैकेज के लिए उपयोग किए जाने वाले उचित आंतरिक नाम के लिए, *.prjx देखें file प्रथम लिबरो परियोजना (घटक निर्माण के लिए प्रयुक्त) का।
    तर्क use_init को false पर सेट किया जाना चाहिए.
    आउटपुट का पथ निर्दिष्ट करने के लिए set_sim_mem कमांड का उपयोग करें file UPROM.mem जो है
    स्क्रिप्ट के निष्पादन पर उत्पन्न file pa4rtupromgen निष्पादन योग्य के साथ.
  6. कमांड प्रॉम्प्ट या cygwin टर्मिनल पर, चरण 3 में बनाई गई कार्यशील निर्देशिका पर जाएं।
    pa4rtupromgen कमांड को –script विकल्प के साथ निष्पादित करें और पिछले चरण में बनाई गई *.tcl स्क्रिप्ट को इसमें पास करें।
    विंडोज के लिए
    /डिजाइनर/बिन/pa4rtupromgen.exe \
    –स्क्रिप्ट./सिमुलेशन/ .टीसीएल
    लिनक्स के लिए:
    /bin/pa4rtupromgen
    –स्क्रिप्ट./सिमुलेशन/ .टीसीएल
  7. pa4rtupromgen निष्पादनयोग्य के सफल निष्पादन के बाद, जाँच करें कि UPROM.mem file *.tcl स्क्रिप्ट में set_sim_mem कमांड में निर्दिष्ट स्थान पर उत्पन्न होता है।
  8. sNVM का अनुकरण करने के लिए, snvm.mem की प्रतिलिपि बनाएँ file अपने पहले Libero प्रोजेक्ट (घटक विन्यास के लिए उपयोग किया जाता है) से सिमुलेशन चलाने के लिए अपने सिमुलेशन प्रोजेक्ट के शीर्ष स्तर सिमुलेशन फ़ोल्डर में (Libero SoC के बाहर)। UPROM सामग्री का अनुकरण करने के लिए, उत्पन्न UPROM.mem की प्रतिलिपि बनाएँ file सिमुलेशन चलाने के लिए (लिबेरो एसओसी के बाहर) अपने सिमुलेशन प्रोजेक्ट के शीर्ष स्तर सिमुलेशन फ़ोल्डर में जाएं।

माइक्रोचिप DS00004807F पोलरफायर फैमिली FPGA कस्टम फ्लो - आइकन महत्वपूर्ण: SoC घटकों की कार्यक्षमता का अनुकरण करने के लिए, पहले से संकलित पोलरफ़ायर सिमुलेशन लाइब्रेरी डाउनलोड करें और उन्हें अपने सिमुलेशन वातावरण में आयात करें जैसा कि यहाँ वर्णित है। अधिक जानकारी के लिए, परिशिष्ट B - सिमुलेशन वातावरण में सिमुलेशन लाइब्रेरी आयात करना देखें।

अपने डिजाइन का क्रियान्वयन (प्रश्न पूछें)

अपने वातावरण में संश्लेषण और संश्लेषण-पश्चात सिमुलेशन पूरा करने के बाद, आपको अपने डिजाइन को भौतिक रूप से क्रियान्वित करने, समय और शक्ति विश्लेषण चलाने तथा अपनी प्रोग्रामिंग तैयार करने के लिए पुनः लिबरो का उपयोग करना होगा। file.

  1. डिज़ाइन के भौतिक कार्यान्वयन और लेआउट के लिए एक नया लिबरो प्रोजेक्ट बनाएँ। सुनिश्चित करें कि आप उसी डिवाइस को लक्षित करें जिसे आपने घटक कॉन्फ़िगरेशन में बनाए गए संदर्भ प्रोजेक्ट में बनाया है।
  2. प्रोजेक्ट निर्माण के बाद, डिज़ाइन फ़्लो विंडो में टूल चेन से सिंथेसिस को हटा दें (प्रोजेक्ट > प्रोजेक्ट सेटिंग्स > डिज़ाइन फ़्लो > सिंथेसिस सक्षम करें को अनचेक करें)।
  3.  अपना पोस्ट-संश्लेषण *.vm आयात करें file इस परियोजना में, (File > आयात > संश्लेषित वेरिलॉग नेटलिस्ट (VM))।
    माइक्रोचिप DS00004807F पोलरफायर फैमिली FPGA कस्टम फ्लो - आइकन 1 टिप: यह अनुशंसा की जाती है कि आप इसके लिए एक लिंक बनाएं file, ताकि यदि आप अपने डिजाइन को पुनः संश्लेषित करते हैं, तो लिबरो हमेशा नवीनतम पोस्ट-संश्लेषण नेटलिस्ट का उपयोग करता है।
    a. डिज़ाइन पदानुक्रम विंडो में, रूट मॉड्यूल का नाम नोट करें।माइक्रोचिप DS00004807F पोलरफायर फैमिली FPGA कस्टम फ्लो - डिज़ाइन पदानुक्रम
  4. Libero प्रोजेक्ट में बाधाओं को आयात करें। *.pdc/*.sdc/*.ndc बाधाओं को आयात करने के लिए बाधा प्रबंधक का उपयोग करें।
    a. आयात I/O *.pdc बाधा files (बाधा प्रबंधक > I/O विशेषताएँ > आयात) पर जाएँ।
    b. फ़्लोरप्लानिंग आयात करें *.pdc बाधा files (बाधा प्रबंधक > फ़्लोर प्लानर > आयात) पर जाएँ।
    c. आयात *.sdc समय बाधा files (बाधा प्रबंधक > समय > आयात) पर क्लिक करें। यदि आपके डिज़ाइन में ओवर में सूचीबद्ध कोई भी कोर हैview, एसडीसी आयात करना सुनिश्चित करें file व्युत्पन्न बाधा उपकरण के माध्यम से उत्पन्न.
    d. आयात *.ndc बाधा files (बाधा प्रबंधक > नेटलिस्ट विशेषताएँ > आयात) पर जाएँ।
  5. सहयोगी बाधाएँ Fileउपकरण डिजाइन करने के लिए।
    a. बाधा प्रबंधक खोलें (बाधा प्रबंधित करें > बाधा प्रबंधित करें खोलें View).
    बाधा के आगे स्थित स्थान-और-मार्ग तथा समय सत्यापन चेक बॉक्स को चेक करें file बाधा स्थापित करना file और उपकरण संबद्धता। *.pdc बाधा को Place-andRoute से संबद्ध करें और *.sdc को Place-and-Route और Timing Verification दोनों से संबद्ध करें। *.ndc को संबद्ध करें file नेटलिस्ट संकलित करने के लिए.
    माइक्रोचिप DS00004807F पोलरफायर फैमिली FPGA कस्टम फ्लो - आइकन 1 सुझाव: यदि इस *.sdc प्रतिबंध के साथ स्थान और मार्ग विफल हो जाता है file, फिर इसी *.sdc को आयात करें file संश्लेषण और संश्लेषण को पुनः चलाने के लिए।
  6. लेआउट चरण को पूरा करने के लिए कम्पाइल नेटलिस्ट पर क्लिक करें और फिर प्लेस एंड रूट पर क्लिक करें।
  7. डिज़ाइन आरंभीकरण डेटा और मेमोरी कॉन्फ़िगर करें टूल आपको गैर-वाष्पशील µPROM, sNVM, या बाहरी SPI फ़्लैश स्टोरेज मेमोरी में संग्रहीत डेटा का उपयोग करके LSRAM, µSRAM, XCVR (ट्रांसीवर) और PCIe जैसे डिज़ाइन ब्लॉक को आरंभ करने की अनुमति देता है। इस टूल में डिज़ाइन आरंभीकरण अनुक्रम के विनिर्देश, आरंभीकरण क्लाइंट के विनिर्देश, उपयोगकर्ता डेटा क्लाइंट को परिभाषित करने के लिए निम्नलिखित टैब हैं।
    – डिज़ाइन आरंभीकरण टैब
    – µPROM टैब
    – sNVM टैब
    – एसपीआई फ्लैश टैब
    – फ़ैब्रिक RAMs टैब
    डिज़ाइन आरंभीकरण डेटा और मेमोरीज़ को कॉन्फ़िगर करने के लिए टूल में टैब का उपयोग करें।माइक्रोचिप DS00004807F पोलरफायर फैमिली FPGA कस्टम फ्लो - डेटा और मेमोरीज़कॉन्फ़िगरेशन पूरा करने के बाद, आरंभीकरण डेटा को प्रोग्राम करने के लिए निम्नलिखित चरण निष्पादित करें:
    • आरंभीकरण क्लाइंट उत्पन्न करें
    • बिटस्ट्रीम उत्पन्न या निर्यात करें
    • डिवाइस को प्रोग्राम करें
    इस टूल का उपयोग कैसे करें, इस बारे में विस्तृत जानकारी के लिए, Libero SoC डिज़ाइन फ़्लो उपयोगकर्ता मार्गदर्शिका देखें। टूल में विभिन्न टैब कॉन्फ़िगर करने और मेमोरी कॉन्फ़िगरेशन निर्दिष्ट करने के लिए उपयोग किए जाने वाले Tcl कमांड के बारे में अधिक जानकारी के लिए files (*.cfg), देखें Tcl कमांड संदर्भ गाइड.
  8. एक प्रोग्रामिंग उत्पन्न करें File इस प्रोजेक्ट से 100% डेटा लें और इसका उपयोग अपने FPGA को प्रोग्राम करने के लिए करें।

परिशिष्ट ए—एसampएसडीसी बाधाएं (प्रश्न पूछें

लिबरो एसओसी कुछ आईपी कोर, जैसे कि सीसीसी, ओएससी, ट्रांसीवर इत्यादि के लिए एसडीसी टाइमिंग प्रतिबंध उत्पन्न करता है। डिजाइन टूल को एसडीसी प्रतिबंध पास करने से कम प्रयास और कम डिजाइन पुनरावृत्तियों के साथ टाइमिंग क्लोजर को पूरा करने की संभावना बढ़ जाती है। प्रतिबंधों में संदर्भित सभी डिजाइन ऑब्जेक्ट्स के लिए शीर्ष-स्तरीय इंस्टेंस से पूर्ण पदानुक्रमित पथ दिया गया है।
7.1 एसडीसी समय संबंधी बाधाएं (प्रश्न पूछें)
लिबरो आईपी कोर संदर्भ परियोजना में, यह शीर्ष-स्तरीय एसडीसी बाधा file बाधा प्रबंधक (डिज़ाइन फ़्लो > बाधा प्रबंधित करें खोलें) से उपलब्ध है View >समय >प्रतिबन्ध प्राप्त करें)।
माइक्रोचिप DS00004807F पोलरफायर फैमिली FPGA कस्टम फ्लो - आइकन महत्वपूर्ण: देखें यह file यदि आपके डिज़ाइन में CCC, OSC, ट्रांसीवर और अन्य घटक शामिल हैं, तो SDC प्रतिबंध सेट करने के लिए। यदि आवश्यक हो, तो अपने डिज़ाइन पदानुक्रम से मेल खाने के लिए पूर्ण पदानुक्रमिक पथ को संशोधित करें या परिशिष्ट C में Derive_Constraints उपयोगिता और चरणों का उपयोग करें - घटक स्तर SDC पर प्रतिबंध प्राप्त करें file.
बचाओ file किसी दूसरे नाम पर SDC आयात करें file संश्लेषण उपकरण, प्लेस-एंड-रूट टूल, और टाइमिंग सत्यापन, किसी भी अन्य SDC बाधा की तरह files.
7.1.1 व्युत्पन्न एसडीसी File (प्रश्न पूछें)
# यह file निम्नलिखित एसडीसी स्रोत के आधार पर उत्पन्न किया गया था files:
# /ड्राइव/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_CCC_C0/PF_CCC_C0_0/PF_CCC_C0_PF_CCC_C0_0_PF_CCC.sdc
# /ड्राइव/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
CLK_DIV/CLK_DIV_0/CLK_DIV_CLK_DIV_0_PF_CLK_DIV.sdc
# /ड्राइव/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
TRANSMIT_PLL/TRANSMIT_PLL_0/TRANSMIT_PLL_TRANSMIT_PLL_0_PF_TX_PLL.sdc
# /ड्राइव/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
DMA_INITIATOR/DMA_INITIATOR_0/DMA_INITIATOR.sdc
# /ड्राइव/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
FIC0_INITIATOR/FIC0_INITIATOR_0/FIC0_INITIATOR.sdc
# /ड्राइव/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
ICICLE_MSS/ICICLE_MSS.sdc
# /ड्राइव/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_PCIE_C0/PF_PCIE_C0_0/PF_PCIE_C0_PF_PCIE_C0_0_PF_PCIE.sdc
# /ड्राइव/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PCIE_INITIATOR/PCIE_INITIATOR_0/PCIE_INITIATOR.sdc
# /drive/aPA5M/cores/constraints/osc_rc160mhz.sdc
# *** इसमें कोई संशोधन? file यदि व्युत्पन्न प्रतिबन्ध पुनः चलाया जाता है तो वह खो जाएगा। ***
create_clock -name {CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK} -अवधि 6.25
[ get_pins { CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK } ] create_clock -name {REF_CLK_PAD_P} -अवधि 10 [ get_ports { REF_CLK_PAD_P } ] create_clock -name {CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/
DIV_CLK} -अवधि 8
[ get_pins { CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/DIV_CLK } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT0} -गुणा_द्वारा 25 -विभाजन_द्वारा 32 -स्रोत
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -चरण 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT0 } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT1} -गुणा_द्वारा 25 -विभाजन_द्वारा 32 -स्रोत
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -चरण 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT1 } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT2} -गुणा_द्वारा 25 -विभाजन_द्वारा 32 -स्रोत
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -चरण 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT2 } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT3} -गुणा_द्वारा 25 -विभाजन_द्वारा 64 -स्रोत
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -चरण 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT3 } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/
Y_DIV} -divide_by 2 -स्रोत
[ get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/A } ] [ get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/Y_DIV } ] set_false_path -through [ get_nets { DMA_INITIATOR_inst_0/ARESETN* } ] set_false_path -from [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/rdGrayCounter*/cntGray* } ] -to [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
rdPtr_s1* } ] set_false_path -from [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/wrGrayCounter*/cntGray* } ] -to [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
wrPtr_s1* } ] set_false_path -through [ get_nets { FIC0_INITIATOR_inst_0/ARESETN* } ] set_false_path -to [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[0] PCIE/PF_PCIE_C0_0/
PCIE_1/INTERRUPT[1] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[2] PCIE/PF_PCIE_C0_0/PCIE_1/
INTERRUPT[3] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[4] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[5] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[6] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[7] PCIE/PF_PCIE_C0_0/
PCIE_1/WAKEREQ PCIE/PF_PCIE_C0_0/PCIE_1/MPERST_N } ] set_false_path -from [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/TL_CLK } ] set_false_path -through [ get_nets { PCIE_INITIATOR_inst_0/ARESETN* } ] परिशिष्ट बी—सिमुलेशन वातावरण में सिमुलेशन लाइब्रेरीज़ आयात करना (प्रश्न पूछें)
लिबरो एसओसी के साथ आरटीएल सिमुलेशन के लिए डिफ़ॉल्ट सिम्युलेटर मॉडलसिम एमई प्रो है।
डिफ़ॉल्ट सिम्युलेटर के लिए पूर्व संकलित लाइब्रेरीज़ Libero इंस्टॉलेशन के साथ निर्देशिका में उपलब्ध हैं /Designer/lib/modelsimpro/precompiled/vlog for® समर्थित परिवार। Libero SoC मॉडलसिम, क्वेस्टसिम, VCS, Xcelium के अन्य तृतीय-पक्ष सिमुलेटर संस्करणों का भी समर्थन करता है
, एक्टिव एचडीएल, और रिवेरा प्रो। संबंधित पूर्व संकलित लाइब्रेरीज़ को यहाँ से डाउनलोड करें लिबरो SoC v12.0 और बाद में सिम्युलेटर और उसके संस्करण पर आधारित।
लिबरो वातावरण के समान, run.do file लिबरो के बाहर सिमुलेशन चलाने के लिए बनाया जाना चाहिए।
एक सरल run.do बनाएँ file जिसमें संकलन परिणाम, लाइब्रेरी मैपिंग, संकलन और सिमुलेशन के लिए लाइब्रेरी स्थापित करने के लिए कमांड हैं। एक बुनियादी run.do बनाने के लिए चरणों का पालन करें file.

  1. vlib कमांड vlib presynth का उपयोग करके संकलन परिणामों को संग्रहीत करने के लिए एक तार्किक लाइब्रेरी बनाएं।
  2. vmap कमांड का उपयोग करके तार्किक लाइब्रेरी नाम को पूर्व-संकलित लाइब्रेरी निर्देशिका में मैप करें vmap .
  3. संकलन स्रोत files—डिज़ाइन संकलित करने के लिए भाषा-विशिष्ट संकलक कमांड का उपयोग करें files को कार्यशील निर्देशिका में ले जाएँ।
    – .v/.sv के लिए व्लॉग
    – .vhd के लिए vcom
  4. किसी भी शीर्ष-स्तरीय मॉड्यूल का नाम निर्दिष्ट करके vsim कमांड का उपयोग करके सिमुलेशन के लिए डिज़ाइन लोड करें।
  5. रन कमांड का उपयोग करके डिज़ाइन का अनुकरण करें।
    डिज़ाइन लोड करने के बाद, सिमुलेशन समय शून्य पर सेट हो जाता है, और आप सिमुलेशन शुरू करने के लिए रन कमांड दर्ज कर सकते हैं।
    सिम्युलेटर ट्रांसक्रिप्ट विंडो में, run.do निष्पादित करें file जैसे ही रन.डू सिमुलेशन चलाएं.ampले run.do file निम्नलिखित नुसार।

चुपचाप ACTELLIBNAME PolarFire सेट करें चुपचाप PROJECT_DIR “W:/Test/basic_test” सेट करें यदि
{[file presynth/_info मौजूद है]} { echo “सूचना: सिमुलेशन लाइब्रेरी presynth मौजूद है” } अन्यथा
{ file हटाएं -फोर्स प्रीसिंथ vlib प्रीसिंथ } vmap प्रीसिंथ प्रीसिंथ vmap पोलरफायर
“X:/Libero/Designer/lib/modelsimpro/precompiled/vlog/PolarFire” vlog -sv -work presynth
“${PROJECT_DIR}/hdl/top.v” व्लॉग “+incdir+${PROJECT_DIR}/stimulus” -sv -work presynth “$
{PROJECT_DIR}/stimulus/tb.v” vsim -L PolarFire -L presynth -t 1ps presynth.tb वेव /tb/* जोड़ें
1000ns लॉग /tb/* चलाएँ बाहर निकलें

परिशिष्ट सी - बाधाएं निकालें (प्रश्न पूछें)

यह परिशिष्ट डेरिव कंस्ट्रेन्ट्स Tcl कमांड्स का वर्णन करता है।
9.1 प्रतिबंध Tcl कमांड प्राप्त करें (प्रश्न पूछें)
derive_constraints उपयोगिता आपको RTL या Libero SoC डिज़ाइन वातावरण के बाहर कॉन्फ़िगरेटर से प्रतिबंध प्राप्त करने में मदद करती है। अपने डिज़ाइन के लिए प्रतिबंध उत्पन्न करने के लिए, आपको उपयोगकर्ता HDL, घटक HDL और घटक प्रतिबंधों की आवश्यकता होती है fileएस. एसडीसी घटक बाधाएं files के अंतर्गत उपलब्ध हैं /घटक/कार्य/ / / निर्देशिका में घटक कॉन्फ़िगरेशन और निर्माण के बाद।
प्रत्येक घटक बाधा file इसमें set_component tcl कमांड (घटक का नाम निर्दिष्ट करता है) और कॉन्फ़िगरेशन के बाद उत्पन्न बाधाओं की सूची शामिल है। बाधाएँ कॉन्फ़िगरेशन के आधार पर उत्पन्न होती हैं और प्रत्येक घटक के लिए विशिष्ट होती हैं।
Exampले 9-1. घटक बाधा File PF_CCC कोर के लिए
यहाँ एक पूर्व हैampघटक बाधा का ले file PF_CCC कोर के लिए:
सेट_घटक PF_CCC_C0_PF_CCC_C0_0_PF_CCC
# माइक्रोचिप कॉर्प.
# दिनांक: 2021-अक्टूबर-26 04:36:00
# PLL के लिए आधार घड़ी #0
create_clock -पीरियड 10 [ get_pins { pll_inst_0/REF_CLK_0 } ] create_generated_clock -divide_by 1 -स्रोत [ get_pins { pll_inst_0/
REF_CLK_0 } ] -phase 0 [ get_pins { pll_inst_0/OUT0 } ] यहां, create_clock और create_generated_clock क्रमशः संदर्भ और आउटपुट क्लॉक बाधाएं हैं, जो कॉन्फ़िगरेशन के आधार पर उत्पन्न होती हैं।
9.1.1 derive_constraints उपयोगिता के साथ कार्य करना (प्रश्न पूछें)
व्युत्पन्न प्रतिबंध डिज़ाइन के माध्यम से आगे बढ़ते हैं और पहले से प्रदान किए गए घटक SDC के आधार पर घटक के प्रत्येक उदाहरण के लिए नए प्रतिबंध आवंटित करते हैं fileसीसीसी संदर्भ घड़ियों के लिए, यह संदर्भ घड़ी के स्रोत को खोजने के लिए डिज़ाइन के माध्यम से वापस प्रसारित होता है। यदि स्रोत एक I/O है, तो संदर्भ घड़ी बाधा I/O पर सेट की जाएगी। यदि यह एक CCC आउटपुट या कोई अन्य घड़ी स्रोत है (उदाहरण के लिएampले, ट्रांसीवर, ऑसिलेटर), यह दूसरे घटक से घड़ी का उपयोग करता है और यदि अंतराल मेल नहीं खाते हैं तो चेतावनी की रिपोर्ट करता है। व्युत्पन्न प्रतिबंध कुछ मैक्रोज़ जैसे ऑन-चिप ऑसिलेटर के लिए भी प्रतिबंध आवंटित करेंगे यदि आपके पास वे आपके RTL में हैं।
derive_constraints उपयोगिता को निष्पादित करने के लिए, आपको एक .tcl प्रदान करना होगा file कमांड-लाइन तर्क में निर्दिष्ट क्रम में निम्नलिखित जानकारी भरें।

  1. set_device अनुभाग में दी गई जानकारी का उपयोग करके डिवाइस जानकारी निर्दिष्ट करें.
  2. RTL का पथ निर्दिष्ट करें fileread_verilog या read_vhdl अनुभाग में दी गई जानकारी का उपयोग करें।
  3. set_top_level अनुभाग में दी गई जानकारी का उपयोग करके शीर्ष स्तरीय मॉड्यूल सेट करें।
  4. घटक SDC का पथ निर्दिष्ट करें fileअनुभाग read_sdc या read_ndc में दी गई जानकारी का उपयोग करना।
  5. निष्पादित करें fileखंड derive_constraints में दी गई जानकारी का उपयोग करना।
  6.  SDC व्युत्पन्न प्रतिबंधों के लिए पथ निर्दिष्ट करें file write_sdc या write_pdc या write_ndc अनुभाग में दी गई जानकारी का उपयोग करें।

Exampले 9-2. derive.tcl का निष्पादन और सामग्री File
निम्नलिखित एक पूर्व हैampderive_constraints उपयोगिता को निष्पादित करने के लिए कमांड-लाइन तर्क।
$ /bin{64}/derive_constraints derive.tcl
derive.tcl की सामग्री file:
# डिवाइस जानकारी
set_device -फैमिली पोलरफायर -डाई MPF100T -स्पीड -1
# आरटीएल files
read_verilog -मोड system_verilog प्रोजेक्ट/घटक/कार्य/txpll0/
txpll0_txpll0_0_PF_TX_PLL.v
read_verilog -मोड system_verilog {प्रोजेक्ट/घटक/कार्य/txpll0/txpll0.v}
read_verilog -मोड system_verilog {प्रोजेक्ट/घटक/कार्य/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.v}
read_verilog -मोड system_verilog {प्रोजेक्ट/घटक/कार्य/xcvr0/xcvr0.v}
read_vhdl -मोड vhdl_2008 {प्रोजेक्ट/hdl/xcvr1.vhd}
#घटक एसडीसी files
सेट_टॉप_लेवल {xcvr1}
read_sdc -घटक {प्रोजेक्ट/घटक/कार्य/txpll0/txpll0_0/
txpll0_txpll0_0_PF_TX_PLL.sdc}
read_sdc -घटक {प्रोजेक्ट/घटक/कार्य/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.sdc}
#derive_constraint कमांड का उपयोग करें
व्युत्पन्न_बाधाएं
#एसडीसी/पीडीसी/एनडीसी परिणाम files
write_sdc {प्रोजेक्ट/बाधा/xcvr1_derived_constraints.sdc}
write_pdc {project/constraint/fp/xcvr1_derived_constraints.pdc}
9.1.2 सेट_डिवाइस (प्रश्न पूछें)
विवरण
परिवार का नाम, डाई का नाम और गति ग्रेड निर्दिष्ट करें।
सेट_डिवाइस -फ़ैमिली -मरना -रफ़्तार
बहस

पैरामीटर प्रकार विवरण
-परिवार डोरी परिवार का नाम निर्दिष्ट करें। संभावित मान PolarFire®, PolarFire SoC हैं।
-मरना डोरी डाई का नाम निर्दिष्ट करें.
-रफ़्तार डोरी डिवाइस की गति ग्रेड निर्दिष्ट करें। संभावित मान STD या -1 हैं।
वापसी का प्रकार विवरण
0 आदेश सफल हुआ.
1 कमांड विफल हो गई। एक त्रुटि है। आप कंसोल में त्रुटि संदेश देख सकते हैं।

त्रुटियों की सूची

त्रुटि कोड त्रुटि संदेश विवरण
ईआरआर 0023 आवश्यक पैरामीटर—डाई गायब है डाई विकल्प अनिवार्य है और इसे निर्दिष्ट किया जाना चाहिए।
ईआरआर 0005 अज्ञात डाई 'एमपीएफ30' -die विकल्प का मान सही नहीं है। विकल्प के विवरण में मानों की संभावित सूची देखें।
ईआरआर 0023 पैरामीटर—डाई मान गायब है डाई विकल्प बिना मूल्य के निर्दिष्ट किया गया है।
ईआरआर 0023 आवश्यक पैरामीटर—फ़ैमिली गुम है परिवार विकल्प अनिवार्य है और इसे निर्दिष्ट किया जाना चाहिए।
ईआरआर 0004 अज्ञात परिवार 'पोलरफायर®' परिवार विकल्प सही नहीं है। विकल्प के विवरण में मानों की संभावित सूची देखें।
………… जारी
त्रुटि कोड त्रुटि संदेश विवरण
ईआरआर 0023 पैरामीटर—फ़ैमिली में मान गुम है परिवार विकल्प बिना मूल्य के निर्दिष्ट किया गया है.
ईआरआर 0023 आवश्यक पैरामीटर—गति अनुपलब्ध है गति विकल्प अनिवार्य है और इसे निर्दिष्ट किया जाना चाहिए।
ईआरआर 0007 अज्ञात गति ' ' गति विकल्प सही नहीं है। विकल्प के विवरण में मानों की संभावित सूची देखें।
ईआरआर 0023 पैरामीटर—गति मान गुम है गति विकल्प बिना मान के निर्दिष्ट किया गया है.

Example
set_device -फैमिली {पोलरफायर} -डाई {MPF300T_ES} -स्पीड -1
set_device -फ़ैमिली स्मार्टफ़्यूज़न 2 -डाई M2S090T -स्पीड -1
9.1.3 read_verilog (प्रश्न पूछें)
विवरण
वेरिलॉग पढ़ें file वेरीफिक का उपयोग करें।
read_verilog [-lib ] [-तरीका ]fileनाम>
बहस

पैरामीटर प्रकार विवरण
-लिब डोरी उस लाइब्रेरी को निर्दिष्ट करें जिसमें लाइब्रेरी में जोड़े जाने वाले मॉड्यूल शामिल हैं।
-तरीका डोरी Verilog मानक निर्दिष्ट करें। संभावित मान verilog_95, verilog_2k, system_verilog_2005, system_verilog_2009, system_verilog, verilog_ams, verilog_psl, system_verilog_mfcu हैं। मान केस-असंवेदनशील हैं। डिफ़ॉल्ट verilog_2k है।
fileनाम डोरी Verilog file नाम।
वापसी का प्रकार विवरण
0 आदेश सफल हुआ.
1 कमांड विफल हो गई। एक त्रुटि है। आप कंसोल में त्रुटि संदेश देख सकते हैं।

त्रुटियों की सूची

त्रुटि कोड त्रुटि संदेश विवरण
ईआरआर 0023 पैरामीटर—lib मान गुम है lib विकल्प बिना मान के निर्दिष्ट किया गया है.
ईआरआर 0023 पैरामीटर—मोड में मान गुम है मोड विकल्प बिना मान के निर्दिष्ट किया गया है.
ईआरआर 0015 अज्ञात मोड ' ' निर्दिष्ट वेरिलॉग मोड अज्ञात है। संभावित वेरिलॉग मोड की सूची देखें - मोड विकल्प विवरण।
ईआरआर 0023 आवश्यक पैरामीटर file नाम गायब है कोई वेरिलॉग नहीं file मार्ग प्रदान किया है।
ईआरआर 0016 वेरीफिक के पार्सर के कारण विफल वेरिलॉग में वाक्यविन्यास त्रुटि fileवेरिफिक का पार्सर त्रुटि संदेश के ऊपर कंसोल में देखा जा सकता है।
ईआरआर 0012 set_device को कॉल नहीं किया गया है डिवाइस की जानकारी निर्दिष्ट नहीं है। डिवाइस का वर्णन करने के लिए set_device कमांड का उपयोग करें।

Example
read_verilog -मोड system_verilog {घटक/कार्य/शीर्ष/top.v}
read_verilog -मोड system_verilog_mfcu डिज़ाइन.v
9.1.4 read_vhdl (प्रश्न पूछें)
विवरण
VHDL जोड़ें file VHDL की सूची में files.
read_vhdl [-lib ] [-तरीका ]fileनाम>
बहस

पैरामीटर प्रकार विवरण
-लिब — वह लाइब्रेरी निर्दिष्ट करें जिसमें सामग्री जोड़ी जानी है.
-तरीका — VHDL मानक निर्दिष्ट करता है। डिफ़ॉल्ट VHDL_93 है। संभावित मान vhdl_93, vhdl_87, vhdl_2k, vhdl_2008, vhdl_psl हैं। मान केस-असंवेदनशील हैं।
fileनाम — वीएचडीएल file नाम।
वापसी का प्रकार विवरण
0 आदेश सफल हुआ.
1 कमांड विफल हो गई। एक त्रुटि है। आप कंसोल में त्रुटि संदेश देख सकते हैं।

त्रुटियों की सूची

त्रुटि कोड त्रुटि संदेश विवरण
ईआरआर 0023 पैरामीटर—lib मान गुम है lib विकल्प बिना मान के निर्दिष्ट किया गया है.
ईआरआर 0023 पैरामीटर—मोड में मान गुम है मोड विकल्प बिना मान के निर्दिष्ट किया गया है.
ईआरआर 0018 अज्ञात मोड ' ' निर्दिष्ट VHDL मोड अज्ञात है। संभावित VHDL मोड की सूची देखें - मोड विकल्प विवरण।
ईआरआर 0023 आवश्यक पैरामीटर file नाम गायब है कोई VHDL नहीं file मार्ग प्रदान किया है।
ईआरआर 0019 invalid_path.v पंजीकृत करने में असमर्थ file निर्दिष्ट VHDL file मौजूद नहीं है या पढ़ने की अनुमति नहीं है.
ईआरआर 0012 set_device को कॉल नहीं किया गया है डिवाइस की जानकारी निर्दिष्ट नहीं है। डिवाइस का वर्णन करने के लिए set_device कमांड का उपयोग करें।

Example
read_vhdl -मोड vhdl_2008 osc2dfn.vhd
read_vhdl {hdl/top.vhd}
9.1.5 सेट_टॉप_लेवल (प्रश्न पूछें)
विवरण
RTL में शीर्ष-स्तरीय मॉड्यूल का नाम निर्दिष्ट करें.
सेट_टॉप_लेवल [-लिब ]
बहस

पैरामीटर प्रकार विवरण
-लिब डोरी शीर्ष-स्तरीय मॉड्यूल या इकाई की खोज करने के लिए लाइब्रेरी (वैकल्पिक).
नाम डोरी शीर्ष-स्तरीय मॉड्यूल या इकाई का नाम.
वापसी का प्रकार विवरण
0 आदेश सफल हुआ.
1 कमांड विफल हो गई। एक त्रुटि है। आप कंसोल में त्रुटि संदेश देख सकते हैं।

त्रुटियों की सूची

त्रुटि कोड त्रुटि संदेश विवरण
ईआरआर 0023 आवश्यक पैरामीटर शीर्ष स्तर अनुपलब्ध है शीर्ष स्तरीय विकल्प अनिवार्य है और इसे निर्दिष्ट किया जाना चाहिए।
ईआरआर 0023 पैरामीटर—lib मान गुम है lib विकल्प बिना मान के निर्दिष्ट किया गया है.
ईआरआर 0014 शीर्ष स्तर खोजने में असमर्थ पुस्तकालय में निर्दिष्ट शीर्ष-स्तरीय मॉड्यूल प्रदान की गई लाइब्रेरी में परिभाषित नहीं है। इस त्रुटि को ठीक करने के लिए, शीर्ष मॉड्यूल या लाइब्रेरी नाम को सही किया जाना चाहिए।
ईआरआर 0017 विस्तृत असफल RTL विस्तार प्रक्रिया में त्रुटि। त्रुटि संदेश कंसोल से देखा जा सकता है।

Example
सेट_टॉप_लेवल {शीर्ष}
set_top_level -lib hdl शीर्ष
9.1.6 read_sdc (प्रश्न पूछें)
विवरण
एसडीसी पढ़ें file घटक डेटाबेस में.
read_sdc -घटकfileनाम>
बहस

पैरामीटर प्रकार विवरण
-अवयव — जब हम प्रतिबंध प्राप्त करते हैं तो यह read_sdc कमांड के लिए एक अनिवार्य ध्वज है।
fileनाम डोरी एसडीसी का मार्ग file.
वापसी का प्रकार विवरण
0 आदेश सफल हुआ.
1 कमांड विफल हो गई। एक त्रुटि है। आप कंसोल में त्रुटि संदेश देख सकते हैं।

त्रुटियों की सूची

त्रुटि कोड त्रुटि संदेश विवरण
ईआरआर 0023 आवश्यक पैरामीटर file नाम गायब है. अनिवार्य विकल्प file नाम निर्दिष्ट नहीं है.
ईआरआर 0000 एसडीसी file <file_path> पठनीय नहीं है. निर्दिष्ट एसडीसी file पढ़ने की अनुमति नहीं है.
ईआरआर 0001 खोलने में असमर्थfile_पथ> file. एसडीसी file रास्ता मौजूद नहीं है। रास्ता सही किया जाना चाहिए।
ईआरआर 0008 इसमें set_component कमांड गुम हैfile_पथ> file एसडीसी का निर्दिष्ट घटक file घटक निर्दिष्ट नहीं करता है.
त्रुटि कोड त्रुटि संदेश विवरण
ईआरआर 0009 <List of errors from sdc file> एसडीसी file इसमें गलत sdc कमांड हैं। उदाहरण के लिएampले,

जब set_multicycle_path बाधा में कोई त्रुटि होती है: read_sdc कमांड निष्पादित करते समय त्रुटि: infile_पथ> file: कमांड set_multicycle_path में त्रुटि: अज्ञात पैरामीटर [get_cells {reg_a}].

Example
read_sdc -component {./component/work/ccc0/ccc0_0/ccc0_ccc0_0_PF_CCC.sdc}
9.1.7 read_ndc (प्रश्न पूछें)
विवरण
एनडीसी पढ़ें file घटक डेटाबेस में.
read_ndc -घटकfileनाम>
बहस

पैरामीटर प्रकार विवरण
-अवयव — जब हम प्रतिबंध प्राप्त करते हैं तो यह read_ndc कमांड के लिए एक अनिवार्य ध्वज है।
fileनाम डोरी एनडीसी का मार्ग file.
वापसी का प्रकार विवरण
0 आदेश सफल हुआ.
1 कमांड विफल हो गई। एक त्रुटि है। आप कंसोल में त्रुटि संदेश देख सकते हैं।

त्रुटियों की सूची

त्रुटि कोड त्रुटि संदेश विवरण
ईआरआर 0001 खोलने में असमर्थfile_पथ> file एनडीसी file रास्ता मौजूद नहीं है। रास्ता सही किया जाना चाहिए।
ईआरआर 0023 आवश्यक पैरामीटर—AtclParamO_ अनुपलब्ध है. अनिवार्य विकल्प fileनाम निर्दिष्ट नहीं है.
ईआरआर 0023 आवश्यक पैरामीटर—घटक अनुपलब्ध है. घटक विकल्प अनिवार्य है और इसे निर्दिष्ट किया जाना चाहिए।
ईआरआर 0000 एनडीसी file 'file_path>' पठनीय नहीं है. निर्दिष्ट एनडीसी file पढ़ने की अनुमति नहीं है.

Example
read_ndc -घटक {घटक/कार्य/ccc1/ccc1_0/ccc_comp.ndc}
9.1.8 derive_constraints (प्रश्न पूछें)
विवरण
घटक SDC को तत्कालित करें fileडिज़ाइन-स्तरीय डेटाबेस में s.
व्युत्पन्न_बाधाएं
बहस

वापसी का प्रकार विवरण
0 आदेश सफल हुआ.
1 कमांड विफल हो गई। एक त्रुटि है। आप कंसोल में त्रुटि संदेश देख सकते हैं।

त्रुटियों की सूची

त्रुटि कोड त्रुटि संदेश विवरण
ईआरआर 0013 शीर्ष-स्तर परिभाषित नहीं है इसका मतलब है कि शीर्ष-स्तरीय मॉड्यूल या इकाई निर्दिष्ट नहीं है। इस कॉल को ठीक करने के लिए, जारी करें
derive_constraints कमांड से पहले set_top_level कमांड का उपयोग करें।

Example
व्युत्पन्न_बाधाएं
9.1.9 write_sdc (प्रश्न पूछें)
विवरण
एक बाधा लिखता है file एसडीसी प्रारूप में.
लिखें_एसडीसीfileनाम>
बहस

पैरामीटर प्रकार विवरण
<fileनाम> डोरी एसडीसी का मार्ग file उत्पन्न किया जाएगा। यह एक अनिवार्य विकल्प है। यदि file मौजूद है, तो इसे अधिलेखित कर दिया जाएगा।
वापसी का प्रकार विवरण
0 आदेश सफल हुआ.
1 कमांड विफल हो गई। एक त्रुटि है। आप कंसोल में त्रुटि संदेश देख सकते हैं।

त्रुटियों की सूची

त्रुटि कोड त्रुटि संदेश विवरण
ईआरआर 0003 खोलने में असमर्थfile पथ> file. File पथ सही नहीं है। जाँच करें कि क्या मूल निर्देशिकाएँ मौजूद हैं।
ईआरआर 0002 एसडीसी file 'file path>' लिखने योग्य नहीं है. निर्दिष्ट एसडीसी file लिखने की अनुमति नहीं है.
ईआरआर 0023 आवश्यक पैरामीटर file नाम गायब है. एसडीसी file पथ एक अनिवार्य विकल्प है और इसे निर्दिष्ट किया जाना चाहिए।

Example
write_sdc “व्युत्पन्न.sdc”
9.1.10 write_pdc (प्रश्न पूछें)
विवरण
भौतिक प्रतिबन्ध लिखता है (केवल व्युत्पन्न प्रतिबन्ध)।
लिखें_पीडीसीfileनाम>
बहस

पैरामीटर प्रकार विवरण
<fileनाम> डोरी पी.डी.सी. तक का रास्ता file उत्पन्न किया जाएगा। यह एक अनिवार्य विकल्प है। यदि file यदि पथ मौजूद है, तो उसे अधिलेखित कर दिया जाएगा।
वापसी का प्रकार विवरण
0 आदेश सफल हुआ.
1 कमांड विफल हो गई। एक त्रुटि है। आप कंसोल में त्रुटि संदेश देख सकते हैं।

त्रुटियों की सूची

त्रुटि कोड त्रुटि संदेश विवरण
ईआरआर 0003 खोलने में असमर्थfile पथ> file द file पथ सही नहीं है। जाँच करें कि क्या मूल निर्देशिकाएँ मौजूद हैं।
ईआरआर 0002 पीडीसी file 'file path>' लिखने योग्य नहीं है. निर्दिष्ट पी.डी.सी. file लिखने की अनुमति नहीं है.
ईआरआर 0023 आवश्यक पैरामीटर file नाम गायब है पी.डी.सी. file पथ एक अनिवार्य विकल्प है और इसे निर्दिष्ट किया जाना चाहिए।

Example
write_pdc “व्युत्पन्न.pdc”
9.1.11 write_ndc (प्रश्न पूछें)
विवरण
एनडीसी बाधाओं को एक में लिखता है file.
लिखें_एनडीसीfileनाम>
बहस

पैरामीटर प्रकार विवरण
fileनाम डोरी एनडीसी का मार्ग file उत्पन्न किया जाएगा। यह एक अनिवार्य विकल्प है। यदि file मौजूद है, तो इसे अधिलेखित कर दिया जाएगा।
वापसी का प्रकार विवरण
0 आदेश सफल हुआ.
1 कमांड विफल हो गई। एक त्रुटि है। आप कंसोल में त्रुटि संदेश देख सकते हैं।

त्रुटियों की सूची

त्रुटि कोड त्रुटि संदेश विवरण
ईआरआर 0003 खोलने में असमर्थfile_पथ> file. File पथ सही नहीं है। मूल निर्देशिकाएँ मौजूद नहीं हैं।
ईआरआर 0002 एनडीसी file 'file_path>' लिखने योग्य नहीं है. निर्दिष्ट एनडीसी file लिखने की अनुमति नहीं है.
ईआरआर 0023 आवश्यक पैरामीटर _AtclParamO_ अनुपलब्ध है. एनडीसी file पथ एक अनिवार्य विकल्प है और इसे निर्दिष्ट किया जाना चाहिए।

Example
write_ndc “व्युत्पन्न.ndc”
9.1.12 add_include_path (प्रश्न पूछें)
विवरण
खोज के लिए पथ निर्दिष्ट करता है fileRTL पढ़ते समय files.
add_include_path
बहस

पैरामीटर प्रकार विवरण
निर्देशिका डोरी खोज के लिए पथ निर्दिष्ट करता है fileRTL पढ़ते समय fileयह विकल्प अनिवार्य है।
वापसी का प्रकार विवरण
0 आदेश सफल हुआ.
वापसी का प्रकार विवरण
1 कमांड विफल हो गई। एक त्रुटि है। आप कंसोल में त्रुटि संदेश देख सकते हैं।

त्रुटियों की सूची

त्रुटि कोड त्रुटि संदेश विवरण
ईआरआर 0023 आवश्यक पैरामीटर सम्मिलित पथ अनुपलब्ध है. निर्देशिका विकल्प अनिवार्य है और इसे अवश्य उपलब्ध कराया जाना चाहिए।

नोट: यदि यदि निर्देशिका पथ सही नहीं है, तो add_include_path बिना किसी त्रुटि के पारित हो जाएगा।
हालाँकि, read_verilog/read_vhd कमांड Verific के पार्सर के कारण विफल हो जाएंगे।
Example
add_include_path घटक/कार्य/COREABC0/COREABC0_0/rtl/vlog/core

संशोधन इतिहास (प्रश्न पूछें)

संशोधन इतिहास दस्तावेज़ में लागू किए गए परिवर्तनों का वर्णन करता है। परिवर्तनों को संशोधन के अनुसार सूचीबद्ध किया गया है, जो सबसे हालिया प्रकाशन से शुरू होता है।

दोहराव तारीख विवरण
F 08/2024 इस संशोधन में निम्नलिखित परिवर्तन किए गए हैं:
• अद्यतन अनुभाग परिशिष्ट बी - सिमुलेशन वातावरण में सिमुलेशन लाइब्रेरीज़ आयात करना।
E 08/2024 इस संशोधन में निम्नलिखित परिवर्तन किए गए हैं:
• अद्यतन अनुभाग खत्मview.
• अद्यतन अनुभाग व्युत्पन्न एसडीसी File.
• अद्यतन अनुभाग परिशिष्ट बी - सिमुलेशन वातावरण में सिमुलेशन लाइब्रेरीज़ आयात करना।
D 02/2024 यह दस्तावेज़ लिबरो 2024.1 SoC डिज़ाइन सूट के साथ v2023.2 से बिना किसी बदलाव के जारी किया गया है।
अद्यतित अनुभाग derive_constraints उपयोगिता के साथ कार्य करना
C 08/2023 यह दस्तावेज़ लिबरो 2023.2 SoC डिज़ाइन सूट के साथ v2023.1 से बिना किसी बदलाव के जारी किया गया है।
B 04/2023 यह दस्तावेज़ लिबरो 2023.1 SoC डिज़ाइन सूट के साथ v2022.3 से बिना किसी बदलाव के जारी किया गया है।
A 12/2022 प्रारंभिक संशोधन।

माइक्रोचिप एफपीजीए समर्थन
माइक्रोचिप एफपीजीए उत्पाद समूह ग्राहक सेवा, ग्राहक तकनीकी सहायता केंद्र सहित विभिन्न सहायता सेवाओं के साथ अपने उत्पादों का समर्थन करता है webसाइट, और विश्वव्यापी बिक्री कार्यालय।
ग्राहकों को समर्थन से संपर्क करने से पहले माइक्रोचिप ऑनलाइन संसाधनों पर जाने का सुझाव दिया जाता है क्योंकि यह बहुत संभावना है कि उनके प्रश्नों का उत्तर पहले ही दे दिया गया है।
के माध्यम से तकनीकी सहायता केंद्र से संपर्क करें webसाइट पर www.microchip.com/support. FPGA डिवाइस पार्ट नंबर का उल्लेख करें, उपयुक्त केस श्रेणी का चयन करें, और डिज़ाइन अपलोड करें files तकनीकी सहायता मामला बनाते समय।
गैर-तकनीकी उत्पाद समर्थन के लिए ग्राहक सेवा से संपर्क करें, जैसे उत्पाद मूल्य निर्धारण, उत्पाद उन्नयन, अद्यतन जानकारी, ऑर्डर की स्थिति और प्राधिकरण।

  • उत्तरी अमेरिका से, 800.262.1060 पर कॉल करें
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माइक्रोचिप सूचना
माइक्रोचिप Webसाइट
माइक्रोचिप हमारे माध्यम से ऑनलाइन समर्थन प्रदान करता है webसाइट पर www.microchip.com/। यह webसाइट बनाने के लिए प्रयोग किया जाता है fileग्राहकों के लिए आसानी से उपलब्ध जानकारी और जानकारी। उपलब्ध सामग्री में से कुछ में शामिल हैं:

  • उत्पाद समर्थन - डेटा शीट और इरेटा, एप्लिकेशन नोट्स और एसampसॉफ्टवेयर प्रोग्राम, डिजाइन संसाधन, उपयोगकर्ता गाइड और हार्डवेयर समर्थन दस्तावेज, नवीनतम सॉफ्टवेयर रिलीज और संग्रहीत सॉफ्टवेयर
  • सामान्य तकनीकी सहायता - अक्सर पूछे जाने वाले प्रश्न (एफएक्यू), तकनीकी सहायता अनुरोध, ऑनलाइन चर्चा समूह, माइक्रोचिप डिज़ाइन पार्टनर प्रोग्राम सदस्य सूची
  • माइक्रोचिप का व्यवसाय - उत्पाद चयनकर्ता और ऑर्डरिंग गाइड, नवीनतम माइक्रोचिप प्रेस विज्ञप्ति, सेमिनार और घटनाओं की सूची, माइक्रोचिप बिक्री कार्यालयों, वितरकों और कारखाने के प्रतिनिधियों की सूची।

उत्पाद परिवर्तन अधिसूचना सेवा
माइक्रोचिप की उत्पाद परिवर्तन अधिसूचना सेवा ग्राहकों को माइक्रोचिप उत्पादों पर अद्यतन रखने में मदद करती है। जब भी किसी निर्दिष्ट उत्पाद परिवार या रुचि के विकास उपकरण से संबंधित परिवर्तन, अपडेट, संशोधन या इरेटा होते हैं, तो सब्सक्राइबर को ईमेल सूचना प्राप्त होगी। रजिस्टर करने के लिए, पर जाएं www.microchip.com/pcn और पंजीकरण निर्देशों का पालन करें।

ग्राहक सहेयता
माइक्रोचिप उत्पादों के उपयोगकर्ता कई माध्यमों से सहायता प्राप्त कर सकते हैं:

  • वितरक या प्रतिनिधि
  • स्थानीय बिक्री कार्यालय
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  • तकनीकी समर्थन

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कानूनी नोटिस
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एजाइलस्विच, क्लॉकवर्क्स, द एंबेडेड कंट्रोल सॉल्यूशंस कंपनी, ईथरसिंक, फ्लैशटेक, हाइपर स्पीड कंट्रोल, हाइपरलाइट लोड, लिबरो, मोटरबेंच, एमटच, पावरमाइट 3, प्रिसिजन एज, प्रोएएसआईसी, प्रोएएसआईसी प्लस, प्रोएएसआईसी प्लस लोगो, क्वाइट-वायर, स्मार्टफ्यूजन, सिंकवर्ल्ड, टाइमसीज़ियम, टाइमहब, टाइमपिक्ट्रा, टाइमप्रोवाइडर और जेडएल संयुक्त राज्य अमेरिका में माइक्रोचिप टेक्नोलॉजी इनकॉर्पोरेटेड के पंजीकृत ट्रेडमार्क हैं।
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एसक्यूटीपी अमेरिका में माइक्रोचिप टेक्नोलॉजी इनकॉर्पोरेटेड का एक सेवा चिह्न है
एडाप्टेक लोगो, फ़्रीक्वेंसी ऑन डिमांड, सिलिकॉन स्टोरेज टेक्नोलॉजी और सिम्मकॉम अन्य देशों में माइक्रोचिप टेक्नोलॉजी इंक के पंजीकृत ट्रेडमार्क हैं।
गेस्टिक (GestIC) माइक्रोचिप टेक्नोलॉजी जर्मनी II GmbH & Co. KG का पंजीकृत ट्रेडमार्क है, जो अन्य देशों में माइक्रोचिप टेक्नोलॉजी इंक की सहायक कंपनी है।
यहां उल्लिखित अन्य सभी ट्रेडमार्क उनकी संबंधित कंपनियों की संपत्ति हैं।
2024, माइक्रोचिप टेक्नोलॉजी इनकॉर्पोरेटेड और उसकी सहायक कंपनियाँ। सभी अधिकार सुरक्षित।
ISBN: 978-1-6683-0183-8
गुणवत्ता प्रबंधन प्रणाली
माइक्रोचिप की गुणवत्ता प्रबंधन प्रणालियों के बारे में जानकारी के लिए कृपया देखें www.microchip.com/quality.
दुनिया भर में बिक्री और सेवा

अमेरिका की  एशिया/प्रशांत  एशिया/प्रशांत  यूरोप
कॉर्पोरेट कार्यालय
2355 वेस्ट चांडलर बुलेवार्ड।
चांडलर, AZ 85224-6199
दूरभाष: 480-792-7200
फैक्स: 480-792-7277
तकनीकी समर्थन: www.microchip.com/support
Web पता: www.माइक्रोचिप.कॉम
अटलांटा
डुलुथ, जीए
दूरभाष: 678-957-9614
फैक्स: 678-957-1455
ऑस्टिन, टेक्सास
दूरभाष: 512-257-3370
बोस्टान
वेस्टबोरो, एमए
दूरभाष: 774-760-0087
फैक्स: 774-760-0088
शिकागो
इटास्का, आईएल
दूरभाष: 630-285-0071
फैक्स: 630-285-0075
डलास
एडिसन, TX
दूरभाष: 972-818-7423
फैक्स: 972-818-2924
डेट्रायट
नोवी, एमआई
दूरभाष: 248-848-4000
हस्टन, टेक्सस
दूरभाष: 281-894-5983
इंडियानापोलिस
नोबल्सविले, IN
दूरभाष: 317-773-8323
फैक्स: 317-773-5453
दूरभाष: 317-536-2380
लॉस एंजिल्स
मिशन विएजो, CA
दूरभाष: 949-462-9523
फैक्स: 949-462-9608
दूरभाष: 951-273-7800
रैले, एनसी
दूरभाष: 919-844-7510
न्यूयॉर्क, NY
दूरभाष: 631-435-6000
सैन जोस, CA
दूरभाष: 408-735-9110
दूरभाष: 408-436-4270
कनाडा – टोरंटो
दूरभाष: 905-695-1980
फैक्स: 905-695-2078		 ऑस्ट्रेलिया – सिडनी
टेलीफ़ोन: 61-2-9868-6733
चीन – बीजिंग
टेलीफ़ोन: 86-10-8569-7000
चीन - चेंगदू
टेलीफ़ोन: 86-28-8665-5511
चीन – चोंग्किंग
टेलीफ़ोन: 86-23-8980-9588
चीन - डोंगगुआन
टेलीफ़ोन: 86-769-8702-9880
चीन – गुआंगज़ौ
टेलीफ़ोन: 86-20-8755-8029
चीन - हांग्जो
टेलीफ़ोन: 86-571-8792-8115
चीन - हांगकांग सारा
टेलीफ़ोन: 852-2943-5100
चीन - नानजिंग
टेलीफ़ोन: 86-25-8473-2460
चीन - क़िंगदाओ
टेलीफ़ोन: 86-532-8502-7355
चीन – शंघाई
टेलीफ़ोन: 86-21-3326-8000
चीन - शेनयांग
टेलीफ़ोन: 86-24-2334-2829
चीन - शेन्ज़ेन
टेलीफ़ोन: 86-755-8864-2200
चीन - सूज़ौ
टेलीफ़ोन: 86-186-6233-1526
चीन - वुहान
टेलीफ़ोन: 86-27-5980-5300
चीन - जियान
टेलीफ़ोन: 86-29-8833-7252
चीन - ज़ियामेन
टेलीफ़ोन: 86-592-2388138
चीन - झुहाई
टेलीफ़ोन: 86-756-3210040		 भारत – बैंगलोर
टेलीफ़ोन: 91-80-3090-4444
भारत - नई दिल्ली
टेलीफ़ोन: 91-11-4160-8631
भारत - पुणे
टेलीफ़ोन: 91-20-4121-0141
जापान - ओसाकाओ
टेलीफ़ोन: 81-6-6152-7160
जापान – टोक्यो
दूरभाष: 81-3-6880- 3770
कोरिया - डेगू
टेलीफ़ोन: 82-53-744-4301
कोरिया - सियोल
टेलीफ़ोन: 82-2-554-7200
मलेशिया - कुआलालंपुर
टेलीफ़ोन: 60-3-7651-7906
मलेशिया - पिनांगू
टेलीफ़ोन: 60-4-227-8870
फिलीपींस – मनीला
टेलीफ़ोन: 63-2-634-9065
सिंगापुर
टेलीफ़ोन: 65-6334-8870
ताइवान - सीन चुउ
टेलीफ़ोन: 886-3-577-8366
ताइवान — काऊशुंग
टेलीफ़ोन: 886-7-213-7830
ताइवान — ताइपे
टेलीफ़ोन: 886-2-2508-8600
थाईलैंड – बैंकॉक
टेलीफ़ोन: 66-2-694-1351
वियतनाम - हो ची मिन्हो
टेलीफ़ोन: 84-28-5448-2100		 ऑस्ट्रिया - वेल्सो
टेलीफ़ोन: 43-7242-2244-39
फैक्स: 43-7242-2244-393
डेनमार्क – कोपेनहेगन
टेलीफ़ोन: 45-4485-5910
फैक्स: 45-4485-2829
फ़िनलैंड — एस्पू
टेलीफ़ोन: 358-9-4520-820
फ़्रांस – पेरिस
Tel: 33-1-69-53-63-20
Fax: 33-1-69-30-90-79
जर्मनी – गार्चिंग
टेलीफ़ोन: 49-8931-9700
जर्मनी - हानो
टेलीफ़ोन: 49-2129-3766400
जर्मनी – हेइलब्रॉन
टेलीफ़ोन: 49-7131-72400
जर्मनी — कार्लज़ूए
टेलीफ़ोन: 49-721-625370
जर्मनी – म्यूनिख
Tel: 49-89-627-144-0
Fax: 49-89-627-144-44
जर्मनी – रोसेनहेम
टेलीफ़ोन: 49-8031-354-560
इजराइल – होद हशारोन
टेलीफ़ोन: 972-9-775-5100
इटली - मिलानो
टेलीफ़ोन: 39-0331-742611
फैक्स: 39-0331-466781
इटली - Padova
टेलीफ़ोन: 39-049-7625286
नीदरलैंड्स - ड्रुनने
टेलीफ़ोन: 31-416-690399
फैक्स: 31-416-690340
नॉर्वे - ट्रॉनहैम
टेलीफ़ोन: 47-72884388
पोलैंड – वारसॉ
टेलीफ़ोन: 48-22-3325737
रोमानिया – बुखारेस्ट
Tel: 40-21-407-87-50
स्पेन - मैड्रिड
Tel: 34-91-708-08-90
Fax: 34-91-708-08-91
स्वीडन — गोथेनबर्ग
Tel: 46-31-704-60-40
स्वीडन – स्टॉकहोम
टेलीफ़ोन: 46-8-5090-4654
यूके - वोकिंगहैम
टेलीफ़ोन: 44-118-921-5800
फैक्स: 44-118-921-5820

माइक्रोचिप - लोगो

दस्तावेज़ / संसाधन

माइक्रोचिप DS00004807F पोलरफायर फैमिली FPGA कस्टम फ्लो [पीडीएफ] उपयोगकर्ता गाइड
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संदर्भ

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