Panduan Pengguna Aliran Kustom FPGA Keluarga PolarFire
SoC Libero v2024.2
Perkenalan (Ajukan Pertanyaan)
Perangkat lunak Libero System-on-Chip (SoC) menyediakan lingkungan desain Field Programmable Gate Array (FPGA) yang terintegrasi sepenuhnya. Namun, beberapa pengguna mungkin ingin menggunakan alat sintesis dan simulasi pihak ketiga di luar lingkungan Libero SoC. Libero kini dapat diintegrasikan ke dalam lingkungan desain FPGA. Sebaiknya gunakan Libero SoC untuk mengelola seluruh alur desain FPGA.
Panduan pengguna ini menjelaskan Alur Kustom untuk perangkat PolarFire dan PolarFire SoC Family, sebuah proses untuk mengintegrasikan Libero sebagai bagian dari alur desain FPGA yang lebih besar. Supported Device Families® Tabel berikut mencantumkan keluarga perangkat yang didukung Libero SoC. Namun, beberapa informasi dalam panduan ini mungkin hanya berlaku untuk keluarga perangkat tertentu. Dalam hal ini, informasi tersebut diidentifikasi dengan jelas.
Tabel 1. Keluarga Perangkat yang Didukung oleh Libero SoC
| Keluarga Perangkat | Keterangan |
| PolarFire® | FPGA PolarFire menghadirkan daya terendah di industri pada kepadatan kisaran menengah dengan keamanan dan keandalan yang luar biasa. |
| SoC PolarFire | PolarFire SoC adalah FPGA SoC pertama dengan kluster CPU RISC-V yang deterministik dan koheren, serta subsistem memori L2 deterministik yang mengaktifkan aplikasi Linux® dan aplikasi waktu nyata. |
Lebihview (Ajukan Pertanyaan)
Sementara Libero SoC menyediakan lingkungan desain ujung ke ujung yang terintegrasi sepenuhnya untuk mengembangkan desain SoC dan FPGA, ia juga menyediakan fleksibilitas untuk menjalankan sintesis dan simulasi dengan alat pihak ketiga di luar lingkungan Libero SoC. Akan tetapi, beberapa langkah desain harus tetap berada dalam lingkungan Libero SoC.
Tabel berikut mencantumkan langkah-langkah utama dalam alur desain FPGA dan menunjukkan langkah-langkah penggunaan Libero SoC.
Tabel 1-1. Alur Desain FPGA
| Langkah Aliran Desain | Harus Menggunakan Libero | Keterangan |
| Entri Desain: HDL | TIDAK | Jika diinginkan, gunakan alat editor/pemeriksa HDL pihak ketiga di luar Libero® SoC. |
| Entri Desain: Konfigurator | Ya | Buat proyek Libero pertama untuk pembuatan komponen inti katalog IP. |
| Pembuatan kendala PDC/SDC otomatis | TIDAK | Batasan turunan membutuhkan semua HDL files dan utilitas derive_constraints bila dilakukan di luar Libero SoC, seperti dijelaskan dalam Lampiran C—Derive Constraints. |
| Simulasi | TIDAK | Gunakan alat pihak ketiga di luar Libero SoC, jika diinginkan. Memerlukan pengunduhan pustaka simulasi yang telah dikompilasi sebelumnya untuk perangkat target, simulator target, dan versi Libero target yang digunakan untuk implementasi backend. |
| Sintesis | TIDAK | Gunakan alat pihak ketiga di luar Libero SoC jika diinginkan. |
| Implementasi Desain: Mengelola Kendala, Mengkompilasi Netlist, Menempatkan dan Merutekan (lihat Di Atasview) | Ya | Buat proyek Libero kedua untuk implementasi backend. |
| Verifikasi Pengaturan Waktu dan Daya | Ya | Tetap di proyek Libero kedua. |
| Konfigurasikan Data dan Memori Inisialisasi Desain | Ya | Gunakan alat ini untuk mengelola berbagai jenis memori dan merancang inisialisasi di perangkat. Tetap di proyek kedua. |
| Pemrograman File Generasi | Ya | Tetap di proyek kedua. |
Penting: Anda harus mengunduh pustaka prakompilasi yang tersedia di Pustaka Simulasi yang Telah Dikompilasi Sebelumnya halaman untuk menggunakan simulator pihak ketiga.
Dalam aliran FPGA Fabric murni, masukkan desain Anda menggunakan HDL atau entri skematik dan teruskan langsung
ke alat sintesis. Alirannya masih didukung. PolarFire dan PolarFire SoC FPGA memiliki signifikan
blok IP keras milik sendiri yang memerlukan penggunaan inti konfigurasi (SgCores) dari IP SoC Libero
katalog. Penanganan khusus diperlukan untuk blok apa pun yang memuat fungsionalitas SoC:
- Api Kutub
– PF_UPROM
– LAYANAN_SISTEM_PF
– PF_CCC
– PF Kelas CLK DIV
– PF_KRIPTO
– PF_DRI
– PF_INI_MONITOR
– PF_NGMUX
– PF_OSC
– RAM (TPSRAM, DPSRAM, URAM)
– PF_SRAM_AHBL_AXI
– PF_XCVR_ERM
– PF_XCVR_REF_CLK
– PF_TX_PLL
– PF_PCIE
– PF_IO
– PF_IOD_CDR
– PF_IOD_CDR_CCC
– PF_IOD_GENERIK_RX
– PF_IOD_GENERIK_TX
– PF_IOD_GENERIK_TX_CCC
– PF_RGMII_KE_GMII
– PF_IOD_OKTAL_DDR
– PF_DDR3
– PF_DDR4
– PF_LPDDR3
– PF_QDR
– PF_KORESMARTBERT
– PF_TAMPER
– PF_TVS, dan seterusnya.
Selain SgCore yang tercantum sebelumnya, ada banyak IP lunak DirectCore yang tersedia untuk keluarga perangkat PolarFire dan PolarFire SoC dalam Katalog SoC Libero yang menggunakan sumber daya struktur FPGA.
Untuk entri desain, jika Anda menggunakan salah satu komponen sebelumnya, Anda harus menggunakan Libero SoC untuk bagian entri desain (Konfigurasi Komponen), tetapi Anda dapat melanjutkan sisa Entri Desain (entri HDL, dan seterusnya) di luar Libero. Untuk mengelola alur desain FPGA di luar Libero, ikuti langkah-langkah yang disediakan di sisa panduan ini.
1.1 Siklus Hidup Komponen (Ajukan Pertanyaan)
Langkah-langkah berikut menjelaskan siklus hidup komponen SoC dan memberikan petunjuk tentang cara menangani data.
- Hasilkan komponen menggunakan konfiguratornya di Libero SoC. Ini menghasilkan tipe data berikut:
– HDL files
– Memori files
– Stimulus dan Simulasi files
– Komponen SDC file - Untuk HDL files, buat instance dan integrasikan ke dalam desain HDL lainnya menggunakan alat/proses entri desain eksternal.
- Memori pasokan files dan stimulus files ke alat simulasi Anda.
- Komponen Pasokan SDC file ke alat Turunkan Kendala untuk Pembuatan Kendala. Lihat Lampiran C—Turunkan Kendala untuk keterangan lebih rinci.
- Anda harus membuat proyek Libero kedua, tempat Anda mengimpor netlist pasca-Sintesis dan metadata komponen Anda, sehingga melengkapi koneksi antara apa yang Anda hasilkan dan apa yang Anda program.
1.2 Pembuatan Proyek SoC Libero (Ajukan Pertanyaan)
Beberapa langkah desain harus dijalankan di dalam lingkungan Libero SoC (Tabel 1-1). Agar langkah-langkah ini dapat dijalankan, Anda harus membuat dua proyek Libero SoC. Proyek pertama digunakan untuk konfigurasi dan pembuatan komponen desain, dan proyek kedua digunakan untuk implementasi fisik desain tingkat atas.
1.3 Aliran Kustom (Ajukan Pertanyaan)
Gambar berikut menunjukkan:
- Libero SoC dapat diintegrasikan sebagai bagian dari alur desain FPGA yang lebih besar dengan alat sintesis dan simulasi pihak ketiga di luar lingkungan Libero SoC.
- Berbagai langkah terlibat dalam alurnya, mulai dari pembuatan desain dan penjahitan sampai pemrograman perangkat.
- Pertukaran data (masukan dan keluaran) yang harus terjadi pada setiap langkah alur desain.
Tip:
- SNVM.cfg, UPROM.cfg
- *.mem file pembangkitan untuk Simulasi: pa4rtupromgen.exe mengambil UPROM.cfg sebagai input dan menghasilkan UPROM.mem.
Berikut ini adalah langkah-langkah dalam alur kustom:
- Konfigurasi dan pembuatan komponen:
a. Buat proyek Libero pertama (untuk dijadikan Proyek Referensi).
b. Pilih Core dari Katalog. Klik dua kali core tersebut untuk memberinya nama komponen dan konfigurasikan komponen tersebut.
Ini secara otomatis mengekspor data komponen dan files. Manifestasi Komponen juga dibuat. Lihat Manifestasi Komponen untuk detailnya. Untuk detail lebih lanjut, lihat Konfigurasi Komponen. - Selesaikan desain RTL Anda di luar Libero:
a. Membuat komponen HDL files.
b. Lokasi HDL files tercantum dalam Manifes Komponen files. - Hasilkan batasan SDC untuk komponen. Gunakan utilitas Derive Constraints untuk menghasilkan batasan waktu. file(SDC) berdasarkan:
a. Komponen HDL files
b. Komponen SDC files
c. HDL pengguna files
Untuk keterangan lebih rinci, lihat Lampiran C—Mendapatkan Kendala. - Alat sintesis/alat simulasi:
a. Dapatkan HDL files, rangsangan files, dan data komponen dari lokasi spesifik sebagaimana dicatat dalam Manifes Komponen.
b. Mensintesis dan mensimulasikan desain dengan alat pihak ketiga di luar Libero SoC. - Buat Proyek Libero (Implementasi) kedua Anda.
- Hapus sintesis dari rantai alat alur desain (Proyek > Pengaturan Proyek > Alur Desain > kosongkan kotak centang Aktifkan Sintesis).
- Impor sumber desain files (netlist pasca-sintesis *.vm dari alat sintesis):
– Impor netlist *.vm pasca-sintesis (File>Impor> Netlist Verilog yang Disintesis (VM).
– Metadata komponen *.cfg files untuk uPROM dan/atau sNVM. - Impor komponen blok SoC Libero apa pun files. Blok files harus dalam *.cxz file format.
Untuk informasi lebih lanjut tentang cara membuat blok, lihat Panduan Pengguna PolarFire Block Flow. - Impor batasan desain:
– Batasan Impor I/O files (Manajer Kendala > Atribut I/O > Impor).
– Impor denah lantai *.pdc files (Manajer Kendala > Perencana Lantai > Impor).
– Impor batasan waktu *.sdc files (Constraints Manager > Timing >Import). Impor SDC file dihasilkan melalui alat Derive Constraint.
– Impor batasan *.ndc files (Constraints Manager > NetlistAttributes > Import), jika ada. - Kendala file dan asosiasi alat
– Di Constraint Manager, kaitkan *.pdc files untuk menempatkan dan merutekan, *.sdc files untuk menempatkan dan merutekan serta verifikasi waktu, dan *.ndc files untuk Mengkompilasi Netlist. - Implementasi desain lengkap
– Tempat dan rute, verifikasi waktu dan daya, konfigurasikan data dan memori inisialisasi desain, dan pemrograman file generasi. - Validasi desain
– Validasi desain pada FPGA dan debug seperlunya menggunakan alat desain yang disediakan bersama rangkaian desain Libero SoC.
Konfigurasi Komponen (Ajukan Pertanyaan)
Langkah pertama dalam alur kustom adalah mengonfigurasi komponen Anda menggunakan proyek referensi Libero (juga disebut proyek Libero pertama dalam Tabel 1-1). Pada langkah berikutnya, Anda menggunakan data dari proyek referensi ini.
Jika Anda menggunakan salah satu komponen yang tercantum sebelumnya, di bawah Overview dalam desain Anda, lakukan langkah-langkah yang dijelaskan di bagian ini.
Jika Anda tidak menggunakan salah satu komponen di atas, Anda dapat menulis RTL di luar Libero dan langsung mengimpornya ke dalam alat Sintesis dan Simulasi Anda. Anda kemudian dapat melanjutkan ke bagian pascasintesis dan hanya mengimpor netlist *.vm pascasintesis Anda ke dalam proyek implementasi Libero akhir Anda (juga disebut proyek Libero kedua dalam Tabel 1-1).
2.1 Konfigurasi Komponen Menggunakan Libero (Ajukan Pertanyaan)
Setelah memilih komponen yang harus digunakan dari daftar sebelumnya, lakukan langkah-langkah berikut:
- Buat proyek Libero baru (Konfigurasi dan Pembuatan Inti): Pilih Perangkat dan Keluarga yang menjadi target desain akhir Anda.
- Gunakan satu atau beberapa inti yang disebutkan dalam Custom Flow.
a. Buat SmartDesign dan konfigurasikan inti yang diinginkan dan buat instansiasi dalam komponen SmartDesign.
b. Naikkan semua pin ke level teratas.
c. Hasilkan SmartDesign.
d. Klik dua kali alat Simulasikan (salah satu opsi Pra-Sintesis atau Pasca-Sintesis atau Pasca-Tata Letak) untuk memanggil simulator. Anda dapat keluar dari simulator setelah dipanggil. Langkah ini menghasilkan simulasi filediperlukan untuk proyek Anda.
Tip: Anda harus melakukan langkah ini jika Anda ingin mensimulasikan desain Anda di luar Libero.
Untuk informasi lebih lanjut, lihat Simulasi Desain Anda.
e. Simpan proyek Anda—ini adalah proyek referensi Anda.
2.2 Manifestasi Komponen (Ajukan Pertanyaan)
Saat Anda membuat komponen, satu set files dibuat untuk setiap komponen. Laporan Manifes Komponen merinci rangkaian filedihasilkan dan digunakan di setiap langkah berikutnya (Sintesis, Simulasi, Pembuatan Firmware, dan seterusnya). Laporan ini memberi Anda lokasi semua data yang dihasilkan filediperlukan untuk melanjutkan dengan Alur Kustom. Anda dapat mengakses manifest komponen di area Laporan: Klik Desain > Laporan untuk membuka tab Laporan. Di tab Laporan, Anda akan melihat sekumpulan manifest.txt files (Lebih dariview), satu untuk setiap komponen yang Anda buat.
Tip: Anda harus menetapkan komponen atau modul sebagai '”root”' untuk melihat manifes komponen file konten di tab Laporan.
Atau, Anda dapat mengakses laporan manifes individual files untuk setiap komponen inti yang dihasilkan atau komponen SmartDesign dari /komponen/pekerjaan/ / / _manifest.txt atau /komponen/pekerjaan/ / _manifest.txt. Anda juga dapat mengakses manifest file konten setiap komponen yang dihasilkan dari tab Komponen baru di Libero, di mana file lokasi disebutkan sehubungan dengan direktori proyek.
Fokus pada laporan Manifes Komponen berikut:
- Jika Anda membuat inti menjadi SmartDesign, baca file _manifest.txt.
- Jika Anda membuat komponen untuk inti, baca _manifest.txt.
Anda harus menggunakan semua laporan Manifes Komponen yang berlaku untuk desain Anda. Misalnyaample, jika proyek Anda memiliki SmartDesign dengan satu atau lebih komponen inti yang diwujudkan di dalamnya dan Anda bermaksud menggunakan semuanya dalam desain akhir Anda, maka Anda harus memilih filetercantum dalam laporan Manifes Komponen dari semua komponen tersebut untuk digunakan dalam alur desain Anda.
2.3 Menafsirkan Manifest FileS (Ajukan Pertanyaan)
Saat Anda membuka manifes komponen file, Anda melihat jalur menuju filedalam proyek Libero Anda dan petunjuk di mana dalam alur desain untuk menggunakannya. Anda mungkin melihat jenis berikut files dalam manifes file:
- Sumber HDL files untuk semua alat Sintesis dan Simulasi
- Rangsangan files untuk semua alat Simulasi
- Kendala files
Berikut ini adalah Manifes Komponen dari komponen inti PolarFire.
Setiap jenis file diperlukan di hilir dalam aliran desain Anda. Bagian berikut menjelaskan integrasi filedari manifes ke alur desain Anda.
Pembuatan Kendala (Ajukan Pertanyaan)
Saat melakukan konfigurasi dan pembuatan, pastikan untuk menulis/membuat batasan SDC/PDC/NDC fileagar desain dapat meneruskannya ke alat Sintesis, Tempatkan-dan-Rutekan, dan Verifikasi Waktu.
Gunakan utilitas Derive Constraints di luar lingkungan Libero untuk membuat batasan alih-alih menuliskannya secara manual. Untuk menggunakan utilitas Derive Constraint di luar lingkungan Libero, Anda harus:
- Menyediakan batasan HDL pengguna, HDL komponen, dan SDC komponen files
- Tentukan modul tingkat atas
- Tentukan lokasi tempat menghasilkan batasan turunan files
Batasan komponen SDC tersedia di bawah /komponen/pekerjaan/ / / setelah konfigurasi dan pembuatan komponen.
Untuk detail lebih lanjut tentang cara membuat batasan untuk desain Anda, lihat Lampiran C—Mendapatkan Batasan.
Mensintesis Desain Anda (Ajukan Pertanyaan)
Salah satu fitur utama dari Custom Flow adalah memungkinkan Anda menggunakan sintesis pihak ketiga
alat di luar Libero. Alur kustom mendukung penggunaan Synopsys SynplifyPro. Untuk mensintesis
proyek, gunakan prosedur berikut:
- Buat proyek baru di alat Sintesis Anda, yang menargetkan keluarga perangkat, cetakan, dan paket yang sama dengan proyek Libero yang Anda buat.
a. Impor RTL Anda sendiri fileseperti yang biasa Anda lakukan.
b. Atur keluaran Sintesis menjadi Structural Verilog (.vm).
Tip: Struktural Verilog (.vm) adalah satu-satunya format keluaran sintesis yang didukung di PolarFire. - Komponen Impor HDL fileke dalam proyek Sintesis Anda:
a. Untuk setiap Laporan Manifes Komponen: Untuk setiap file di bawah sumber HDL files untuk semua alat Sintesis dan Simulasi, impor file ke dalam Proyek Sintesis Anda. - Impor file polarfire_syn_comps.v (jika menggunakan Synopsys Synplify) dari
Lokasi instalasi>/data/aPA5M untuk proyek Sintesis Anda. - Impor SDC yang dibuat sebelumnya file melalui alat Derived Constraint (lihat Lampiran
SEBAGAIample SDC Constraints) ke dalam alat Sintesis. Kendala ini file membatasi alat sintesis untuk mencapai penutupan waktu dengan lebih sedikit upaya dan lebih sedikit iterasi desain.
Penting:
- Jika Anda berencana untuk menggunakan *.sdc yang sama file untuk membatasi Place-and-Route selama fase implementasi desain, Anda harus mengimpor *.sdc ini ke dalam proyek sintesis. Ini untuk memastikan bahwa tidak ada ketidakcocokan nama objek desain dalam netlist yang disintesis dan batasan Place-and-Route selama fase implementasi proses desain. Jika Anda tidak menyertakan *.sdc ini file pada langkah Sintesis, netlist yang dihasilkan dari Sintesis mungkin gagal pada langkah Tempat dan Rute karena ketidakcocokan nama objek desain.
a. Impor Atribut Netlist *.ndc, jika ada, ke dalam alat Sintesis.
b. Jalankan Sintesis. - Lokasi keluaran alat Sintesis Anda memiliki netlist *.vm file dihasilkan pasca Sintesis. Anda harus mengimpor netlist ke dalam Proyek Implementasi Libero untuk melanjutkan proses desain.
Simulasi Desain Anda (Ajukan Pertanyaan)
Untuk mensimulasikan desain Anda di luar Libero (yaitu, menggunakan lingkungan simulasi dan simulator Anda sendiri), lakukan langkah-langkah berikut:
- Desain Files:
a. Simulasi pra-sintesis:
• Impor RTL Anda ke proyek simulasi Anda.
• Untuk setiap Laporan Manifes Komponen.
– Impor masing-masing file di bawah sumber HDL files untuk semua alat Sintesis dan Simulasi ke dalam proyek simulasi Anda.
• Kompilasi ini filesesuai dengan instruksi simulator Anda.
b. Simulasi pasca sintesis:
• Impor netlist *.vm pasca-sintesis (yang dibuat dalam Mensintesis Desain Anda) ke dalam proyek simulasi Anda dan kompilasi.
c. Simulasi pasca tata letak:
• Pertama, selesaikan penerapan desain Anda (lihat Menerapkan Desain Anda). Pastikan proyek Libero akhir Anda dalam status pasca-tata letak.
• Klik dua kali Hasilkan BackAnnotated Files di jendela Libero Design Flow. Ini menghasilkan dua files:
/perancang/ / _ba.v/vhd /perancang/
/ _ba.sdf
• Impor keduanya fileke dalam alat simulasi Anda. - Stimulus dan Konfigurasi files:
a. Untuk setiap Laporan Manifes Komponen:
• Salin semua files di bawah Stimulus Files untuk semua bagian Alat Simulasi ke direktori akar proyek Simulasi Anda.
b. Pastikan bahwa setiap Tcl filepada daftar sebelumnya (pada langkah 2.a) dieksekusi terlebih dahulu, sebelum dimulainya simulasi.
c. UPROM.mem: Jika Anda menggunakan inti UPROM dalam desain Anda dengan opsi Gunakan konten untuk simulasi diaktifkan untuk satu atau lebih klien penyimpanan data yang ingin Anda simulasikan, Anda harus menggunakan pa4rtupromgen yang dapat dieksekusi (pa4rtupromgen.exe di windows) untuk menghasilkan UPROM.mem fileEksekusi pa4rtupromgen mengambil UPROM.cfg file sebagai masukan melalui skrip Tcl file dan mengeluarkan UPROM.mem file diperlukan untuk simulasi. UPROM.mem ini file harus disalin ke folder simulasi sebelum simulasi dijalankan.ampfile yang menunjukkan penggunaan executable pa4rtupromgen disediakan dalam langkah-langkah berikut. UPROM.cfg file tersedia di direktori /komponen/pekerjaan/ / dalam proyek Libero yang Anda gunakan untuk menghasilkan komponen UPROM.
d. snvm.mem: Jika Anda menggunakan inti Layanan Sistem dalam desain Anda dan mengonfigurasi tab sNVM di inti dengan opsi Gunakan konten untuk simulasi diaktifkan untuk satu atau beberapa klien yang ingin Anda simulasikan, snvm.mem file secara otomatis dihasilkan ke
direktori /komponen/pekerjaan/ / dalam proyek Libero yang Anda gunakan untuk membuat komponen Layanan Sistem. snvm.mem ini file harus disalin ke folder simulasi sebelum simulasi dijalankan. - Buat folder kerja dan sub-folder bernama simulasi di bawah folder kerja.
Eksekusi pa4rtupromgen mengharapkan keberadaan sub folder simulasi dalam folder kerja dan skrip *.tcl ditempatkan di sub folder simulasi. - Salin UPROM.cfg file dari proyek Libero pertama yang dibuat untuk pembuatan komponen ke dalam folder kerja.
- Tempel perintah berikut dalam skrip *.tcl dan letakkan di folder simulasi yang dibuat pada langkah 3.
Sample *.tcl untuk perangkat PolarFire dan PolarFire Soc Family untuk menghasilkan URPOM.mem file
dari UPROM.cfg
set_perangkat -fam -mati -paket
set_input_cfg -jalur
set_sim_mem -jalurFile/UPROM.mem>
gen_sim -gunakan_init salah
Untuk nama internal yang tepat untuk digunakan untuk die dan paket, lihat *.prjx file proyek Libero pertama (digunakan untuk pembuatan komponen).
Argumen use_init harus disetel ke false.
Gunakan perintah set_sim_mem untuk menentukan jalur ke output file UPROM.mem itu
dihasilkan setelah skrip dijalankan file dengan pa4rtupromgen yang dapat dieksekusi. - Pada prompt perintah atau terminal cygwin, buka direktori kerja yang dibuat pada langkah 3.
Jalankan perintah pa4rtupromgen dengan opsi –script dan berikan skrip *.tcl yang dibuat pada langkah sebelumnya.
Untuk Windows
/desainer/bin/pa4rtupromgen.exe \
–script./simulasi/ Bahasa Inggris .tcl
Untuk Linux:
/bin/pa4rtupromgen
–script./simulasi/ Bahasa Inggris .tcl - Setelah eksekusi pa4rtupromgen berhasil, periksa apakah UPROM.mem file dihasilkan di lokasi yang ditentukan dalam perintah set_sim_mem dalam skrip *.tcl.
- Untuk mensimulasikan sNVM, salin snvm.mem file dari proyek Libero pertama Anda (digunakan untuk konfigurasi komponen) ke folder simulasi tingkat atas proyek simulasi Anda untuk menjalankan simulasi (di luar Libero SoC). Untuk mensimulasikan konten UPROM, salin UPROM.mem yang dihasilkan file ke dalam folder simulasi tingkat atas proyek simulasi Anda untuk menjalankan simulasi (di luar Libero SoC).
Penting: Untuk simulasikan fungsionalitas Komponen SoC, unduh pustaka simulasi PolarFire yang telah dikompilasi sebelumnya dan impor ke lingkungan simulasi Anda seperti yang dijelaskan di sini. Untuk detail selengkapnya, lihat Lampiran B—Mengimpor Pustaka Simulasi ke Lingkungan Simulasi.
Menerapkan Desain Anda (Ajukan Pertanyaan)
Setelah menyelesaikan simulasi Sintesis dan Pasca-Sintesis di lingkungan Anda, Anda harus menggunakan Libero lagi untuk mengimplementasikan desain Anda secara fisik, menjalankan analisis waktu dan daya, serta menghasilkan pemrograman Anda. file.
- Buat proyek Libero baru untuk implementasi fisik dan tata letak desain. Pastikan untuk menargetkan perangkat yang sama seperti dalam proyek referensi yang Anda buat di Konfigurasi Komponen.
- Setelah pembuatan proyek, hapus Sintesis dari rantai alat di jendela Alur Desain (Proyek > Pengaturan Proyek > Alur Desain > Hapus centang Aktifkan Sintesis).
- Impor *.vm pasca-sintesis Anda file ke dalam proyek ini, (File > Impor > Netlist Verilog Tersintesis (VM).
Tip: Disarankan agar Anda membuat tautan ke ini file, sehingga jika Anda mensintesis ulang desain Anda, Libero selalu menggunakan netlist pasca-sintesis terbaru.
a. Pada jendela Design Hierarchy, catat nama modul root.
- Impor batasan ke dalam proyek Libero. Gunakan Constraint Manager untuk mengimpor batasan *.pdc/*.sdc/*.ndc.
a. Impor kendala I/O *.pdc files (Manajer Kendala > Atribut I/O >Impor).
b. Impor kendala Floorplanning *.pdc files (Manajer Kendala > Perencana Lantai >Impor).
c. Impor kendala waktu *.sdc files (Constraints Manager > Timing > Import). Jika desain Anda memiliki salah satu inti yang tercantum di Atasview, pastikan untuk mengimpor SDC file dihasilkan melalui alat turunan kendala.
d. Impor kendala *.ndc files (Manajer Kendala > Atribut Netlist > Impor). - Kendala Asosiasi Files untuk merancang alat.
a. Buka Pengelola Kendala (Kelola Kendala > Buka Kelola Kendala View).
Centang kotak Verifikasi Tempat dan Rute dan Waktu di samping kendala file untuk menetapkan batasan file dan asosiasi alat. Kaitkan kendala *.pdc ke Place-and-Route dan *.sdc ke Place-and-Route dan Verifikasi Waktu. Kaitkan *.ndc file untuk Mengkompilasi Netlist.
Tip: Jika Tempat dan Rute gagal dengan kendala *.sdc ini file, lalu impor *.sdc yang sama ini file untuk mensintesis dan menjalankan kembali sintesis. - Klik Compile Netlist dan kemudian Place and Route untuk menyelesaikan langkah tata letak.
- Alat Konfigurasikan Data dan Memori Inisialisasi Desain memungkinkan Anda menginisialisasi blok desain, seperti LSRAM, µSRAM, XCVR (transceiver), dan PCIe menggunakan data yang disimpan dalam µPROM nonvolatil, sNVM, atau memori penyimpanan SPI Flash eksternal. Alat ini memiliki tab berikut untuk menentukan spesifikasi urutan inisialisasi desain, spesifikasi klien inisialisasi, klien data pengguna.
– Tab Inisialisasi Desain
– Tab µPROM
– tab sNVM
– Tab Flash SPI
– Tab RAM Fabric
Gunakan tab pada alat untuk mengonfigurasi data dan memori inisialisasi desain.
Setelah menyelesaikan konfigurasi, lakukan langkah-langkah berikut untuk memprogram data inisialisasi:
• Hasilkan klien inisialisasi
• Menghasilkan atau mengekspor bitstream
• Programkan perangkat
Untuk informasi terperinci tentang cara menggunakan alat ini, lihat Panduan Pengguna Libero SoC Design Flow. Untuk informasi lebih lanjut tentang perintah Tcl yang digunakan untuk mengonfigurasi berbagai tab di alat ini dan menentukan konfigurasi memori files (*.cfg), lihat Panduan Referensi Perintah Tcl. - Hasilkan Pemrograman File dari proyek ini dan menggunakannya untuk memprogram FPGA Anda.
Lampiran A—SampBatasan SDC (Ajukan Pertanyaan
Libero SoC menghasilkan batasan waktu SDC untuk inti IP tertentu, seperti CCC, OSC, Transceiver, dan sebagainya. Melewati batasan SDC ke alat desain meningkatkan peluang untuk memenuhi penutupan waktu dengan lebih sedikit upaya dan lebih sedikit iterasi desain. Jalur hierarkis lengkap dari instans tingkat atas diberikan untuk semua objek desain yang dirujuk dalam batasan.
7.1 Batasan Waktu SDC (Ajukan Pertanyaan)
Dalam proyek referensi inti IP Libero, batasan SDC tingkat atas ini file tersedia dari Constraint Manager (Design Flow > Buka Kelola Constraint View >Waktu > Dapatkan Kendala).
Penting: Lihat ini file untuk menetapkan batasan SDC jika desain Anda berisi CCC, OSC, Transceiver, dan komponen lainnya. Ubah jalur hierarki lengkap, jika perlu, agar sesuai dengan hierarki desain Anda atau gunakan utilitas Derive_Constraints dan langkah-langkah dalam Lampiran C—Derive Constraints pada SDC tingkat komponen file.
Simpan file ke nama yang berbeda dan impor SDC file ke alat sintesis, Alat Tempat dan Rute, dan Verifikasi Waktu, sama seperti kendala SDC lainnya files.
7.1.1 SDC yang diturunkan File (Ajukan Pertanyaan)
# Ini file dihasilkan berdasarkan sumber SDC berikut files:
# /drive/icicle_kit_ref_des/icicle-kit-referensi-desain-master/MPFS_ICICLE/komponen/kerja/
PF_CCC_C0/PF_CCC_C0_0/PF_CCC_C0_PF_CCC_C0_0_PF_CCC.sdc
# /drive/icicle_kit_ref_des/icicle-kit-referensi-desain-master/MPFS_ICICLE/komponen/kerja/
CLK_DIV/CLK_DIV_0/CLK_DIV_CLK_DIV_0_PF_CLK_DIV.sdc
# /drive/icicle_kit_ref_des/icicle-kit-referensi-desain-master/MPFS_ICICLE/komponen/kerja/
TRANSMIT_PLL/TRANSMIT_PLL_0/TRANSMIT_PLL_TRANSMIT_PLL_0_PF_TX_PLL.sdc
# /drive/icicle_kit_ref_des/icicle-kit-referensi-desain-master/MPFS_ICICLE/komponen/kerja/
DMA_INISIATOR/DMA_INISIATOR_0/DMA_INISIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-referensi-desain-master/MPFS_ICICLE/komponen/kerja/
FIC0_INISIATOR/FIC0_INISIATOR_0/FIC0_INISIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-referensi-desain-master/MPFS_ICICLE/komponen/kerja/
ES_MSS/ES_MSS.sdc
# /drive/icicle_kit_ref_des/icicle-kit-referensi-desain-master/MPFS_ICICLE/komponen/kerja/
PF_PCIE_C0/PF_PCIE_C0_0/PF_PCIE_C0_PF_PCIE_C0_0_PF_PCIE.sdc
# /drive/icicle_kit_ref_des/icicle-kit-referensi-desain-master/MPFS_ICICLE/komponen/kerja/
PCIE_INISIATOR/PCIE_INISIATOR_0/PCIE_INISIATOR.sdc
# /drive/aPA5M/cores/constraints/osc_rc160mhz.sdc
# *** Segala modifikasi pada ini file akan hilang jika kendala turunan dijalankan kembali. ***
create_clock -name {CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK} -periode 6.25
[ dapatkan_pin { JAM_DAN_RESET_inst_0/OSILATOR_160MHz_inst_0/OSILATOR_160MHz_0/
I_OSC_160/CLK } ] buat_jam -nama {REF_CLK_PAD_P} -periode 10 [dapatkan_port { REF_CLK_PAD_P } ] buat_jam -nama {JAM_DAN_RESET_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/
DIV_CLK} -periode 8
[ dapatkan_pin { JAM_DAN_RESET_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/DIV_CLK } ] buat_jam_yang_dihasilkan -nama { JAM_DAN_RESET_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT0} -kalikan_dengan 25 -bagi_dengan 32 -sumber
[ dapatkan_pin { JAM_DAN_RESET_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -fase 0
[ dapatkan_pin { JAM_DAN_RESET_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT0 } ] buat_jam_yang_dihasilkan -nama { JAM_DAN_RESET_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT1} -kalikan_dengan 25 -bagi_dengan 32 -sumber
[ dapatkan_pin { JAM_DAN_RESET_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -fase 0
[ dapatkan_pin { JAM_DAN_RESET_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT1 } ] buat_jam_yang_dihasilkan -nama { JAM_DAN_RESET_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT2} -kalikan_dengan 25 -bagi_dengan 32 -sumber
[ dapatkan_pin { JAM_DAN_RESET_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -fase 0
[ dapatkan_pin { JAM_DAN_RESET_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT2 } ] buat_jam_yang_dihasilkan -nama { JAM_DAN_RESET_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT3} -kalikan_dengan 25 -bagi_dengan 64 -sumber
[ dapatkan_pin { JAM_DAN_RESET_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -fase 0
[ dapatkan_pin { JAM_DAN_RESET_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT3 } ] buat_jam_yang_dihasilkan -nama { JAM_DAN_RESET_inst_0/CLK_160MHz_ke_CLK_80MHz/CLK_DIV_0/I_CD/
Y_DIV} -bagi_dengan 2 -sumber
[ dapatkan_pin { JAM_DAN_RESET_inst_0/CLK_160MHz_ke_CLK_80MHz/CLK_DIV_0/I_CD/A } ] [ dapatkan_pin { JAM_DAN_RESET_inst_0/CLK_160MHz_ke_CLK_80MHz/CLK_DIV_0/I_CD/Y_DIV } ] tetapkan_jalur_palsu -melalui [ dapatkan_jaringan { DMA_INITIATOR_inst_0/ARESETN* } ] tetapkan_jalur_palsu -dari [ dapatkan_sel { DMA_INITIATOR_inst_0/*/Loop_SlvConvertor[*].slvcnv/slvCDC/
genblk1*/rdGrayCounter*/cntGray* } ] -ke [ dapatkan_sel { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
rdPtr_s1* } ] set_false_path -dari [ dapatkan_sel { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/wrGrayCounter*/cntGray* } ] -ke [ dapatkan_sel { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
wrPtr_s1* } ] set_false_path -through [ dapatkan_jaringan { FIC0_INITIATOR_inst_0/ARESETN* } ] set_false_path -to [ dapatkan_pin { PCIE/PF_PCIE_C0_0/PCIE_1/GANGGUAN[0] PCIE/PF_PCIE_C0_0/
PCIE_1/INTERRUPT[1] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[2] PCIE/PF_PCIE_C0_0/PCIE_1/
INTERRUPT[3] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[4] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[5]
PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[6] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[7] PCIE/PF_PCIE_C0_0/
PCIE_1/WAKEREQ PCIE/PF_PCIE_C0_0/PCIE_1/MPERST_N } ] set_false_path -dari [ dapatkan_pin { PCIE/PF_PCIE_C0_0/PCIE_1/TL_CLK } ] set_false_path -melalui [ dapatkan_jaringan { PCIE_INITIATOR_inst_0/ARESETN* } ]
Lampiran B—Mengimpor Pustaka Simulasi ke Lingkungan Simulasi (Ajukan Pertanyaan)
Simulator default untuk simulasi RTL dengan Libero SoC adalah ModelSim ME Pro.
Pustaka yang telah dikompilasi sebelumnya untuk simulator default tersedia dengan instalasi Libero di direktori /Designer/lib/modelsimpro/precompiled/vlog for® mendukung keluarga. Libero SoC juga mendukung edisi simulator pihak ketiga lainnya dari ModelSim, Questasim, VCS, Xcelium
, Active HDL, dan Riviera Pro. Unduh pustaka pra-kompilasi masing-masing dari Libero SoC v12.0 dan lebih baru berdasarkan simulator dan versinya.
Mirip dengan lingkungan Libero, run.do file harus dibuat untuk menjalankan simulasi di luar Libero.
Buat run.do sederhana file yang memiliki perintah untuk membuat pustaka untuk hasil kompilasi, pemetaan pustaka, kompilasi, dan simulasi. Ikuti langkah-langkah untuk membuat run.do dasar file.
- Buat pustaka logis untuk menyimpan hasil kompilasi menggunakan perintah vlib vlib presynth.
- Petakan nama pustaka logis ke direktori pustaka yang telah dikompilasi sebelumnya menggunakan perintah vmap vmap .
- Kompilasi sumber files—menggunakan perintah kompiler khusus bahasa untuk mengkompilasi desain files ke direktori kerja.
– vlog untuk .v/.sv
– vcom untuk .vhd - Muat desain untuk simulasi menggunakan perintah vsim dengan menentukan nama modul tingkat atas mana pun.
- Simulasikan desain menggunakan perintah run.
Setelah memuat desain, waktu simulasi ditetapkan ke nol, dan Anda dapat memasukkan perintah run untuk memulai simulasi.
Di jendela transkrip simulator, jalankan run.do file sebagai run.do jalankan simulasi. Samplari.lakukan file sebagai berikut.
diam-diam mengatur ACTELLIBNAME PolarFire diam-diam mengatur PROJECT_DIR “W:/Test/basic_test” jika
{[file ada presynth/_info]} { echo “INFO: Pustaka simulasi presynth ada” } else
{ file hapus -paksa presynth vlib presynth } vmap presynth presynth vmap PolarFire
“X:/Libero/Designer/lib/modelsimpro/pra-kompilasi/vlog/PolarFire” vlog -sv -kerja presynth
“${PROJECT_DIR}/hdl/top.v” vlog “+incdir+${PROJECT_DIR}/stimulus” -sv -kerja presynth “$
{PROJECT_DIR}/stimulus/tb.v” vsim -L PolarFire -L presynth -t 1ps presynth.tb tambahkan gelombang /tb/*
jalankan 1000ns log /tb/* keluar
Lampiran C—Mendapatkan Kendala (Ajukan Pertanyaan)
Lampiran ini menjelaskan perintah Tcl Derive Constraints.
9.1 Turunkan Batasan Perintah Tcl (Ajukan Pertanyaan)
Utilitas derive_constraints membantu Anda memperoleh batasan dari RTL atau konfigurator di luar lingkungan desain Libero SoC. Untuk menghasilkan batasan bagi desain Anda, Anda memerlukan User HDL, Component HDL, dan Component Constraints. files. Batasan komponen SDC files tersedia di bawah /komponen/pekerjaan/ / / setelah konfigurasi dan pembuatan komponen.
Setiap kendala komponen file terdiri dari perintah tcl set_component (menentukan nama komponen) dan daftar batasan yang dihasilkan setelah konfigurasi. Batasan tersebut dihasilkan berdasarkan konfigurasi dan bersifat khusus untuk setiap komponen.
Example 9-1. Batasan Komponen File untuk Inti PF_CCC
Ini adalah mantanample dari kendala komponen file untuk inti PF_CCC:
tetapkan_komponen PF_CCC_C0_PF_CCC_C0_0_PF_CCC
# Microchip Corp.
# Tanggal: 2021-Okt-26 04:36:00
# Jam dasar untuk PLL #0
buat_jam -periode 10 [dapatkan_pin { pll_inst_0/REF_CLK_0 } ] buat_jam_yang_dihasilkan -bagi_dengan 1 -sumber [dapatkan_pin { pll_inst_0/
REF_CLK_0 } ] -phase 0 [ get_pins { pll_inst_0/OUT0 } ] Di sini, create_clock dan create_generated_clock masing-masing merupakan batasan clock referensi dan output, yang dihasilkan berdasarkan konfigurasi.
9.1.1 Bekerja dengan utilitas derive_constraints (Ajukan Pertanyaan)
Dapatkan batasan yang melintasi desain dan alokasikan batasan baru untuk setiap contoh komponen berdasarkan SDC komponen yang disediakan sebelumnya files. Untuk clock referensi CCC, ia menyebar kembali melalui desain untuk menemukan sumber clock referensi. Jika sumbernya adalah I/O, batasan clock referensi akan ditetapkan pada I/O. Jika itu adalah output CCC atau sumber clock lain (misalnyaample, Transceiver, osilator), ia menggunakan jam dari komponen lain dan melaporkan peringatan jika intervalnya tidak cocok. Derive constraints juga akan mengalokasikan constraints untuk beberapa makro seperti osilator pada chip jika Anda memilikinya di RTL Anda.
Untuk menjalankan utilitas derive_constraints, Anda harus menyediakan .tcl file argumen baris perintah dengan informasi berikut dalam urutan yang ditentukan.
- Tentukan informasi perangkat menggunakan informasi di bagian set_device.
- Tentukan jalur ke RTL filemenggunakan informasi di bagian read_verilog atau read_vhdl.
- Tetapkan modul tingkat atas menggunakan informasi di bagian set_top_level.
- Tentukan jalur ke komponen SDC filemenggunakan informasi di bagian read_sdc atau read_ndc.
- Jalankan files menggunakan informasi di bagian derive_constraints.
- Tentukan jalur ke batasan turunan SDC file menggunakan informasi di bagian write_sdc atau write_pdc atau write_ndc.
Example 9-2. Eksekusi dan Isi derive.tcl File
Berikut ini adalah contohampArgumen baris perintah untuk menjalankan utilitas derive_constraints.
Bahasa Indonesia: $ /bin{64}/derive_constraints turunan.tcl
Isi dari derive.tcl file:
# Informasi perangkat
set_device -keluarga PolarFire -die MPF100T -kecepatan -1
#RTL (Bahasa Indonesia) files
baca_verilog -mode sistem_verilog proyek/komponen/kerja/txpll0/
txpll0_txpll0_0_PF_TX_PLL.v
baca_verilog -mode system_verilog {proyek/komponen/pekerjaan/txpll0/txpll0.v}
baca_verilog -mode system_verilog {proyek/komponen/pekerjaan/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.v}
baca_verilog -mode system_verilog {proyek/komponen/pekerjaan/xcvr0/xcvr0.v}
baca_vhdl -mode vhdl_2008 {proyek/hdl/xcvr1.vhd}
#Komponen SDC files
setel_tingkat_atas {xcvr1}
baca_sdc -komponen {proyek/komponen/pekerjaan/txpll0/txpll0_0/
{txpll0_txpll0_0_PF_TX_PLL.sdc}
baca_sdc -komponen {proyek/komponen/pekerjaan/xcvr0/I_XCVR/
{xcvr0_I_XCVR_PF_XCVR.sdc}
#Gunakan perintah derive_constraint
mendapatkan_kendala
Hasil #SDC/PDC/NDC files
tulis_sdc {proyek/kendala/xcvr1_derived_constraints.sdc}
tulis_pdc {proyek/kendala/fp/xcvr1_derived_constraints.pdc}
9.1.2 mengatur_perangkat (Ajukan Pertanyaan)
Keterangan
Tentukan nama keluarga, nama dadu, dan tingkat kecepatan.
set_perangkat -keluarga -mati -kecepatan
Argumen
| Parameter | Jenis | Keterangan |
| -keluarga | Rangkaian | Tentukan nama keluarga. Nilai yang mungkin adalah PolarFire®, PolarFire SoC. |
| -mati | Rangkaian | Tentukan nama dadu. |
| -kecepatan | Rangkaian | Tentukan tingkat kecepatan perangkat. Nilai yang mungkin adalah STD atau -1. |
| Tipe Pengembalian | Keterangan |
| 0 | Perintah berhasil. |
| 1 | Perintah gagal. Terjadi kesalahan. Anda dapat melihat pesan kesalahan di konsol. |
Daftar Kesalahan
| Kode Kesalahan | Pesan Kesalahan | Keterangan |
| Err0023 | Parameter yang diperlukan—die tidak ada | Pilihan dadu bersifat wajib dan harus ditentukan. |
| Err0005 | Tidak diketahui die 'MPF30' | Nilai opsi -die tidak benar. Lihat daftar kemungkinan nilai dalam deskripsi opsi. |
| Err0023 | Parameter—die tidak memiliki nilai | Opsi die ditentukan tanpa nilai. |
| Err0023 | Parameter yang diperlukan—keluarga tidak ada | Pilihan keluarga bersifat wajib dan harus ditentukan. |
| Err0004 | Keluarga tidak dikenal 'PolarFire®' | Pilihan keluarga tidak benar. Lihat daftar kemungkinan nilai dalam deskripsi pilihan. |
| ………… lanjutan | ||
| Kode Kesalahan | Pesan Kesalahan | Keterangan |
| Err0023 | Parameter—keluarga tidak memiliki nilai | Opsi keluarga ditentukan tanpa nilai. |
| Err0023 | Parameter yang diperlukan—kecepatan tidak ada | Pilihan kecepatan bersifat wajib dan harus ditentukan. |
| Err0007 | Kecepatan tidak diketahui ' ' | Opsi kecepatan tidak tepat. Lihat daftar kemungkinan nilai dalam deskripsi opsi. |
| Err0023 | Parameter—kecepatan tidak memiliki nilai | Pilihan kecepatan ditentukan tanpa nilai. |
Example
set_perangkat -keluarga {PolarFire} -die {MPF300T_ES} -kecepatan -1
set_device -keluarga SmartFusion 2 -die M2S090T -kecepatan -1
9.1.3 baca_verilog (Ajukan Pertanyaan)
Keterangan
Membaca Verilog file menggunakan Verific.
baca_verilog [-lib ] [- modus [Bahasa Indonesia]filenama>
Argumen
| Parameter | Jenis | Keterangan |
| -perpustakaan | Rangkaian | Tentukan pustaka yang berisi modul yang akan ditambahkan ke pustaka. |
| -mode | Rangkaian | Tentukan standar Verilog. Nilai yang mungkin adalah verilog_95, verilog_2k, system_verilog_2005, system_verilog_2009, system_verilog, verilog_ams, verilog_psl, system_verilog_mfcu. Nilai tidak peka huruf besar/kecil. Nilai default adalah verilog_2k. |
| filenama | Rangkaian | Bahasa Indonesia: Verilog file nama. |
| Tipe Pengembalian | Keterangan |
| 0 | Perintah berhasil. |
| 1 | Perintah gagal. Terjadi kesalahan. Anda dapat melihat pesan kesalahan di konsol. |
Daftar Kesalahan
| Kode Kesalahan | Pesan Kesalahan | Keterangan |
| Err0023 | Parameter—lib tidak memiliki nilai | Opsi lib ditentukan tanpa nilai. |
| Err0023 | Parameter—mode tidak memiliki nilai | Pilihan mode ditentukan tanpa nilai. |
| Err0015 | Mode tidak diketahui ' ' | Mode verilog yang ditentukan tidak diketahui. Lihat daftar mode verilog yang mungkin di—deskripsi opsi mode. |
| Err0023 | Parameter yang diperlukan file nama tidak ada | Tidak ada verilog file jalur disediakan. |
| Err0016 | Gagal karena parser Verific | Kesalahan sintaksis dalam Verilog fileParser Verific dapat diamati di konsol di atas pesan kesalahan. |
| Err0012 | set_device tidak dipanggil | Informasi perangkat tidak ditentukan. Gunakan perintah set_device untuk menjelaskan perangkat. |
Example
baca_verilog -mode system_verilog {komponen/kerja/atas/atas.v}
baca_verilog -mode sistem_verilog_mfcu desain.v
9.1.4 baca_vhdl (Ajukan Pertanyaan)
Keterangan
Tambahkan VHDL file ke dalam daftar VHDL files.
baca_vhdl [-lib ] [- modus [Bahasa Indonesia]filenama>
Argumen
| Parameter | Jenis | Keterangan |
| -perpustakaan | — | Tentukan pustaka tempat konten harus ditambahkan. |
| -mode | — | Menentukan standar VHDL. Defaultnya adalah VHDL_93. Nilai yang mungkin adalah vhdl_93, vhdl_87, vhdl_2k, vhdl_2008, vhdl_psl. Nilai tidak peka huruf besar/kecil. |
| filenama | — | Bahasa VHDL file nama. |
| Tipe Pengembalian | Keterangan |
| 0 | Perintah berhasil. |
| 1 | Perintah gagal. Terjadi kesalahan. Anda dapat melihat pesan kesalahan di konsol. |
Daftar Kesalahan
| Kode Kesalahan | Pesan Kesalahan | Keterangan |
| Err0023 | Parameter—lib tidak memiliki nilai | Opsi lib ditentukan tanpa nilai. |
| Err0023 | Parameter—mode tidak memiliki nilai | Pilihan mode ditentukan tanpa nilai. |
| Err0018 | Mode tidak diketahui ' ' | Mode VHDL yang ditentukan tidak diketahui. Lihat daftar mode VHDL yang mungkin dalam—deskripsi opsi mode. |
| Err0023 | Parameter yang diperlukan file nama tidak ada | Tidak ada VHDL file jalur disediakan. |
| Err0019 | Tidak dapat mendaftarkan invalid_path.v file | VHDL yang ditentukan file tidak ada atau tidak memiliki izin baca. |
| Err0012 | set_device tidak dipanggil | Informasi perangkat tidak ditentukan. Gunakan perintah set_device untuk menjelaskan perangkat. |
Example
baca_vhdl -mode vhdl_2008 osc2dfn.vhd
baca_vhdl {hdl/atas.vhd}
9.1.5 mengatur_tingkat_atas (Ajukan Pertanyaan)
Keterangan
Tentukan nama modul tingkat atas dalam RTL.
setel_tingkat_atas [-lib [Bahasa Indonesia]
Argumen
| Parameter | Jenis | Keterangan |
| -perpustakaan | Rangkaian | Pustaka untuk mencari modul atau entitas tingkat atas (Opsional). |
| nama | Rangkaian | Nama modul atau entitas tingkat atas. |
| Tipe Pengembalian | Keterangan |
| 0 | Perintah berhasil. |
| 1 | Perintah gagal. Terjadi kesalahan. Anda dapat melihat pesan kesalahan di konsol. |
Daftar Kesalahan
| Kode Kesalahan | Pesan Kesalahan | Keterangan |
| Err0023 | Parameter tingkat atas yang diperlukan tidak ada | Opsi tingkat teratas bersifat wajib dan harus ditentukan. |
| Err0023 | Parameter—lib tidak memiliki nilai | Opsi lib ditentukan tanpa nilai. |
| Err0014 | Tidak dapat menemukan level teratas di perpustakaan | Modul tingkat atas yang ditentukan tidak didefinisikan dalam pustaka yang disediakan. Untuk memperbaiki kesalahan ini, nama modul atau pustaka teratas harus diperbaiki. |
| Err0017 | Gagal menguraikan | Kesalahan dalam proses elaborasi RTL. Pesan kesalahan dapat diamati dari konsol. |
Example
set_top_level {atas}
set_tingkat_atas -lib hdl atas
9.1.6 read_sdc (Ajukan Pertanyaan)
Keterangan
Membaca SDC file ke dalam basis data komponen.
baca_sdc -komponenfilenama>
Argumen
| Parameter | Jenis | Keterangan |
| -komponen | — | Ini adalah tanda wajib untuk perintah read_sdc saat kita menentukan batasan. |
| filenama | Rangkaian | Jalan menuju SDC file. |
| Tipe Pengembalian | Keterangan |
| 0 | Perintah berhasil. |
| 1 | Perintah gagal. Terjadi kesalahan. Anda dapat melihat pesan kesalahan di konsol. |
Daftar Kesalahan
| Kode Kesalahan | Pesan Kesalahan | Keterangan |
| Err0023 | Parameter yang diperlukan file nama tidak ditemukan. | Opsi wajib file nama tidak ditentukan. |
| Err0000 | SD file <file_path> tidak dapat dibaca. | SDC yang ditentukan file tidak memiliki izin baca. |
| Err0001 | Tidak dapat dibukafile_jalan> file. | SDC (Singapura, Sekolah, dan Pusat Pendidikan) file tidak ada. Jalurnya harus diperbaiki. |
| Err0008 | Perintah set_component hilang difile_jalan> file | Komponen SDC yang ditentukan file tidak menentukan komponennya. |
| Kode Kesalahan | Pesan Kesalahan | Keterangan |
| Err0009 | <List of errors from sdc file> | SDC (Singapura, Sekolah, dan Pusat Pendidikan) file berisi perintah sdc yang salah. Misalnyaampaku,
ketika ada kesalahan dalam batasan set_multicycle_path: Kesalahan saat menjalankan perintah read_sdc: difile_jalan> file: Kesalahan pada perintah set_multicycle_path: Parameter tidak diketahui [get_cells {reg_a}]. |
Example
read_sdc -component {./component/work/ccc0/ccc0_0/ccc0_ccc0_0_PF_CCC.sdc}
9.1.7 read_ndc (Ajukan Pertanyaan)
Keterangan
Membaca NDC file ke dalam basis data komponen.
baca_ndc -komponenfilenama>
Argumen
| Parameter | Jenis | Keterangan |
| -komponen | — | Ini adalah tanda wajib untuk perintah read_ndc saat kita menentukan batasan. |
| filenama | Rangkaian | Jalan menuju NDC file. |
| Tipe Pengembalian | Keterangan |
| 0 | Perintah berhasil. |
| 1 | Perintah gagal. Terjadi kesalahan. Anda dapat melihat pesan kesalahan di konsol. |
Daftar Kesalahan
| Kode Kesalahan | Pesan Kesalahan | Keterangan |
| Err0001 | Tidak dapat dibukafile_jalan> file | NDC (Kementerian Tenaga Kerja dan Transmigrasi) file tidak ada. Jalurnya harus diperbaiki. |
| Err0023 | Parameter yang diperlukan—AtclParamO_ tidak ada. | Opsi wajib filenama tidak ditentukan. |
| Err0023 | Parameter yang diperlukan—komponen tidak ada. | Opsi komponen bersifat wajib dan harus ditentukan. |
| Err0000 | NDC file 'file_path>' tidak dapat dibaca. | NDC yang ditentukan file tidak memiliki izin baca. |
Example
baca_ndc -komponen {komponen/pekerjaan/ccc1/ccc1_0/ccc_comp.ndc}
9.1.8 derive_constraints (Ajukan Pertanyaan)
Keterangan
Membuat instance komponen SDC fileke dalam basis data tingkat desain.
mendapatkan_kendala
Argumen
| Tipe Pengembalian | Keterangan |
| 0 | Perintah berhasil. |
| 1 | Perintah gagal. Terjadi kesalahan. Anda dapat melihat pesan kesalahan di konsol. |
Daftar Kesalahan
| Kode Kesalahan | Pesan Kesalahan | Keterangan |
| Err0013 | Tingkat atas tidak didefinisikan | Ini berarti bahwa modul atau entitas tingkat atas tidak ditentukan. Untuk memperbaiki panggilan ini, keluarkan perintah set_top_level sebelum perintah derive_constraints. |
Example
mendapatkan_kendala
9.1.9 write_sdc (Ajukan Pertanyaan)
Keterangan
Menuliskan kendala file dalam format SDC.
tulis_sdcfilenama>
Argumen
| Parameter | Jenis | Keterangan |
| <filenama> | Rangkaian | Jalan menuju SDC file akan dihasilkan. Ini adalah pilihan wajib. Jika file ada, itu akan ditimpa. |
| Tipe Pengembalian | Keterangan |
| 0 | Perintah berhasil. |
| 1 | Perintah gagal. Terjadi kesalahan. Anda dapat melihat pesan kesalahan di konsol. |
Daftar Kesalahan
| Kode Kesalahan | Pesan Kesalahan | Keterangan |
| Err0003 | Tidak dapat dibukafile jalan> file. | File jalur tidak benar. Periksa apakah direktori induk ada. |
| Err0002 | SD file 'file path>' tidak dapat ditulis. | SDC yang ditentukan file tidak memiliki izin menulis. |
| Err0023 | Parameter yang diperlukan file nama tidak ditemukan. | SDC (Singapura, Sekolah, dan Pusat Pendidikan) file path adalah pilihan wajib dan harus ditentukan. |
Example
tulis_sdc “turunan.sdc”
9.1.10 write_pdc (Ajukan Pertanyaan)
Keterangan
Menuliskan batasan fisik (Hanya Turunkan Batasan).
tulis_pdcfilenama>
Argumen
| Parameter | Jenis | Keterangan |
| <filenama> | Rangkaian | Jalan menuju PDC file akan dihasilkan. Ini adalah pilihan wajib. Jika file jalur tersebut ada, maka akan ditimpa. |
| Tipe Pengembalian | Keterangan |
| 0 | Perintah berhasil. |
| 1 | Perintah gagal. Terjadi kesalahan. Anda dapat melihat pesan kesalahan di konsol. |
Daftar Kesalahan
| Kode Kesalahan | Pesan Kesalahan | Keterangan |
| Err0003 | Tidak dapat dibukafile jalan> file | Itu file jalur tidak benar. Periksa apakah direktori induk ada. |
| Err0002 | PDC file 'file path>' tidak dapat ditulis. | PDC yang ditentukan file tidak memiliki izin menulis. |
| Err0023 | Parameter yang diperlukan file nama tidak ada | PDC file path adalah pilihan wajib dan harus ditentukan. |
Example
tulis_pdc “turunan.pdc”
9.1.11 write_ndc (Ajukan Pertanyaan)
Keterangan
Menuliskan batasan NDC ke dalam file.
tulis_ndcfilenama>
Argumen
| Parameter | Jenis | Keterangan |
| filenama | Rangkaian | Jalan menuju NDC file akan dihasilkan. Ini adalah pilihan wajib. Jika file ada, itu akan ditimpa. |
| Tipe Pengembalian | Keterangan |
| 0 | Perintah berhasil. |
| 1 | Perintah gagal. Terjadi kesalahan. Anda dapat melihat pesan kesalahan di konsol. |
Daftar Kesalahan
| Kode Kesalahan | Pesan Kesalahan | Keterangan |
| Err0003 | Tidak dapat dibukafile_jalan> file. | File jalur tidak benar. Direktori induk tidak ada. |
| Err0002 | NDC file 'file_path>' tidak dapat ditulis. | NDC yang ditentukan file tidak memiliki izin menulis. |
| Err0023 | Parameter yang diperlukan _AtclParamO_ tidak ada. | NDC (Kementerian Tenaga Kerja dan Transmigrasi) file path adalah pilihan wajib dan harus ditentukan. |
Example
tulis_ndc “turunan.ndc”
9.1.12 add_include_path (Ajukan Pertanyaan)
Keterangan
Menentukan jalur untuk pencarian termasuk files saat membaca RTL files.
tambahkan_sertakan_jalur
Argumen
| Parameter | Jenis | Keterangan |
| direktori | Rangkaian | Menentukan jalur untuk pencarian termasuk files saat membaca RTL files. Opsi ini wajib diisi. |
| Tipe Pengembalian | Keterangan |
| 0 | Perintah berhasil. |
| Tipe Pengembalian | Keterangan |
| 1 | Perintah gagal. Terjadi kesalahan. Anda dapat melihat pesan kesalahan di konsol. |
Daftar Kesalahan
| Kode Kesalahan | Pesan Kesalahan | Keterangan |
| Err0023 | Parameter yang diperlukan untuk menyertakan jalur tidak ada. | Pilihan direktori bersifat wajib dan harus disediakan. |
Catatan: Jika jalur direktori tidak benar, maka add_include_path akan diteruskan tanpa kesalahan.
Namun, perintah read_verilog/read_vhd akan gagal karena parser Verific.
Example
tambahkan_include_path komponen/kerja/COREABC0/COREABC0_0/rtl/vlog/inti
Riwayat Revisi (Ajukan Pertanyaan)
Riwayat revisi menjelaskan perubahan yang diterapkan dalam dokumen. Perubahan dicantumkan berdasarkan revisi, dimulai dari publikasi terkini.
| Revisi | Tanggal | Keterangan |
| F | 08/2024 | Berikut perubahan yang dilakukan pada revisi ini: • Memperbarui bagian Lampiran B—Mengimpor Pustaka Simulasi ke Lingkungan Simulasi. |
| E | 08/2024 | Berikut perubahan yang dilakukan pada revisi ini: • Bagian yang diperbarui Lebih dariview. • Bagian yang diperbarui SDC yang diturunkan File. • Memperbarui bagian Lampiran B—Mengimpor Pustaka Simulasi ke Lingkungan Simulasi. |
| D | 02/2024 | Dokumen ini dirilis dengan Libero 2024.1 SoC Design Suite tanpa perubahan dari v2023.2. Bagian yang diperbarui Bekerja dengan utilitas derive_constraints |
| C | 08/2023 | Dokumen ini dirilis dengan Libero 2023.2 SoC Design Suite tanpa perubahan dari v2023.1. |
| B | 04/2023 | Dokumen ini dirilis dengan Libero 2023.1 SoC Design Suite tanpa perubahan dari v2022.3. |
| A | 12/2022 | Revisi Awal. |
Dukungan FPGA Microchip
Grup produk Microchip FPGA mendukung produknya dengan berbagai layanan dukungan, termasuk Layanan Pelanggan, Pusat Dukungan Teknis Pelanggan, dan websitus, dan kantor penjualan di seluruh dunia.
Pelanggan disarankan untuk mengunjungi sumber daya daring Microchip sebelum menghubungi dukungan karena kemungkinan besar pertanyaan mereka telah terjawab.
Hubungi Pusat Dukungan Teknis melalui websitus di www.microchip.com/dukungan. Sebutkan nomor Bagian Perangkat FPGA, pilih kategori kasing yang sesuai, dan unggah desain files sambil membuat kasus dukungan teknis.
Hubungi Layanan Pelanggan untuk dukungan produk non-teknis, seperti harga produk, peningkatan produk, informasi pembaruan, status pesanan, dan otorisasi.
- Dari Amerika Utara, hubungi 800.262.1060
- Dari seluruh dunia, hubungi 650.318.4460
- Faks, dari mana saja di dunia, 650.318.8044
Informasi Mikrochip
Microchip Weblokasi
Microchip menyediakan dukungan online melalui websitus di www.microchip.com/. Ini websitus ini digunakan untuk membuat filedan informasi yang mudah diakses oleh pelanggan. Beberapa konten yang tersedia meliputi:
- Dukungan Produk – Lembar data dan ralat, catatan aplikasi dan sampprogram, sumber daya desain, panduan pengguna dan dokumen dukungan perangkat keras, rilis perangkat lunak terbaru dan perangkat lunak yang diarsipkan
- Dukungan Teknis Umum – Pertanyaan yang Sering Diajukan (FAQ), permintaan dukungan teknis, grup diskusi online, daftar anggota program mitra desain Microchip
- Bisnis Microchip – Panduan pemilihan dan pemesanan produk, siaran pers Microchip terbaru, daftar seminar dan acara, daftar kantor penjualan Microchip, distributor dan perwakilan pabrik
Layanan Pemberitahuan Perubahan Produk
Layanan pemberitahuan perubahan produk Microchip membantu pelanggan tetap mengikuti perkembangan produk Microchip. Pelanggan akan menerima email pemberitahuan setiap kali ada perubahan, pembaruan, revisi atau kesalahan terkait dengan rangkaian produk tertentu atau alat pengembangan yang diminati. Untuk mendaftar, buka www.microchip.com/pcn dan ikuti petunjuk pendaftaran.
Dukungan Pelanggan
Pengguna produk Microchip dapat menerima bantuan melalui beberapa saluran:
- Distributor atau Perwakilan
- Kantor Penjualan Lokal
- Insinyur Solusi Tertanam (ESE)
- Dukungan Teknis
Pelanggan harus menghubungi distributor, perwakilan, atau ESE mereka untuk mendapatkan dukungan. Kantor penjualan lokal juga tersedia untuk membantu pelanggan. Daftar kantor penjualan dan lokasi disertakan dalam dokumen ini. Dukungan teknis tersedia melalui websitus di: www.microchip.com/dukungan
Fitur Perlindungan Kode Perangkat Microchip
Perhatikan rincian berikut mengenai fitur perlindungan kode pada produk Microchip:
- Produk mikrochip memenuhi spesifikasi yang tercantum dalam Lembar Data Mikrochip masing-masing.
- Microchip yakin bahwa rangkaian produknya aman jika digunakan sesuai tujuan, sesuai spesifikasi pengoperasian, dan dalam kondisi normal.
- Nilai-nilai microchip dan secara agresif melindungi hak kekayaan intelektualnya. Upaya untuk melanggar fitur perlindungan kode produk Microchip sangat dilarang dan dapat melanggar Digital Millennium Copyright Act.
- Baik Microchip maupun produsen semikonduktor lainnya tidak dapat menjamin keamanan kodenya. Perlindungan kode tidak berarti bahwa kami menjamin produk tersebut "tidak dapat dipecahkan". Perlindungan kode terus berkembang. Microchip berkomitmen untuk terus meningkatkan fitur perlindungan kode pada produk kami.
Pemberitahuan Hukum
Publikasi ini dan informasi di sini hanya dapat digunakan dengan produk Microchip, termasuk untuk merancang, menguji, dan mengintegrasikan produk Microchip dengan aplikasi Anda. Penggunaan informasi ini dengan cara lain melanggar ketentuan ini. Informasi mengenai aplikasi perangkat disediakan hanya untuk kenyamanan Anda dan dapat digantikan oleh pembaruan. Anda bertanggung jawab untuk memastikan bahwa aplikasi Anda memenuhi spesifikasi Anda. Hubungi kantor penjualan Microchip setempat untuk dukungan tambahan atau, dapatkan dukungan tambahan di www.microchip.com/en-us/support/design-help/client-support-services.
INFORMASI INI DISEDIAKAN OLEH MICROCHIP "SEBAGAIMANA ADANYA". MICROCHIP TIDAK MEMBUAT PERNYATAAN ATAU JAMINAN APAPUN BAIK TERSURAT MAUPUN TERSIRAT, TERTULIS ATAU LISAN, HUKUM ATAU LAINNYA, TERKAIT DENGAN INFORMASI TERMASUK NAMUN TIDAK TERBATAS PADA JAMINAN TERSIRAT TENTANG NON-PELANGGARAN, KELAYAKAN DAGANG, DAN KESESUAIAN UNTUK TUJUAN TERTENTU, ATAU JAMINAN TERKAIT DENGAN KONDISI, KUALITAS, ATAU KINERJANYA. DALAM HAL APAPUN MICROCHIP TIDAK BERTANGGUNG JAWAB ATAS KEHILANGAN, KERUSAKAN, BIAYA, ATAU PENGELUARAN APA PUN TIDAK LANGSUNG, KHUSUS, INSIDENTAL, ATAU KONSEKUENSIAL APA PUN YANG TERKAIT DENGAN INFORMASI ATAU PENGGUNAANNYA, APAPUN PENYEBABNYA, MESKIPUN MICROCHIP TELAH DIBERITAHU TENTANG KEMUNGKINAN ATAU KERUSAKAN DAPAT DIPANDAI. SEJAUH YANG DIIZINKAN OLEH HUKUM, TANGGUNG JAWAB TOTAL MICROCHIP ATAS SEMUA KLAIM DENGAN CARA APAPUN TERKAIT DENGAN INFORMASI ATAU PENGGUNAANNYA TIDAK AKAN MELEBIHI JUMLAH BIAYA, JIKA ADA, YANG TELAH ANDA BAYAR LANGSUNG KE MICROCHIP UNTUK INFORMASI.
Penggunaan perangkat Microchip dalam aplikasi pendukung kehidupan dan/atau keselamatan sepenuhnya menjadi risiko pembeli, dan pembeli setuju untuk membela, mengganti rugi, dan membebaskan Microchip dari segala kerusakan, tuntutan, gugatan, atau biaya yang timbul akibat penggunaan tersebut. Tidak ada lisensi yang diberikan, secara tersirat atau sebaliknya, berdasarkan hak kekayaan intelektual Microchip kecuali dinyatakan sebaliknya.
Merek Dagang
Nama dan logo Microchip, logo Microchip, Adaptec, AVR, logo AVR, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStylus, maXTouch, MediaLB, megaAVR, Microsemi, logo Microsemi, PALING, PALING logo, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, logo PIC32, PolarFire, Desainer Prochip, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, Logo SST, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron, dan XMEGA adalah merek dagang terdaftar dari Microchip Technology Incorporated di AS dan negara lain.
AgileSwitch, ClockWorks, Perusahaan Solusi Kontrol Tertanam, EtherSynch, Flashtec, Kontrol Kecepatan Hyper, Beban HyperLight, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, logo ProASIC Plus, Quiet-Wire, SmartFusion, SyncWorld, TimeCesium, TimeHub, TimePictra, TimeProvider, dan ZL adalah merek dagang terdaftar dari Microchip Technology Incorporated di AS
Penekanan Kunci Berdekatan, AKS, Analog-untuk-Zaman Digital, Kapasitor Apa Pun, AnyIn, AnyOut, Pengalihan Augmented, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net, Pencocokan Rata-Rata Dinamis , DAM, ECAN, Espresso T1S, EtherGREEN, EyeOpen, GridTime, IdealBridge, IGaT, Pemrograman Serial Dalam Sirkuit, ICSP, INICnet, Paralel Cerdas, IntelliMOS, Konektivitas Antar-Chip, JitterBlocker, Knob-on-Display, MarginLink, maxCrypto, maksView, memBrain, Mindi, MiWi, MPASM, MPF, logo Bersertifikat MPLAB, MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, Pembuatan Kode Mahatahu, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS 7, PowerSmart, PureSilicon , QMatrix, ES NYATA, Pemblokir Ripple, RTAX, RTG4, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Daya Tahan Total , Waktu Tepercaya, TSHARC, Turing, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect, dan ZENA adalah merek dagang Microchip Technology Incorporated di AS dan negara lain.
SQTP adalah merek layanan Microchip Technology Incorporated di Amerika Serikat
Logo Adaptec, Frequency on Demand, Silicon Storage Technology, dan Symmcom adalah merek dagang terdaftar dari Microchip Technology Inc. di negara lain.
GestIC adalah merek dagang terdaftar dari Microchip Technology Germany II GmbH & Co. KG, anak perusahaan Microchip Technology Inc., di negara lain.
Semua merek dagang lain yang disebutkan di sini adalah milik perusahaan masing-masing.
2024, Microchip Technology Incorporated dan anak perusahaannya. Semua Hak Dilindungi Undang-Undang.
ISBN: 978-1-6683-0183-8
Sistem Manajemen Mutu
Untuk informasi mengenai Sistem Manajemen Mutu Microchip, silakan kunjungi www.microchip.com/kualitas.
Penjualan dan Layanan di Seluruh Dunia
| AMERIKA | ASIA/PASIFIK | ASIA/PASIFIK | EROPA |
| Kantor Perusahaan 2355 Barat Chandler Blvd. Chandler, AZ 85224-6199 Telp: Telepon: 480-792-7200 Fax: Telepon: 480-792-7277 Dukungan Teknis: www.microchip.com/dukungan Web Alamat: www.microchip.com Kota Atlanta Duluth, Georgia Telp: Telepon: 678-957-9614 Fax: Telepon: 678-957-1455 Austin, Texas Telp: Telepon: 512-257-3370 Kota Boston Westborough, Massachusetts Telp: Telepon: 774-760-0087 Fax: Telepon: 774-760-0088 Bahasa Indonesia: Chicago Itasca, IL Telp: Telepon: 630-285-0071 Fax: Telepon: 630-285-0075 Kota Dallas Addison, TX Telp: Telepon: 972-818-7423 Fax: Telepon: 972-818-2924 Kota Detroit Baru, Michigan Telp: Telepon: 248-848-4000 Houston, Texas Telp: Telepon: 281-894-5983 Kota Indianapolis Noblesville, IN Telp: Telepon: 317-773-8323 Fax: Telepon: 317-773-5453 Telp: Telepon: 317-536-2380 Kota Los Angeles Misi Viejo, California Telp: Telepon: 949-462-9523 Fax: Telepon: 949-462-9608 Telp: Telepon: 951-273-7800 Raleigh, Carolina Utara Telp: Telepon: 919-844-7510 New York, Amerika Serikat Telp: Telepon: 631-435-6000 San Jose, California Telp: Telepon: 408-735-9110 Telp: Telepon: 408-436-4270 Kanada – Toronto Telp: Telepon: 905-695-1980 Fax: Telepon: 905-695-2078 |
Australia-Sydney Telp: 61-2-9868-6733 Cina – Beijing Telp: 86-10-8569-7000 Cina – Chengdu Telp: 86-28-8665-5511 Tiongkok – Chongqing Telp: 86-23-8980-9588 Cina – Dongguan Telp: 86-769-8702-9880 Cina – Guangzhou Telp: 86-20-8755-8029 Cina – Hangzhou Telp: 86-571-8792-8115 Cina – Hong Kong SAR Telp: 852-2943-5100 Cina – Nanjing Telp: 86-25-8473-2460 Cina – Qingdao Telp: 86-532-8502-7355 Cina – Shanghai Telp: 86-21-3326-8000 Cina – Shenyang Telp: 86-24-2334-2829 Cina – Shenzhen Telp: 86-755-8864-2200 Cina – Suzhou Telp: 86-186-6233-1526 Cina – Wuhan Telp: 86-27-5980-5300 Cina – Xian Telp: 86-29-8833-7252 Cina – Xiamen Telp: 86-592-2388138 Cina – Zhuhai Telp: 86-756-3210040 |
India – Bangalore Telp: 91-80-3090-4444 India-New Delhi Telp: 91-11-4160-8631 India – Pune Telp: 91-20-4121-0141 Jepang – Osaka Telp: 81-6-6152-7160 Jepang – Tokyo Telp: 81-3-6880- 3770 Korea – Daegu Telp: 82-53-744-4301 Korea – Seoul Telp: 82-2-554-7200 Malaysia - Kuala Lumpur Telp: 60-3-7651-7906 Malaysia – Pulau Pinang Telp: 60-4-227-8870 Filipina – Manila Telp: 63-2-634-9065 Singapura Telp: 65-6334-8870 Taiwan – Hsin Chu Telp: 886-3-577-8366 Taiwan – Kaohsiung Telp: 886-7-213-7830 Taiwan-Taipei Telp: 886-2-2508-8600 Thailand-Bangkok Telp: 66-2-694-1351 Vietnam-Ho Chi Minh Telp: 84-28-5448-2100 |
Austria – Wales Telp: 43-7242-2244-39 Telp.: 43-7242-2244-393 Denmark – Kopenhagen Telp: 45-4485-5910 Telp.: 45-4485-2829 Finlandia – Espoo Telp: 358-9-4520-820 Prancis – Paris Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Jerman – Garching Telp: 49-8931-9700 Jerman – Haan Telp: 49-2129-3766400 Jerman – Heilbronn Telp: 49-7131-72400 Jerman – Karlsruhe Telp: 49-721-625370 Jerman – Munich Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Jerman – Rosenheim Telp: 49-8031-354-560 Israel – Hod Hasharon Telp: 972-9-775-5100 Italia – Milan Telp: 39-0331-742611 Telp.: 39-0331-466781 Italia – Padova Telp: 39-049-7625286 Belanda – Drunen Telp: 31-416-690399 Telp.: 31-416-690340 Norwegia – Trondheim Telp: 47-72884388 Polandia – Warsawa Telp: 48-22-3325737 Rumania – Bukares Tel: 40-21-407-87-50 Spanyol – Madrid Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Swedia – Gothenberg Tel: 46-31-704-60-40 Swedia – Stockholm Telp: 46-8-5090-4654 Inggris – Wokingham Telp: 44-118-921-5800 Telp.: 44-118-921-5820 |
Dokumen / Sumber Daya
 |
MICROCHIP DS00004807F PolarFire Family FPGA Aliran Kustom [Bahasa Indonesia:] Panduan Pengguna DS00004807F PolarFire Family FPGA Aliran Kustom, DS00004807F, PolarFire Family FPGA Aliran Kustom, Aliran Kustom FPGA Keluarga, Aliran Kustom, Aliran |