Používateľská príručka pre vlastný tok pre rodinu PolarFire FPGA
Libero SoC v2024.2

Úvod (Položiť otázku)

Softvér Libero System-on-Chip (SoC) poskytuje plne integrované návrhové prostredie pre programovateľné hradlové polia (FPGA). Niektorí používatelia však môžu chcieť použiť nástroje na syntézu a simuláciu od tretích strán mimo prostredia Libero SoC. Libero je teraz možné integrovať do návrhového prostredia FPGA. Na riadenie celého procesu návrhu FPGA sa odporúča používať Libero SoC.
Táto používateľská príručka popisuje vlastný postup pre zariadenia PolarFire a rodiny PolarFire SoC, čo je proces integrácie Libero ako súčasti väčšieho postupu návrhu FPGA. Podporované rodiny zariadení® Nasledujúca tabuľka uvádza zoznam rodin zariadení, ktoré Libero SoC podporuje. Niektoré informácie v tejto príručke sa však môžu vzťahovať iba na konkrétnu rodinu zariadení. V tomto prípade sú takéto informácie jasne identifikované.
Tabuľka 1. Skupiny zariadení podporované systémom na čipe Libero

Rodina zariadení	Popis
PolarFire®	FPGA PolarFire poskytujú najnižší výkon v odvetví pri stredných hustotách s výnimočnou bezpečnosťou a spoľahlivosťou.
PolarFire SoC	PolarFire SoC je prvý SoC FPGA s deterministickým, koherentným klastrom CPU RISC-V a deterministickým subsystémom pamäte L2, ktorý umožňuje Linux® a aplikácie v reálnom čase.

Koniecview (Položiť otázku)

Hoci Libero SoC poskytuje plne integrované komplexné návrhové prostredie na vývoj SoC a FPGA, poskytuje aj flexibilitu na spustenie syntézy a simulácie pomocou nástrojov tretích strán mimo prostredia Libero SoC. Niektoré kroky návrhu však musia zostať v prostredí Libero SoC.
Nasledujúca tabuľka uvádza hlavné kroky v procese návrhu FPGA a označuje kroky, pre ktoré sa musí použiť Libero SoC.
Tabuľka 1-1. Postup návrhu FPGA

Krok návrhu	Musí použiť libero	Popis
Vstupný dizajn: HDL	Nie	V prípade potreby použite mimo Libero® SoC nástroj na úpravu/kontrolu HDL od tretej strany.
Vstup návrhu: Konfigurátory	áno	Vytvorte prvý projekt Libero pre generovanie základných komponentov katalógu IP.
Automatické generovanie obmedzení PDC/SDC	Nie	Odvodené obmedzenia vyžadujú všetky HDL filea utilitu derive_constraints, keď sa vykonáva mimo Libero SoC, ako je popísané v dodatku C – Odvodenie obmedzení.
Simulácia	Nie	V prípade potreby použite nástroj tretej strany mimo Libero SoC. Vyžaduje sa stiahnutie predkompilovaných simulačných knižníc pre cieľové zariadenie, cieľový simulátor a cieľovú verziu Libero použitú na implementáciu v backende.
Syntéza	Nie	V prípade potreby použite nástroj tretej strany mimo Libero SoC.
Implementácia návrhu: Správa obmedzení, kompilácia zoznamu sietí, umiestnenie a smerovanie (pozri vyššie)view)	áno	Vytvorte druhý projekt Libero pre implementáciu na backende.
Overenie časovania a výkonu	áno	Zostaňte v druhom projekte Libero.
Konfigurácia údajov a pamätí inicializácie návrhu	áno	Tento nástroj použite na správu rôznych typov pamätí a inicializáciu návrhu v zariadení. Zostaňte v druhom projekte.
Programovanie File generácie	áno	Zostaňte pri druhom projekte.

Dôležité: Vy musíte si stiahnuť predkompilované knižnice dostupné na Predkompilované simulačné knižnice stránku na použitie simulátora tretej strany.
V čistom toku Fabric FPGA zadajte svoj návrh pomocou HDL alebo schematického vstupu a odovzdajte ho priamo.
k nástrojom na syntézu. Tok je stále podporovaný. FPGA PolarFire a PolarFire SoC majú významné
proprietárne hardvérové ​​IP bloky vyžadujúce použitie konfiguračných jadier (SgCores) z Libero SoC IP
katalóg. Pre všetky bloky, ktoré obsahujú funkcionalitu SoC, sa vyžaduje špeciálne zaobchádzanie:

• PolarFire
  – PF_UPROM
  – SLUŽBY_SYSTÉMU_PF
  – PF_CCC
  – PF CLK DIV
  – PF_CRYPTO
  – PF_DRI
  – PF_INIT_MONITOR
  – PF_NGMUX
  – PF_OSC
  – RAM pamäte (TPSRAM, DPSRAM, URAM)
  – PF_SRAM_AHBL_AXI
  – PF_XCVR_ERM
  – PF_XCVR_REF_CLK
  – PF_TX_PLL
  – PF_PCIE
  – PF_IO
  – PF_IOD_CDR
  – PF_IOD_CDR_CCC
  – PF_IOD_GENERIC_RX
  – PF_IOD_GENERIC_TX
  – PF_IOD_GENERIC_TX_CCC
  – PF_RGMII_TO_GMII
  – PF_IOD_OCTAL_DDR
  – PF_DDR3
  – PF_DDR4
  – PF_LPDDR3
  – PF_QDR
  – PF_CORESMARTBERT
  – PF_TAMPER
  – PF_TVS a tak ďalej.

Okrem predtým uvedených SgCores je v katalógu Libero SoC dostupných mnoho softvérových IP adres DirectCore pre rodiny zariadení PolarFire a PolarFire SoC, ktoré využívajú prostriedky FPGA fabric.
Ak pri zadávaní návrhu použijete niektorý z predchádzajúcich komponentov, musíte pre časť zadávania návrhu (konfigurácia komponentov) použiť Libero SoC, ale zvyšok zadávania návrhu (záznam HDL atď.) môžete pokračovať mimo Libera. Ak chcete spravovať tok návrhu FPGA mimo Libera, postupujte podľa krokov uvedených v zvyšku tejto príručky.
1.1 Životný cyklus komponentu (Položiť otázku)
Nasledujúce kroky opisujú životný cyklus komponentu SoC a poskytujú pokyny, ako spracovávať údaje.

1. Vygenerujte komponent pomocou jeho konfigurátora v Libero SoC. Tým sa vygenerujú nasledujúce typy údajov:
   – HDL files
   – Pamäť files
   – Stimul a simulácia files
   – Komponent SDC file
2. Pre HDL files, vytvorte ich inštancie a integrujte ich do zvyšku HDL návrhu pomocou externého nástroja/procesu na zadávanie návrhu.
3. Pamäť zdroja filea stimul filedo vášho simulačného nástroja.
4. Dodávateľský komponent SDC file Nástroj na odvodenie obmedzení na generovanie obmedzení. Viac informácií nájdete v dodatku C – Odvodenie obmedzení.
5. Musíte vytvoriť druhý projekt Libero, do ktorého importujete netlist po syntéze a metadáta komponentov, čím dokončíte prepojenie medzi tým, čo ste vygenerovali, a tým, čo ste naprogramovali.

1.2 Vytvorenie projektu Libero SoC (Položiť otázku)
Niektoré kroky návrhu musia byť spustené v prostredí Libero SoC (Tabuľka 1-1). Aby sa tieto kroky spustili, musíte vytvoriť dva projekty Libero SoC. Prvý projekt sa používa na konfiguráciu a generovanie komponentov návrhu a druhý projekt je určený na fyzickú implementáciu návrhu najvyššej úrovne.
1.3 Vlastný tok (Položiť otázku)
Nasledujúci obrázok znázorňuje:

• Libero SoC je možné integrovať ako súčasť väčšieho postupu návrhu FPGA s nástrojmi na syntézu a simuláciu tretích strán mimo prostredia Libero SoC.
• Rôzne kroky zahrnuté v tomto procese, od vytvorenia návrhu a šitia až po programovanie zariadenia.
• Výmena údajov (vstupy a výstupy), ktorá musí nastať v každom kroku návrhového postupu.

Tip:

1. SNVM.cfg, UPROM.cfg
2. *.mem file generovanie pre simuláciu: pa4rtupromgen.exe berie ako vstup súbor UPROM.cfg a generuje súbor UPROM.mem.

Nasledujú kroky vo vlastnom postupe:

1. Konfigurácia a generovanie komponentov:
   a. Vytvorte prvý projekt Libero (ktorý bude slúžiť ako referenčný projekt).
   b. Vyberte jadro z katalógu. Dvakrát kliknite na jadro, aby ste mu priradili názov komponentu a nakonfigurovali ho.
   Týmto sa automaticky exportujú údaje o komponentoch a fileVygeneruje sa aj manifest komponentu. Podrobnosti nájdete v časti Manifesty komponentu. Ďalšie podrobnosti nájdete v časti Konfigurácia komponentu.
2. Dokončite svoj návrh RTL mimo Libera:
   a. Vytvorte inštanciu komponentu HDL files.
   b. Umiestnenie HDL lipidov files je uvedený v manifestoch komponentov files.
3. Generovanie obmedzení SDC pre komponenty. Na generovanie časového obmedzenia použite utilitu Derive Constraints. file(SDC) na základe:
   a. Zložka HDL files
   b. Komponent SDC files
   c. HDL používateľa files
   Viac informácií nájdete v dodatku C – Odvodenie obmedzení.
4. Nástroj na syntézu/simulačný nástroj:
   a. Získajte HDL files, stimul filea údaje o komponentoch z konkrétnych umiestnení uvedených v manifestoch komponentov.
   b. Syntetizovať a simulovať návrh pomocou nástrojov tretích strán mimo Libero SoC.
5. Vytvorte si svoj druhý (implementačný) Libero projekt.
6. Odstráňte syntézu z reťazca nástrojov pre postup návrhu (Projekt > Nastavenia projektu > Postup návrhu > zrušte začiarknutie políčka Povoliť syntézu).
7. Importovať zdrojový kód návrhu files (zoznam netlistov *.vm po syntéze zo syntézneho nástroja):
   – Importovať zoznam netlistov po syntéze *.vm (File>Import> Syntetizovaný zoznam Verilogových sietí (VM)).
   – Metadáta komponentov *.cfg files pre uPROM a/alebo sNVM.
8. Importujte ľubovoľný blokový komponent Libero SoC files. Blok files musí byť v súbore *.cxz file formát.
   Viac informácií o tom, ako vytvoriť blok, nájdete v časti Používateľská príručka k blokovému toku PolarFire.
9. Importujte obmedzenia návrhu:
   – Obmedzenie importu I/O files (Správca obmedzení > Atribúty I/O > Importovať).
   – Importovať plánovanie poschodí *.pdc files (Správca obmedzení > Plánovač poschodí > Importovať).
   – Časové obmedzenie importu *.sdc files (Správca obmedzení > Časovanie > Importovať). Importujte SDC file vygenerované pomocou nástroja Odvodiť obmedzenia.
   – Obmedzenie importu *.ndc files (Správca obmedzení > Attributes zoznamu_sieťových_položiek > Importovať), ak nejaké existujú.
10. Obmedzenie file a združenie nástrojov
    – V Správcovi obmedzení priraďte súbor *.pdc filena umiestnenie a smerovanie, *.sdc filena overovanie umiestnenia, trasy a načasovania a súbor *.ndc files na kompiláciu Netlistu.
11. Kompletná implementácia dizajnu
    – Umiestnenie a smerovanie, overenie časovania a napájania, konfigurácia inicializačných údajov a pamätí návrhu a programovanie file generácie.
12. Overte návrh
    – Overte návrh na FPGA a v prípade potreby ho odlaďte pomocou návrhových nástrojov, ktoré sú súčasťou návrhového balíka Libero SoC.

Konfigurácia komponentu (Položiť otázku)

Prvým krokom vo vlastnom postupe je konfigurácia komponentov pomocou referenčného projektu Libero (nazývaného aj prvý projekt Libero v tabuľke 1-1). V nasledujúcich krokoch použijete údaje z tohto referenčného projektu.
Ak používate niektoré z vyššie uvedených komponentov, v časti Overview vo svojom návrhu vykonajte kroky popísané v tejto časti.
Ak nepoužívate žiadny z vyššie uvedených komponentov, môžete si napísať RTL mimo Libera a priamo ho importovať do nástrojov na syntézu a simuláciu. Potom môžete prejsť do sekcie po syntéze a importovať iba váš *.vm netlist po syntéze do vášho finálneho implementačného projektu Libero (v tabuľke 1-1 sa nazýva aj druhý projekt Libero).
2.1 Konfigurácia komponentov pomocou Libera (Položiť otázku)
Po výbere komponentov, ktoré sa majú použiť, z predchádzajúceho zoznamu vykonajte nasledujúce kroky:

1. Vytvorte nový projekt Libero (konfigurácia a generovanie jadra): Vyberte zariadenie a rodinu, na ktoré sa zameriavate vo svojom finálnom návrhu.
2. Použite jedno alebo viac jadier uvedených v časti Vlastný tok.
   a. Vytvorte SmartDesign, nakonfigurujte požadované jadro a vytvorte jeho inštanciu v komponente SmartDesign.
   b. Posuňte všetky pripnuté položky na najvyššiu úroveň.
   c. Vygenerujte SmartDesign.
   d. Dvojitým kliknutím na nástroj Simulovať (ktorákoľvek z možností Pred syntézou, Po syntéze alebo Po rozložení) spustíte simulátor. Po spustení môžete simulátor ukončiť. Tento krok vygeneruje simuláciu. fileje to potrebné pre váš projekt.

Tip: Vy Tento krok musíte vykonať, ak chcete simulovať svoj návrh mimo Libera.
Viac informácií nájdete v časti Simulácia vášho návrhu.
e. Uložte si projekt – toto je váš referenčný projekt.
2.2 Manifesty komponentov (Položiť otázku)
Keď generujete svoje komponenty, sada filePre každý komponent sa generuje s. Správa o manifeste komponentu podrobne popisuje súbor filegenerované a použité v každom nasledujúcom kroku (syntéza, simulácia, generovanie firmvéru atď.). Táto správa vám poskytne umiestnenie všetkých vygenerovaných fileNa pokračovanie vo vlastnom postupe je potrebné vykonať kroky. Manifest komponentu nájdete v oblasti Správy: Kliknite na Návrh > Správy a otvorte kartu Správy. Na karte Správy sa zobrazí súbor manifest.txt. files (nadview), jeden pre každý vygenerovaný komponent.
Tip: Pre zobrazenie manifestu komponentu musíte komponent alebo modul nastaviť ako „root“ file obsah na karte Správy.
Prípadne si môžete pozrieť individuálnu správu o manifeste files pre každý vygenerovaný jadrový komponent alebo komponent SmartDesign z /komponent/práca/ / / _manifest.txt alebo /komponent/práca/ / _manifest.txt. Môžete tiež získať prístup k manifestu file obsah každej zložky vygenerovanej z novej karty Komponenty v Libero, kde file Lokality sú uvedené s ohľadom na adresár projektu.Zamerajte sa na nasledujúce správy o manifeste komponentov:

• Ak ste vytvorili inštancie jadier do SmartDesignu, prečítajte si file _manifest.txt.
• Ak ste vytvorili komponenty pre jadrá, prečítajte si _manifest.txt.

Musíte použiť všetky zostavy manifestov komponentov, ktoré sa vzťahujú na váš návrh. Napríkladampt. j. ak váš projekt obsahuje SmartDesign s jednou alebo viacerými základnými komponentmi, ktoré sú v ňom vytvorené, a vy ich všetky chcete použiť vo svojom finálnom návrhu, musíte vybrať fileuvedené v správach o manifestoch komponentov všetkých týchto komponentov na použitie vo vašom postupe návrhu.
2.3 Interpretácia manifestu Files (Položiť otázku)
Keď otvoríte manifest komponentu file, vidíte cesty k filevo vašom projekte Libero a ukazovatele, kde v procese návrhu ich použiť. Môžete vidieť nasledujúce typy filev manifeste file:

• Zdroj HDL filepre všetky nástroje na syntézu a simuláciu
• Stimulácia filepre všetky simulačné nástroje
• Obmedzenie files

Nasleduje manifest komponentu jadra PolarFire.Každý typ file je nevyhnutné v následných fázach návrhu. Nasledujúce časti opisujú integráciu filez manifestu do vášho návrhového postupu.

Generovanie obmedzení (Položiť otázku)

Pri vykonávaní konfigurácie a generovania nezabudnite zapísať/vygenerovať obmedzenie SDC/PDC/NDC. filepre návrh, aby ich mohol odovzdať nástrojom Synthesis, Place-and-Route a Verify Timing.
Na generovanie obmedzení použite utilitu Derive Constraints mimo prostredia Libero namiesto ich manuálneho písania. Ak chcete použiť utilitu Derive Constraint mimo prostredia Libero, musíte:

• Obmedzenie HDL používateľa dodávky, HDL komponentu a SDC komponentu files
• Zadajte modul najvyššej úrovne
• Zadajte miesto, kde sa má vygenerovať odvodené obmedzenie files

Obmedzenia komponentov SDC sú k dispozícii v časti /komponent/práca/ / / adresár po konfigurácii a vygenerovaní komponentu.
Viac informácií o generovaní obmedzení pre váš návrh nájdete v dodatku C – Odvodenie obmedzení.

Syntéza vášho dizajnu (Položiť otázku)

Jednou z hlavných funkcií Custom Flow je možnosť použiť syntézu tretej strany
nástroj mimo Libera. Vlastný tok podporuje použitie Synopsys SynplifyPro. Na syntézu vašich
projektu, použite nasledujúci postup:

1. Vytvorte nový projekt v nástroji Synthesis, zameraný na rovnakú rodinu zariadení, čip a puzdro ako projekt Libero, ktorý ste vytvorili.
   a. Importujte si vlastný RTL fileako to bežne robíte.
   b. Nastavte výstup syntézy na štrukturálny Verilog (.vm).
   Tip: Štrukturálny Verilog (.vm) je jediný podporovaný výstupný formát syntézy v PolarFire.
2. Importovať komponent HDL filedo vášho projektu Synthesis:
   a. Pre každú správu o manifestoch komponentov: Pre každú file pod zdrojom HDL filepre všetky nástroje syntézy a simulácie importujte file do vášho projektu Syntéza.
3. Importovať file polarfire_syn_comps.v (ak používate Synopsys Synplify) z
   Umiestnenie inštalácie>/data/aPA5M do vášho projektu Synthesis.
4. Importovať predtým vygenerovaný SDC file pomocou nástroja Odvodené obmedzenia (pozri dodatok
   A—Samp(obmedzenia SDC) do nástroja Syntéza. Toto obmedzenie file obmedzuje nástroj na syntézu na dosiahnutie časového uzavretia s menším úsilím a menším počtom iterácií návrhu.

Dôležité: 

• Ak plánujete použiť rovnaký súbor *.sdc file Ak chcete obmedziť funkciu Place-and-Route počas fázy implementácie návrhu, musíte tento súbor *.sdc importovať do projektu syntézy. Tým sa zabezpečí, že v syntetizovanom zozname siete a obmedzeniach Place-and-Route počas fázy implementácie procesu návrhu nebudú žiadne nezhody medzi názvami objektov návrhu. Ak tento súbor *.sdc nezahrniete file V kroku Syntéza môže netlist vygenerovaný zo Syntézy zlyhať v kroku Umiestnenie a smerovanie kvôli nezhode názvov objektov návrhu.
  a. Importujte atribúty Netlistu *.ndc, ak existujú, do nástroja Synthesis.
  b. Spustite syntézu.
• Umiestnenie výstupu vášho nástroja Synthesis má zoznam sieťových súborov *.vm file vygenerované po syntéze. Ak chcete pokračovať v procese návrhu, musíte importovať zoznam spojení do implementačného projektu Libero.

Simulácia vášho návrhu (Položiť otázku)

Ak chcete simulovať svoj návrh mimo Libera (t. j. pomocou vlastného simulačného prostredia a simulátora), vykonajte nasledujúce kroky:

1. Dizajn Files:
   a. Simulácia pred syntézou:
   • Importujte svoj kód RTL do svojho simulačného projektu.
   • Pre každú správu o manifestoch komponentov.
   – Importovať každý file pod zdrojom HDL filepre všetky nástroje syntézy a simulácie do vášho simulačného projektu.
   • Zostavte tieto filepodľa pokynov vášho simulátora.
   b. Simulácia po syntéze:
   • Importujte svoj post-syntézny *.vm netlist (vygenerovaný v časti Syntéza vášho návrhu) do simulačného projektu a skompilujte ho.
   c. Simulácia po rozložení:
   • Najprv dokončite implementáciu svojho návrhu (pozri Implementácia návrhu). Uistite sa, že váš finálny projekt Libero je v stave po rozložení.
   • Dvakrát kliknite na položku Generovať spätne anotované Filev okne Libero Design Flow. Vygeneruje dva files:
   /dizajnér/ / _ba.v/vhd /dizajnér/
   / _ba.sdf
   • Importujte oba tieto filedo vášho simulačného nástroja.
2. Stimul a konfigurácia files:
   a. Pre každú správu o zoznamoch komponentov:
   • Kopírovať všetko filev rámci stimulu Filepre všetky sekcie Simulation Tools do koreňového adresára vášho simulačného projektu.
   b. Uistite sa, že všetky Tcl filev predchádzajúcich zoznamoch (v kroku 2.a) sa vykonajú ako prvé, pred začiatkom simulácie.
   c. UPROM.mem: Ak vo svojom návrhu používate jadro UPROM s povolenou možnosťou Použiť obsah na simuláciu pre jedného alebo viacerých klientov úložiska dát, ktoré chcete simulovať, musíte na vygenerovanie súboru UPROM.mem použiť spustiteľný súbor pa4rtupromgen (pa4rtupromgen.exe vo Windowse). fileSpustiteľný súbor pa4rtupromgen preberá súbor UPROM.cfg file ako vstupy cez Tcl skript file a vypíše UPROM.mem file potrebné pre simulácie. Táto UPROM.mem file musia byť pred spustením simulácie skopírované do priečinka simulácie. ExampSúbor znázorňujúci použitie spustiteľného súboru pa4rtupromgen je uvedený v nasledujúcich krokoch. Súbor UPROM.cfg file je k dispozícii v adresári /komponent/práca/ / v projekte Libero, ktorý ste použili na vygenerovanie komponentu UPROM.
   d. snvm.mem: Ak vo svojom návrhu používate jadro systémových služieb a nakonfigurovali ste kartu sNVM v jadre s povolenou možnosťou Použiť obsah na simuláciu pre jedného alebo viacerých klientov, ktorých chcete simulovať, súbor snvm.mem file sa automaticky generuje na
   adresár /komponent/práca/ / v projekte Libero, ktorý ste použili na vygenerovanie komponentu Systémové služby. Tento súbor snvm.mem file musia byť pred spustením simulácie skopírované do priečinka so simuláciou.
3. Vytvorte pracovný priečinok a podpriečinok s názvom simulation v rámci pracovného priečinka.
   Spustiteľný súbor pa4rtupromgen očakáva prítomnosť podpriečinka simulácie v pracovnom priečinku a skript *.tcl je umiestnený v podpriečinku simulácie.
4. Skopírujte súbor UPROM.cfg file z prvého projektu Libero vytvoreného pre generovanie komponentov do pracovného priečinka.
5. Vložte nasledujúce príkazy do skriptu *.tcl a umiestnite ho do priečinka simulácie vytvoreného v kroku 3.
   SampSúbor *.tcl pre zariadenia PolarFire a PolarFire Soc Family na generovanie súboru URPOM.mem file
   z UPROM.cfg
   set_device -fam -zomrieť -balenie
   set_input_cfg -cesta
   cesta k súboru set_sim_memFile/UPROM.mem>
   gen_sim -use_init false
   Správny interný názov pre čip a puzdro nájdete v súbore *.prjx. file prvého projektu Libero (použitého na generovanie komponentov).
   Argument use_init musí byť nastavený na hodnotu false.
   Na zadanie cesty k výstupu použite príkaz set_sim_mem file UPROM.mem, ktorý je
   vygenerované po spustení skriptu file pomocou spustiteľného súboru pa4rtupromgen.
6. V príkazovom riadku alebo termináli Cygwin prejdite do pracovného adresára vytvoreného v kroku 3.
   Spustite príkaz pa4rtupromgen s prepínačom –script a odovzdajte mu skript *.tcl vytvorený v predchádzajúcom kroku.
   Pre Windows
   /designer/bin/pa4rtupromgen.exe \
   –script./simulation/ .tcl
   Pre Linux:
   /bin/pa4rtupromgen
   –script./simulation/ .tcl
7. Po úspešnom spustení spustiteľného súboru pa4rtupromgen skontrolujte, či je súbor UPROM.mem file sa generuje v umiestnení určenom príkazom set_sim_mem v skripte *.tcl.
8. Na simuláciu sNVM skopírujte súbor snvm.mem file z vášho prvého projektu Libero (používaného na konfiguráciu komponentov) do priečinka simulácie najvyššej úrovne vášho simulačného projektu, aby ste spustili simuláciu (mimo Libero SoC). Ak chcete simulovať obsah UPROM, skopírujte vygenerovaný súbor UPROM.mem file do priečinka simulácie najvyššej úrovne vášho simulačného projektu, aby ste spustili simuláciu (mimo Libero SoC).

Dôležité: Komu Ak chcete simulovať funkčnosť komponentov SoC, stiahnite si predkompilované simulačné knižnice PolarFire a importujte ich do simulačného prostredia podľa popisu v tejto časti. Viac informácií nájdete v Dodatku B – Import simulačných knižníc do simulačného prostredia.

Implementácia vášho návrhu (Položiť otázku)

Po dokončení syntéznej a post-syntéznej simulácie vo vašom prostredí musíte znova použiť Libero na fyzickú implementáciu vášho návrhu, spustenie analýzy časovania a napájania a generovanie vášho programu. file.

1. Vytvorte nový projekt Libero pre fyzickú implementáciu a rozloženie návrhu. Uistite sa, že je zameraný na rovnaké zariadenie ako v referenčnom projekte, ktorý ste vytvorili v konfigurácii komponentov.
2. Po vytvorení projektu odstráňte Syntézu z reťazca nástrojov v okne Návrhový tok (Projekt > Nastavenia projektu > Návrhový tok > Zrušte začiarknutie políčka Povoliť Syntézu).
3.  Importujte súbor *.vm po syntéze file do tohto projektu, (File > Import > Syntetizovaný zoznam Verilogových sietí (VM)).
   Tip: Odporúča sa vytvoriť odkaz na toto file, takže ak prepracujete svoj návrh, Libero vždy použije najnovší netlist po syntéze.
   a. V okne Hierarchia návrhu si všimnite názov koreňového modulu.
4. Importujte obmedzenia do projektu Libero. Na import obmedzení *.pdc/*.sdc/*.ndc použite Správcu obmedzení.
   a. Obmedzenie importu I/O *.pdc files (Správca obmedzení > Atribúty I/O > Importovať).
   b. Importovať obmedzenie *.pdc pre plánovanie poschodí files (Správca obmedzení > Plánovač poschodí > Importovať).
   c. Časové obmedzenie importu *.sdc files (Správca obmedzení > Časovanie > Importovať). Ak váš návrh obsahuje niektoré z jadier uvedených v časti Overview, uistite sa, že importujete SDC file vygenerované pomocou nástroja na odvodenie obmedzení.
   d. Obmedzenie importu *.ndc files (Správca obmedzení > Atribúty zoznamu siete > Importovať).
5. Pridružené obmedzenia Filena navrhovanie nástrojov.
   a. Otvorte Správcu obmedzení (Spravovať obmedzenia > Otvoriť Spravovať obmedzenia View).
   Začiarknite políčko Overenie miesta, trasy a času vedľa obmedzenia. file stanoviť obmedzenie file a priradenie nástroja. Priraďte obmedzenie *.pdc k funkcii Place-and-Route a obmedzenie *.sdc k funkcii Place-and-Route aj k overeniu načasovania. Priraďte obmedzenie *.ndc file na kompiláciu Netlistu.
   Tip: Ak Umiestnenie a smerovanie zlyhá s týmto obmedzením *.sdc file, potom importujte ten istý *.sdc file syntézu a opakované syntézy.
6. Kliknite na Compile Netlist a potom na Place and Route, čím dokončíte krok rozloženia.
7. Nástroj Konfigurácia údajov a pamätí pre inicializáciu návrhu umožňuje inicializovať bloky návrhu, ako napríklad LSRAM, µSRAM, XCVR (transceivery) a PCIe, pomocou údajov uložených v energeticky nezávislej pamäti µPROM, sNVM alebo externej pamäti SPI Flash. Nástroj má nasledujúce karty na definovanie špecifikácie inicializačnej sekvencie návrhu, špecifikácie inicializačných klientov a klientov používateľských údajov.
   – Karta Inicializácia návrhu
   – Karta µPROM
   – karta sNVM
   – Karta SPI Flash
   – Karta Fabric RAM
   Na konfiguráciu inicializačných údajov a pamätí návrhu použite karty v nástroji.Po dokončení konfigurácie vykonajte nasledujúce kroky na naprogramovanie inicializačných údajov:
   • Generovanie inicializačných klientov
   • Generovanie alebo export bitového toku
   • Naprogramujte zariadenie
   Podrobné informácie o používaní tohto nástroja nájdete v používateľskej príručke Libero SoC Design Flow. Ďalšie informácie o príkazoch Tcl používaných na konfiguráciu rôznych kariet v nástroji a určenie konfigurácie pamäte files (*.cfg), pozri Referenčná príručka príkazov Tcl.
8. Generovanie programovania File z tohto projektu a použite ho na naprogramovanie vášho FPGA.

Dodatok A—Sampobmedzenia SDC (Položiť otázku

Libero SoC generuje časové obmedzenia SDC pre určité IP jadrá, ako napríklad CCC, OSC, Transceiver atď. Odovzdávanie obmedzení SDC návrhovým nástrojom zvyšuje šancu na dosiahnutie časového uzávierky s menším úsilím a menším počtom iterácií návrhu. Pre všetky návrhové objekty uvedené v obmedzeniach je uvedená úplná hierarchická cesta od inštancie najvyššej úrovne.
7.1 Časové obmedzenia SDC (Položiť otázku)
V referenčnom projekte Libero IP core toto obmedzenie SDC najvyššej úrovne file je k dispozícii v Správcovi obmedzení (Tok návrhu > Otvoriť Spravovať obmedzenia View >Časovanie > Odvodiť obmedzenia).
Dôležité: Pozri toto file nastaviť obmedzenia SDC, ak váš návrh obsahuje komponenty CCC, OSC, vysielač a ďalšie. V prípade potreby upravte úplnú hierarchickú cestu tak, aby zodpovedala hierarchii vášho návrhu, alebo použite utilitu Derive_Constraints a kroky v dodatku C – Odvodenie obmedzení na úrovni komponentu SDC file.
Uložiť file na iný názov a importovať SDC file k nástroju na syntézu, nástroju Place-and-Route a overovaniu časovania, rovnako ako k akémukoľvek inému obmedzeniu SDC files.
7.1.1 Odvodená SDC File (Položiť otázku)
# Toto file bol vygenerovaný na základe nasledujúceho zdroja SDC files:
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_CCC_C0/PF_CCC_C0_0/PF_CCC_C0_PF_CCC_C0_0_PF_CCC.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
CLK_DIV/CLK_DIV_0/CLK_DIV_CLK_DIV_0_PF_CLK_DIV.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
TRANSMIT_PLL/TRANSMIT_PLL_0/TRANSMIT_PLL_TRANSMIT_PLL_0_PF_TX_PLL.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
INICIÁTOR_DMA/INICIÁTOR_DMA_0/INICIÁTOR_DMA.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
FIC0_INICIÁTOR/FIC0_INICIÁTOR_0/FIC0_INICIÁTOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
ICICLE_MSS/ICICLE_MSS.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_PCIE_C0/PF_PCIE_C0_0/PF_PCIE_C0_PF_PCIE_C0_0_PF_PCIE.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PCIE_INITIATOR/PCIE_INITIATOR_0/PCIE_INITIATOR.sdc
# /drive/aPA5M/cores/constraints/osc_rc160mhz.sdc
# *** Akékoľvek úpravy tohto file stratí sa, ak sa odvodené obmedzenia znova spustia. ***
create_clock -name {CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK} -perióda 6.25
[ get_pins { CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK } ] create_clock -name {REF_CLK_PAD_P} -period 10 [ get_ports { REF_CLK_PAD_P } ] create_clock -name {CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/
DIV_CLK} - obdobie 8
[get_pins { CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/DIV_CLK } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT0} -násobenie_číslom 25 -delenie_číslom 32 -zdroj
[get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -fáza 0
[get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT0 } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT1} -násobenie_číslom 25 -delenie_číslom 32 -zdroj
[get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -fáza 0
[get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT1 } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT2} -násobenie_číslom 25 -delenie_číslom 32 -zdroj
[get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -fáza 0
[get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT2 } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT3} -násobenie_číslom 25 -delenie_číslom 64 -zdroj
[get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -fáza 0
[get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT3 } ] create_generated_clock -name { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/
Y_DIV} -delenie_2 -zdroj
[get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/A } ] [get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/Y_DIV } ] set_false_path -through [get_nets { DMA_INITIATOR_inst_0/ARESETN* } ] set_false_path -from [get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/rdGrayCounter*/cntGray* } ] -to [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
rdPtr_s1* } ] set_false_path -from [get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/wrGrayCounter*/cntGray* } ] -to [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
wrPtr_s1* } ] set_false_path -through [ get_nets { FIC0_INITIATOR_inst_0/ARESETN* } ] set_false_path -to [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[0] PCIE/PF_PCIE_C0_0/
PCIE_1/INTERRUPT[1] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[2] PCIE/PF_PCIE_C0_0/PCIE_1/
INTERRUPT[3] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[4] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[5] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[6] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[7] PCIE/PF_PCIE_C0_0/
PCIE_1/WAKEREQ PCIE/PF_PCIE_C0_0/PCIE_1/MPERST_N } ] set_false_path -from [get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/TL_CLK } ] set_false_path -through [get_nets { PCIE_INITIATOR_inst_0/ARESETN* } ] Dodatok B – Import simulačných knižníc do simulačného prostredia (Položiť otázku)
Predvoleným simulátorom pre RTL simuláciu s Libero SoC je ModelSim ME Pro.
Predkompilované knižnice pre predvolený simulátor sú dostupné s inštaláciou Libera v adresári /Designer/lib/modelsimpro/precompiled/vlog pre podporované rodiny®. Libero SoC tiež podporuje ďalšie simulátory tretích strán, ako sú ModelSim, Questasim, VCS, Xcelium.
, Active HDL a Riviera Pro. Stiahnite si príslušné predkompilované knižnice z Libero SoC v12.0 a novšie na základe simulátora a jeho verzie.
Podobne ako prostredie Libero, run.do file musí byť vytvorený na spustenie simulácie mimo Libera.
Vytvorte jednoduchý súbor run.do file ktorý obsahuje príkazy na vytvorenie knižnice pre výsledky kompilácie, mapovanie knižníc, kompiláciu a simuláciu. Postupujte podľa krokov na vytvorenie základného súboru run.do file.

1. Vytvorte logickú knižnicu na ukladanie výsledkov kompilácie pomocou príkazu vlib vlib presynth.
2. Namapujte názov logickej knižnice na predkompilovaný adresár knižnice pomocou príkazu vmap vmap .
3. Kompilácia zdrojového kódu files – použitie jazykovo špecifických príkazov kompilátora na kompiláciu návrhu filedo pracovného adresára.
   – vlog pre .v/.sv
   – vcom pre .vhd
4. Načítajte návrh pre simuláciu pomocou príkazu vsim zadaním názvu ľubovoľného modulu najvyššej úrovne.
5. Simulujte návrh pomocou príkazu run.
   Po načítaní návrhu sa čas simulácie nastaví na nulu a môžete zadať príkaz run na spustenie simulácie.
   V okne prepisu simulátora spustite príkaz run.do file ako run.do spustí simuláciu. Sample run.do file nasledovne.

ticho nastaviť ACTELLIBNAME PolarFire ticho nastaviť PROJECT_DIR „W:/Test/basic_test“, ak
{[file existuje presynth/_info]} { echo „INFO: Simulačná knižnica existuje presynth“ } else
{ file delete -force presynth vlib presynth } vmap presynth presynth vmap PolarFire
„X:/Libero/Designer/lib/modelsimpro/precompiled/vlog/PolarFire“ vlog -sv -work predsyntetizátor
„${PROJECT_DIR}/hdl/top.v“ vlog „+incdir+${PROJECT_DIR}/stimulus“ -sv -práca pred syntetizátorom „$
{PROJECT_DIR}/stimulus/tb.v” vsim -L PolarFire -L presynth -t 1ps presynth.tb pridať vlnu /tb/*
spustiť 1000ns log /tb/* ukončiť

Dodatok C – Odvodenie obmedzení (Položiť otázku)

Táto príloha popisuje príkazy Tcl na odvodenie obmedzení.
9.1 Odvodenie obmedzení pomocou príkazov Tcl (Položiť otázku)
Utilita derive_constraints vám pomôže odvodiť obmedzenia z RTL alebo konfigurátora mimo návrhového prostredia Libero SoC. Na generovanie obmedzení pre váš návrh potrebujete používateľský HDL, komponentný HDL a obmedzenia komponentov. fileObmedzenia komponentov SDC filesú k dispozícii pod /komponent/práca/ / / adresár po konfigurácii a vygenerovaní komponentu.
Obmedzenie každého komponentu file pozostáva z tcl príkazu set_component (určuje názov komponentu) a zoznamu obmedzení vygenerovaných po konfigurácii. Obmedzenia sa generujú na základe konfigurácie a sú špecifické pre každý komponent.
Example 9-1. Obmedzenie komponentu File pre jadro PF_CCC
Tu je bývalýample obmedzenia komponentu file pre jadro PF_CCC:
set_component PF_CCC_C0_PF_CCC_C0_0_PF_CCC
# Spoločnosť Microchip
# Dátum: 2021. októbra 26 04:36:00
# Základný takt pre PLL #0
create_clock -period 10 [ get_pins { pll_inst_0/REF_CLK_0 } ] create_generated_clock -divide_by 1 -source [ get_pins { pll_inst_0/ }
REF_CLK_0 } ] -phase 0 [ get_pins { pll_inst_0/OUT0 } ] Tu sú create_clock a create_generated_clock obmedzenia referenčných a výstupných hodín, ktoré sú generované na základe konfigurácie.
9.1.1 Práca s utilitou derive_constraints (Položiť otázku)
Odvodenie obmedzení prechádza celým návrhom a priraďuje nové obmedzenia pre každú inštanciu komponentu na základe predtým poskytnutého SDC komponentu. files. V prípade referenčných hodín CCC sa signál šíri späť cez návrh, aby sa našiel zdroj referenčných hodín. Ak je zdrojom I/O, obmedzenie referenčných hodín sa nastaví na I/O. Ak ide o výstup CCC alebo iný zdroj hodín (napríkladampnapr. vysielač/prijímač, oscilátor), používa hodiny z iného komponentu a hlási varovanie, ak sa intervaly nezhodujú. Odvodené obmedzenia tiež alokujú obmedzenia pre niektoré makrá, ako napríklad oscilátory na čipe, ak ich máte v RTL.
Na spustenie utility derive_constraints musíte zadať súbor .tcl. file argument príkazového riadka s nasledujúcimi informáciami v zadanom poradí.

1. Zadajte informácie o zariadení pomocou informácií v sekcii set_device.
2. Zadajte cestu k RTL files použitím informácií v sekcii read_verilog alebo read_vhdl.
3. Nastavte modul najvyššej úrovne pomocou informácií v sekcii set_top_level.
4. Zadajte cestu k SDC komponentu files použitím informácií v sekcii read_sdc alebo read_ndc.
5. Vykonajte files použitím informácií v sekcii derive_constraints.
6.  Zadajte cestu k obmedzeniam odvodeným z SDC file s použitím informácií v sekcii write_sdc alebo write_pdc alebo write_ndc.

Example 9-2. Vykonanie a obsah súboru derive.tcl File
Nasleduje exampargument príkazového riadka na spustenie utility derive_constraints.
$ /bin{64}/derive_constraints odvodiť.tcl
Obsah súboru derive.tcl file:
# Informácie o zariadení
set_device -family PolarFire -die MPF100T -speed -1
# RTL files
read_verilog -mode system_verilog projekt/komponent/práca/txpll0/
txpll0_txpll0_0_PF_TX_PLL.v
read_verilog -mode system_verilog {projekt/komponent/práca/txpll0/txpll0.v}
read_verilog -mode system_verilog {projekt/komponent/práca/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.v}
read_verilog -mode system_verilog {projekt/komponent/práca/xcvr0/xcvr0.v}
read_vhdl -mode vhdl_2008 {projekt/hdl/xcvr1.vhd}
#Komponent SDC files
set_top_level {xcvr1}
read_sdc -komponent {projekt/komponent/práca/txpll0/txpll0_0/
txpll0_txpll0_0_PF_TX_PLL.sdc}
read_sdc -komponent {projekt/komponent/práca/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.sdc}
#Použite príkaz derivate_constraint
odvodiť_obmedzenia
Výsledok #SDC/PDC/NDC files
write_sdc {project/constraint/xcvr1_derived_constraints.sdc}
write_pdc {project/constraint/fp/xcvr1_derived_constraints.pdc}
9.1.2 set_device (Položiť otázku)
Popis
Uveďte priezvisko, názov matrice a rýchlostný stupeň.
rodina_zariadení -zomrieť -rýchlosť
Argumenty

Parameter	Typ	Popis
-rodina	Reťazec	Zadajte názov rodiny. Možné hodnoty sú PolarFire®, PolarFire SoC.
-zomrieť	Reťazec	Zadajte názov matrice.
-rýchlosť	Reťazec	Zadajte stupeň rýchlosti zariadenia. Možné hodnoty sú STD alebo -1.

Typ návratu	Popis
0	Príkaz bol úspešný.
1	Príkaz zlyhal. Vyskytla sa chyba. Chybové hlásenie si môžete pozrieť v konzole.

Zoznam chýb

Kód chyby	Chybové hlásenie	Popis
0023 ERR	Povinný parameter – chýba matrica	Možnosť kocky je povinná a musí byť špecifikovaná.
0005 ERR	Neznámy model „MPF30“	Hodnota možnosti -die nie je správna. Zoznam možných hodnôt nájdete v popise možnosti.
0023 ERR	Parameter – chýbajúca hodnota kocky	Možnosť kocky je zadaná bez hodnoty.
0023 ERR	Povinný parameter – chýba rodina	Možnosť pre rodiny je povinná a musí byť špecifikovaná.
0004 ERR	Neznáma čeľaď 'PolarFire®'	Možnosť rodiny nie je správna. Pozrite si zoznam možných hodnôt v popise možnosti.

………… pokračovanie
Kód chyby	Chybové hlásenie	Popis
0023 ERR	Parameter – rodina je chýbajúca hodnota	Možnosť rodiny je zadaná bez hodnoty.
0023 ERR	Povinný parameter – chýba rýchlosť	Možnosť rýchlosti je povinná a musí byť špecifikovaná.
0007 ERR	Neznáma rýchlosť '	Možnosť rýchlosti nie je správna. Pozrite si zoznam možných hodnôt v popise možnosti.
0023 ERR	Parameter – rýchlosť chýba	Možnosť rýchlosti je zadaná bez hodnoty.

Example
set_device -family {PolarFire} -die {MPF300T_ES} -speed -1
set_device -family SmartFusion 2 -die M2S090T -speed -1
9.1.3 read_verilog (Položiť otázku)
Popis
Prečítajte si Verilog file pomocou Verificu.
read_verilog [-lib ] [-režim ]filemeno>
Argumenty

Parameter	Typ	Popis
-lib	Reťazec	Zadajte knižnicu, ktorá obsahuje moduly, ktoré sa majú do knižnice pridať.
-režim	Reťazec	Zadajte štandard Verilog. Možné hodnoty sú verilog_95, verilog_2k, system_verilog_2005, system_verilog_2009, system_verilog, verilog_ams, verilog_psl, system_verilog_mfcu. Hodnoty nerozlišujú veľké a malé písmená. Predvolená hodnota je verilog_2k.
filemeno	Reťazec	Verilog file meno.

Typ návratu	Popis
0	Príkaz bol úspešný.
1	Príkaz zlyhal. Vyskytla sa chyba. Chybové hlásenie si môžete pozrieť v konzole.

Zoznam chýb

Kód chyby	Chybové hlásenie	Popis
0023 ERR	Parameter – chýba hodnota knižnice	Voľba lib je zadaná bez hodnoty.
0023 ERR	Parameter – režim chýba v hodnote	Možnosť režimu je zadaná bez hodnoty.
0015 ERR	Neznámy režim '	Zadaný režim Verilog je neznámy. Pozrite si zoznam možných režimov Verilog v popise možnosti režimu.
0023 ERR	Povinný parameter file chýba meno	Žiadny verilog file cesta je poskytnutá.
0016 ERR	Zlyhalo kvôli analyzátoru Verificu	Syntaktická chyba vo Verilogu fileAnalyzátor Verificu je možné sledovať v konzole nad chybovou správou.
0012 ERR	set_device sa nevolá	Informácie o zariadení nie sú zadané. Na popis zariadenia použite príkaz set_device.

Example
read_verilog -mode system_verilog {komponent/práca/top/top.v}
návrh_systému_verilogu_mfcu v režime read_verilog.v
9.1.4 read_vhdl (Položiť otázku)
Popis
Pridajte VHDL file do zoznamu VHDL files.
read_vhdl [-lib ] [-režim ]filemeno>
Argumenty

Parameter	Typ	Popis
-lib	—	Zadajte knižnicu, do ktorej sa má obsah pridať.
-režim	—	Určuje štandard VHDL. Predvolená hodnota je VHDL_93. Možné hodnoty sú vhdl_93, vhdl_87, vhdl_2k, vhdl_2008, vhdl_psl. Hodnoty nerozlišujú veľké a malé písmená.
filemeno	—	VHDL file meno.

Typ návratu	Popis
0	Príkaz bol úspešný.
1	Príkaz zlyhal. Vyskytla sa chyba. Chybové hlásenie si môžete pozrieť v konzole.

Zoznam chýb

Kód chyby	Chybové hlásenie	Popis
0023 ERR	Parameter – chýba hodnota knižnice	Voľba lib je zadaná bez hodnoty.
0023 ERR	Parameter – režim chýba v hodnote	Možnosť režimu je zadaná bez hodnoty.
0018 ERR	Neznámy režim '	Zadaný režim VHDL je neznámy. Pozrite si zoznam možných režimov VHDL v popise možnosti režimu.
0023 ERR	Povinný parameter file chýba meno	Žiadne VHDL file cesta je poskytnutá.
0019 ERR	Nepodarilo sa zaregistrovať invalid_path.v file	Zadaný VHDL file neexistuje alebo nemá oprávnenia na čítanie.
0012 ERR	set_device sa nevolá	Informácie o zariadení nie sú zadané. Na popis zariadenia použite príkaz set_device.

Example
read_vhdl -mód vhdl_2008 osc2dfn.vhd
read_vhdl {hdl/top.vhd}
9.1.5 set_top_level (Položiť otázku)
Popis
Zadajte názov modulu najvyššej úrovne v RTL.
nastaviť_najvyššiu_úroveň [-lib ]
Argumenty

Parameter	Typ	Popis
-lib	Reťazec	Knižnica, v ktorej sa má vyhľadať modul alebo entita najvyššej úrovne (voliteľné).
meno	Reťazec	Názov modulu alebo entity najvyššej úrovne.

Typ návratu	Popis
0	Príkaz bol úspešný.
1	Príkaz zlyhal. Vyskytla sa chyba. Chybové hlásenie si môžete pozrieť v konzole.

Zoznam chýb

Kód chyby	Chybové hlásenie	Popis
0023 ERR	Chýba povinný parameter najvyššej úrovne	Možnosť najvyššej úrovne je povinná a musí byť špecifikovaná.
0023 ERR	Parameter – chýba hodnota knižnice	Voľba lib je zadaná bez hodnôt.
0014 ERR	Nepodarilo sa nájsť najvyššiu úroveň v knižnici	Zadaný modul najvyššej úrovne nie je definovaný v poskytnutej knižnici. Na opravu tejto chyby je potrebné opraviť názov modulu najvyššej úrovne alebo knižnice.
0017 ERR	Vypracovanie zlyhalo	Chyba v procese spracovania RTL. Chybové hlásenie je možné sledovať v konzole.

Example
set_top_level {top}
set_top_level -lib hdl top
9.1.6 read_sdc (Položiť otázku)
Popis
Prečítajte si SDC file do databázy komponentov.
komponent read_sdcfilemeno>
Argumenty

Parameter	Typ	Popis
-komponent	—	Toto je povinný príznak pre príkaz read_sdc pri odvodzovaní obmedzení.
filemeno	Reťazec	Cesta k SDC file.

Typ návratu	Popis
0	Príkaz bol úspešný.
1	Príkaz zlyhal. Vyskytla sa chyba. Chybové hlásenie si môžete pozrieť v konzole.

Zoznam chýb

Kód chyby	Chybové hlásenie	Popis
0023 ERR	Povinný parameter file chýba meno.	Povinná možnosť file meno nie je uvedené.
0000 ERR	SDC file <file_path> nie je čitateľný.	Zadaný SDC file nemá oprávnenia na čítanie.
0001 ERR	Nedá sa otvoriťfile_cesta> file.	SDC file neexistuje. Cesta musí byť opravená.
0008 ERR	Chýba príkaz set_component vfile_cesta> file	Špecifikovaná zložka SDC file nešpecifikuje komponent.

Kód chyby	Chybové hlásenie	Popis
0009 ERR	<List of errors from sdc file>	SDC file obsahuje nesprávne príkazy sdc. Napríkladample, keď sa vyskytne chyba v obmedzení set_multicycle_path: Chyba pri vykonávaní príkazu read_sdc: vfile_cesta> fileChyba v príkaze set_multicycle_path: Neznámy parameter [get_cells {reg_a}].

Example
read_sdc -component {./component/work/ccc0/ccc0_0/ccc0_ccc0_0_PF_CCC.sdc}
9.1.7 read_ndc (Položiť otázku)
Popis
Prečítajte si NDC file do databázy komponentov.
komponent read_ndcfilemeno>
Argumenty

Parameter	Typ	Popis
-komponent	—	Toto je povinný príznak pre príkaz read_ndc pri odvodzovaní obmedzení.
filemeno	Reťazec	Cesta k NDC file.

Typ návratu	Popis
0	Príkaz bol úspešný.
1	Príkaz zlyhal. Vyskytla sa chyba. Chybové hlásenie si môžete pozrieť v konzole.

Zoznam chýb

Kód chyby	Chybové hlásenie	Popis
0001 ERR	Nedá sa otvoriťfile_cesta> file	NDC file neexistuje. Cesta musí byť opravená.
0023 ERR	Povinný parameter – chýba AtclParamO_.	Povinná možnosť filemeno nie je uvedené.
0023 ERR	Požadovaný parameter – chýba komponent.	Možnosť komponentu je povinná a musí byť špecifikovaná.
0000 ERR	NDC file 'file_path>' nie je čitateľný.	Špecifikovaný NDC file nemá oprávnenia na čítanie.

Example
read_ndc -komponent {komponent/práca/ccc1/ccc1_0/ccc_comp.ndc}
9.1.8 odvodenie_obmedzení (Položiť otázku)
Popis
Vytvorenie inštancie komponentu SDC filedo databázy na úrovni návrhu.
odvodiť_obmedzenia
Argumenty

Typ návratu	Popis
0	Príkaz bol úspešný.
1	Príkaz zlyhal. Vyskytla sa chyba. Chybové hlásenie si môžete pozrieť v konzole.

Zoznam chýb

Kód chyby	Chybové hlásenie	Popis
0013 ERR	Najvyššia úroveň nie je definovaná	To znamená, že modul alebo entita najvyššej úrovne nie je zadaná. Ak chcete tento problém vyriešiť, zadajte príkaz príkaz set_top_level pred príkazom derivite_constraints.

Example
odvodiť_obmedzenia
9.1.9 write_sdc (Položiť otázku)
Popis
Zapíše obmedzenie file vo formáte SDC.
write_sdcfilemeno>
Argumenty

Parameter	Typ	Popis
<filemeno>	Reťazec	Cesta k SDC file bude vygenerované. Toto je povinná možnosť. Ak file existuje, bude prepísaný.

Typ návratu	Popis
0	Príkaz bol úspešný.
1	Príkaz zlyhal. Vyskytla sa chyba. Chybové hlásenie si môžete pozrieť v konzole.

Zoznam chýb

Kód chyby	Chybové hlásenie	Popis
0003 ERR	Nedá sa otvoriťfile cesta> file.	File Cesta nie je správna. Skontrolujte, či existujú nadradené adresáre.
0002 ERR	SDC file 'file path>' nie je zapisovateľný.	Zadaný SDC file nemá oprávnenie na zápis.
0023 ERR	Povinný parameter file chýba meno.	SDC file Parameter cesta je povinný a musí byť zadaný.

Example
write_sdc „derived.sdc“
9.1.10 write_pdc (Položiť otázku)
Popis
Zapisuje fyzické obmedzenia (iba odvodzovanie obmedzení).
write_pdcfilemeno>
Argumenty

Parameter	Typ	Popis
<filemeno>	Reťazec	Cesta k PDC file bude vygenerované. Toto je povinná možnosť. Ak file Ak cesta existuje, bude prepísaná.

Typ návratu	Popis
0	Príkaz bol úspešný.
1	Príkaz zlyhal. Vyskytla sa chyba. Chybové hlásenie si môžete pozrieť v konzole.

Zoznam chýb

Kód chyby	Chybové hlásenia	Popis
0003 ERR	Nedá sa otvoriťfile cesta> file	The file Cesta nie je správna. Skontrolujte, či existujú nadradené adresáre.
0002 ERR	PDC file 'file path>' nie je zapisovateľný.	Zadaný PDC file nemá oprávnenie na zápis.
0023 ERR	Povinný parameter file chýba meno	PDC file Parameter cesta je povinný a musí byť zadaný.

Example
write_pdc „odvodený.pdc“
9.1.11 write_ndc (Položiť otázku)
Popis
Zapíše obmedzenia NDC do file.
write_ndcfilemeno>
Argumenty

Parameter	Typ	Popis
filemeno	Reťazec	Cesta k NDC file bude vygenerované. Toto je povinná možnosť. Ak file existuje, bude prepísaný.

Typ návratu	Popis
0	Príkaz bol úspešný.
1	Príkaz zlyhal. Vyskytla sa chyba. Chybové hlásenie si môžete pozrieť v konzole.

Zoznam chýb

Kód chyby	Chybové hlásenia	Popis
0003 ERR	Nedá sa otvoriťfile_cesta> file.	File Cesta nie je správna. Nadradené adresáre neexistujú.
0002 ERR	NDC file 'file_path>' nie je zapisovateľný.	Špecifikovaný NDC file nemá oprávnenie na zápis.
0023 ERR	Chýba požadovaný parameter _AtclParamO_.	NDC file Parameter cesta je povinný a musí byť zadaný.

Example
write_ndc „odvodené.ndc“
9.1.12 add_include_path (Položiť otázku)
Popis
Určuje cestu na vyhľadávanie zahrnutých položiek filepri čítaní RTL files.
add_include_path
Argumenty

Parameter	Typ	Popis
adresár	Reťazec	Určuje cestu na vyhľadávanie zahrnutých položiek filepri čítaní RTL fileTáto možnosť je povinná.

Typ návratu	Popis
0	Príkaz bol úspešný.

Typ návratu	Popis
1	Príkaz zlyhal. Vyskytla sa chyba. Chybové hlásenie si môžete pozrieť v konzole.

Zoznam chýb

Kód chyby	Chybové hlásenie	Popis
0023 ERR	Chýba povinný parameter cesta zahrnutia.	Možnosť adresára je povinná a musí byť poskytnutá.

Poznámka: Ak cesta k adresáru nie je správna, potom bude add_include_path odovzdaná bez chyby.
Príkazy read_verilog/read_vhd však zlyhajú kvôli analyzátoru Verificu.
Example
add_include_path komponent/práca/COREABC0/COREABC0_0/rtl/vlog/core

História revízií (Položiť otázku)

História revízií popisuje zmeny, ktoré boli implementované v dokumente. Zmeny sú uvedené podľa revízií, počnúc najaktuálnejšou publikáciou.

Revízia	Dátum	Popis
F	08/2024	V tejto revízii sú vykonané tieto zmeny: • Aktualizovaná časť Dodatok B – Import simulačných knižníc do simulačného prostredia.
E	08/2024	V tejto revízii sú vykonané tieto zmeny: • Aktualizovaná sekcia Overview. • Aktualizovaná sekcia Odvodený SDC File. • Aktualizovaná časť Dodatok B – Import simulačných knižníc do simulačného prostredia.
D	02/2024	Tento dokument je vydaný spolu s Libero 2024.1 SoC Design Suite bez zmien oproti verzii 2023.2. Aktualizovaná sekcia Práca s utilitou derive_constraints
C	08/2023	Tento dokument je vydaný spolu s Libero 2023.2 SoC Design Suite bez zmien oproti verzii 2023.1.
B	04/2023	Tento dokument je vydaný spolu s Libero 2023.1 SoC Design Suite bez zmien oproti verzii 2022.3.
A	12/2022	Počiatočná revízia.

Podpora mikročipu FPGA
Skupina produktov Microchip FPGA podporuje svoje produkty rôznymi podpornými službami, vrátane služieb zákazníkom, Centra technickej podpory zákazníkov, a weba celosvetové obchodné zastúpenia.
Zákazníkom odporúčame, aby pred kontaktovaním podpory navštívili online zdroje Microchip, pretože je veľmi pravdepodobné, že ich otázky už boli zodpovedané.
Kontaktujte centrum technickej podpory prostredníctvom webmiesto na www.microchip.com/support. Uveďte číslo dielu zariadenia FPGA, vyberte príslušnú kategóriu puzdra a nahrajte dizajn files pri vytváraní prípadu technickej podpory.
Obráťte sa na zákaznícky servis pre netechnickú podporu produktov, ako sú ceny produktov, aktualizácie produktov, informácie o aktualizácii, stav objednávky a autorizácia.

• Zo Severnej Ameriky zavolajte na číslo 800.262.1060
• Zo zvyšku sveta volajte na číslo 650.318.4460
• Fax, odkiaľkoľvek na svete, 650.318.8044 XNUMX XNUMX

Informácie o mikročipe
Mikročip Webstránky
Microchip poskytuje online podporu prostredníctvom nášho webmiesto na www.microchip.com/. Toto webstránka sa používa na výrobu filea informácie ľahko dostupné zákazníkom. Časť dostupného obsahu zahŕňa:

• Produktová podpora – dátové listy a errata, aplikačné poznámky a sampprogramy, dizajnové zdroje, užívateľské príručky a dokumenty hardvérovej podpory, najnovšie verzie softvéru a archivovaný softvér
• Všeobecná technická podpora – často kladené otázky (FAQ), požiadavky na technickú podporu, online diskusné skupiny, zoznam členov programu dizajnových partnerov spoločnosti Microchip
• Business of Microchip – Sprievodcovia výberom produktov a objednávaním, najnovšie tlačové správy Microchip, zoznam seminárov a podujatí, zoznamy predajných kancelárií Microchip, distribútorov a zástupcov tovární

Služba oznamovania zmeny produktu
Služba oznamovania zmien produktov spoločnosti Microchip pomáha zákazníkom udržiavať aktuálne informácie o produktoch spoločnosti Microchip. Predplatitelia dostanú e-mailové upozornenie vždy, keď sa vyskytnú zmeny, aktualizácie, revízie alebo chyby týkajúce sa konkrétnej skupiny produktov alebo vývojového nástroja, ktorý ich zaujíma. Ak sa chcete zaregistrovať, prejdite na www.microchip.com/pcn a postupujte podľa pokynov na registráciu.

Zákaznícka podpora
Používatelia produktov Microchip môžu získať pomoc prostredníctvom niekoľkých kanálov:

• Distribútor alebo zástupca
• Miestne obchodné zastúpenie
• Embedded Solutions Engineer (ESE)
• Technická podpora

Zákazníci by mali kontaktovať svojho distribútora, zástupcu alebo ESE so žiadosťou o podporu. Zákazníkom sú k dispozícii aj miestne obchodné zastúpenia. Zoznam predajných kancelárií a miest je súčasťou tohto dokumentu. Technická podpora je dostupná prostredníctvom webmiesto na adrese: www.microchip.com/support
Funkcia ochrany kódom zariadení Microchip
Všimnite si nasledujúce podrobnosti o funkcii ochrany kódu na produktoch Microchip:

• Produkty Microchip spĺňajú špecifikácie uvedené v ich konkrétnom údajovom liste Microchip.
• Spoločnosť Microchip verí, že jej rodina produktov je bezpečná, ak sa používa určeným spôsobom, v rámci prevádzkových špecifikácií a za normálnych podmienok.
• Microchip si cení a agresívne chráni svoje práva duševného vlastníctva. Pokusy o porušenie funkcií ochrany kódu produktu Microchip sú prísne zakázané a môžu porušovať zákon Digital Millennium Copyright Act.
• Ani Microchip, ani žiadny iný výrobca polovodičov nemôže zaručiť bezpečnosť svojho kódu. Ochrana kódom neznamená, že garantujeme, že výrobok je „nerozbitný“. Ochrana kódov sa neustále vyvíja. Microchip sa zaviazal neustále zlepšovať funkcie ochrany kódu našich produktov.

Právne upozornenie
Táto publikácia a informácie v nej uvedené môžu byť použité iba s produktmi Microchip, vrátane navrhovania, testovania a integrácie produktov Microchip s vašou aplikáciou. Použitie týchto informácií akýmkoľvek iným spôsobom porušuje tieto podmienky. Informácie týkajúce sa aplikácií zariadenia sú poskytované len pre vaše pohodlie a môžu byť nahradené aktualizáciami. Je vašou zodpovednosťou zabezpečiť, aby vaša aplikácia spĺňala vaše špecifikácie. Obráťte sa na miestne obchodné zastúpenie Microchip pre ďalšiu podporu alebo získajte ďalšiu podporu na www.microchip.com/en-us/support/design-help/client-support-services.
TIETO INFORMÁCIE POSKYTUJE SPOLOČNOSŤ MICROCHIP „AKO SÚ“. SPOLOČNOSŤ MICROCHIP NEPOSKYTUJE ŽIADNE PREHLÁSENIA ANI ZÁRUKY AKÉHOKOĽVEK DRUHU, ČI UŽ VÝSLOVNÉ ALEBO IMPLICITNÉ, PÍSOMNÉ ALEBO ÚSTNE, ZÁKONNÉ ALEBO INAK, TÝKAJÚCE SA INFORMÁCIÍ VRÁTANEJ, ALE NIE JE TO OBMEDZENIE AKÝCHKOĽVEK IMPLICITNÝCH ZÁRUK, NEPORUŠOVANIA, NEPORUŠOVANIA PARTNEROV TÝKAJÚCE SA JEHO STAVU, KVALITY ALEBO VÝKONU. V ŽIADNOM PRÍPADE NEBUDE MICROCHIP ZODPOVEDNÝ ZA AKÉKOĽVEK NEPRIAME, ŠPECIÁLNE, TRESTNÉ, NÁHODNÉ ALEBO NÁSLEDNÉ STRATY, ŠKODY, NÁKLADY ALEBO NÁKLADY AKÉHOKOĽVEK DRUHU SÚVISIACE S INFORMÁCIAMI ALEBO JEJ POUŽITÍM, BEZ OHĽADOM NA TOHTO SPÔSOBENIA, MOŽNOSŤ ALEBO ŠKODY SÚ PREDVÍDAJÚCE. V PLNOM ROZSAHU POVOLENOM ZÁKONOM, CELKOVÁ ZODPOVEDNOSŤ SPOLOČNOSTI MICROCHIP ZA VŠETKY NÁROKY V SÚVISLOSTI S INFORMÁCIAMI ALEBO S JEJ POUŽÍVANÍM NEPREKÁŽE VÝŠKU POPLATKOV, AK JAKÁ, KTORÉ STE ZAPLATILI PRIAMO SPOLOČNOSTI MICROCHIP ZA INFORMÁCIE
Používanie zariadení Microchip v aplikáciách na podporu života a/alebo v bezpečnostných aplikáciách je výlučne na riziko kupujúceho a kupujúci súhlasí s tým, že bude spoločnosť Microchip chrániť, odškodňovať a ochráni pred akýmikoľvek škodami, reklamáciami, súdnymi spormi alebo výdavkami vyplývajúcimi z takéhoto použitia. Pokiaľ nie je uvedené inak, v rámci žiadnych práv duševného vlastníctva spoločnosti Microchip sa neprenášajú žiadne licencie, implicitne ani inak.
Ochranné známky
Názov a logo mikročipu, logo Microchip, Adaptec, AVR, logo AVR, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maxXTouch MediaLB, megaAVR, Microsemi, logo Microsemi, MOST, logo MOST, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, logo PIC32, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, Logo SST, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron a XMEGA sú registrované ochranné známky spoločnosti Microchip Technology Incorporated v USA a ďalších krajinách.
AgileSwitch, ClockWorks, The Embedded Control Solutions Company, EtherSync, Flashtec, Hyper Speed ​​Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, logo ProASIC Plus, Quiet-Wire, SmartFusion, SyncWorld, TimeCesium, TimeHub, TimePictra, TimeProvider a ZL sú registrované ochranné známky spoločnosti Microchip Technology Incorporated v USA
Potlačenie susedného kľúča, AKS, Analog-for-the-Digital Age, Akýkoľvek kondenzátor, AnyIn, AnyOut, Augmented Switching, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoCDEM Average, MatdsPiSem. , DAM, ECAN, Espresso T1S, EtherGREEN, EyeOpen, GridTime, IdealBridge, IGaT, In-Circuit Serial Programming, ICSP, INICnet, Intelligent Paralleling, IntelliMOS, Inter-Chip Connectivity, JitterBlocker, Knob-on-Display, MaxCrypLink, max maxView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified logo, MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS 7, PowerSilicon, PowerSilicon, , QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance , Trusted Time, TSHARC, Turing, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect a ZENA sú ochranné známky spoločnosti Microchip Technology Incorporated v USA a ďalších krajinách.
SQTP je servisná značka spoločnosti Microchip Technology Incorporated v USA
Logo Adaptec, Frequency on Demand, Silicon Storage Technology a Symmcom sú registrované ochranné známky spoločnosti Microchip Technology Inc. v iných krajinách.
GestIC je registrovaná ochranná známka spoločnosti Microchip Technology Germany II GmbH & Co. KG, dcérskej spoločnosti Microchip Technology Inc., v iných krajinách.
Všetky ostatné ochranné známky uvedené v tomto dokumente sú majetkom príslušných spoločností.
2024, Microchip Technology Incorporated a jej dcérske spoločnosti. Všetky práva vyhradené.
ISBN: 978-1-6683-0183-8
Systém manažérstva kvality
Informácie o systémoch riadenia kvality spoločnosti Microchip nájdete na stránke www.microchip.com/quality.
Celosvetový predaj a servis

AMERICAS	ÁZIA/PACIFIK	ÁZIA/PACIFIK	EURÓPA
Kancelária spoločnosti 2355 West Chandler Blvd. Chandler, AZ 85224-6199 Tel: 480-792-7200 Fax: 480-792-7277 Technická podpora: www.microchip.com/support Web Adresa: www.microchip.com Atlanta Duluth, GA Tel: 678-957-9614 Fax: 678-957-1455 Austin, TX Tel: 512-257-3370 Boston Westborough, MA Tel: 774-760-0087 Fax: 774-760-0088 Chicago Itasca, IL Tel: 630-285-0071 Fax: 630-285-0075 Dallas Addison, TX Tel: 972-818-7423 Fax: 972-818-2924 Detroit Novi, MI Tel: 248-848-4000 Houston, TX Tel: 281-894-5983 Indianapolis Noblesville, IN Tel: 317-773-8323 Fax: 317-773-5453 Tel: 317-536-2380 Los Angeles Misia Viejo, CA Tel: 949-462-9523 Fax: 949-462-9608 Tel: 951-273-7800 Raleigh, NC Tel: 919-844-7510 New York, NY Tel: 631-435-6000 San Jose, CA Tel: 408-735-9110 Tel: 408-436-4270 Kanada – Toronto Tel: 905-695-1980 Fax: 905-695-2078	Austrália – Sydney Tel: 61-2-9868-6733 Čína – Peking Tel: 86-10-8569-7000 Čína – Chengdu Tel: 86-28-8665-5511 Čína – Chongqing Tel: 86-23-8980-9588 Čína – Dongguan Tel: 86-769-8702-9880 Čína – Guangzhou Tel: 86-20-8755-8029 Čína – Hangzhou Tel: 86-571-8792-8115 Čína – OAO Hong Kong Tel: 852-2943-5100 Čína – Nanjing Tel: 86-25-8473-2460 Čína – Qingdao Tel: 86-532-8502-7355 Čína – Šanghaj Tel: 86-21-3326-8000 Čína – Shenyang Tel: 86-24-2334-2829 Čína – Shenzhen Tel: 86-755-8864-2200 Čína – Suzhou Tel: 86-186-6233-1526 Čína – Wuhan Tel: 86-27-5980-5300 Čína – Xian Tel: 86-29-8833-7252 Čína – Xiamen Tel: 86-592-2388138 Čína – Ču-chaj Tel: 86-756-3210040	India – Bangalore Tel: 91-80-3090-4444 India – Naí Dillí Tel: 91-11-4160-8631 India - Pune Tel: 91-20-4121-0141 Japonsko – Osaka Tel: 81-6-6152-7160 Japonsko – Tokio Tel: 81-3-6880- 3770 Kórea – Daegu Tel: 82-53-744-4301 Kórea – Soul Tel: 82-2-554-7200 Malajzia – Kuala Lumpur Tel: 60-3-7651-7906 Malajzia – Penang Tel: 60-4-227-8870 Filipíny – Manila Tel: 63-2-634-9065 Singapur Tel: 65-6334-8870 Taiwan – Hsin Chu Tel: 886-3-577-8366 Taiwan – Kaohsiung Tel: 886-7-213-7830 Taiwan - Taipei Tel: 886-2-2508-8600 Thajsko – Bangkok Tel: 66-2-694-1351 Vietnam – Ho Či Min Tel: 84-28-5448-2100	Rakúsko – Wels Tel: 43-7242-2244-39 Fax: 43-7242-2244-393 Dánsko – Kodaň Tel: 45-4485-5910 Fax: 45-4485-2829 Fínsko – Espoo Tel: 358-9-4520-820 Francúzsko – Paríž Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Nemecko – Garching Tel: 49-8931-9700 Nemecko – Haan Tel: 49-2129-3766400 Nemecko – Heilbronn Tel: 49-7131-72400 Nemecko – Karlsruhe Tel: 49-721-625370 Nemecko – Mníchov Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Nemecko – Rosenheim Tel: 49-8031-354-560 Izrael – Hod Hasharon Tel: 972-9-775-5100 Taliansko – Miláno Tel: 39-0331-742611 Fax: 39-0331-466781 Taliansko – Padova Tel: 39-049-7625286 Holandsko – Drunen Tel: 31-416-690399 Fax: 31-416-690340 Nórsko – Trondheim Tel: 47-72884388 Poľsko – Varšava Tel: 48-22-3325737 Rumunsko – Bukurešť Tel: 40-21-407-87-50 Španielsko – Madrid Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Švédsko – Göteborg Tel: 46-31-704-60-40 Švédsko – Štokholm Tel: 46-8-5090-4654 Spojené kráľovstvo – Wokingham Tel: 44-118-921-5800 Fax: 44-118-921-5820

Dokumenty / zdroje

MICROCHIP DS00004807F Rodina PolarFire FPGA Zákaznícky tok [pdf] Používateľská príručka DS00004807F Vlastný tok FPGA rodiny PolarFire, DS00004807F, Vlastný tok FPGA rodiny PolarFire, Vlastný tok FPGA rodiny, Vlastný tok, Tok

Referencie

• Používateľská príručka