PolarFire Family FPGA Custom Flow User Guide
Libero SoC v2024.2

Fampidirana (Mametraha fanontaniana)

Ny rindrambaiko Libero System-on-Chip (SoC) dia manome tontolo iainana famolavolana Field Programmable Gate Array (FPGA). Na izany aza, mpampiasa vitsivitsy dia mety te hampiasa fitaovana synthesis sy simulation an'ny antoko fahatelo ivelan'ny tontolo Libero SoC. Afaka ampidirina ao amin'ny tontolo famolavolana FPGA izao i Libero. Amporisihina ny hampiasa Libero SoC hitantana ny fizotran'ny famolavolana FPGA manontolo.
Ity torolàlana momba ny mpampiasa ity dia mamaritra ny Custom Flow ho an'ny fitaovana PolarFire sy PolarFire SoC Family, dingana iray hampidirana an'i Libero ho ampahany amin'ny fikorianan'ny famolavolana FPGA lehibe kokoa. Supported Device Families® Ity tabilao manaraka ity dia mitanisa ireo fianakaviana fitaovana izay tohanan'ny Libero SoC. Na izany aza, ny fampahalalana sasany ato amin'ity torolalana ity dia mety ho an'ny fianakaviana fitaovana manokana ihany. Amin'ity tranga ity, ny fampahalalana toy izany dia fantatra mazava.
Tabilao 1. Fianakaviana fitaovana tohanan'ny Libero SoC

Fianakaviana fitaovana	Description
PolarFire®	Ny FPGA PolarFire dia manome hery ambany indrindra amin'ny indostria amin'ny hakitroky antonony miaraka amin'ny fiarovana sy fahatokisana miavaka.
PolarFire SoC	PolarFire SoC no SoC FPGA voalohany miaraka amin'ny kluster CPU RISC-V mirindra sy mirindra, ary subsystem fahatsiarovana L2 manapa-kevitra izay ahafahan'ny Linux® sy ny fampiharana amin'ny fotoana tena izy.

TAPITRAview (Mametraha fanontaniana)

Raha ny Libero SoC dia manome tontolo famolavolana farany amin'ny farany mba hampivelatra ny endrika SoC sy FPGA, dia manome fahafaham-po amin'ny fampandehanana synthesis sy simulation miaraka amin'ny fitaovana an'ny antoko fahatelo ivelan'ny tontolo Libero SoC ihany koa. Na izany aza, ny dingana famolavolana sasany dia tsy maintsy mijanona ao anatin'ny tontolo Libero SoC.
Ity tabilao manaraka ity dia mitanisa ireo dingana lehibe amin'ny fikorianan'ny famolavolana FPGA ary manondro ireo dingana tsy maintsy ampiasana ny Libero SoC.
Tabilao 1-1. FPGA Design Flow

Dingana Flow Design	Tsy maintsy mampiasa Libero	Description
Design Entry: HDL	tsy misy	Mampiasà fitaovana mpanonta / mpitsikilo HDL an'ny antoko fahatelo ivelan'ny Libero® SoC raha ilaina.
Fidirana amin'ny endrika: Configurators	ENY	Mamorona tetikasa Libero voalohany ho an'ny famokarana singa fototra IP catalog.
Famoronana faneriterena PDC/SDC mandeha ho azy	tsy misy	Mila HDL rehetra ny teritery avy amin'ny teritery files ary fampiasa derive_constraints rehefa atao ivelan'ny Libero SoC, araka ny voalaza ao amin'ny Appendix C—Derive Constraints.
Simulation	tsy misy	Mampiasà fitaovana hafa ivelan'ny Libero SoC, raha ilaina. Mitaky fampidinana ireo tranomboky simulation efa nomanina ho an'ny fitaovana kendrena, simulator kendrena, ary dikan-teny Libero kendrena ampiasaina amin'ny fampiharana backend.
voafintina	tsy misy	Mampiasà fitaovana hafa ivelan'ny Libero SoC raha tianao.
Fampiharana ny famolavolana: Tantano ny teritery, Angony ny lisitry ny net, ny toerana sy ny lalana (jereo ny Overview)	ENY	Mamorona tetikasa Libero faharoa ho an'ny fampiharana backend.
Fotoana sy Fanamarinana hery	ENY	Mijanòna amin'ny tetikasa Libero faharoa.
Ampifanaraho ny angona sy ny fahatsiarovana ny fanombohana famolavolana	ENY	Ampiasao ity fitaovana ity hitantana ireo karazana fahatsiarovana isan-karazany sy fanombohana famolavolana ao amin'ilay fitaovana. Mijanòna amin'ny tetikasa faharoa.
Fandaharana File TARANAKA	ENY	Mijanòna amin'ny tetikasa faharoa.

Zava-dehibe: Ianao dia tsy maintsy misintona tranomboky efa voarakitra misy ao amin'ny Tranomboky Simulation PreCompiled pejy hampiasa simulator antoko fahatelo.
Amin'ny fikorianan'ny Fabric FPGA madio, ampidiro ny endrikao amin'ny alàlan'ny HDL na fidirana schematic ary ampidiro mivantana izany
amin'ny fitaovana synthesis. Mbola tohanana ihany koa ny fandehanana. Ny FPGA PolarFire sy PolarFire SoC dia manana ny lanjany
sakana IP mafy manana fananana mitaky ny fampiasana cores de configuration (SgCores) avy amin'ny Libero SoC IP
katalaogy. Ilaina ny fikarakarana manokana ho an'ny sakana rehetra izay misy ny fiasan'ny SoC:

• PolarFire
  – PF_UPROM
  – PF_SYSTEM_SERVICES
  – PF_CCC
  – PF CLK DIV
  – PF_CRYPTO
  – PF_DRI
  – PF_INIT_MONITOR
  – PF_NGMUX
  – PF_OSC
  - RAM (TPSRAM, DPSRAM, URAM)
  – PF_SRAM_AHBL_AXI
  – PF_XCVR_ERM
  – PF_XCVR_REF_CLK
  – PF_TX_PLL
  – PF_PCIE
  – PF_IO
  – PF_IOD_CDR
  – PF_IOD_CDR_CCC
  – PF_IOD_GENERIC_RX
  – PF_IOD_GENERIC_TX
  – PF_IOD_GENERIC_TX_CCC
  – PF_RGMII_TO_GMII
  – PF_IOD_OCTAL_DDR
  – PF_DDR3
  – PF_DDR4
  – PF_LPDDR3
  – PF_QDR
  – PF_CORESMARTBERT
  – PF_TAMPER
  – PF_TVS, sy ny sisa.

Ho fanampin'ireo SgCore voatanisa teo aloha, dia misy IP malefaka DirectCore maro azo alaina ho an'ny fianakaviana fitaovana PolarFire sy PolarFire SoC ao amin'ny Libero SoC Catalog izay mampiasa ny loharanon-damba FPGA.
Ho an'ny fidirana amin'ny famolavolana, raha mampiasa ny iray amin'ireo singa teo aloha ianao, dia tsy maintsy mampiasa Libero SoC ianao amin'ny ampahany amin'ny fidirana amin'ny famolavolana (Component Configuration), fa azonao atao ny manohy ny sisa amin'ny Design Entry (fidirana HDL, sy ny sisa) ivelan'ny Libero. Mba hitantana ny fikorianan'ny famolavolana FPGA ivelan'i Libero, araho ny dingana omena ao amin'ny tohin'ity torolàlana ity.
1.1 Ny tsingerin'ny fiainan'ny singa (Mametraha fanontaniana)
Ireto dingana manaraka ireto dia mamaritra ny tsingerin'ny fiainan'ny singa SoC ary manome torolàlana momba ny fomba fitantanana ny angona.

1. Mamorona ny singa mampiasa ny configurator ao amin'ny Libero SoC. Izany dia miteraka ireto karazana data manaraka ireto:
   - HDL files
   – Fahatsiarovana files
   - Fihetseham-po sy simulation files
   - Ampahany SDC file
2. Ho an'ny HDL files, ampidiro ary ampidiro ao amin'ny endrika HDL sisa amin'ny alàlan'ny fitaovana / dingana fampidirana endrika ivelany.
3. Fanomezana fahatsiarovana files sy stimulus files amin'ny fitaovanao simulation.
4. Famatsiana Component SDC file mba hahazoana fitaovana faneriterena ho an'ny famoronana teritery. Jereo ny Appendix C—Derive Constraints raha mila fanazavana fanampiny.
5. Tsy maintsy mamorona tetikasa Libero faharoa ianao, izay hanafatranao ny netlist post-Synthesis sy ny metadata singanao, ka mamita ny fifandraisana misy eo amin'ny zavatra novokarinao sy ny fandaharanao.

1.2 Famoronana tetikasa Libero SoC (Mametraha fanontaniana)
Ny dingana famolavolana sasany dia tsy maintsy atao ao anatin'ny tontolo Libero SoC (Tabilao 1-1). Mba hamitana ireo dingana ireo dia tsy maintsy mamorona tetikasa Libero SoC roa ianao. Ny tetikasa voalohany dia ampiasaina ho an'ny famolavolana singa sy famokarana, ary ny tetikasa faharoa dia ho an'ny fampiharana ara-batana ny endrika ambony indrindra.
1.3 Fikoriana manokana (Mametraha fanontaniana)
Ity sary manaraka ity dia mampiseho:

• Libero SoC dia azo ampidirina ho ampahany amin'ny drafitra famolavolana FPGA lehibe kokoa miaraka amin'ny fitaovana synthesis sy simulation an'ny antoko fahatelo ivelan'ny tontolo Libero SoC.
• Dingana isan-karazany tafiditra amin'ny fikorianan'ny, manomboka amin'ny famoronana famolavolana sy ny fanjairana ny lalana rehetra amin'ny fandaharana ny fitaovana.
• Ny fifanakalozam-baovao (fampidirana sy fivoahana) izay tsy maintsy mitranga isaky ny dingana fikorianan'ny famolavolana.

Soso-kevitra:

1. SNVM.cfg, UPROM.cfg
2. *.mem file taranaka ho an'ny Simulation: pa4rtupromgen.exe maka UPROM.cfg ho fampidirana ary miteraka UPROM.mem.

Ireto manaraka ireto ny dingana amin'ny fomba fanao mahazatra:

1. Famoronana singa sy famokarana:
   a. Mamorona tetikasa Libero voalohany (ho toy ny Tetikasa Reference).
   b. Safidio ny Core avy amin'ny Catalog. Tsindrio indroa ny fotony mba hanomezana anarana singa ary amboary ny singa.
   Izany dia manondrana ho azy ny angona singa sy files. Miforona ihany koa ny Component Manifests. Jereo ny Component Manifests ho an'ny antsipiriany. Raha mila fanazavana fanampiny dia jereo ny Component Configuration.
2. Fenoy ny endrika RTL-nao ivelan'i Libero:
   a. Ampidiro ny singa HDL files.
   b. Ny toerana misy ny HDL files dia voatanisa ao amin'ny Component Manifests files.
3. Mamorona teritery SDC ho an'ny singa. Ampiasao ny fampiasa Derive Constraints mba hamoronana ny fe-potoana file(SDC) mifototra amin'ny:
   a. Vidin'ny HDL files
   b. SDC ny salan'isa files
   c. Mpampiasa HDL files
   Raha mila fanazavana fanampiny dia jereo ny Appendix C—Derive Constraints.
4. Fitaovana synthesis/fitaovana simulation:
   a. Mahazoa HDL files, famporisihana files, ary angona singa avy amin'ny toerana voafaritra araka ny voamarika ao amin'ny Component Manifests.
   b. Ampifanaraho sy alaivo sary an-tsaina amin'ny fitaovana an'ny antoko fahatelo ivelan'ny Libero SoC ny famolavolana.
5. Mamorona ny tetikasa Libero faharoa (Fampiharana).
6. Esory ny synthesis avy amin'ny rojo fitaovana fikorianan'ny famolavolana (Tetikasa> Tetikasan'ny tetikasa> Famoronana famolavolana> esory ny boaty fanamarinana Enable Synthesis).
7. Ampidiro ny loharano famolavolana files (post-synthesis *.vm netlist avy amin'ny fitaovana synthesis):
   - Manafatra post-synthesis *.vm netlist (File> Import> Verilog Netlist (VM) voarafitra).
   – Metadata singa *.cfg files ho an'ny uPROM sy/na sNVM.
8. Ampidiro izay singa sakana Libero SoC rehetra files. Ny sakana files dia tsy maintsy ao amin'ny *.cxz file endrika.
   Raha mila fanazavana fanampiny momba ny fomba famoronana sakana dia jereo Torolàlana momba ny fampiasana ny PolarFire Block Flow.
9. Ampidiro ny teritery famolavolana:
   - Manafatra I/O teritery files (Manager Constraints > I/OAttributes > Import).
   – Manafatra gorodona *.pdc files (Manager Constraints > Planner Floor > Import).
   – Ampidiro *.sdc famerana fotoana files (Manager Constraints > Time > Import). Import ny SDC file novokarina tamin'ny alàlan'ny fitaovana Derive Constraint.
   – Import *.ndc constrait files (Manager Constraints > NetlistAttributes > Import), raha misy.
10. -tery file ary fikambanana fitaovana
    – Ao amin'ny Constraint Manager, ampifandraiso ny *.pdc files amin'ny toerana sy lalana, ny *.sdc files ny fametrahana sy ny lalana ary ny fanamarinana ny fotoana, ary ny *.ndc files mba hanangona Netlist.
11. Fanatanterahana ny famolavolana tanteraka
    - Toerana sy lalana, hamarino ny fotoana sy ny heriny, amboary ny angon-drakitra momba ny fanombohana sy ny fahatsiarovana ary ny fandaharana file taranaka.
12. Hamarino ny famolavolana
    - Hamarino ny famolavolana amin'ny FPGA sy ny debug raha ilaina amin'ny fampiasana ny fitaovana famolavolana omena miaraka amin'ny suite design Libero SoC.

Configuration singa (Mametraha fanontaniana)

Ny dingana voalohany amin'ny fizotran'ny fomba amam-panao dia ny manamboatra ny singanao amin'ny alàlan'ny tetikasa referansa Libero (antsoina koa hoe tetikasa Libero voalohany ao amin'ny tabilao 1-1). Amin'ny dingana manaraka dia mampiasa angona avy amin'ity tetikasa fanondroana ity ianao.
Raha mampiasa singa voatanisa teo aloha ianao, eo ambanin'ny Overview amin'ny famolavolanao, tanteraho ireo dingana voalaza ato amin'ity fizarana ity.
Raha tsy mampiasa ny iray amin'ireo singa etsy ambony ianao dia azonao atao ny manoratra ny RTL anao ivelan'ny Libero ary manafatra azy mivantana ao amin'ny fitaovanao Synthesis sy Simulation. Afaka mandeha any amin'ny fizarana post-synthesis ianao ary manafatra ny netlist *.vm post-synthesis anao ao amin'ny tetik'asa fampiharana Libero farany anao (antsoina koa hoe tetikasa Libero faharoa ao amin'ny tabilao 1-1).
2.1 Fanamboarana singa mampiasa Libero (Mametraha fanontaniana)
Aorian'ny fisafidianana ireo singa tsy maintsy ampiasaina amin'ny lisitra teo aloha dia ataovy ireto dingana manaraka ireto:

1. Mamorona tetikasa Libero vaovao (Fanaovana fototra sy taranaka): Fidio ny fitaovana sy ny fianakaviana izay mikendry ny famolavolana farany anao.
2. Ampiasao ny iray na maromaro amin'ireo cores voalaza ao amin'ny Custom Flow.
   a. Mamorona SmartDesign ary amboary ny fototra irina ary apetraho ao amin'ny singa SmartDesign.
   b. Ampidiro amin'ny ambaratonga ambony ny tsimatra rehetra.
   c. Mamorona ny SmartDesign.
   d. Kitiho indroa ny fitaovana Simulate (izay misy safidy Pre-Synthesis na Post-Synthesis na Post-Layout) mba hiantsoana ilay simulator. Afaka miala amin'ny simulator ianao aorian'ny fiantsoana azy. Ity dingana ity dia miteraka ny simulation fileilaina amin'ny tetikasanao.

Soso-kevitra: ianao tsy maintsy manao an'io dingana io ianao raha te-hanahaka ny endrikao ivelan'ny Libero.
Raha mila fanazavana fanampiny dia jereo ny Simulating Your Design.
e. Tehirizo ny tetikasanao—io no tetikasanao.
2.2 Fisehoan'ny singa (Mametraha fanontaniana)
Rehefa mamorona ny singanao ianao dia misy andiana files dia novokarina ho an'ny singa tsirairay. Ny tatitry ny Component Manifest dia manazava ny fitambaran'ny files novokarina sy ampiasaina isaky ny dingana manaraka (Synthesis, Simulation, Firmware Generation, sy ny sisa). Ity tatitra ity dia manome anao ny toerana misy ny vokatra rehetra files ilaina mba hirosoana amin'ny Custom Flow. Azonao atao ny miditra amin'ny fisehoana singa ao amin'ny faritra Reports: Kitiho ny Design > Reports hanokatra ny tabilao Reports. Ao amin'ny tabilao Reports, mahita andiana manifest.txt ianao files (Efaview), iray isaky ny singa noforoninao.
Soso-kevitra: Tsy maintsy mametraka singa na môdely ho '”root”' ianao raha te hahita ny fisehoana singa file ao amin'ny tabilao Reports.
Azonao atao ihany koa ny miditra amin'ny tatitry ny manifest tsirairay files ho an'ny singa fototra tsirairay novokarina na singa SmartDesign avy amin'ny /singa/asa/ / / _manifest.txt na /singa/asa/ / _manifest.txt. Azonao atao ihany koa ny miditra amin'ny manifest file ny votoatin'ny singa tsirairay avy amin'ny tabilao Components vaovao ao Libero, izay misy ny file Ny toerana dia voalaza momba ny lahatahiry momba ny tetikasa.Mifantoha amin'ireto tatitra momba ny Component Manifest manaraka ireto:

• Raha nametraka cores ho SmartDesign ianao dia vakio ny file _manifest.txt.
• Raha namorona singa ho an'ny cores ianao dia vakio ny _manifest.txt.

Tsy maintsy mampiasa ny tatitra Component Manifests rehetra mifandraika amin'ny famolavolanao ianao. Ho an'ny exampRaha ny tetikasanao dia manana SmartDesign miaraka amin'ny singa fototra iray na maromaro napetraka ao anatiny ary mikasa ny hampiasa azy rehetra amin'ny famolavolana farany ianao, dia tsy maintsy misafidy ianao. files voatanisa ao amin'ny tatitry ny Component Manifests momba ireo singa rehetra ampiasaina amin'ny fizotran'ny famolavolanao.
2.3 Fandikana ny fisehoana Files (Mametraha fanontaniana)
Rehefa manokatra manifeste singa ianao file, mahita lalana mankany ianao files ao amin'ny tetikasa Libero anao sy ny tondro amin'ny toerana misy ny drafitra hampiasana azy ireo. Mety hahita ireto karazana manaraka ireto ianao files amin'ny manifest file:

• loharano HDL files ho an'ny fitaovana Synthesis sy Simulation rehetra
• handrisika files ho an'ny fitaovana Simulation rehetra
• -tery files

Ity manaraka ity dia ny endriky ny Component amin'ny singa fototra PolarFire.Ny karazana tsirairay file ilaina amin'ny fikorianan'ny drafitrao. Ny fizarana manaraka dia mamaritra ny fampidirana ny files avy amin'ny fisehoana mankany amin'ny fikorianan'ny famolavolanao.

Famoronana faneriterena (Mametraha fanontaniana)

Rehefa manao fandrindrana sy famokarana dia ataovy izay hanoratana/famokarana ny teritery SDC/PDC/NDC files ho an'ny famolavolana handefasana azy ireo amin'ny fitaovana Synthesis, Place-and-Route, ary Verify Time.
Ampiasao ny fitaovana Derive Constraints ivelan'ny tontolo Libero mba hamoronana teritery fa tsy hanoratra azy ireo amin'ny tanana. Raha hampiasa ny fampiasa Derive Constraint ivelan'ny tontolo Libero dia tsy maintsy:

• Famatsiana mpampiasa HDL, singa HDL, ary singa SDC teritery files
• Lazao ny maody ambony indrindra
• Lazao ny toerana hamoronana ny teritery nalaina files

Ny fetran'ny singa SDC dia hita eo ambany /singa/asa/ / / lahatahiry aorian'ny fanamafisana sy famokarana singa.
Raha mila fanazavana fanampiny momba ny fomba hamoronana teritery ho an'ny famolavolanao dia jereo ny Fanampiny C—Faneriterena.

Mamorona ny endrikao (Mametraha fanontaniana)

Ny iray amin'ireo singa fototra amin'ny Custom Flow dia ny mamela anao hampiasa synthesis avy amin'ny antoko fahatelo
fitaovana ivelan'ny Libero. Ny fomba fanao dia manohana ny fampiasana ny Synopsys SynplifyPro. Mba synthesize ny anao
tetikasa, ampiasao ity fomba manaraka ity:

1. Mamorona tetikasa vaovao ao amin'ny fitaovanao Synthesis, mikendry ny fianakaviana fitaovana mitovy, maty ary fonosana amin'ny tetikasa Libero noforoninao.
   a. Ampidiro ny RTL anao manokana filetoy ny mahazatra anao.
   b. Apetraho ho Structural Verilog (.vm) ny vokatra Synthesis.
   Soso-kevitra: Structural Verilog (.vm) no hany endrika famoahana synthesis tohanana ao amin'ny PolarFire.
2. Import Component HDL fileao amin'ny tetikasa Synthesis anao:
   a. Isaky ny Component Manifests Report: Ho an'ny tsirairay file ambanin'ny loharano HDL files ho an'ny fitaovana Synthesis sy Simulation rehetra, manafatra ny file ao amin'ny tetikasa Synthesis anao.
3. Import ny file polarfire_syn_comps.v (raha mampiasa Synopsys Synplify) avy amin'ny
   Toerana fametrahana>/data/aPA5M amin'ny tetikasa Synthesis anao.
4. Ampidiro ny SDC novokarina teo aloha file amin'ny alàlan'ny fitaovana Derived Constraint (jereo ny Appendix
   A—Sample SDC Constraints) ao amin'ny fitaovana Synthesis. Ity teritery ity file maneriterena ny fitaovana synthesis mba hahatratrarana ny fanakatonana ny fotoana miaraka amin'ny ezaka kely kokoa sy ny fanavaozana famolavolana vitsy kokoa.

Zava-dehibe: 

• Raha mikasa ny hampiasa *.sdc file mba hamerana ny Place-and-Route mandritra ny dingana fampiharana ny famolavolana dia tsy maintsy ampidirinao ao amin'ny tetikasa synthesis ity *.sdc ity. Izany dia natao mba hahazoana antoka fa tsy misy tsy mifanandrify anarana amin'ny endrika endrika ao amin'ny netlist voarindra sy ny teritery Place-and-Route mandritra ny dingana fampiharana ny dingan'ny famolavolana. Raha tsy ampidirinao ity *.sdc file Ao amin'ny dingana Synthesis, ny netlist vokarina avy amin'ny Synthesis dia mety tsy hahomby amin'ny dingana Toerana sy Lalana noho ny tsy fitovian'ny anaran-javatra.
  a. Ampidiro ao amin'ny fitaovana Synthesis ny Netlist Attributes *.ndc, raha misy.
  b. Run Synthesis.
• Ny toerana misy ny fitaovanao Synthesis dia manana ny *.vm netlist file namorona lahatsoratra Synthesis. Tsy maintsy manafatra ny netlist ao amin'ny Libero Implementation Project ianao mba hanohizana ny fizotran'ny famolavolana.

Manatsara ny endrikao (Mametraha fanontaniana)

Mba hanahafana ny famolavolanao ivelan'ny Libero (izany hoe amin'ny fampiasana ny tontolo iainanao manokana sy ny simulator), dia ataovy ireto dingana manaraka ireto:

1. Design Files:
   a. Simulation mialoha synthesis:
   • Ampidiro ao anatin'ny tetikasa simulation-nao ny RTL-nao.
   • Ho an'ny tatitry ny fisehoan-javatra tsirairay.
   – Manafatra tsirairay file ambanin'ny loharano HDL fileho an'ny fitaovana Synthesis sy Simulation rehetra ao amin'ny tetikasa simulation-nao.
   • Angony ireo filearaka ny torolalan'ny simulator anao.
   b. Simulation taorian'ny synthesis:
   • Ampidiro ao amin'ny tetikasa simulation-nao ny *.vm netlist (voaforona amin'ny Synthesizing Your Design) aorian'ny synthesis anao ary angony izany.
   c. Simulation aorian'ny fametrahana:
   • Voalohany, fenoy ny fampiharana ny drafitrao (jereo ny fampiharana ny famolavolanao). Ataovy azo antoka fa ny tetikasa Libero farany anao dia ao amin'ny fanjakana aorian'ny fametrahana.
   • Tsindrio indroa Generate BackAnnotated Files ao amin'ny varavarankely Libero Design Flow. Mamokatra roa izany files:
   /mpamorona/ / _ba.v/vhd /mpamorona/
   / _ba.sdf
   • Manafatra ireo roa ireo files ao amin'ny fitaovana simulation anao.
2. Stimulus sy Configuration files:
   a. Ho an'ny tatitra momba ny fisehoan'ny singa tsirairay:
   • Adikao daholo files eo ambanin'ny Stimulus Files ho an'ny fizarana Fitaovana Simulation rehetra mankany amin'ny lahatahiry fototry ny tetikasa Simulation anao.
   b. Ataovy azo antoka fa misy Tcl files ao amin'ny lisitra teo aloha (amin'ny dingana 2.a) dia tanterahina aloha, alohan'ny hanombohan'ny simulation.
   c. UPROM.mem: Raha mampiasa ny fototry ny UPROM amin'ny famolavolanao ianao miaraka amin'ny safidy Mampiasà votoaty ho an'ny simulation alefa ho an'ny mpanjifa fitehirizana data iray na maromaro izay tianao halaina, dia tsy maintsy mampiasa ny pa4rtupromgen azo tanterahana (pa4rtupromgen.exe amin'ny windows) ianao hamoronana ny UPROM.mem file. Ny pa4rtupromgen executable dia maka ny UPROM.cfg file ho fampidirana amin'ny alàlan'ny script Tcl file ary mamoaka ny UPROM.mem file ilaina amin'ny simulations. Ity UPROM.mem ity file tsy maintsy adika ao amin'ny lahatahiry simulation alohan'ny hazakazaka simulation. ExampNy fanehoana ny fampiasana azo tanterahana pa4rtupromgen dia omena amin'ireto dingana manaraka ireto. Ny UPROM.cfg file dia hita ao amin'ny lahatahiry /singa/asa/ / ao amin'ny tetikasa Libero izay nampiasainao hamokarana ny singa UPROM.
   d. snvm.mem: Raha mampiasa ny System Services fototra ianao amin'ny famolavolanao ary manamboatra ny tabilao sNVM ao amin'ny fototra miaraka amin'ny safidy Ampiasao ny atiny ho an'ny simulation azo ampiasaina ho an'ny mpanjifa iray na maromaro izay tianao halaina, ny snvm.mem file dia avoaka ho azy ho
   ny lahatahiry /singa/asa/ / ao amin'ny tetikasa Libero izay nampiasainao hamokarana ny singa System Services. Ity snvm.mem file tsy maintsy adika ao amin'ny lahatahiry simulation alohan'ny hazakazaka simulation.
3. Mamorona lahatahiry miasa sy sub-folder antsoina hoe simulation eo ambanin'ny lahatahiry miasa.
   Ny executable pa4rtupromgen dia manantena ny fisian'ny lahatahiry zana-tsipìka simulation ao amin'ny lahatahiry miasa ary ny script * .tcl dia apetraka ao amin'ny lahatahiry ambany simulation.
4. Adikao ny UPROM.cfg file avy amin'ny tetikasa Libero voalohany noforonina ho an'ny famokarana singa ao amin'ny lahatahiry miasa.
5. Apetaho ao anaty script *.tcl ireto baiko manaraka ireto ary apetraho ao amin'ny lahatahiry simulation noforonina tamin'ny dingana faha-3.
   Sample *.tcl ho an'ny fitaovana PolarFire sy PolarFire Soc Family hamokarana URPOM.mem file
   avy amin'ny UPROM.cfg
   set_device -fam -maty -pkg
   set_input_cfg -path
   set_sim_mem -pathFile/UPROM.mem>
   gen_sim -use_init false
   Mba hahitana ny anarana anatiny mety hampiasaina amin'ny die sy ny fonosana dia jereo ny *.prjx file amin'ny tetikasa Libero voalohany (ampiasaina amin'ny famokarana singa).
   Ny argument use_init dia tsy maintsy apetraka amin'ny false.
   Ampiasao ny baiko set_sim_mem mba hamaritana ny lalana mankany amin'ny vokatra file UPROM.mem izany
   novokarina tamin'ny fanatanterahana ny script file miaraka amin'ny pa4rtupromgen azo tanterahina.
6. Ao amin'ny baikon'ny baiko na cygwin terminal, mandehana any amin'ny lahatahiry miasa noforonina tamin'ny dingana 3.
   Fenoy ny baiko pa4rtupromgen miaraka amin'ny safidy–script ary ampidiro ao ny script *.tcl noforonina tamin'ny dingana teo aloha.
   Ho an'ny Windows
   /designer/bin/pa4rtupromgen.exe \
   –script./simulation/ .tcl
   Ho an'ny Linux:
   /bin/pa4rtupromgen
   –script./simulation/ .tcl
7. Rehefa vita soa aman-tsara ny pa4rtupromgen executable, jereo fa ny UPROM.mem file dia novokarina ao amin'ny toerana voatondro ao amin'ny baiko set_sim_mem ao amin'ny script *.tcl.
8. Raha hanao simulate ny sNVM dia kopia ny snvm.mem file avy amin'ny tetikasa Libero voalohany anao (ampiasaina amin'ny fandrindrana singa) mankany amin'ny lahatahiry simulation ambony indrindra amin'ny tetikasa simulation anao mba hampandehanana simulation (eo ivelan'ny Libero SoC). Raha hanao simulation ny votoatin'ny UPROM dia kopia ny UPROM.mem novokarina file ao amin'ny lahatahiry simulation ambony indrindra amin'ny tetikasa simulation-nao mba hampandehanana simulation (ivelan'ny Libero SoC).

Zava-dehibe: To alaivo sary an-tsaina ny fiasan'ny SoC Components, alaivo ny tranomboky simulation PolarFire efa voaomana ary ampidiro ao amin'ny tontolo simulation anao araka ny voalaza eto. Raha mila fanazavana fanampiny dia jereo ny Fanampiny B—Fampidirana ny Tranomboky Simulation ao amin'ny tontolo iainana Simulation.

Mampihatra ny endrikao (Mametraha fanontaniana)

Rehefa vita ny simulation Synthesis sy Post-Synthesis ao amin'ny tontolo iainanao dia tsy maintsy mampiasa Libero indray ianao mba hampiharana ara-batana ny famolavolanao, hampandeha ny fotoana sy ny famakafakana herinaratra, ary hamorona ny fandaharanao. file.

1. Mamorona tetikasa Libero vaovao ho an'ny fampiharana ara-batana sy ny famolavolana ny famolavolana. Ataovy azo antoka fa lasibatra ilay fitaovana mitovy amin'ny ao amin'ny tetikasa reference noforoninao tao amin'ny Component Configuration.
2. Aorian'ny famoronana tetikasa, esory ny Synthesis amin'ny rojo fitaovana ao amin'ny varavarankelin'ny Design Flow (Project > Project Settings > Design Flow > Uncheck Enable Synthesis).
3.  Ampidiro ny post-synthesis *.vm file amin'ity tetikasa ity, (File > Import > Verilog Netlist (VM) voarafitra).
   Soso-kevitra: Tsara ny mamorona rohy mankany amin'ity file, ka raha amboarinao indray ny endrikao, Libero dia mampiasa ny lisitry ny netlist taorian'ny synthesis farany indrindra.
   a. Ao amin'ny varavarankely Design Hierarchy, mariho ny anaran'ny module root.
4. Ampidiro ao amin'ny tetikasa Libero ny teritery. Ampiasao ny Constraint Manager hanafatra *.pdc/*.sdc/*.ndc constraints.
   a. Import I/O *.pdc constrait files (Manager Constraints > Attributes I/O > Import).
   b. Import Floorplanning *.pdc constrait files (Manager Constraints > Planner Floor > Import).
   c. Ampidiro *.sdc famerana fotoana files (Mpitantana teritery > fotoana > Import). Raha manana cores voatanisa ao amin'ny Overview, hiantoka ny fanafarana ny SDC file novokarina tamin'ny alàlan'ny fitaovana faneriterena.
   d. Import *.ndc faneriterena files (Manager Constraints > Attributes Netlist > Import).
5. Fepetra mifandraika Files hamolavola fitaovana.
   a. Sokafy ny Constraint Manager (Manage Constraints > Open Manage Constraints View).
   Hamarino ny boaty fanamarinana Toerana-sy-Lalan-dalana sy ny fotoana eo akaikin'ny teritery file mametraka teritery file ary fikambanana fitaovana. Ampifandraiso amin'ny Place-and-Route ny teritery *.pdc ary ny *.sdc amin'ny Fanamarinana ny toerana sy ny lalana sy ny fotoana. Ampifandraiso amin'ny *.ndc file mba hanangona Netlist.
   Soso-kevitra: Raha Ny toerana sy ny lalana dia tsy mahomby amin'ity teritery *.sdc ity file, dia ampidiro ity *.sdc ity file ny synthesis sy ny famerenana ny synthesis.
6. Kitiho ny Compile Netlist ary avy eo ny Place and Route hamita ny dingana fametrahana.
7. Ny fitaovana Configure Design Initialization Data and Memories dia ahafahanao manangana ny blocs de design, toy ny LSRAM, µSRAM, XCVR (transceiver), ary PCIe amin'ny fampiasana angona voatahiry ao amin'ny µPROM, sNVM, na fitahirizana SPI Flash ivelany tsy mety miova. Ny fitaovana dia manana tabilao manaraka hamaritana ny famaritana ny filaharana fanombohana famolavolana, ny famaritana ny mpanjifa fanombohana, ny mpanjifa data mpampiasa.
   - Kiheba fanombohana famolavolana
   - tabilao µPROM
   - tabilao sNVM
   - Tab SPI Flash
   - Tabilao RAM lamba
   Ampiasao ny kiheba ao amin'ny fitaovana hanefena ny angona sy ny fahatsiarovana fanombohana famolavolana.Rehefa vita ny fanitsiana dia tanteraho ireto dingana manaraka ireto mba hanomanana ny angona fanombohana:
   • Mamorona mpanjifa fanombohana
   • Mamorona na manondrana ny bitstream
   • Fandaharana ny fitaovana
   Raha mila fanazavana amin'ny antsipiriany momba ny fomba fampiasana ity fitaovana ity dia jereo Libero SoC Design Flow User Guide. Raha mila fanazavana fanampiny momba ny baiko Tcl ampiasaina hanamboarana tabilao isan-karazany ao amin'ny fitaovana ary mamaritra ny fikirakirana fahatsiarovana files (*.cfg), jereo Tcl Commands Reference Guide.
8. Mamorona Programming File avy amin'ity tetikasa ity ary ampiasao izany mba handrafetana ny FPGA anao.

Tovana A—Sample SDC Constraints (Mametraha fanontaniana

Libero SoC dia miteraka famerana ny fotoana SDC ho an'ny core IP sasany, toy ny CCC, OSC, Transceiver sy ny sisa. Ny fandalovana ny teritery SDC amin'ny fitaovana fandrafetana dia mampitombo ny mety hisian'ny fanakatonana ny fotoana miaraka amin'ny ezaka kely kokoa sy ny fanavaozana ny famolavolana kely kokoa. Ny lalana an-tanan-tohatra feno avy amin'ny ohatra ambony dia omena ho an'ny zavatra famolavolana rehetra voalaza ao amin'ny teritery.
7.1 SDC fetr'andro (Mametraha fanontaniana)
Ao amin'ny tetikasa fanondroana fototra Libero IP, ity teritery SDC ambony ity file dia azo alaina ao amin'ny Constraint Manager (Design Flow > Open Manage Constraint View > Fotoana > Fametrahana ny teritery).
Zava-dehibe: Jereo ITY file hametraka ny teritery SDC raha misy CCC, OSC, Transceiver, ary singa hafa ny famolavolanao. Ovao ny lalana an-tanan-tohatra feno, raha ilaina, mba hifanaraka amin'ny ambaratongan'ny famolavolanao na ampiasao ny fampiasa Derive_Constraints sy ny dingana ao amin'ny Appendix C—Derive Constraints amin'ny SDC ambaratonga singa. file.
Vonjeo ny file amin'ny anarana hafa ary manafatra ny SDC file mankany amin'ny fitaovana synthesis, Fitaovana Toerana sy Lalana, ary Fanamarinana ara-potoana, toy ny teritery SDC hafa rehetra. files.
7.1.1 Nalaina SDC File (Mametraha fanontaniana)
# Ity file dia novokarina avy amin'ny loharano SDC manaraka files:
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_CCC_C0/PF_CCC_C0_0/PF_CCC_C0_PF_CCC_C0_0_PF_CCC.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
CLK_DIV/CLK_DIV_0/CLK_DIV_CLK_DIV_0_PF_CLK_DIV.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
TRANSMIT_PLL/TRANSMIT_PLL_0/TRANSMIT_PLL_TRANSMIT_PLL_0_PF_TX_PLL.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
DMA_INITIATOR/DMA_INITIATOR_0/DMA_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
FIC0_INITIATOR/FIC0_INITIATOR_0/FIC0_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
ICICLE_MSS/ICICLE_MSS.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_PCIE_C0/PF_PCIE_C0_0/PF_PCIE_C0_PF_PCIE_C0_0_PF_PCIE.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PCIE_INITIATOR/PCIE_INITIATOR_0/PCIE_INITIATOR.sdc
# /drive/aPA5M/cores/constraints/osc_rc160mhz.sdc
# *** Izay fanovana rehetra amin'ity file ho very raha averina averina ny teritery nalaina. ***
create_clock -name {CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK} - fe-potoana 6.25
[ get_pins { CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK } ] create_clock -name {REF_CLK_PAD_P} -fe-potoana faha-10 [ get_ports { REF_CLK_PAD_P } ] create_clock -name {CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/TRANSt_xpll_0/TRANSt_xpll
DIV_CLK} - fe-potoana faha-8
[ get_pins { CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/DIV_CLK } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_pll_CPF_0/CCC_FIC_x_pll/CPF_0
OUT0} -ampitomboina_amin'ny 25 -zaraina_amin'ny 32 -loharano
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -phase 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT0 } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK_inst_C0/CCC_FIC_x_CLK/PF_0
OUT1} -ampitomboina_amin'ny 25 -zaraina_amin'ny 32 -loharano
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -phase 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT1 } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK_inst_C0/CCC_FIC_x_CLK/PF_0
OUT2} -ampitomboina_amin'ny 25 -zaraina_amin'ny 32 -loharano
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -phase 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT2 } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK_inst_C0/CCC_FIC_x_CLK/PF_0
OUT3} -ampitomboina_amin'ny 25 -zaraina_amin'ny 64 -loharano
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -phase 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT3 } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz_to_CLK_0MHz
Y_DIV} -mizara_amin'ny 2 -loharano
[ get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/A } ] [ get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80_0_MHz/CLK_DIV] set_false_path -amin'ny [ get_nets { DMA_INITIATOR_inst_0/ARESETN* } ] set_false_path -avy amin'ny [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/rdGrayCounter*/cntGray* } ] -to [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
rdPtr_s1* } ] set_false_path -avy amin'ny [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/wrGrayCounter*/cntGray* } ] -to [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
wrPtr_s1* } ] set_false_path -amin'ny [ get_nets { FIC0_INITIATOR_inst_0/ARESETN* } ] set_false_path -to [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[0] PCIE/PF_0/PCIE_C0
PCIE_1/INTERRUPT[1] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[2] PCIE/PF_PCIE_C0_0/PCIE_1/
INTERRUPT[3] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[4] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[5] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[6] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[7] PCIE/PF_PCIE_C0_0/
PCIE_1/WAKEREQ PCIE/PF_PCIE_C0_0/PCIE_1/MPERST_N } ] set_false_path -avy amin'ny [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/TL_CLK } ] set_false_path -amin'ny [ get_nets {0] Fanampiny B—Fampidirana tranomboky simulation ho any amin'ny tontolo iainana simulation (Mametraha fanontaniana)
Ny simulator default ho an'ny simulation RTL miaraka amin'ny Libero SoC dia ModelSim ME Pro.
Ny tranomboky efa nomanina ho an'ny simulator default dia misy amin'ny fametrahana Libero ao amin'ny lahatahiry /Designer/lib/modelsimpro/precompiled/vlog for® tohanan'ny fianakaviana. Libero SoC koa dia manohana ny fanontana simulators an'ny antoko fahatelo hafa an'ny ModelSim, Questasim, VCS, Xcelium
, Active HDL, ary Riviera Pro. Ampidino avy amin'ny trano famakiam-boky efa voaomana mialoha Libero SoC v12.0 sy aoriana mifototra amin'ny simulator sy ny dikan-ny.
Mitovy amin'ny tontolo Libero, run.do file tsy maintsy noforonina hanaovana simulation ivelan'ny Libero.
Mamorona run.do tsotra file izay manana baiko hanangana tranomboky ho an'ny valin'ny fanangonana, fametahana sari-tany, fanangonana ary simulation. Araho ireo dingana hamoronana run.do fototra file.

1. Mamorona tranomboky lojika hitahiry ny valin'ny fanangonana amin'ny alàlan'ny baiko vlib vlib presynth.
2. Sarintany ny anaran'ny tranomboky lojika ho any amin'ny lahatahiry famakiam-boky efa natambatra amin'ny alàlan'ny baiko vmap vmap .
3. Manangona loharano files—mampiasa baiko mpamoron-kira manokana amin'ny fiteny mba hanangonana ny famolavolana files ao amin'ny lahatahiry miasa.
   – vlog ho an'ny .v/.sv
   – vcom ho an'ny .vhd
4. Ampidiro ny famolavolana simulation amin'ny alàlan'ny baiko vsim amin'ny alàlan'ny famaritana ny anaran'ny maodely ambony indrindra.
5. Ataovy simulate ny famolavolana amin'ny alàlan'ny baiko run.
   Aorian'ny fametrahana ny famolavolana dia apetraka amin'ny zero ny fotoana simulation, ary azonao atao ny miditra ny baiko mihazakazaka hanombohana simulation.
   Ao amin'ny varavarankely transcript simulator, tanteraho ny run.do file toy ny run.do mihazakazaka ny simulation. Sample run.do file toy izao manaraka izao.

apetraho mangina ny ACTELLIBNAME PolarFire mametraka PROJECT_DIR “W:/Test/basic_test” raha toa ka
{[file misy presynth/_info]} { echo "INFO: misy presynth library simulation" } hafa
{ file mamafa -force presynth vlib presynth } vmap presynth presynth vmap PolarFire
"X:/Libero/Designer/lib/modelsimpro/precompiled/vlog/PolarFire” vlog -sv -work presynth
“${PROJECT_DIR}/hdl/top.v” vlog “+incdir+${PROJECT_DIR}/stimulus” -sv -work presynth “$
{PROJECT_DIR}/stimulus/tb.v” vsim -L PolarFire -L presynth -t 1ps presynth.tb ampio onja /tb/*
mihazakazaka 1000ns log /tb/* fivoahana

Fanampiny C—Mamoaka teritery (Mametraha fanontaniana)

Ity appendice ity dia mamaritra ny baiko Derive Constraints Tcl.
9.1 Mamoaka teritery Tcl baiko (Mametraha fanontaniana)
Ny fampiasa derive_constraints dia manampy anao hamoaka teritery avy amin'ny RTL na ny configurator ivelan'ny tontolo famolavolana Libero SoC. Mba hamoronana teritery ho an'ny famolavolanao dia mila ny mpampiasa HDL, Component HDL, ary Component Constraints ianao. files. Ny singa SDC dia voafetra files dia misy eo ambany /singa/asa/ / / lahatahiry aorian'ny fanamafisana sy famokarana singa.
Faneriterena singa tsirairay file dia misy ny baiko set_component tcl (manondro ny anaran'ny singa) sy ny lisitry ny teritery ateraky ny fanamafisana. Ny faneriterena dia noforonina mifototra amin'ny fandrindrana ary manokana ho an'ny singa tsirairay.
Exampny 9-1. Faneriterena singa File ho an'ny PF_CCC Core
Ity misy example ny a constrait singa file ho an'ny fototra PF_CCC:
set_component PF_CCC_C0_PF_CCC_C0_0_PF_CCC
# Microchip Corp.
# Daty: 2021-Oct-26 04:36:00
# famantaranandro fototra ho an'ny PLL #0
create_clock - fe-potoana 10 [ get_pins { pll_inst_0/REF_CLK_0 } ] create_generated_clock -divide_by 1 -source [ get_pins { pll_inst_0/
REF_CLK_0 } ] -phase 0 [ get_pins { pll_inst_0/OUT0 } ] Eto, ny create_clock sy ny create_generated_clock dia famerana famantaranandro sy famoahana famantaranandro tsirairay avy, izay novolavolaina mifototra amin'ny fandrindrana.
9.1.1 Miasa amin'ny derive_constraints Utility (Mametraha fanontaniana)
Mamorona teritery mamakivaky ny famolavolana ary mametraha teritery vaovao ho an'ny tranga tsirairay amin'ny singa mifototra amin'ny singa SDC nomena teo aloha. files. Ho an'ny famantaranandro fanondroan'ny CCC dia miverina amin'ny alàlan'ny famolavolana izy io mba hahitana ny loharanon'ny famantaranandro. Raha I/O ny loharano, dia apetraka amin'ny I/O ny famerana famantaranandro fanondro. Raha vokatra CCC na loharano famantaranandro hafa (ohatraample, Transceiver, oscillator), mampiasa ny famantaranandro avy amin'ny singa hafa izy ary mitatitra fampitandremana raha tsy mifanaraka ny elanelana. Ny faneriterena derive dia hanome teritery ihany koa ho an'ny macro sasany toy ny on-chip oscillators raha manana azy ireo ao amin'ny RTL-nao ianao.
Mba hanatanterahana ny fampiasa derive_constraints dia tsy maintsy manome .tcl ianao file tohan-kevitra andalana miaraka amin'ireto fampahalalana manaraka ireto amin'ny filaharana voatondro.

1. Manondro fampahalalana momba ny fitaovana amin'ny fampiasana ny fampahalalana ao amin'ny fizarana set_device.
2. Farito ny lalana mankany amin'ny RTL files mampiasa ny fampahalalana ao amin'ny fizarana read_verilog na read_vhdl.
3. Mametraha mody ambony ambony amin'ny fampiasana ny fampahalalana ao amin'ny fizarana set_top_level.
4. Farito ny lalana mankany amin'ny singa SDC files mampiasa ny fampahalalana ao amin'ny fizarana read_sdc na read_ndc.
5. Fenoy ny files mampiasa ny fampahalalana ao amin'ny fizarana derive_constraints.
6.  Lazao ny lalana mankany amin'ny teritery azo avy amin'ny SDC file mampiasa ny fampahalalana ao amin'ny fizarana write_sdc na write_pdc na write_ndc.

Exampny 9-2. Fanatanterahana sy ny votoatin'ny derive.tcl File
Ity manaraka ity dia example argument-line argument mba hanatanterahana ny derive_constraints utility.
$ /bin{64}/derive_constraints derive.tcl
Ny votoatin'ny derive.tcl file:
# Fampahalalana momba ny fitaovana
set_device -fianakaviana PolarFire -maty MPF100T -hafainganam-pandeha -1
# RTL files
read_verilog -mode system_verilog project/component/work/txpll0/
txpll0_txpll0_0_PF_TX_PLL.v
read_verilog -mode system_verilog {project/component/work/txpll0/txpll0.v}
read_verilog -mode system_verilog {project/component/work/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.v}
read_verilog -mode system_verilog {project/component/work/xcvr0/xcvr0.v}
read_vhdl -mode vhdl_2008 {project/hdl/xcvr1.vhd}
#SDC singa files
set_top_level {xcvr1}
read_sdc -component {project/component/work/txpll0/txpll0_0/
txpll0_txpll0_0_PF_TX_PLL.sdc}
read_sdc -component {project/component/work/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.sdc}
# Mampiasà baiko derive_constraint
deive_constraints
Valiny #SDC/PDC/NDC files
write_sdc {project/constraint/xcvr1_derived_constraints.sdc}
write_pdc {project/constraint/fp/xcvr1_derived_constraints.pdc}
9.1.2 fitaovana_fitaovana (Mametraha fanontaniana)
Description
Lazao ny anaran'ny fianakaviana, ny anaran'ny maty ary ny naoty haingana.
set_device -fianakaviana -maty -haingana
kevitra

fikirana	Type	Description
-fianakaviana	tady	Lazao ny anaran'ny fianakaviana. Ny sanda azo atao dia PolarFire®, PolarFire SoC.
-maty	tady	Lazao ny anaran'ny maty.
-haingana	tady	Lazao ny naoty hafaingan'ny fitaovana. Ny sanda mety dia STD na -1.

Karazana fiverenana	Description
0	Nahomby ny baiko.
1	Tsy nahomby ny baiko. Misy lesoka. Azonao atao ny mijery ny hafatra diso ao amin'ny console.

Lisitry ny lesoka

Error Code	Hafatra diso	Description
ERR0023	Parameter ilaina—tsy hita ny maty	Ny safidy ho faty dia tsy maintsy atao ary tsy maintsy voafaritra.
ERR0005	'MPF30' maty tsy fantatra	Tsy marina ny sandan'ny safidy -die. Jereo ny lisitry ny sanda mety amin'ny famaritana safidy.
ERR0023	Parameter—tsy misy sandany ny maty	Ny safidy maty dia voafaritra tsy misy vidiny.
ERR0023	Parameter ilaina—tsy hita ny fianakaviana	Ny safidy ho an'ny fianakaviana dia tsy maintsy atao ary tsy maintsy voafaritra.
ERR0004	Fianakaviana tsy fantatra 'PolarFire®'	Tsy mety ny safidin'ny fianakaviana. Jereo ny lisitry ny sanda mety amin'ny famaritana safidy.

… … tohiny
Error Code	Hafatra diso	Description
ERR0023	Parameter—tsy misy sanda ny fianakaviana	Ny safidy fianakaviana dia voafaritra tsy misy vidiny.
ERR0023	Paramètre ilaina—tsy hita ny hafainganam-pandeha	Ny safidy hafainganam-pandeha dia tsy maintsy atao ary tsy maintsy voafaritra.
ERR0007	Haingana tsy fantatra' '	Tsy mety ny safidy hafainganam-pandeha. Jereo ny lisitry ny sanda mety amin'ny famaritana safidy.
ERR0023	Parameter—tsy misy sandany ny hafainganam-pandeha	Ny safidy hafainganam-pandeha dia voafaritra tsy misy vidiny.

Example
set_device -family {PolarFire} -maty {MPF300T_ES} -speed -1
set_device -fianakaviana SmartFusion 2 -maty M2S090T -hafainganam-pandeha -1
9.1.3 read_verilog (Mametraha fanontaniana)
Description
Vakio ny Verilog file mampiasa Verific.
read_verilog [-lib ] [-mody ]fileanarana>
kevitra

fikirana	Type	Description
-lib	tady	Lazao ny tranomboky misy ireo môdely ampidirina ao amin'ny tranomboky.
-mody	tady	Lazao ny fenitra Verilog. Ny sanda azo atao dia verilog_95, verilog_2k, system_verilog_2005, system_verilog_2009, system_verilog, verilog_ams, verilog_psl, system_verilog_mfcu. Ny soatoavina dia tsy misy dikany. Ny default dia verilog_2k.
fileanarana	tady	Verilog file anarana.

Karazana fiverenana	Description
0	Nahomby ny baiko.
1	Tsy nahomby ny baiko. Misy lesoka. Azonao atao ny mijery ny hafatra diso ao amin'ny console.

Lisitry ny lesoka

Error Code	Hafatra diso	Description
ERR0023	Parameter—lib dia tsy misy sandany	Ny safidy lib dia voafaritra tsy misy vidiny.
ERR0023	Parameter-mode tsy misy sandany	Ny safidy maody dia voafaritra tsy misy sandany.
ERR0015	Fomba tsy fantatra' '	Tsy fantatra ny fomba verilog voatondro. Jereo ny lisitr'ireo fomba azo atao verilog ao amin'ny—famaritana safidy.
ERR0023	Parameter ilaina file anarana tsy hita	Tsy misy verilog file lalana no omena.
ERR0016	Tsy nahomby noho ny parser an'i Verific	Error syntax ao amin'ny verilog file. Ny parser Verific dia azo jerena ao amin'ny console eo ambonin'ny hafatra diso.
ERR0012	set_device dia tsy antsoina	Tsy voalaza ny mombamomba ny fitaovana. Ampiasao ny baiko set_device hamaritana ny fitaovana.

Example
read_verilog -mode system_verilog {component/work/top/top.v}
read_verilog -mode system_verilog_mfcu design.v
9.1.4 read_vhdl (Mametraha fanontaniana)
Description
Manampia VHDL file ao amin'ny lisitry ny VHDL files.
read_vhdl [-lib ] [-mody ]fileanarana>
kevitra

fikirana	Type	Description
-lib	—	Lazao ny tranomboky izay tsy maintsy anampiana ny atiny.
-mody	—	Mamaritra ny fenitra VHDL. Ny default dia VHDL_93. Ny sanda mety dia vhdl_93, vhdl_87, vhdl_2k, vhdl_2008, vhdl_psl. Ny soatoavina dia tsy misy dikany.
fileanarana	—	VHDL file anarana.

Karazana fiverenana	Description
0	Nahomby ny baiko.
1	Tsy nahomby ny baiko. Misy lesoka. Azonao atao ny mijery ny hafatra diso ao amin'ny console.

Lisitry ny lesoka

Error Code	Hafatra diso	Description
ERR0023	Parameter—lib dia tsy misy sandany	Ny safidy lib dia voafaritra tsy misy vidiny.
ERR0023	Parameter-mode tsy misy sandany	Ny safidy maody dia voafaritra tsy misy sandany.
ERR0018	Fomba tsy fantatra' '	Tsy fantatra ny maody VHDL voatondro. Jereo ny lisitry ny fomba mety ho VHDL amin'ny-mode famaritana safidy.
ERR0023	Parameter ilaina file anarana tsy hita	Tsy misy VHDL file lalana no omena.
ERR0019	Tsy afaka misoratra anarana invalid_path.v file	Ny VHDL voafaritra file tsy misy na tsy manana fahazoan-dàlana mamaky.
ERR0012	set_device dia tsy antsoina	Tsy voalaza ny mombamomba ny fitaovana. Ampiasao ny baiko set_device hamaritana ny fitaovana.

Example
read_vhdl -mode vhdl_2008 osc2dfn.vhd
read_vhdl {hdl/top.vhd}
9.1.5 set_top_level (Mametraha fanontaniana)
Description
Ampidiro ny anaran'ny maodely ambony indrindra amin'ny RTL.
set_top_level [-lib ]
kevitra

fikirana	Type	Description
-lib	tady	Ny tranomboky hikaroka ny maody na sampan-draharaha ambony indrindra (tsy voatery).
anarana	tady	Ny maody ambony na ny anaran'ny orinasa.

Karazana fiverenana	Description
0	Nahomby ny baiko.
1	Tsy nahomby ny baiko. Misy lesoka. Azonao atao ny mijery ny hafatra diso ao amin'ny console.

Lisitry ny lesoka

Error Code	Hafatra diso	Description
ERR0023	Tsy hita ny mari-pamantarana ambony indrindra	Ny safidy ambony indrindra dia tsy maintsy atao ary tsy maintsy voafaritra.
ERR0023	Parameter—lib dia tsy misy sandany	Ny safidy lib dia voafaritra tsy misy sanda.
ERR0014	Tsy nahita ambaratonga ambony ao amin'ny tranomboky	Tsy voafaritra ao amin'ny tranomboky nomena ny maodely ambony indrindra. Mba hamahana ity hadisoana ity dia tsy maintsy ahitsy ny maody ambony na ny anaran'ny tranomboky.
ERR0017	Tsy nahomby ny famelabelarana	Hadisoana amin'ny fizotran'ny famelabelarana RTL. Ny hafatra diso dia azo jerena avy amin'ny console.

Example
set_top_level {ambony}
set_top_level -lib hdl ambony
9.1.6 read_sdc (Mametraha fanontaniana)
Description
Vakio ny SDC file ao amin'ny database component.
read_sdc -componentfileanarana>
kevitra

fikirana	Type	Description
- singa	—	Ity dia saina tsy maintsy atao amin'ny baiko read_sdc rehefa mahazo teritery isika.
fileanarana	tady	Ny lalana mankany amin'ny SDC file.

Karazana fiverenana	Description
0	Nahomby ny baiko.
1	Tsy nahomby ny baiko. Misy lesoka. Azonao atao ny mijery ny hafatra diso ao amin'ny console.

Lisitry ny lesoka

Error Code	Hafatra diso	Description
ERR0023	Parameter ilaina file tsy hita ny anarana.	Ny safidy tsy maintsy atao file tsy voalaza ny anarana.
ERR0000	SDC file <file_path> dia tsy azo vakina.	Ny vidiny sy ny fotoana nitarika ny SDC file tsy manana fahazoan-dàlana mamaky.
ERR0001	Tsy afaka misokatrafile_lalana> file.	Vidin'ny SDC file tsy misy. Tsy maintsy ahitsy ny lalana.
ERR0008	Tsy misy baiko set_component aofile_lalana> file	Ny singa fototra amin'ny SDC file tsy mamaritra ny singa.

Error Code	Hafatra diso	Description
ERR0009	<List of errors from sdc file>	Vidin'ny SDC file misy baiko sdc diso. Ho an'ny example, rehefa misy lesoka ao amin'ny set_multicycle_path constraint: Error teo am-panatanterahana ny command read_sdc: infile_lalana> file: Hadisoana ao amin'ny baiko set_multicycle_path: Parameter tsy fantatra [get_cells {reg_a}].

Example
read_sdc -component {./component/work/ccc0/ccc0_0/ccc0_ccc0_0_PF_CCC.sdc}
9.1.7 read_ndc (Mametraha fanontaniana)
Description
Vakio ny NDC file ao amin'ny database component.
read_ndc -componentfileanarana>
kevitra

fikirana	Type	Description
- singa	—	Ity dia saina tsy maintsy atao amin'ny baiko read_ndc rehefa mahazo teritery isika.
fileanarana	tady	Ny lalana mankany amin'ny NDC file.

Karazana fiverenana	Description
0	Nahomby ny baiko.
1	Tsy nahomby ny baiko. Misy lesoka. Azonao atao ny mijery ny hafatra diso ao amin'ny console.

Lisitry ny lesoka

Error Code	Hafatra diso	Description
ERR0001	Tsy afaka misokatrafile_lalana> file	Ny NDC file tsy misy. Tsy maintsy ahitsy ny lalana.
ERR0023	Paramètre ilaina—AtclParamO_ tsy hita.	Ny safidy tsy maintsy atao filetsy voalaza ny anarana.
ERR0023	Paramètre ilaina—tsy misy singa.	Ny safidy singa dia tsy maintsy atao ary tsy maintsy voafaritra.
ERR0000	NDC file 'file_path>' dia tsy azo vakina.	Ny lanjany ambony indrindra an'ny NDC file tsy manana fahazoan-dàlana mamaky.

Example
read_ndc -component {component/work/ccc1/ccc1_0/ccc_comp.ndc}
9.1.8 derive_constraints (Mametraha fanontaniana)
Description
Ampidiro ny singa SDC files ao amin'ny angon-drakitra ambaratongam-drafitra.
deive_constraints
kevitra

Karazana fiverenana	Description
0	Nahomby ny baiko.
1	Tsy nahomby ny baiko. Misy lesoka. Azonao atao ny mijery ny hafatra diso ao amin'ny console.

Lisitry ny lesoka

Error Code	Hafatra diso	Description
ERR0013	Tsy voafaritra ny ambaratonga ambony	Midika izany fa tsy voafaritra ny maody na sampana ambony indrindra. Mba hamahana an'ity antso ity dia alefaso ny set_top_level baiko alohan'ny baiko derive_constraints.

Example
deive_constraints
9.1.9 write_sdc (Mametraha fanontaniana)
Description
Manoratra teritery file amin'ny endrika SDC.
write_sdcfileanarana>
kevitra

fikirana	Type	Description
<fileanarana>	tady	Ny lalana mankany amin'ny SDC file dia hateraka. Ity dia safidy tsy maintsy atao. Raha ny file misy, dia hosoloina.

Karazana fiverenana	Description
0	Nahomby ny baiko.
1	Tsy nahomby ny baiko. Misy lesoka. Azonao atao ny mijery ny hafatra diso ao amin'ny console.

Lisitry ny lesoka

Error Code	Hafatra diso	Description
ERR0003	Tsy afaka misokatrafile lalana> file.	File tsy marina ny lalana. Jereo raha misy ny lahatahiry ray aman-dreny.
ERR0002	SDC file 'file lalana>' dia tsy azo soratana.	Ny vidiny sy ny fotoana nitarika ny SDC file tsy manana alalana hanoratra.
ERR0023	Parameter ilaina file tsy hita ny anarana.	Vidin'ny SDC file lalana dia safidy tsy maintsy atao ary tsy maintsy voafaritra.

Example
write_sdc "derived.sdc"
9.1.10 write_pdc (Mametraha fanontaniana)
Description
Manoratra teritery ara-batana (Derive Constraints ihany).
write_pdcfileanarana>
kevitra

fikirana	Type	Description
<fileanarana>	tady	Ny lalana mankany amin'ny PDC file dia hateraka. Ity dia safidy tsy maintsy atao. Raha ny file misy lalana dia hosoloina.

Karazana fiverenana	Description
0	Nahomby ny baiko.
1	Tsy nahomby ny baiko. Misy lesoka. Azonao atao ny mijery ny hafatra diso ao amin'ny console.

Lisitry ny lesoka

Error Code	Hafatra diso	Description
ERR0003	Tsy afaka misokatrafile lalana> file	ny file tsy marina ny lalana. Jereo raha misy ny lahatahiry ray aman-dreny.
ERR0002	PDC file 'file path>' dia tsy azo soratana.	Ny PDC voafaritra file tsy manana alalana hanoratra.
ERR0023	Parameter ilaina file anarana tsy hita	Ny PDC file lalana dia safidy tsy maintsy atao ary tsy maintsy voafaritra.

Example
write_pdc "derived.pdc"
9.1.11 write_ndc (Mametraha fanontaniana)
Description
Manoratra teritery NDC ho a file.
write_ndcfileanarana>
kevitra

fikirana	Type	Description
fileanarana	tady	Ny lalana mankany amin'ny NDC file dia hateraka. Ity dia safidy tsy maintsy atao. Raha ny file misy, dia hosoloina.

Karazana fiverenana	Description
0	Nahomby ny baiko.
1	Tsy nahomby ny baiko. Misy lesoka. Azonao atao ny mijery ny hafatra diso ao amin'ny console.

Lisitry ny lesoka

Error Code	Hafatra diso	Description
ERR0003	Tsy afaka misokatrafile_lalana> file.	File tsy marina ny lalana. Tsy misy ny lahatahiry ray aman-dreny.
ERR0002	NDC file 'file_path>' dia tsy azo soratana.	Ny lanjany ambony indrindra an'ny NDC file tsy manana alalana hanoratra.
ERR0023	Tsy ampy ny parameter ilaina _AtclParamO_.	Ny NDC file lalana dia safidy tsy maintsy atao ary tsy maintsy voafaritra.

Example
write_ndc "derived.ndc"
9.1.12 add_include_path (Mametraha fanontaniana)
Description
Manondro lalana iray hahitana fikarohana files rehefa mamaky RTL files.
add_include_path
kevitra

fikirana	Type	Description
lahatahiry	tady	Manondro lalana iray hahitana fikarohana files rehefa mamaky RTL files. Ity safidy ity dia tsy maintsy atao.

Karazana fiverenana	Description
0	Nahomby ny baiko.

Karazana fiverenana	Description
1	Tsy nahomby ny baiko. Misy lesoka. Azonao atao ny mijery ny hafatra diso ao amin'ny console.

Lisitry ny lesoka

Error Code	Hafatra diso	Description
ERR0023	Ny paramètre ilaina dia misy lalana tsy hita.	Ny safidy lahatahiry dia tsy maintsy omena ary tsy maintsy omena.

Fanamarihana: Raha tsy mety ny lalan'ny lahatahiry, avy eo dia handalo tsy misy hadisoana ny add_include_path.
Na izany aza, ny baiko read_verilog/read_vhd dia tsy hahomby noho ny parser Verific.
Example
add_include_path component/work/COREABC0/COREABC0_0/rtl/vlog/core

Tantara fanavaozana (Mametraha fanontaniana)

Ny tantaran'ny fanavaozana dia mamaritra ny fanovana nampiharina tao amin'ny antontan-taratasy. Ny fanovana dia voatanisa amin'ny fanavaozana, manomboka amin'ny famoahana farany indrindra.

fanitsiana	Daty	Description
F	08/2024	Ireto fanovana manaraka ireto dia atao amin'ity fanavaozana ity: • Fizarana nohavaozina Fanampiny B—Fampidirana ny Tranombokin'ny Simulation ao amin'ny tontolo iainana Simulation.
E	08/2024	Ireto fanovana manaraka ireto dia atao amin'ity fanavaozana ity: • Fizarana nohavaozina Overview. • fizarana nohavaozina avy amin'ny SDC File. • Fizarana nohavaozina Fanampiny B—Fampidirana ny Tranombokin'ny Simulation ao amin'ny tontolo iainana Simulation.
D	02/2024	Ity antontan-taratasy ity dia navoaka miaraka amin'ny Libero 2024.1 SoC Design Suite tsy misy fiovana amin'ny v2023.2. Fizarana nohavaozina Miara-miasa amin'ny derive_constraints Utility
C	08/2023	Ity antontan-taratasy ity dia navoaka miaraka amin'ny Libero 2023.2 SoC Design Suite tsy misy fiovana amin'ny v2023.1.
B	04/2023	Ity antontan-taratasy ity dia navoaka miaraka amin'ny Libero 2023.1 SoC Design Suite tsy misy fiovana amin'ny v2022.3.
A	12/2022	Fanitsiana voalohany.

Fanohanana Microchip FPGA
Ny vondrona vokatra Microchip FPGA dia manohana ny vokatra amin'ny serivisy fanohanana isan-karazany, ao anatin'izany ny Serivisy mpanjifa, Foibe Fanohanana ara-teknika ho an'ny mpanjifa, a webtranokala, ary biraon'ny varotra maneran-tany.
Ny mpanjifa dia soso-kevitra hitsidika loharano an-tserasera Microchip alohan'ny hifandraisana amin'ny fanohanana satria azo inoana fa efa voavaly ny fanontaniany.
Mifandraisa amin'ny foibe fanohanana ara-teknika amin'ny alàlan'ny website at www.microchip.com/support. Lazao ny laharan'ny Ampahan'ny fitaovana FPGA, safidio ny sokajy tranga mety, ary ampidiro ny endrika files raha mamorona tranga fanohanana ara-teknika.
Mifandraisa amin'ny Sampan-draharahan'ny Mpanjifa ho an'ny fanohanana vokatra tsy ara-teknika, toy ny vidin'ny vokatra, ny fanavaozana ny vokatra, ny vaovao farany, ny toetry ny kaomandy ary ny fanomezan-dàlana.

• Avy any Amerika Avaratra, antsoy ny 800.262.1060
• Avy amin'ny tontolo hafa, antsoy ny 650.318.4460
• Fax, na aiza na aiza manerana izao tontolo izao, 650.318.8044

Microchip Information
Ny Microchip Webtoerana
Microchip dia manome fanohanana an-tserasera amin'ny alàlan'ny anay website at www.microchip.com/. izany website no ampiasaina hanaovana files sy fampahalalana mora azon'ny mpanjifa. Ny sasany amin'ireo atiny misy dia ahitana:

• Fanohanana ny vokatra - Taratasy angon-drakitra sy fahadisoana, naoty fampiharana ary sampny programa, loharanon-drafitra, torolalana ho an'ny mpampiasa sy antontan-taratasy fanohanana fitaovana, famoahana rindrambaiko farany ary rindrambaiko voatahiry
• Fanohanana ara-teknika ankapobeny - Fanontaniana apetraka matetika (FAQs), fangatahana fanohanana ara-teknika, vondrona fifanakalozan-kevitra an-tserasera, lisitry ny mpikambana ao amin'ny programa mpiara-miombon'antoka Microchip
• Orinasa momba ny Microchip - Mpifidy vokatra sy torolàlana famandrihana, famoahana gazety Microchip farany, lisitry ny seminera sy hetsika, lisitry ny birao fivarotana Microchip, mpaninjara ary solontenan'ny orinasa

Serivisy fampandrenesana fanovana vokatra
Ny serivisy fampandrenesana fanovana ny vokatra an'ny Microchip dia manampy amin'ny fitazonana ny mpanjifa amin'ny vokatra Microchip. Hahazo fampandrenesana mailaka ny mpanjifa isaky ny misy fiovana, fanavaozana, fanavaozana na fahadisoana mifandraika amin'ny fianakaviana vokatra voafaritra na fitaovana fampandrosoana mahaliana. Raha te hisoratra anarana dia mandehana any www.microchip.com/pcn ary araho ny torolàlana momba ny fisoratana anarana.

Fanohanana ny mpanjifa
Ireo mpampiasa ny vokatra Microchip dia afaka mahazo fanampiana amin'ny alàlan'ny fantsona maromaro:

• Mpizara na solontena
• Biraon'ny varotra eo an-toerana
• Embedded Solutions Engineer (ESE)
• Tohana ara-teknika

Ny mpanjifa dia tokony hifandray amin'ny mpaninjara, solontenany na ESE ho fanohanana. Misy ihany koa ny birao fivarotana eo an-toerana hanampy ny mpanjifa. Ny lisitr'ireo biraon'ny varotra sy toerana dia tafiditra ao anatin'ity antontan-taratasy ity. Ny fanohanana ara-teknika dia azo alaina amin'ny alàlan'ny webtranokala amin'ny: www.microchip.com/support
Fitaovana fiarovana amin'ny kaody microchip
Mariho ireto antsipiriany manaraka momba ny fiarovana ny code amin'ny vokatra Microchip:

• Ny vokatra microchip dia mahafeno ny fepetra voarakitra ao amin'ny takelaka data Microchip manokana.
• Mino ny Microchip fa azo antoka ny fianakavian'ny vokatra rehefa ampiasaina amin'ny fomba nokasaina, ao anatin'ny fepetra fiasana ary ao anatin'ny toe-javatra mahazatra.
• Manome lanja ny microchip ary miaro amin'ny fomba mahery vaika ny zon'ny fananana ara-tsaina. Voarara tanteraka ny fikasana handika ny fepetra fiarovana ny kaody amin'ny vokatra Microchip ary mety handika ny lalàna mifehy ny zon'ny Arivo Taona Digital.
• Na ny Microchip na ny mpanamboatra semiconductor hafa dia tsy afaka miantoka ny fiarovana ny code. Ny fiarovana ny kaody dia tsy midika fa miantoka ny vokatra ho "tsy vaky". Mivoatra hatrany ny fiarovana ny kaody. Microchip dia manolo-tena hanatsara hatrany ny fiarovana ny kaody amin'ny vokatray.

Fampandrenesana ara-dalàna
Ity famoahana ity sy ny fampahalalana ato dia tsy azo ampiasaina afa-tsy amin'ny vokatra Microchip, ao anatin'izany ny famolavolana, ny fitsapana ary ny fampidirana ny vokatra Microchip amin'ny fampiharanao. Ny fampiasana ity fampahalalana ity amin'ny fomba hafa dia mandika ireo fepetra ireo. Ny fampahalalam-baovao momba ny rindranasa amin'ny fitaovana dia omena ho an'ny fanamorana anao fotsiny ary mety hosoloina fanavaozana. Anjaranao ny miantoka fa mifanaraka amin'ny fepetra takianao ny fampiharanao. Mifandraisa amin'ny birao fivarotana Microchip eo an-toerana raha mila fanohanana fanampiny na, mahazo fanohanana fanampiny amin'ny www.microchip.com/en-us/support/design-help/client-support-services.
MICROCHIP "AS IS" no omen'ity fampahalalana ity. MICROCHIP TSY MISY MANAO FAHAFANTARANA NA ANARANA NA INONA NA INONA NA TSY MISY NA TSY MAINTSY, VOASORATRA NA AM-BAVANA, STATORY NA HAFA, Mifandraisa amin'ny fampahafantarana ao anatin'izany fa tsy voafetra ho an'izay rehetra antoka voatanisa amin'ny tsy fisian'ny famatsiam-bola, ny famatsiam-bola, ny famatsiam-bola. WARRANTY Mifandray amin'ny toe-javatra misy azy, na amin'ny kalitaony na amin'ny asany. Na ahoana na ahoana, ny microchip dia tsy ho tompon'andraikitra amin'ny zava-drehetra, na inona na inona, na inona na inona, na inona na inona mifandraika amin'ny fampahalalana na ny fampiasana azy, na inona na inona antony, na inona na inona mitranga, na inona na inona mitranga. VOALOHANY VOALOHANY NY POSSIBILITY NA NY FAHATSIAROVANA. HATRAMIN'NY FEPETRA FENO AVERIN'NY LALANA, TSY MIHOATRA NY VON'NY SARAM-DARA, RAHA MISY, NALOHA MICROCHIP REHETRA AMIN'NY FITAKIANA REHETRA AMIN'NY FOMBA NAHAFANTARANA NA NY FAMPIASANA IZANY.
Ny fampiasana fitaovana Microchip amin'ny fampandehanana fiainana sy/na fiarovana dia atahoran'ny mpividy, ary ny mpividy dia manaiky ny hiaro, hanome onitra ary hitazona Microchip tsy mampidi-doza amin'ny fahavoazana rehetra, fitakiana, fitoriana, na fandaniana vokatry ny fampiasana izany. Tsy misy fahazoan-dàlana ampitaina, an-kolaka na amin'ny fomba hafa, eo ambanin'ny zon'ny fananana ara-tsaina Microchip raha tsy misy filazana hafa.
famantarana
Ny anarana sy ny logo Microchip, ny logo Microchip, Adaptec, AVR, logo AVR, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStylus, maXTouch MediaLB, megaAVR, Microsemi, Microsemi logo, MOST, MOST logo, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32 logo, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST Logo, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron, ary XMEGA dia marika voasoratra anarana an'ny Microchip Technology Incorporated any Etazonia sy any amin'ny firenena hafa.
AgileSwitch, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed ​​Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, ProASIC Plus logo, Quiet-Wire, SmartFusion, SyncWorld, TimeCesium, TimeHub, TimePictra, TimeProvider, ary ZL dia marika voasoratra anarana an'ny Microchip Technology Incorporated any Etazonia
Fanafoanana fanalahidy mifanila, AKS, Analog-for-the-Digital Age, Any Capacitor, AnyIn, AnyOut, Augmented Switching, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net Matching Dynamic , DAM, ECAN, Espresso T1S, EtherGREEN, EyeOpen, GridTime, IdealBridge, IGaT, In-Circuit Serial Programming, ICSP, INICnet, Intelligent Parallèle, IntelliMOS, Inter-Chip Connectivity, JitterBlocker, Knob-on-Display, MarginLink, maxC maxView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified logo, MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS 7, PowerSmart, PureSilicon , QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Fiaretana tanteraka , Fotoana azo itokisana, TSHARC, Turing, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect, ary ZENA dia marika famantarana ny Microchip Technology Incorporated any Etazonia sy any amin'ny firenena hafa.
SQTP dia marika serivisy an'ny Microchip Technology Incorporated any Etazonia
Ny logo Adaptec, Frequency on Demand, Silicon Storage Technology, ary Symmcom dia marika voasoratra anarana an'ny Microchip Technology Inc. any amin'ny firenena hafa.
GestIC dia marika voasoratra anarana an'ny Microchip Technology Germany II GmbH & Co. KG, sampan'ny Microchip Technology Inc., any amin'ny firenena hafa.
Ny marika hafa rehetra voalaza eto dia fananan'ny orinasa tsirairay avy.
2024, Microchip Technology Incorporated sy ny sampany. Zo rehetra voatokana.
ISBN: 978-1-6683-0183-8
Rafitra fitantanana kalitao
Raha mila fanazavana momba ny Microchip's Quality Management Systems, tsidiho azafady www.microchip.com/quality.
Varotra sy Serivisy maneran-tany

Amerika	ASIA/PACIFIC	ASIA/PACIFIC	Eoropa
Biraon'ny orinasa 2355 West Chandler Blvd. Chandler, AZ 85224-6199 Tel: 480-792-7200 Fax: 480-792-7277 Tohana ara-teknika: www.microchip.com/support Web Adiresy: www.microchip.com Atlanta Duluth, NY Tel: 678-957-9614 Fax: 678-957-1455 Austin, TX Tel: 512-257-3370 Boston Westborough, NY Tel: 774-760-0087 Fax: 774-760-0088 Chicago Itasca, IL Tel: 630-285-0071 Fax: 630-285-0075 Dallas Addison, TX Tel: 972-818-7423 Fax: 972-818-2924 Detroit Novi, MI Tel: 248-848-4000 Houston, TX Tel: 281-894-5983 Indianapolis Noblesville, NY Tel: 317-773-8323 Fax: 317-773-5453 Tel: 317-536-2380 Los Angeles Mission Viejo, CA Tel: 949-462-9523 Fax: 949-462-9608 Tel: 951-273-7800 Raleigh, NC Tel: 919-844-7510 New York, NY Tel: 631-435-6000 San Jose, CA Tel: 408-735-9110 Tel: 408-436-4270 Kanada - Toronto Tel: 905-695-1980 Fax: 905-695-2078	Aostralia - Sydney Tel: 61-2-9868-6733 Sina - Beijing Tel: 86-10-8569-7000 Shina - Chengdu Tel: 86-28-8665-5511 Sina - Chongqing Tel: 86-23-8980-9588 Sina - Dongguan Tel: 86-769-8702-9880 Sina - Guangzhou Tel: 86-20-8755-8029 Sina - Hangzhou Tel: 86-571-8792-8115 Shina - Hong Kong SAR Tel: 852-2943-5100 Sina - Nanjing Tel: 86-25-8473-2460 Sina - Qingdao Tel: 86-532-8502-7355 Sina - Shanghai Tel: 86-21-3326-8000 Shina - Shenyang Tel: 86-24-2334-2829 Sina - Shenzhen Tel: 86-755-8864-2200 Sina - Suzhou Tel: 86-186-6233-1526 Sina - Wuhan Tel: 86-27-5980-5300 China - Xian Tel: 86-29-8833-7252 Sina - Xiamen Tel: 86-592-2388138 Sina - Zhuhai Tel: 86-756-3210040	India - Bangalore Tel: 91-80-3090-4444 India - New Delhi Tel: 91-11-4160-8631 India - Pune Tel: 91-20-4121-0141 Japana - Osaka Tel: 81-6-6152-7160 Japana - Tokyo Tel: 81-3-6880-3770 Korea - Daegu Tel: 82-53-744-4301 Korea - Seoul Tel: 82-2-554-7200 Malezia - Kuala Lumpur Tel: 60-3-7651-7906 Malezia - Penang Tel: 60-4-227-8870 Filipina - Manille Tel: 63-2-634-9065 SINGAPOUR Tel: 65-6334-8870 Taiwan - Hsin Chu Tel: 886-3-577-8366 Taiwan - Kaohsiung Tel: 886-7-213-7830 Taiwan - Taipei Tel: 886-2-2508-8600 Thailand - Bangkok Tel: 66-2-694-1351 Vietnam - Ho Chi Minh Tel: 84-28-5448-2100	Aotrisy - Wels Tel: 43-7242-2244-39 Fax: 43-7242-2244-393 Danemark - Copenhague Tel: 45-4485-5910 Fax: 45-4485-2829 Finland - Espoo Tel: 358-9-4520-820 France - Paris Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Alemaina - Garching Tel: 49-8931-9700 Alemaina - Haan Tel: 49-2129-3766400 Alemaina - Heilbronn Tel: 49-7131-72400 Alemaina - Karlsruhe Tel: 49-721-625370 Alemaina - Munich Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Alemaina - Rosenheim Tel: 49-8031-354-560 Israely - Hod Hasharon Tel: 972-9-775-5100 Italy - Milan Tel: 39-0331-742611 Fax: 39-0331-466781 Italy - Padova Tel: 39-049-7625286 Holandy - Drunen Tel: 31-416-690399 Fax: 31-416-690340 Norvezy - Trondheim Tel: 47-72884388 Polonina - Varsovia Tel: 48-22-3325737 Romania - Bucarest Tel: 40-21-407-87-50 Espana - Madrid Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Soeda - Gothenberg Tel: 46-31-704-60-40 Soeda - Stockholm Tel: 46-8-5090-4654 UK - Wokingham Tel: 44-118-921-5800 Fax: 44-118-921-5820

Documents / Loharano

MICROCHIP DS00004807F Fianakaviana PolarFire FPGA Custom Flow [pdf] Torolàlana ho an'ny mpampiasa DS00004807F PolarFire Family FPGA Custom Flow, DS00004807F, PolarFire Family FPGA Custom Flow, Family FPGA Custom Flow, Custom Flow, Flow

References

• User Manual