PolarFire Family FPGA Custom Flow User Guide
Libero SoC v2024.2
Ynlieding (Stel in fraach)
Libero System-on-Chip (SoC) software biedt in folslein yntegreare Field Programmable Gate Array (FPGA) ûntwerpomjouwing. In pear brûkers wolle lykwols miskien synteze- en simulaasjetools fan tredden brûke bûten de Libero SoC-omjouwing. Libero kin no yntegrearre wurde yn 'e FPGA-ûntwerpomjouwing. It is oan te rieden om Libero SoC te brûken om de heule FPGA-ûntwerpstream te behearjen.
Dizze brûkershantlieding beskriuwt de Oanpaste Flow foar PolarFire- en PolarFire SoC-famyljeapparaten, in proses om Libero te yntegrearjen as ûnderdiel fan 'e gruttere FPGA-ûntwerpstream. Stipe apparaatfamyljes® De folgjende tabel listet de apparaatfamyljes dy't Libero SoC stipet. Guon ynformaasje yn dizze hantlieding kin lykwols allinich fan tapassing wêze op in spesifike famylje fan apparaten. Yn dit gefal wurdt sokke ynformaasje dúdlik oanjûn.
Tabel 1. Apparaatfamyljes Stipe troch Libero SoC
| Apparaat Famylje | Beskriuwing |
| PolarFire® | PolarFire FPGA's leverje it leechste fermogen yn 'e yndustry by middelgrutte tichtheden mei útsûnderlike feiligens en betrouberens. |
| PolarFire SoC | PolarFire SoC is de earste SoC FPGA mei in deterministysk, gearhingjend RISC-V CPU-kluster, en in deterministysk L2-ûnthâldsubsysteem dat Linux®- en real-time-applikaasjes mooglik makket. |
Oerview (Stel in fraach)
Wylst Libero SoC in folslein yntegreare end-to-end ûntwerpomjouwing leveret om SoC- en FPGA-ûntwerpen te ûntwikkeljen, leveret it ek de fleksibiliteit om synteze en simulaasje út te fieren mei ark fan tredden bûten de Libero SoC-omjouwing. Guon ûntwerpstappen moatte lykwols binnen de Libero SoC-omjouwing bliuwe.
De folgjende tabel listet de wichtichste stappen yn 'e FPGA-ûntwerpstream en jout de stappen oan wêrfoar Libero SoC moat wurde brûkt.
Tabel 1-1. FPGA Design Flow
| Untwerpstreamstap | Moat Libero brûke | Beskriuwing |
| Untwerpynfier: HDL | Nee | Brûk HDL-bewurker / checker-ark fan tredden bûten Libero® SoC as jo wolle. |
| Design Entry: Configurators | Ja | Meitsje earste Libero-projekt foar generaasje fan IP-katalogus kearnkomponinten. |
| Automatysk generaasje fan PDC / SDC-beheining | Nee | Oflaat beheiningen moatte alle HDL files en in derive_constraints-hulpprogramma as it bûten Libero SoC útfierd wurdt, lykas beskreaun yn Bylage C—Derive Constraints. |
| Simulaasje | Nee | Brûk tool fan tredden bûten Libero SoC, as jo wolle. Fereasket download fan pre-kompilearre simulaasjebibleteken foar doelapparaat, doelsimulator, en doel Libero-ferzje brûkt foar ymplemintaasje fan backend. |
| Synteze | Nee | Brûk tool fan tredden bûten Libero SoC as jo wolle. |
| Untwerpymplemintaasje: Beheiningen beheare, Netlist kompilearje, Plak-en-Rûte (sjoch Oerview) | Ja | Meitsje twadde Libero-projekt foar de ymplemintaasje fan 'e backend. |
| Timing en macht ferifikaasje | Ja | Bliuw yn twadde Libero projekt. |
| Konfigurearje ûntwerpinitialisaasjegegevens en ûnthâlden | Ja | Brûk dit ark om ferskate soarten oantinkens te behearjen en inisjalisaasje fan ûntwerp yn it apparaat. Bliuw yn twadde projekt. |
| Programming File Generaasje | Ja | Bliuw yn twadde projekt. |
Wichtich: Jo moatte foarkompilearre bibleteken downloade dy't beskikber binne op 'e Foarkompilearre simulaasjebibleteken side om in simulator fan tredden te brûken.
Yn in suvere Fabric FPGA-stream, fier jo ûntwerp yn mei HDL- of skematyske ynfier en jou dat direkt troch.
nei de synteze-ark. De stream wurdt noch stipe. PolarFire en PolarFire SoC FPGA's hawwe wichtige
proprietêre hurde IP-blokken dy't it gebrûk fan konfiguraasjekernen (SgCores) fan 'e Libero SoC IP fereaskje
katalogus. Spesjale ôfhanneling is fereaske foar alle blokken dy't SoC-funksjonaliteit befetsje:
- PolarFire
– PF_UPROM
– PF_SYSTEEM_TSJINSTEN
– PF_CCC
– PF CLK DIV
– PF_KRYPTO
– PF_DRI
– PF_INIT_MONITOR
– PF_NGMUX
– PF_OSC
– RAM's (TPSRAM, DPSRAM, URAM)
– PF_SRAM_AHBL_AXI
– PF_XCVR_ERM
– PF_XCVR_REF_CLK
– PF_TX_PLL
– PF_PCIE
– PF_IO
– PF_IOD_CDR
– PF_IOD_CDR_CCC
– PF_IOD_GENERIC_RX
– PF_IOD_GENERIC_TX
– PF_IOD_GENERIC_TX_CCC
– PF_RGMII_TO_GMII
– PF_IOD_OCTAL_DDR
– PF_DDR3
– PF_DDR4
– PF_LPDDR3
– PF_QDR
– PF_CORESMARTBERT
– PF_TAMPER
– PF_TVS, ensafuorthinne.
Neist de foargeande neamde SgCores binne d'r in protte DirectCore sêfte IP's beskikber foar PolarFire- en PolarFire SoC-apparaatfamyljes yn 'e Libero SoC-katalogus dy't de FPGA-fabriekboarnen brûke.
Foar ûntwerpynfier, as jo ien fan 'e foargeande komponinten brûke, moatte jo Libero SoC brûke foar in part fan 'e ûntwerpynfier (Komponentkonfiguraasje), mar jo kinne de rest fan jo ûntwerpynfier (HDL-ynfier, ensafuorthinne) bûten Libero trochgean. Om de FPGA-ûntwerpstream bûten Libero te behearjen, folgje de stappen dy't yn 'e rest fan dizze hantlieding jûn wurde.
1.1 Komponintlibbensyklus (Stel in fraach)
De folgjende stappen beskriuwe de libbenssyklus fan in SoC-komponint en jouwe ynstruksjes oer hoe't jo de gegevens moatte behannelje.
- Generearje de komponint mei de konfigurator yn Libero SoC. Dit genereart de folgjende soarten gegevens:
– HDL files
- Unthâld files
– Stimulus en Simulaasje files
– Komponint SDC file - Foar HDL files, instantiate en yntegrearje se yn 'e rest fan' e HDL design mei help fan de eksterne design entry ark / proses.
- Oanfierûnthâld files en stimulus files nei jo simulaasje-ark.
- Oanfierkomponint SDC file om beheiningstool ôf te lieden foar beheininggeneraasje. Sjoch Bylage C—Beperkingen ôfliede foar mear details.
- Jo moatte in twadde Libero-projekt oanmeitsje, wêr't jo de post-Synthesis netlist en jo komponintmetadata ymportearje, wêrtroch't de ferbining tusken wat jo generearre hawwe en wat jo programmearje foltôge wurdt.
1.2 Libero SoC Projekt oanmeitsjen (Stel in fraach)
Guon ûntwerpstappen moatte wurde útfierd binnen de Libero SoC-omjouwing (tabel 1-1). Om dizze stappen út te fieren, moatte jo twa Libero SoC-projekten oanmeitsje. It earste projekt wurdt brûkt foar konfiguraasje en generaasje fan ûntwerpkomponinten, en it twadde projekt is foar de fysike ymplemintaasje fan it ûntwerp op topnivo.
1.3 Oanpaste stream (Stel in fraach)
De folgjende figuer lit sjen:
- Libero SoC kin yntegrearre wurde as ûnderdiel fan 'e gruttere FPGA-ûntwerpstream mei de synteze- en simulaasjetools fan tredden bûten de Libero SoC-omjouwing.
- Ferskate stappen belutsen by de stream, begjinnend fan it meitsjen fan in ûntwerp en it borduerwurk oant it programmearjen fan it apparaat.
- De gegevensútwikseling (ynput en útput) dy't by elke stap fan 'e ûntwerpstream plakfine moat.
Tip:
- SNVM.cfg, UPROM.cfg
- *.mem file generaasje foar Simulaasje: pa4rtupromgen.exe nimt UPROM.cfg as ynfier en genereart UPROM.mem.
Hjirûnder binne de stappen yn 'e oanpaste stream:
- Komponintkonfiguraasje en generaasje:
in. Meitsje in earste Libero-projekt (om as referinsjeprojekt te tsjinjen).
b. Selektearje de kearn út 'e katalogus. Dûbelklik op 'e kearn om it in komponintnamme te jaan en de komponint te konfigurearjen.
Dit eksportearret automatysk komponintgegevens en files. In Component Manifests wurdt ek oanmakke. Sjoch Component Manifests foar details. Foar mear details, sjoch Component Configuration. - Folje jo RTL-ûntwerp bûten Libero yn:
a. Instantiearje de komponint HDL files.
b. De lokaasje fan 'e HDL files stiet yn 'e Component Manifests files. - Generearje SDC-beheiningen foar de komponinten. Brûk it hulpprogramma Derive Constraints om de timingbeheining te generearjen. file(SDC) basearre op:
a. Komponint HDL files
b. Komponint SDC files
c. Brûker HDL files
Foar mear details, sjoch Bylage C—Beperkingen ôfliede. - Synteze-ark/simulaasje-ark:
a. Krij HDL files, stimulus files, en komponint gegevens út de spesifike lokaasjes lykas oanjûn yn de Component Manifests.
b. Synthesize en simulearje it ûntwerp mei ark fan tredden bûten Libero SoC. - Meitsje dyn twadde (Ymplemintaasje) Libero Projekt.
- Ferwiderje synteze út 'e arkketen foar ûntwerpstream (Projekt > Projektynstellingen > Untwerpstream > skeakelje it seleksjefakje Synteze ynskeakelje út).
- Ymportearje de ûntwerpboarne files (post-synteze *.vm netlist fan synteze-ark):
– Importearje post-synteze *.vm netlist (File>Ymportearje> Synthesized Verilog Netlist (VM)).
– Komponintmetadata *.cfg files foar uPROM en / of sNVM. - Ymportearje elke Libero SoC-blokkomponint files. It blok files moat wêze yn de *.cxz file formaat.
Foar mear ynformaasje oer hoe't jo in blok oanmeitsje kinne, sjoch PolarFire Block Flow brûkershantlieding. - Ymportearje de ûntwerpbeperkingen:
– Ymport I/O-beheining files (Beheiningsbehearder> I/OAttributes> Ymportearje).
– Ymportearje flierplanning *.pdc files (Beheiningsbehearder> Floor Planner> Ymportearje).
– Ymportearje *.sdc timingbeperking files (Constraints Manager> Timing> Ymportearje). Ymportearje de SDC file generearre fia Derive Constraint-ark.
– Ymportearje *.ndc beheining files (Constraints Manager> NetlistAttributes> Ymportearje), as ien. - Beheining file en arkferiening
– Yn 'e Beperkingsbehearder, assosjearje de *.pdc files te pleatsen en rûte, de *.sdc files te pleatsen en rûte en timing ferifikaasjes, en de *.ndc files om Netlist te kompilearjen. - Folsleine ûntwerpútfiering
– Plak en rûte, ferifiearje timing en stroom, konfigurearje ûntwerpinitialisaasjegegevens en ûnthâlden, en programmearje file generaasje. - Falidearje it ûntwerp
– Falidearje it ûntwerp op FPGA en debuggje as nedich mei de ûntwerptools dy't by de Libero SoC-ûntwerpsuite komme.
Komponentkonfiguraasje (Stel in fraach)
De earste stap yn 'e oanpaste stream is it konfigurearjen fan jo komponinten mei in Libero-referinsjeprojekt (ek wol it earste Libero-projekt neamd yn tabel 1-1). Yn folgjende stappen brûke jo gegevens fan dit referinsjeprojekt.
As jo in earder neamde komponinten brûke, ûnder de Overview yn jo ûntwerp, útfiere de stappen beskreaun yn dizze seksje.
As jo gjin fan 'e boppesteande komponinten brûke, kinne jo jo RTL bûten Libero skriuwe en it direkt ymportearje yn jo synteze- en simulaasje-ark. Jo kinne dan trochgean nei de post-synteze seksje en allinne ymportearje jo post-synteze *.vm netlist yn jo lêste Libero ymplemintaasje projekt (ek neamd twadde Libero projekt yn Tabel 1-1).
2.1 Komponintkonfiguraasje mei Libero (Stel in fraach)
Nei it selektearjen fan de komponinten dy't moatte wurde brûkt út 'e foargeande list, fiere de folgjende stappen:
- Meitsje in nij Libero-projekt (Kearnkonfiguraasje en Generaasje): Selektearje it apparaat en de famylje dêr't jo jo definitive ûntwerp op rjochtsje.
- Brûk ien of mear fan 'e kearnen neamd yn Custom Flow.
in. Meitsje in SmartDesign en konfigurearje de winske kearn en ynstantiearje it yn 'e SmartDesign-komponint.
b. Befoarderje alle pinnen nei boppeste nivo.
c. Generearje de SmartDesign.
d. Dûbelklik op it Simulearje-ark (elk fan 'e opsjes foar Pre-synthesis of Post-synthesis of Post-Layout) om de simulator op te roppen. Jo kinne de simulator ferlitte nei't it is oproppen. Dizze stap genereart de simulaasje files nedich foar jo projekt.
Tip: Jo moatte dizze stap útfiere as jo jo ûntwerp bûten Libero simulearje wolle.
Foar mear ynformaasje, sjoch Simulearje jo ûntwerp.
e. Bewarje jo projekt - dit is jo referinsjeprojekt.
2.2 Komponintmanifesten (Stel in fraach)
As jo generearje jo komponinten, in set fan files wurdt oanmakke foar elke komponint. It Component Manifest-rapport beskriuwt de set fan files oanmakke en brûkt yn elke folgjende stap (Synthesis, Simulaasje, Firmware Generation, ensfh). Dit rapport jout jo de lokaasjes fan alle generearre files nedich om troch te gean mei de Custom Flow. Jo kinne tagong krije ta it komponintmanifest yn it Meldingsgebiet: Klik Untwerp > Rapporten om it ljepblêd Rapporten te iepenjen. Yn it ljepblêd Rapporten sjogge jo in set fan manifest.txt files (oerview), ien foar elke komponint dy't jo oanmakke hawwe.
Tip: Jo moatte in komponint of module ynstelle as '"root"' om it komponintmanifest te sjen file ynhâld yn it ljepblêd Rapporten.
As alternatyf kinne jo tagong krije ta it yndividuele manifestrapport files foar eltse kearn komponint oanmakke of SmartDesign komponint fan /komponint/wurk/ / / _manifest.txt of /komponint/wurk/ / _manifest.txt. Jo kinne ek tagong krije ta it manifest file ynhâld fan elke komponint oanmakke út de nije Components ljepper yn Libero, dêr't de file lokaasjes wurde neamd mei respekt foar de projektmap.
Fokus op de folgjende Component Manifest-rapporten:
- As jo kearnen yn in SmartDesign ynstantiearre hawwe, lês dan de file _manifest.txt.
- As jo komponinten foar kearnen makke hawwe, lês dan de _manifest.txt.
Jo moatte alle rapporten fan Component Manifests brûke dy't jilde foar jo ûntwerp. Bygelyksample, as jo projekt in SmartDesign hat mei ien of mear kearnkomponinten dy't ynstantiearre binne en jo fan doel binne se allegear te brûken yn jo definitive ûntwerp, dan moatte jo selektearje files neamd yn de Component Manifests rapporten fan al dy ûnderdielen foar gebrûk yn jo design flow.
2.3 Ynterpretaasjemanifest Files (Stel in fraach)
As jo iepenje in komponint manifest file, jo sjogge paden nei files yn jo Libero-projekt en oanwizings oer wêr't yn it ûntwerp streamt om se te brûken. Jo kinne de folgjende soarten sjen files yn in manifest file:
- HDL boarne files foar alle Synthesis en Simulaasje ark
- Stimulus files foar alle simulaasje ark
- Beheining files
Folgje is it komponintmanifest fan in PolarFire-kearnkomponint.
Elk type fan file is streamôfwerts nedich yn jo ûntwerpstream. De folgjende seksjes beskriuwe yntegraasje fan de files fan it manifest yn jo ûntwerpstream.
Beperkingsgeneraasje (Stel in fraach)
As jo konfiguraasje en generaasje útfiere, soargje derfoar dat jo de SDC / PDC / NDC-beheining skriuwe / generearje files foar it ûntwerp om se troch te jaan oan Synthesis, Place-and-Route, en Verify Timing-ark.
Brûk it hulpprogramma Derive Constraints bûten de Libero-omjouwing om beheiningen te generearjen ynstee fan se mei de hân te skriuwen. Om it hulpprogramma Derive Constraint bûten de Libero-omjouwing te brûken, moatte jo:
- Brûker HDL, komponint HDL, en komponint SDC beheining leverje files
- Spesifisearje de module op it heechste nivo
- Spesifisearje de lokaasje wêr't de ôflaatte beheining generearre wurde moat files
De beheiningen foar SDC-komponinten binne beskikber ûnder /komponint/wurk/ / / map nei komponint konfiguraasje en generaasje.
Foar mear details oer hoe't jo beheiningen foar jo ûntwerp generearje kinne, sjoch Bylage C - Beperkingen ôfliede.
Synthesisearjen fan jo ûntwerp (Stel in fraach)
Ien fan 'e primêre funksjes fan' e Custom Flow is dat jo in synteze fan tredden brûke kinne
ark bûten Libero. De oanpaste stream stipet it gebrûk fan Synopsys SynplifyPro. Om jo te synthesisearjen
projekt, brûk de folgjende proseduere:
- Meitsje in nij projekt yn jo Synthesis-ark, rjochte op deselde apparaatfamylje, die en pakket as it Libero-projekt dat jo makke hawwe.
a. Ymportearje jo eigen RTL files lykas jo normaal dogge.
b. Stel de Synthesis-útfier yn om Struktureel Verilog (.vm) te wêzen.
Tip: Struktureel Verilog (.vm) is it ienige stipe synteze-útfierformaat yn PolarFire. - Ymportearje komponint HDL files yn jo Synthesis-projekt:
a. Foar elk komponintmanifestrapport: Foar elk file ûnder HDL boarne files foar alle Synthesis en simulaasje ark, ymportearje de file yn jo Synthesis Project. - Ymportearje de file polarfire_syn_comps.v (as jo Synopsys Synplify brûke) fan
Ynstallaasjelokaasje>/data/aPA5M nei jo Synthesis-projekt. - Ymportearje de earder generearre SDC file fia de Derived Constraint-ark (sjoch Bylage
ASample SDC Constraints) yn it Synthesis-ark. Dizze beheining file beheint it synteze-ark om timing-sluting te berikken mei minder ynspanning en minder ûntwerp-iteraasjes.
Belangryk:
- As jo fan doel binne deselde *.sdc te brûken file Om Place-and-Route te beheinen tidens de ûntwerpútfieringsfaze, moatte jo dizze *.sdc ymportearje yn it syntheseprojekt. Dit is om te soargjen dat der gjin oerienkomsten binne yn 'e namme fan ûntwerpobjekten yn 'e synthetisearre netlist en de Place-and-Route-beheiningen tidens de útfieringsfaze fan it ûntwerpproses. As jo dizze *.sdc net opnimme file yn 'e Synthesis-stap kin de netlist dy't generearre wurdt út Synthesis de Place- en Route-stap mislearje fanwegen oerienkomsten tusken ûntwerpobjektnammen.
a. Ymportearje Netlist-attributen *.ndc, as der binne, yn 'e Synthesis-ark.
b. Synteze útfiere. - De lokaasje fan jo Synthesis-arkútfier hat de *.vm netlist file generearre post Synthesis. Jo moatte de netlist ymportearje yn it Libero Implementation Project om troch te gean mei it ûntwerpproses.
Simulearje jo ûntwerp (Stel in fraach)
Om jo ûntwerp bûten Libero te simulearjen (dat is, mei jo eigen simulaasjeomjouwing en simulator), útfiere de folgjende stappen:
- Ûntwerp Files:
a. Simulaasje foar synteze:
• Ymportearje jo RTL yn jo simulaasjeprojekt.
• Foar elk rapport oer komponintmanifestaasjes.
– Ymportearje elk file ûnder HDL boarne files foar alle synteze- en simulaasje-ark yn jo simulaasjeprojekt.
• Stel dizze gear files neffens de ynstruksjes fan jo simulator.
b. Postsynteze simulaasje:
• Ymportearje jo post-synthese *.vm netlist (generearre yn Synthesizing Your Design) yn jo simulaasjeprojekt en kompilearje it.
c. Post-layout simulaasje:
• Earst, foltôgje de ymplemintaasje fan jo ûntwerp (sjoch Jo ûntwerp ymplementearje). Soargje derfoar dat jo definitive Libero-projekt yn 'e post-layout-steat is.
• Dûbelklik op Generearje BackAnnotated Files yn it Libero Design Flow finster. It generearret twa files:
/ûntwerper/ / _ba.v/vhd /ûntwerper/
/ _ba.sdf
• Ymportearje beide fan dizze files yn jo simulaasje ark. - Stimulus en konfiguraasje files:
in. Foar elke komponint Manifests Report:
• Alles kopiearje files ûnder de Stimulus Files foar alle seksjes fan simulaasjeark nei de rootmap fan jo simulaasjeprojekt.
b. Soargje derfoar dat elke Tcl files yn de foargeande listen (yn stap 2.a) wurde útfierd earst, foar it begjin fan simulaasje.
c. UPROM.mem: As jo de UPROM-kearn brûke yn jo ûntwerp mei de opsje Brûk ynhâld foar simulaasje ynskeakele foar ien of mear gegevensopslachkliïnten dy't jo simulearje wolle, moatte jo de útfierbere pa4rtupromgen (pa4rtupromgen.exe op finsters) brûke om de UPROM.mem te generearjen file. It útfierbere pa4rtupromgen nimt de UPROM.cfg file as yngongen fia in Tcl-skript file en útfiert de UPROM.mem file nedich foar simulaasjes. Dizze UPROM.mem file moatte wurde kopiearre nei de simulaasje map foarôfgeand oan de simulaasje run. In eksample dy't it útfierbere gebrûk fan pa4rtupromgen toant wurdt levere yn 'e folgjende stappen. De UPROM.cfg file is beskikber yn de map /komponint/wurk/ / yn it Libero-projekt dat jo hawwe brûkt om de UPROM-komponint te generearjen.
d. snvm.mem: As jo de Systeemtsjinsten-kearn brûke yn jo ûntwerp en de ljepper sNVM yn 'e kearn ynsteld hawwe mei de opsje Brûk ynhâld foar simulaasje ynskeakele foar ien of mear kliïnten dy't jo wolle simulearje, in snvm.mem file wurdt automatysk generearre om
de map /komponint/wurk/ / yn it Libero-projekt dat jo brûkt hawwe om de System Services-komponint te generearjen. Dizze snvm.mem file moatte wurde kopiearre nei de simulaasje map foarôfgeand oan de simulaasje run. - Meitsje in wurkmap en in submap mei de namme simulaasje ûnder de wurkmap.
De útfierbere pa4rtupromgen ferwachtsje de oanwêzigens fan 'e simulaasje-submap yn' e wurkmap en it *.tcl-skript wurdt pleatst yn 'e simulaasje-submap. - Kopiearje de UPROM.cfg file fan it earste Libero-projekt makke foar komponint generaasje yn 'e wurkmap.
- Plak de folgjende kommando's yn in *.tcl-skript en pleats it yn 'e simulaasjemap dy't yn stap 3 makke is.
Sample *.tcl foar apparaten fan PolarFire en PolarFire Soc Family om URPOM.mem te generearjen file
fan UPROM.cfg
set_apparaat -fam -stjerre -pkg
set_input_cfg -paad
set_sim_mem -paadFile/UPROM.mem>
gen_sim -use_init falsk
Foar de juste ynterne namme om te brûken foar de die en it pakket, sjoch de *.prjx file fan it earste Libero-projekt (brûkt foar komponintgeneraasje).
It argument use_init moat ynsteld wurde op falsk.
Brûk it kommando set_sim_mem om it paad nei de útfier op te jaan file UPROM.mem dat is
generearre by útfiering fan it skript file mei it útfierbere pa4rtupromgen. - Gean by de kommandorigel of cygwin-terminal nei de wurkmap dy't yn stap 3 makke is.
Fier it kommando pa4rtupromgen út mei de opsje–script en jou it *.tcl-skript troch dat yn 'e foarige stap makke is.
Foar Windows
/designer/bin/pa4rtupromgen.exe \
–skript./simulaasje/ .tcl
Foar Linux:
/bin/pa4rtupromgen
–skript./simulaasje/ .tcl - Nei it suksesfol útfieren fan it útfierbere pa4rtupromgen, kontrolearje oft de UPROM.mem file wurdt oanmakke op de lokaasje oantsjutte yn it kommando set_sim_mem yn it *.tcl-skript.
- Om de sNVM te simulearjen, kopiearje it snvm.mem file fan jo earste Libero-projekt (brûkt foar konfiguraasje fan komponinten) yn 'e simulaasjemap op it boppeste nivo fan jo simulaasjeprojekt om simulaasje út te fieren (bûten Libero SoC). Om UPROM-ynhâld te simulearjen, kopiearje de oanmakke UPROM.mem file yn 'e topnivo-simulaasjemap fan jo simulaasjeprojekt om simulaasje út te fieren (bûten Libero SoC).
Wichtich: Oan simulearje de funksjonaliteit fan SoC-komponinten, download de foarkompilearre PolarFire-simulaasjebibleteken en ymportearje se yn jo simulaasjeomjouwing lykas hjir beskreaun. Foar mear details, sjoch Bylage B - Simulaasjebibleteken ymportearje yn simulaasjeomjouwing.
Jo ûntwerp ymplementearje (Stel in fraach)
Nei it foltôgjen fan de simulaasje fan Synthesis en Post-Synthesis yn jo omjouwing, moatte jo Libero opnij brûke om jo ûntwerp fysyk út te fieren, timing en krêftanalyse út te fieren en jo programmearring te generearjen. file.
- Meitsje in nij Libero-projekt oan foar de fysike ymplemintaasje en yndieling fan it ûntwerp. Soargje derfoar dat jo itselde apparaat as doel hawwe as yn it referinsjeprojekt dat jo makke hawwe yn Komponentkonfiguraasje.
- Nei it oanmeitsjen fan it projekt, ferwiderje Synthesis út 'e arkketen yn it finster Design Flow (Projekt > Projektynstellingen > Design Flow > Skeakelje Synthesis ynskeakelje út).
- Ymportearje jo post-synteze *.vm file yn dit projekt, (File > Ymportearje > Synthesized Verilog Netlist (VM)).
Tip: It is oan te rieden om in keppeling nei dit te meitsjen file, sadat as jo jo ûntwerp opnij synthesisearje, Libero altyd de lêste post-synthesis netlist brûkt.
a. Notysje yn it finster Untwerphiërargy de namme fan 'e rootmodule.
- Ymportearje de beheiningen yn it Libero-projekt. Brûk de Beperkingsbehearder om *.pdc/*.sdc/*.ndc beheiningen te ymportearjen.
in. Ymportearje I / O * .pdc beheining files (Beperkingenbehearder > I/O-attributen > Ymportearje).
b. Ymportearje Floorplanning *.pdc beheining files (Beperkingenbehearder > Flierplanner > Ymportearje).
c. Ymportearje *.sdc timing beheining files (Constraints Manager> Timing> Ymportearje). As jo ûntwerp ien fan 'e kearnen hat neamd yn Overview, soargje derfoar dat jo de SDC ymportearje file generearre troch derivative beheining ark.
d. Ymportearje *.ndc beheining files (Constraints Manager> Netlist Attributen> Ymportearje). - Beperkingen foar assosjearjen Files te ûntwerpen ark.
a. Iepenje Beperkingsbehearder (Beperkingen beheare > Iepenje Beperkingen beheare View).
Kontrolearje it fakje Plak-en-rûte- en timingferifikaasje neist de beheining file beheining fêst te stellen file en ark feriening. Associearje de *.pdc-beheining oan Place-andRoute en de *.sdc oan sawol Place-and-Route as Timing Ferifikaasje. Associearje de *.ndc file om Netlist te kompilearjen.
Tip: As Plak en rûte mislearret mei dizze *.sdc-beheining file, ymportearje dan deselde *.sdc file om synteze en synteze wer út te fieren. - Klik op Netlist kompilearje en dan op Plak en rûte om de yndielingsstap te foltôgjen.
- Mei de ark Configure Design Initialization Data and Memories kinne jo ûntwerpblokken ynisjalisearre, lykas LSRAM, µSRAM, XCVR (transceivers) en PCIe mei gegevens opslein yn net-flechtige µPROM-, sNVM- of eksterne SPI Flash-opslachûnthâld. De ark hat de folgjende ljeppers foar it definiearjen fan 'e spesifikaasje fan' e ûntwerpinisjalisaasjesekwinsje, de spesifikaasje fan 'e inisjalisaasjekliïnten, brûkersgegevenskliïnten.
– Tabblêd Untwerpinitialisaasje
– µPROM-ljepper
– sNVM-ljepper
– SPI Flash-ljepper
– Tabblêd Fabric RAMs
Brûk de ljeppers yn it ark foar it konfigurearjen fan de ûntwerpinitialisaasjegegevens en oantinkens.
Nei it foltôgjen fan de konfiguraasje, fier de folgjende stappen út om de inisjalisaasjegegevens te programmearjen:
• Generearje inisjalisaasjekliïnten
• Generearje of eksportearje de bitstream
• Programmearje it apparaat
Foar detaillearre ynformaasje oer hoe't jo dit ark brûke, sjoch Libero SoC Design Flow User Guide. Foar mear ynformaasje oer de Tcl-kommando's dy't brûkt wurde om ferskate ljeppers yn it ark te konfigurearjen en ûnthâldkonfiguraasje op te jaan files (*.cfg), sjoch Referinsjegids foar Tcl-kommando's. - Generearje in programmearring File fan dit projekt en brûk it om jo FPGA te programmearjen.
Oanhingsel A—Sampde SDC-beperkingen (Stel in fraach
Libero SoC genereart SDC-timingbeperkingen foar bepaalde IP-kearnen, lykas CCC, OSC, Transceiver ensafuorthinne. It trochjaan fan de SDC-beheiningen foar ûntwerpark fergruttet de kâns op sluting fan timing mei minder ynspanning en minder ûntwerp-iteraasjes. It folsleine hiërargyske paad fan 'e eksimplaar fan' e boppeste nivo wurdt jûn foar alle ûntwerpobjekten ferwiisd yn 'e beheiningen.
7.1 SDC-timingbeperkingen (Stel in fraach)
Yn it Libero IP-kearnreferinsjeprojekt is dizze SDC-beheining op topnivo file is beskikber fan de Constraint Manager (Design Flow> Iepenje Beheining Beheining View >Timing > Beheinings ôfliede).
Wichtich: Sjoch dit file om de SDC-beheiningen yn te stellen as jo ûntwerp CCC, OSC, Transceiver en oare komponinten befettet. Wizigje it folsleine hiërargyske paad, as it nedich is, om oerien te kommen mei jo ûntwerphiërargy of brûk it hulpprogramma Derive_Constraints en de stappen yn Bylage C—Derive Constraints op 'e SDC op komponintnivo file.
Bewarje de file nei in oare namme en ymportearje de SDC file nei it synteze-ark, plak-en-rûte-ark, en timingferifikaasjes, krekt as elke oare SDC-beheining files.
7.1.1 Derived SDC File (Stel in fraach)
#Dit file waard oanmakke basearre op de folgjende SDC boarne files:
# /drive/icicle_kit_ref_des/icicle-kit-referinsje-ûntwerpmaster/MPFS_ICICLE/komponint/wurk/
PF_CCC_C0/PF_CCC_C0_0/PF_CCC_C0_PF_CCC_C0_0_PF_CCC.sdc
# /drive/icicle_kit_ref_des/icicle-kit-referinsje-ûntwerpmaster/MPFS_ICICLE/komponint/wurk/
CLK_DIV/CLK_DIV_0/CLK_DIV_CLK_DIV_0_PF_CLK_DIV.sdc
# /drive/icicle_kit_ref_des/icicle-kit-referinsje-ûntwerpmaster/MPFS_ICICLE/komponint/wurk/
TRANSMIT_PLL/TRANSMIT_PLL_0/TRANSMIT_PLL_TRANSMIT_PLL_0_PF_TX_PLL.sdc
# /drive/icicle_kit_ref_des/icicle-kit-referinsje-ûntwerpmaster/MPFS_ICICLE/komponint/wurk/
DMA_INITIATOR/DMA_INITIATOR_0/DMA_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-referinsje-ûntwerpmaster/MPFS_ICICLE/komponint/wurk/
FIC0_INITIATOR/FIC0_INITIATOR_0/FIC0_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-referinsje-ûntwerpmaster/MPFS_ICICLE/komponint/wurk/
ICICLE_MSS/ICICLE_MSS.sdc
# /drive/icicle_kit_ref_des/icicle-kit-referinsje-ûntwerpmaster/MPFS_ICICLE/komponint/wurk/
PF_PCIE_C0/PF_PCIE_C0_0/PF_PCIE_C0_PF_PCIE_C0_0_PF_PCIE.sdc
# /drive/icicle_kit_ref_des/icicle-kit-referinsje-ûntwerpmaster/MPFS_ICICLE/komponint/wurk/
PCIE_INITIATOR/PCIE_INITIATOR_0/PCIE_INITIATOR.sdc
# /drive/aPA5M/cores/constraints/osc_rc160mhz.sdc
# *** Alle oanpassingen hjirfan file sil ferlern gean as ôflaatte beheiningen opnij útfierd wurde. ***
create_clock -name {CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK} -perioade 6.25
[ krije_pins { CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK } ] create_clock -name {REF_CLK_PAD_P} -periode 10 [ get_ports { REF_CLK_PAD_P } ] create_clock -name {CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/
DIV_CLK} -perioade 8
[ get_pins { CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/DIV_CLK } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT0} -fermannichfâldigje_mei 25 -diele_troch 32 -boarne
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -faze 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT0 } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT1} -fermannichfâldigje_mei 25 -diele_troch 32 -boarne
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -faze 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT1 } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT2} -fermannichfâldigje_mei 25 -diele_troch 32 -boarne
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -faze 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT2 } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT3} -fermannichfâldigje_mei 25 -diele_troch 64 -boarne
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -faze 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT3 } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/
Y_DIV} -diele_troch 2 -boarne
[ get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/A } ] [ get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/Y_DIV } ] set_false_path -through [ get_nets { DMA_INITIATOR_inst_0/ARESETN* } ] set_false_path -from [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/rdGrayCounter*/cntGray* } ] -nei [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
rdPtr_s1* } ] set_false_path -from [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/wrGrayCounter*/cntGray* } ] -nei [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
wrPtr_s1* } ] set_false_path -through [ get_nets { FIC0_INITIATOR_inst_0/ARESETN* } ] set_false_path -to [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[0] PCIE/PF_PCIE_C0_0/
PCIE_1/INTERRUPT[1] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[2] PCIE/PF_PCIE_C0_0/PCIE_1/
INTERRUPT[3] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[4] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[5]
PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[6] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[7] PCIE/PF_PCIE_C0_0/
PCIE_1/WAKEREQ PCIE/PF_PCIE_C0_0/PCIE_1/MPERST_N } ] set_false_path -from [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/TL_CLK } ] set_false_path -through [ get_nets { PCIE_INITIATOR_inst_0/ARESETN* } ]
Oanhingsel B—Simulaasjebiblioteken ymportearje yn simulaasjeomjouwing (Stel in fraach)
De standertsimulator foar RTL-simulaasje mei Libero SoC is ModelSim ME Pro.
Foarôf kompilearre bibleteken foar standertsimulator binne beskikber mei Libero-ynstallaasje yn 'e map /Designer/lib/modelsimpro/precompiled/vlog foar® stipe famyljes. Libero SoC stipet ek oare simulator-edysjes fan tredden fan ModelSim, Questasim, VCS, Xcelium
, Active HDL, en Riviera Pro. Download respektive foarôf kompilearre bibleteken fan Libero SoC v12.0 en letter basearre op 'e simulator en syn ferzje.
Similar to Libero omjouwing, run.do file moat makke wurde om simulaasje bûten Libero út te fieren.
Meitsje in ienfâldige run.do file dat kommando's hat om biblioteek op te stellen foar kompilaasjeresultaten, biblioteekmapping, kompilaasje en simulaasje. Folgje de stappen om in basis run.do te meitsjen file.
- Meitsje in logyske bibleteek om kompilaasjeresultaten op te slaan mei it vlib-kommando vlib presynth.
- Map de logyske bibleteeknamme nei foarôf kompilearre bibleteekmap mei it vmap-kommando vmap .
- Boarne kompilearje files—brûk taalspesifike kompilearkommando's om ûntwerp te kompilearjen files yn 'e wurkmap.
– vlog foar .v/.sv
– vcom foar .vhd - Laad it ûntwerp foar simulaasje mei it vsim-kommando troch de namme fan in module op it topnivo op te jaan.
- Simulearje it ûntwerp mei it kommando run.
Nei it laden fan it ûntwerp wurdt simulaasjetiid ynsteld op nul, en jo kinne it run kommando ynfiere om simulaasje te begjinnen.
Yn it simulator-transkripsjefinster, útfiere run.do file as run.do rinne de simulaasje. Sample run.do file as folget.
stil ynstelle ACTELLIBNAME PolarFire stil ynstelle PROJECT_DIR “W:/Test/basic_test” as
{[file bestiet presynth/_info]} { echo “INFO: Simulaasjebibleteek presynth bestiet” } oars
{ file wiskje -force presynth vlib presynth } vmap presynth presynth vmap PolarFire
“X:/Libero/Designer/lib/modelsimpro/precompiled/vlog/PolarFire” vlog -sv -work presynth
“${PROJECT_DIR}/hdl/top.v” vlog “+incdir+${PROJECT_DIR}/stimulus” -sv -work presynth “$
{PROJECT_DIR}/stimulus/tb.v” vsim -L PolarFire -L presynth -t 1ps presynth.tb foegje wave /tb/* ta
fier 1000ns log /tb/* útgong út
Oanhingsel C—Beperkingen ôfliede (Stel in fraach)
Dizze taheaksel beskriuwt de Derive Constraints Tcl-kommando's.
9.1 Beperkingen ôfliede Tcl-kommando's (Stel in fraach)
It hulpprogramma derive_constraints helpt jo beheiningen ôf te lieden fan 'e RTL as de konfigurator bûten de Libero SoC-ûntwerpomjouwing. Om beheiningen foar jo ûntwerp te generearjen, hawwe jo de brûkers HDL, Component HDL en Component Constraints nedich files. De SDC komponint beheinings files binne beskikber ûnder /komponint/wurk/ / / map nei komponint konfiguraasje en generaasje.
Eltse komponint beheining file bestiet út it set_component tcl-kommando (spesifiseart de komponintnamme) en de list mei beheiningen generearre nei konfiguraasje. De beheiningen wurde oanmakke op basis fan 'e konfiguraasje en binne spesifyk foar elke komponint.
Example 9-1. Komponintbeheining File foar de PF_CCC Core
Hjir is in eksample fan in komponint beheining file foar de PF_CCC kearn:
set_komponint PF_CCC_C0_PF_CCC_C0_0_PF_CCC
#Mikrochip Corp.
# Datum: 2021-okt-26 04:36:00
# Basisklok foar PLL #0
create_clock -perioade 10 [ get_pins { pll_inst_0/REF_CLK_0 } ] create_generated_clock -divide_by 1 -source [ get_pins { pll_inst_0/ } ]
REF_CLK_0 } ] -phase 0 [ get_pins { pll_inst_0/OUT0 } ] Hjir binne create_clock en create_generated_clock respektivelik referinsje- en útfierklokbeheiningen, dy't generearre wurde op basis fan 'e konfiguraasje.
9.1.1 Wurkje mei derive_constraints Utility (Stel in fraach)
Ofliede beheiningen troch it ûntwerp en tawize nije beheiningen foar elke eksimplaar fan komponint basearre op earder levere komponint SDC files. Foar de CCC-referinsjeklokken propagearret it werom troch it ûntwerp om de boarne fan 'e referinsjeklok te finen. As de boarne in I/O is, sil de referinsjeklokbeheining ynsteld wurde op de I/O. As it in CCC-útfier is as in oare klokboarne (bglample, Transceiver, oscillator), it brûkt de klok fan 'e oare komponint en rapportearret in warskôging as de yntervallen net oerienkomme. Derive beheiningen sille ek tawize beheinings foar guon makros lykas on-chip oscillators as jo hawwe se yn jo RTL.
Foar it útfieren fan it derive_constraints-helpprogramma moatte jo in .tcl leverje file kommando-rigelargumint mei de folgjende ynformaasje yn 'e oantsjutte folchoarder.
- Spesifisearje apparaatynformaasje mei de ynformaasje yn seksje set_device.
- Jou it paad nei de RTL oan files mei help fan de ynformaasje yn seksje read_verilog of read_vhdl.
- Stel de module op it heechste nivo yn mei de ynformaasje yn seksje set_top_level.
- Jou it paad nei de komponint SDC oan files mei help fan de ynformaasje yn seksje read_sdc of read_ndc.
- Útfiere de files mei help fan de ynformaasje yn seksje derive_constraints.
- Spesifisearje it paad nei de SDC-ôflaatte beheiningen file mei help fan de ynformaasje yn seksje write_sdc of write_pdc of write_ndc.
Example 9-2. Útfiering en ynhâld fan derive.tcl File
It folgjende is in eksample kommando-rigelargumint om it hulpprogramma derive_constraints út te fieren.
$ /bin{64}/derive_constraints derive.tcl
De ynhâld fan de derive.tcl file:
# Apparaatynformaasje
set_apparaat -family PolarFire -die MPF100T -snelheid -1
# RTL files
lês_verilog -modus systeem_verilog projekt/komponint/wurk/txpll0/
txpll0_txpll0_0_PF_TX_PLL.v
lês_verilog -modus systeem_verilog {projekt/komponint/wurk/txpll0/txpll0.v}
lês_verilog -modus systeem_verilog {projekt/komponint/wurk/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.v}
lês_verilog -modus systeem_verilog {projekt/komponint/wurk/xcvr0/xcvr0.v}
lês_vhdl -modus vhdl_2008 {projekt/hdl/xcvr1.vhd}
#Komponent SDC files
set_top_level {xcvr1}
read_sdc -komponint {projekt/komponint/wurk/txpll0/txpll0_0/
txpll0_txpll0_0_PF_TX_PLL.sdc}
read_sdc -komponint {projekt/komponint/wurk/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.sdc}
#Brûk it derive_constraint-kommando
derive_constraints
#SDC/PDC/NDC resultaat files
write_sdc {projekt/beheining/xcvr1_ôflaat_beheiningen.sdc}
write_pdc {projekt/beheining/fp/xcvr1_ôflaat_beheiningen.pdc}
9.1.2 set_apparaat (Stel in fraach)
Beskriuwing
Spesifisearje famyljenamme, die namme, en snelheid grade.
set_device -famylje -stjerre -faasje
Arguminten
| Parameter | Type | Beskriuwing |
| -famylje | String | Jou de famyljenamme op. Mooglike wearden binne PolarFire®, PolarFire SoC. |
| -stjerre | String | Spesifisearje de namme fan 'e die. |
| -faasje | String | Spesifisearje de snelheidsklasse fan it apparaat. Mooglike wearden binne STD of -1. |
| Return Type | Beskriuwing |
| 0 | Kommando slagge. |
| 1 | Kommando mislearre. Der is in flater. Jo kinne it flaterberjocht besjen yn 'e konsole. |
List fan flaters
| Flater Code | Flaterberjocht | Beskriuwing |
| ERR0023 | Ferplichte parameter - de die ûntbrekt | De opsje foar it matrijzen is ferplicht en moat oantsjutte wurde. |
| ERR0005 | Unbekende die 'MPF30' | De wearde fan -die opsje is net korrekt. Sjoch de mooglike list mei wearden yn 'e beskriuwing fan' e opsje. |
| ERR0023 | Parameter—die ûntbrekt wearde | De die-opsje wurdt oantsjutte sûnder wearde. |
| ERR0023 | Ferplichte parameter - famylje ûntbrekt | De famyljeopsje is ferplicht en moat oantsjutte wurde. |
| ERR0004 | Unbekende famylje 'PolarFire®' | De famylje opsje is net korrekt. Sjoch de mooglike list mei wearden yn 'e beskriuwing fan' e opsje. |
| …………… fuortset | ||
| Flater Code | Flaterberjocht | Beskriuwing |
| ERR0023 | Parameter - famylje hat in ûntbrekkende wearde | De famylje-opsje wurdt sûnder wearde oantsjutte. |
| ERR0023 | Ferplichte parameter - snelheid ûntbrekt | De snelheidsopsje is ferplicht en moat oantsjutte wurde. |
| ERR0007 | Unbekende snelheid ' ' | De snelheid opsje is net korrekt. Sjoch de mooglike list mei wearden yn 'e beskriuwing fan' e opsje. |
| ERR0023 | Parameter—snelheid ûntbrekt wearde | De snelheid opsje wurdt oantsjutte sûnder wearde. |
Example
set_device -family {PolarFire} -die {MPF300T_ES} -snelheid -1
set_device -family SmartFusion 2 -die M2S090T -speed -1
9.1.3 lês_verilog (Stel in fraach)
Beskriuwing
Lês in Verilog file mei help fan Verific.
read_verilog [-lib ] [-modus ]filenamme >
Arguminten
| Parameter | Type | Beskriuwing |
| -lib | String | Spesifisearje de bibleteek dy't de modules befettet dy't moatte wurde tafoege oan de bibleteek. |
| -wize | String | Spesifisearje de Verilog standert. Mooglike wearden binne verilog_95, verilog_2k, system_verilog_2005, system_verilog_2009, system_verilog, verilog_ams, verilog_psl, system_verilog_mfcu. Wearden binne net-gefoelige. Standert is verilog_2k. |
| filenamme | String | Verilog file namme. |
| Return Type | Beskriuwing |
| 0 | Kommando slagge. |
| 1 | Kommando mislearre. Der is in flater. Jo kinne it flaterberjocht besjen yn 'e konsole. |
List fan flaters
| Flater Code | Flaterberjocht | Beskriuwing |
| ERR0023 | Parameter—lib ûntbrekt wearde | De lib-opsje wurdt sûnder wearde oantsjutte. |
| ERR0023 | Parameter—modus ûntbrekt wearde | De modus opsje wurdt oantsjutte sûnder wearde. |
| ERR0015 | Unbekende modus ' ' | De oantsjutte verilogmodus is ûnbekend. Sjoch de list mei mooglike verilogmodus yn - beskriuwing fan 'e modusopsje. |
| ERR0023 | Required parameter file namme mist | Gjin verilog file paad wurdt foarsjoen. |
| ERR0016 | Mislearre fanwege de parser fan Verific | Syntaksis flater yn verilog fileDe parser fan Verific kin sjoen wurde yn 'e konsole boppe it flaterberjocht. |
| ERR0012 | set_device wurdt net neamd | It apparaat ynformaasje is net oantsjutte. Brûk set_device kommando om it apparaat te beskriuwen. |
Example
read_verilog -mode system_verilog {component/work/top/top.v}
read_verilog -modus system_verilog_mfcu design.v
9.1.4 read_vhdl (Stel in fraach)
Beskriuwing
Foegje in VHDL ta file yn 'e list fan VHDL files.
read_vhdl [-lib ] [-modus ]filenamme >
Arguminten
| Parameter | Type | Beskriuwing |
| -lib | — | Spesifisearje de bibleteek wêryn de ynhâld tafoege wurde moat. |
| -wize | — | Spesifisearret de VHDL standert. Standert is VHDL_93. Mooglike wearden binne vhdl_93, vhdl_87, vhdl_2k, vhdl_2008, vhdl_psl. Wearden binne net-gefoelige. |
| filenamme | — | VHDL file namme. |
| Return Type | Beskriuwing |
| 0 | Kommando slagge. |
| 1 | Kommando mislearre. Der is in flater. Jo kinne it flaterberjocht besjen yn 'e konsole. |
List fan flaters
| Flater Code | Flaterberjocht | Beskriuwing |
| ERR0023 | Parameter—lib ûntbrekt wearde | De lib-opsje wurdt sûnder wearde oantsjutte. |
| ERR0023 | Parameter—modus ûntbrekt wearde | De modus opsje wurdt oantsjutte sûnder wearde. |
| ERR0018 | Unbekende modus ' ' | De oantsjutte VHDL-modus is ûnbekend. Sjoch de list mei mooglike VHDL-modus yn—modusopsjebeskriuwing. |
| ERR0023 | Required parameter file namme mist | Gjin VHDL file paad wurdt foarsjoen. |
| ERR0019 | Koe net registrearje invalid_path.v file | De oantsjutte VHDL file bestiet net of hat gjin lêsrjochten. |
| ERR0012 | set_device wurdt net neamd | It apparaat ynformaasje is net oantsjutte. Brûk set_device kommando om it apparaat te beskriuwen. |
Example
read_vhdl -modus vhdl_2008 osc2dfn.vhd
read_vhdl {hdl/top.vhd}
9.1.5 set_top_level (Stel in fraach)
Beskriuwing
Spesifisearje de namme fan de top-level module yn RTL.
set_top_level [-lib ]
Arguminten
| Parameter | Type | Beskriuwing |
| -lib | String | De bibleteek om te sykjen nei de module of entiteit op it heechste nivo (Opsjoneel). |
| namme | String | De namme fan 'e module of entiteit op it heechste nivo. |
| Return Type | Beskriuwing |
| 0 | Kommando slagge. |
| 1 | Kommando mislearre. Der is in flater. Jo kinne it flaterberjocht besjen yn 'e konsole. |
List fan flaters
| Flater Code | Flaterberjocht | Beskriuwing |
| ERR0023 | Ferplichte parameter topnivo ûntbrekt | De opsje op it heechste nivo is ferplicht en moat oantsjutte wurde. |
| ERR0023 | Parameter—lib ûntbrekt wearde | De lib-opsje wurdt sûnder wearden oantsjutte. |
| ERR0014 | Net yn steat om topnivo te finen yn biblioteek | De oantsjutte topnivo-module is net definiearre yn 'e opjûne bibleteek. Om dizze flater te reparearjen, moat de namme fan 'e topmodule of bibleteek korrizjeare wurde. |
| ERR0017 | Útwurke mislearre | Fout yn it RTL-útwurkingsproses. De flatermelding kin fanút de konsole waarnommen wurde. |
Example
set_top_level {top}
set_top_level -lib hdl top
9.1.6 read_sdc (Stel in fraach)
Beskriuwing
Lês in SDC file yn 'e komponint databank.
read_sdc -komponintfilenamme >
Arguminten
| Parameter | Type | Beskriuwing |
| -komponint | — | Dit is in ferplichte flagge foar read_sdc kommando as wy ôfliede beheinings. |
| filenamme | String | Paad nei de SDC file. |
| Return Type | Beskriuwing |
| 0 | Kommando slagge. |
| 1 | Kommando mislearre. Der is in flater. Jo kinne it flaterberjocht besjen yn 'e konsole. |
List fan flaters
| Flater Code | Flaterberjocht | Beskriuwing |
| ERR0023 | Required parameter file namme ûntbrekt. | De ferplichte opsje file namme is net oantsjutte. |
| ERR0000 | SDC file <file_path> is net lêsber. | De oantsjutte SDC file hat gjin lêsrjochten. |
| ERR0001 | Kin net iepenjefile_paad> file. | De SDC file bestiet net. It paad moat korrizjearre wurde. |
| ERR0008 | Untbrekkend set_component-kommando ynfile_paad> file | De oantsjutte komponint fan SDC file net spesifisearje de komponint. |
| Flater Code | Flaterberjocht | Beskriuwing |
| ERR0009 | <List of errors from sdc file> | De SDC file befettet ferkearde sdc-kommando's. Bygelyksample,
as der in flater is yn set_multicycle_path beheining: Flater by it útfieren fan it kommando read_sdc: ynfile_paad> file: Flater yn kommando set_multicycle_path: Unbekende parameter [get_cells {reg_a}]. |
Example
read_sdc -component {./component/work/ccc0/ccc0_0/ccc0_ccc0_0_PF_CCC.sdc}
9.1.7 read_ndc (Stel in fraach)
Beskriuwing
Lês in NDC file yn 'e komponint databank.
read_ndc -komponintfilenamme >
Arguminten
| Parameter | Type | Beskriuwing |
| -komponint | — | Dit is in ferplichte flagge foar read_ndc kommando as wy ôfliede beheinings. |
| filenamme | String | Paad nei de NDC file. |
| Return Type | Beskriuwing |
| 0 | Kommando slagge. |
| 1 | Kommando mislearre. Der is in flater. Jo kinne it flaterberjocht besjen yn 'e konsole. |
List fan flaters
| Flater Code | Flaterberjocht | Beskriuwing |
| ERR0001 | Kin net iepenjefile_paad> file | De NDC file bestiet net. It paad moat korrizjearre wurde. |
| ERR0023 | Ferplichte parameter—AtclParamO_ ûntbrekt. | De ferplichte opsje filenamme is net oantsjutte. |
| ERR0023 | Ferplichte parameter - komponint ûntbrekt. | Komponintopsje is ferplicht en moat oantsjutte wurde. |
| ERR0000 | NDC file 'file_path>' is net lêsber. | De oantsjutte NDC file hat gjin lêsrjochten. |
Example
read_ndc -komponint {component/work/ccc1/ccc1_0/ccc_comp.ndc}
9.1.8 derive_constraints (Stel in fraach)
Beskriuwing
Instantiate komponint SDC files yn 'e databank op ûntwerpnivo.
derive_constraints
Arguminten
| Return Type | Beskriuwing |
| 0 | Kommando slagge. |
| 1 | Kommando mislearre. Der is in flater. Jo kinne it flaterberjocht besjen yn 'e konsole. |
List fan flaters
| Flater Code | Flaterberjocht | Beskriuwing |
| ERR0013 | Topnivo is net definiearre | Dit betsjut dat de module of entiteit op it heechste nivo net oantsjutte is. Om dizze oprop te reparearjen, jou de set_top_level-kommando foar it derive_constraints-kommando. |
Example
derive_constraints
9.1.9 write_sdc (Stel in fraach)
Beskriuwing
Skriuwt in beheining file yn SDC-formaat.
skriuwe_sdcfilenamme >
Arguminten
| Parameter | Type | Beskriuwing |
| <filenamme > | String | Paad nei de SDC file sil oanmakke wurde. Dit is in ferplichte opsje. As de file bestiet, sil it oerskreaun wurde. |
| Return Type | Beskriuwing |
| 0 | Kommando slagge. |
| 1 | Kommando mislearre. Der is in flater. Jo kinne it flaterberjocht besjen yn 'e konsole. |
List fan flaters
| Flater Code | Flaterberjocht | Beskriuwing |
| ERR0003 | Kin net iepenjefile paad> file. | File paad is net korrekt. Kontrolearje oft de âldermappen bestean. |
| ERR0002 | SDC file 'file paad>' is net skriuwber. | De oantsjutte SDC file hat gjin skriuwfergunning. |
| ERR0023 | Required parameter file namme ûntbrekt. | De SDC file paad is in ferplichte opsje en moat wurde oantsjutte. |
Example
write_sdc "derived.sdc"
9.1.10 write_pdc (Stel in fraach)
Beskriuwing
Skriuwt fysike beheiningen (allinich beheiningen ôfliede).
skriuwe_pdcfilenamme >
Arguminten
| Parameter | Type | Beskriuwing |
| <filenamme > | String | Paad nei de PDC file sil oanmakke wurde. Dit is in ferplichte opsje. As de file paad bestiet, sil it oerskreaun wurde. |
| Return Type | Beskriuwing |
| 0 | Kommando slagge. |
| 1 | Kommando mislearre. Der is in flater. Jo kinne it flaterberjocht besjen yn 'e konsole. |
List fan flaters
| Flater Code | Flaterberjochten | Beskriuwing |
| ERR0003 | Kin net iepenjefile paad> file | De file paad is net korrekt. Kontrolearje oft de âldermappen bestean. |
| ERR0002 | PDC file 'file paad>' is net skriuwber. | De oantsjutte PDC file hat gjin skriuwfergunning. |
| ERR0023 | Required parameter file namme mist | De PDC file paad is in ferplichte opsje en moat wurde oantsjutte. |
Example
write_pdc "derived.pdc"
9.1.11 write_ndc (Stel in fraach)
Beskriuwing
Skriuwt NDC-beheinings yn in file.
skriuwe_ndcfilenamme >
Arguminten
| Parameter | Type | Beskriuwing |
| filenamme | String | Paad nei de NDC file sil oanmakke wurde. Dit is in ferplichte opsje. As de file bestiet, sil it oerskreaun wurde. |
| Return Type | Beskriuwing |
| 0 | Kommando slagge. |
| 1 | Kommando mislearre. Der is in flater. Jo kinne it flaterberjocht besjen yn 'e konsole. |
List fan flaters
| Flater Code | Flaterberjochten | Beskriuwing |
| ERR0003 | Kin net iepenjefile_paad> file. | File paad is net korrekt. De âldermappen besteane net. |
| ERR0002 | NDC file 'file_path>' is net skriuwber. | De oantsjutte NDC file hat gjin skriuwfergunning. |
| ERR0023 | De fereaske parameter _AtclParamO_ ûntbrekt. | De NDC file paad is in ferplichte opsje en moat wurde oantsjutte. |
Example
write_ndc "derived.ndc"
9.1.12 add_include_path (Stel in fraach)
Beskriuwing
Spesifisearret in paad om te sykjen ynklusyf files by it lêzen fan RTL files.
add_include_path
Arguminten
| Parameter | Type | Beskriuwing |
| directory | String | Spesifisearret in paad om te sykjen ynklusyf files by it lêzen fan RTL files. Dizze opsje is ferplicht. |
| Return Type | Beskriuwing |
| 0 | Kommando slagge. |
| Return Type | Beskriuwing |
| 1 | Kommando mislearre. Der is in flater. Jo kinne it flaterberjocht besjen yn 'e konsole. |
List fan flaters
| Flater Code | Flaterberjocht | Beskriuwing |
| ERR0023 | Ferplichte parameter ynklusyf paad ûntbrekt. | De opsje foar map is ferplicht en moat oanjûn wurde. |
Opmerking: As it mappaad is net korrekt, dan sil add_include_path sûnder in flater trochjûn wurde.
read_verilog/read_vhd-kommando's sille lykwols mislearje fanwegen de parser fan Verific.
Example
add_include_path component/work/COREABC0/COREABC0_0/rtl/vlog/core
Ferzjeskiednis (Stel in fraach)
De revyzjeskiednis beskriuwt de wizigingen dy't yn it dokumint binne ymplementearre. De wizigingen wurde fermeld per revyzje, te begjinnen mei de meast aktuele publikaasje.
| Revyzje | Datum | Beskriuwing |
| F | 08/2024 | De folgjende feroarings wurde makke yn dizze ferzje: • Bywurke seksje Oanhingsel B—Simulaasjebiblioteken ymportearje yn simulaasjeomjouwing. |
| E | 08/2024 | De folgjende feroarings wurde makke yn dizze ferzje: • Bywurke seksje Oerview. • Bywurke seksje Oflaat SDC File. • Bywurke seksje Oanhingsel B—Simulaasjebiblioteken ymportearje yn simulaasjeomjouwing. |
| D | 02/2024 | Dit dokumint is útbrocht mei Libero 2024.1 SoC Design Suite sûnder feroarings fan v2023.2. Updated seksje Wurkje mei derive_constraints Utility |
| C | 08/2023 | Dit dokumint is útbrocht mei Libero 2023.2 SoC Design Suite sûnder feroarings fan v2023.1. |
| B | 04/2023 | Dit dokumint is útbrocht mei Libero 2023.1 SoC Design Suite sûnder feroarings fan v2022.3. |
| A | 12/2022 | Inisjele revyzje. |
Microchip FPGA Support
Microchip FPGA-produktengroep stipet har produkten mei ferskate stipetsjinsten, ynklusyf Customer Service, Customer Technical Support Center, in website, en wrâldwide ferkeapkantoaren.
Klanten wurde suggerearre om Microchip online boarnen te besykjen foardat se kontakt opnimme mei stipe, om't it heul wierskynlik is dat har fragen al beantwurde binne.
Kontakt Technical Support Center fia de website at www.microchip.com/support. Neam it FPGA Device Part number, selektearje passende saakkategory, en upload ûntwerp files wylst it meitsjen fan in technyske stipe saak.
Nim kontakt op mei Customer Service foar net-technyske produktstipe, lykas produktprizen, produktupgrades, update-ynformaasje, bestelstatus en autorisaasje.
- Ut Noard-Amearika, skilje 800.262.1060
- Fan 'e rest fan' e wrâld, ring 650.318.4460
- Fax, fan oeral yn 'e wrâld, 650.318.8044
Microchip Ynformaasje
De mikrochip Website
Microchip biedt online stipe fia ús website at www.microchip.com/. Dit website wurdt brûkt om te meitsjen files en ynformaasje maklik beskikber foar klanten. Guon fan 'e beskikbere ynhâld omfettet:
- Produktstipe - Gegevensblêden en errata, applikaasjenotysjes en sample programma's, ûntwerpboarnen, brûkershantliedingen en hardware-stipedokuminten, lêste softwarereleases en argivearre software
- Algemiene technyske stipe - Faak stelde fragen (FAQ's), oanfragen foar technyske stipe, online diskusjegroepen, lidlist fan lidmaatskip fan Microchip-ûntwerppartners
- Business of Microchip - Produktseleksje- en bestelgidsen, lêste Microchip-parseberjochten, list fan seminars en eveneminten, listings fan Microchip-ferkeapkantoaren, distributeurs en fabryksfertsjintwurdigers
Produkt Change Notification Service
Microchip's notifikaasjetsjinst foar produktferoaring helpt klanten op 'e hichte te hâlden oer Microchip-produkten. Abonnees sille e-postnotifikaasje krije as d'r feroarings, updates, ferzjes of errata binne relatearre oan in spesifisearre produktfamylje of ûntwikkelingsark fan belang. Om te registrearjen, gean nei www.microchip.com/pcn en folgje de registraasje ynstruksjes.
Klant Support
Brûkers fan Microchip-produkten kinne help krije fia ferskate kanalen:
- Distributeur of fertsjintwurdiger
- Lokaal Sales Office
- Embedded Solutions Engineer (ESE)
- Technyske stipe
Klanten moatte kontakt opnimme mei har distributeur, fertsjintwurdiger of ESE foar stipe. Lokale ferkeapkantoaren binne ek beskikber om klanten te helpen. In list fan ferkeapkantoaren en lokaasjes is opnommen yn dit dokumint. Technyske stipe is beskikber fia de webside op: www.microchip.com/support
Microchip Apparaten Code Protection Feature
Notysje de folgjende details fan 'e koadebeskermingsfunksje op Microchip-produkten:
- Microchip produkten foldogge oan de spesifikaasjes befette yn harren bysûndere Microchip Data Sheet.
- Microchip is fan betinken dat syn famylje fan produkten feilich is as se brûkt wurde op 'e bedoelde manier, binnen operasjonele spesifikaasjes, en ûnder normale omstannichheden.
- Microchip wearden en agressyf beskermet syn yntellektuele eigendomsrjochten. Pogingen om te brekken de koade beskerming funksjes fan Microchip produkt is strang ferbean en kin yn striid mei de Digital Millennium Copyright Act.
- Noch Microchip noch in oare semiconductor fabrikant kin garandearje de feiligens fan syn koade. Koadebeskerming betsjut net dat wy garandearje dat it produkt "ûnbrekber" is. Koadebeskerming is konstant yn ûntwikkeling. Microchip set him yn om de funksjes foar koadebeskerming fan ús produkten kontinu te ferbetterjen.
Juridyske Notysje
Dizze publikaasje en de ynformaasje hjiryn meie allinich brûkt wurde mei Microchip-produkten, ynklusyf om Microchip-produkten te ûntwerpen, te testen en te yntegrearjen mei jo applikaasje. Gebrûk fan dizze ynformaasje op in oare manier skeint dizze betingsten. Ynformaasje oangeande apparaatapplikaasjes wurdt allinich foar jo gemak levere en kin wurde ferfongen troch updates. It is jo ferantwurdlikens om te soargjen dat jo applikaasje foldocht oan jo spesifikaasjes. Nim kontakt op mei jo lokale Microchip ferkeap kantoar foar ekstra stipe of, krije ekstra stipe by www.microchip.com/en-us/support/design-help/client-support-services.
DIT YNFORMAASJE WORDT LJOCHT FAN MICROCHIP "AS IS". A MICROCHIP MAAKT GEEN FERSENTASJES OF GARANTIES FAN ELKE SOART, SY EXPRESS OF YMPLYD, SKRIFTLIK OF Mûnling, STATUTORY OF EARSOON, FERGESE AAN DE YNFORMAASJE YNLEFT MAAR NET BEPERKTE TOT ELKE YMPLIJTE GARANTIES-EN FÊSTFÊLJENDE GARANTIES, EN FÊSTFÊLJENDE GARANTIES, BEPAALDE DOEL, OF GARANTIES RELATED TO YN STAAT, KWALITEIT, OR PERFORMANCE. YN GEEN GEVAL SIL MICROCHIP AANSPRAKELIJK Wêze FOAR ELKE INDIREKTE, SPESIALE, STRAFFENDE, INSIDENTELE, OF GEVOLGLIKE FERLIES, SKADE, KOSTEN, OF UITGAVEN FAN ELKE SOART WAT HÊT HÊT HÊT HÊT HÊT OP DE YNFORMAASJE OF SY GEBRUK, HÛÛKLIK WÊR FERGESE, HÛÛÛKLIK WÊR FERGESE. MOOGLIKHEID OF DE SKADES binne foarsjoenber. FAN DE FOLLE MATE DAT BY WET tastien is, SIL MICROCHIP'S TOTALE AANSPRAKELIJKHEID OP ALLE BESKIKKINGEN OP ELKE MANIER FERGESE AAN DE YNFORMAASJE OF SY GEBRUK NET DE BEDRACHT FAN FERGESJES, INDIEN ELKE, DAT JO DIREKTE FOAR DE MICROCHIP BETAALD HANE BETAELD.
It gebrûk fan Microchip-apparaten yn libbensbehâldende en/of feiligensapplikaasjes is folslein foar risiko fan 'e keaper, en de keaper giet dermei akkoard om Microchip te ferdigenjen, te fergoedzjen en skeadeleas te hâlden fan alle skea, oanspraken, rjochtsaken of útjeften dy't fuortkomme út sok gebrûk. Der wurde gjin lisinsjes oerdroegen, ymplisyt of oars, ûnder yntellektuele eigendomsrjochten fan Microchip, útsein as oars oanjûn.
Handelsmerken
De Microchip namme en logo, it Microchip logo, Adaptec, AVR, AVR logo, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStylus, maXTouch, MediaLB, megaAVR, Microsemi, Microsemi logo, MOST, MOST logo, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32 logo, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST Logo, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron, en XMEGA binne registrearre hannelsmerken fan Microchip Technology Incorporated yn 'e FS en oare lannen.
AgileSwitch, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, ProASIC Plus logo, Quiet-Wire, SmartFusion, SyncWorld, TimeCesium, TimeHub, TimePictra, TimeProvider, en ZL binne registrearre hannelsmerken fan Microchip Technology Incorporated yn 'e FS
Adjacent Key Suppression, AKS, Analog-for-the-Digital Age, Any Capacitor, AnyIn, AnyOut, Augmented Switching, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net, Dynamic Average Matching , DAM, ECAN, Espresso T1S, EtherGREEN, EyeOpen, GridTime, IdealBridge, IGaT, In-Circuit Serial Programming, ICSP, INICnet, Intelligent Paralleling, IntelliMOS, Inter-Chip Connectivity, JitterBlocker, Knob-on-Display, MarginLinko, maxCrypto, max. maxView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified logo, MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS 7, PowerSmart, PureSilicon , QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance , Trusted Time, TSHARC, Turing, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect en ZENA binne hannelsmerken fan Microchip Technology Incorporated yn 'e FS en oare lannen.
SQTP is in tsjinstmerk fan Microchip Technology Incorporated yn 'e FS
It Adaptec-logo, Frequency on Demand, Silicon Storage Technology, en Symmcom binne registrearre hannelsmerken fan Microchip Technology Inc. yn oare lannen.
GestIC is in registrearre hannelsmerk fan Microchip Technology Germany II GmbH & Co. KG, in dochterûndernimming fan Microchip Technology Inc., yn oare lannen.
Alle oare hier neamde hannelsmerken binne eigendom fan har respektive bedriuwen.
2024, Microchip Technology Incorporated en har dochterûndernimmingen. Alle rjochten foarbehâlden.
ISBN: 978-1-6683-0183-8
Kwaliteitsbehearsysteem
Foar ynformaasje oer Microchip's Quality Management Systems, besykje asjebleaft www.microchip.com/quality.
Wrâldwiid ferkeap en tsjinst
| AMERIKA | ASIA / PASIFIC | ASIA / PASIFIC | EUROPA |
| Corporate Office 2355 West Chandler Blvd. Chandler, AZ 85224-6199 Tel: 480-792-7200 Fax: 480-792-7277 Technyske stipe: www.microchip.com/support Web Adres: www.microchip.com Atlanta Duluth, GA Tel: 678-957-9614 Fax: 678-957-1455 Austin, TX Tel: 512-257-3370 Boston Westborough, MA Tel: 774-760-0087 Fax: 774-760-0088 Chicago Itasca, IL Tel: 630-285-0071 Fax: 630-285-0075 Dallas Addison, TX Tel: 972-818-7423 Fax: 972-818-2924 Detroit Novi, MI Tel: 248-848-4000 Houston, TX Tel: 281-894-5983 Indianapolis Noblesville, IN Tel: 317-773-8323 Fax: 317-773-5453 Tel: 317-536-2380 Los Angeles Mission Viejo, CA Tel: 949-462-9523 Fax: 949-462-9608 Tel: 951-273-7800 Raleigh, NC Tel: 919-844-7510 New York, NY Tel: 631-435-6000 San Jose, CA Tel: 408-735-9110 Tel: 408-436-4270 Kanada - Toronto Tel: 905-695-1980 Fax: 905-695-2078 |
Austraalje - Sydney Tel: 61-2-9868-6733 Sina - Peking Tel: 86-10-8569-7000 Sina - Chengdu Tel: 86-28-8665-5511 Sina - Chongqing Tel: 86-23-8980-9588 Sina - Dongguan Tel: 86-769-8702-9880 Sina - Guangzhou Tel: 86-20-8755-8029 Sina - Hangzhou Tel: 86-571-8792-8115 Sina - Hong Kong SAR Tel: 852-2943-5100 Sina - Nanjing Tel: 86-25-8473-2460 Sina - Qingdao Tel: 86-532-8502-7355 Sina - Shanghai Tel: 86-21-3326-8000 Sina - Shenyang Tel: 86-24-2334-2829 Sina - Shenzhen Tel: 86-755-8864-2200 Sina - Suzhou Tel: 86-186-6233-1526 Sina - Wuhan Tel: 86-27-5980-5300 Sina - Xian Tel: 86-29-8833-7252 Sina - Xiamen Tel: 86-592-2388138 Sina - Zhuhai Tel: 86-756-3210040 |
Yndia - Bangalore Tel: 91-80-3090-4444 Yndia - Nij-Delhi Tel: 91-11-4160-8631 Yndia - Pune Tel: 91-20-4121-0141 Japan - Osaka Tel: 81-6-6152-7160 Japan - Tokio Tel: 81-3-6880-3770 Korea - Daegu Tel: 82-53-744-4301 Korea - Seoul Tel: 82-2-554-7200 Maleizje - Kuala Lumpur Tel: 60-3-7651-7906 Maleizje - Penang Tel: 60-4-227-8870 Filipinen - Manila Tel: 63-2-634-9065 Singapoer Tel: 65-6334-8870 Taiwan - Hsin Chu Tel: 886-3-577-8366 Taiwan - Kaohsiung Tel: 886-7-213-7830 Taiwan - Taipei Tel: 886-2-2508-8600 Tailân - Bangkok Tel: 66-2-694-1351 Fietnam - Ho Chi Minh Tel: 84-28-5448-2100 |
Eastenryk - Wels Tel: 43-7242-2244-39 Fax: 43-7242-2244-393 Denemarken - Kopenhagen Tel: 45-4485-5910 Fax: 45-4485-2829 Finlân - Espoo Tel: 358-9-4520-820 Frankryk - Parys Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Dútslân - Garching Tel: 49-8931-9700 Dútslân - Haan Tel: 49-2129-3766400 Dútslân - Heilbronn Tel: 49-7131-72400 Dútslân - Karlsruhe Tel: 49-721-625370 Dútslân - München Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Dútslân - Rosenheim Tel: 49-8031-354-560 Israel - Hod Hasharon Tel: 972-9-775-5100 Itaalje - Milaan Tel: 39-0331-742611 Fax: 39-0331-466781 Itaalje - Padua Tel: 39-049-7625286 Nederlân – Drunen Tel: 31-416-690399 Fax: 31-416-690340 Noarwegen - Trondheim Tel: 47-72884388 Poalen - Warsjau Tel: 48-22-3325737 Roemenië - Boekarest Tel: 40-21-407-87-50 Spanje - Madrid Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Sweden - Göteborg Tel: 46-31-704-60-40 Sweden - Stockholm Tel: 46-8-5090-4654 UK - Wokingham Tel: 44-118-921-5800 Fax: 44-118-921-5820 |
Dokuminten / Resources
 |
MICROCHIP DS00004807F PolarFire Family FPGA Oanpaste Flow [pdf] Brûkersgids DS00004807F PolarFire Family FPGA Custom Flow, DS00004807F, PolarFire Family FPGA Custom Flow, Family FPGA Custom Flow, Custom Flow, Flow |