ຄູ່ມືຜູ້ໃຊ້ PolarFire Family FPGA Custom Flow
Libero SoC v2024.2

ບົດນໍາ (ຖາມຄໍາຖາມ)

ຊອບແວ Libero System-on-Chip (SoC) ສະຫນອງສະພາບແວດລ້ອມການອອກແບບ Field Programmable Gate Array (FPGA). ຢ່າງໃດກໍ່ຕາມ, ຜູ້ໃຊ້ຈໍານວນຫນ້ອຍອາດຈະຕ້ອງການໃຊ້ການສັງເຄາະຂອງພາກສ່ວນທີສາມແລະເຄື່ອງມືຈໍາລອງທີ່ຢູ່ນອກສະພາບແວດລ້ອມ Libero SoC. ດຽວນີ້ Libero ສາມາດຖືກລວມເຂົ້າໃນສະພາບແວດລ້ອມການອອກແບບ FPGA. ມັນແນະນໍາໃຫ້ໃຊ້ Libero SoC ເພື່ອຈັດການກະແສການອອກແບບ FPGA ທັງຫມົດ.
ຄູ່ມືຜູ້ໃຊ້ນີ້ອະທິບາຍເຖິງ Custom Flow ສໍາລັບອຸປະກອນຄອບຄົວ PolarFire ແລະ PolarFire SoC, ຂະບວນການທີ່ຈະລວມເອົາ Libero ເປັນສ່ວນຫນຶ່ງຂອງກະແສການອອກແບບ FPGA ທີ່ໃຫຍ່ກວ່າ. Supported Device Families® ຕາຕະລາງຕໍ່ໄປນີ້ລາຍຊື່ຄອບຄົວອຸປະກອນທີ່ Libero SoC ຮອງຮັບ. ແນວໃດກໍ່ຕາມ, ບາງຂໍ້ມູນໃນຄູ່ມືນີ້ອາດຈະນຳໃຊ້ກັບອຸປະກອນສະເພາະໃນຄອບຄົວເທົ່ານັ້ນ. ໃນກໍລະນີນີ້, ຂໍ້ມູນດັ່ງກ່າວໄດ້ຖືກກໍານົດຢ່າງຊັດເຈນ.
ຕາຕະລາງ 1. ຄອບຄົວອຸປະກອນທີ່ຮອງຮັບໂດຍ Libero SoC

ຄອບຄົວອຸປະກອນ	ລາຍລະອຽດ
PolarFire®	PolarFire FPGAs ສົ່ງພະລັງງານຕໍ່າສຸດຂອງອຸດສາຫະກໍາໃນລະດັບຄວາມຫນາແຫນ້ນລະດັບກາງທີ່ມີຄວາມຫມັ້ນຄົງແລະຄວາມຫນ້າເຊື່ອຖືພິເສດ.
PolarFire SoC	PolarFire SoC ເປັນ SoC FPGA ທໍາອິດທີ່ມີກຸ່ມ CPU RISC-V ທີ່ມີຄວາມຕັ້ງໃຈ, ສອດຄ່ອງກັນ, ແລະລະບົບຍ່ອຍຫນ່ວຍຄວາມຈໍາ L2 ທີ່ມີຄວາມຕັ້ງໃຈເຮັດໃຫ້ Linux® ແລະແອັບພລິເຄຊັນໃນເວລາຈິງ.

ເກີນview (ຖາມຄໍາຖາມ)

ໃນຂະນະທີ່ Libero SoC ສະຫນອງສະພາບແວດລ້ອມການອອກແບບ end-to-end ປະສົມປະສານຢ່າງເຕັມທີ່ເພື່ອພັດທະນາການອອກແບບ SoC ແລະ FPGA, ມັນຍັງສະຫນອງຄວາມຍືດຫຍຸ່ນໃນການດໍາເນີນການສັງເຄາະແລະການຈໍາລອງດ້ວຍເຄື່ອງມືພາກສ່ວນທີສາມນອກສະພາບແວດລ້ອມ Libero SoC. ຢ່າງໃດກໍຕາມ, ບາງຂັ້ນຕອນການອອກແບບຕ້ອງຢູ່ໃນສະພາບແວດລ້ອມ Libero SoC.
ຕາຕະລາງຕໍ່ໄປນີ້ລາຍຊື່ຂັ້ນຕອນທີ່ສໍາຄັນໃນການອອກແບບ FPGA ແລະຊີ້ບອກຂັ້ນຕອນທີ່ Libero SoC ຕ້ອງໄດ້ໃຊ້.
ຕາຕະລາງ 1-1. ກະແສການອອກແບບ FPGA

ຂັ້ນຕອນການອອກແບບ	ຕ້ອງໃຊ້ Libero	ລາຍລະອຽດ
ການອອກແບບ: HDL	ບໍ່	ໃຊ້ເຄື່ອງມືແກ້ໄຂ HDL ພາກສ່ວນທີສາມນອກ Libero® SoC ຖ້າຕ້ອງການ.
ການ​ອອກ​ແບບ​: ການ​ຕັ້ງ​ຄ່າ​	ແມ່ນແລ້ວ	ສ້າງໂຄງການ Libero ທໍາອິດສໍາລັບການສ້າງອົງປະກອບຫຼັກ IP catalog.
ການຜະລິດຂໍ້ຈໍາກັດ PDC/SDC ອັດຕະໂນມັດ	ບໍ່	ຂໍ້ຈໍາກັດທີ່ມາຈາກຕ້ອງການ HDL ທັງຫມົດ files ແລະ derive_constraints utility ເມື່ອປະຕິບັດຢູ່ນອກ Libero SoC, ດັ່ງທີ່ອະທິບາຍໄວ້ໃນເອກະສານຊ້ອນທ້າຍ C—Derive Constraints.
ການຈຳລອງ	ບໍ່	ໃຊ້ເຄື່ອງມືຂອງພາກສ່ວນທີສາມຢູ່ນອກ Libero SoC, ຖ້າຕ້ອງການ. ຮຽກຮ້ອງໃຫ້ມີການດາວໂຫຼດຫ້ອງສະໝຸດຈຳລອງທີ່ລວບລວມໄວ້ລ່ວງໜ້າສຳລັບອຸປະກອນເປົ້າໝາຍ, ຕົວຈຳລອງເປົ້າໝາຍ ແລະ ເວີຊັນ Libero ເປົ້າໝາຍທີ່ໃຊ້ສຳລັບການປະຕິບັດດ້ານຫຼັງ.
ການສັງເຄາະ	ບໍ່	ໃຊ້ເຄື່ອງມືພາກສ່ວນທີສາມພາຍນອກ Libero SoC ຖ້າຕ້ອງການ.
ການ​ປະ​ຕິ​ບັດ​ການ​ອອກ​ແບບ​: ການ​ຄຸ້ມ​ຄອງ​ຂໍ້​ຈໍາ​ກັດ​, ສັງ​ລວມ Netlist​, ສະ​ຖານ​ທີ່​ແລະ​ເສັ້ນ​ທາງ (ເບິ່ງ Overview)	ແມ່ນແລ້ວ	ສ້າງໂຄງການ Libero ທີສອງສໍາລັບການຈັດຕັ້ງປະຕິບັດ backend.
ການຢັ້ງຢືນເວລາ ແລະພະລັງງານ	ແມ່ນແລ້ວ	ຢູ່ໃນໂຄງການ Libero ທີສອງ.
ຕັ້ງຄ່າຂໍ້ມູນເບື້ອງຕົ້ນການອອກແບບ ແລະຄວາມຊົງຈໍາ	ແມ່ນແລ້ວ	ໃຊ້ເຄື່ອງມືນີ້ເພື່ອຈັດການຄວາມຊົງຈໍາປະເພດຕ່າງໆ ແລະການອອກແບບເບື້ອງຕົ້ນໃນອຸປະກອນ. ຢູ່ໃນໂຄງການທີສອງ.
ການຂຽນໂປລແກລມ File ລຸ້ນ	ແມ່ນແລ້ວ	ຢູ່ໃນໂຄງການທີສອງ.

ສໍາຄັນ: ເຈົ້າ ຕ້ອງດາວໂຫລດຫ້ອງສະຫມຸດ precompiled ມີຢູ່ໃນ PreCompiled ຫ້ອງສະຫມຸດຈໍາລອງ ຫນ້າທີ່ຈະໃຊ້ simulator ພາກສ່ວນທີສາມ.
ໃນການໄຫຼເຂົ້າຂອງ FPGA ຜ້າບໍລິສຸດ, ເຂົ້າໄປໃນການອອກແບບຂອງທ່ານໂດຍໃຊ້ HDL ຫຼື schematic ເຂົ້າແລະຜ່ານໂດຍກົງ
ກັບເຄື່ອງມືການສັງເຄາະ. ການໄຫຼເຂົ້າແມ່ນຍັງສະຫນັບສະຫນູນ. PolarFire ແລະ PolarFire SoC FPGAs ມີຄວາມສໍາຄັນ
ຕັນ IP ຍາກທີ່ເປັນເຈົ້າຂອງທີ່ຮຽກຮ້ອງໃຫ້ມີການນໍາໃຊ້ຫຼັກການຕັ້ງຄ່າ (SgCores) ຈາກ Libero SoC IP
ລາຍການ. ການຈັດການພິເສດແມ່ນຈໍາເປັນສໍາລັບຕັນໃດໆທີ່ປະກອບດ້ວຍການເຮັດວຽກຂອງ SoC:

• PolarFire
  – PF_UPROM
  – PF_SYSTEM_SERVICES
  – PF_CCC
  – PF CLK DIV
  – PF_CRYPTO
  – PF_DRI
  – PF_INIT_MONITOR
  – PF_NGMUX
  – PF_OSC
  - RAMs (TPSRAM, DPSRAM, URAM)
  – PF_SRAM_AHBL_AXI
  – PF_XCVR_ERM
  – PF_XCVR_REF_CLK
  – PF_TX_PLL
  – PF_PCIE
  – PF_IO
  – PF_IOD_CDR
  – PF_IOD_CDR_CCC
  – PF_IOD_GENERIC_RX
  – PF_IOD_GENERIC_TX
  – PF_IOD_GENERIC_TX_CCC
  – PF_RGMII_TO_GMII
  – PF_IOD_OCTAL_DDR
  – PF_DDR3
  – PF_DDR4
  – PF_LPDDR3
  – PF_QDR
  – PF_CORESMARTBERT
  – PF_TAMPER
  – PF_TVS, ແລະອື່ນໆ.

ນອກເໜືອໄປຈາກ SgCores ທີ່ໄດ້ລະບຸໄວ້ກ່ອນໜ້ານີ້, ຍັງມີ DirectCore soft IPs ຫຼາຍຢ່າງທີ່ມີຢູ່ສຳລັບຄອບຄົວອຸປະກອນ PolarFire ແລະ PolarFire SoC ໃນ Libero SoC Catalog ທີ່ໃຊ້ຊັບພະຍາກອນຜ້າ FPGA.
ສໍາລັບການເຂົ້າອອກແບບ, ຖ້າທ່ານໃຊ້ຫນຶ່ງໃນອົງປະກອບກ່ອນຫນ້າ, ທ່ານຕ້ອງໃຊ້ Libero SoC ສໍາລັບສ່ວນຫນຶ່ງຂອງການອອກແບບ (ການຕັ້ງຄ່າອົງປະກອບ), ແຕ່ທ່ານສາມາດສືບຕໍ່ສ່ວນທີ່ເຫຼືອຂອງການອອກແບບຂອງທ່ານ (ການເຂົ້າ HDL, ແລະອື່ນໆ) ຢູ່ນອກ Libero. ເພື່ອຈັດການກະແສການອອກແບບ FPGA ຢູ່ນອກ Libero, ປະຕິບັດຕາມຂັ້ນຕອນທີ່ສະຫນອງໃຫ້ຢູ່ໃນສ່ວນທີ່ເຫຼືອຂອງຄູ່ມືນີ້.
1.1 ວົງຈອນຊີວິດອົງປະກອບ (ຖາມຄໍາຖາມ)
ຂັ້ນຕອນຕໍ່ໄປນີ້ອະທິບາຍວົງຈອນຊີວິດຂອງອົງປະກອບ SoC ແລະໃຫ້ຄໍາແນະນໍາກ່ຽວກັບວິທີການຈັດການຂໍ້ມູນ.

1. ສ້າງອົງປະກອບໂດຍໃຊ້ configurator ຂອງມັນຢູ່ໃນ Libero SoC. ອັນນີ້ສ້າງປະເພດຂໍ້ມູນຕໍ່ໄປນີ້:
   – HDL files
   - ຄວາມ​ຊົງ​ຈໍາ​ files
   - ການ​ກະ​ຕຸ້ນ​ແລະ​ຈໍາ​ລອງ​ files
   - ອົງປະກອບ SDC file
2. ສໍາລັບ HDL files, instantiate ແລະປະສົມປະສານໃຫ້ເຂົາເຈົ້າໃນສ່ວນທີ່ເຫຼືອຂອງການອອກແບບ HDL ໂດຍໃຊ້ເຄື່ອງມື / ຂະບວນການອອກແບບພາຍນອກ.
3. ສະໜອງຄວາມຈຳ files ແລະການກະຕຸ້ນ files ກັບເຄື່ອງມືຈໍາລອງຂອງທ່ານ.
4. ອົງປະກອບສະໜອງ SDC file ເພື່ອເອົາເຄື່ອງມືຈໍາກັດສໍາລັບການສ້າງຂໍ້ຈໍາກັດ. ເບິ່ງເອກະສານຊ້ອນທ້າຍ C—Derive Constraints ສໍາລັບລາຍລະອຽດເພີ່ມເຕີມ.
5. ທ່ານຕ້ອງສ້າງໂຄງການ Libero ທີສອງ, ບ່ອນທີ່ທ່ານນໍາເຂົ້າ netlist ຫລັງສັງເຄາະແລະ metadata ອົງປະກອບຂອງທ່ານ, ດັ່ງນັ້ນຈຶ່ງສໍາເລັດການເຊື່ອມຕໍ່ລະຫວ່າງສິ່ງທີ່ທ່ານສ້າງແລະສິ່ງທີ່ທ່ານເຮັດໂຄງການ.

1.2 ການສ້າງໂຄງການ Libero SoC (ຖາມຄໍາຖາມ)
ບາງຂັ້ນຕອນການອອກແບບຕ້ອງດໍາເນີນການພາຍໃນສະພາບແວດລ້ອມ Libero SoC (ຕາຕະລາງ 1-1). ສໍາລັບຂັ້ນຕອນເຫຼົ່ານີ້ເພື່ອດໍາເນີນການ, ທ່ານຕ້ອງສ້າງສອງໂຄງການ Libero SoC. ໂຄງ​ການ​ທໍາ​ອິດ​ແມ່ນ​ນໍາ​ໃຊ້​ສໍາ​ລັບ​ການ​ຕັ້ງ​ຄ່າ​ອົງ​ປະ​ກອບ​ຂອງ​ການ​ອອກ​ແບບ​ແລະ​ການ​ຜະ​ລິດ​, ແລະ​ໂຄງ​ການ​ທີ​ສອງ​ແມ່ນ​ສໍາ​ລັບ​ການ​ປະ​ຕິ​ບັດ​ທາງ​ດ້ານ​ຮ່າງ​ກາຍ​ຂອງ​ການ​ອອກ​ແບບ​ຂັ້ນ​ເທິງ​.
1.3 ກະແສແບບກຳນົດເອງ (ຖາມຄໍາຖາມ)
ຕົວເລກຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນ:

• Libero SoC ສາມາດຖືກລວມເຂົ້າເປັນສ່ວນຫນຶ່ງຂອງການອອກແບບ FPGA ທີ່ໃຫຍ່ກວ່າດ້ວຍການສັງເຄາະຂອງພາກສ່ວນທີສາມແລະເຄື່ອງມືຈໍາລອງທີ່ຢູ່ນອກສະພາບແວດລ້ອມ Libero SoC.
• ຂັ້ນ​ຕອນ​ຕ່າງໆ​ທີ່​ກ່ຽວ​ຂ້ອງ​ກັບ​ການ​ໄຫຼ​, ເລີ່ມ​ຈາກ​ການ​ສ້າງ​ການ​ອອກ​ແບບ​ແລະ stitching ທັງ​ຫມົດ​ວິ​ທີ​ການ​ໂຄງ​ການ​ອຸ​ປະ​ກອນ​.
• ການແລກປ່ຽນຂໍ້ມູນ (ວັດສະດຸປ້ອນແລະຜົນຜະລິດ) ທີ່ຕ້ອງເກີດຂຶ້ນໃນແຕ່ລະຂັ້ນຕອນການໄຫຼຂອງການອອກແບບ.

ເຄັດລັບ:

1. SNVM.cfg, UPROM.cfg
2. *.mem file ການຜະລິດສໍາລັບການຈໍາລອງ: pa4rtupromgen.exe ໃຊ້ UPROM.cfg ເປັນການປ້ອນຂໍ້ມູນແລະສ້າງ UPROM.mem.

ຕໍ່ໄປນີ້ແມ່ນຂັ້ນຕອນໃນການໄຫຼແບບກຳນົດເອງ:

1. ການ​ຕັ້ງ​ຄ່າ​ອົງ​ປະ​ກອບ​ແລະ​ການ​ຜະ​ລິດ​:
   ກ. ສ້າງໂຄງການ Libero ທໍາອິດ (ເພື່ອຮັບໃຊ້ເປັນໂຄງການອ້າງອີງ).
   ຂ. ເລືອກຫຼັກຈາກລາຍການ. ຄລິກສອງເທື່ອໃສ່ຫຼັກເພື່ອໃຫ້ມັນເປັນຊື່ອົງປະກອບ ແລະກຳນົດຄ່າອົງປະກອບ.
   ນີ້ອັດຕະໂນມັດສົ່ງອອກຂໍ້ມູນອົງປະກອບແລະ files. A Component Manifests ກໍ່ຖືກສ້າງຂຶ້ນ. ເບິ່ງ Component Manifests ສໍາລັບລາຍລະອຽດ. ສໍາລັບລາຍລະອຽດເພີ່ມເຕີມ, ເບິ່ງການຕັ້ງຄ່າອົງປະກອບ.
2. ສໍາເລັດການອອກແບບ RTL ຂອງທ່ານຢູ່ນອກ Libero:
   ກ. ເລັ່ງອົງປະກອບ HDL files.
   ຂ. ທີ່ຕັ້ງຂອງ HDL files ແມ່ນລະບຸໄວ້ໃນອົງປະກອບ Manifests files.
3. ສ້າງຂໍ້ຈໍາກັດ SDC ສໍາລັບອົງປະກອບ. ໃຊ້ປະໂຫຍດຈາກ Derive Constraints ເພື່ອສ້າງຂີດຈຳກັດເວລາ file(SDC) ອີງໃສ່:
   ກ. ອົງປະກອບ HDL files
   ຂ. ອົງປະກອບ SDC files
   ຄ. ຜູ້ໃຊ້ HDL files
   ສໍາລັບລາຍລະອຽດເພີ່ມເຕີມ, ເບິ່ງເອກະສານຊ້ອນທ້າຍ C—Derive Constraints.
4. ເຄື່ອງມືສັງເຄາະ/ເຄື່ອງມືຈຳລອງ:
   ກ. ເອົາ HDL files, ກະຕຸ້ນ files, ແລະຂໍ້ມູນອົງປະກອບຈາກສະຖານທີ່ສະເພາະຕາມທີ່ບັນທຶກໄວ້ໃນ Component Manifests.
   ຂ. ສັງເຄາະ ແລະຈຳລອງການອອກແບບດ້ວຍເຄື່ອງມືພາກສ່ວນທີສາມນອກ Libero SoC.
5. ສ້າງໂຄງການ Libero (ການຈັດຕັ້ງປະຕິບັດ) ທີສອງຂອງທ່ານ.
6. ເອົາການສັງເຄາະອອກຈາກລະບົບຕ່ອງໂສ້ເຄື່ອງມືການໄຫຼຂອງການອອກແບບ (ໂຄງການ > ການຕັ້ງຄ່າໂຄງການ > ຂັ້ນຕອນການອອກແບບ > ລຶບກ່ອງໝາຍການເປີດໃຊ້ງານການສັງເຄາະ).
7. ນໍາເຂົ້າແຫຼ່ງອອກແບບ files (ລາຍການຫຼັງສັງເຄາະ *.vm ຈາກເຄື່ອງມືສັງເຄາະ):
   - ນໍາເຂົ້າຫຼັງສັງເຄາະ *.vm netlist (File>ນໍາເຂົ້າ > Synthesized Verilog Netlist (VM)).
   – ອົງປະກອບ metadata *.cfg files ສໍາລັບ uPROM ແລະ/ຫຼື sNVM.
8. ນໍາເຂົ້າອົງປະກອບບລັອກ Libero SoC ໃດໆ files. ຕັນ files ຕ້ອງຢູ່ໃນ *.cxz file ຮູບແບບ.
   ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມກ່ຽວກັບວິທີການສ້າງບລັອກ, ເບິ່ງ ຄູ່ມືຜູ້ໃຊ້ PolarFire Block Flow.
9. ການ​ນໍາ​ເຂົ້າ​ຂໍ້​ຈໍາ​ກັດ​ການ​ອອກ​ແບບ​:
   - ຂໍ້ຈໍາກັດການນໍາເຂົ້າ I/O files (Constraints Manager > I/OAttributes > Import).
   – ການ​ວາງ​ແຜນ​ພື້ນ​ທີ່​ນໍາ​ເຂົ້າ *.pdc files (ຜູ້ຈັດການຂໍ້ຈໍາກັດ> ການວາງແຜນຊັ້ນ> ການນໍາເຂົ້າ).
   – ການ​ນໍາ​ເຂົ້າ *.sdc ຂໍ້​ຈໍາ​ກັດ​ກໍາ​ນົດ​ເວ​ລາ​ files (ຜູ້ຈັດການຂໍ້ຈໍາກັດ > ເວລາ > ການນໍາເຂົ້າ). ນໍາເຂົ້າ SDC file ສ້າງຂຶ້ນຜ່ານເຄື່ອງມື Derive Constraint.
   – ການ​ນໍາ​ເຂົ້າ​ຂໍ້​ຈໍາ​ກັດ *.ndc​ files (Constraints Manager > NetlistAttributes > Import), ຖ້າມີ.
10. ຂໍ້ຈຳກັດ file ແລະ​ສະ​ມາ​ຄົມ​ເຄື່ອງ​ມື​
    – ໃນ Constraint Manager, ເຊື່ອມໂຍງກັບ *.pdc files ສະຖານທີ່ແລະເສັ້ນທາງ, ໄດ້ *.sdc files ສະຖານທີ່ແລະເສັ້ນທາງແລະການຢັ້ງຢືນເວລາ, ແລະ *.ndc files ເພື່ອລວບລວມ Netlist.
11. ການປະຕິບັດການອອກແບບສໍາເລັດ
    - ສະ​ຖານ​ທີ່​ແລະ​ເສັ້ນ​ທາງ​, ການ​ກວດ​ສອບ​ກໍາ​ນົດ​ເວ​ລາ​ແລະ​ພະ​ລັງ​ງານ​, configure ຂໍ້​ມູນ​ການ​ເລີ່ມ​ຕົ້ນ​ການ​ອອກ​ແບບ​ແລະ​ຄວາມ​ຊົງ​ຈໍາ​, ແລະ​ການ​ດໍາ​ເນີນ​ໂຄງ​ການ file ລຸ້ນ.
12. ກວດສອບການອອກແບບ
    - ກວດສອບການອອກແບບໃນ FPGA ແລະແກ້ໄຂຂໍ້ບົກຜ່ອງຕາມຄວາມຈໍາເປັນໂດຍໃຊ້ເຄື່ອງມືການອອກແບບທີ່ສະຫນອງໃຫ້ກັບຊຸດອອກແບບ Libero SoC.

ການຕັ້ງຄ່າອົງປະກອບ (ຖາມຄໍາຖາມ)

ຂັ້ນຕອນທໍາອິດໃນການໄຫຼເຂົ້າທີ່ກໍາຫນົດເອງແມ່ນເພື່ອກໍານົດອົງປະກອບຂອງທ່ານໂດຍໃຊ້ໂຄງການອ້າງອີງ Libero (ຍັງເອີ້ນວ່າໂຄງການ Libero ທໍາອິດໃນຕາຕະລາງ 1-1). ໃນຂັ້ນຕອນຕໍ່ໄປ, ທ່ານໃຊ້ຂໍ້ມູນຈາກໂຄງການອ້າງອີງນີ້.
ຖ້າທ່ານກໍາລັງໃຊ້ອົງປະກອບໃດໆທີ່ລະບຸໄວ້ກ່ອນຫນ້ານີ້, ພາຍໃຕ້ Overview ໃນການອອກແບບຂອງທ່ານ, ປະຕິບັດຂັ້ນຕອນທີ່ໄດ້ອະທິບາຍໄວ້ໃນພາກນີ້.
ຖ້າທ່ານບໍ່ໄດ້ໃຊ້ອົງປະກອບຂ້າງເທິງໃດໆ, ທ່ານສາມາດຂຽນ RTL ຂອງທ່ານຢູ່ນອກ Libero ແລະນໍາເຂົ້າໂດຍກົງເຂົ້າໃນເຄື່ອງມື Synthesis ແລະ Simulation ຂອງທ່ານ. ຈາກນັ້ນທ່ານສາມາດສືບຕໍ່ໄປຫາພາກສ່ວນຫຼັງການສັງເຄາະ ແລະພຽງແຕ່ນໍາເຂົ້າລາຍການຫຼັງການສັງເຄາະ *.vm ຂອງທ່ານເຂົ້າໃນໂຄງການປະຕິບັດ Libero ສຸດທ້າຍຂອງທ່ານ (ຍັງເອີ້ນວ່າໂຄງການ Libero ທີສອງໃນຕາຕະລາງ 1-1).
2.1 ການຕັ້ງຄ່າອົງປະກອບໂດຍໃຊ້ Libero (ຖາມຄໍາຖາມ)
ຫຼັງ​ຈາກ​ການ​ເລືອກ​ເອົາ​ອົງ​ປະ​ກອບ​ທີ່​ຕ້ອງ​ການ​ນໍາ​ໃຊ້​ຈາກ​ບັນ​ຊີ​ລາຍ​ການ​ກ່ອນ​ຫນ້າ​ນີ້​, ປະ​ຕິ​ບັດ​ຕາມ​ຂັ້ນ​ຕອນ​ຕໍ່​ໄປ​ນີ້​:

1. ສ້າງໂຄງການ Libero ໃໝ່ (Core Configuration and Generation): ເລືອກອຸປະກອນ ແລະຄອບຄົວທີ່ທ່ານຕັ້ງເປົ້າໝາຍໃນການອອກແບບສຸດທ້າຍຂອງທ່ານ.
2. ໃຊ້ຫນຶ່ງຫຼືຫຼາຍແກນທີ່ໄດ້ກ່າວມາໃນ Custom Flow.
   ກ. ສ້າງ SmartDesign ແລະກໍາຫນົດຄ່າຫຼັກທີ່ຕ້ອງການແລະ instantiate ມັນຢູ່ໃນອົງປະກອບ SmartDesign.
   ຂ. ສົ່ງເສີມທຸກ pins ໃນລະດັບສູງສຸດ.
   ຄ. ສ້າງ SmartDesign.
   ງ. ຄລິກສອງເທື່ອທີ່ເຄື່ອງຈຳລອງ (ອັນໃດນຶ່ງຂອງທາງເລືອກກ່ອນການສັງເຄາະ ຫຼືຫຼັງການສັງເຄາະ ຫຼືຫຼັງການວາງຕົວ) ເພື່ອເອີ້ນໃຊ້ເຄື່ອງຈຳລອງ. ທ່ານສາມາດອອກຈາກ simulator ຫຼັງຈາກມັນຖືກເອີ້ນ. ຂັ້ນຕອນນີ້ສ້າງການຈໍາລອງ fileມີຄວາມຈໍາເປັນສໍາລັບໂຄງການຂອງທ່ານ.

ເຄັດລັບ: ເຈົ້າ ຕ້ອງປະຕິບັດຂັ້ນຕອນນີ້ຖ້າທ່ານຕ້ອງການຈໍາລອງການອອກແບບຂອງທ່ານຢູ່ນອກ Libero.
ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມ, ເບິ່ງ Simulating Your Design.
e. ບັນທຶກໂຄງການຂອງທ່ານ - ນີ້ແມ່ນໂຄງການອ້າງອີງຂອງທ່ານ.
2.2 ອົງປະກອບທີ່ສະແດງອອກ (ຖາມຄໍາຖາມ)
ໃນເວລາທີ່ທ່ານສ້າງອົງປະກອບຂອງທ່ານ, ຊຸດຂອງ files ຖືກສ້າງຂື້ນສໍາລັບແຕ່ລະອົງປະກອບ. ບົດລາຍງານ Component Manifest ລາຍລະອຽດຊຸດຂອງ files ຜະລິດແລະນໍາໃຊ້ໃນແຕ່ລະຂັ້ນຕອນຕໍ່ໄປ (ການສັງເຄາະ, ການຈໍາລອງ, ການສ້າງເຟີມແວ, ແລະອື່ນໆ). ບົດ​ລາຍ​ງານ​ນີ້​ເຮັດ​ໃຫ້​ທ່ານ​ສະ​ຖານ​ທີ່​ຂອງ​ທັງ​ຫມົດ​ທີ່​ຜະ​ລິດ​ໄດ້​ files ຈໍາເປັນເພື່ອດໍາເນີນການກັບ Custom Flow. ທ່ານ​ສາ​ມາດ​ເຂົ້າ​ເຖິງ​ອົງ​ປະ​ກອບ manifest ໃນ​ພື້ນ​ທີ່​ບົດ​ລາຍ​ງານ​: ກົດ​ການ​ອອກ​ແບບ​> ລາຍ​ງານ​ເພື່ອ​ເປີດ​ແຖບ​ລາຍ​ງານ​. ໃນແຖບລາຍງານ, ທ່ານຈະເຫັນຊຸດຂອງ manifest.txt files (ເກີນview), ຫນຶ່ງສໍາລັບແຕ່ລະອົງປະກອບທີ່ທ່ານສ້າງ.
ຄໍາແນະນໍາ: ທ່ານຕ້ອງຕັ້ງອົງປະກອບຫຼືໂມດູນເປັນ '"ຮາກ"' ເພື່ອເບິ່ງອົງປະກອບ manifest file ເນື້ອໃນຢູ່ໃນແຖບລາຍງານ.
ອີກທາງເລືອກ, ທ່ານສາມາດເຂົ້າເຖິງບົດລາຍງານ manifest ສ່ວນບຸກຄົນ files ສໍາລັບແຕ່ລະອົງປະກອບຫຼັກທີ່ສ້າງຂຶ້ນຫຼືອົງປະກອບ SmartDesign ຈາກ /ສ່ວນປະກອບ/ວຽກ/ / / _manifest.txt ຫຼື /ສ່ວນປະກອບ/ວຽກ/ / _manifest.txt. ທ່ານຍັງສາມາດເຂົ້າເຖິງ manifest ໄດ້ file ເນື້ອໃນຂອງແຕ່ລະອົງປະກອບທີ່ສ້າງຂຶ້ນຈາກແຖບອົງປະກອບໃຫມ່ໃນ Libero, ບ່ອນທີ່ file ສະຖານທີ່ຖືກກ່າວເຖິງກ່ຽວກັບລາຍຊື່ໂຄງການ.ສຸມໃສ່ບົດລາຍງານອົງປະກອບ Manifest ຕໍ່ໄປນີ້:

• ຖ້າ​ຫາກ​ວ່າ​ທ່ານ instantiated cores ເຂົ້າ​ໄປ​ໃນ SmartDesign​, ອ່ານ​ file _manifest.txt.
• ຖ້າທ່ານສ້າງອົງປະກອບສໍາລັບແກນ, ອ່ານ _manifest.txt.

ທ່ານຕ້ອງໃຊ້ບົດລາຍງານ Component Manifests ທັງໝົດທີ່ນຳໃຊ້ກັບການອອກແບບຂອງທ່ານ. ຕົວຢ່າງampຖ້າ​ຫາກ​ວ່າ​ໂຄງ​ການ​ຂອງ​ທ່ານ​ມີ SmartDesign ທີ່​ມີ​ຫນຶ່ງ​ຫຼື​ຫຼາຍ​ອົງ​ປະ​ກອບ​ຫຼັກ​ໃນ​ທັນ​ທີ​ແລະ​ທ່ານ​ຕັ້ງ​ໃຈ​ທີ່​ຈະ​ນໍາ​ໃຊ້​ທັງ​ຫມົດ​ໃນ​ການ​ອອກ​ແບບ​ສຸດ​ທ້າຍ​ຂອງ​ທ່ານ​, ຫຼັງ​ຈາກ​ນັ້ນ​ທ່ານ​ຕ້ອງ​ເລືອກ​ເອົາ files ໄດ້ລະບຸໄວ້ໃນບົດລາຍງານ Component Manifests ຂອງອົງປະກອບເຫຼົ່ານັ້ນທັງຫມົດເພື່ອໃຊ້ໃນການອອກແບບຂອງທ່ານ.
2.3 ການແປ Manifest Files (ຖາມຄໍາຖາມ)
ເມື່ອທ່ານເປີດອົງປະກອບ manifest file, ທ່ານເຫັນເສັ້ນທາງໄປ files ໃນໂຄງການ Libero ຂອງທ່ານແລະຊີ້ໃຫ້ເຫັນເຖິງບ່ອນທີ່ຢູ່ໃນກະແສການອອກແບບເພື່ອນໍາໃຊ້ພວກມັນ. ທ່ານອາດຈະເຫັນປະເພດຕໍ່ໄປນີ້ຂອງ files ໃນ manifest file:

• ແຫຼ່ງ HDL files ສໍາລັບເຄື່ອງມືການສັງເຄາະແລະການຈໍາລອງທັງຫມົດ
• ກະຕຸ້ນ files ສໍາລັບເຄື່ອງມືຈໍາລອງທັງຫມົດ
• ຂໍ້ຈຳກັດ files

ຕໍ່ໄປນີ້ແມ່ນອົງປະກອບ Manifest ຂອງອົງປະກອບຫຼັກ PolarFire.ແຕ່ລະປະເພດ file ແມ່ນມີຄວາມຈໍາເປັນ downstream ໃນກະແສການອອກແບບຂອງທ່ານ. ພາກສ່ວນຕໍ່ໄປນີ້ອະທິບາຍການລວມຕົວຂອງ files ຈາກ manifest ເຂົ້າໄປໃນກະແສການອອກແບບຂອງທ່ານ.

ການສ້າງຂໍ້ຈຳກັດ (ຖາມຄໍາຖາມ)

ໃນ​ເວ​ລາ​ທີ່​ປະ​ຕິ​ບັດ​ການ​ຕັ້ງ​ຄ່າ​ແລະ​ການ​ຜະ​ລິດ​, ໃຫ້​ແນ່​ໃຈວ່​າ​ການ​ຂຽນ / ສ້າງ​ຂໍ້​ຈໍາ​ກັດ SDC / PDC / NDC files ສໍາລັບການອອກແບບທີ່ຈະສົ່ງໃຫ້ພວກເຂົາໄປ Synthesis, Place-and-Route, ແລະ Verify Timing tools.
ໃຊ້ປະໂຫຍດ Derive Constraints ຢູ່ນອກສະພາບແວດລ້ອມ Libero ເພື່ອສ້າງຂໍ້ຈໍາກັດແທນທີ່ຈະຂຽນດ້ວຍຕົນເອງ. ເພື່ອໃຊ້ປະໂຫຍດ Derive Constraint ຢູ່ນອກສະພາບແວດລ້ອມ Libero, ທ່ານຕ້ອງ:

• ສະຫນອງຜູ້ໃຊ້ HDL, ອົງປະກອບ HDL, ແລະຂໍ້ຈໍາກັດ SDC ອົງປະກອບ files
• ລະບຸໂມດູນລະດັບສູງສຸດ
• ລະບຸສະຖານທີ່ທີ່ຈະສ້າງຂໍ້ຈໍາກັດທີ່ໄດ້ມາ files

ຂໍ້ຈໍາກັດຂອງອົງປະກອບ SDC ແມ່ນມີຢູ່ໃນ /ສ່ວນປະກອບ/ວຽກ/ / / directory ຫຼັງຈາກການຕັ້ງຄ່າອົງປະກອບແລະການຜະລິດ.
ສໍາລັບລາຍລະອຽດເພີ່ມເຕີມກ່ຽວກັບວິທີການສ້າງຂໍ້ຈໍາກັດສໍາລັບການອອກແບບຂອງທ່ານ, ເບິ່ງເອກະສານຊ້ອນທ້າຍ C—Derive Constraints.

ການ​ສັງ​ເຄາະ​ການ​ອອກ​ແບບ​ຂອງ​ທ່ານ (ຖາມຄໍາຖາມ)

ຫນຶ່ງໃນລັກສະນະຕົ້ນຕໍຂອງ Custom Flow ແມ່ນເພື່ອໃຫ້ທ່ານສາມາດນໍາໃຊ້ການສັງເຄາະຂອງພາກສ່ວນທີສາມ
ເຄື່ອງ​ມື​ນອກ Libero​. ການໄຫຼເຂົ້າທີ່ກໍາຫນົດເອງສະຫນັບສະຫນູນການນໍາໃຊ້ Synopsys SynplifyPro. ເພື່ອສັງເຄາະຂອງທ່ານ
ໂຄງການ, ໃຊ້ຂັ້ນຕອນຕໍ່ໄປນີ້:

1. ສ້າງໂຄງການໃຫມ່ໃນເຄື່ອງມື Synthesis ຂອງທ່ານ, ເປົ້າຫມາຍອຸປະກອນດຽວກັນ, ຕາຍ, ແລະຊຸດເປັນໂຄງການ Libero ທີ່ທ່ານສ້າງ.
   ກ. ນໍາເຂົ້າ RTL ຂອງທ່ານເອງ files ຕາມທີ່ທ່ານເຮັດຕາມປົກກະຕິ.
   ຂ. ກໍານົດຜົນການສັງເຄາະເປັນໂຄງສ້າງ Verilog (.vm).
   ຄໍາແນະນໍາ: ໂຄງສ້າງ Verilog (.vm) ເປັນຮູບແບບຜົນຜະລິດສັງເຄາະທີ່ຮອງຮັບໃນ PolarFire.
2. ນໍາເຂົ້າອົງປະກອບ HDL files ເຂົ້າໄປໃນໂຄງການ Synthesis ຂອງທ່ານ:
   ກ. ສໍາລັບແຕ່ລະ Component Manifests Report: ສໍາລັບແຕ່ລະຄົນ file ພາຍໃຕ້ແຫຼ່ງ HDL files ສໍາລັບເຄື່ອງມືການສັງເຄາະແລະຈໍາລອງທັງຫມົດ, ນໍາເຂົ້າ file ເຂົ້າໄປໃນໂຄງການສັງເຄາະຂອງເຈົ້າ.
3. ນໍາເຂົ້າ file polarfire_syn_comps.v (ຖ້າໃຊ້ Synopsys Synplify) ຈາກ
   ສະຖານທີ່ຕິດຕັ້ງ>/data/aPA5M ກັບໂຄງການສັງເຄາະຂອງທ່ານ.
4. ນໍາເຂົ້າ SDC ທີ່ຜະລິດກ່ອນຫນ້ານີ້ file ໂດຍ​ຜ່ານ​ເຄື່ອງ​ມື​ຂໍ້​ຈໍາ​ກັດ​ທີ່​ໄດ້​ຮັບ (ເບິ່ງ​ເອ​ກະ​ສານ​ຊ້ອນ​
   A—Sample SDC Constraints) ເຂົ້າໄປໃນເຄື່ອງມືສັງເຄາະ. ຂໍ້ຈຳກັດນີ້ file ຈໍາກັດເຄື່ອງມືການສັງເຄາະເພື່ອບັນລຸການປິດເວລາດ້ວຍຄວາມພະຍາຍາມຫນ້ອຍແລະການເຮັດຊ້ໍາການອອກແບບຫນ້ອຍ.

ສຳຄັນ: 

• ຖ້າທ່ານວາງແຜນທີ່ຈະໃຊ້ *.sdc ດຽວກັນ file ເພື່ອຈໍາກັດສະຖານທີ່ແລະເສັ້ນທາງໃນໄລຍະການປະຕິບັດການອອກແບບ, ທ່ານຕ້ອງນໍາເຂົ້າ *.sdc ນີ້ເຂົ້າໃນໂຄງການສັງເຄາະ. ນີ້ແມ່ນເພື່ອຮັບປະກັນວ່າບໍ່ມີຊື່ວັດຖຸອອກແບບບໍ່ກົງກັນໃນ netlist ສັງເຄາະແລະຂໍ້ຈໍາກັດສະຖານທີ່ແລະເສັ້ນທາງໃນໄລຍະການປະຕິບັດຂອງຂະບວນການອອກແບບ. ຖ້າທ່ານບໍ່ລວມເອົານີ້ *.sdc file ໃນຂັ້ນຕອນການສັງເຄາະ, ບັນຊີລາຍຊື່ສຸດທິທີ່ສ້າງຂຶ້ນຈາກການສັງເຄາະອາດຈະລົ້ມເຫລວໃນຂັ້ນຕອນສະຖານທີ່ ແລະເສັ້ນທາງເນື່ອງຈາກຊື່ວັດຖຸອອກແບບບໍ່ກົງກັນ.
  ກ. ນຳເຂົ້າ Netlist Attributes *.ndc, ຖ້າມີ, ເຂົ້າໃນເຄື່ອງມືສັງເຄາະ.
  ຂ. ດໍາເນີນການ Synthesis.
• ສະຖານທີ່ຂອງຜົນຜະລິດເຄື່ອງມືສັງເຄາະຂອງທ່ານມີລາຍຊື່ *.vm file ການສັງເຄາະຕອບທີ່ສ້າງຂຶ້ນ. ທ່ານຕ້ອງນໍາເຂົ້າ netlist ເຂົ້າໄປໃນໂຄງການປະຕິບັດ Libero ເພື່ອສືບຕໍ່ຂະບວນການອອກແບບ.

ຈໍາ​ລອງ​ການ​ອອກ​ແບບ​ຂອງ​ທ່ານ (ຖາມຄໍາຖາມ)

ເພື່ອຈໍາລອງການອອກແບບຂອງທ່ານຢູ່ນອກ Libero (ນັ້ນແມ່ນ, ການນໍາໃຊ້ສະພາບແວດລ້ອມການຈໍາລອງແລະເຄື່ອງຈໍາລອງຂອງທ່ານເອງ), ດໍາເນີນຂັ້ນຕອນຕໍ່ໄປນີ້:

1. ການອອກແບບ Files:
   ກ. ການຈຳລອງການສັງເຄາະລ່ວງໜ້າ:
   •ນໍາເຂົ້າ RTL ຂອງທ່ານເຂົ້າໃນໂຄງການຈໍາລອງຂອງທ່ານ.
   • ສໍາລັບແຕ່ລະອົງປະກອບ Manifests Report.
   - ການ​ນໍາ​ເຂົ້າ​ແຕ່​ລະ​ຄົນ​ file ພາຍໃຕ້ແຫຼ່ງ HDL files ສໍາລັບເຄື່ອງມື Synthesis ແລະ Simulation ທັງຫມົດເຂົ້າໃນໂຄງການ simulation ຂອງທ່ານ.
   • ລວບລວມສິ່ງເຫຼົ່ານີ້ files ຕາມຄໍາແນະນໍາຂອງ simulator ຂອງທ່ານ.
   ຂ. ການຈຳລອງຫຼັງການສັງເຄາະ:
   • ນຳເຂົ້າລາຍການຫຼັງສັງເຄາະ *.vm ຂອງທ່ານ (ສ້າງຂຶ້ນໃນການສັງເຄາະການອອກແບບຂອງເຈົ້າ) ເຂົ້າໃນໂຄງການຈຳລອງຂອງເຈົ້າ ແລະລວບລວມມັນ.
   ຄ. ການຈຳລອງຫຼັງການຈັດວາງ:
   • ກ່ອນອື່ນໝົດ, ປະຕິບັດການອອກແບບຂອງເຈົ້າໃຫ້ສຳເລັດ (ເບິ່ງການຈັດຕັ້ງປະຕິບັດການອອກແບບຂອງເຈົ້າ). ໃຫ້ແນ່ໃຈວ່າໂຄງການ Libero ສຸດທ້າຍຂອງທ່ານຢູ່ໃນສະພາບຫລັງການຈັດວາງ.
   • Double-click ສ້າງ BackAnnotated Files ຢູ່ໃນປ່ອງຢ້ຽມ Libero Design Flow. ມັນສ້າງສອງ files:
   /ຜູ້ອອກແບບ/ / _ba.v/vhd /ຜູ້ອອກແບບ/
   / _ba.sdf
   •ນໍາເຂົ້າທັງສອງອັນນີ້ files ເຂົ້າໄປໃນເຄື່ອງມືຈໍາລອງຂອງທ່ານ.
2. ການກະຕຸ້ນແລະການຕັ້ງຄ່າ files:
   ກ. ສໍາລັບແຕ່ລະອົງປະກອບ Manifests ລາຍງານ:
   • ສຳເນົາທັງໝົດ files ພາຍໃຕ້ການກະຕຸ້ນ Files ສໍາລັບທຸກພາກສ່ວນ Simulation Tools ໄປຫາໄດເລກະທໍລີຮາກຂອງໂຄງການ Simulation ຂອງທ່ານ.
   ຂ. ໃຫ້ແນ່ໃຈວ່າ Tcl ໃດ files ໃນລາຍການກ່ອນຫນ້າ (ໃນຂັ້ນຕອນ 2.a) ຖືກປະຕິບັດຄັ້ງທໍາອິດ, ກ່ອນທີ່ຈະເລີ່ມຕົ້ນຂອງການຈໍາລອງ.
   ຄ. UPROM.mem: ຖ້າທ່ານໃຊ້ UPROM core ໃນການອອກແບບຂອງທ່ານດ້ວຍທາງເລືອກ ການນໍາໃຊ້ເນື້ອຫາສໍາລັບການຈໍາລອງທີ່ເປີດໃຊ້ສໍາລັບລູກຄ້າການເກັບຮັກສາຂໍ້ມູນຫນຶ່ງຫຼືຫຼາຍກວ່າທີ່ທ່ານຕ້ອງການຈໍາລອງ, ທ່ານຕ້ອງໃຊ້ pa4rtupromgen (pa4rtupromgen.exe ໃນ windows) ເພື່ອສ້າງ UPROM.mem. file. ການປະຕິບັດ pa4rtupromgen ໃຊ້ເວລາ UPROM.cfg file ເປັນການປ້ອນຂໍ້ມູນຜ່ານສະຄຣິບ Tcl file ແລະອອກ UPROM.mem file ຕ້ອງການສໍາລັບການຈໍາລອງ. UPROM.mem ນີ້ file ຕ້ອງໄດ້ຮັບການຄັດລອກໄປທີ່ໂຟເດີຈໍາລອງກ່ອນທີ່ຈະດໍາເນີນການຈໍາລອງ. ອະດີດample ສະ​ແດງ​ໃຫ້​ເຫັນ​ການ​ນໍາ​ໃຊ້​ປະ​ຕິ​ບັດ pa4rtupromgen ແມ່ນ​ສະ​ຫນອງ​ໃຫ້​ໃນ​ຂັ້ນ​ຕອນ​ຕໍ່​ໄປ​ນີ້​. UPROM.cfg file ມີຢູ່ໃນໄດເລກະທໍລີ /ສ່ວນປະກອບ/ວຽກ/ / ໃນໂຄງການ Libero ທີ່ທ່ານໃຊ້ເພື່ອສ້າງອົງປະກອບ UPROM.
   ງ. snvm.mem: ຖ້າທ່ານໃຊ້ຫຼັກການບໍລິການລະບົບໃນການອອກແບບຂອງທ່ານແລະກໍາຫນົດຄ່າແຖບ sNVM ຢູ່ໃນຫຼັກດ້ວຍຕົວເລືອກການນໍາໃຊ້ເນື້ອຫາສໍາລັບການຈໍາລອງທີ່ເປີດໃຊ້ສໍາລັບລູກຄ້າຫນຶ່ງຫຼືຫຼາຍກວ່າທີ່ທ່ານຕ້ອງການຈໍາລອງ, snvm.mem file ແມ່ນ​ການ​ຜະ​ລິດ​ອັດ​ຕະ​ໂນ​ມັດ​ເພື່ອ​
   ໄດເລກະທໍລີ /ສ່ວນປະກອບ/ວຽກ/ / ໃນໂຄງການ Libero ທີ່ທ່ານໃຊ້ເພື່ອສ້າງອົງປະກອບການບໍລິການລະບົບ. ນີ້ snvm.mem file ຕ້ອງໄດ້ຮັບການຄັດລອກໃສ່ໂຟນເດີ simulation ກ່ອນການດໍາເນີນການຈໍາລອງ.
3. ສ້າງໂຟນເດີເຮັດວຽກແລະໂຟເດີຍ່ອຍທີ່ມີຊື່ວ່າ simulation ພາຍໃຕ້ໂຟນເດີທີ່ເຮັດວຽກ.
   ການປະຕິບັດ pa4rtupromgen ຄາດວ່າຈະມີໂຟເດີຍ່ອຍ simulation ໃນໂຟເດີທີ່ເຮັດວຽກແລະສະຄິບ *.tcl ຖືກຈັດໃສ່ໃນໂຟເດີຍ່ອຍ simulation.
4. ສຳເນົາ UPROM.cfg file ຈາກໂຄງການ Libero ທໍາອິດທີ່ສ້າງຂຶ້ນສໍາລັບການຜະລິດອົງປະກອບເຂົ້າໄປໃນໂຟນເດີທີ່ເຮັດວຽກ.
5. ວາງຄຳສັ່ງຕໍ່ໄປນີ້ໃສ່ໃນສະຄຣິບ *.tcl ແລະວາງໄວ້ໃນໂຟນເດີຈຳລອງທີ່ສ້າງຂຶ້ນໃນຂັ້ນຕອນທີ 3.
   Sample *.tcl ສໍາລັບອຸປະກອນຄອບຄົວ PolarFire ແລະ PolarFire Soc ເພື່ອສ້າງ URPOM.mem file
   ຈາກ UPROM.cfg
   set_device -fam - ເສຍ​ຊີ​ວິດ​ -pkg
   set_input_cfg -path
   set_sim_mem -pathFile/UPROM.mem>
   gen_sim -use_init ບໍ່ຖືກຕ້ອງ
   ສໍາລັບຊື່ພາຍໃນທີ່ເຫມາະສົມທີ່ຈະໃຊ້ສໍາລັບການຕາຍແລະຊຸດ, ເບິ່ງ *.prjx file ຂອງໂຄງການ Libero ທໍາອິດ (ໃຊ້ສໍາລັບການຜະລິດອົງປະກອບ).
   argument use_init ຕ້ອງຖືກຕັ້ງເປັນ false.
   ໃຊ້ຄໍາສັ່ງ set_sim_mem ເພື່ອລະບຸເສັ້ນທາງໄປຫາຜົນໄດ້ຮັບ file UPROM.mem ນັ້ນແມ່ນ
   ສ້າງຂຶ້ນຕາມການປະຕິບັດຂອງສະຄຣິບ file ກັບ pa4rtupromgen ປະຕິບັດໄດ້.
6. ຢູ່ທີ່ prompt ຄໍາສັ່ງຫຼື cygwin terminal, ໄປທີ່ໄດເລກະທໍລີເຮັດວຽກທີ່ສ້າງຂຶ້ນໃນຂັ້ນຕອນ 3.
   ປະຕິບັດຄໍາສັ່ງ pa4rtupromgen ດ້ວຍຕົວເລືອກ –script ແລະສົ່ງໄປຫາມັນ script *.tcl ທີ່ສ້າງຂຶ້ນໃນຂັ້ນຕອນທີ່ຜ່ານມາ.
   ສໍາລັບ Windows
   /designer/bin/pa4rtupromgen.exe \
   -script./simulation/ .tcl
   ສໍາລັບ Linux:
   /bin/pa4rtupromgen
   -script./simulation/ .tcl
7. ຫຼັງ​ຈາກ​ການ​ປະ​ຕິ​ບັດ​ການ​ປະ​ຕິ​ບັດ pa4rtupromgen ສົບ​ຜົນ​ສໍາ​ເລັດ​, ໃຫ້​ກວດ​ເບິ່ງ​ວ່າ UPROM.mem file ຖືກສ້າງຂື້ນໃນສະຖານທີ່ທີ່ລະບຸໄວ້ໃນຄໍາສັ່ງ set_sim_mem ໃນສະຄິບ *.tcl.
8. ເພື່ອຈຳລອງ sNVM, ສຳເນົາ snvm.mem file ຈາກໂຄງການ Libero ທໍາອິດຂອງທ່ານ (ໃຊ້ສໍາລັບການຕັ້ງຄ່າອົງປະກອບ) ເຂົ້າໄປໃນໂຟນເດີ simulation ລະດັບເທິງຂອງໂຄງການ simulation ຂອງທ່ານເພື່ອດໍາເນີນການ simulation (ນອກ Libero SoC). ເພື່ອຈຳລອງເນື້ອຫາ UPROM, ສຳເນົາ UPROM.mem ທີ່ສ້າງຂຶ້ນ file ເຂົ້າໄປໃນໂຟນເດີ simulation ລະດັບເທິງຂອງໂຄງການ simulation ຂອງທ່ານເພື່ອດໍາເນີນການ simulation (ນອກ Libero SoC).

ສິ່ງສໍາຄັນ: ເພື່ອ ຈໍາລອງການທໍາງານຂອງອົງປະກອບ SoC, ດາວໂຫລດຫ້ອງສະຫມຸດຈໍາລອງ PolarFire precompiled ແລະນໍາມັນເຂົ້າໄປໃນສະພາບແວດລ້ອມການຈໍາລອງຂອງທ່ານຕາມທີ່ໄດ້ອະທິບາຍຢູ່ທີ່ນີ້. ສໍາລັບລາຍລະອຽດເພີ່ມເຕີມ, ເບິ່ງເອກະສານຊ້ອນທ້າຍ B—ການນໍາເຂົ້າຫ້ອງສະຫມຸດຈໍາລອງເຂົ້າໄປໃນສະພາບແວດລ້ອມຈໍາລອງ.

ການ​ປະ​ຕິ​ບັດ​ການ​ອອກ​ແບບ​ຂອງ​ທ່ານ (ຖາມຄໍາຖາມ)

ຫຼັງຈາກສໍາເລັດການຈໍາລອງການສັງເຄາະແລະຫຼັງການສັງເຄາະໃນສະພາບແວດລ້ອມຂອງທ່ານ, ທ່ານຕ້ອງໃຊ້ Libero ອີກເທື່ອຫນຶ່ງເພື່ອປະຕິບັດການອອກແບບຂອງທ່ານ, ແລ່ນເວລາແລະການວິເຄາະພະລັງງານ, ແລະສ້າງໂປຼແກຼມຂອງທ່ານ. file.

1. ສ້າງໂຄງການ Libero ໃຫມ່ສໍາລັບການປະຕິບັດທາງດ້ານຮ່າງກາຍແລະຮູບແບບຂອງການອອກແບບ. ໃຫ້ແນ່ໃຈວ່າຈະຕັ້ງເປົ້າໝາຍໃສ່ອຸປະກອນດຽວກັນກັບໃນໂຄງການອ້າງອີງທີ່ທ່ານສ້າງຂຶ້ນໃນການຕັ້ງຄ່າອົງປະກອບ.
2. ຫຼັງ​ຈາກ​ການ​ສ້າງ​ໂຄງ​ການ​, ເອົາ​ການ​ສັງ​ເຄາະ​ອອກ​ຈາກ​ຕ່ອງ​ໂສ້​ເຄື່ອງ​ມື​ໃນ​ປ່ອງ​ຢ້ຽມ​ການ​ອອກ​ແບບ (ໂຄງ​ການ​> ການ​ຕັ້ງ​ຄ່າ​ໂຄງ​ການ​> ການ​ອອກ​ແບບ Flow​> ຖອນ​ການ​ກວດ​ສອບ​ການ​ເຮັດ​ໃຫ້​ການ​ສັງ​ເຄາະ​ໄດ້​.
3.  ນຳເຂົ້າຫຼັງການສັງເຄາະ *.vm file ໃນ​ໂຄງ​ການ​ນີ້​, (File > ນຳເຂົ້າ > Synthesized Verilog Netlist (VM)).
   ຄໍາແນະນໍາ: ມັນແນະນໍາໃຫ້ທ່ານສ້າງການເຊື່ອມຕໍ່ກັບສິ່ງນີ້ file, ເພື່ອວ່າຖ້າທ່ານສັງເຄາະການອອກແບບຂອງທ່ານຄືນໃຫມ່, Libero ສະເຫມີໃຊ້ netlist ຫລັງການສັງເຄາະຫລ້າສຸດ.
   ກ. ໃນ​ປ່ອງ​ຢ້ຽມ​ຊັ້ນ​ສູງ​ຂອງ​ການ​ອອກ​ແບບ​, ໃຫ້​ສັງ​ເກດ​ຊື່​ຂອງ​ໂມ​ດູນ​ຮາກ​ໄດ້​.
4. ນໍາເຂົ້າຂໍ້ຈໍາກັດເຂົ້າໄປໃນໂຄງການ Libero. ໃຊ້ຕົວຈັດການຂໍ້ຈຳກັດເພື່ອນຳເຂົ້າຂໍ້ຈຳກັດ *.pdc/*.sdc/*.ndc.
   ກ. ນຳເຂົ້າ I/O ຂໍ້ຈຳກັດ *.pdc files (Constraints Manager > I/O Attributes > Import).
   ຂ. ນໍາເຂົ້າການວາງແຜນພື້ນເຮືອນ *.pdc ຂໍ້ຈໍາກັດ files (ຜູ້ຈັດການຂໍ້ຈໍາກັດ> ການວາງແຜນຊັ້ນ> ການນໍາເຂົ້າ).
   ຄ. ນຳເຂົ້າ *.sdc ຂໍ້ຈຳກັດເວລາ files (ຜູ້ຈັດການຂໍ້ຈໍາກັດ> ເວລາ> ການນໍາເຂົ້າ). ຖ້າການອອກແບບຂອງເຈົ້າມີຫຼັກໃດນຶ່ງທີ່ລະບຸໄວ້ໃນ Overview, ຮັບປະກັນການນໍາເຂົ້າ SDC file ສ້າງຂຶ້ນໂດຍຜ່ານເຄື່ອງມືຈໍາກັດ derive.
   ງ. ນໍາເຂົ້າຂໍ້ຈໍາກັດ *.ndc files (Constraints Manager > Netlist Attributes > Import).
5. ຂໍ້ ຈຳ ກັດທີ່ກ່ຽວຂ້ອງ Files ໃນ​ການ​ອອກ​ແບບ​ເຄື່ອງ​ມື​.
   ກ. ເປີດຕົວຈັດການຂໍ້ຈຳກັດ (ຈັດການຂໍ້ຈຳກັດ> ເປີດການຈັດການຂໍ້ຈຳກັດ View).
   ກວດເບິ່ງກ່ອງກາໝາຍສະຖານທີ່ ແລະເສັ້ນທາງ ແລະກຳນົດເວລາ ທີ່ຢູ່ຖັດຈາກຂໍ້ຈຳກັດ file ​ເພື່ອ​ສ້າງ​ຂໍ້​ຈຳກັດ file ແລະ​ສະ​ມາ​ຄົມ​ເຄື່ອງ​ມື​. ເຊື່ອມໂຍງຂໍ້ຈໍາກັດ *.pdc ກັບສະຖານທີ່ ແລະເສັ້ນທາງ ແລະ *.sdc ກັບທັງສອງສະຖານທີ່ ແລະເສັ້ນທາງ ແລະການກວດສອບເວລາ. ເຊື່ອມໂຍງ *.ndc file ເພື່ອລວບລວມ Netlist.
   ຄໍາແນະນໍາ: ຖ້າ ສະຖານທີ່ແລະເສັ້ນທາງລົ້ມເຫລວກັບຂໍ້ຈໍາກັດ *.sdc ນີ້ file, ຫຼັງຈາກນັ້ນນໍາເຂົ້າ *.sdc ດຽວກັນນີ້ file ເພື່ອສັງເຄາະ ແລະທຳການສັງເຄາະຄືນໃໝ່.
6. ກົດ Compile Netlist ແລະຫຼັງຈາກນັ້ນ Place and Route ເພື່ອເຮັດສໍາເລັດຂັ້ນຕອນການຈັດວາງ.
7. ເຄື່ອງມື Configure Design Initialization Data and Memories ອະນຸຍາດໃຫ້ທ່ານສາມາດເລີ່ມຕົ້ນການອອກແບບຕັນ, ເຊັ່ນ: LSRAM, µSRAM, XCVR (transceivers), ແລະ PCIe ໂດຍໃຊ້ຂໍ້ມູນທີ່ເກັບໄວ້ໃນ µPROM, sNVM, ຫຼືພາຍນອກ SPI Flash storage memory. ເຄື່ອງມືມີແຖບຕໍ່ໄປນີ້ສໍາລັບການກໍານົດສະເພາະຂອງລໍາດັບເບື້ອງຕົ້ນການອອກແບບ, ຂໍ້ມູນສະເພາະຂອງລູກຄ້າເບື້ອງຕົ້ນ, ລູກຄ້າຂໍ້ມູນຜູ້ໃຊ້.
   - ແຖບ​ການ​ເລີ່ມ​ຕົ້ນ​ການ​ອອກ​ແບບ​
   – µPROM ແຖບ
   - ແຖບ sNVM
   - ແຖບ SPI Flash
   - ແຖບ RAMs ຜ້າ
   ໃຊ້ແຖບໃນເຄື່ອງມືເພື່ອກໍານົດຂໍ້ມູນເບື້ອງຕົ້ນການອອກແບບແລະຄວາມຊົງຈໍາ.ຫຼັງ​ຈາກ​ສໍາ​ເລັດ​ການ​ຕັ້ງ​ຄ່າ​, ປະ​ຕິ​ບັດ​ຕາມ​ຂັ້ນ​ຕອນ​ຕໍ່​ໄປ​ນີ້​ເພື່ອ​ດໍາ​ເນີນ​ໂຄງ​ການ​ຂໍ້​ມູນ​ການ​ເລີ່ມ​ຕົ້ນ​:
   • ສ້າງລູກຄ້າເບື້ອງຕົ້ນ
   •ສ້າງຫຼືສົ່ງອອກ bitstream
   • ວາງແຜນອຸປະກອນ
   ສໍາລັບລາຍລະອຽດກ່ຽວກັບວິທີການນໍາໃຊ້ເຄື່ອງມືນີ້, ເບິ່ງ Libero SoC Design Flow User Guide. ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມກ່ຽວກັບຄໍາສັ່ງ Tcl ທີ່ໃຊ້ໃນການຕັ້ງຄ່າແຖບຕ່າງໆໃນເຄື່ອງມືແລະລະບຸການຕັ້ງຄ່າຫນ່ວຍຄວາມຈໍາ. files (*.cfg), ເບິ່ງ ຄູ່ມືອ້າງອີງຄໍາສັ່ງ Tcl.
8. ສ້າງໂຄງການ File ຈາກໂຄງການນີ້ແລະນໍາໃຊ້ມັນເພື່ອດໍາເນີນໂຄງການ FPGA ຂອງທ່ານ.

ເອກະສານຊ້ອນທ້າຍ A—Sampຂໍ້ຈໍາກັດ SDC (ຖາມຄໍາຖາມ

Libero SoC ສ້າງຂໍ້ຈໍາກັດເວລາ SDC ສໍາລັບຫຼັກ IP ທີ່ແນ່ນອນ, ເຊັ່ນ CCC, OSC, Transceiver ແລະອື່ນໆ. ການຜ່ານຂໍ້ຈໍາກັດຂອງ SDC ໃນເຄື່ອງມືການອອກແບບຈະເພີ່ມໂອກາດຂອງການປິດເວລາທີ່ມີຄວາມພະຍາຍາມຫນ້ອຍລົງແລະການອອກແບບໃຫມ່ຫນ້ອຍລົງ. ເສັ້ນທາງລໍາດັບຊັ້ນເຕັມທີ່ຈາກຕົວຢ່າງລະດັບສູງສຸດແມ່ນໃຫ້ສໍາລັບຈຸດປະສົງການອອກແບບທັງຫມົດທີ່ອ້າງອີງຢູ່ໃນຂໍ້ຈໍາກັດ.
7.1 ຂໍ້ຈຳກັດເວລາ SDC (ຖາມຄໍາຖາມ)
ໃນໂຄງການອ້າງອີງຫຼັກ Libero IP, ຂໍ້ຈໍາກັດ SDC ລະດັບສູງສຸດນີ້ file ສາມາດໃຊ້ໄດ້ຈາກ Constraint Manager (Design Flow > Open Manage Constraint View > ໄລຍະເວລາ > ເອົາຂໍ້ຈໍາກັດ).
ສິ່ງສໍາຄັນ: ເບິ່ງ ນີ້ file ເພື່ອກໍານົດຂໍ້ຈໍາກັດ SDC ຖ້າການອອກແບບຂອງທ່ານປະກອບດ້ວຍ CCC, OSC, Transceiver, ແລະອົງປະກອບອື່ນໆ. ແກ້ໄຂເສັ້ນທາງລຳດັບເຕັມ, ຖ້າຈຳເປັນ, ເພື່ອໃຫ້ກົງກັບລຳດັບການອອກແບບຂອງເຈົ້າ ຫຼືໃຊ້ປະໂຫຍດ ແລະຂັ້ນຕອນຂອງ Derive_Constraints ໃນເອກະສານຊ້ອນທ້າຍ C—Derive Constraints ໃນລະດັບອົງປະກອບ SDC file.
ບັນທຶກ file ກັບຊື່ອື່ນແລະນໍາເຂົ້າ SDC file ຕໍ່ກັບເຄື່ອງມືສັງເຄາະ, ເຄື່ອງມືສະຖານທີ່ ແລະເສັ້ນທາງ, ແລະການກວດສອບເວລາ, ຄືກັນກັບຂໍ້ຈຳກັດ SDC ອື່ນໆ. files.
7.1.1 SDC ທີ່ມາຈາກ File (ຖາມຄໍາຖາມ)
# ນີ້ file ຖືກສ້າງຂື້ນໂດຍອີງໃສ່ແຫຼ່ງ SDC ຕໍ່ໄປນີ້ files:
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_CCC_C0/PF_CCC_C0_0/PF_CCC_C0_PF_CCC_C0_0_PF_CCC.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
CLK_DIV/CLK_DIV_0/CLK_DIV_CLK_DIV_0_PF_CLK_DIV.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
TRANSMIT_PLL/TRANSMIT_PLL_0/TRANSMIT_PLL_TRANSMIT_PLL_0_PF_TX_PLL.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
DMA_INITIATOR/DMA_INITIATOR_0/DMA_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
FIC0_INITIATOR/FIC0_INITIATOR_0/FIC0_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
ICICLE_MSS/ICICLE_MSS.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_PCIE_C0/PF_PCIE_C0_0/PF_PCIE_C0_PF_PCIE_C0_0_PF_PCIE.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PCIE_INITIATOR/PCIE_INITIATOR_0/PCIE_INITIATOR.sdc
# /drive/aPA5M/cores/constraints/osc_rc160mhz.sdc
# *** ການ​ດັດ​ແກ້​ໃດ​ຫນຶ່ງ​ກັບ​ນີ້​ file ຈະສູນເສຍໄປຖ້າຂໍ້ຈໍາກັດທີ່ໄດ້ມາຖືກດໍາເນີນການຄືນໃຫມ່. ***
create_clock -name {CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK} -period 6.25
[ get_pins { CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK } ] create_clock -name {REF_CLK_PAD_P} -period 10 [ get_ports { REF_CLK_PAD_P } ] create_clock -name {CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_0PLll_0
DIV_CLK} -ໄລຍະເວລາ 8
[ get_pins { CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/DIV_CLK } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK_0ll_PCC_0
OUT0} -multiply_by 25 -divide_by 32 -source
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -ໄລຍະ 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT0 } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK_0ll_PCF_0
OUT1} -multiply_by 25 -divide_by 32 -source
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -ໄລຍະ 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT1 } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK_0ll_PCF_0
OUT2} -multiply_by 25 -divide_by 32 -source
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -ໄລຍະ 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT2 } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK_0ll_PCF_0
OUT3} -multiply_by 25 -divide_by 64 -source
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -ໄລຍະ 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT3 } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_0MHz
Y_DIV} -divide_by 2 -source
[ get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/A } ] [ get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLIK_DIV}ຊຸດ Y. -through [ get_nets { DMA_INITIATOR_inst_0/ARESETN* } ] set_false_path -from [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/rdGrayCounter*/cntGray* } ] -to [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
rdPtr_s1* } ] set_false_path -from [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/wrGrayCounter*/cntGray* } ] -to [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
wrPtr_s1* } ] set_false_path -through [ get_nets { FIC0_INITIATOR_inst_0/ARESETN* } ] set_false_path -to [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[0] PCIE/PF_0PCIE_C0_
PCIE_1/INTERRUPT[1] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[2] PCIE/PF_PCIE_C0_0/PCIE_1/
INTERRUPT[3] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[4] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[5] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[6] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[7] PCIE/PF_PCIE_C0_0/
PCIE_1/WAKEREQ PCIE/PF_PCIE_C0_0/PCIE_1/MPERST_N } ] set_false_path -from [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/TL_CLK } ] set_false_path -through [ get_nets { PCIE_IN_0RETIA ]/ ເອກະສານຊ້ອນທ້າຍ B—ການນໍາເຂົ້າຫ້ອງສະຫມຸດຈໍາລອງເຂົ້າໄປໃນສະພາບແວດລ້ອມຈໍາລອງ (ຖາມຄໍາຖາມ)
simulator ເລີ່ມຕົ້ນສໍາລັບການຈໍາລອງ RTL ກັບ Libero SoC ແມ່ນ ModelSim ME Pro.
ຫ້ອງສະໝຸດທີ່ລວບລວມໄວ້ລ່ວງໜ້າສຳລັບເຄື່ອງຈຳລອງເລີ່ມຕົ້ນແມ່ນມີໃຫ້ພ້ອມດ້ວຍການຕິດຕັ້ງ Libero ຢູ່ໄດເລກະທໍລີ /Designer/lib/modelsimpro/precompiled/vlog for® ຄອບຄົວທີ່ຮອງຮັບ. Libero SoC ຍັງສະຫນັບສະຫນູນສະບັບ simulators ພາກສ່ວນທີສາມອື່ນໆຂອງ ModelSim, Questasim, VCS, Xcelium
, Active HDL, ແລະ Riviera Pro. ດາວ​ນ​໌​ໂຫລດ​ຫ້ອງ​ສະ​ຫມຸດ pre-compied ຕາມ​ລໍາ​ດັບ​ຈາກ​ Libero SoC v12.0 ແລະຕໍ່ມາ ອີງໃສ່ simulator ແລະສະບັບຂອງມັນ.
ຄ້າຍຄືກັນກັບສະພາບແວດລ້ອມ Libero, run.do file ຕ້ອງໄດ້ຮັບການສ້າງເພື່ອດໍາເນີນການຈໍາລອງຢູ່ນອກ Libero.
ສ້າງ run.do ງ່າຍດາຍ file ທີ່​ມີ​ຄໍາ​ສັ່ງ​ໃນ​ການ​ສ້າງ​ຕັ້ງ​ຫ້ອງ​ສະ​ຫມຸດ​ສໍາ​ລັບ​ຜົນ​ໄດ້​ຮັບ​ການ​ລວບລວມ​, ແຜນ​ທີ່​ຫ້ອງ​ສະ​ຫມຸດ​, ການ​ສັງ​ລວມ​, ແລະ​ຈໍາ​ລອງ​. ປະຕິບັດຕາມຂັ້ນຕອນເພື່ອສ້າງ run.do ພື້ນຖານ file.

1. ສ້າງຫ້ອງສະຫມຸດຢ່າງມີເຫດຜົນເພື່ອເກັບຜົນໄດ້ຮັບການລວບລວມໂດຍໃຊ້ຄໍາສັ່ງ vlib vlib presynth.
2. ແຜນທີ່ຊື່ຫ້ອງສະໝຸດຢ່າງມີເຫດຜົນໃຫ້ກັບລາຍຊື່ຫ້ອງສະໝຸດທີ່ລວບລວມໄວ້ລ່ວງໜ້າໂດຍໃຊ້ຄຳສັ່ງ vmap vmap .
3. ລວບລວມແຫຼ່ງ files—ໃຊ້ຄໍາສັ່ງ compiler ສະເພາະພາສາເພື່ອລວບລວມການອອກແບບ files ເຂົ້າໄປໃນໄດເລກະທໍລີທີ່ເຮັດວຽກ.
   – vlog ສໍາລັບ .v/.sv
   – vcom ສໍາລັບ .vhd
4. ໂຫຼດການອອກແບບສໍາລັບການຈໍາລອງໂດຍໃຊ້ຄໍາສັ່ງ vsim ໂດຍການລະບຸຊື່ຂອງໂມດູນລະດັບສູງສຸດໃດໆ.
5. ຈໍາລອງການອອກແບບໂດຍໃຊ້ຄໍາສັ່ງແລ່ນ.
   ຫຼັງຈາກການໂຫຼດການອອກແບບ, ເວລາຈໍາລອງຖືກຕັ້ງເປັນສູນ, ແລະທ່ານສາມາດໃສ່ຄໍາສັ່ງແລ່ນເພື່ອເລີ່ມຕົ້ນການຈໍາລອງ.
   ຢູ່ໃນປ່ອງຢ້ຽມການຖອດຂໍ້ຄວາມ simulator, ດໍາເນີນການ run.do file ເປັນ run.do ດໍາເນີນການ simulation ໄດ້. ສample run.do file ດັ່ງນີ້.

ຕັ້ງ ACTELLIBNAME PolarFire ຢ່າງງຽບໆ ຕັ້ງ PROJECT_DIR “W:/Test/basic_test” ຖ້າ
{[file exists presynth/_info]} { echo “INFO: Simulation library presynth exists” } else
{ file ລຶບ -force presynth vlib presynth } vmap presynth presynth vmap PolarFire
“X:/Libero/Designer/lib/modelsimpro/precompiled/vlog/PolarFire” vlog -sv -work presynth
“${PROJECT_DIR}/hdl/top.v” vlog “+incdir+${PROJECT_DIR}/stimulus” -sv -work presynth “$
{PROJECT_DIR}/stimulus/tb.v” vsim -L PolarFire -L presynth -t 1ps presynth.tb ເພີ່ມຄື້ນ /tb/*
ແລ່ນ 1000ns log /tb/* exit

ເອກະສານຊ້ອນທ້າຍ C—Derive Constraints (ຖາມຄໍາຖາມ)

ເອກະສານຊ້ອນທ້າຍນີ້ອະທິບາຍຄໍາສັ່ງ Derive Constraints Tcl.
9.1 Derive Constraints ຄໍາສັ່ງ Tcl (ຖາມຄໍາຖາມ)
ຜົນປະໂຫຍດ derive_constraints ຊ່ວຍໃຫ້ທ່ານໄດ້ຮັບຂໍ້ຈໍາກັດຈາກ RTL ຫຼື configurator ພາຍນອກສະພາບແວດລ້ອມການອອກແບບ Libero SoC. ເພື່ອສ້າງຂໍ້ຈໍາກັດສໍາລັບການອອກແບບຂອງທ່ານ, ທ່ານຕ້ອງການ User HDL, Component HDL, ແລະ Component Constraints fileດ. ຂໍ້ຈໍາກັດຂອງອົງປະກອບ SDC files ມີຢູ່ພາຍໃຕ້ /ສ່ວນປະກອບ/ວຽກ/ / / directory ຫຼັງຈາກການຕັ້ງຄ່າອົງປະກອບແລະການຜະລິດ.
ແຕ່ລະອົງປະກອບຈໍາກັດ file ປະກອບດ້ວຍຄໍາສັ່ງ set_component tcl (ລະບຸຊື່ອົງປະກອບ) ແລະບັນຊີລາຍຊື່ຂອງຂໍ້ຈໍາກັດທີ່ສ້າງຂຶ້ນຫຼັງຈາກການຕັ້ງຄ່າ. ຂໍ້ຈໍາກັດແມ່ນຖືກສ້າງຂຶ້ນໂດຍອີງໃສ່ການຕັ້ງຄ່າແລະສະເພາະແຕ່ລະອົງປະກອບ.
Example 9-1. ຂໍ້ຈໍາກັດຂອງອົງປະກອບ File ສໍາລັບ PF_CCC Core
ນີ້ແມ່ນ example ຂອງຂໍ້ຈໍາກັດອົງປະກອບ file ສໍາລັບຫຼັກ PF_CCC:
set_component PF_CCC_C0_PF_CCC_C0_0_PF_CCC
# ບໍລິສັດໄມໂຄຣຊິບ
# ວັນທີ : 2021-Oct-26 04:36:00
# ໂມງພື້ນຖານສໍາລັບ PLL #0
create_clock -period 10 [ get_pins { pll_inst_0/REF_CLK_0 } ] create_generated_clock -divide_by 1 -source [ get_pins { pll_inst_0/
REF_CLK_0 } ] -phase 0 [ get_pins { plll_inst_0/OUT0 } ] ທີ່ນີ້, create_clock ແລະ create_generated_clock ແມ່ນການອ້າງອີງ ແລະ output clock constraints ຕາມລໍາດັບ, ເຊິ່ງສ້າງຂຶ້ນໂດຍອີງໃສ່ການຕັ້ງຄ່າ.
9.1.1 ການເຮັດວຽກກັບ derive_constraints Utility (ຖາມຄໍາຖາມ)
ເອົາຂໍ້ຈໍາກັດຂ້າມຜ່ານການອອກແບບແລະຈັດສັນຂໍ້ຈໍາກັດໃຫມ່ສໍາລັບແຕ່ລະຕົວຢ່າງຂອງອົງປະກອບໂດຍອີງໃສ່ອົງປະກອບ SDC ທີ່ສະຫນອງໃຫ້ກ່ອນຫນ້ານີ້ files. ສໍາລັບໂມງອ້າງອີງ CCC, ມັນຂະຫຍາຍພັນຄືນໂດຍຜ່ານການອອກແບບເພື່ອຊອກຫາແຫຼ່ງຂອງໂມງອ້າງອີງ. ຖ້າແຫຼ່ງທີ່ມາແມ່ນ I/O, ຂໍ້ຈໍາກັດໂມງອ້າງອີງຈະຖືກຕັ້ງຢູ່ໃນ I/O. ຖ້າມັນເປັນຜົນຜະລິດ CCC ຫຼືແຫຼ່ງໂມງອື່ນ (ຕົວຢ່າງເຊັ່ນample, Transceiver, oscillator), ມັນໃຊ້ໂມງຈາກອົງປະກອບອື່ນໆແລະລາຍງານການເຕືອນຖ້າຫາກວ່າໄລຍະຫ່າງບໍ່ກົງກັນ. ຂໍ້ຈໍາກັດຂອງ derive ຍັງຈະຈັດສັນຂໍ້ຈໍາກັດສໍາລັບບາງ macros ເຊັ່ນ on-chip oscillators ຖ້າທ່ານມີພວກມັນຢູ່ໃນ RTL ຂອງທ່ານ.
ເພື່ອປະຕິບັດຜົນປະໂຫຍດ derive_constraints, ທ່ານຕ້ອງສະຫນອງ .tcl file command-line argument ກັບຂໍ້ມູນຕໍ່ໄປນີ້ໃນຄໍາສັ່ງທີ່ລະບຸ.

1. ລະບຸຂໍ້ມູນອຸປະກອນໂດຍໃຊ້ຂໍ້ມູນໃນພາກ set_device.
2. ລະບຸເສັ້ນທາງໄປຫາ RTL files ການນໍາໃຊ້ຂໍ້ມູນໃນພາກ read_verilog ຫຼື read_vhdl.
3. ຕັ້ງໂມດູນລະດັບສູງສຸດໂດຍໃຊ້ຂໍ້ມູນໃນພາກ set_top_level.
4. ລະບຸເສັ້ນທາງໄປຫາອົງປະກອບ SDC files ການນໍາໃຊ້ຂໍ້ມູນໃນພາກ read_sdc ຫຼື read_ndc.
5. ປະຕິບັດ files ການນໍາໃຊ້ຂໍ້ມູນໃນພາກ derive_constraints.
6.  ລະບຸເສັ້ນທາງໄປຫາຂໍ້ຈໍາກັດທີ່ມາຈາກ SDC file ການນໍາໃຊ້ຂໍ້ມູນໃນພາກ write_sdc ຫຼື write_pdc ຫຼື write_ndc.

Example 9-2. ການປະຕິບັດແລະເນື້ອໃນຂອງ derive.tcl File
ຕໍ່ໄປນີ້ແມ່ນ example argument ແຖວຄໍາສັ່ງເພື່ອປະຕິບັດ derive_constraints utility.
$ /bin{64}/derive_constraints derive.tcl
ເນື້ອໃນຂອງ derive.tcl file:
# ຂໍ້ມູນອຸປະກອນ
set_device -family PolarFire -die MPF100T -speed -1
# RTL files
read_verilog -mode system_verilog project/component/work/txpll0/
txpll0_txpll0_0_PF_TX_PLL.v
read_verilog -mode system_verilog {project/component/work/txpll0/txpll0.v}
read_verilog -mode system_verilog {project/component/work/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.v}
read_verilog -mode system_verilog {project/component/work/xcvr0/xcvr0.v}
read_vhdl -mode vhdl_2008 {project/hdl/xcvr1.vhd}
# ອົງປະກອບ SDC files
set_top_level {xcvr1}
read_sdc -component {project/component/work/txpll0/txpll0_0/
txpll0_txpll0_0_PF_TX_PLL.sdc}
read_sdc -component {project/component/work/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.sdc}
# ໃຊ້ຄໍາສັ່ງ derive_constraint
derive_constraints
#SDC/PDC/NDC ຜົນໄດ້ຮັບ files
write_sdc {project/constraint/xcvr1_derived_constraints.sdc}
write_pdc {project/constraint/fp/xcvr1_derived_constraints.pdc}
9.1.2 set_device (ຖາມຄໍາຖາມ)
ລາຍລະອຽດ
ລະບຸຊື່ຄອບຄົວ, ຊື່ຕາຍ, ແລະລະດັບຄວາມໄວ.
set_device -family - ເສຍ​ຊີ​ວິດ​ - ຄວາມ​ໄວ​
ການໂຕ້ຖຽງ

ພາລາມິເຕີ	ປະເພດ	ລາຍລະອຽດ
- ຄອບ​ຄົວ​	ສາຍ	ລະບຸຊື່ຄອບຄົວ. ຄ່າທີ່ເປັນໄປໄດ້ແມ່ນ PolarFire®, PolarFire SoC.
- ເສຍ​ຊີ​ວິດ​	ສາຍ	ລະບຸຊື່ຕາຍ.
- ຄວາມ​ໄວ​	ສາຍ	ລະບຸລະດັບຄວາມໄວຂອງອຸປະກອນ. ຄ່າທີ່ເປັນໄປໄດ້ແມ່ນ STD ຫຼື -1.

ປະເພດກັບຄືນ	ລາຍລະອຽດ
0	ຄໍາສັ່ງສໍາເລັດ.
1	ຄໍາສັ່ງລົ້ມເຫລວ. ມີຂໍ້ຜິດພາດ. ທ່ານ​ສາ​ມາດ​ສັງ​ເກດ​ເຫັນ​ຂໍ້​ຄວາມ​ຜິດ​ພາດ​ໃນ console ໄດ້​.

ບັນຊີລາຍຊື່ຂອງຄວາມຜິດພາດ

ລະຫັດຂໍ້ຜິດພາດ	ຂໍ້​ຄວາມ​ຜິດ​ພາດ	ລາຍລະອຽດ
ERR0023	ພາຣາມິເຕີທີ່ຕ້ອງການ - ຂາດຫາຍໄປ	ທາງເລືອກຕາຍແມ່ນບັງຄັບແລະຕ້ອງໄດ້ຮັບການລະບຸ.
ERR0005	ຕາຍທີ່ບໍ່ຮູ້ຈັກ 'MPF30'	ຄ່າຂອງທາງເລືອກ -die ບໍ່ຖືກຕ້ອງ. ເບິ່ງລາຍການຄ່າທີ່ເປັນໄປໄດ້ໃນຄໍາອະທິບາຍຂອງຕົວເລືອກ.
ERR0023	ພາຣາມິເຕີ—ຕາຍບໍ່ມີຄ່າ	ຕົວເລືອກຕາຍແມ່ນລະບຸໄວ້ໂດຍບໍ່ມີຄ່າ.
ERR0023	ພາຣາມິເຕີທີ່ຕ້ອງການ - ຄອບຄົວຫາຍໄປ	ທາງເລືອກຄອບຄົວແມ່ນບັງຄັບແລະຕ້ອງໄດ້ຮັບການລະບຸ.
ERR0004	ຄອບຄົວທີ່ບໍ່ຮູ້ຈັກ 'PolarFire®'	ທາງເລືອກຄອບຄົວບໍ່ຖືກຕ້ອງ. ເບິ່ງລາຍການຄ່າທີ່ເປັນໄປໄດ້ໃນຄໍາອະທິບາຍຂອງຕົວເລືອກ.

………… ສືບຕໍ່
ລະຫັດຂໍ້ຜິດພາດ	ຂໍ້​ຄວາມ​ຜິດ​ພາດ	ລາຍລະອຽດ
ERR0023	ພາຣາມິເຕີ—ຄອບຄົວບໍ່ມີຄ່າ	ທາງເລືອກຄອບຄົວແມ່ນລະບຸໄວ້ໂດຍບໍ່ມີຄ່າ.
ERR0023	ຕົວກໍານົດການທີ່ຕ້ອງການ - ຄວາມໄວຫາຍໄປ	ທາງເລືອກຄວາມໄວແມ່ນບັງຄັບແລະຕ້ອງໄດ້ຮັບການລະບຸ.
ERR0007	ຄວາມໄວທີ່ບໍ່ຮູ້ຈັກ ' '	ຕົວເລືອກຄວາມໄວບໍ່ຖືກຕ້ອງ. ເບິ່ງລາຍການຄ່າທີ່ເປັນໄປໄດ້ໃນຄໍາອະທິບາຍຂອງຕົວເລືອກ.
ERR0023	ພາຣາມິເຕີ—ຄວາມໄວບໍ່ມີຄ່າ	ຕົວເລືອກຄວາມໄວແມ່ນລະບຸໄວ້ໂດຍບໍ່ມີຄ່າ.

Example
set_device -family {PolarFire} -die {MPF300T_ES} -speed -1
set_device -family SmartFusion 2 -die M2S090T -speed -1
9.1.3 read_verilog (ຖາມຄໍາຖາມ)
ລາຍລະອຽດ
ອ່ານ Verilog file ການ​ນໍາ​ໃຊ້ Verfic.
read_verilog [-lib ] [-mode ]fileຊື່>
ການໂຕ້ຖຽງ

ພາລາມິເຕີ	ປະເພດ	ລາຍລະອຽດ
- lib	ສາຍ	ລະບຸຫ້ອງສະໝຸດທີ່ມີໂມດູນທີ່ຈະເພີ່ມເຂົ້າໃນຫ້ອງສະໝຸດ.
- ໂຫມດ	ສາຍ	ລະບຸມາດຕະຖານ Verilog. ຄ່າທີ່ເປັນໄປໄດ້ແມ່ນ verilog_95, verilog_2k, system_verilog_2005, system_verilog_2009, system_verilog, verilog_ams, verilog_psl, system_verilog_mfcu. ຄ່າແມ່ນບໍ່ມີຕົວພິມນ້ອຍໃຫຍ່. ຄ່າເລີ່ມຕົ້ນແມ່ນ verilog_2k.
fileຊື່	ສາຍ	Verilog file ຊື່.

ປະເພດກັບຄືນ	ລາຍລະອຽດ
0	ຄໍາສັ່ງສໍາເລັດ.
1	ຄໍາສັ່ງລົ້ມເຫລວ. ມີຂໍ້ຜິດພາດ. ທ່ານ​ສາ​ມາດ​ສັງ​ເກດ​ເຫັນ​ຂໍ້​ຄວາມ​ຜິດ​ພາດ​ໃນ console ໄດ້​.

ບັນຊີລາຍຊື່ຂອງຄວາມຜິດພາດ

ລະຫັດຂໍ້ຜິດພາດ	ຂໍ້​ຄວາມ​ຜິດ​ພາດ	ລາຍລະອຽດ
ERR0023	ພາຣາມິເຕີ—lib ບໍ່ມີຄ່າ	ທາງເລືອກ lib ແມ່ນລະບຸໄວ້ໂດຍບໍ່ມີຄ່າ.
ERR0023	ພາຣາມິເຕີ—ໂໝດບໍ່ມີຄ່າ	ຕົວເລືອກໂຫມດຖືກລະບຸໂດຍບໍ່ມີຄ່າ.
ERR0015	ໂໝດບໍ່ຮູ້ຈັກ ' '	ໂໝດ verilog ທີ່ລະບຸບໍ່ຮູ້ຈັກ. ເບິ່ງລາຍຊື່ຂອງໂໝດ verilog ທີ່ເປັນໄປໄດ້ໃນ—ຄຳອະທິບາຍຕົວເລືອກໂໝດ.
ERR0023	ຕົວກໍານົດການທີ່ຕ້ອງການ file ຊື່ຫາຍໄປ	ບໍ່ມີ verilog file ເສັ້ນທາງແມ່ນສະຫນອງໃຫ້.
ERR0016	ລົ້ມເຫລວເນື່ອງຈາກຕົວວິເຄາະຂອງ Verific	Syntax ຜິດພາດໃນ verilog file. ຕົວແຍກວິເຄາະຂອງ Verific ສາມາດສັງເກດໄດ້ໃນ console ຂ້າງເທິງຂໍ້ຄວາມສະແດງຂໍ້ຜິດພາດ.
ERR0012	set_device ບໍ່ໄດ້ຖືກເອີ້ນ	ຂໍ້ມູນອຸປະກອນບໍ່ໄດ້ລະບຸ. ໃຊ້ຄໍາສັ່ງ set_device ເພື່ອອະທິບາຍອຸປະກອນ.

Example
read_verilog -mode system_verilog {component/work/top/top.v}
read_verilog -mode system_verilog_mfcu design.v
9.1.4 read_vhdl (ຖາມຄໍາຖາມ)
ລາຍລະອຽດ
ເພີ່ມ VHDL file ເຂົ້າໄປໃນບັນຊີລາຍຊື່ຂອງ VHDL files.
read_vhdl [-lib ] [-mode ]fileຊື່>
ການໂຕ້ຖຽງ

ພາລາມິເຕີ	ປະເພດ	ລາຍລະອຽດ
- lib	—	ລະບຸຫ້ອງສະໝຸດທີ່ເນື້ອຫາຕ້ອງຖືກເພີ່ມ.
- ໂຫມດ	—	ລະບຸມາດຕະຖານ VHDL. ຄ່າເລີ່ມຕົ້ນແມ່ນ VHDL_93. ຄ່າທີ່ເປັນໄປໄດ້ແມ່ນ vhdl_93, vhdl_87, vhdl_2k, vhdl_2008, vhdl_psl. ຄ່າແມ່ນບໍ່ມີຕົວພິມນ້ອຍໃຫຍ່.
fileຊື່	—	VHDL file ຊື່.

ປະເພດກັບຄືນ	ລາຍລະອຽດ
0	ຄໍາສັ່ງສໍາເລັດ.
1	ຄໍາສັ່ງລົ້ມເຫລວ. ມີຂໍ້ຜິດພາດ. ທ່ານ​ສາ​ມາດ​ສັງ​ເກດ​ເຫັນ​ຂໍ້​ຄວາມ​ຜິດ​ພາດ​ໃນ console ໄດ້​.

ບັນຊີລາຍຊື່ຂອງຄວາມຜິດພາດ

ລະຫັດຂໍ້ຜິດພາດ	ຂໍ້​ຄວາມ​ຜິດ​ພາດ	ລາຍລະອຽດ
ERR0023	ພາຣາມິເຕີ—lib ບໍ່ມີຄ່າ	ທາງເລືອກ lib ແມ່ນລະບຸໄວ້ໂດຍບໍ່ມີຄ່າ.
ERR0023	ພາຣາມິເຕີ—ໂໝດບໍ່ມີຄ່າ	ຕົວເລືອກໂຫມດຖືກລະບຸໂດຍບໍ່ມີຄ່າ.
ERR0018	ໂໝດບໍ່ຮູ້ຈັກ ' '	ໂໝດ VHDL ທີ່ລະບຸນັ້ນບໍ່ຮູ້ຈັກ. ເບິ່ງບັນຊີລາຍຊື່ຂອງໂຫມດ VHDL ທີ່ເປັນໄປໄດ້ໃນ - ຄໍາອະທິບາຍທາງເລືອກຂອງໂຫມດ.
ERR0023	ຕົວກໍານົດການທີ່ຕ້ອງການ file ຊື່ຫາຍໄປ	ບໍ່ມີ VHDL file ເສັ້ນທາງແມ່ນສະຫນອງໃຫ້.
ERR0019	ບໍ່ສາມາດລົງທະບຽນ invalid_path.v file	VHDL ທີ່ລະບຸໄວ້ file ບໍ່ມີ ຫຼືບໍ່ມີການອະນຸຍາດອ່ານ.
ERR0012	set_device ບໍ່ໄດ້ຖືກເອີ້ນ	ຂໍ້ມູນອຸປະກອນບໍ່ໄດ້ລະບຸ. ໃຊ້ຄໍາສັ່ງ set_device ເພື່ອອະທິບາຍອຸປະກອນ.

Example
read_vhdl -mode vhdl_2008 osc2dfn.vhd
read_vhdl {hdl/top.vhd}
9.1.5 set_top_level (ຖາມຄໍາຖາມ)
ລາຍລະອຽດ
ລະບຸຊື່ຂອງໂມດູນລະດັບສູງສຸດໃນ RTL.
set_top_level [-lib ]
ການໂຕ້ຖຽງ

ພາລາມິເຕີ	ປະເພດ	ລາຍລະອຽດ
- lib	ສາຍ	ຫ້ອງສະໝຸດເພື່ອຄົ້ນຫາໂມດູນລະດັບສູງສຸດ ຫຼືໜ່ວຍງານ (ທາງເລືອກ).
ຊື່	ສາຍ	ໂມດູນລະດັບສູງສຸດ ຫຼືຊື່ນິຕິບຸກຄົນ.

ປະເພດກັບຄືນ	ລາຍລະອຽດ
0	ຄໍາສັ່ງສໍາເລັດ.
1	ຄໍາສັ່ງລົ້ມເຫລວ. ມີຂໍ້ຜິດພາດ. ທ່ານ​ສາ​ມາດ​ສັງ​ເກດ​ເຫັນ​ຂໍ້​ຄວາມ​ຜິດ​ພາດ​ໃນ console ໄດ້​.

ບັນຊີລາຍຊື່ຂອງຄວາມຜິດພາດ

ລະຫັດຂໍ້ຜິດພາດ	ຂໍ້​ຄວາມ​ຜິດ​ພາດ	ລາຍລະອຽດ
ERR0023	ຂາດຕົວພາຣາມິເຕີທີ່ຕ້ອງການ	ຕົວເລືອກລະດັບສູງສຸດແມ່ນບັງຄັບແລະຕ້ອງໄດ້ຮັບການລະບຸ.
ERR0023	ພາຣາມິເຕີ—lib ບໍ່ມີຄ່າ	ຕົວເລືອກ lib ແມ່ນຖືກລະບຸໂດຍບໍ່ມີຄ່າ.
ERR0014	ບໍ່ສາມາດຊອກຫາລະດັບສູງສຸດ ໃນ​ຫ້ອງ​ສະ​ຫມຸດ​	ໂມດູນລະດັບສູງສຸດທີ່ລະບຸບໍ່ໄດ້ຖືກກໍານົດໄວ້ໃນຫ້ອງສະຫມຸດທີ່ສະຫນອງໃຫ້. ເພື່ອແກ້ໄຂຂໍ້ຜິດພາດນີ້, ໂມດູນເທິງສຸດຫຼືຊື່ຫ້ອງສະຫມຸດຕ້ອງໄດ້ຮັບການແກ້ໄຂ.
ERR0017	ລາຍລະອຽດລົ້ມເຫລວ	ຜິດພາດໃນຂະບວນການລະອຽດ RTL. ຂໍ້ຄວາມສະແດງຂໍ້ຜິດພາດສາມາດສັງເກດໄດ້ຈາກ console.

Example
set_top_level {top}
set_top_level -lib hdl ເທິງ
9.1.6 read_sdc (ຖາມຄຳຖາມ)
ລາຍລະອຽດ
ອ່ານ SDC file ເຂົ້າໄປໃນຖານຂໍ້ມູນອົງປະກອບ.
read_sdc -ສ່ວນປະກອບfileຊື່>
ການໂຕ້ຖຽງ

ພາລາມິເຕີ	ປະເພດ	ລາຍລະອຽດ
- ອົງ​ປະ​ກອບ​	—	ນີ້ແມ່ນທຸງບັງຄັບສໍາລັບຄໍາສັ່ງ read_sdc ເມື່ອພວກເຮົາໄດ້ຮັບຂໍ້ຈໍາກັດ.
fileຊື່	ສາຍ	ເສັ້ນທາງໄປສູ່ SDC file.

ປະເພດກັບຄືນ	ລາຍລະອຽດ
0	ຄໍາສັ່ງສໍາເລັດ.
1	ຄໍາສັ່ງລົ້ມເຫລວ. ມີຂໍ້ຜິດພາດ. ທ່ານ​ສາ​ມາດ​ສັງ​ເກດ​ເຫັນ​ຂໍ້​ຄວາມ​ຜິດ​ພາດ​ໃນ console ໄດ້​.

ບັນຊີລາຍຊື່ຂອງຄວາມຜິດພາດ

ລະຫັດຂໍ້ຜິດພາດ	ຂໍ້​ຄວາມ​ຜິດ​ພາດ	ລາຍລະອຽດ
ERR0023	ຕົວກໍານົດການທີ່ຕ້ອງການ file ຊື່ຫາຍໄປ.	ທາງເລືອກທີ່ບັງຄັບ file ຊື່ບໍ່ໄດ້ລະບຸ.
ERR0000	SDC file <file_path> ບໍ່ສາມາດອ່ານໄດ້.	SDC ທີ່ລະບຸໄວ້ file ບໍ່ມີການອະນຸຍາດອ່ານ.
ERR0001	ບໍ່ສາມາດເປີດໄດ້file_ເສັ້ນທາງ> file.	SDC file ບໍ່ມີ. ເສັ້ນທາງຕ້ອງໄດ້ຮັບການແກ້ໄຂ.
ERR0008	ບໍ່ມີຄໍາສັ່ງ set_component ໃນfile_ເສັ້ນທາງ> file	ອົງປະກອບທີ່ລະບຸໄວ້ຂອງ SDC file ບໍ່ໄດ້ລະບຸອົງປະກອບ.

ລະຫັດຂໍ້ຜິດພາດ	ຂໍ້​ຄວາມ​ຜິດ​ພາດ	ລາຍລະອຽດ
ERR0009	<List of errors from sdc file>	SDC file ມີຄໍາສັ່ງ sdc ທີ່ບໍ່ຖືກຕ້ອງ. ຕົວຢ່າງampເລ, ເມື່ອມີຂໍ້ຜິດພາດໃນ set_multicycle_path constraint: ຂໍ້ຜິດພາດໃນຂະນະທີ່ປະຕິບັດຄໍາສັ່ງ read_sdc: ໃນfile_ເສັ້ນທາງ> file: ຂໍ້ຜິດພາດໃນຄໍາສັ່ງ set_multicycle_path: ບໍ່ຮູ້ຈັກພາລາມິເຕີ [get_cells {reg_a}].

Example
read_sdc -component {./component/work/ccc0/ccc0_0/ccc0_ccc0_0_PF_CCC.sdc}
9.1.7 read_ndc (ຖາມຄຳຖາມ)
ລາຍລະອຽດ
ອ່ານ NDC file ເຂົ້າໄປໃນຖານຂໍ້ມູນອົງປະກອບ.
read_ndc -ສ່ວນປະກອບfileຊື່>
ການໂຕ້ຖຽງ

ພາລາມິເຕີ	ປະເພດ	ລາຍລະອຽດ
- ອົງ​ປະ​ກອບ​	—	ນີ້ແມ່ນທຸງບັງຄັບສໍາລັບຄໍາສັ່ງ read_ndc ເມື່ອພວກເຮົາໄດ້ຮັບຂໍ້ຈໍາກັດ.
fileຊື່	ສາຍ	ເສັ້ນທາງໄປສູ່ NDC file.

ປະເພດກັບຄືນ	ລາຍລະອຽດ
0	ຄໍາສັ່ງສໍາເລັດ.
1	ຄໍາສັ່ງລົ້ມເຫລວ. ມີຂໍ້ຜິດພາດ. ທ່ານ​ສາ​ມາດ​ສັງ​ເກດ​ເຫັນ​ຂໍ້​ຄວາມ​ຜິດ​ພາດ​ໃນ console ໄດ້​.

ບັນຊີລາຍຊື່ຂອງຄວາມຜິດພາດ

ລະຫັດຂໍ້ຜິດພາດ	ຂໍ້​ຄວາມ​ຜິດ​ພາດ	ລາຍລະອຽດ
ERR0001	ບໍ່ສາມາດເປີດໄດ້file_ເສັ້ນທາງ> file	NDC file ບໍ່ມີ. ເສັ້ນທາງຕ້ອງໄດ້ຮັບການແກ້ໄຂ.
ERR0023	ພາຣາມິເຕີທີ່ຕ້ອງການ—AtclParamO_ ຫາຍໄປ.	ທາງເລືອກທີ່ບັງຄັບ fileຊື່ບໍ່ໄດ້ລະບຸ.
ERR0023	ຕົວກໍານົດການທີ່ຕ້ອງການ - ອົງປະກອບຂາດຫາຍໄປ.	ທາງເລືອກອົງປະກອບແມ່ນບັງຄັບແລະຕ້ອງໄດ້ຮັບການລະບຸ.
ERR0000	NDC file 'file_path>' ບໍ່ສາມາດອ່ານໄດ້.	NDC ທີ່ລະບຸໄວ້ file ບໍ່ມີການອະນຸຍາດອ່ານ.

Example
read_ndc -component {component/work/ccc1/ccc1_0/ccc_comp.ndc}
9.1.8 derive_constraints (ຖາມຄຳຖາມ)
ລາຍລະອຽດ
ອົງປະກອບ SDC ທັນທີ files ເຂົ້າໄປໃນຖານຂໍ້ມູນລະດັບການອອກແບບ.
derive_constraints
ການໂຕ້ຖຽງ

ປະເພດກັບຄືນ	ລາຍລະອຽດ
0	ຄໍາສັ່ງສໍາເລັດ.
1	ຄໍາສັ່ງລົ້ມເຫລວ. ມີຂໍ້ຜິດພາດ. ທ່ານ​ສາ​ມາດ​ສັງ​ເກດ​ເຫັນ​ຂໍ້​ຄວາມ​ຜິດ​ພາດ​ໃນ console ໄດ້​.

ບັນຊີລາຍຊື່ຂອງຄວາມຜິດພາດ

ລະຫັດຂໍ້ຜິດພາດ	ຂໍ້​ຄວາມ​ຜິດ​ພາດ	ລາຍລະອຽດ
ERR0013	ລະດັບສູງສຸດບໍ່ໄດ້ຖືກກໍານົດ	ນີ້ຫມາຍຄວາມວ່າໂມດູນຫຼືຫນ່ວຍງານລະດັບສູງສຸດບໍ່ໄດ້ລະບຸໄວ້. ເພື່ອແກ້ໄຂການໂທນີ້, ໃຫ້ອອກ ຄໍາສັ່ງ set_top_level ກ່ອນຄໍາສັ່ງ derive_constraints.

Example
derive_constraints
9.1.9 write_sdc (ຖາມຄໍາຖາມ)
ລາຍລະອຽດ
ຂຽນຂໍ້ຈໍາກັດ file ໃນຮູບແບບ SDC.
write_sdcfileຊື່>
ການໂຕ້ຖຽງ

ພາລາມິເຕີ	ປະເພດ	ລາຍລະອຽດ
<fileຊື່>	ສາຍ	ເສັ້ນທາງໄປສູ່ SDC file ຈະຖືກສ້າງຂື້ນ. ນີ້ແມ່ນທາງເລືອກທີ່ບັງຄັບ. ຖ້າ file ມີຢູ່, ມັນຈະຖືກຂຽນທັບ.

ປະເພດກັບຄືນ	ລາຍລະອຽດ
0	ຄໍາສັ່ງສໍາເລັດ.
1	ຄໍາສັ່ງລົ້ມເຫລວ. ມີຂໍ້ຜິດພາດ. ທ່ານ​ສາ​ມາດ​ສັງ​ເກດ​ເຫັນ​ຂໍ້​ຄວາມ​ຜິດ​ພາດ​ໃນ console ໄດ້​.

ບັນຊີລາຍຊື່ຂອງຄວາມຜິດພາດ

ລະຫັດຂໍ້ຜິດພາດ	ຂໍ້​ຄວາມ​ຜິດ​ພາດ	ລາຍລະອຽດ
ERR0003	ບໍ່ສາມາດເປີດໄດ້file ເສັ້ນທາງ> file.	File ເສັ້ນທາງບໍ່ຖືກຕ້ອງ. ກວດເບິ່ງວ່າມີໄດເລກະທໍລີຫຼັກຫຼືບໍ່.
ERR0002	SDC file 'file path>' ແມ່ນບໍ່ສາມາດຂຽນໄດ້.	SDC ທີ່ລະບຸໄວ້ file ບໍ່ມີການອະນຸຍາດຂຽນ.
ERR0023	ຕົວກໍານົດການທີ່ຕ້ອງການ file ຊື່ຫາຍໄປ.	SDC file ເສັ້ນທາງແມ່ນທາງເລືອກທີ່ບັງຄັບແລະຕ້ອງໄດ້ຮັບການລະບຸ.

Example
write_sdc “derived.sdc”
9.1.10 write_pdc (ຖາມຄຳຖາມ)
ລາຍລະອຽດ
ຂຽນຂໍ້ຈໍາກັດທາງດ້ານຮ່າງກາຍ (Derive Constraints ເທົ່ານັ້ນ).
write_pdcfileຊື່>
ການໂຕ້ຖຽງ

ພາລາມິເຕີ	ປະເພດ	ລາຍລະອຽດ
<fileຊື່>	ສາຍ	ເສັ້ນທາງໄປສູ່ PDC file ຈະຖືກສ້າງຂື້ນ. ນີ້ແມ່ນທາງເລືອກທີ່ບັງຄັບ. ຖ້າ file ເສັ້ນທາງມີຢູ່, ມັນຈະຖືກຂຽນທັບ.

ປະເພດກັບຄືນ	ລາຍລະອຽດ
0	ຄໍາສັ່ງສໍາເລັດ.
1	ຄໍາສັ່ງລົ້ມເຫລວ. ມີຂໍ້ຜິດພາດ. ທ່ານ​ສາ​ມາດ​ສັງ​ເກດ​ເຫັນ​ຂໍ້​ຄວາມ​ຜິດ​ພາດ​ໃນ console ໄດ້​.

ບັນຊີລາຍຊື່ຂອງຄວາມຜິດພາດ

ລະຫັດຂໍ້ຜິດພາດ	ຂໍ້​ຄວາມ​ຜິດ​ພາດ​	ລາຍລະອຽດ
ERR0003	ບໍ່ສາມາດເປີດໄດ້file ເສັ້ນທາງ> file	ໄດ້ file ເສັ້ນທາງບໍ່ຖືກຕ້ອງ. ກວດເບິ່ງວ່າມີໄດເລກະທໍລີຫຼັກຫຼືບໍ່.
ERR0002	PDC file 'file path>' ແມ່ນບໍ່ສາມາດຂຽນໄດ້.	PDC ທີ່ລະບຸໄວ້ file ບໍ່ມີການອະນຸຍາດຂຽນ.
ERR0023	ຕົວກໍານົດການທີ່ຕ້ອງການ file ຊື່ຫາຍໄປ	PDC file ເສັ້ນທາງແມ່ນທາງເລືອກທີ່ບັງຄັບແລະຕ້ອງໄດ້ຮັບການລະບຸ.

Example
write_pdc “derived.pdc”
9.1.11 write_ndc (ຖາມຄຳຖາມ)
ລາຍລະອຽດ
ຂຽນຂໍ້ຈໍາກັດ NDC ເຂົ້າໄປໃນ a file.
write_ndcfileຊື່>
ການໂຕ້ຖຽງ

ພາລາມິເຕີ	ປະເພດ	ລາຍລະອຽດ
fileຊື່	ສາຍ	ເສັ້ນທາງໄປສູ່ NDC file ຈະຖືກສ້າງຂື້ນ. ນີ້ແມ່ນທາງເລືອກທີ່ບັງຄັບ. ຖ້າ file ມີຢູ່, ມັນຈະຖືກຂຽນທັບ.

ປະເພດກັບຄືນ	ລາຍລະອຽດ
0	ຄໍາສັ່ງສໍາເລັດ.
1	ຄໍາສັ່ງລົ້ມເຫລວ. ມີຂໍ້ຜິດພາດ. ທ່ານ​ສາ​ມາດ​ສັງ​ເກດ​ເຫັນ​ຂໍ້​ຄວາມ​ຜິດ​ພາດ​ໃນ console ໄດ້​.

ບັນຊີລາຍຊື່ຂອງຄວາມຜິດພາດ

ລະຫັດຂໍ້ຜິດພາດ	ຂໍ້​ຄວາມ​ຜິດ​ພາດ​	ລາຍລະອຽດ
ERR0003	ບໍ່ສາມາດເປີດໄດ້file_ເສັ້ນທາງ> file.	File ເສັ້ນທາງບໍ່ຖືກຕ້ອງ. ບໍ່ມີໄດເລກະທໍລີຫຼັກ.
ERR0002	NDC file 'file_path>' ບໍ່ສາມາດຂຽນໄດ້.	NDC ທີ່ລະບຸໄວ້ file ບໍ່ມີການອະນຸຍາດຂຽນ.
ERR0023	ພາຣາມິເຕີທີ່ຕ້ອງການ _AtclParamO_ ຫາຍໄປ.	NDC file ເສັ້ນທາງແມ່ນທາງເລືອກທີ່ບັງຄັບແລະຕ້ອງໄດ້ຮັບການລະບຸ.

Example
write_ndc “derived.ndc”
9.1.12 add_include_path (ຖາມຄຳຖາມ)
ລາຍລະອຽດ
ລະບຸເສັ້ນທາງໃນການຄົ້ນຫາລວມທັງ files ເມື່ອອ່ານ RTL files.
add_include_path
ການໂຕ້ຖຽງ

ພາລາມິເຕີ	ປະເພດ	ລາຍລະອຽດ
ໄດເລກະທໍລີ	ສາຍ	ລະບຸເສັ້ນທາງໃນການຄົ້ນຫາລວມທັງ files ເມື່ອອ່ານ RTL files. ທາງເລືອກນີ້ແມ່ນບັງຄັບ.

ປະເພດກັບຄືນ	ລາຍລະອຽດ
0	ຄໍາສັ່ງສໍາເລັດ.

ປະເພດກັບຄືນ	ລາຍລະອຽດ
1	ຄໍາສັ່ງລົ້ມເຫລວ. ມີຂໍ້ຜິດພາດ. ທ່ານ​ສາ​ມາດ​ສັງ​ເກດ​ເຫັນ​ຂໍ້​ຄວາມ​ຜິດ​ພາດ​ໃນ console ໄດ້​.

ບັນຊີລາຍຊື່ຂອງຄວາມຜິດພາດ

ລະຫັດຂໍ້ຜິດພາດ	ຂໍ້​ຄວາມ​ຜິດ​ພາດ	ລາຍລະອຽດ
ERR0023	ພາຣາມິເຕີທີ່ຕ້ອງການປະກອບມີເສັ້ນທາງຫາຍໄປ.	ຕົວເລືອກໄດເລກະທໍລີແມ່ນບັງຄັບແລະຕ້ອງໄດ້ຮັບການສະຫນອງໃຫ້.

ຫມາຍເຫດ: ຖ້າ ເສັ້ນທາງໄດເລກະທໍລີບໍ່ຖືກຕ້ອງ, ຫຼັງຈາກນັ້ນ add_include_path ຈະຖືກຜ່ານໂດຍບໍ່ມີຂໍ້ຜິດພາດ.
ຢ່າງໃດກໍຕາມ, ຄໍາສັ່ງ read_verilog/read_vhd ຈະລົ້ມເຫລວເນື່ອງຈາກການແຍກວິເຄາະຂອງ Verific.
Example
add_include_path component/work/COREABC0/COREABC0_0/rtl/vlog/core

ປະຫວັດການດັດແກ້ (ຖາມຄໍາຖາມ)

ປະຫວັດການດັດແກ້ອະທິບາຍການປ່ຽນແປງທີ່ໄດ້ປະຕິບັດໃນເອກະສານ. ການ​ປ່ຽນ​ແປງ​ແມ່ນ​ໄດ້​ລະ​ບຸ​ໄວ້​ໂດຍ​ການ​ປັບ​ປຸງ​, ເລີ່ມ​ຕົ້ນ​ຈາກ​ການ​ພິມ​ເຜີຍ​ແຜ່​ໃນ​ປັດ​ຈຸ​ບັນ​ຫຼາຍ​ທີ່​ສຸດ​.

ການທົບທວນ	ວັນທີ	ລາຍລະອຽດ
F	08/2024	ການປ່ຽນແປງຕໍ່ໄປນີ້ແມ່ນເຮັດໃນການປັບປຸງນີ້: • ສະບັບປັບປຸງພາກຊ້ອນທ້າຍ B—ການນໍາເຂົ້າຫ້ອງສະຫມຸດຈໍາລອງເຂົ້າໄປໃນສະພາບແວດລ້ອມຈໍາລອງ.
E	08/2024	ການປ່ຽນແປງຕໍ່ໄປນີ້ແມ່ນເຮັດໃນການປັບປຸງນີ້: • ປັບປຸງພາກສ່ວນຫຼາຍກວ່າview. • ພາກສ່ວນທີ່ອັບເດດມາຈາກ SDC File. • ສະບັບປັບປຸງພາກຊ້ອນທ້າຍ B—ການນໍາເຂົ້າຫ້ອງສະຫມຸດຈໍາລອງເຂົ້າໄປໃນສະພາບແວດລ້ອມຈໍາລອງ.
D	02/2024	ເອກະສານນີ້ຖືກປ່ອຍອອກມາດ້ວຍ Libero 2024.1 SoC Design Suite ໂດຍບໍ່ມີການປ່ຽນແປງຈາກ v2023.2. ປັບປຸງພາກສ່ວນການເຮັດວຽກກັບ derive_constraints Utility
C	08/2023	ເອກະສານນີ້ຖືກປ່ອຍອອກມາດ້ວຍ Libero 2023.2 SoC Design Suite ໂດຍບໍ່ມີການປ່ຽນແປງຈາກ v2023.1.
B	04/2023	ເອກະສານນີ້ຖືກປ່ອຍອອກມາດ້ວຍ Libero 2023.1 SoC Design Suite ໂດຍບໍ່ມີການປ່ຽນແປງຈາກ v2022.3.
A	12/2022	ການແກ້ໄຂເບື້ອງຕົ້ນ.

ຮອງຮັບ Microchip FPGA
ກຸ່ມຜະລິດຕະພັນ Microchip FPGA ສະຫນັບສະຫນູນຜະລິດຕະພັນຂອງຕົນດ້ວຍການບໍລິການສະຫນັບສະຫນູນຕ່າງໆ, ລວມທັງການບໍລິການລູກຄ້າ, ສູນສະຫນັບສະຫນູນດ້ານວິຊາການຂອງລູກຄ້າ, a webສະຖານທີ່, ແລະຫ້ອງການຂາຍທົ່ວໂລກ.
ລູກຄ້າໄດ້ຖືກແນະນໍາໃຫ້ໄປຢ້ຽມຢາມຊັບພະຍາກອນອອນໄລນ໌ຂອງ Microchip ກ່ອນທີ່ຈະຕິດຕໍ່ກັບການສະຫນັບສະຫນູນເນື່ອງຈາກວ່າມັນເປັນໄປໄດ້ຫຼາຍທີ່ຄໍາຖາມຂອງພວກເຂົາໄດ້ຮັບຄໍາຕອບແລ້ວ.
ຕິດຕໍ່ສູນສະຫນັບສະຫນູນດ້ານວິຊາການໂດຍຜ່ານ webສະຖານທີ່ຢູ່ www.microchip.com/support. ກ່າວເຖິງໝາຍເລກອຸປະກອນ FPGA, ເລືອກໝວດໝູ່ກໍລະນີທີ່ເໝາະສົມ, ແລະອອກແບບການອັບໂຫລດ files ໃນຂະນະທີ່ສ້າງກໍລະນີສະຫນັບສະຫນູນດ້ານວິຊາການ.
ຕິດຕໍ່ຝ່າຍບໍລິການລູກຄ້າສໍາລັບການສະຫນັບສະຫນູນຜະລິດຕະພັນທີ່ບໍ່ແມ່ນດ້ານວິຊາການ, ເຊັ່ນ: ລາຄາຜະລິດຕະພັນ, ການຍົກລະດັບຜະລິດຕະພັນ, ອັບເດດຂໍ້ມູນ, ສະຖານະການສັ່ງຊື້, ແລະການອະນຸຍາດ.

• ຈາກອາເມລິກາເໜືອ, ໂທ 800.262.1060
• ຈາກສ່ວນທີ່ເຫຼືອຂອງໂລກ, ໂທຫາ 650.318.4460
• ແຟັກ, ຈາກທຸກບ່ອນໃນໂລກ, 650.318.8044

ຂໍ້ມູນໄມໂຄຊິບ
ໄມໂຄຣຊິບ Webເວັບໄຊ
Microchip ໃຫ້ການຊ່ວຍເຫຼືອອອນໄລນ໌ໂດຍຜ່ານຂອງພວກເຮົາ webສະຖານທີ່ຢູ່ www.microchip.com/. ນີ້ webເວັບ​ໄຊ​ໄດ້​ຖືກ​ນໍາ​ໃຊ້​ເພື່ອ​ເຮັດ​ໃຫ້​ files ແລະຂໍ້ມູນຂ່າວສານໄດ້ຢ່າງງ່າຍດາຍສາມາດໃຊ້ໄດ້ກັບລູກຄ້າ. ບາງເນື້ອໃນທີ່ມີຢູ່ລວມມີ:

• ສະ​ຫນັບ​ສະ​ຫນູນ​ຜະ​ລິດ​ຕະ​ພັນ - ເອ​ກະ​ສານ​ຂໍ້​ມູນ​ແລະ​ຂໍ້​ຜິດ​ພາດ​, ບັນ​ທຶກ​ການ​ນໍາ​ໃຊ້​ແລະ s​ample ໂປລແກລມ, ຊັບພະຍາກອນການອອກແບບ, ຄູ່ມືຜູ້ໃຊ້ແລະເອກະສານສະຫນັບສະຫນູນຮາດແວ, ການປ່ອຍຊອບແວຫລ້າສຸດແລະຊອບແວທີ່ເກັບໄວ້
• ການສະຫນັບສະຫນູນດ້ານວິຊາການທົ່ວໄປ - ຄໍາຖາມທີ່ຖາມເລື້ອຍໆ (FAQs), ການຮ້ອງຂໍການສະຫນັບສະຫນູນດ້ານວິຊາການ, ກຸ່ມສົນທະນາອອນໄລນ໌, ລາຍຊື່ສະມາຊິກໂຄງການຄູ່ຮ່ວມງານຂອງ Microchip
• ທຸລະກິດຂອງ Microchip - ຄູ່ມືເລືອກຜະລິດຕະພັນແລະຄໍາສັ່ງ, ການປ່ອຍຂ່າວຫຼ້າສຸດຂອງ Microchip, ລາຍຊື່ການສໍາມະນາແລະກິດຈະກໍາ, ລາຍຊື່ຫ້ອງການຂາຍ Microchip, ຜູ້ຈັດຈໍາຫນ່າຍແລະຕົວແທນໂຮງງານ.

ບໍລິການແຈ້ງການປ່ຽນແປງຜະລິດຕະພັນ
ບໍລິການແຈ້ງການປ່ຽນແປງຜະລິດຕະພັນຂອງ Microchip ຊ່ວຍໃຫ້ລູກຄ້າມີປະຈຸບັນກ່ຽວກັບຜະລິດຕະພັນຂອງ Microchip. ຜູ້ຈອງຈະໄດ້ຮັບການແຈ້ງເຕືອນທາງອີເມລ໌ທຸກຄັ້ງທີ່ມີການປ່ຽນແປງ, ການປັບປຸງ, ການແກ້ໄຂຫຼືຄວາມຜິດພາດທີ່ກ່ຽວຂ້ອງກັບຄອບຄົວຜະລິດຕະພັນທີ່ລະບຸຫຼືເຄື່ອງມືການພັດທະນາທີ່ມີຄວາມສົນໃຈ. ເພື່ອລົງທະບຽນ, ໄປທີ່ www.microchip.com/pcn ແລະປະຕິບັດຕາມຄໍາແນະນໍາການລົງທະບຽນ.

ການຊ່ວຍເຫຼືອລູກຄ້າ
ຜູ້ໃຊ້ຜະລິດຕະພັນ Microchip ສາມາດໄດ້ຮັບການຊ່ວຍເຫຼືອຜ່ານຫຼາຍຊ່ອງທາງ:

• ຕົວແທນຈໍາຫນ່າຍຫຼືຕົວແທນ
• ຫ້ອງການຂາຍທ້ອງຖິ່ນ
• Embedded Solutions Engineer (ESE)
• ສະຫນັບສະຫນູນດ້ານວິຊາການ

ລູກຄ້າຄວນຕິດຕໍ່ຜູ້ຈັດຈໍາຫນ່າຍ, ຕົວແທນຫຼື ESE ຂອງເຂົາເຈົ້າສໍາລັບການສະຫນັບສະຫນູນ. ຫ້ອງການຂາຍໃນທ້ອງຖິ່ນຍັງມີຢູ່ເພື່ອຊ່ວຍລູກຄ້າ. ບັນຊີລາຍຊື່ຂອງຫ້ອງການຂາຍແລະສະຖານທີ່ແມ່ນລວມຢູ່ໃນເອກະສານນີ້. ສະຫນັບສະຫນູນດ້ານວິຊາການແມ່ນມີຢູ່ໂດຍຜ່ານ webເວັບໄຊຢູ່: www.microchip.com/support
ຄຸນສົມບັດການປົກປ້ອງລະຫັດອຸປະກອນໄມໂຄຊິບ
ໃຫ້ສັງເກດລາຍລະອຽດຕໍ່ໄປນີ້ຂອງຄຸນສົມບັດປ້ອງກັນລະຫັດໃນຜະລິດຕະພັນໄມໂຄຊິບ:

• ຜະລິດຕະພັນ Microchip ຕອບສະໜອງໄດ້ສະເພາະໃນເອກະສານຂໍ້ມູນ Microchip ໂດຍສະເພາະ.
• ໄມໂຄຣຊິບເຊື່ອວ່າຜະລິດຕະພັນໃນຄອບຄົວຂອງມັນມີຄວາມປອດໄພເມື່ອໃຊ້ໃນລັກສະນະທີ່ຕັ້ງໃຈ, ພາຍໃນສະເພາະການໃຊ້ງານ ແລະພາຍໃຕ້ເງື່ອນໄຂປົກກະຕິ.
• ຄຸນຄ່າຂອງ Microchip ແລະປົກປ້ອງສິດຊັບສິນທາງປັນຍາຂອງຕົນຢ່າງແຮງ. ຄວາມພະຍາຍາມທີ່ຈະລະເມີດຄຸນສົມບັດການປົກປ້ອງລະຫັດຂອງຜະລິດຕະພັນໄມໂຄຊິບແມ່ນຖືກຫ້າມຢ່າງເຂັ້ມງວດ ແລະອາດລະເມີດກົດໝາຍ Digital Millennium Copyright Act.
• ທັງ Microchip ຫຼືຜູ້ຜະລິດ semiconductor ອື່ນໆສາມາດຮັບປະກັນຄວາມປອດໄພຂອງລະຫັດຂອງມັນ. ການປົກປ້ອງລະຫັດບໍ່ໄດ້ຫມາຍຄວາມວ່າພວກເຮົາກໍາລັງຮັບປະກັນວ່າຜະລິດຕະພັນແມ່ນ "ບໍ່ສາມາດທໍາລາຍໄດ້". ການປົກປ້ອງລະຫັດແມ່ນພັດທະນາຢ່າງຕໍ່ເນື່ອງ. Microchip ມຸ່ງຫມັ້ນທີ່ຈະປັບປຸງຄຸນສົມບັດການປົກປ້ອງລະຫັດຂອງຜະລິດຕະພັນຂອງພວກເຮົາຢ່າງຕໍ່ເນື່ອງ.

ປະກາດກົດໝາຍ
ສິ່ງພິມນີ້ ແລະຂໍ້ມູນໃນນີ້ອາດຈະຖືກໃຊ້ກັບຜະລິດຕະພັນໄມໂຄຊິບເທົ່ານັ້ນ, ລວມທັງການອອກແບບ, ທົດສອບ ແລະລວມຜະລິດຕະພັນໄມໂຄຊິບກັບແອັບພລິເຄຊັນຂອງເຈົ້າ. ການນໍາໃຊ້ຂໍ້ມູນນີ້ໃນລັກສະນະອື່ນໃດກໍ່ລະເມີດຂໍ້ກໍານົດເຫຼົ່ານີ້. ຂໍ້​ມູນ​ກ່ຽວ​ກັບ​ການ​ນໍາ​ໃຊ້​ອຸ​ປະ​ກອນ​ແມ່ນ​ສະ​ຫນອງ​ໃຫ້​ພຽງ​ແຕ່​ເພື່ອ​ຄວາມ​ສະ​ດວກ​ຂອງ​ທ່ານ​ແລະ​ອາດ​ຈະ​ຖືກ​ແທນ​ທີ່​ໂດຍ​ການ​ປັບ​ປຸງ​. ມັນເປັນຄວາມຮັບຜິດຊອບຂອງທ່ານເພື່ອຮັບປະກັນວ່າຄໍາຮ້ອງສະຫມັກຂອງທ່ານຕອບສະຫນອງກັບສະເພາະຂອງທ່ານ. ຕິດຕໍ່ຫ້ອງການຂາຍ Microchip ທ້ອງຖິ່ນຂອງທ່ານສໍາລັບການສະຫນັບສະຫນູນເພີ່ມເຕີມຫຼື, ໄດ້ຮັບການສະຫນັບສະຫນູນເພີ່ມເຕີມທີ່ www.microchip.com/en-us/support/design-help/client-support-services.
ຂໍ້ມູນນີ້ແມ່ນສະໜອງໃຫ້ໂດຍໄມໂຄຣຊິບ “ຄື”. ໄມໂຄຣຊິບບໍ່ໄດ້ເປັນຕົວແທນ ຫຼືການຮັບປະກັນໃດໆ ​​ບໍ່ວ່າຈະເປັນການສະແດງອອກ ຫຼືໂດຍຫຍໍ້, ເປັນລາຍລັກອັກສອນ ຫຼືທາງປາກປາກ, ລັດຖະບັນຍັດ ຫຼືໃນທາງກົງກັນຂ້າມ, ກ່ຽວຂ້ອງກັບຂໍ້ມູນລວມທັງຂໍ້ມູນ, ແຕ່ບໍ່ຈຳກັດການກຳນົດການໃຫ້ນຳໃຊ້. ຄວາມພ້ອມ, ແລະຄວາມສອດຄ່ອງເພື່ອຈຸດປະສົງສະເພາະ, ຫຼືການຮັບປະກັນ ກ່ຽວຂ້ອງກັບເງື່ອນໄຂ, ຄຸນນະພາບ, ຫຼືການປະຕິບັດຂອງມັນ. ໃນກໍລະນີໃດກໍ່ຕາມ, ໄມໂຄຣຊິບຈະຮັບຜິດຊອບຕໍ່ຄວາມຜິດທາງອ້ອມ, ພິເສດ, ການລົງໂທດ, ອຸບັດຕິເຫດ, ຫຼືຜົນສະທ້ອນຕໍ່ການສູນເສຍ, ຄວາມເສຍຫາຍ, ຄ່າໃຊ້ຈ່າຍ, ຫຼືຄ່າໃຊ້ຈ່າຍໃດໆກໍຕາມທີ່ກ່ຽວຂ້ອງກັບສະພາບການປ່ຽນແປງ, ການປ່ຽນແປງໃນກໍລະນີໃດກໍ່ຕາມ. ໄດ້​ຮັບ​ການ​ແນະ​ນໍາ​ຂອງ​ ຄວາມເປັນໄປໄດ້ ຫຼືຄວາມເສຍຫາຍແມ່ນເປັນໄປໄດ້. ໃນຂອບເຂດສູງສຸດທີ່ກົດໝາຍອະນຸຍາດ, ຄວາມຮັບຜິດ ຊອບທັງໝົດຂອງໄມໂຄຣຊິບ ຕໍ່ການຮຽກຮ້ອງທັງໝົດ ໃນທາງໃດກໍຕາມ ທີ່ກ່ຽວຂ້ອງກັບຂໍ້ມູນ ຫຼື ການໃຊ້ຂອງມັນຈະບໍ່ເກີນຈຳນວນຂອງຄ່າທຳນຽມ, ຖ້າມີ, ຂໍ້ມູນໃນລາຍການທີ່ເຈົ້າມີຢູ່.
ການນໍາໃຊ້ອຸປະກອນ Microchip ໃນການຊ່ວຍເຫຼືອຊີວິດແລະ / ຫຼືຄໍາຮ້ອງສະຫມັກຄວາມປອດໄພແມ່ນມີຄວາມສ່ຽງຂອງຜູ້ຊື້ທັງຫມົດ, ແລະຜູ້ຊື້ຕົກລົງທີ່ຈະປົກປ້ອງ, ຊົດເຊີຍແລະຖື Microchip ທີ່ບໍ່ມີອັນຕະລາຍຈາກຄວາມເສຍຫາຍ, ການຮຽກຮ້ອງ, ຟ້ອງ, ຫຼືຄ່າໃຊ້ຈ່າຍທີ່ເກີດຈາກການນໍາໃຊ້ດັ່ງກ່າວ. ບໍ່ມີໃບອະນຸຍາດຖືກຖ່າຍທອດ, ໂດຍທາງອ້ອມ ຫຼື ອື່ນໆ, ພາຍໃຕ້ສິດຊັບສິນທາງປັນຍາຂອງ Microchip ເວັ້ນເສຍແຕ່ໄດ້ລະບຸໄວ້ເປັນຢ່າງອື່ນ.
ເຄື່ອງໝາຍການຄ້າ
ຊື່ ແລະໂລໂກ້ຂອງ Microchip, ໂລໂກ້ Microchip, Adaptec, AVR, AVR logo, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXSty ໂລໂກ້ MediaLB, megaAVR, Microsemi, Microsemi, MOST, MOST, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, ໂລໂກ້ PIC32, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST Logoymmetric, SuperFlash , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron, ແລະ XMEGA ແມ່ນເຄື່ອງໝາຍການຄ້າທີ່ຈົດທະບຽນຂອງ Microchip Technology Incorporated ໃນສະຫະລັດອາເມລິກາ ແລະປະເທດອື່ນໆ.
AgileSwitch, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed ​​Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, ProASIC Plus logo, Quiet-Wire, SmartFusion, SyncWorld, TimeCesium, TimeHub, TimePictra, TimeProvider, ແລະ ZL ແມ່ນເຄື່ອງໝາຍການຄ້າທີ່ຈົດທະບຽນຂອງ Microchip Technology Incorporated ໃນສະຫະລັດອາເມລິກາ
ການສະກັດກັ້ນກະແຈທີ່ຕິດກັນ, AKS, ອະນາລັອກສຳລັບຍຸກດິຈິຕອລ, ຕົວເກັບປະຈຸໃດໆ, AnyIn, AnyOut, Augmented Switching, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, MDS, ds. , DAM, ECAN, Espresso T1S, EtherGREEN, EyeOpen, GridTime, IdealBridge, IGaT, In-Circuit Serial Programming, ICSP, INICnet, Intelligent Paralleling, IntelliMOS, Inter-Chip Connectivity, JitterBlocker, Knob-on-gin-Display, ສູງສຸດView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified logo, MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS 7, PowerSmart, Pure , QMatrix, ICE ແທ້, Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, Total Endurance , ເວລາທີ່ເຊື່ອຖືໄດ້, TSHARC, Turing, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect, ແລະ ZENA ແມ່ນເຄື່ອງໝາຍການຄ້າຂອງ Microchip Technology Incorporated ໃນສະຫະລັດອາເມລິກາ ແລະປະເທດອື່ນໆ.
SQTP ເປັນເຄື່ອງໝາຍການບໍລິການຂອງ Microchip Technology Incorporated in USA
ໂລໂກ້ Adaptec, ຄວາມຖີ່ຕາມຄວາມຕ້ອງການ, Silicon Storage Technology, ແລະ Symmcom ແມ່ນເຄື່ອງໝາຍການຄ້າທີ່ຈົດທະບຽນຂອງ Microchip Technology Inc. ໃນປະເທດອື່ນໆ.
GestIC ເປັນເຄື່ອງໝາຍການຄ້າຈົດທະບຽນຂອງ Microchip Technology Germany II GmbH & Co. KG, ເຊິ່ງເປັນບໍລິສັດຍ່ອຍຂອງ Microchip Technology Inc., ໃນປະເທດອື່ນໆ.
ເຄື່ອງໝາຍການຄ້າອື່ນໆທັງໝົດທີ່ກ່າວມານີ້ແມ່ນຊັບສິນຂອງບໍລິສັດທີ່ກ່ຽວຂ້ອງ.
2024, Microchip Technology Incorporated ແລະບໍລິສັດຍ່ອຍຂອງມັນ. ສະຫງວນລິຂະສິດທັງໝົດ.
ISBN: 978-1-6683-0183-8
ລະບົບການຄຸ້ມຄອງຄຸນນະພາບ
ສໍາລັບຂໍ້ມູນກ່ຽວກັບລະບົບການຄຸ້ມຄອງຄຸນນະພາບຂອງ Microchip, ກະລຸນາເຂົ້າໄປເບິ່ງ www.microchip.com/quality.
ການຂາຍ ແລະການບໍລິການທົ່ວໂລກ

ອາເມຣິກາ	ອາຊີ/ປາຊີຟິກ	ອາຊີ/ປາຊີຟິກ	ເອີຣົບ
ຫ້ອງການບໍລິສັດ 2355 West Chandler Blvd. Chandler, AZ 85224-6199 ໂທ: 480-792-7200 ແຟັກ: 480-792-7277 ສະຫນັບສະຫນູນດ້ານວິຊາການ: www.microchip.com/support Web ທີ່ຢູ່: www.microchip.com ແອດແລນຕາ Duluth, GA ໂທ: 678-957-9614 ແຟັກ: 678-957-1455 Austin, TX ໂທ: 512-257-3370 ບອສຕັນ Westborough, MA ໂທ: 774-760-0087 ແຟັກ: 774-760-0088 ຊິຄາໂກ Itasca, IL ໂທ: 630-285-0071 ແຟັກ: 630-285-0075 ດາລາສ ແອດດິສັນ, TX ໂທ: 972-818-7423 ແຟັກ: 972-818-2924 ດີທຣອຍ Novi, MI ໂທ: 248-848-4000 Houston, TX ໂທ: 281-894-5983 Indianapolis Noblesville, IN ໂທ: 317-773-8323 ແຟັກ: 317-773-5453 ໂທ: 317-536-2380 Los Angeles ພາລະກິດ Viejo, CA ໂທ: 949-462-9523 ແຟັກ: 949-462-9608 ໂທ: 951-273-7800 Raleigh, NC ໂທ: 919-844-7510 ນິວຢອກ, NY ໂທ: 631-435-6000 San Jose, CA ໂທ: 408-735-9110 ໂທ: 408-436-4270 ການາດາ – Toronto ໂທ: 905-695-1980 ແຟັກ: 905-695-2078	ອົດ​ສະ​ຕາ​ລີ - Sydney ໂທ: 61-2-9868-6733 ຈີນ-ປັກ​ກິ່ງ ໂທ: 86-10-8569-7000 ຈີນ – Chengdu ໂທ: 86-28-8665-5511 ຈີນ - ຈົງຊິງ ໂທ: 86-23-8980-9588 ຈີນ - Dongguan ໂທ: 86-769-8702-9880 ຈີນ - ກວາງ​ໂຈ່​ວ ໂທ: 86-20-8755-8029 ຈີນ - Hangzhou ໂທ: 86-571-8792-8115 ຈີນ - ຮົງກົງ SAR ໂທ: 852-2943-5100 ຈີນ - Nanjing ໂທ: 86-25-8473-2460 ຈີນ - Qingdao ໂທ: 86-532-8502-7355 ຈີນ - ຊຽງໄຮ້ ໂທ: 86-21-3326-8000 ຈີນ - Shenyang ໂທ: 86-24-2334-2829 ຈີນ - Shenzhen ໂທ: 86-755-8864-2200 ຈີນ - ຊູໂຈວ ໂທ: 86-186-6233-1526 ຈີນ - Wuhan ໂທ: 86-27-5980-5300 ຈີນ - Xian ໂທ: 86-29-8833-7252 ຈີນ - Xiamen ໂທ: 86-592-2388138 ຈີນ - ຈູໄຫ່ ໂທ: 86-756-3210040	ປະເທດອິນເດຍ - Bangalore ໂທ: 91-80-3090-4444 ອິນເດຍ - ນິວເດລີ ໂທ: 91-11-4160-8631 ອິນເດຍ - Pune ໂທ: 91-20-4121-0141 ຍີ່ປຸ່ນ – Osaka ໂທ: 81-6-6152-7160 ຍີ່ປຸ່ນ – ໂຕກຽວ ໂທ: 81-3-6880- 3770 ເກົາ​ຫຼີ - Daegu ໂທ: 82-53-744-4301 ເກົາຫຼີ – ເຊ​ອຸນ ໂທ: 82-2-554-7200 ມາ​ເລ​ເຊຍ - Kuala Lumpur ໂທ: 60-3-7651-7906 ມາ​ເລ​ເຊຍ - Penang ໂທ: 60-4-227-8870 ຟີລິບປິນ – ມະນີລາ ໂທ: 63-2-634-9065 ສິງກະໂປ ໂທ: 65-6334-8870 ໄຕ້ຫວັນ - Hsin Chu ໂທ: 886-3-577-8366 ໄຕ້ຫວັນ - Kaohsiung ໂທ: 886-7-213-7830 ໄຕ້​ຫວັນ - Taipei​ ໂທ: 886-2-2508-8600 ໄທ - ບາງກອກ ໂທ: 66-2-694-1351 ຫວຽດນາມ - ໂຮ່ຈີມິນ ໂທ: 84-28-5448-2100	ອອສເຕຣຍ - ເວນ ໂທ: 43-7242-2244-39 ແຟັກ: 43-7242-2244-393 ເດນມາກ - ໂຄເປນເຮເກນ ໂທ: 45-4485-5910 ແຟັກ: 45-4485-2829 ຟິນແລນ – Espoo ໂທ: 358-9-4520-820 ຝຣັ່ງ - ປາຣີ Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 ເຢຍ​ລະ​ມັນ - Garching​ ໂທ: 49-8931-9700 ເຢຍ​ລະ​ມັນ - Haan ໂທ: 49-2129-3766400 ເຢຍລະມັນ - Heilbronn ໂທ: 49-7131-72400 ເຢຍລະມັນ - Karlsruhe ໂທ: 49-721-625370 ເຢຍລະມັນ - Munich Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 ເຢຍລະມັນ - Rosenheim ໂທ: 49-8031-354-560 ອິດສະຣາເອນ - Hod Hasharon ໂທ: 972-9-775-5100 ອີຕາລີ – Milan ໂທ: 39-0331-742611 ແຟັກ: 39-0331-466781 ອິຕາລີ - Padova ໂທ: 39-049-7625286 ເນເທີແລນ - Drunen ໂທ: 31-416-690399 ແຟັກ: 31-416-690340 ນໍເວ - Trondheim ໂທ: 47-72884388 ໂປແລນ - ວໍຊໍ ໂທ: 48-22-3325737 ໂຣມາເນຍ - Bucharest Tel: 40-21-407-87-50 ສະເປນ – Madrid Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 ສວີເດນ – Gothenberg Tel: 46-31-704-60-40 ສວີເດນ – ສະຕັອກໂຮມ ໂທ: 46-8-5090-4654 ອັງກິດ - Wokingham ໂທ: 44-118-921-5800 ແຟັກ: 44-118-921-5820

ເອກະສານ / ຊັບພະຍາກອນ

MICROCHIP DS00004807F ຄອບຄົວ PolarFire FPGA ແບບກຳນົດເອງ [pdf] ຄູ່ມືຜູ້ໃຊ້ DS00004807F PolarFire Family FPGA Custom Flow, DS00004807F, PolarFire Family FPGA Custom Flow, Family FPGA Custom Flow, Custom Flow, Flow

ເອກະສານອ້າງອີງ

• ຄູ່ມືຜູ້ໃຊ້