Canllaw Defnyddiwr Llif Personol FPGA Teulu PolarFire
Libero SoC v2024.2
Cyflwyniad (Gofyn Cwestiwn)
Mae meddalwedd System-ar-Sglodyn (SoC) Libero yn darparu amgylchedd dylunio Arae Giât Rhaglenadwy Maes (FPGA) cwbl integredig. Fodd bynnag, efallai y bydd rhai defnyddwyr eisiau defnyddio offer synthesis ac efelychu trydydd parti y tu allan i amgylchedd SoC Libero. Gellir integreiddio Libero i'r amgylchedd dylunio FPGA nawr. Argymhellir defnyddio SoC Libero i reoli'r llif dylunio FPGA cyfan.
Mae'r canllaw defnyddiwr hwn yn disgrifio'r Llif Personol ar gyfer dyfeisiau PolarFire a Theulu SoC PolarFire, proses i integreiddio Libero fel rhan o'r llif dylunio FPGA ehangach. Teuluoedd Dyfeisiau a Gefnogir® Mae'r tabl canlynol yn rhestru'r teuluoedd dyfeisiau y mae Libero SoC yn eu cefnogi. Fodd bynnag, efallai mai dim ond i deulu penodol o ddyfeisiau y bydd rhywfaint o wybodaeth yn y canllaw hwn yn berthnasol. Yn yr achos hwn, mae gwybodaeth o'r fath wedi'i nodi'n glir.
Tabl 1. Teuluoedd Dyfeisiau a Gefnogir gan Libero SoC
| Teulu Dyfais | Disgrifiad |
| PolarFire® | Mae FPGAs PolarFire yn darparu pŵer isaf y diwydiant ar ddwyseddau canol-ystod gyda diogelwch a dibynadwyedd eithriadol. |
| SoC PolarFire | PolarFire SoC yw'r SoC FPGA cyntaf gyda chlwstwr CPU RISC-V cydlynol, penderfynol, ac is-system cof L2 penderfynol sy'n galluogi Linux® ac amser real. |
Drosoddview (Gofyn Cwestiwn)
Er bod Libero SoC yn darparu amgylchedd dylunio cwbl integredig o'r dechrau i'r diwedd i ddatblygu dyluniadau SoC ac FPGA, mae hefyd yn darparu'r hyblygrwydd i redeg synthesis ac efelychu gydag offer trydydd parti y tu allan i amgylchedd Libero SoC. Fodd bynnag, rhaid i rai camau dylunio aros o fewn amgylchedd Libero SoC.
Mae'r tabl canlynol yn rhestru'r prif gamau yn llif dylunio FPGA ac yn nodi'r camau y mae'n rhaid defnyddio Libero SoC ar eu cyfer.
Tabl 1-1. Llif Dylunio FPGA
| Cam Llif Dylunio | Rhaid Defnyddio Libero | Disgrifiad |
| Cofnod Dylunio: HDL | Nac ydw | Defnyddiwch offeryn golygu/gwirio HDL trydydd parti y tu allan i Libero® SoC os dymunir. |
| Mynediad Dylunio: Ffurfweddwyr | Oes | Creu'r prosiect Libero cyntaf ar gyfer cynhyrchu cydrannau craidd catalog IP. |
| Cynhyrchu cyfyngiadau PDC/SDC awtomatig | Nac ydw | Mae angen HDL i gyd ar gyfyngiadau deilliedig files a chyfleustodau derive_constraints pan gânt eu perfformio y tu allan i Libero SoC, fel y disgrifir yn Atodiad C—Deillio Cyfyngiadau. |
| Efelychiad | Nac ydw | Defnyddiwch offeryn trydydd parti y tu allan i Libero SoC, os dymunir. Mae angen lawrlwytho llyfrgelloedd efelychu wedi'u llunio ymlaen llaw ar gyfer y ddyfais darged, yr efelychydd targed, a'r fersiwn Libero darged a ddefnyddir ar gyfer gweithredu'r backend. |
| Synthesis | Nac ydw | Defnyddiwch offeryn trydydd parti y tu allan i Libero SoC os dymunir. |
| Gweithredu Dylunio: Rheoli Cyfyngiadau, Llunio Rhestr Rwyd, Lleoli a Llwybro (gweler Drosoddview) | Oes | Creu ail brosiect Libero ar gyfer y gweithrediad backend. |
| Dilysu Amseru a Phŵer | Oes | Arhoswch yn ail brosiect Libero. |
| Ffurfweddu Data a Chofion Cychwyn Dylunio | Oes | Defnyddiwch yr offeryn hwn i reoli gwahanol fathau o atgofion a chychwyn dylunio yn y ddyfais. Arhoswch yn yr ail brosiect. |
| Rhaglennu File Cenhedlaeth | Oes | Arhoswch yn yr ail brosiect. |
Pwysig: Chi rhaid lawrlwytho llyfrgelloedd wedi'u llunio ymlaen llaw sydd ar gael yn y Llyfrgelloedd Efelychu Cyn-Gynllunedig tudalen i ddefnyddio efelychydd trydydd parti.
Mewn llif FPGA Ffabrig pur, nodwch eich dyluniad gan ddefnyddio HDL neu fewnbwn sgematig a phasiwch hwnnw'n uniongyrchol.
i'r offer synthesis. Mae'r llif yn dal i gael ei gefnogi. Mae gan FPGAs PolarFire a PolarFire SoC sylweddol
blociau IP caled perchnogol sy'n gofyn am ddefnyddio creiddiau ffurfweddu (SgCores) o IP SoC Libero
catalog. Mae angen trin arbennig ar gyfer unrhyw flociau sy'n cynnwys swyddogaeth SoC:
- PolarFire
– PF_UPROM
– GWASANAETHAU_SYSTEM_PF
– PF_CCC
– PF CLK DIV
– PF_CRYPTO
– PF_DRI
– PF_INIT_MONITOR
– PF_NGMUX
– PF_OSC
– RAMs (TPSRAM, DPSRAM, URAM)
– PF_SRAM_AHBL_AXI
– PF_XCVR_ERM
– PF_XCVR_REF_CLK
– PF_TX_PLL
– PF_PCIE
– PF_IO
– PF_IOD_CDR
– PF_IOD_CDR_CCC
– PF_IOD_GENERIC_RX
– PF_IOD_GENERIC_TX
– PF_IOD_GENERIC_TX_CCC
– PF_RGMII_TO_GMII
– PF_IOD_OCTAL_DDR
– PF_DDR3
– PF_DDR4
– PF_LPDDR3
– PF_QDR
– PF_CORESMARTBERT
– PF_TAMPER
– PF_TVS, ac yn y blaen.
Yn ogystal â'r SgCores a restrir uchod, mae yna lawer o IPs meddal DirectCore ar gael ar gyfer teuluoedd dyfeisiau PolarFire a PolarFire SoC yng Nghatalog Libero SoC sy'n defnyddio'r adnoddau ffabrig FPGA.
Ar gyfer cofnod dylunio, os ydych chi'n defnyddio unrhyw un o'r cydrannau blaenorol, rhaid i chi ddefnyddio Libero SoC ar gyfer rhan o'r cofnod dylunio (Cyfluniad Cydran), ond gallwch chi barhau â gweddill eich Cofnod Dylunio (cofnod HDL, ac yn y blaen) y tu allan i Libero. I reoli llif dylunio FPGA y tu allan i Libero, dilynwch y camau a ddarperir yng ngweddill y canllaw hwn.
1.1 Cylch Bywyd Cydran (Gofyn Cwestiwn)
Mae'r camau canlynol yn disgrifio cylch bywyd cydran SoC ac yn darparu cyfarwyddiadau ar sut i drin y data.
- Cynhyrchwch y gydran gan ddefnyddio ei ffurfweddydd yn Libero SoC. Mae hyn yn cynhyrchu'r mathau canlynol o ddata:
– HDL files
- Cof files
– Ysgogiad ac Efelychu files
– SDC Cydran file - Ar gyfer HDL files, eu creu a'u hintegreiddio yng ngweddill y dyluniad HDL gan ddefnyddio'r offeryn/proses mynediad dylunio allanol.
- Cof cyflenwi files ac ysgogiad files i'ch offeryn efelychu.
- SDC Cydran Cyflenwi file i'r offeryn Deillio Cyfyngiadau ar gyfer Cynhyrchu Cyfyngiadau. Gweler Atodiad C—Deillio Cyfyngiadau am fwy o fanylion.
- Rhaid i chi greu ail brosiect Libero, lle rydych chi'n mewnforio'r rhestr net ôl-Synthesis a'ch metadata cydran, gan gwblhau'r cysylltiad rhwng yr hyn a gynhyrchwyd gennych a'r hyn rydych chi'n ei raglennu.
1.2 Creu Prosiect SoC Libero (Gofyn Cwestiwn)
Rhaid rhedeg rhai camau dylunio o fewn amgylchedd Libero SoC (Tabl 1-1). Er mwyn i'r camau hyn redeg, rhaid i chi greu dau brosiect Libero SoC. Defnyddir y prosiect cyntaf ar gyfer ffurfweddu a chynhyrchu cydrannau dylunio, a'r ail brosiect ar gyfer gweithredu'r dyluniad lefel uchaf yn gorfforol.
1.3 Llif Personol (Gofyn Cwestiwn)
Mae'r ffigur canlynol yn dangos:
- Gellir integreiddio Libero SoC fel rhan o'r llif dylunio FPGA ehangach gyda'r offer synthesis ac efelychu trydydd parti y tu allan i amgylchedd Libero SoC.
- Amrywiol gamau sy'n gysylltiedig â'r llif, o greu dyluniad a gwnïo'r holl ffordd i raglennu'r ddyfais.
- Y cyfnewid data (mewnbynnau ac allbynnau) y mae'n rhaid iddo ddigwydd ym mhob cam llif dylunio.
Awgrym:
- SNVM.cfg, UPROM.cfg
- *.mem file cenhedlaeth ar gyfer Efelychu: mae pa4rtupromgen.exe yn cymryd UPROM.cfg fel mewnbwn ac yn cynhyrchu UPROM.mem.
Dyma'r camau yn y llif personol:
- Ffurfweddu a chynhyrchu cydrannau:
a. Creu prosiect Libero cyntaf (i wasanaethu fel Prosiect Cyfeirio).
b. Dewiswch y Craidd o'r Catalog. Cliciwch ddwywaith ar y craidd i roi enw cydran iddo a ffurfweddu'r gydran.
Mae hyn yn allforio data cydrannau yn awtomatig a files. Cynhyrchir Maniffestau Cydran hefyd. Gweler Maniffestau Cydran am fanylion. Am fwy o fanylion, gweler Ffurfweddu Cydran. - Cwblhewch eich dyluniad RTL y tu allan i Libero:
a. Creu'r gydran HDL files.
b. Lleoliad yr HDL fileMae s wedi'i restru yn y Maniffestau Cydran files. - Cynhyrchu cyfyngiadau SDC ar gyfer y cydrannau. Defnyddiwch y cyfleustodau Derive Constraints i gynhyrchu'r cyfyngiad amseru. file(SDC) yn seiliedig ar:
a. Cydran HDL files
b. SDC Cydran files
c. HDL Defnyddiwr files
Am fwy o fanylion, gweler Atodiad C—Deillio Cyfyngiadau. - Offeryn synthesis/offeryn efelychu:
a. Cael HDL files, ysgogiad files, a data cydrannau o'r lleoliadau penodol fel y nodir yn y Maniffesto Cydrannau.
b. Syntheseiddio ac efelychu'r dyluniad gydag offer trydydd parti y tu allan i Libero SoC. - Crëwch eich ail Brosiect Libero (Gweithredu).
- Tynnwch synthesis o gadwyn yr offeryn llif dylunio (Prosiect > Gosodiadau Prosiect > Llif Dylunio > cliriwch y blwch ticio Galluogi Synthesis).
- Mewnforio'r ffynhonnell ddylunio files (rhestr net *.vm ôl-synthesis o'r offeryn synthesis):
– Mewnforio rhestr net *.vm ôl-synthesis (File>Mewnforio> Rhestr Net Verilog Syntheseiddiedig (VM)).
– Metadata cydran *.cfg files ar gyfer uPROM a/neu sNVM. - Mewnforio unrhyw gydran bloc SoC Libero files. Y bloc filerhaid i s fod yn y ffeil *.cxz file fformat.
Am ragor o wybodaeth ar sut i greu bloc, gweler Canllaw Defnyddiwr PolarFire Block Flow. - Mewnforio'r cyfyngiadau dylunio:
– Cyfyngiad Mewnbwn/Allbwn Mewnforio files (Rheolwr Cyfyngiadau > Priodoleddau I/OA > Mewnforio).
– Mewnforio cynllun llawr *.pdc files (Rheolwr Cyfyngiadau > Cynlluniwr Llawr > Mewnforio).
– Mewnforio cyfyngiad amseru *.sdc files (Rheolwr Cyfyngiadau > Amseru > Mewnforio). Mewnforio'r SDC file wedi'i gynhyrchu trwy'r offeryn Derive Constraint.
– Cyfyngiad mewnforio *.ndc files (Rheolwr Cyfyngiadau > NetlistAttributes > Mewnforio), os o gwbl. - Cyfyngiad file a chysylltiad offer
– Yn y Rheolwr Cyfyngiadau, cysylltwch y *.pdc files i osod a llwybro, y *.sdc files i wirio lleoliad a llwybr ac amseru, a'r *.ndc files i Gyfansoddi Netlist. - Gweithrediad dylunio cyflawn
– Lleoli a llwybro, gwirio amseru a phŵer, ffurfweddu data a chofion cychwyn dylunio, a rhaglennu file cenhedlaeth. - Dilysu'r dyluniad
– Dilysu'r dyluniad ar FPGA a dadfygio yn ôl yr angen gan ddefnyddio'r offer dylunio a ddarperir gyda'r gyfres ddylunio Libero SoC.
Ffurfweddiad Cydran (Gofyn Cwestiwn)
Y cam cyntaf yn y llif personol yw ffurfweddu eich cydrannau gan ddefnyddio prosiect cyfeirio Libero (a elwir hefyd yn brosiect Libero cyntaf yn Nhabl 1-1). Yn y camau dilynol, rydych chi'n defnyddio data o'r prosiect cyfeirio hwn.
Os ydych chi'n defnyddio unrhyw gydrannau a restrir yn gynharach, o dan y Drosoddview yn eich dyluniad, perfformiwch y camau a ddisgrifir yn yr adran hon.
Os nad ydych chi'n defnyddio unrhyw un o'r cydrannau uchod, gallwch chi ysgrifennu eich RTL y tu allan i Libero a'i fewnforio'n uniongyrchol i'ch offer Synthesis ac Efelychu. Yna gallwch chi symud ymlaen i'r adran ôl-synthesis a dim ond mewnforio eich rhestr net *.vm ôl-synthesis i'ch prosiect gweithredu Libero terfynol (a elwir hefyd yn ail brosiect Libero yn Nhabl 1-1).
2.1 Ffurfweddu Cydran Gan Ddefnyddio Libero (Gofyn Cwestiwn)
Ar ôl dewis y cydrannau y mae'n rhaid eu defnyddio o'r rhestr flaenorol, perfformiwch y camau canlynol:
- Creu prosiect Libero newydd (Cyfluniad a Chynhyrchu Craidd): Dewiswch y Dyfais a'r Teulu rydych chi'n targedu eich dyluniad terfynol ato.
- Defnyddiwch un neu fwy o'r creiddiau a grybwyllir yn Custom Flow.
a. Creu SmartDesign a ffurfweddu'r craidd a ddymunir a'i greu yn y gydran SmartDesign.
b. Dyrchafu'r holl binnau i'r lefel uchaf.
c. Cynhyrchu'r SmartDesign.
d. Cliciwch ddwywaith ar yr offeryn Efelychu (unrhyw un o'r opsiynau Cyn-Synthesis neu Ôl-Synthesis neu Ôl-Layout) i alw'r efelychydd. Gallwch adael yr efelychydd ar ôl iddo gael ei alw. Mae'r cam hwn yn cynhyrchu'r efelychiad. fileangenrheidiol ar gyfer eich prosiect.
Awgrym: Chi rhaid cyflawni'r cam hwn os ydych chi am efelychu'ch dyluniad y tu allan i Libero.
Am ragor o wybodaeth, gweler Efelychu Eich Dyluniad.
e. Cadwch eich prosiect—dyma eich prosiect cyfeirio.
2.2 Maniffestau Cydran (Gofyn Cwestiwn)
Pan fyddwch chi'n cynhyrchu eich cydrannau, set o fileCynhyrchir s ar gyfer pob cydran. Mae adroddiad y Maniffesto Cydran yn manylu ar y set o filea gynhyrchwyd a'u defnyddio ym mhob cam dilynol (Synthesis, Efelychu, Cynhyrchu Cadarnwedd, ac yn y blaen). Mae'r adroddiad hwn yn rhoi lleoliadau'r holl bethau a gynhyrchwyd i chi filesydd eu hangen i fwrw ymlaen â'r Llif Personol. Gallwch gael mynediad at y maniffest cydran yn yr ardal Adroddiadau: Cliciwch Dylunio > Adroddiadau i agor y tab Adroddiadau. Yn y tab Adroddiadau, fe welwch set o manifest.txt files (Drosoddview), un ar gyfer pob cydran a gynhyrchwyd gennych.
Awgrym: Rhaid i chi osod cydran neu fodiwl fel '”gwreiddyn”' i weld maniffest y gydran file cynnwys yn y tab Adroddiadau.
Fel arall, gallwch gael mynediad at yr adroddiad maniffest unigol files ar gyfer pob cydran graidd a gynhyrchir neu gydran SmartDesign o /cydran/gwaith/ / / _manifest.txt neu /cydran/gwaith/ / _manifest.txt. Gallwch hefyd gael mynediad i'r maniffest file cynnwys pob cydran a gynhyrchwyd o'r tab Cydrannau newydd yn Libero, lle mae'r file crybwyllir lleoliadau mewn perthynas â chyfeiriadur y prosiect.
Canolbwyntiwch ar yr adroddiadau Maniffesto Cydran canlynol:
- Os gwnaethoch chi greu instances o greiddiau mewn SmartDesign, darllenwch y file _manifest.txt.
- Os gwnaethoch chi greu cydrannau ar gyfer creiddiau, darllenwch y _manifest.txt.
Rhaid i chi ddefnyddio pob adroddiad Maniffest Cydran sy'n berthnasol i'ch dyluniad. Er enghraifftamph.y., os oes gan eich prosiect SmartDesign gydag un neu fwy o gydrannau craidd wedi'u hintegreiddio ynddo ac rydych chi'n bwriadu eu defnyddio i gyd yn eich dyluniad terfynol, yna rhaid i chi ddewis filewedi'u rhestru yn adroddiadau Maniffestau Cydrannau'r holl gydrannau hynny i'w defnyddio yn eich llif dylunio.
2.3 Dehongli'r Maniffesto Files (Gofyn Cwestiwn)
Pan fyddwch chi'n agor maniffest cydran file, rydych chi'n gweld llwybrau i files yn eich prosiect Libero ac awgrymiadau ar ble yn y llif dylunio i'w defnyddio. Efallai y byddwch chi'n gweld y mathau canlynol o files mewn maniffest file:
- Ffynhonnell HDL files ar gyfer pob offeryn Synthesis ac Efelychu
- Ysgogiad files ar gyfer pob offeryn Efelychu
- Cyfyngiad files
Dyma Faniffest Cydran cydran graidd PolarFire.
Pob math o file yn angenrheidiol i lawr yr afon yn llif eich dyluniad. Mae'r adrannau canlynol yn disgrifio integreiddio'r files o'r maniffest i mewn i'ch llif dylunio.
Cynhyrchu Cyfyngiadau (Gofyn Cwestiwn)
Wrth gyflawni ffurfweddu a chynhyrchu, gwnewch yn siŵr eich bod yn ysgrifennu/cynhyrchu'r cyfyngiad SDC/PDC/NDC files i'r dyluniad eu trosglwyddo i'r offer Synthesis, Place-and-Route, a Verify Timing.
Defnyddiwch y cyfleustodau Derive Constraints y tu allan i amgylchedd Libero i gynhyrchu cyfyngiadau yn lle eu hysgrifennu â llaw. I ddefnyddio'r cyfleustodau Derive Constraint y tu allan i amgylchedd Libero, rhaid i chi:
- Cyflenwad HDL defnyddiwr, HDL cydran, a chyfyngiad SDC cydran files
- Nodwch y modiwl lefel uchaf
- Nodwch y lleoliad lle i gynhyrchu'r cyfyngiad deilliedig files
Mae cyfyngiadau'r gydran SDC ar gael o dan /cydran/gwaith/ / / cyfeiriadur ar ôl ffurfweddu a chynhyrchu cydrannau.
Am fwy o fanylion ar sut i gynhyrchu cyfyngiadau ar gyfer eich dyluniad, gweler Atodiad C—Deillio Cyfyngiadau.
Syntheseiddio Eich Dyluniad (Gofyn Cwestiwn)
Un o brif nodweddion y Custom Flow yw caniatáu ichi ddefnyddio synthesis trydydd parti
offeryn y tu allan i Libero. Mae'r llif personol yn cefnogi defnyddio Synopsys SynplifyPro. I syntheseiddio eich
prosiect, defnyddiwch y weithdrefn ganlynol:
- Crëwch brosiect newydd yn eich offeryn Synthesis, gan dargedu'r un teulu o ddyfeisiau, mowld, a phecyn â'r prosiect Libero a greoch.
a. Mewnforio eich RTL eich hun filefel rydych chi fel arfer yn ei wneud.
b. Gosodwch yr allbwn Synthesis i fod yn Verilog Strwythurol (.vm).
Awgrym: Strwythurol Verilog (.vm) yw'r unig fformat allbwn synthesis a gefnogir yn PolarFire. - Mewnforio Cydran HDL files i mewn i'ch prosiect Synthesis:
a. Ar gyfer pob Adroddiad Maniffestau Cydran: Ar gyfer pob un file o dan ffynhonnell HDL files ar gyfer pob offeryn Synthesis ac Efelychu, mewnforiwch y file i mewn i'ch Prosiect Synthesis. - Mewnforio y file polarfire_syn_comps.v (os ydych chi'n defnyddio Synopsys Synplify) o
Lleoliad gosod>/data/aPA5M i'ch prosiect Synthesis. - Mewnforio'r SDC a gynhyrchwyd yn flaenorol file drwy'r offeryn Cyfyngiad Deilliedig (gweler yr Atodiad
A—Samp(Cyfyngiadau SDC) i mewn i'r offeryn Synthesis. Y cyfyngiad hwn file yn cyfyngu'r offeryn synthesis i gyflawni cau amseru gyda llai o ymdrech a llai o iteriadau dylunio.
Pwysig:
- Os ydych chi'n bwriadu defnyddio'r un *.sdc file i gyfyngu ar Place-and-Route yn ystod y cyfnod gweithredu dylunio, rhaid i chi fewnforio'r *.sdc hwn i'r prosiect synthesis. Mae hyn er mwyn sicrhau nad oes unrhyw anghydweddiadau enw gwrthrych dylunio yn y rhestr net syntheseiddiedig a'r cyfyngiadau Place-and-Route yn ystod cyfnod gweithredu'r broses ddylunio. Os na fyddwch chi'n cynnwys y *.sdc hwn file Yn y cam Synthesis, gall y rhestr net a gynhyrchir o Synthesis fethu'r cam Place a Route oherwydd anghydweddiadau enw gwrthrych dylunio.
a. Mewnforio Priodoleddau Netlist *.ndc, os o gwbl, i'r offeryn Synthesis.
b. Rhedeg Synthesis. - Mae gan leoliad allbwn eich offeryn Synthesis y rhestr rwyd *.vm file wedi'i gynhyrchu ar ôl Synthesis. Rhaid i chi fewnforio'r rhestr net i Brosiect Gweithredu Libero i barhau â'r broses ddylunio.
Efelychu Eich Dyluniad (Gofyn Cwestiwn)
I efelychu eich dyluniad y tu allan i Libero (hynny yw, gan ddefnyddio eich amgylchedd efelychu a'ch efelychydd eich hun), perfformiwch y camau canlynol:
- Dylunio Files:
a. Efelychiad Cyn-Synthesis:
• Mewnforiwch eich RTL i'ch prosiect efelychu.
• Ar gyfer pob Adroddiad Maniffesto Cydran.
– Mewnforio pob un file o dan ffynhonnell HDL files ar gyfer yr holl offer Synthesis ac Efelychu yn eich prosiect efelychu.
• Casglwch y rhain fileyn unol â chyfarwyddiadau eich efelychydd.
b. Efelychiad ôl-synthesis:
• Mewnforiwch eich rhestr net *.vm ôl-synthesis (a gynhyrchwyd yn Synthesizing Your Design) i'ch prosiect efelychu a'i lunio.
c. Efelychiad ôl-gynllun:
• Yn gyntaf, cwblhewch weithredu eich dyluniad (gweler Gweithredu Eich Dyluniad). Gwnewch yn siŵr bod eich prosiect Libero terfynol mewn cyflwr ôl-gynllun.
• Cliciwch ddwywaith ar Gynhyrchu Wedi'i Anodio'n Ôl Files yn ffenestr Libero Design Flow. Mae'n cynhyrchu dau files:
/dylunydd/ / _ba.v/vhd /dylunydd/
/ _ba.sdf
• Mewnforio'r ddau hyn files i mewn i'ch offeryn efelychu. - Ysgogiad a Chyfluniad files:
a. Ar gyfer pob Adroddiad Maniffestau Cydran:
• Copïo'r cyfan fileo dan yr Ysgogiad Files ar gyfer pob adran Offer Efelychu i gyfeiriadur gwraidd eich prosiect Efelychu.
b. Sicrhewch fod unrhyw Tcl fileMae'r s yn y rhestrau blaenorol (yng ngham 2.a) yn cael eu gweithredu yn gyntaf, cyn dechrau'r efelychiad.
c. UPROM.mem: Os ydych chi'n defnyddio craidd UPROM yn eich dyluniad gyda'r opsiwn Defnyddio cynnwys ar gyfer efelychu wedi'i alluogi ar gyfer un neu fwy o gleientiaid storio data yr hoffech eu efelychu, rhaid i chi ddefnyddio'r ffeil weithredadwy pa4rtupromgen (pa4rtupromgen.exe ar windows) i gynhyrchu'r UPROM.mem fileMae'r ffeil weithredadwy pa4rtupromgen yn cymryd y UPROM.cfg file fel mewnbynnau trwy sgript Tcl file ac yn allbynnu'r UPROM.mem file angenrheidiol ar gyfer efelychiadau. Y UPROM.mem hwn file rhaid ei gopïo i'r ffolder efelychu cyn rhedeg yr efelychiad. CynampDarperir y ffeil sy'n dangos y defnydd gweithredadwy pa4rtupromgen yn y camau canlynol. file sydd ar gael yn y cyfeiriadur /cydran/gwaith/ / yn y prosiect Libero a ddefnyddiwyd gennych i gynhyrchu'r gydran UPROM.
d. snvm.mem: Os ydych chi'n defnyddio craidd y Gwasanaethau System yn eich dyluniad ac wedi ffurfweddu'r tab sNVM yn y craidd gyda'r opsiwn Defnyddio cynnwys ar gyfer efelychu wedi'i alluogi ar gyfer un neu fwy o gleientiaid yr hoffech eu efelychu, bydd snvm.mem file yn cael ei gynhyrchu'n awtomatig i
y cyfeiriadur /cydran/gwaith/ / yn y prosiect Libero a ddefnyddiwyd gennych i gynhyrchu'r gydran Gwasanaethau System. Mae'r snvm.mem hwn file rhaid ei gopïo i'r ffolder efelychu cyn rhedeg yr efelychiad. - Crëwch ffolder waith ac is-ffolder o'r enw efelychu o dan y ffolder waith.
Mae'r ffeil weithredadwy pa4rtupromgen yn disgwyl presenoldeb yr is-ffolder efelychu yn y ffolder waith a bod y sgript *.tcl wedi'i osod yn yr is-ffolder efelychu. - Copïwch y ffeil UPROM.cfg file o'r prosiect Libero cyntaf a grëwyd ar gyfer cynhyrchu cydrannau i'r ffolder waith.
- Gludwch y gorchmynion canlynol mewn sgript *.tcl a'i osod yn y ffolder efelychu a grëwyd yng ngham 3.
Sample *.tcl ar gyfer dyfeisiau PolarFire a PolarFire Soc Family i gynhyrchu URPOM.mem file
o UPROM.cfg
set_device -fam -marw -pecyn
gosod_mewnbwn_cfg -llwybr
llwybr_gosod_sim_memFile/UPROM.mem>
gen_sim -use_init ffug
Am yr enw mewnol cywir i'w ddefnyddio ar gyfer y marw a'r pecyn, gweler y *.prjx file o'r prosiect Libero cyntaf (a ddefnyddir ar gyfer cynhyrchu cydrannau).
Rhaid gosod y ddadl use_init yn ffug.
Defnyddiwch y gorchymyn set_sim_mem i nodi'r llwybr i'r allbwn file UPROM.mem hynny yw
a gynhyrchwyd wrth weithredu'r sgript file gyda'r ffeil weithredadwy pa4rtupromgen. - Wrth yr anogwr gorchymyn neu derfynell cygwin, ewch i'r cyfeiriadur gweithio a grëwyd yng ngham 3.
Gweithredwch y gorchymyn pa4rtupromgen gyda'r opsiwn–script a throsglwyddwch iddo'r sgript *.tcl a grëwyd yn y cam blaenorol.
Ar gyfer Windows
/dylunydd/bin/pa4rtupromgen.exe \
–sgript./efelychu/ .tcl
Ar gyfer Linux:
/bin/pa4rtupromgen
–sgript./efelychu/ .tcl - Ar ôl gweithredu'r ffeil weithredadwy pa4rtupromgen yn llwyddiannus, gwiriwch fod y ffeil UPROM.mem file yn cael ei gynhyrchu yn y lleoliad a bennir yn y gorchymyn set_sim_mem yn y sgript *.tcl.
- I efelychu'r sNVM, copïwch y snvm.mem file o'ch prosiect Libero cyntaf (a ddefnyddir ar gyfer ffurfweddu cydrannau) i'r ffolder efelychu lefel uchaf o'ch prosiect efelychu i redeg efelychu (y tu allan i Libero SoC). I efelychu cynnwys UPROM, copïwch y ffeil UPROM.mem a gynhyrchwyd file i'r ffolder efelychu lefel uchaf eich prosiect efelychu i redeg efelychu (y tu allan i Libero SoC).
Pwysig: I efelychu ymarferoldeb Cydrannau SoC, lawrlwythwch y llyfrgelloedd efelychu PolarFire wedi'u llunio ymlaen llaw a'u mewnforio i'ch amgylchedd efelychu fel y disgrifir yma. Am fwy o fanylion, gweler Atodiad B—Mewnforio Llyfrgelloedd Efelychu i Amgylchedd Efelychu.
Gweithredu Eich Dyluniad (Gofyn Cwestiwn)
Ar ôl cwblhau'r efelychiad Synthesis ac Ôl-Synthesis yn eich amgylchedd, rhaid i chi ddefnyddio Libero eto i weithredu eich dyluniad yn gorfforol, rhedeg dadansoddiad amseru a phŵer, a chynhyrchu eich rhaglennu. file.
- Creu prosiect Libero newydd ar gyfer gweithrediad ffisegol a chynllun y dyluniad. Gwnewch yn siŵr eich bod yn targedu'r un ddyfais ag yn y prosiect cyfeirio a greoch yn Ffurfweddiad y Gydran.
- Ar ôl creu prosiect, tynnwch Synthesis o'r gadwyn offer yn y ffenestr Design Llif (Prosiect > Gosodiadau Prosiect > Design Llif > Dad-diciwch Galluogi Synthesis).
- Mewnforio eich ôl-synthesis *.vm file i mewn i'r prosiect hwn, (File > Mewnforio > Rhestr Net Verilog Syntheseiddiedig (VM)).
Awgrym: Argymhellir eich bod yn creu dolen i hyn file, fel os byddwch chi'n ail-syntheseiddio'ch dyluniad, mae Libero bob amser yn defnyddio'r rhestr net ôl-synthesis ddiweddaraf.
a. Yn y ffenestr Hierarchaeth Ddylunio, nodwch enw'r modiwl gwraidd.
- Mewnforiwch y cyfyngiadau i brosiect Libero. Defnyddiwch y Rheolwr Cyfyngiadau i fewnforio cyfyngiadau *.pdc/*.sdc/*.ndc.
a. Cyfyngiad Mewnforio I/O *.pdc files (Rheolwr Cyfyngiadau > Priodoleddau Mewnbwn/Allbwn > Mewnforio).
b. Mewnforio cyfyngiad Cynllunio Llawr *.pdc files (Rheolwr Cyfyngiadau > Cynlluniwr Llawr > Mewnforio).
c. Mewnforio cyfyngiad amseru *.sdc files (Rheolwr Cyfyngiadau > Amseru > Mewnforio). Os oes gan eich dyluniad unrhyw un o'r creiddiau a restrir yn Drosview, gwnewch yn siŵr eich bod yn mewnforio'r SDC file wedi'i gynhyrchu trwy'r offeryn cyfyngu deillio.
d. Cyfyngiad mewnforio *.ndc files (Rheolwr Cyfyngiadau > Priodoleddau Rhestr Net > Mewnforio). - Cyfyngiadau Cysylltiol Files i ddylunio offer.
a. Agor Rheolwr Cyfyngiadau (Rheoli Cyfyngiadau > Agor Rheoli Cyfyngiadau View).
Ticiwch y blwch ticio Gwirio Lle a Llwybr ac Amseru wrth ymyl y cyfyngiad file i sefydlu cyfyngiad file a chysylltiad offeryn. Cysylltwch y cyfyngiad *.pdc â Place-andRoute a'r *.sdc â Place-and-Route a Dilysu Amseru. Cysylltwch y *.ndc file i lunio Netlist.
Awgrym: Os Mae Place a Route yn methu gyda'r cyfyngiad *.sdc hwn file, yna mewnforio'r un *.sdc hwn file i synthesis ac ail-gynnal synthesis. - Cliciwch ar Gyfieithu Rhestr Rhwydweithio ac yna ar Gosod a Llwybro i gwblhau'r cam cynllun.
- Mae'r offeryn Ffurfweddu Data a Chofion Cychwyn Dylunio yn caniatáu ichi gychwyn blociau dylunio, fel LSRAM, µSRAM, XCVR (trosglwyddyddion), a PCIe gan ddefnyddio data sydd wedi'i storio mewn cof storio µPROM, sNVM, neu SPI Flash anweddol allanol. Mae gan yr offeryn y tabiau canlynol ar gyfer diffinio manyleb y dilyniant cychwyn dylunio, manyleb y cleientiaid cychwyn, cleientiaid data defnyddwyr.
– Tab Cychwyn Dylunio
– tab µPROM
– tab sNVM
– Tab SPI Flash
– Tab RAMs Ffabrig
Defnyddiwch y tabiau yn yr offeryn i ffurfweddu'r data a'r cofion cychwyn dyluniad.
Ar ôl cwblhau'r ffurfweddiad, perfformiwch y camau canlynol i raglennu'r data cychwyn:
• Cynhyrchu cleientiaid cychwyn
• Cynhyrchu neu allforio'r llif bit
• Rhaglennu'r ddyfais
Am wybodaeth fanwl ar sut i ddefnyddio'r offeryn hwn, gweler Canllaw Defnyddiwr Libero SoC Design Flow. Am ragor o wybodaeth am y gorchmynion Tcl a ddefnyddir i ffurfweddu gwahanol dabiau yn yr offeryn a phennu ffurfweddiad cof. files (*.cfg), gweler Canllaw Cyfeirio Gorchmynion Tcl. - Cynhyrchu Rhaglenni File o'r prosiect hwn a'i ddefnyddio i raglennu eich FPGA.
Atodiad A—SampCyfyngiadau SDC (Gofyn Cwestiwn
Mae Libero SoC yn cynhyrchu cyfyngiadau amseru SDC ar gyfer rhai creiddiau IP, fel CCC, OSC, Transceiver ac yn y blaen. Mae trosglwyddo'r cyfyngiadau SDC i offer dylunio yn cynyddu'r siawns o gwrdd â chau amseru gyda llai o ymdrech a llai o iteriadau dylunio. Rhoddir y llwybr hierarchaidd llawn o'r enghraifft lefel uchaf ar gyfer pob gwrthrych dylunio y cyfeirir ato yn y cyfyngiadau.
7.1 Cyfyngiadau Amseru SDC (Gofyn Cwestiwn)
Yn y prosiect cyfeirio craidd IP Libero, y cyfyngiad SDC lefel uchaf hwn file ar gael o'r Rheolwr Cyfyngiadau (Llif Dylunio > Agor Rheoli Cyfyngiad View >Amseru > Deillio Cyfyngiadau).
Pwysig: Gweler hwn file i osod y cyfyngiadau SDC os yw eich dyluniad yn cynnwys CCC, OSC, Transceiver, a chydrannau eraill. Addaswch y llwybr hierarchaidd llawn, os oes angen, i gyd-fynd â hierarchaeth eich dyluniad neu defnyddiwch y cyfleustodau Derive_Constraints a'r camau yn Atodiad C—Derive Constraints ar yr SDC lefel cydran file.
Achub y file i enw gwahanol a mewnforio'r SDC file i'r offeryn synthesis, yr Offeryn Lleoli-a-Llwybr, a'r Gwiriadau Amseru, yn union fel unrhyw gyfyngiad SDC arall files.
7.1.1 SDC Deilliedig File (Gofyn Cwestiwn)
# Hyn file cafodd ei gynhyrchu yn seiliedig ar y ffynhonnell SDC ganlynol files:
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_CCC_C0/PF_CCC_C0_0/PF_CCC_C0_PF_CCC_C0_0_PF_CCC.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
CLK_DIV/CLK_DIV_0/CLK_DIV_CLK_DIV_0_PF_CLK_DIV.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
TRANSMIT_PLL/TRANSMIT_PLL_0/TRANSMIT_PLL_TRANSMIT_PLL_0_PF_TX_PLL.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
DMA_INITIATOR/DMA_INITIATOR_0/DMA_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
FIC0_INITIATOR/FIC0_INITIATOR_0/FIC0_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
ICICLE_MSS/ICICLE_MSS.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_PCIE_C0/PF_PCIE_C0_0/PF_PCIE_C0_PF_PCIE_C0_0_PF_PCIE.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PCIE_INITIATOR/PCIE_INITIATOR_0/PCIE_INITIATOR.sdc
# /drive/aPA5M/cores/constraints/osc_rc160mhz.sdc
# *** Unrhyw addasiadau i hyn file bydd yn cael ei golli os caiff cyfyngiadau deilliedig eu hail-redeg. ***
create_clock -name {CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK} - cyfnod 6.25
[ cael_pinnau { CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK } ] creu_cloc -enw {REF_CLK_PAD_P} -cyfnod 10 [ cael_porthladdoedd { REF_CLK_PAD_P } ] creu_cloc -enw {CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/
DIV_CLK} - cyfnod 8
[ cael_pinnau { CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/DIV_CLK } ] creu_cloc_a_gynhyrchwyd -enw {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
ALLAN0} -lluosi_â 25 -rhannu_â 32 -ffynhonnell
[ cael_pinnau { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -cyfnod 0
[ cael_pinnau { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT0 } ] creu_cloc_a_gynhyrchwyd -enw {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
ALLAN1} -lluosi_â 25 -rhannu_â 32 -ffynhonnell
[ cael_pinnau { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -cyfnod 0
[ cael_pinnau { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT1 } ] creu_cloc_a_gynhyrchwyd -enw {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
ALLAN2} -lluosi_â 25 -rhannu_â 32 -ffynhonnell
[ cael_pinnau { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -cyfnod 0
[ cael_pinnau { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT2 } ] creu_cloc_a_gynhyrchwyd -enw {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
ALLAN3} -lluosi_â 25 -rhannu_â 64 -ffynhonnell
[ cael_pinnau { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -cyfnod 0
[ cael_pinnau { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT3 } ] creu_cloc_a_gynhyrchwyd -enw {CLOCKS_AND_RESETS_inst_0/CLK_160MHz_i_CLK_80MHz/CLK_DIV_0/I_CD/
Y_DIV} -rhannu_â 2 -ffynhonnell
[ cael_pinnau { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_i_CLK_80MHz/CLK_DIV_0/I_CD/A } ] [ cael_pinnau { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_i_CLK_80MHz/CLK_DIV_0/I_CD/Y_DIV } ] gosod_llwybr_ffug -trwy [ cael_rwydweithiau { DMA_INITIATOR_inst_0/ARESETN* } ] gosod_llwybr_ffug -from [ cael_celloedd { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/rdGrayCounter*/cntGray* } ] -i [ cael_celloedd { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
rdPtr_s1* } ] gosod_llwybr_ffug -o [ cael_celloedd { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/wrGrayCounter*/cntGray* } ] -i [ cael_celloedd { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
wrPtr_s1* } ] gosod_llwybr_ffug -trwy [ cael_rwydweithiau { FIC0_INITIATOR_inst_0/ARESETN* } ] gosod_llwybr_ffug -i [ cael_pinnau { PCIE/PF_PCIE_C0_0/PCIE_1/TORRI[0] PCIE/PF_PCIE_C0_0/
PCIE_1/INTERRUPT[1] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[2] PCIE/PF_PCIE_C0_0/PCIE_1/
INTERRUPT[3] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[4] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[5]
PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[6] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[7] PCIE/PF_PCIE_C0_0/
PCIE_1/WAKEREQ PCIE/PF_PCIE_C0_0/PCIE_1/MPERST_N } ] gosod_llwybr_ffug -o [ cael_pinnau { PCIE/PF_PCIE_C0_0/PCIE_1/TL_CLK } ] gosod_llwybr_ffug -trwy [ cael_rwydweithiau { PCIE_INITIATOR_inst_0/ARESETN* } ]
Atodiad B—Mewnforio Llyfrgelloedd Efelychu i Amgylchedd Efelychu (Gofyn Cwestiwn)
Yr efelychydd diofyn ar gyfer efelychu RTL gyda Libero SoC yw ModelSim ME Pro.
Mae llyfrgelloedd wedi'u llunio ymlaen llaw ar gyfer yr efelychydd diofyn ar gael gyda gosodiad Libero yn y cyfeiriadur /Designer/lib/modelsimpro/precompiled/vlog ar gyfer teuluoedd a gefnogir gan®. Mae Libero SoC hefyd yn cefnogi rhifynnau efelychwyr trydydd parti eraill o ModelSim, Questasim, VCS, Xcelium
, Active HDL, a Riviera Pro. Lawrlwythwch y llyfrgelloedd wedi'u llunio ymlaen llaw o Libero SoC v12.0 ac yn ddiweddarach yn seiliedig ar yr efelychydd a'i fersiwn.
Yn debyg i amgylchedd Libero, run.do file rhaid ei greu i redeg efelychiad y tu allan i Libero.
Creu run.do syml file sydd â gorchmynion i sefydlu llyfrgell ar gyfer canlyniadau crynhoi, mapio llyfrgell, crynhoi ac efelychu. Dilynwch y camau i greu run.do sylfaenol file.
- Creu llyfrgell resymegol i storio canlyniadau crynhoi gan ddefnyddio'r gorchymyn vlib vlib presynth.
- Mapio enw'r llyfrgell resymegol i gyfeiriadur llyfrgell wedi'i lunio ymlaen llaw gan ddefnyddio'r gorchymyn vmap vmap .
- Cyfieithu ffynhonnell files—defnyddio gorchmynion crynhoi iaith-benodol i lunio dyluniad files i mewn i'r cyfeiriadur gweithio.
– flog fideo ar gyfer .v/.sv
– vcom ar gyfer .vhd - Llwythwch y dyluniad ar gyfer efelychu gan ddefnyddio'r gorchymyn vsim trwy nodi enw unrhyw fodiwl lefel uchaf.
- Efelychwch y dyluniad gan ddefnyddio'r gorchymyn rhedeg.
Ar ôl llwytho'r dyluniad, mae amser efelychu wedi'i osodi i sero, a gallwch chi nodi'r gorchymyn rhedeg i ddechrau'r efelychiad.
Yn ffenestr trawsgrifiad yr efelychydd, gweithredwch run.do file fel rhedeg.do rhedeg yr efelychiad. Sample run.do file fel y canlyn.
gosod ACTELLIBNAME yn dawel PolarFire gosod PROJECT_DIR “W:/Test/basic_test” yn dawel os
{[file mae presynth/_info yn bodoli]} { echo “INFO: Mae llyfrgell efelychu presynth yn bodoli” } arall
{ file dileu -gorfodi presynth vlib presynth } vmap presynth presynth vmap PolarFire
“X:/Libero/Designer/lib/modelsimpro/precompiled/vlog/PolarFire” vlog -sv -work presynth
“${PROJECT_DIR}/hdl/top.v” flog “+incdir+${PROJECT_DIR}/stimulus” -sv -work presynth “$
"{PROJECT_DIR}/stimulus/tb.v" vsim -L PolarFire -L presynth -t 1ps presynth.tb ychwanegu ton /tb/*"
rhedeg log 1000ns /tb/* allanfa
Atodiad C—Deillio Cyfyngiadau (Gofyn Cwestiwn)
Mae'r atodiad hwn yn disgrifio'r gorchmynion Derive Constraints Tcl.
9.1 Deillio Cyfyngiadau Gorchmynion Tcl (Gofyn Cwestiwn)
Mae'r cyfleustodau derive_constraints yn eich helpu i ddeillio cyfyngiadau o'r RTL neu'r ffurfweddydd y tu allan i amgylchedd dylunio Libero SoC. I gynhyrchu cyfyngiadau ar gyfer eich dyluniad, mae angen yr HDL Defnyddiwr, yr HDL Cydran, a'r Cyfyngiadau Cydran arnoch. files. Cyfyngiadau cydran SDC filemae s ar gael o dan /cydran/gwaith/ / / cyfeiriadur ar ôl ffurfweddu a chynhyrchu cydrannau.
Cyfyngiad pob cydran file yn cynnwys y gorchymyn set_component tcl (sy'n nodi enw'r gydran) a'r rhestr o gyfyngiadau a gynhyrchir ar ôl y ffurfweddiad. Cynhyrchir y cyfyngiadau yn seiliedig ar y ffurfweddiad ac maent yn benodol i bob cydran.
Example 9-1. Cyfyngiad Cydran File ar gyfer y Craidd PF_CCC
Dyma gynamplefel cyfyngiad cydran file ar gyfer y craidd PF_CCC:
set_component PF_CCC_C0_PF_CCC_C0_0_PF_CCC
# Corfforaeth Microchip
# Dyddiad: 2021-Hyd-26 04:36:00
# Cloc sylfaen ar gyfer PLL #0
creu_cloc -cyfnod 10 [ cael_pinnau { pll_inst_0/REF_CLK_0 } ] creu_cloc_a_gynhyrchwyd -rhannu_gan 1 -ffynhonnell [ cael_pinnau { pll_inst_0/ }
REF_CLK_0 } ] -phase 0 [ get_pins { pll_inst_0/OUT0 } ] Yma, mae create_clock a create_generated_clock yn gyfyngiadau cloc cyfeirio ac allbwn yn y drefn honno, sy'n cael eu cynhyrchu yn seiliedig ar y ffurfweddiad.
9.1.1 Gweithio gyda chyfleustodau derive_constraints (Gofyn Cwestiwn)
Deillio cyfyngiadau sy'n croesi trwy'r dyluniad a dyrannu cyfyngiadau newydd ar gyfer pob enghraifft o gydran yn seiliedig ar SDC cydran a ddarparwyd yn flaenorol files. Ar gyfer y clociau cyfeirio CCC, mae'n ymledu yn ôl trwy'r dyluniad i ddod o hyd i ffynhonnell y cloc cyfeirio. Os yw'r ffynhonnell yn I/O, bydd y cyfyngiad cloc cyfeirio yn cael ei osod ar yr I/O. Os yw'n allbwn CCC neu'n ffynhonnell cloc arall (er enghraifftample, Trawsyrrydd, osgiliadur), mae'n defnyddio'r cloc o'r gydran arall ac yn adrodd rhybudd os nad yw'r cyfnodau'n cyfateb. Bydd cyfyngiadau deillio hefyd yn dyrannu cyfyngiadau ar gyfer rhai macros fel osgiliaduron ar sglodion os oes gennych chi nhw yn eich RTL.
I weithredu'r cyfleustodau derive_constraints, rhaid i chi gyflenwi .tcl file dadl llinell orchymyn gyda'r wybodaeth ganlynol yn y drefn benodedig.
- Nodwch wybodaeth am y ddyfais gan ddefnyddio'r wybodaeth yn yr adran set_device.
- Nodwch lwybr i'r RTL filegan ddefnyddio'r wybodaeth yn adran read_verilog neu read_vhdl.
- Gosodwch fodiwl lefel uchaf gan ddefnyddio'r wybodaeth yn yr adran set_top_level.
- Nodwch lwybr i'r SDC cydran filegan ddefnyddio'r wybodaeth yn adran read_sdc neu read_ndc.
- Dienyddio y filegan ddefnyddio'r wybodaeth yn yr adran derive_constraints.
- Nodwch y llwybr i'r cyfyngiadau sy'n deillio o'r SDC file gan ddefnyddio'r wybodaeth yn adran write_sdc neu write_pdc neu write_ndc.
Exampadran 9-2. Gweithredu a Chynnwys y ffeil derive.tcl File
Mae'r canlynol yn gynampy ddadl llinell orchymyn i weithredu'r cyfleustodau derive_constraints.
$ /bin{64}/derive_constraints derive.tcl
Cynnwys y ffeil derive.tcl file:
# Gwybodaeth am y ddyfais
set_device -teulu PolarFire -die MPF100T -cyflymder -1
# RTL files
darllen_verilog -modd system_verilog prosiect/cydran/gwaith/txpll0/
txpll0_txpll0_0_PF_TX_PLL.v
darllen_verilog -modd system_verilog {prosiect/cydran/gwaith/txpll0/txpll0.v}
darllen_verilog -modd system_verilog {prosiect/cydran/gwaith/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.v}
darllen_verilog -modd system_verilog {prosiect/cydran/gwaith/xcvr0/xcvr0.v}
darllen_vhdl -modd vhdl_2008 {project/hdl/xcvr1.vhd}
#SDC Cydran files
set_top_level {xcvr1}
darllen_sdc -cydran {prosiect/cydran/gwaith/txpll0/txpll0_0/
txpll0_txpll0_0_PF_TX_PLL.sdc}
darllen_sdc -cydran {prosiect/cydran/gwaith/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.sdc}
#Defnyddio'r gorchymyn derive_constraint
cyfyngiadau_derive
#canlyniad SDC/PDC/NDC files
ysgrifennu_sdc {prosiect/cyfyngiad/xcvr1_derived_constraints.sdc}
ysgrifennu_pdc {prosiect/cyfyngiad/fp/xcvr1_derived_constraints.pdc}
9.1.2 gosod_dyfais (Gofyn Cwestiwn)
Disgrifiad
Nodwch yr enw teulu, enw'r marw, a'r radd cyflymder.
set_device -teulu -marw -cyflymder
Dadleuon
| Paramedr | Math | Disgrifiad |
| -teulu | Llinyn | Nodwch yr enw teuluol. Gwerthoedd posibl yw PolarFire®, PolarFire SoC. |
| -marw | Llinyn | Nodwch enw'r marw. |
| -cyflymder | Llinyn | Nodwch radd cyflymder y ddyfais. Gwerthoedd posibl yw STD neu -1. |
| Math Dychwelyd | Disgrifiad |
| 0 | Llwyddodd y gorchymyn. |
| 1 | Methodd y gorchymyn. Mae gwall. Gallwch weld y neges gwall yn y consol. |
Rhestr o Gwallau
| Cod Gwall | Neges Gwall | Disgrifiad |
| ERR0023 | Paramedr gofynnol—mae'r marw ar goll | Mae'r opsiwn marw yn orfodol a rhaid ei nodi. |
| ERR0005 | Marw anhysbys 'MPF30' | Nid yw gwerth yr opsiwn -die yn gywir. Gweler y rhestr bosibl o werthoedd yn nisgrifiad yr opsiwn. |
| ERR0023 | Paramedr—mae gwerth ar goll yn y marw | Mae'r opsiwn marw wedi'i nodi heb werth. |
| ERR0023 | Paramedr gofynnol—mae'r teulu ar goll | Mae'r opsiwn teuluol yn orfodol a rhaid ei nodi. |
| ERR0004 | Teulu anhysbys 'PolarFire®' | Nid yw'r opsiwn teulu yn gywir. Gweler y rhestr bosibl o werthoedd yn nisgrifiad yr opsiwn. |
| …………… parhad | ||
| Cod Gwall | Neges Gwall | Disgrifiad |
| ERR0023 | Mae gwerth ar goll o ran y paramedr—teulu | Mae'r opsiwn teuluol wedi'i nodi heb werth. |
| ERR0023 | Paramedr gofynnol—mae'r cyflymder ar goll | Mae'r opsiwn cyflymder yn orfodol a rhaid ei nodi. |
| ERR0007 | Cyflymder anhysbys ' | Nid yw'r opsiwn cyflymder yn gywir. Gweler y rhestr bosibl o werthoedd yn nisgrifiad yr opsiwn. |
| ERR0023 | Paramedr—mae gwerth ar goll o ran cyflymder | Mae'r opsiwn cyflymder wedi'i nodi heb werth. |
Example
set_device -teulu {PolarFire} -die {MPF300T_ES} -speed -1
set_device -teulu SmartFusion 2 -die M2S090T -speed -1
9.1.3 darllen_verilog (Gofyn Cwestiwn)
Disgrifiad
Darllenwch Verilog file gan ddefnyddio Verific.
darllen_verilog [-lib ] [-modd ]fileenw >
Dadleuon
| Paramedr | Math | Disgrifiad |
| -lib | Llinyn | Nodwch y llyfrgell sy'n cynnwys y modiwlau i'w hychwanegu at y llyfrgell. |
| -modd | Llinyn | Nodwch y safon Verilog. Y gwerthoedd posibl yw verilog_95, verilog_2k, system_verilog_2005, system_verilog_2009, system_verilog, verilog_ams, verilog_psl, system_verilog_mfcu. Nid yw'r gwerthoedd yn sensitif i lythrennau mawr a bach. Y rhagosodiad yw verilog_2k. |
| fileenw | Llinyn | Verilog file enw. |
| Math Dychwelyd | Disgrifiad |
| 0 | Llwyddodd y gorchymyn. |
| 1 | Methodd y gorchymyn. Mae gwall. Gallwch weld y neges gwall yn y consol. |
Rhestr o Gwallau
| Cod Gwall | Neges Gwall | Disgrifiad |
| ERR0023 | Paramedr—mae gwerth ar goll o ran lib | Mae'r opsiwn lib wedi'i nodi heb werth. |
| ERR0023 | Paramedr—mae gwerth ar goll o ran modd | Mae'r opsiwn modd wedi'i nodi heb werth. |
| ERR0015 | Modd anhysbys ' | Mae'r modd verilog penodedig yn anhysbys. Gweler y rhestr o'r modd verilog posibl yn y disgrifiad o'r opsiwn modd. |
| ERR0023 | Paramedr gofynnol file mae'r enw ar goll | Dim verilog file llwybr yn cael ei ddarparu. |
| ERR0016 | Methodd oherwydd dadansoddydd Verific | Gwall cystrawen yn verilog fileGellir gweld dadansoddydd Verific yn y consol uwchben y neges gwall. |
| ERR0012 | ni chaiff set_device ei alw | Nid yw gwybodaeth y ddyfais wedi'i nodi. Defnyddiwch y gorchymyn set_device i ddisgrifio'r ddyfais. |
Example
darllen_verilog -modd system_verilog {cydran/gwaith/top/top.v}
darllen_verilog -modd system_verilog_mfcu dylunio.v
9.1.4 darllen_vhdl (Gofyn Cwestiwn)
Disgrifiad
Ychwanegu VHDL file i mewn i'r rhestr o VHDL files.
darllen_vhdl [-lib ] [-modd ]fileenw >
Dadleuon
| Paramedr | Math | Disgrifiad |
| -lib | — | Nodwch y llyfrgell lle mae'n rhaid ychwanegu'r cynnwys. |
| -modd | — | Yn pennu'r safon VHDL. Y rhagosodiad yw VHDL_93. Y gwerthoedd posibl yw vhdl_93, vhdl_87, vhdl_2k, vhdl_2008, vhdl_psl. Nid yw'r gwerthoedd yn sensitif i lythrennau mawr neu fach. |
| fileenw | — | VHDL file enw. |
| Math Dychwelyd | Disgrifiad |
| 0 | Llwyddodd y gorchymyn. |
| 1 | Methodd y gorchymyn. Mae gwall. Gallwch weld y neges gwall yn y consol. |
Rhestr o Gwallau
| Cod Gwall | Neges Gwall | Disgrifiad |
| ERR0023 | Paramedr—mae gwerth ar goll o ran lib | Mae'r opsiwn lib wedi'i nodi heb werth. |
| ERR0023 | Paramedr—mae gwerth ar goll o ran modd | Mae'r opsiwn modd wedi'i nodi heb werth. |
| ERR0018 | Modd anhysbys ' | Mae'r modd VHDL penodedig yn anhysbys. Gweler y rhestr o'r modd VHDL posibl yn y disgrifiad o'r opsiwn modd. |
| ERR0023 | Paramedr gofynnol file mae'r enw ar goll | Dim VHDL file llwybr yn cael ei ddarparu. |
| ERR0019 | Methu cofrestru invalid_path.v file | Y VHDL penodedig file nid yw'n bodoli neu nid oes ganddo ganiatâd darllen. |
| ERR0012 | ni chaiff set_device ei alw | Nid yw gwybodaeth y ddyfais wedi'i nodi. Defnyddiwch y gorchymyn set_device i ddisgrifio'r ddyfais. |
Example
darllen_vhdl -modd vhdl_2008 osc2dfn.vhd
darllen_vhdl {hdl/top.vhd}
9.1.5 set_top_level (Gofyn Cwestiwn)
Disgrifiad
Nodwch enw'r modiwl lefel uchaf yn RTL.
set_top_level [-lib ]
Dadleuon
| Paramedr | Math | Disgrifiad |
| -lib | Llinyn | Y llyfrgell i chwilio am y modiwl neu'r endid lefel uchaf (Dewisol). |
| enw | Llinyn | Enw'r modiwl neu'r endid lefel uchaf. |
| Math Dychwelyd | Disgrifiad |
| 0 | Llwyddodd y gorchymyn. |
| 1 | Methodd y gorchymyn. Mae gwall. Gallwch weld y neges gwall yn y consol. |
Rhestr o Gwallau
| Cod Gwall | Neges Gwall | Disgrifiad |
| ERR0023 | Mae'r lefel uchaf o baramedr gofynnol ar goll | Mae'r opsiwn lefel uchaf yn orfodol a rhaid ei nodi. |
| ERR0023 | Paramedr—mae gwerth ar goll o ran lib | Mae'r opsiwn lib wedi'i bennu heb werthoedd. |
| ERR0014 | Methu dod o hyd i'r lefel uchaf yn y llyfrgell | Nid yw'r modiwl lefel uchaf penodedig wedi'i ddiffinio yn y llyfrgell a ddarparwyd. I drwsio'r gwall hwn, rhaid cywiro enw'r modiwl neu'r llyfrgell uchaf. |
| ERR0017 | Methodd y broses fanwl | Gwall yn y broses o lunio RTL. Gellir gweld y neges gwall o'r consol. |
Example
set_top_level {top}
set_top_level -lib hdl top
9.1.6 read_sdc (Gofynnwch Gwestiwn)
Disgrifiad
Darllenwch SDC file i mewn i'r gronfa ddata cydrannau.
darllen_sdc -cydranfileenw >
Dadleuon
| Paramedr | Math | Disgrifiad |
| -cydran | — | Mae hon yn faner orfodol ar gyfer y gorchymyn read_sdc pan fyddwn yn deillio cyfyngiadau. |
| fileenw | Llinyn | Llwybr i'r SDC file. |
| Math Dychwelyd | Disgrifiad |
| 0 | Llwyddodd y gorchymyn. |
| 1 | Methodd y gorchymyn. Mae gwall. Gallwch weld y neges gwall yn y consol. |
Rhestr o Gwallau
| Cod Gwall | Neges Gwall | Disgrifiad |
| ERR0023 | Paramedr gofynnol file mae enw ar goll. | Yr opsiwn gorfodol file nid yw'r enw wedi'i nodi. |
| ERR0000 | CDC file <fileNid yw _llwybr> yn ddarllenadwy. | Y SDC penodedig file nid oes ganddo ganiatâd darllen. |
| ERR0001 | Methu agorfile_llwybr> file. | Y SDC file nid yw'n bodoli. Rhaid cywiro'r llwybr. |
| ERR0008 | Gorchymyn set_component ar goll ynfile_llwybr> file | Y gydran benodol o SDC file nid yw'n nodi'r gydran. |
| Cod Gwall | Neges Gwall | Disgrifiad |
| ERR0009 | <List of errors from sdc file> | Y SDC file yn cynnwys gorchmynion sdc anghywir. Er enghraifftample,
pan fo gwall yn y cyfyngiad set_multicycle_path: Gwall wrth weithredu'r gorchymyn read_sdc: ynfile_llwybr> fileGwall yn y gorchymyn set_multicycle_path: Paramedr anhysbys [get_cells {reg_a}]. |
Example
read_sdc -component {./component/work/ccc0/ccc0_0/ccc0_ccc0_0_PF_CCC.sdc}
9.1.7 read_ndc (Gofynnwch Gwestiwn)
Disgrifiad
Darllenwch NDC file i mewn i'r gronfa ddata cydrannau.
cydran_darllen_ndcfileenw >
Dadleuon
| Paramedr | Math | Disgrifiad |
| -cydran | — | Mae hon yn faner orfodol ar gyfer y gorchymyn read_ndc pan fyddwn yn deillio cyfyngiadau. |
| fileenw | Llinyn | Llwybr i'r NDC file. |
| Math Dychwelyd | Disgrifiad |
| 0 | Llwyddodd y gorchymyn. |
| 1 | Methodd y gorchymyn. Mae gwall. Gallwch weld y neges gwall yn y consol. |
Rhestr o Gwallau
| Cod Gwall | Neges Gwall | Disgrifiad |
| ERR0001 | Methu agorfile_llwybr> file | Yr NDC file nid yw'n bodoli. Rhaid cywiro'r llwybr. |
| ERR0023 | Paramedr gofynnol—Mae AtclParamO_ ar goll. | Yr opsiwn gorfodol filenid yw'r enw wedi'i nodi. |
| ERR0023 | Paramedr gofynnol—mae'r gydran ar goll. | Mae'r opsiwn cydran yn orfodol a rhaid ei nodi. |
| ERR0000 | CDC file 'fileNid yw _llwybr>' yn ddarllenadwy. | Yr NDC penodedig file nid oes ganddo ganiatâd darllen. |
Example
darllen_ndc -cydran {cydran/gwaith/ccc1/ccc1_0/ccc_comp.ndc}
9.1.8 derive_constraints (Gofynnwch Gwestiwn)
Disgrifiad
Cychwyn SDC cydran files i mewn i'r gronfa ddata lefel dylunio.
cyfyngiadau_derive
Dadleuon
| Math Dychwelyd | Disgrifiad |
| 0 | Llwyddodd y gorchymyn. |
| 1 | Methodd y gorchymyn. Mae gwall. Gallwch weld y neges gwall yn y consol. |
Rhestr o Gwallau
| Cod Gwall | Neges Gwall | Disgrifiad |
| ERR0013 | Nid yw'r lefel uchaf wedi'i diffinio | Mae hyn yn golygu nad yw'r modiwl neu'r endid lefel uchaf wedi'i nodi. I drwsio'r alwad hon, cyhoeddwch y gorchymyn set_top_level cyn y gorchymyn derive_constraints. |
Example
cyfyngiadau_derive
9.1.9 write_sdc (Gofynnwch Gwestiwn)
Disgrifiad
Yn ysgrifennu cyfyngiad file ar ffurf SDC.
ysgrifennu_sdcfileenw >
Dadleuon
| Paramedr | Math | Disgrifiad |
| <fileenw > | Llinyn | Llwybr i'r SDC file yn cael ei gynhyrchu. Mae hwn yn opsiwn gorfodol. Os yw'r file yn bodoli, bydd yn cael ei drosysgrifennu. |
| Math Dychwelyd | Disgrifiad |
| 0 | Llwyddodd y gorchymyn. |
| 1 | Methodd y gorchymyn. Mae gwall. Gallwch weld y neges gwall yn y consol. |
Rhestr o Gwallau
| Cod Gwall | Neges Gwall | Disgrifiad |
| ERR0003 | Methu agorfile llwybr> file. | File Nid yw'r llwybr yn gywir. Gwiriwch a yw'r cyfeiriaduron rhiant yn bodoli. |
| ERR0002 | CDC file 'file Nid yw llwybr>' yn ysgrifenadwy. | Y SDC penodedig file nid oes ganddo ganiatâd ysgrifennu. |
| ERR0023 | Paramedr gofynnol file mae enw ar goll. | Y SDC file Mae llwybr yn opsiwn gorfodol a rhaid ei nodi. |
Example
ysgrifennu_sdc “derivated.sdc”
9.1.10 write_pdc (Gofynnwch Gwestiwn)
Disgrifiad
Yn ysgrifennu cyfyngiadau ffisegol (Deillio Cyfyngiadau yn unig).
ysgrifennu_pdcfileenw >
Dadleuon
| Paramedr | Math | Disgrifiad |
| <fileenw > | Llinyn | Llwybr i'r PDC file yn cael ei gynhyrchu. Mae hwn yn opsiwn gorfodol. Os yw'r file mae llwybr yn bodoli, bydd yn cael ei drosysgrifennu. |
| Math Dychwelyd | Disgrifiad |
| 0 | Llwyddodd y gorchymyn. |
| 1 | Methodd y gorchymyn. Mae gwall. Gallwch weld y neges gwall yn y consol. |
Rhestr o Gwallau
| Cod Gwall | Negeseuon Gwall | Disgrifiad |
| ERR0003 | Methu agorfile llwybr> file | Mae'r file Nid yw'r llwybr yn gywir. Gwiriwch a yw'r cyfeiriaduron rhiant yn bodoli. |
| ERR0002 | PDC file 'file Ni ellir ysgrifennu ar lwybr>'. | Y PDC penodedig file nid oes ganddo ganiatâd ysgrifennu. |
| ERR0023 | Paramedr gofynnol file mae'r enw ar goll | Y PDC file Mae llwybr yn opsiwn gorfodol a rhaid ei nodi. |
Example
ysgrifennu_pdc “derived.pdc”
9.1.11 write_ndc (Gofynnwch Gwestiwn)
Disgrifiad
Yn ysgrifennu cyfyngiadau NDC i mewn i file.
ysgrifennu_ndcfileenw >
Dadleuon
| Paramedr | Math | Disgrifiad |
| fileenw | Llinyn | Llwybr i'r NDC file yn cael ei gynhyrchu. Mae hwn yn opsiwn gorfodol. Os yw'r file yn bodoli, bydd yn cael ei drosysgrifennu. |
| Math Dychwelyd | Disgrifiad |
| 0 | Llwyddodd y gorchymyn. |
| 1 | Methodd y gorchymyn. Mae gwall. Gallwch weld y neges gwall yn y consol. |
Rhestr o Gwallau
| Cod Gwall | Negeseuon Gwall | Disgrifiad |
| ERR0003 | Methu agorfile_llwybr> file. | File Nid yw'r llwybr yn gywir. Nid yw'r cyfeiriaduron rhiant yn bodoli. |
| ERR0002 | CDC file 'fileNid yw _llwybr>' yn ysgrifenadwy. | Yr NDC penodedig file nid oes ganddo ganiatâd ysgrifennu. |
| ERR0023 | Mae'r paramedr gofynnol _AtclParamO_ ar goll. | Yr NDC file Mae llwybr yn opsiwn gorfodol a rhaid ei nodi. |
Example
ysgrifennu_ndc “deilliedig.ndc”
9.1.12 ychwanegu_cynnwys_llwybr (Gofyn Cwestiwn)
Disgrifiad
Yn pennu llwybr i'w gynnwys mewn chwiliad filewrth ddarllen RTL files.
ychwanegu_cynnwys_llwybr
Dadleuon
| Paramedr | Math | Disgrifiad |
| cyfeiriadur | Llinyn | Yn pennu llwybr i'w gynnwys mewn chwiliad filewrth ddarllen RTL files. Mae'r opsiwn hwn yn orfodol. |
| Math Dychwelyd | Disgrifiad |
| 0 | Llwyddodd y gorchymyn. |
| Math Dychwelyd | Disgrifiad |
| 1 | Methodd y gorchymyn. Mae gwall. Gallwch weld y neges gwall yn y consol. |
Rhestr o Gwallau
| Cod Gwall | Neges Gwall | Disgrifiad |
| ERR0023 | Mae'r llwybr cynnwys paramedr gofynnol ar goll. | Mae'r opsiwn cyfeiriadur yn orfodol a rhaid ei ddarparu. |
Nodyn: Os nid yw llwybr y cyfeiriadur yn gywir, yna bydd add_include_path yn cael ei basio heb wall.
Fodd bynnag, bydd gorchmynion read_verilog/read_vhd yn methu oherwydd dadansoddydd Verific.
Example
ychwanegu_cynnwys_llwybr cydran/gwaith/COREABC0/COREABC0_0/rtl/vlog/craidd
Hanes Adolygu (Gofyn Cwestiwn)
Mae'r hanes adolygu yn disgrifio'r newidiadau a roddwyd ar waith yn y ddogfen. Rhestrir y newidiadau yn ôl adolygiad, gan ddechrau gyda'r cyhoeddiad diweddaraf.
| Adolygu | Dyddiad | Disgrifiad |
| F | 08/2024 | Gwneir y newidiadau canlynol yn yr adolygiad hwn: • Diweddarwyd adran Atodiad B—Mewnforio Llyfrgelloedd Efelychu i'r Amgylchedd Efelychu. |
| E | 08/2024 | Gwneir y newidiadau canlynol yn yr adolygiad hwn: • Adran wedi'i diweddaru Drosoddview. • Adran wedi'i diweddaru SDC Deilliedig File. • Diweddarwyd adran Atodiad B—Mewnforio Llyfrgelloedd Efelychu i'r Amgylchedd Efelychu. |
| D | 02/2024 | Mae'r ddogfen hon wedi'i rhyddhau gyda Libero 2024.1 SoC Design Suite heb newidiadau o v2023.2. Adran wedi'i diweddaru Gweithio gyda chyfleustodau derive_constraints |
| C | 08/2023 | Mae'r ddogfen hon wedi'i rhyddhau gyda Libero 2023.2 SoC Design Suite heb newidiadau o v2023.1. |
| B | 04/2023 | Mae'r ddogfen hon wedi'i rhyddhau gyda Libero 2023.1 SoC Design Suite heb newidiadau o v2022.3. |
| A | 12/2022 | Adolygiad Cychwynnol. |
Cefnogaeth FPGA microsglodyn
Mae grŵp cynhyrchion microsglodyn FPGA yn cefnogi ei gynhyrchion gyda gwasanaethau cymorth amrywiol, gan gynnwys Gwasanaeth Cwsmeriaid, Canolfan Cymorth Technegol i Gwsmeriaid, a websafle, a swyddfeydd gwerthu ledled y byd.
Awgrymir i gwsmeriaid ymweld ag adnoddau ar-lein Microchip cyn cysylltu â'r tîm cymorth gan ei bod yn debygol iawn bod eu hymholiadau eisoes wedi'u hateb.
Cysylltwch â'r Ganolfan Cymorth Technegol drwy'r websafle yn www.microchip.com/support. Soniwch am rif Rhan Dyfais FPGA, dewiswch gategori achos priodol, a dyluniad uwchlwytho files tra'n creu achos cymorth technegol.
Cysylltwch â Gwasanaeth Cwsmer i gael cymorth cynnyrch annhechnegol, megis prisio cynnyrch, uwchraddio cynnyrch, diweddaru gwybodaeth, statws archeb, ac awdurdodi.
- O Ogledd America, ffoniwch 800.262.1060
- O weddill y byd, ffoniwch 650.318.4460
- Ffacs, o unrhyw le yn y byd, 650.318.8044
Gwybodaeth Microsglodyn
Y Microsglodyn Websafle
Mae microsglodyn yn darparu cymorth ar-lein trwy ein websafle yn www.microchip.com/. hwn websafle yn cael ei ddefnyddio i wneud files a gwybodaeth sydd ar gael yn hawdd i gwsmeriaid. Mae peth o'r cynnwys sydd ar gael yn cynnwys:
- Cymorth Cynnyrch – Dalennau data a gwallau, nodiadau cais a samprhaglenni, adnoddau dylunio, canllawiau defnyddwyr a dogfennau cymorth caledwedd, datganiadau meddalwedd diweddaraf a meddalwedd wedi'i harchifo
- Cymorth Technegol Cyffredinol – Cwestiynau Cyffredin (FAQs), ceisiadau cymorth technegol, grwpiau trafod ar-lein, rhestr o aelodau rhaglen partner dylunio microsglodyn
- Busnes Microsglodyn - Canllawiau dethol cynnyrch a chanllawiau archebu, datganiadau diweddaraf Microsglodyn i'r wasg, rhestr o seminarau a digwyddiadau, rhestrau o swyddfeydd gwerthu Microsglodyn, dosbarthwyr a chynrychiolwyr ffatrïoedd
Gwasanaeth Hysbysu Newid Cynnyrch
Mae gwasanaeth hysbysu newid cynnyrch Microchip yn helpu i gadw cwsmeriaid yn gyfredol ar gynhyrchion Microsglodyn. Bydd tanysgrifwyr yn derbyn hysbysiad e-bost pryd bynnag y bydd newidiadau, diweddariadau, diwygiadau neu wallau yn ymwneud â theulu cynnyrch penodol neu offeryn datblygu o ddiddordeb. I gofrestru, ewch i www.microchip.com/pcn a dilyn y cyfarwyddiadau cofrestru.
Cefnogaeth i Gwsmeriaid
Gall defnyddwyr cynhyrchion Microsglodyn dderbyn cymorth trwy sawl sianel:
- Dosbarthwr neu Gynrychiolydd
- Swyddfa Gwerthu Lleol
- Peiriannydd Atebion Embedded (ESE)
- Cymorth Technegol
Dylai cwsmeriaid gysylltu â'u dosbarthwr, cynrychiolydd neu ESE am gefnogaeth. Mae swyddfeydd gwerthu lleol hefyd ar gael i helpu cwsmeriaid. Mae rhestr o swyddfeydd gwerthu a lleoliadau wedi'i chynnwys yn y ddogfen hon. Mae cymorth technegol ar gael drwy'r websafle yn: www.microchip.com/support
Nodwedd Diogelu Cod Dyfeisiau Microsglodyn
Sylwch ar y manylion canlynol am y nodwedd amddiffyn cod ar gynhyrchion Microsglodyn:
- Mae cynhyrchion microsglodyn yn bodloni'r manylebau sydd wedi'u cynnwys yn eu Taflen Ddata Microsglodion benodol.
- Mae microsglodyn yn credu bod ei deulu o gynhyrchion yn ddiogel pan gaiff ei ddefnyddio yn y modd a fwriadwyd, o fewn manylebau gweithredu, ac o dan amodau arferol.
- Mae microsglodyn yn gwerthfawrogi ac yn amddiffyn ei hawliau eiddo deallusol yn ymosodol. Mae ymdrechion i dorri nodweddion diogelu cod cynnyrch Microsglodyn wedi'i wahardd yn llym a gallai dorri Deddf Hawlfraint y Mileniwm Digidol.
- Ni all Microsglodyn nac unrhyw wneuthurwr lled-ddargludyddion arall warantu diogelwch ei god. Nid yw diogelu cod yn golygu ein bod yn gwarantu bod y cynnyrch yn “unbreakable”. Mae amddiffyniad cod yn esblygu'n gyson. Mae microsglodyn wedi ymrwymo i wella nodweddion amddiffyn cod ein cynnyrch yn barhaus.
Hysbysiad Cyfreithiol
Dim ond gyda chynhyrchion Microsglodyn y gellir defnyddio'r cyhoeddiad hwn a'r wybodaeth sydd ynddo, gan gynnwys dylunio, profi ac integreiddio cynhyrchion Microsglodyn gyda'ch cais. Mae defnyddio'r wybodaeth hon mewn unrhyw ffordd arall yn torri'r telerau hyn. Dim ond er hwylustod i chi y darperir gwybodaeth am gymwysiadau dyfeisiau a gall diweddariadau gael eu disodli. Eich cyfrifoldeb chi yw sicrhau bod eich cais yn cwrdd â'ch manylebau. Cysylltwch â'ch swyddfa gwerthu Microsglodion leol am gymorth ychwanegol neu, gofynnwch am gymorth ychwanegol yn www.microchip.com/en-us/support/design-help/client-support-services.
DARPERIR Y WYBODAETH HON GAN MICROCHIP “FEL Y MAE”. NAD YW MICROCHIP YN GWNEUD UNRHYW SYLWADAU NA GWARANTAU O UNRHYW FATH P'un ai'n MYNEGI NEU WEDI'I GYMHWYSO, YN YSGRIFENEDIG NEU'N LLAFAR, STATUDOL NEU FEL ARALL, SY'N BERTHNASOL I'R WYBODAETH SY'N CYNNWYS OND NID YN GYFYNGEDIG I UNRHYW WARANTIAETHAU GOBLYGEDIG O RAN RHYFEDD, RHYFEDD, RHYFEDD A CHYFEIRIANNAU RHYFEDD, RHYFEDD A RHYFEDD. PERTHNASOL Â'I GYFLWR, ANSAWDD, NEU BERFFORMIAD. NI FYDD MICROCHIP YN ATEBOL AM UNRHYW GOLLED ANUNIONGYRCHOL, ARBENNIG, OEDIOL NEU GANLYNIADOL, DIFROD, COST, NEU DREUL O UNRHYW FATH BETH OEDD YN BERTHNASOL I'R WYBODAETH NEU EI DEFNYDD, FODD WEDI ACHOSI, WEDI MAI WEDI EI ACHOSI. MAE POSIBILRWYDD NEU Y DIFRODAU YN RHAGWELADWY. I'R MAINT LLAWN A GANIATEIR GAN Y GYFRAITH, NI FYDD CYFANSWM ATEBOLRWYDD MICROCHIP AR HOLL HAWLIADAU MEWN UNRHYW FFORDD SY'N GYSYLLTIEDIG Â'R WYBODAETH NEU EI DEFNYDDIO YN FWY NA SWM Y FFÏOEDD, OS OES RHAI, CHI WEDI TALU'N UNIONGYRCHOL I MICROCHIP AM Y WYBODAETH.
Mae defnyddio dyfeisiau Microchip mewn cymwysiadau cynnal bywyd a/neu ddiogelwch yn gyfan gwbl ar risg y prynwr, ac mae'r prynwr yn cytuno i amddiffyn, indemnio a dal Microchip yn ddiniwed rhag unrhyw ddifrod, hawliadau, achosion cyfreithiol, neu gostau sy'n deillio o'r fath ddefnydd. Ni chyfleuir unrhyw drwyddedau, yn ymhlyg nac fel arall, o dan unrhyw hawliau eiddo deallusol Microchip oni nodir yn wahanol.
Nodau masnach
Enw a logo'r Microsglodyn, logo'r Microsglodyn, Adaptec, AVR, logo AVR, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStylus, maxtouch, MediaLB, megaAVR, Microsemi, logo Microsemi, MOST, logo MOST, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, logo PIC32, PolarFire, Dylunydd Prochip, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST Logo, SuperFlash, Symmetricom Mae SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron, ac XMEGA yn nodau masnach cofrestredig Microchip Technology Incorporated yn UDA a gwledydd eraill.
AgileSwitch, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Rheoli Cyflymder Hyper, Llwyth HyperLight, Libero, MotorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, logo ProASIC Plus, Quiet-Wire, SmartFusion, SyncWorld, Mae TimeCesium, TimeHub, TimePictra, TimeProvider, a ZL yn nodau masnach cofrestredig Microchip Technology Incorporated yn UDA
Ataliad Allwedd Cyfagos, AKS, Oedran Analog-ar-y-Digidol, Unrhyw Gynhwysydd, AnyIn, AnyOut, Newid Ychwanegol, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net verage Matching , DAM, ECAN, Espresso T1S, EtherGREEN, EyeOpen, GridTime, IdealBridge, ICaT, Rhaglennu Cyfresol Mewn Cylchdaith, ICSP, INICnet, Cyfochrog Deallus, IntelliMOS, Cysylltedd Rhyng-sglodion, JitterBlocker, Knob-on-Display, maxC MarginptoLink,, maxView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Ardystiedig logo, MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, Cynhyrchu Cod Omniscient, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS 7, PowerSmart, PureSilicon , QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Cyfanswm Dygnwch , Amser Ymddiried, TSHARC, Turing, USBCheck, VariSense, VectorBlox, VeriPHY, ViewMae Span, WiperLock, XpressConnect, a ZENA yn nodau masnach Microchip Technology Incorporated yn UDA a gwledydd eraill.
Mae SQTP yn nod gwasanaeth Microchip Technology Incorporated yn UDA
Mae logo Adaptec, Frequency on Demand, Silicon Storage Technology, a Symmcom yn nodau masnach cofrestredig Microchip Technology Inc. mewn gwledydd eraill.
Mae GestIC yn nod masnach cofrestredig Microchip Technology Germany II GmbH & Co. KG, is-gwmni i Microchip Technology Inc., mewn gwledydd eraill.
Mae'r holl nodau masnach eraill a grybwyllir yma yn eiddo i'w cwmnïau priodol.
2024, Microchip Technology Incorporated a'i is-gwmnïau. Cedwir Pob Hawl.
ISBN: 978-1-6683-0183-8
System Rheoli Ansawdd
I gael gwybodaeth am Systemau Rheoli Ansawdd Microsglodion, ewch i www.microchip.com/quality.
Gwerthu a Gwasanaeth Byd-eang
| AMERICAS | ASIA/PACIFIC | ASIA/PACIFIC | EWROP |
| Swyddfa Gorfforaethol 2355 Gorllewin Chandler Blvd. Chandler, AZ 85224-6199 Ffôn: 480-792-7200 Ffacs: 480-792-7277 Cymorth Technegol: www.microchip.com/support Web Cyfeiriad: www.microchip.com Atlanta Duluth, GA Ffôn: 678-957-9614 Ffacs: 678-957-1455 Austin, TX Ffôn: 512-257-3370 Boston Westborough, MA Ffôn: 774-760-0087 Ffacs: 774-760-0088 Chicago Itasca, IL Ffôn: 630-285-0071 Ffacs: 630-285-0075 Dallas Addison, TX Ffôn: 972-818-7423 Ffacs: 972-818-2924 Detroit Novi, MI Ffôn: 248-848-4000 Houston, TX Ffôn: 281-894-5983 Indianapolis Noblesville, YN Ffôn: 317-773-8323 Ffacs: 317-773-5453 Ffôn: 317-536-2380 Los Angeles Cenhadaeth Viejo, CA Ffôn: 949-462-9523 Ffacs: 949-462-9608 Ffôn: 951-273-7800 Raleigh, CC Ffôn: 919-844-7510 Efrog Newydd, NY Ffôn: 631-435-6000 San Jose, CA Ffôn: 408-735-9110 Ffôn: 408-436-4270 Canada - Toronto Ffôn: 905-695-1980 Ffacs: 905-695-2078 |
Awstralia - Sydney Ffôn: 61-2-9868-6733 Tsieina - Beijing Ffôn: 86-10-8569-7000 Tsieina - Chengdu Ffôn: 86-28-8665-5511 Tsieina - Chongqing Ffôn: 86-23-8980-9588 Tsieina - Dongguan Ffôn: 86-769-8702-9880 Tsieina - Guangzhou Ffôn: 86-20-8755-8029 Tsieina - Hangzhou Ffôn: 86-571-8792-8115 Tsieina - Hong Kong SAR Ffôn: 852-2943-5100 Tsieina - Nanjing Ffôn: 86-25-8473-2460 Tsieina - Qingdao Ffôn: 86-532-8502-7355 Tsieina - Shanghai Ffôn: 86-21-3326-8000 Tsieina - Shenyang Ffôn: 86-24-2334-2829 Tsieina - Shenzhen Ffôn: 86-755-8864-2200 Tsieina - Suzhou Ffôn: 86-186-6233-1526 Tsieina - Wuhan Ffôn: 86-27-5980-5300 Tsieina - Xian Ffôn: 86-29-8833-7252 Tsieina - Xiamen Ffôn: 86-592-2388138 Tsieina - Zhuhai Ffôn: 86-756-3210040 |
India - Bangalore Ffôn: 91-80-3090-4444 India - Delhi Newydd Ffôn: 91-11-4160-8631 India - Pune Ffôn: 91-20-4121-0141 Japan - Osaka Ffôn: 81-6-6152-7160 Japan - Tokyo Ffôn: 81-3-6880- 3770 Corea - Daegu Ffôn: 82-53-744-4301 Corea - Seoul Ffôn: 82-2-554-7200 Malaysia - Kuala Lumpur Ffôn: 60-3-7651-7906 Malaysia - Penang Ffôn: 60-4-227-8870 Philippines - Manila Ffôn: 63-2-634-9065 Singapôr Ffôn: 65-6334-8870 Taiwan - Hsin Chu Ffôn: 886-3-577-8366 Taiwan - Kaohsiung Ffôn: 886-7-213-7830 Taiwan - Taipei Ffôn: 886-2-2508-8600 Gwlad Thai - Bangkok Ffôn: 66-2-694-1351 Fietnam - Ho Chi Minh Ffôn: 84-28-5448-2100 |
Awstria - Wels Ffôn: 43-7242-2244-39 Ffacs: 43-7242-2244-393 Denmarc - Copenhagen Ffôn: 45-4485-5910 Ffacs: 45-4485-2829 Y Ffindir - Espoo Ffôn: 358-9-4520-820 Ffrainc - Paris Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Yr Almaen - Garching Ffôn: 49-8931-9700 Yr Almaen - Haan Ffôn: 49-2129-3766400 Yr Almaen - Heilbronn Ffôn: 49-7131-72400 Yr Almaen - Karlsruhe Ffôn: 49-721-625370 Yr Almaen - Munich Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Yr Almaen - Rosenheim Ffôn: 49-8031-354-560 Israel - Hod Hasharon Ffôn: 972-9-775-5100 Yr Eidal - Milan Ffôn: 39-0331-742611 Ffacs: 39-0331-466781 Yr Eidal - Padova Ffôn: 39-049-7625286 Yr Iseldiroedd - Drunen Ffôn: 31-416-690399 Ffacs: 31-416-690340 Norwy - Trondheim Ffôn: 47-72884388 Gwlad Pwyl - Warsaw Ffôn: 48-22-3325737 Rwmania - Bucharest Tel: 40-21-407-87-50 Sbaen - Madrid Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Sweden - Gothenberg Tel: 46-31-704-60-40 Sweden - Stockholm Ffôn: 46-8-5090-4654 DU - Wokingham Ffôn: 44-118-921-5800 Ffacs: 44-118-921-5820 |
Dogfennau / Adnoddau
 |
MICROCHIP DS00004807F Llif Personol FPGA Teulu PolarFire [pdfCanllaw Defnyddiwr DS00004807F Llif Personol FPGA Teulu PolarFire, DS00004807F, Llif Personol FPGA Teulu PolarFire, Llif Personol FPGA Teulu, Llif Personol, Llif |