የፖላርፋየር ቤተሰብ FPGA ብጁ ፍሰት የተጠቃሚ መመሪያ
ሊቦሮ ሶሲ v2024.2

መግቢያ (ጥያቄ ጠይቅ)

ሊቦሮ ሲስተም-ላይ-ቺፕ (ሶሲ) ሶፍትዌር ሙሉ በሙሉ የተቀናጀ የመስክ ፕሮግራም በር ድርድር (FPGA) ዲዛይን አካባቢን ይሰጣል። ሆኖም፣ ጥቂት ተጠቃሚዎች ከLibo SoC አካባቢ ውጭ የሶስተኛ ወገን ውህደት እና የማስመሰል መሳሪያዎችን መጠቀም ይፈልጉ ይሆናል። ሊቦሮ አሁን ከ FPGA ዲዛይን አካባቢ ጋር ሊጣመር ይችላል። ሙሉውን የ FPGA ንድፍ ፍሰት ለማስተዳደር Libo SoC ን ለመጠቀም ይመከራል።
ይህ የተጠቃሚ መመሪያ ለPolarFire እና PolarFire SoC Family መሳሪያዎች ብጁ ፍሰትን ይገልፃል፣ ሊቦሮን እንደ ትልቅ የFPGA ዲዛይን ፍሰት አካል የማዋሃድ ሂደት። የሚደገፉ Device Families® የሚከተለው ሠንጠረዥ ሊቦ ሶሲ የሚደግፋቸውን የመሣሪያ ቤተሰቦች ይዘረዝራል። ሆኖም፣ በዚህ መመሪያ ውስጥ ያሉት አንዳንድ መረጃዎች ለአንድ የተወሰነ የመሣሪያዎች ቤተሰብ ብቻ ሊተገበሩ ይችላሉ። በዚህ ሁኔታ, እንደዚህ አይነት መረጃ በግልፅ ተለይቷል.
ሠንጠረዥ 1. በLibo SoC የሚደገፉ የመሣሪያ ቤተሰቦች

የመሣሪያ ቤተሰብ	መግለጫ
PolarFire®	PolarFire FPGAዎች የኢንደስትሪውን ዝቅተኛውን ሃይል በመካከለኛ ክልል እፍጋቶች በልዩ ደህንነት እና አስተማማኝነት ያቀርባሉ።
PolarFire SoC	PolarFire SoC ወሳኙ፣ ወጥ የሆነ RISC-V CPU cluster ያለው የመጀመሪያው SoC FPGA ነው፣ እና ሊኑክስን እና ቅጽበታዊ አፕሊኬሽኖችን የሚያነቃ የL2 ማህደረ ትውስታ ንዑስ ስርዓት።

አልቋልview (ጥያቄ ጠይቅ)

ሊቦሮ ሶሲ የሶሲ እና ኤፍፒጂኤ ዲዛይኖችን ለማዘጋጀት ከጫፍ እስከ ጫፍ ያለው የንድፍ አካባቢን ሲያቀርብ፣ ከሊቦ ሶሲ አካባቢ ውጪ ከሶስተኛ ወገን መሳሪያዎች ጋር ውህደቱን እና ማስመሰልን ለማካሄድም ምቹነትን ይሰጣል። ሆኖም፣ አንዳንድ የንድፍ ደረጃዎች በሊቦ ሶሲ አካባቢ ውስጥ መቆየት አለባቸው።
የሚከተለው ሠንጠረዥ በ FPGA ንድፍ ፍሰት ውስጥ ዋና ዋና ደረጃዎችን ይዘረዝራል እና ሊቦሮ ሶሲ ጥቅም ላይ መዋል ያለበትን ደረጃዎች ያሳያል።
ሠንጠረዥ 1-1. የ FPGA ንድፍ ፍሰት

የንድፍ ፍሰት ደረጃ	ሊቦሮን መጠቀም አለበት።	መግለጫ
የንድፍ ማስገቢያ: HDL	አይ	ከተፈለገ የሶስተኛ ወገን HDL አርታዒ/ማረጋገጫ መሳሪያ ከLiboro® SoC ውጪ ይጠቀሙ።
የንድፍ ማስገቢያ: ውቅሮች	አዎ	ለአይፒ ካታሎግ ዋና አካል ማመንጨት የመጀመሪያውን የሊቦ ፕሮጀክት ይፍጠሩ።
ራስ-ሰር PDC/SDC ገደብ ማመንጨት	አይ	የተገኙ ገደቦች ሁሉንም HDL ያስፈልጋቸዋል files እና ከLibo SoC ውጪ ሲከናወን የመነጨ_ገደቦች መገልገያ፣ በአባሪ ሐ-የመነጨ ገደቦች ላይ እንደተገለጸው።
ማስመሰል	አይ	ከተፈለገ የሶስተኛ ወገን መሳሪያን ከLibo SoC ውጪ ይጠቀሙ። ለታለመው መሣሪያ፣ ዒላማ አስመሳይ እና ዒላማ የሊቦ ስሪት ለጀርባ አተገባበር ጥቅም ላይ የሚውል ቀድሞ የተጠናቀሩ የማስመሰል ቤተ-መጽሐፍቶችን ማውረድ ይፈልጋል።
ውህደት	አይ	ከተፈለገ የሶስተኛ ወገን መሳሪያን ከLibo SoC ውጪ ይጠቀሙ።
የንድፍ ትግበራ፡ ገደቦችን ያስተዳድሩ፣ የተጣራ ዝርዝር ያጠናቅሩ፣ ቦታ እና መስመር (ከላይ ይመልከቱview)	አዎ	ለጀርባ አተገባበር ሁለተኛ የሊቤሮ ፕሮጀክት ይፍጠሩ።
የጊዜ እና የኃይል ማረጋገጫ	አዎ	በሁለተኛው የሊቤሮ ፕሮጀክት ውስጥ ይቆዩ።
የንድፍ ማስጀመሪያ ውሂብ እና ትውስታዎችን ያዋቅሩ	አዎ	በመሳሪያው ውስጥ የተለያዩ አይነት ትውስታዎችን እና የንድፍ አጀማመርን ለማስተዳደር ይህንን መሳሪያ ይጠቀሙ። በሁለተኛው ፕሮጀክት ውስጥ ይቆዩ.
ፕሮግራም ማውጣት File ትውልድ	አዎ	በሁለተኛው ፕሮጀክት ውስጥ ይቆዩ.

አስፈላጊ፡ አንተ በ ውስጥ የሚገኙትን አስቀድመው የተጠናቀሩ ቤተ-መጻሕፍት ማውረድ አለባቸው ቅድመ-የተጠናቀረ የማስመሰል ቤተ-መጽሐፍት ገጽ የሶስተኛ ወገን አስመሳይን ለመጠቀም።
በንጹህ የጨርቅ FPGA ፍሰት ውስጥ HDL ወይም schematic መግቢያ በመጠቀም ንድፍዎን ያስገቡ እና ያንን በቀጥታ ይለፉ
ወደ ውህደት መሳሪያዎች. ፍሰቱ አሁንም ይደገፋል. PolarFire እና PolarFire SoC FPGAዎች ጉልህ ናቸው።
የባለቤትነት ሃርድ አይፒ ብሎኮች የውቅረት ኮሮች (SgCores) ከሊቤሮ ሶሲ አይ ፒ
ካታሎግ. የሶሲ ተግባርን ለሚያካትቱ ማናቸውም ብሎኮች ልዩ አያያዝ ያስፈልጋል፡-

• PolarFire
  - PF_UPROM
  - PF_SYSTEM_SERVICES
  - PF_CCC
  - PF CLK DIV
  - PF_CRYPTO
  - PF_DRI
  - PF_INIT_MONITOR
  - PF_NGMUX
  - PF_OSC
  ራም (TPSRAM ፣ DPSRAM ፣ URAM)
  - PF_SRAM_AHBL_AXI
  - PF_XCVR_ERM
  - PF_XCVR_REF_CLK
  - PF_TX_PLኤል
  - PF_PIE
  - PF_IO
  - PF_IOD_CDR
  - PF_IOD_CDR_CCC
  - PF_IOD_GENERIC_RX
  - PF_IOD_GENERIC_TX
  - PF_IOD_GENERIC_TX_CCC
  - PF_RGII_TO_GMII
  - PF_IOD_OCTAL_DDR
  - PF_DDR3
  - PF_DDR4
  - PF_LPDDR3
  - PF_QDR
  - PF_CORESMARTBERT
  - PF_TAMPER
  - PF_TVS እና የመሳሰሉት።

ከዚህ ቀደም ከተዘረዘሩት SgCores በተጨማሪ፣ የFPGA የጨርቃጨርቅ ሃብቶችን የሚጠቀሙ በLibo SoC ካታሎግ ውስጥ ለPolarFire እና PolarFire SoC መሳሪያ ቤተሰቦች ብዙ DirectCore soft IPs አሉ።
ለንድፍ ግቤት፣ ከቀደምት አካላት አንዱን ከተጠቀሙ፣ ለዲዛይን ግቤት በከፊል ሊቦሮ ሶሲ (Component Configuration) መጠቀም አለቦት፣ ነገር ግን የቀረውን የንድፍ ግቤትዎን (HDL መግቢያ እና የመሳሰሉትን) ከሊቦሮ ውጭ መቀጠል ይችላሉ። ከሊቦሮ ውጭ ያለውን የFPGA ንድፍ ፍሰት ለመቆጣጠር፣ በተቀረው በዚህ መመሪያ ውስጥ የተሰጡትን ደረጃዎች ይከተሉ።
1.1 የስብስብ የሕይወት ዑደት (ጥያቄ ጠይቅ)
የሚከተሉት እርምጃዎች የሶሲ አካልን የሕይወት ዑደት ይገልጻሉ እና ውሂቡን እንዴት እንደሚይዙ መመሪያዎችን ይሰጣሉ።

1. በLibo SoC ውስጥ ያለውን አወቃቀሩን በመጠቀም ክፍሉን ያመንጩ። ይህ የሚከተሉትን የውሂብ ዓይነቶች ያመነጫል:
   - HDL files
   - ማህደረ ትውስታ files
   - ማነቃቂያ እና ማስመሰል files
   - አካል SDC file
2. ለኤች.ዲ.ኤል fileዎች፣ በቅጽበት እና በቀሪው የኤችዲኤል ዲዛይን የውጭ ዲዛይን ማስገቢያ መሳሪያ/ሂደትን በመጠቀም ያዋህዷቸው።
3. የአቅርቦት ማህደረ ትውስታ files እና ማነቃቂያ fileወደ ማስመሰል መሳሪያዎ።
4. የአቅርቦት አካል ኤስ.ዲ.ሲ file ለግዳጅ ማመንጨት የግዳጅ መሣሪያ። ተጨማሪ ዝርዝሮችን ለማግኘት አባሪ ሐ - ገደቦችን ያግኙ።
5. ሁለተኛ የሊቤሮ ፕሮጄክት መፍጠር አለብህ፣ የድህረ-Synthesis netlistን እና የአንተን አካል ሜታዳታ የምታስገባበት፣ በዚህም ባመነጨኸው እና ባዘጋጀኸው መካከል ያለውን ግንኙነት ያጠናቅቃል።

1.2 የሊቦ ሶሲ ፕሮጀክት ፈጠራ (ጥያቄ ጠይቅ)
አንዳንድ የንድፍ ደረጃዎች በሊቤሮ ሶሲ አካባቢ ውስጥ መካሄድ አለባቸው (ሠንጠረዥ 1-1)። እነዚህ እርምጃዎች እንዲሰሩ፣ ሁለት የLibo SoC ፕሮጀክቶችን መፍጠር አለቦት። የመጀመሪያው ፕሮጀክት ለንድፍ አካላት ውቅር እና ለማመንጨት የሚያገለግል ሲሆን ሁለተኛው ፕሮጀክት ለከፍተኛ ደረጃ ዲዛይን አካላዊ ትግበራ ነው.
1.3 ብጁ ፍሰት (ጥያቄ ጠይቅ)
የሚከተለው ምስል ያሳያል፡-

• Libero SoC እንደ ትልቁ የ FPGA ንድፍ ፍሰት አካል ከሊቤሮ ሶሲ አካባቢ ውጭ ከሦስተኛ ወገን ውህደት እና የማስመሰል መሳሪያዎች ጋር ሊጣመር ይችላል።
• በፍሰቱ ውስጥ የተካተቱት የተለያዩ እርምጃዎች፣ ከዲዛይን ፈጠራ ጀምሮ እና መሳሪያውን እስከ ፕሮግራሚንግ ድረስ በመስፋት።
• በእያንዳንዱ የንድፍ ፍሰት ደረጃ ላይ መከሰት ያለበት የመረጃ ልውውጥ (ግብዓቶች እና ውጤቶች)።

ጠቃሚ ምክር፡

1. SNVM.cfg፣ UPROM.cfg
2. *.ሜም file ትውልድ ለ Simulation፡ pa4rtupromgen.exe UPROM.cfg እንደ ግብአት ወስዶ UPROM.mem ያመነጫል።

በብጁ ፍሰት ውስጥ የሚከተሉት እርምጃዎች ናቸው

1. የመለዋወጫ ውቅር እና ማመንጨት;
   ሀ. የመጀመሪያ የሊቤሮ ፕሮጀክት ይፍጠሩ (እንደ ማመሳከሪያ ፕሮጀክት ለማገልገል)።
   ለ. ከካታሎግ ውስጥ ኮርን ይምረጡ። የአንድ አካል ስም ለመስጠት እና ክፍሉን ለማዋቀር ዋናውን ሁለቴ ጠቅ ያድርጉ።
   ይህ በራስ-ሰር የመለዋወጫ ውሂብን ወደ ውጭ ይልካል እና fileኤስ. አካል መግለጫዎች እንዲሁ ይፈጠራል። ለዝርዝሮች የክፍል መገለጫዎችን ይመልከቱ። ለተጨማሪ ዝርዝሮች የንጥረ ነገር ውቅርን ይመልከቱ።
2. የ RTL ንድፍዎን ከሊቦ ውጭ ያጠናቅቁ፡
   ሀ. የ HDL አካልን ያፋጥኑ files.
   ለ. የ HDL አካባቢ files በክፍል መግለጫዎች ውስጥ ተዘርዝሯል። files.
3. ለክፍሎቹ የኤስዲሲ ገደቦችን ይፍጠሩ። የጊዜ ገደቦችን ለመፍጠር የDerive Constraints መገልገያ ይጠቀሙ file(ኤስ.ዲ.ሲ) በሚከተሉት ላይ የተመሰረተ
   ሀ. አካል HDL files
   ለ. አካል SDC files
   ሐ. የተጠቃሚ HDL files
   ለተጨማሪ ዝርዝሮች፣ አባሪ ሐ ይመልከቱ - ገደቦችን ያግኙ።
4. የመዋሃድ መሳሪያ/አስመሳይ መሳሪያ፡-
   ሀ. HDL ያግኙ files፣ ማነቃቂያ fileዎች፣ እና የመለዋወጫ ውሂቡ በተወሰኑ ቦታዎች ላይ እንደተገለጸው በንጥረ ነገር መግለጫዎች ላይ።
   ለ. ንድፉን ከሊቦ ሶሲ ውጪ በሶስተኛ ወገን መሳሪያዎች ያመሳስሉ እና ያስመስሉት።
5. ሁለተኛውን (አተገባበር) ሊቤሮ ፕሮጄክትዎን ይፍጠሩ።
6. ውህደቱን ከንድፍ ፍሰት መሳሪያ ሰንሰለት ያስወግዱ (ፕሮጀክት > የፕሮጀክት መቼቶች > የንድፍ ፍሰት > የአቀናብር አመልካች ሳጥኑን አስወግድ)።
7. የንድፍ ምንጭ አስመጣ files (ድህረ-ሲንተሲስ *.vm የተጣራ ዝርዝር ከማዋሃድ መሳሪያ):
   - የድህረ ውህደት *.vm netlist አስመጣ (File> አስመጣ > የተዋሃደ Verilog Netlist (VM))።
   - አካል ሜታዳታ *.cfg files ለ uPROM እና/ወይም sNVM።
8. ማንኛውንም የLibo SoC ማገጃ አካል አስመጣ fileኤስ. እገዳው files በ * .cxz ውስጥ መሆን አለበት። file ቅርጸት.
   ብሎክ እንዴት መፍጠር እንደሚቻል ላይ ተጨማሪ መረጃ ለማግኘት ይመልከቱ የፖላርፋየር እገዳ ፍሰት የተጠቃሚ መመሪያ.
9. የንድፍ ገደቦችን ያስመጡ:
   - የ I/O ገደቦችን ያስመጡ files (የእገዳዎች አስተዳዳሪ > አይ/ኦአታታዎች > አስመጪ)።
   - የወለል ፕላኒንግ አስመጣ * .pdc files (የእገዳዎች አስተዳዳሪ > የወለል ፕላነር > አስመጪ)።
   - አስመጣ * .sdc የጊዜ ገደብ files (የእገዳዎች አስተዳዳሪ > ጊዜ > አስመጣ)። SDC አስመጣ file በDerive Constraint መሣሪያ የተፈጠረ።
   - አስመጣ * .ndc ገደብ files (Constraints Manager > NetlistAttributes > Import) ካለ።
10. ገደብ file እና የመሳሪያዎች ማህበር
    - በ Constraint Manager ውስጥ * .pdc ን ያዛምዱ files ወደ ቦታ እና መንገድ፣ * .sdc files ወደ ቦታ እና መንገድ እና የጊዜ ማረጋገጫዎች፣ እና *.ndc fileNetlistን ለማጠናቀር።
11. የተሟላ የንድፍ ትግበራ
    - ቦታ እና መንገድ ፣ ጊዜን እና ኃይልን ያረጋግጡ ፣ የንድፍ ማስጀመሪያ ውሂብ እና ትውስታዎችን እና ፕሮግራሞችን ያዋቅሩ file ትውልድ።
12. ንድፉን ያረጋግጡ
    - በ FPGA ላይ ያለውን ንድፍ ያረጋግጡ እና እንደ አስፈላጊነቱ ከሊቤሮ ሶሲ ዲዛይን ስብስብ ጋር የቀረቡትን የንድፍ መሳሪያዎችን በመጠቀም ማረም።

አካል ማዋቀር (ጥያቄ ጠይቅ)

በብጁ ፍሰት ውስጥ የመጀመሪያው እርምጃ የሊቦሮ ማመሳከሪያ ፕሮጄክትን በመጠቀም አካላትዎን ማዋቀር ነው (በሠንጠረዥ 1-1 ውስጥ የመጀመሪያ ሊቦ ፕሮጀክት ተብሎም ይጠራል)። በሚቀጥሉት ደረጃዎች, ከዚህ የማጣቀሻ ፕሮጀክት ውሂብ ይጠቀማሉ.
ቀደም ሲል የተዘረዘሩትን ማናቸውንም ክፍሎች እየተጠቀሙ ከሆነ፣ ከኦቨር ስርview በንድፍዎ ውስጥ, በዚህ ክፍል ውስጥ የተገለጹትን እርምጃዎች ያከናውኑ.
ከላይ ከተጠቀሱት ክፍሎች ውስጥ የትኛውንም የማይጠቀሙ ከሆነ፣ የእርስዎን RTL ከሊቦሮ ውጭ በመፃፍ በቀጥታ ወደ ሲንተሲስ እና ሲሙሌሽን መሳሪያዎችዎ ማስገባት ይችላሉ። ከዚያ በኋላ ወደ ድህረ-ሲንተሲስ ክፍል መቀጠል እና የድህረ-ሲንተሲስ *.vm ኔት ዝርዝርዎን ወደ መጨረሻው የLiboro ትግበራ ፕሮጀክት ብቻ ማስመጣት ይችላሉ (በተጨማሪም በሰንጠረዥ 1-1 ሁለተኛ ሊቦ ፕሮጀክት ተብሎም ይጠራል)።
2.1 ሊቦሮን በመጠቀም አካል ማዋቀር (ጥያቄ ጠይቅ)
ከቀዳሚው ዝርዝር ውስጥ ጥቅም ላይ መዋል ያለባቸውን አካላት ከመረጡ በኋላ የሚከተሉትን ደረጃዎች ያከናውኑ።

1. አዲስ የሊቦ ፕሮጄክት ይፍጠሩ (የዋና ውቅር እና ትውልድ)፡ የመጨረሻ ንድፍዎን ያነጣጠሩበት መሳሪያ እና ቤተሰብ ይምረጡ።
2. በብጁ ፍሰት ውስጥ ከተጠቀሱት አንድ ወይም ተጨማሪ ኮሮች ተጠቀም።
   ሀ. SmartDesign ይፍጠሩ እና የሚፈለገውን ኮር ያዋቅሩ እና በ SmartDesign ክፍል ውስጥ ያፋጥኑት።
   ለ. ሁሉንም ፒን ወደ ከፍተኛ ደረጃ ያስተዋውቁ።
   ሐ. SmartDesign ፍጠር።
   መ. አስመሳይን ለመጥራት (ከቅድመ-ስነሲስ ወይም ከድህረ-አቀማመጥ ወይም ከድህረ-አቀማመጥ አማራጮች መካከል የትኛውንም) ሁለቴ ጠቅ ያድርጉ። ከተጠራ በኋላ ወደ ሲሙሌተሩ መውጣት ይችላሉ። ይህ እርምጃ አስመሳይን ይፈጥራል fileለፕሮጀክትዎ አስፈላጊ ነው.

ጠቃሚ ምክር፡ አንተ ንድፍዎን ከሊቤሮ ውጭ ለማስመሰል ከፈለጉ ይህንን እርምጃ ማከናወን አለብዎት።
ለበለጠ መረጃ፣ የእርስዎን ንድፍ ማስመሰልን ይመልከቱ።
ሠ. ፕሮጀክትዎን ያስቀምጡ - ይህ የእርስዎ የማጣቀሻ ፕሮጀክት ነው።
2.2 አካል መግለጫዎች (ጥያቄ ጠይቅ)
የእርስዎን ክፍሎች ሲያመነጩ, ስብስብ files ለእያንዳንዱ አካል ይፈጠራል. የክፍለ አካል መግለጫው ዘገባ ስለ ስብስቡ በዝርዝር ይዘረዝራል። fileበእያንዳንዱ ቀጣይ ደረጃ (Synthesis, Simulation, Firmware Generation, ወዘተ) የተፈጠረ እና ጥቅም ላይ ይውላል. ይህ ሪፖርት የሁሉንም የተፈጠሩ ቦታዎች ይሰጥዎታል fileበብጁ ፍሰት ለመቀጠል ያስፈልጋል። በሪፖርቶች አካባቢ ያለውን አካል አንጸባራቂ ማግኘት ትችላለህ፡ የሪፖርቶች ትርን ለመክፈት ዲዛይን > ሪፖርቶችን ጠቅ አድርግ። በሪፖርቶች ትር ውስጥ የ manifest.txt ስብስብ ታያለህ files (ላይview), ለእያንዳንዱ ለፈጠሩት አካል አንድ.
ጠቃሚ ምክር፡ ክፍሉን አንጸባራቂ ለማየት አንድ አካል ወይም ሞጁል እንደ '' root'' ማዘጋጀት አለቦት file በሪፖርቶች ትር ውስጥ ይዘቶች።
በአማራጭ፣ የግለሰብ አንጸባራቂ ሪፖርቱን መድረስ ይችላሉ። files ለእያንዳንዱ ዋና አካል የመነጨ ወይም SmartDesign አካል ከ /አካል/ስራ/ / / _manifest.txt ወይም /አካል/ስራ/ / _አንጸባራቂ.txt. እንዲሁም አንጸባራቂውን መድረስ ይችላሉ። file የያንዳንዱ አካል ይዘቶች ሊቤሮ ውስጥ ከአዲሱ አካላት ትር የመነጩ፣ የ file ቦታዎች የፕሮጀክት ማውጫን በተመለከተ ተጠቅሰዋል.በሚከተለው የክፍለ አካል መግለጫ ሪፖርቶች ላይ አተኩር፡

• ኮሮችን ወደ SmartDesign ካፈጠኑ፣ ያንብቡ file _አንጸባራቂ.txt.
• ለኮሮች ክፍሎችን ከፈጠሩ፣ ያንብቡ _አንጸባራቂ.txt.

በንድፍዎ ላይ ተፈጻሚ የሆኑትን ሁሉንም የአካላት መግለጫዎች ሪፖርቶችን መጠቀም አለብዎት። ለ exampፕሮጄክትዎ አንድ ወይም ከዚያ በላይ ዋና ክፍሎች ያሉት ስማርት ዲዛይን ካለው እና ሁሉንም በመጨረሻ ዲዛይንዎ ውስጥ ለመጠቀም ካሰቡ ፣ ከዚያ መምረጥ አለብዎት። fileበንድፍ ፍሰትዎ ውስጥ ጥቅም ላይ የሚውሉትን ሁሉንም አካላት በንድፍ መግለጫዎች ሪፖርቶች ውስጥ የተዘረዘሩት።
2.3 የትርጓሜ መግለጫ Fileሰ (ጥያቄ ጠይቅ)
አንድ አካል መግለጫ ሲከፍቱ file, ወደ ዱካዎች ታያለህ fileበእርስዎ ሊቤሮ ፕሮጀክት ውስጥ እና በንድፍ ፍሰት ውስጥ የት እንደሚጠቀሙ ጠቋሚዎች። የሚከተሉትን ዓይነቶች ማየት ይችላሉ fileአንጸባራቂ ውስጥ s file:

• HDL ምንጭ fileለሁሉም የሲንቴሲስ እና የማስመሰል መሳሪያዎች
• ማነቃቂያ files ለሁሉም የማስመሰል መሳሪያዎች
• ገደብ files

የሚከተለው የPolarFire ዋና አካል አካል መግለጫ ነው።እያንዳንዱ ዓይነት file በንድፍ ፍሰትዎ ውስጥ የታችኛው ክፍል አስፈላጊ ነው። የሚከተሉት ክፍሎች ስለ ውህደት ይገልጻሉ fileከመግለጫው ወደ የንድፍ ፍሰትዎ s.

የግዳጅ ማመንጨት (ጥያቄ ጠይቅ)

ውቅረትን እና ማመንጨትን በሚሰሩበት ጊዜ የኤስዲሲ/PDC/NDC ገደብ መፃፍ/ማመንጨት ያረጋግጡ fileዲዛይኑ ወደ ሲንቴሲስ፣ ቦታ-እና-መንገድ እና የማረጋገጫ ጊዜ መጠቀሚያ መሳሪያዎች እንዲያስተላልፍላቸው።
በእጅ ከመጻፍ ይልቅ ገደቦችን ለመፍጠር የDerive Constraints መገልገያን ከሊቤሮ አካባቢ ውጭ ይጠቀሙ። የDerive Constraint መገልገያን ከሊቦሮ አካባቢ ውጭ ለመጠቀም የሚከተሉትን ማድረግ አለብዎት:

• የአቅርቦት ተጠቃሚ HDL፣ አካል HDL እና የኤስዲሲ ገደብ አካል files
• የከፍተኛ ደረጃ ሞጁሉን ይግለጹ
• የተገኘውን እገዳ የሚፈጥሩበትን ቦታ ይግለጹ files

የኤስዲሲ አካል ገደቦች በስር ይገኛሉ /አካል/ስራ/ / / ማውጫ ውቅር እና ማመንጨት በኋላ.
ለዲዛይንዎ ገደቦችን እንዴት መፍጠር እንደሚችሉ ላይ ተጨማሪ ዝርዝሮችን ለማግኘት አባሪ C—Derive Constraintsን ይመልከቱ።

የእርስዎን ንድፍ በማዋሃድ (ጥያቄ ጠይቅ)

የብጁ ፍሰት ዋና ዋና ባህሪያት አንዱ የሶስተኛ ወገን ውህደት እንድትጠቀም መፍቀድ ነው።
መሳሪያ ከሊቤሮ ውጪ. ብጁ ፍሰት Synopsys SynplifyPro መጠቀምን ይደግፋል. የእርስዎን ለማዋሃድ
ፕሮጀክት, የሚከተለውን ሂደት ይጠቀሙ:

1. በእርስዎ የፈጠሯቸው የሊቤሮ ፕሮጀክት ተመሳሳይ መሣሪያ ቤተሰብ፣ ሙት እና ጥቅል ላይ በማነጣጠር በSynthesis መሣሪያዎ ውስጥ አዲስ ፕሮጀክት ይፍጠሩ።
   ሀ. የእራስዎን RTL ያስመጡ fileእንደተለመደው.
   ለ. የSynthesis ውፅዓት Structural Verilog (.vm) እንዲሆን አዘጋጅ።
   ጠቃሚ ምክር: መዋቅራዊ Verilog (.vm) በPolarFire ውስጥ ብቸኛው የሚደገፍ የውህደት ውፅዓት ቅርጸት ነው።
2. ክፍል HDL አስመጣ fileወደ የእርስዎ ሲንተሲስ ፕሮጀክት
   ሀ. ለእያንዳንዱ አካል መግለጫዎች ሪፖርት፡ ለእያንዳንዱ file በ HDL ምንጭ ስር fileለሁሉም የSynthesis እና Simulation መሳሪያዎች፣ አስመጪ file ወደ የእርስዎ ሲንተሲስ ፕሮጀክት ውስጥ.
3. አስመጣ file polarfire_syn_comps.v (ሲኖፕሲ ሲንፕሊፋይን ከተጠቀሙ) ከ
   የመጫኛ ቦታ>/data/aPA5M ወደ የእርስዎ ሲንተሲስ ፕሮጀክት።
4. ቀደም ሲል የመነጨውን SDC አስመጣ file በመነጨ ገደብ መሳሪያ በኩል (አባሪን ይመልከቱ
   አ-ኤስample SDC Constraints) ወደ ሲንተሲስ መሣሪያ. ይህ ገደብ file በትንሽ ጥረት እና በትንሽ የንድፍ ድግግሞሾች የጊዜ መዘጋትን ለማሳካት የማዋሃድ መሳሪያውን ይገድባል።

ጠቃሚ፡- 

• ተመሳሳዩን * .sdc ለመጠቀም ካቀዱ file በንድፍ አተገባበር ወቅት ቦታ-እና-መንገድን ለመገደብ ይህንን *.sdc ወደ ውህደቱ ፕሮጀክት ማስገባት አለቦት። ይህ በተቀነባበረ የተጣራ ዝርዝር ውስጥ ምንም አይነት የንድፍ ነገር ስም አለመዛመዶች አለመኖራቸውን እና በንድፍ ሂደቱ የትግበራ ደረጃ ላይ የቦታ እና መስመር ገደቦች አለመኖራቸውን ለማረጋገጥ ነው። ይህንን * .sdc ካላካተቱ file በSynthesis ደረጃ፣ ከSynthesis የመነጨው የተጣራ ዝርዝር በንድፍ ነገር ስም አለመመጣጠን ምክንያት የቦታ እና መስመር ደረጃውን ሊወድቅ ይችላል።
  ሀ. የተጣራ ዝርዝር ባህሪያትን *.ndc ካለ፣ ወደ ሲንቴሲስ መሳሪያ አስመጣ።
  ለ. Synthesis አሂድ.
• የእርስዎ የSynthesis መሣሪያ ውፅዓት ቦታ *.vm netlist አለው። file የመነጨ ልጥፍ Synthesis. በንድፍ ሂደት ለመቀጠል የተጣራ ዝርዝሩን ወደ ሊቦሮ ትግበራ ፕሮጀክት ማስመጣት አለቦት።

ንድፍዎን ማስመሰል (ጥያቄ ጠይቅ)

ንድፍዎን ከሊቤሮ ውጭ ለማስመሰል (ይህም የራስዎን የማስመሰል አካባቢ እና ሲሙሌተር በመጠቀም) የሚከተሉትን ደረጃዎች ያድርጉ።

1. ንድፍ Files:
   ሀ. ቅድመ-ሲንቴሲስ ማስመሰል;
   • የእርስዎን RTL ወደ የማስመሰል ፕሮጀክትዎ ያስመጡ።
   • ለእያንዳንዱ አካል መግለጫዎች ሪፖርት።
   - እያንዳንዱን አስመጣ file በ HDL ምንጭ ስር files ለሁሉም የSynthesis እና Simulation መሳሪያዎች ወደ የእርስዎ የማስመሰል ፕሮጀክት።
   • እነዚህን ሰብስብ fileእንደ የእርስዎ አስመሳይ መመሪያ።
   ለ. የድህረ-ሲንተሲስ ማስመሰል;
   • የእርስዎን የድህረ-ሲንተሲስ *.vm netlist (በማዋሃድ የእርስዎ ዲዛይን የተፈጠረ) ወደ የማስመሰል ፕሮጀክትዎ ያስመጡ እና ያጠናቅሩት።
   ሐ. የድህረ-አቀማመጥ ማስመሰል;
   • በመጀመሪያ ንድፍዎን መተግበርን ያጠናቅቁ (ንድፍዎን መተግበርን ይመልከቱ)። የመጨረሻው የሊቦ ፕሮጀክትዎ በድህረ-አቀማመጥ ሁኔታ ላይ መሆኑን ያረጋግጡ።
   • Back Annotated ፍጠርን ሁለቴ ጠቅ ያድርጉ Fileበሊቤሮ ዲዛይን ፍሰት መስኮት ውስጥ። ሁለት ያመነጫል files:
   /ንድፍ አውጪ/ / _ba.v/vhd /ንድፍ አውጪ/
   / _ba.sdf
   • እነዚህን ሁለቱንም አስመጣ fileወደ ማስመሰል መሳሪያዎ ውስጥ ገብቷል።
2. ማነቃቂያ እና ማዋቀር files:
   ሀ. ለእያንዳንዱ አካል መግለጫዎች ሪፖርት፡-
   • ሁሉንም ይቅዱ fileበማነቃቂያው ስር Files ለሁሉም የማስመሰያ መሳሪያዎች ክፍሎች ወደ የእርስዎ የማስመሰል ፕሮጀክት ስር ማውጫ።
   ለ. ማንኛውም Tcl መሆኑን ያረጋግጡ fileበቀደሙት ዝርዝሮች ውስጥ (በደረጃ 2.a) መጀመሪያ የተፈጸሙት ማስመሰል ከመጀመሩ በፊት ነው።
   ሐ. UPROM.mem፡ በንድፍዎ ውስጥ ያለውን የUPROM ኮር ከተጠቀሙበት አማራጭ ለአንድ ወይም ከዚያ በላይ የውሂብ ማከማቻ ደንበኞች ለማስመሰል የነቃውን ይዘት ይጠቀሙ፡ UPROM.mem ለማመንጨት executable pa4rtupromgen (pa4rtupromgen.exe on windows) መጠቀም አለቦት። file. የ pa4rtupromgen executable UPROM.cfg ይወስዳል file በTcl ስክሪፕት በኩል እንደ ግብዓቶች file እና UPROM.mem ያወጣል። file ለማስመሰል ያስፈልጋል. ይህ UPROM.mem file ከማስመሰል ሂደቱ በፊት ወደ ማስመሰያው አቃፊ መቅዳት አለበት. አንድ የቀድሞample pa4rtupromgen executable አጠቃቀም በማሳየት በሚከተሉት ደረጃዎች ውስጥ ቀርቧል. UPROM.cfg file በማውጫው ውስጥ ይገኛል /አካል/ስራ/ / የ UPROM ክፍልን ለማመንጨት በተጠቀሙበት የሊቦ ፕሮጀክት ውስጥ።
   መ. snvm.mem፡ በንድፍዎ ውስጥ ያለውን የስርዓት አገልግሎቶች ኮርን ከተጠቀሙ እና በኮር ውስጥ ያለውን የsNVM ትርን ካዋቀሩት ለአንድ ወይም ከዚያ በላይ ለሆኑ ደንበኞች ለማስመሰል የነቃውን ይዘት ይጠቀሙ፣ snvm.mem file በራስ-ሰር የሚመነጨው ወደ
   ማውጫው /አካል/ስራ/ / የስርዓት አገልግሎቶችን አካል ለማመንጨት በተጠቀሙበት የሊቤሮ ፕሮጀክት ውስጥ። ይህ snavm.mem file ከማስመሰል ሂደቱ በፊት ወደ ማስመሰያው አቃፊ መቅዳት አለበት.
3. በሚሰራው አቃፊ ስር የሚሰራ ማህደር እና ንኡስ ማህደር አስመስሎ መስራት ፍጠር።
   የ pa4rtupromgen executable የስራ አቃፊ ውስጥ የማስመሰል ንዑስ አቃፊ መገኘት መጠበቅ እና * .tcl ስክሪፕት ወደ የማስመሰል ንዑስ አቃፊ ውስጥ ይመደባሉ.
4. UPROM.cfg ይቅዱ file ከመጀመሪያው የሊቤሮ ፕሮጀክት ለክፍለ-ነገር ማመንጨት ከተፈጠረ ወደ ሥራው አቃፊ.
5. የሚከተሉትን ትዕዛዞችን በ *.tcl ስክሪፕት ውስጥ ለጥፍ እና በደረጃ 3 ላይ በተፈጠረው የማስመሰል አቃፊ ውስጥ ያስቀምጡት።
   Sample *.tcl ለPolarFire እና PolarFire Soc Family መሳሪያዎች URPOM.mem ለማመንጨት file
   ከUPROM.cfg
   አዘጋጅ_መሣሪያ -ፋም - መሞት - pkg
   አዘጋጅ_ግቤት_cfg -መንገድ
   set_sim_mem -መንገድFile/UPROM.mem>
   gen_sim -use_init ሐሰት
   ትክክለኛውን የውስጥ ስም ለዳይ እና ጥቅል ለመጠቀም *.prjxን ይመልከቱ file የመጀመሪያው የሊቤሮ ፕሮጀክት (ለክፍለ አካላት ማመንጨት ጥቅም ላይ ይውላል).
   የuse_init ነጋሪ እሴት ወደ ሐሰት መቀናበር አለበት።
   የውጤቱን መንገድ ለመጥቀስ የset_sim_mem ትዕዛዙን ይጠቀሙ file UPROM.mem ማለት ነው።
   ስክሪፕቱ ሲተገበር የተፈጠረ file የ pa4rtupromgen executable ጋር.
6. በትእዛዝ መጠየቂያው ወይም በሳይግዊን ተርሚናል፣ በደረጃ 3 ወደተፈጠረው የስራ ማውጫ ይሂዱ።
   የ pa4rtupromgen ትዕዛዙን በ-ስክሪፕት አማራጭ ያስፈጽሙ እና በቀድሞው ደረጃ የተፈጠረውን * .tcl ስክሪፕት ወደ እሱ ያስተላልፉ።
   ለዊንዶውስ
   /ንድፍ አውጪ/ቢን/pa4rtupromgen.exe
   -ስክሪፕት/ሲሙሌሽን/ .tcl
   ለሊኑክስ፡
   /ቢን/pa4rtupromgen
   -ስክሪፕት/ሲሙሌሽን/ .tcl
7. የ pa4rtupromgen executable በተሳካ ሁኔታ ከተፈጸመ በኋላ UPROM.mem መሆኑን ያረጋግጡ file በ * .tcl ስክሪፕት ውስጥ በ set_sim_mem ትዕዛዝ ውስጥ በተጠቀሰው ቦታ የተፈጠረ ነው።
8. sNVMን ለማስመሰል፣snvm.mem ይቅዱ file ከመጀመሪያው የሊቦ ፕሮጄክትዎ (ለክፍለ አካላት ማዋቀር ጥቅም ላይ የሚውለው) ማስመሰልን ለማስኬድ ወደ የእርስዎ የማስመሰል ፕሮጀክት ከፍተኛ ደረጃ የማስመሰል አቃፊ (ከሊቦ ሶሲ ውጭ)። የUPROM ይዘቶችን ለማስመሰል፣ የፈጠረውን UPROM.mem ይቅዱ file ማስመሰልን ለማስኬድ ወደ የእርስዎ የማስመሰል ፕሮጀክት ከፍተኛ ደረጃ የማስመሰል አቃፊ (ከሊቦ ሶሲ ውጭ)።

አስፈላጊ፡ ለ የሶሲ አካላትን ተግባር አስመስሎ፣ ቀድሞ የተጠናቀረውን የPolarFire ማስመሰል ቤተ-መጻሕፍትን ያውርዱ እና እዚህ እንደተገለጸው ወደ እርስዎ የማስመሰል አካባቢ ያስገቧቸው። ለተጨማሪ ዝርዝሮች፣ አባሪ ለ ይመልከቱ - የማስመሰል ቤተ-መጽሐፍትን ወደ ማስመሰል አካባቢ።

ንድፍዎን በመተግበር ላይ (ጥያቄ ጠይቅ)

በአካባቢዎ ያለውን የSynthesis እና Post-Synthesis ማስመሰልን ከጨረሱ በኋላ፣ የእርስዎን ዲዛይን በአካል ለመተግበር፣ የጊዜ እና የሃይል ትንታኔን ለማስኬድ እና ፕሮግራሚንግዎን ለማመንጨት ሊቦሮን እንደገና መጠቀም አለብዎት። file.

1. ለዲዛይኑ አካላዊ አተገባበር እና አቀማመጥ አዲስ የሊቦ ፕሮጀክት ይፍጠሩ. በክፍል ውቅር ውስጥ በፈጠሩት የማመሳከሪያ ፕሮጀክት ላይ ያለውን ተመሳሳይ መሳሪያ ማነጣጠርዎን ያረጋግጡ።
2. ከፕሮጀክት ፈጠራ በኋላ በዲዛይን ፍሰት መስኮት (ፕሮጀክት>የፕሮጀክት ቅንጅቶች>ንድፍ ፍሰት>ስምረት አንቃን ያንቁ) ከመሳሪያ ሰንሰለት ውስጥ ያለውን ሲንተሲስ ያስወግዱ።
3.  የእርስዎን ድህረ-ሲንተሲስ *.vm ያስመጡ file በዚህ ፕሮጀክት ውስጥ (File > አስመጣ > የተዋሃደ Verilog Netlist (VM))።
   ጠቃሚ ምክር፡ ወደዚህ አገናኝ እንዲፈጥሩ ይመከራል file, ስለዚህ ንድፍዎን እንደገና ካዘጋጁት, ሊቦሮ ሁልጊዜ የቅርብ ጊዜውን የድህረ-ሲንተሲስ የተጣራ ዝርዝር ይጠቀማል.
   ሀ. በዲዛይን ተዋረድ መስኮት ውስጥ የስር ሞጁሉን ስም ልብ ይበሉ።
4. ገደቦችን ወደ ሊቦሮ ፕሮጀክት ያስመጡ። *.pdc/*.sdc/*.ndc ገደቦችን ለማስመጣት የConstraint Managerን ይጠቀሙ።
   ሀ. I/O *.pdc ገደብ አስመጣ files (የእገዳዎች አስተዳዳሪ > አይ/ኦ ባህሪያት > አስመጪ)።
   ለ. የወለል ፕላኒንግ * .pdc ገደብ አስመጣ files (የእገዳዎች አስተዳዳሪ > የወለል ፕላነር > አስመጪ)።
   ሐ. አስመጣ * .sdc የጊዜ ገደብ files (የእገዳዎች አስተዳዳሪ > ጊዜ አጠባበቅ > ማስመጣት)። ንድፍዎ ኦቨር ውስጥ ከተዘረዘሩት ኮሮች ውስጥ አንዳቸውም ካሉት።viewSDC ን ማስመጣቱን ያረጋግጡ file በመነሻ እገዳ መሳሪያ የመነጨ።
   መ. አስመጣ * .ndc ገደብ files (የገደቦች አስተዳዳሪ > Netlist ባህርያት > አስመጪ)።
5. ተጓዳኝ ገደቦች Files ወደ ንድፍ መሣሪያዎች.
   ሀ. ገደብ አስተዳዳሪን ክፈት (ገደቦችን አስተዳድር > ገደቦችን አስተዳድር View).
   ከገደቡ ቀጥሎ ያለውን የቦታ እና መንገድ እና የጊዜ ማረጋገጫ አመልካች ሳጥን ላይ ምልክት ያድርጉ file ገደብ ለመመስረት file እና የመሳሪያዎች ማህበር. የ*.pdc ገደቦችን ከቦታ-እና መንገድ እና *.sdc ከሁለቱም ቦታ-እና-መንገድ እና የጊዜ ማረጋገጫ ጋር ያገናኙ። የ *.ndcን ያገናኙ file Netlist ለማጠናቀር.
   ጠቃሚ ምክር: ከሆነ ቦታ እና መስመር በዚህ * .sdc ገደብ አልተሳካም። file, ከዚያ ይህን ተመሳሳይ * .sdc አስመጣ file ውህደትን ለማዋሃድ እና እንደገና ለማስኬድ.
6. የአቀማመጥ ደረጃውን ለማጠናቀቅ Netlist አጠናቅቅ እና በመቀጠል ቦታ እና መስመርን ጠቅ ያድርጉ።
7. የንድፍ ማስጀመሪያ ዳታ እና ትውስታዎች አዋቅር መሣሪያ እንደ LSRAM፣ µSRAM፣ XCVR (ትራንስሴይቨርስ) እና PCIe ያሉ የንድፍ ብሎኮችን በማይለዋወጥ µPROM፣ sNVM ወይም ውጫዊ SPI ፍላሽ ማከማቻ ማህደረ ትውስታ ውስጥ የተከማቸ ውሂብን በመጠቀም እንዲያስጀምሩ ይፈቅድልዎታል። መሳሪያው የንድፍ አጀማመር ቅደም ተከተል, የመነሻ ደንበኞች ዝርዝር መግለጫ, የተጠቃሚ ውሂብ ደንበኞችን ለመግለጽ የሚከተሉት ትሮች አሉት.
   - የንድፍ ማስጀመሪያ ትር
   – µPROM ትር
   - sNVM ትር
   - SPI ፍላሽ ትር
   - የጨርቅ ራም ትር
   የንድፍ አጀማመር ውሂብን እና ትውስታዎችን ለማዋቀር በመሳሪያው ውስጥ ያሉትን ትሮችን ይጠቀሙ።አወቃቀሩን ከጨረሱ በኋላ የመነሻ ውሂቡን ፕሮግራም ለማድረግ የሚከተሉትን ደረጃዎች ያከናውኑ።
   • የማስጀመሪያ ደንበኞችን መፍጠር
   • የቢት ዥረት ማመንጨት ወይም ወደ ውጪ መላክ
   • መሳሪያውን ፕሮግራም ያድርጉ
   ይህንን መሳሪያ እንዴት መጠቀም እንደሚቻል ላይ ዝርዝር መረጃ ለማግኘት የLibo SoC ንድፍ ፍሰት የተጠቃሚ መመሪያን ይመልከቱ። በመሳሪያው ውስጥ የተለያዩ ትሮችን ለማዋቀር እና የማህደረ ትውስታ ውቅረትን ለመጥቀስ ስለ Tcl ትዕዛዞች ተጨማሪ መረጃ ለማግኘት files (*.cfg)፣ ተመልከት Tcl ትዕዛዞች የማጣቀሻ መመሪያ.
8. ፕሮግራሚንግ ይፍጠሩ File ከዚህ ፕሮጀክት እና የእርስዎን FPGA ፕሮግራም ለማድረግ ይጠቀሙበት።

አባሪ ሀ-ኤስampየኤስዲሲ ገደቦችጥያቄ ጠይቅ

ሊቦሮ ሶሲ እንደ ሲሲሲ፣ ኦኤስሲ፣ ትራንስስተር እና የመሳሰሉት ለተወሰኑ የአይፒ ማዕከሎች የኤስዲሲ የጊዜ ገደቦችን ይፈጥራል። የ SDC ገደቦችን ወደ ዲዛይን መሳሪያዎች ማለፍ በትንሽ ጥረት እና በትንሽ የንድፍ ድግግሞሾች የጊዜ መዘጋትን የማግኘት እድልን ይጨምራል። ከከፍተኛ ደረጃ ምሳሌ ያለው ሙሉ ተዋረዳዊ መንገድ በእገዳዎች ውስጥ ለተጠቀሱት ሁሉም የንድፍ እቃዎች ተሰጥቷል.
7.1 የኤስዲሲ የጊዜ ገደቦች (ጥያቄ ጠይቅ)
በሊቦሮ አይፒ ኮር ማመሳከሪያ ፕሮጀክት፣ ይህ ከፍተኛ ደረጃ የኤስዲሲ ገደብ file ከግዳጅ አስተዳዳሪ (ንድፍ ፍሰት > ክፈት ገዳቢ አስተዳደር) ይገኛል። View > የጊዜ ገደብ > የመነሻ ገደቦች).
ጠቃሚ፡ ተመልከት ይህ file ንድፍዎ CCC፣ OSC፣ Transceiver እና ሌሎች አካላትን ከያዘ የኤስዲሲ ገደቦችን ለማዘጋጀት። አስፈላጊ ከሆነ የንድፍ ተዋረድዎን ለማዛመድ ሙሉውን የሥርዓተ-ሥርዓት መንገድ ያሻሽሉ ወይም የDrive_Constraints አገልግሎትን እና እርምጃዎችን በአባሪ ሐ - በክፍል ደረጃ SDC ላይ ገደቦችን ያግኙ file.
አስቀምጥ file ወደ ሌላ ስም እና SDC አስመጣ file ልክ እንደሌሎች የኤስዲሲ ገደቦች ወደ ውህደቱ መሳሪያ፣ የቦታ እና መስመር መሳሪያ እና የጊዜ ማረጋገጫዎች files.
7.1.1 የተገኘ SDC File (ጥያቄ ጠይቅ)
#ይህ file የተፈጠረው በሚከተለው የኤስዲሲ ምንጭ ነው። files:
# /drive/icicle_kit_ref_des/icicle-kit-ማጣቀሻ-ንድፍ-ማስተር/MPFS_ICICLE/አካል/ስራ/
PF_CCC_C0/PF_CCC_C0_0/PF_CCC_C0_PF_CCC_C0_0_PF_CCC.sdc
# /drive/icicle_kit_ref_des/icicle-kit-ማጣቀሻ-ንድፍ-ማስተር/MPFS_ICICLE/አካል/ስራ/
CLK_DIV/CLK_DIV_0/CLK_DIV_CLK_DIV_0_PF_CLK_DIV.sdc
# /drive/icicle_kit_ref_des/icicle-kit-ማጣቀሻ-ንድፍ-ማስተር/MPFS_ICICLE/አካል/ስራ/
ያስተላልፉ_PLL/ ያስተላልፉ
# /drive/icicle_kit_ref_des/icicle-kit-ማጣቀሻ-ንድፍ-ማስተር/MPFS_ICICLE/አካል/ስራ/
DMA_INITIATOR/DMA_INITIATOR_0/DMA_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-ማጣቀሻ-ንድፍ-ማስተር/MPFS_ICICLE/አካል/ስራ/
FIC0_INITIATOR/FIC0_INITIATOR_0/FIC0_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-ማጣቀሻ-ንድፍ-ማስተር/MPFS_ICICLE/አካል/ስራ/
ICICLE_MSS/ICICLE_MSS.sdc
# /drive/icicle_kit_ref_des/icicle-kit-ማጣቀሻ-ንድፍ-ማስተር/MPFS_ICICLE/አካል/ስራ/
PF_PCIE_C0/PF_PCIE_C0_0/PF_PCIE_C0_PF_PCIE_C0_0_PF_PCIE.sdc
# /drive/icicle_kit_ref_des/icicle-kit-ማጣቀሻ-ንድፍ-ማስተር/MPFS_ICICLE/አካል/ስራ/
PCIE_INITIATOR/ PCIE_INITIATOR_0/ PCIE_INITIATOR.sdc
# /drive/aPA5M/cores/constraints/osc_rc160mhz.sdc
# *** ለዚህ ማንኛውም ማሻሻያ file የተፈጠሩ ገደቦች እንደገና ከተካሄዱ ይጠፋል። ***
create_clock -name {CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK} -ጊዜ 6.25
[ get_pins {CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160ሜኸ_inst_0/OSCILLATOR_160ሜኸ_0/
I_OSC_160/CLK } ] ፍጠር_ሰዓት -ስም {REF_CLK_PAD_P} -ጊዜ 10 [የማግኘት_ፖርትስ {REF_CLK_PAD_P } ] ፍጠር_ሰዓት -ስም {CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/ትራንስሚት_PLL_0/tx
DIV_CLK} -ጊዜ 8
[ get_pins {CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/DIV_CLK} ] የመነጨ_ሰዓት -ስም {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK_PLL_CC0st
OUT0} - ማባዛት በ 25 - ማካፈል_በ 32 -ምንጭ
[ get_pins {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0} ] -ደረጃ 0
[ get_pins {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT0} ] መፍጠር_የተፈጠረ_ሰዓት -ስም {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK_P_CC_0/በሲሲሲ_FIC_x_CLK/PF_CC
OUT1} - ማባዛት በ 25 - ማካፈል_በ 32 -ምንጭ
[ get_pins {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0} ] -ደረጃ 0
[ get_pins {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT1} ] መፍጠር_የተፈጠረ_ሰዓት -ስም {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK_P_CC_0/በሲሲሲ_FIC_x_CLK/PF_CC
OUT2} - ማባዛት በ 25 - ማካፈል_በ 32 -ምንጭ
[ get_pins {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0} ] -ደረጃ 0
[ get_pins {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT2} ] መፍጠር_የተፈጠረ_ሰዓት -ስም {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK_P_CC_0/በሲሲሲ_FIC_x_CLK/PF_CC
OUT3} - ማባዛት በ 25 - ማካፈል_በ 64 -ምንጭ
[ get_pins {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0} ] -ደረጃ 0
[ get_pins {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT3} ] ፍጠር_የተፈጠረ_ሰዓት -ስም {CLOCKS_AND_RESETS_inst_0/CLK_160MHZ_ወደ_CLK_DIK_DIMHZ
Y_DIV} -በ 2 መከፋፈል_ምንጭ
[ get_pins {CLOCKS_AND_RESETS_inst_0/CLK_160MHZ_to_CLK_80MHZ/CLK_DIV_0/I_CD/A } ] [ማግኝ_ፒን {CLOCKS_AND_RESETS_inst_0/CLK_160MHZ_እስከ_CLK_80MHZ_DIV} set_false_path -through [ get_nets { DMA_INITIATOR_inst_0/ARESETN*} ] set_false_path -ከ [አግኝ_ሴሎች {DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/rdGrayCounter*/cntGray*}] -ወደ [የማግኘት_ሴሎች {DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
rdPtr_s1* } ] የውሸት_ዱካ አዘጋጁ -ከ [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*]].slvcnv/slvCDC/
genblk1*/wrGrayCounter*/cntGray*}] -ለ [የማግኘት_ሴሎች {DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
wrPtr_s1*}] set_false_path -through [ get_nets {FIC0_INITIATOR_inst_0/ARESETN*} ] set_false_path -ወደ [ማግኘት_pins { PCIE/PF_PCIE_C0_0/ PCIE_1/INTERRUPT[0] PCIE/PF_0/C0
PCIE_1/INTERRUPT[1] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[2] PCIE/PF_PCIE_C0_0/PCIE_1/
INTERRUPT[3] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[4] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[5] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[6] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[7] PCIE/PF_PCIE_C0_0/
PCIE_1/WAKEREQ PCIE/PF_PCIE_C0_0/ PCIE_1/MPERST_N}] set_false_path -ከ [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/TL_CLK} ] set_false_path -through [get_nets { PCIE_NITIA]/TOR_INITIA አባሪ ለ - የማስመሰል ቤተ-መጻሕፍትን ወደ ማስመሰል አካባቢ ማስመጣት (ጥያቄ ጠይቅ)
ከLibo SoC ጋር የ RTL ማስመሰል ነባሪ አስመሳይ ሞዴል ሲም ME Pro ነው።
ለነባሪ አስመሳይ ቅድመ-የተጠናቀሩ ቤተ-ፍርግሞች ከሊቦሮ መጫኛ ጋር በማውጫ ውስጥ ይገኛሉ /Designer/lib/modelsimpro/precompiled/vlog for® የሚደገፉ ቤተሰቦች። ሊቦሮ ሶሲ እንዲሁም የሞዴል ሲም፣ ክውስታሲም፣ ቪሲኤስ፣ Xcelium ሌሎች የሶስተኛ ወገን አስመሳይ እትሞችን ይደግፋል።
፣ ንቁ HDL እና ሪቪዬራ ፕሮ። አስቀድመው የተጠናቀሩ ቤተ-መጻሕፍትን ከያውርዱ Libero SoC v12.0 እና ከዚያ በኋላ በሲሙሌተሩ እና በእሱ ስሪት ላይ የተመሠረተ።
ከሊቤሮ አካባቢ ጋር ተመሳሳይ፣ run.do file ከሊቤሮ ውጭ ሲሙሌሽን ለመስራት መፈጠር አለበት።
ቀላል ሩጫ ይፍጠሩ file ለቅምር ውጤቶች፣ የቤተ-መጻህፍት ካርታ ስራ፣ ማጠናቀር እና ማስመሰል ላይብረሪ ለማቋቋም ትእዛዝ ያለው። መሰረታዊ run.do ለመፍጠር ደረጃዎቹን ይከተሉ file.

1. የvlib ትዕዛዝ vlib presynth በመጠቀም የተቀናበረ ውጤቶችን ለማከማቸት ምክንያታዊ ቤተ-መጽሐፍት ይፍጠሩ።
2. የvmap ትዕዛዝ vmapን በመጠቀም ሎጂካዊውን የቤተ-መጽሐፍት ስም ወደ ቀድሞ-የተጠናቀረ የቤተ-መጽሐፍት ማውጫ ካርታ ይስሩ .
3. ምንጭ ማጠናቀር files—ንድፍ ለማጠናቀር ቋንቋ-ተኮር የአቀናባሪ ትዕዛዞችን ይጠቀሙ fileወደ የስራ ማውጫ ውስጥ ያስገባል.
   - ቪሎግ ለ .v/.sv
   – vcom ለ .vhd
4. የማንኛውንም ከፍተኛ ደረጃ ሞጁል ስም በመጥቀስ vsim ትእዛዝን በመጠቀም የማስመሰል ንድፉን ይጫኑ።
5. የሩጫ ትዕዛዝን በመጠቀም ንድፉን አስመስለው.
   ንድፉን ከጫኑ በኋላ የማስመሰል ጊዜ ወደ ዜሮ ተቀናብሯል, እና ማስመሰል ለመጀመር የሩጫ ትዕዛዙን ማስገባት ይችላሉ.
   በሲሙሌተር ትራንስክሪፕት መስኮት run.doን ያስፈጽሙ file እንደ run.do run the simulation. ኤስample run.do file እንደሚከተለው።

በጸጥታ ACTELLIBNAME PolarFireን በጸጥታ አዘጋጅ PROJECT_DIR "ወ:/ሙከራ/መሰረታዊ_ፈተና" ከሆነ
{[file አለ presynth/_info]} { አስተጋባ “INFO፡ የማስመሰል ቤተ መፃህፍት ቅድመ-ሥርዓት አለ”} ሌላ
{ file ሰርዝ -force presynth vlib presynth } vmap presynth presynth vmap PolarFire
"X:/Libero/Designer/lib/modelsimpro/precompiled/vlog/PolarFire" vlog -sv -work presynth
"${PROJECT_DIR}/hdl/top.v" vlog "+incdir+${PROJECT_DIR}/stimulus" -sv -work presynth "$
{PROJECT_DIR}/stimulus/tb.v” vsim -L PolarFire -L presynth -t 1ps presynth.tb add wave /tb/*
1000ns log /tb/* መውጫን ያሂዱ

አባሪ ሐ - ገደቦችን ማምጣት (ጥያቄ ጠይቅ)

ይህ አባሪ የDrive Constraints Tcl ትዕዛዞችን ይገልጻል።
9.1 ገደቦች Tcl ትዕዛዞችን ያግኙ (ጥያቄ ጠይቅ)
የderive_constraints መገልገያ ከ RTL ወይም ከLibero SoC ዲዛይን አካባቢ ውጭ ካሉ ማዋቀሪያ ገደቦችን እንድታገኙ ያግዝሃል። ለዲዛይንዎ ገደቦችን ለመፍጠር የተጠቃሚ HDL፣ ክፍል HDL እና የአካላት ገደቦች ያስፈልግዎታል fileኤስ. የኤስዲሲ አካል ይገድባል files ስር ይገኛሉ /አካል/ስራ/ / / ማውጫ ውቅር እና ማመንጨት በኋላ.
የእያንዳንዱ አካል ገደብ file የ set_component tcl ትዕዛዝን (የክፍሉን ስም ይገልፃል) እና ከተዋቀረ በኋላ የተፈጠሩ ገደቦች ዝርዝርን ያካትታል። እገዳዎቹ የሚመነጩት በማዋቀሪያው መሰረት ነው እና ለእያንዳንዱ አካል የተወሰኑ ናቸው.
Example 9-1. የአካላት ገደብ File ለ PF_CCC ኮር
እዚህ አንድ የቀድሞ አለampየአንድ አካል ውስንነት file ለPF_CCC ኮር፡
ስብስብ_ክፍል PF_CCC_C0_PF_CCC_C0_0_PF_CCC
# ማይክሮቺፕ ኮርፖሬሽን
# ቀን: 2021-ጥቅምት-26 04:36:00
# የመሠረት ሰዓት ለ PLL #0
create_clock -period 10 [ get_pins {pll_inst_0/REF_CLK_0} ] create_generated_clock -divide_by 1 -source [ get_pins { pll_inst_0/
REF_CLK_0 } ] -ደረጃ 0 [ get_pins {pll_inst_0/OUT0} ] እዚህ፣ ፍጠር_ሰዓት እና የመነጨ_ሰዓት የማጣቀሻ እና የውጤት ሰዓት ገደቦች ናቸው፣ እነዚህም በቅንጅቱ ላይ ተመስርተው የሚፈጠሩ ናቸው።
9.1.1 ከመነሻ_ገደቦች መገልገያ ጋር መስራት (ጥያቄ ጠይቅ)
የመነሻ ገደቦች በንድፍ ውስጥ ያልፋሉ እና ቀደም ሲል በቀረበው SDC አካል ላይ በመመስረት ለእያንዳንዱ የአካል ክፍል አዳዲስ ገደቦችን ይመድባሉ። fileኤስ. ለሲሲሲ ማመሳከሪያ ሰዓቶች የማጣቀሻ ሰዓቱን ምንጭ ለማግኘት በንድፍ ውስጥ እንደገና ይሰራጫል. ምንጩ I/O ከሆነ የማመሳከሪያው ሰዓት ገደብ በ I/O ላይ ይዘጋጃል። የCCC ውፅዓት ወይም ሌላ የሰዓት ምንጭ ከሆነ (ለምሳሌample, Transceiver, oscillator), ሰዓቱን ከሌላው አካል ይጠቀማል እና ክፍተቶቹ የማይዛመዱ ከሆነ ማስጠንቀቂያ ይዘግባል. በእርስዎ RTL ውስጥ ካሉ እንደ ኦን-ቺፕ oscillators ላሉ አንዳንድ ማክሮዎች ገደቦችን ይመድባል።
የderive_constraints utilityን ለመፈጸም .tcl ማቅረብ አለቦት file የትእዛዝ መስመር ክርክር በተጠቀሰው ቅደም ተከተል ከሚከተለው መረጃ ጋር።

1. በክፍል set_device ውስጥ ያለውን መረጃ በመጠቀም የመሣሪያ መረጃን ይግለጹ።
2. ወደ RTL የሚወስደውን መንገድ ይግለጹ fileበክፍል read_verilog ወይም read_vhdl ያለውን መረጃ በመጠቀም።
3. በክፍል set_top_level ውስጥ ያለውን መረጃ በመጠቀም የከፍተኛ ደረጃ ሞጁሉን ያዘጋጁ።
4. ወደ ክፍል SDC የሚወስደውን መንገድ ይግለጹ fileበክፍል read_sdc ወይም read_ndc ያለውን መረጃ በመጠቀም።
5. ማስፈጸም fileበክፍል derive_constraints ውስጥ ያለውን መረጃ በመጠቀም።
6.  ወደ ኤስዲሲ የሚመጡ ገደቦች የሚወስደውን መንገድ ይግለጹ file በክፍል write_sdc ወይም ጻፍ_pdc ወይም ጻፍ_ndc ያለውን መረጃ በመጠቀም።

Example 9-2. የመነጩ አፈጻጸም እና ይዘቶች.tcl File
የሚከተለው የቀድሞ ነውampየትእዛዝ-መስመር ክርክር የderive_constraints መገልገያውን ለማስፈጸም።
$ /ቢን{64}/የማስገደድ_የመጣስ.tcl
የመነጩ ይዘቶች.tcl file:
# የመሣሪያ መረጃ
set_device -ቤተሰብ PolarFire -ዳይ MPF100T -ፍጥነት -1
# RTL files
read_verilog -mode system_verilog project/component/work/txpll0/
txpll0_txpll0_0_PF_TX_PLL.v
read_verilog -mode system_verilog {project/component/work/txpll0/txpll0.v}
read_verilog -mode system_verilog {ፕሮጀክት/አካል/ስራ/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.v}
read_verilog -mode system_verilog {project/component/work/xcvr0/xcvr0.v}
read_vhdl -mode vhdl_2008 {ፕሮጀክት/hdl/xcvr1.vhd}
#አካል ኤስ.ዲ.ሲ files
ከፍተኛ_ደረጃ {xcvr1}
read_sdc -አካል {ፕሮጀክት/አካል/ስራ/txpll0/txpll0_0/
txpll0_txpll0_0_PF_TX_PLL.sdc}
read_sdc -አካል {ፕሮጀክት/አካል/ስራ/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.sdc}
#የመገደብ_ትእዛዝን ተጠቀም
ገደቦች_የመጡ
#SDC/PDC/NDC ውጤት files
write_sdc {ፕሮጀክት/constraint/xcvr1_derived_constraints.sdc}
write_pdc {ፕሮጀክት/constraint/fp/xcvr1_derived_constraints.pdc}
9.1.2 ስብስብ_መሣሪያ (ጥያቄ ጠይቅ)
መግለጫ
የቤተሰብ ስም፣ የሞት ስም እና የፍጥነት ደረጃ ይግለጹ።
set_device -ቤተሰብ - መሞት - ፍጥነት
ክርክሮች

መለኪያ	ዓይነት	መግለጫ
- ቤተሰብ	ሕብረቁምፊ	የቤተሰቡን ስም ይግለጹ. ሊሆኑ የሚችሉ እሴቶች PolarFire®፣PolarFire SoC ናቸው።
- መሞት	ሕብረቁምፊ	የሟቹን ስም ይግለጹ።
- ፍጥነት	ሕብረቁምፊ	የመሳሪያውን ፍጥነት ደረጃ ይግለጹ. ሊሆኑ የሚችሉ እሴቶች STD ወይም -1 ናቸው።

የመመለሻ አይነት	መግለጫ
0	ትዕዛዝ ተሳክቶለታል።
1	ትእዛዝ አልተሳካም። ስህተት አለ። በኮንሶል ውስጥ የስህተት መልዕክቱን መከታተል ይችላሉ።

የስህተት ዝርዝር

የስህተት ኮድ	የስህተት መልእክት	መግለጫ
ኢአርአር0023	አስፈላጊ መለኪያ-ዳይ ይጎድላል	የዳይ አማራጭ የግዴታ ነው እና መገለጽ አለበት።
ኢአርአር0005	ያልታወቀ ሞት 'MPF30'	የ-die አማራጭ ዋጋ ትክክል አይደለም. በአማራጭ መግለጫ ውስጥ ሊሆኑ የሚችሉ የእሴቶችን ዝርዝር ይመልከቱ።
ኢአርአር0023	መለኪያ-ዳይ እሴት ይጎድላል	የዳይ አማራጭ ያለ ዋጋ ይገለጻል።
ኢአርአር0023	የሚያስፈልግ መለኪያ—ቤተሰብ ጠፍቷል	የቤተሰብ ምርጫው የግዴታ ነው እና መገለጽ አለበት።
ኢአርአር0004	ያልታወቀ ቤተሰብ 'PolarFire®'	የቤተሰብ ምርጫ ትክክል አይደለም. በአማራጭ መግለጫ ውስጥ ሊሆኑ የሚችሉ የእሴቶችን ዝርዝር ይመልከቱ።

………… ቀጠለ
የስህተት ኮድ	የስህተት መልእክት	መግለጫ
ኢአርአር0023	መለኪያ—ቤተሰብ እሴት ይጎድላል	የቤተሰብ ምርጫው ያለ ዋጋ ይገለጻል።
ኢአርአር0023	አስፈላጊ መለኪያ-ፍጥነት ጠፍቷል	የፍጥነት ምርጫው አስገዳጅ ነው እና መገለጽ አለበት.
ኢአርአር0007	ያልታወቀ ፍጥነት '	የፍጥነት ምርጫው ትክክል አይደለም። በአማራጭ መግለጫ ውስጥ ሊሆኑ የሚችሉ የእሴቶችን ዝርዝር ይመልከቱ።
ኢአርአር0023	መለኪያ-ፍጥነት ዋጋ ይጎድላል	የፍጥነት አማራጩ ያለ ዋጋ ይገለጻል።

Example
set_device -family {PolarFire} -die {MPF300T_ES} -ፍጥነት -1
set_device -ቤተሰብ SmartFusion 2 -die M2S090T -ፍጥነት -1
9.1.3 read_verilog (ጥያቄ ጠይቅ)
መግለጫ
አንድ Verilog ያንብቡ file Verific በመጠቀም።
read_verilog [-lib ] [- ሁነታ ]fileስም>
ክርክሮች

መለኪያ	ዓይነት	መግለጫ
- ሊብ	ሕብረቁምፊ	ወደ ቤተ-መጽሐፍት የሚጨመሩትን ሞጁሎች የያዘውን ቤተ-መጽሐፍት ይግለጹ።
- ሁነታ	ሕብረቁምፊ	የVerilog መስፈርት ይግለጹ። ሊሆኑ የሚችሉ እሴቶች verilog_95, verilog_2k, system_verilog_2005, system_verilog_2009, system_verilog, verilog_ams, verilog_psl, system_verilog_mfcu. እሴቶቹ ጉዳዩ ግድየለሾች ናቸው። ነባሪው verilog_2k ነው።
fileስም	ሕብረቁምፊ	ቬሪሎግ file ስም.

የመመለሻ አይነት	መግለጫ
0	ትዕዛዝ ተሳክቶለታል።
1	ትእዛዝ አልተሳካም። ስህተት አለ። በኮንሶል ውስጥ የስህተት መልዕክቱን መከታተል ይችላሉ።

የስህተት ዝርዝር

የስህተት ኮድ	የስህተት መልእክት	መግለጫ
ኢአርአር0023	መለኪያ-lib እሴት ይጎድላል	የሊብ አማራጭ ያለ ዋጋ ይገለጻል።
ኢአርአር0023	መለኪያ - ሁነታ ዋጋ ይጎድላል	የሞድ አማራጩ ያለ ዋጋ ይገለጻል።
ኢአርአር0015	ያልታወቀ ሁነታ ' '	የተገለጸው የቬሪሎግ ሁነታ አይታወቅም። በ — ሞድ አማራጭ መግለጫ ውስጥ ሊኖር የሚችል የverilog ሁነታን ዝርዝር ይመልከቱ።
ኢአርአር0023	አስፈላጊ መለኪያ file ስም ጠፍቷል	ምንም verilog file መንገድ ቀርቧል።
ኢአርአር0016	በ Verific ተንታኝ ምክንያት አልተሳካም።	በ verilog ውስጥ የአገባብ ስህተት file. የ Verific ተንታኝ ከስህተት መልዕክቱ በላይ ባለው ኮንሶል ውስጥ ሊታይ ይችላል።
ኢአርአር0012	set_መሣሪያ አልተጠራም።	የመሳሪያው መረጃ አልተገለጸም። መሣሪያውን ለመግለጽ set_device ትዕዛዝ ተጠቀም።

Example
read_verilog -mode system_verilog {component/work/top/top.v}
read_verilog -mode system_verilog_mfcu design.v
9.1.4 አንብብ_vhdl (ጥያቄ ጠይቅ)
መግለጫ
VHDL ያክሉ file ወደ VHDL ዝርዝር ውስጥ files.
አንብብ_vhdl [-lib ] [- ሁነታ ]fileስም>
ክርክሮች

መለኪያ	ዓይነት	መግለጫ
- ሊብ	—	ይዘቱ መታከል ያለበትን ቤተ-መጽሐፍት ይግለጹ።
- ሁነታ	—	የVHDL መስፈርት ይገልጻል። ነባሪው VHDL_93 ነው። ሊሆኑ የሚችሉ እሴቶች vhdl_93፣ vhdl_87፣ vhdl_2k፣ vhdl_2008፣ vhdl_psl ናቸው። እሴቶቹ ጉዳዩ ግድየለሾች ናቸው።
fileስም	—	ቪኤችዲኤል file ስም.

የመመለሻ አይነት	መግለጫ
0	ትዕዛዝ ተሳክቶለታል።
1	ትእዛዝ አልተሳካም። ስህተት አለ። በኮንሶል ውስጥ የስህተት መልዕክቱን መከታተል ይችላሉ።

የስህተት ዝርዝር

የስህተት ኮድ	የስህተት መልእክት	መግለጫ
ኢአርአር0023	መለኪያ-lib እሴት ይጎድላል	የሊብ አማራጭ ያለ ዋጋ ይገለጻል።
ኢአርአር0023	መለኪያ - ሁነታ ዋጋ ይጎድላል	የሞድ አማራጩ ያለ ዋጋ ይገለጻል።
ኢአርአር0018	ያልታወቀ ሁነታ ' '	የተገለጸው የVHDL ሁነታ አይታወቅም። የVHDL ሁነታን በ — ሞድ አማራጭ መግለጫ ይመልከቱ።
ኢአርአር0023	አስፈላጊ መለኪያ file ስም ጠፍቷል	ቪኤችዲኤል የለም file መንገድ ቀርቧል።
ኢአርአር0019	invalid_path.v መመዝገብ አልተቻለም file	የተገለጸው VHDL file የለም ወይም የማንበብ ፈቃዶች የሉትም።
ኢአርአር0012	set_መሣሪያ አልተጠራም።	የመሳሪያው መረጃ አልተገለጸም። መሣሪያውን ለመግለጽ set_device ትዕዛዝ ተጠቀም።

Example
read_vhdl -mode vhdl_2008 osc2dfn.vhd
read_vhdl {hdl/top.vhd}
9.1.5 ስብስብ_ከፍተኛ_ደረጃ (ጥያቄ ጠይቅ)
መግለጫ
በ RTL ውስጥ የከፍተኛ ደረጃ ሞጁሉን ስም ይግለጹ።
አዘጋጅ_ከፍተኛ_ደረጃ [-lib ]
ክርክሮች

መለኪያ	ዓይነት	መግለጫ
- ሊብ	ሕብረቁምፊ	ከፍተኛ ደረጃ ሞጁሉን ወይም አካልን ለመፈለግ ቤተ-መጽሐፍት (አማራጭ)።
ስም	ሕብረቁምፊ	የከፍተኛ ደረጃ ሞጁል ወይም የህጋዊ አካል ስም።

የመመለሻ አይነት	መግለጫ
0	ትዕዛዝ ተሳክቶለታል።
1	ትእዛዝ አልተሳካም። ስህተት አለ። በኮንሶል ውስጥ የስህተት መልዕክቱን መከታተል ይችላሉ።

የስህተት ዝርዝር

የስህተት ኮድ	የስህተት መልእክት	መግለጫ
ኢአርአር0023	የሚፈለገው መለኪያ ከፍተኛ ደረጃ ይጎድላል	የላይኛው ደረጃ ምርጫ የግዴታ ነው እና መገለጽ አለበት.
ኢአርአር0023	መለኪያ-lib እሴት ይጎድላል	የሊብ አማራጭ ያለ ዋጋዎች ይገለጻል።
ኢአርአር0014	ከፍተኛ ደረጃ ማግኘት አልተቻለም በቤተ-መጽሐፍት ውስጥ	የተገለጸው ከፍተኛ-ደረጃ ሞጁል በተሰጠው ቤተ-መጽሐፍት ውስጥ አልተገለጸም። ይህንን ስህተት ለማስተካከል የላይኛው ሞጁል ወይም የቤተ-መጽሐፍት ስም መታረም አለበት።
ኢአርአር0017	ማብራራት አልተሳካም።	በRTL የማብራሪያ ሂደት ላይ ስህተት። የስህተት መልዕክቱ ከኮንሶሉ ላይ ሊታይ ይችላል።

Example
set_top_level {top}
set_top_level -lib hdl ከላይ
9.1.6 read_sdc (ጥያቄ ይጠይቁ)
መግለጫ
SDC አንብብ file ወደ ክፍሎች የውሂብ ጎታ ውስጥ.
read_sdc -አካልfileስም>
ክርክሮች

መለኪያ	ዓይነት	መግለጫ
- አካል	—	ገደቦች ስናገኝ ይህ የ read_sdc ትዕዛዝ የግዴታ ባንዲራ ነው።
fileስም	ሕብረቁምፊ	ወደ SDC የሚወስደው መንገድ file.

የመመለሻ አይነት	መግለጫ
0	ትዕዛዝ ተሳክቶለታል።
1	ትእዛዝ አልተሳካም። ስህተት አለ። በኮንሶል ውስጥ የስህተት መልዕክቱን መከታተል ይችላሉ።

የስህተት ዝርዝር

የስህተት ኮድ	የስህተት መልእክት	መግለጫ
ኢአርአር0023	አስፈላጊ መለኪያ file ስም ጠፍቷል።	የግዴታ አማራጭ file ስም አልተገለጸም።
ኢአርአር0000	ኤስ.ዲ.ሲ file <file_መንገድ> አይነበብም።	የተገለጸው SDC file የማንበብ ፈቃዶች የሉትም።
ኢአርአር0001	መክፈት አልተቻለምfile_መንገድ> file.	ኤስ.ዲ.ሲ file የለም። መንገዱ መታረም አለበት።
ኢአርአር0008	ውስጥ የስብ_አካል ትእዛዝ ይጎድላልfile_መንገድ> file	የ SDC የተወሰነ አካል file ክፍሉን አይገልጽም.

የስህተት ኮድ	የስህተት መልእክት	መግለጫ
ኢአርአር0009	<List of errors from sdc file>	ኤስ.ዲ.ሲ file የተሳሳቱ የ sdc ትዕዛዞችን ይዟል። ለ exampሌ፣ በ set_multicycle_path constraint ላይ ስህተት ሲኖር፡ read_sdc የሚለውን ትዕዛዝ በማስፈጸም ላይ ሳለ ስህተትfile_መንገድ> fileበትእዛዝ set_multicycle_path ላይ ስህተት፡ ያልታወቀ መለኪያ [get_cells {reg_a}]።

Example
read_sdc -component {./component/work/ccc0/ccc0_0/ccc0_ccc0_0_PF_CCC.sdc}
9.1.7 read_ndc (ጥያቄ ይጠይቁ)
መግለጫ
NDC አንብብ file ወደ ክፍሎች የውሂብ ጎታ ውስጥ.
read_ndc -አካልfileስም>
ክርክሮች

መለኪያ	ዓይነት	መግለጫ
- አካል	—	ገደቦች በምናገኝበት ጊዜ ይህ ለ read_ndc ትዕዛዝ የግዴታ ባንዲራ ነው።
fileስም	ሕብረቁምፊ	ወደ NDC የሚወስደው መንገድ file.

የመመለሻ አይነት	መግለጫ
0	ትዕዛዝ ተሳክቶለታል።
1	ትእዛዝ አልተሳካም። ስህተት አለ። በኮንሶል ውስጥ የስህተት መልዕክቱን መከታተል ይችላሉ።

የስህተት ዝርዝር

የስህተት ኮድ	የስህተት መልእክት	መግለጫ
ኢአርአር0001	መክፈት አልተቻለምfile_መንገድ> file	ኤን.ዲ.ሲ file የለም። መንገዱ መታረም አለበት።
ኢአርአር0023	የሚያስፈልግ መለኪያ—AtclParamO_ ጠፍቷል።	የግዴታ አማራጭ fileስም አልተገለጸም።
ኢአርአር0023	የሚፈለገው መለኪያ-አካል ይጎድላል።	የአካላት ምርጫ የግዴታ ነው እና መገለጽ አለበት።
ኢአርአር0000	ኤን.ዲ.ሲ file 'file_መንገድ> አይነበብም።	የተገለጸው NDC file የማንበብ ፈቃዶች የሉትም።

Example
read_ndc -አካል {አካል/ስራ/ccc1/ccc1_0/ccc_comp.ndc}
9.1.8 የመነጩ_ገደቦች (ጥያቄ ይጠይቁ)
መግለጫ
ፈጣን አካል SDC fileበንድፍ ደረጃ የውሂብ ጎታ ውስጥ ያስገባል.
ገደቦች_የመጡ
ክርክሮች

የመመለሻ አይነት	መግለጫ
0	ትዕዛዝ ተሳክቶለታል።
1	ትእዛዝ አልተሳካም። ስህተት አለ። በኮንሶል ውስጥ የስህተት መልዕክቱን መከታተል ይችላሉ።

የስህተት ዝርዝር

የስህተት ኮድ	የስህተት መልእክት	መግለጫ
ኢአርአር0013	ከፍተኛ ደረጃ አልተገለጸም።	ይህ ማለት የከፍተኛ ደረጃ ሞጁል ወይም አካል አልተገለጸም ማለት ነው። ይህን ጥሪ ለማስተካከል፣ ያውጡት የከፍተኛ_ደረጃ ትእዛዝን ከማስተላለፍ_ገደቦች ትእዛዝ በፊት አዘጋጅ።

Example
ገደቦች_የመጡ
9.1.9 write_sdc (ጥያቄ ጠይቅ)
መግለጫ
ገደብ ይጽፋል file በኤስዲሲ ቅርጸት.
ጻፍ_sdcfileስም>
ክርክሮች

መለኪያ	ዓይነት	መግለጫ
<fileስም>	ሕብረቁምፊ	ወደ SDC የሚወስደው መንገድ file የሚፈጠር ይሆናል። ይህ የግዴታ አማራጭ ነው. ከሆነ file አለ፣ ይተካል።

የመመለሻ አይነት	መግለጫ
0	ትዕዛዝ ተሳክቶለታል።
1	ትእዛዝ አልተሳካም። ስህተት አለ። በኮንሶል ውስጥ የስህተት መልዕክቱን መከታተል ይችላሉ።

የስህተት ዝርዝር

የስህተት ኮድ	የስህተት መልእክት	መግለጫ
ኢአርአር0003	መክፈት አልተቻለምfile መንገድ> file.	File መንገድ ትክክል አይደለም. የወላጅ ማውጫዎች መኖራቸውን ያረጋግጡ።
ኢአርአር0002	ኤስ.ዲ.ሲ file 'file መንገድ > አይጻፍም።	የተገለጸው SDC file የመጻፍ ፍቃድ የለውም.
ኢአርአር0023	አስፈላጊ መለኪያ file ስም ጠፍቷል።	ኤስ.ዲ.ሲ file መንገድ የግዴታ አማራጭ ነው እና መገለጽ አለበት።

Example
ጻፍ_sdc "derived.sdc"
9.1.10 write_pdc (ጥያቄ ጠይቅ)
መግለጫ
አካላዊ ገደቦችን ይጽፋል (መገደብ ብቻ)።
ጻፍ_pdcfileስም>
ክርክሮች

መለኪያ	ዓይነት	መግለጫ
<fileስም>	ሕብረቁምፊ	ወደ ፒዲሲ የሚወስደው መንገድ file የሚፈጠር ይሆናል። ይህ የግዴታ አማራጭ ነው. ከሆነ file መንገዱ አለ ፣ ይፃፋል።

የመመለሻ አይነት	መግለጫ
0	ትዕዛዝ ተሳክቶለታል።
1	ትእዛዝ አልተሳካም። ስህተት አለ። በኮንሶል ውስጥ የስህተት መልዕክቱን መከታተል ይችላሉ።

የስህተት ዝርዝር

የስህተት ኮድ	የስህተት መልዕክቶች	መግለጫ
ኢአርአር0003	መክፈት አልተቻለምfile መንገድ> file	የ file መንገድ ትክክል አይደለም. የወላጅ ማውጫዎች መኖራቸውን ያረጋግጡ።
ኢአርአር0002	ፒዲሲ file 'file ዱካ> መፃፍ አይቻልም።	የተገለጸው PDC file የመጻፍ ፍቃድ የለውም.
ኢአርአር0023	አስፈላጊ መለኪያ file ስም ጠፍቷል	ፒ.ዲ.ሲ file መንገድ የግዴታ አማራጭ ነው እና መገለጽ አለበት።

Example
ጻፍ_pdc "የተወሰደ.pdc"
9.1.11 ጻፍ_ndc (ጥያቄ ጠይቅ)
መግለጫ
የኤንዲሲ ገደቦችን ወደ ሀ file.
ጻፍ_ndcfileስም>
ክርክሮች

መለኪያ	ዓይነት	መግለጫ
fileስም	ሕብረቁምፊ	ወደ NDC የሚወስደው መንገድ file የሚፈጠር ይሆናል። ይህ የግዴታ አማራጭ ነው. ከሆነ file አለ፣ ይተካል።

የመመለሻ አይነት	መግለጫ
0	ትዕዛዝ ተሳክቶለታል።
1	ትእዛዝ አልተሳካም። ስህተት አለ። በኮንሶል ውስጥ የስህተት መልዕክቱን መከታተል ይችላሉ።

የስህተት ዝርዝር

የስህተት ኮድ	የስህተት መልዕክቶች	መግለጫ
ኢአርአር0003	መክፈት አልተቻለምfile_መንገድ> file.	File መንገድ ትክክል አይደለም. የወላጅ ማውጫዎች የሉም።
ኢአርአር0002	ኤን.ዲ.ሲ file 'file_መንገድ>' መጻፍ አይቻልም።	የተገለጸው NDC file የመጻፍ ፍቃድ የለውም.
ኢአርአር0023	የሚያስፈልግ መለኪያ _AtclParamO_ ይጎድላል።	ኤን.ዲ.ሲ file መንገድ የግዴታ አማራጭ ነው እና መገለጽ አለበት።

Example
ጻፍ_ndc "derived.ndc"
9.1.12 add_include_path (ጥያቄ ጠይቅ)
መግለጫ
የመፈለጊያ መንገድን ያካትታል fileRTL ን ሲያነቡ files.
ዱካ_ጨምሮ
ክርክሮች

መለኪያ	ዓይነት	መግለጫ
ማውጫ	ሕብረቁምፊ	የመፈለጊያ መንገድን ያካትታል fileRTL ን ሲያነቡ fileኤስ. ይህ አማራጭ የግዴታ ነው.

የመመለሻ አይነት	መግለጫ
0	ትዕዛዝ ተሳክቶለታል።

የመመለሻ አይነት	መግለጫ
1	ትእዛዝ አልተሳካም። ስህተት አለ። በኮንሶል ውስጥ የስህተት መልዕክቱን መከታተል ይችላሉ።

የስህተት ዝርዝር

የስህተት ኮድ	የስህተት መልእክት	መግለጫ
ኢአርአር0023	የሚፈለገው መለኪያ ዱካ ይጎድላል።	የማውጫ ምርጫው የግዴታ ነው እና መሰጠት አለበት።

ማስታወሻ፡ ከሆነ የማውጫ መንገዱ ትክክል አይደለም፣ ከዚያ add_include_path ያለ ስህተት ይተላለፋል።
ሆኖም የread_verilog/read_vhd ትዕዛዞች በ Verific ተንታኝ ምክንያት አይሳኩም።
Example
add_include_path አካል/ስራ/COREABC0/COREABC0_0/rtl/vlog/ኮር

የክለሳ ታሪክ (ጥያቄ ጠይቅ)

የክለሳ ታሪክ በሰነዱ ውስጥ የተተገበሩ ለውጦችን ይገልጻል። በጣም ወቅታዊ ከሆነው ህትመት ጀምሮ ለውጦቹ በክለሳ ተዘርዝረዋል።

ክለሳ	ቀን	መግለጫ
F	08/2024	በዚህ ክለሳ ውስጥ የሚከተሉት ለውጦች ተደርገዋል። • የተሻሻለው ክፍል አባሪ ለ - የማስመሰል ቤተ-መጻሕፍትን ወደ ማስመሰል አካባቢ ማስመጣት።
E	08/2024	በዚህ ክለሳ ውስጥ የሚከተሉት ለውጦች ተደርገዋል። • የዘመነ ክፍል አልፏልview. • የዘመነ ክፍል ከኤስዲሲ የተገኘ File. • የተሻሻለው ክፍል አባሪ ለ - የማስመሰል ቤተ-መጻሕፍትን ወደ ማስመሰል አካባቢ ማስመጣት።
D	02/2024	ይህ ሰነድ በLiboro 2024.1 SoC Design Suite ከ v2023.2 ለውጦች ሳይደረግ ተለቋል። የዘመነ ክፍል ከderive_constraints መገልገያ ጋር በመስራት ላይ
C	08/2023	ይህ ሰነድ በLiboro 2023.2 SoC Design Suite ከ v2023.1 ለውጦች ሳይደረግ ተለቋል።
B	04/2023	ይህ ሰነድ በLiboro 2023.1 SoC Design Suite ከ v2022.3 ለውጦች ሳይደረግ ተለቋል።
A	12/2022	የመጀመሪያ ክለሳ.

የማይክሮቺፕ FPGA ድጋፍ
የማይክሮ ቺፕ FPGA ምርቶች ቡድን የደንበኛ አገልግሎትን፣ የደንበኛ ቴክኒካል ድጋፍ ማእከልን ጨምሮ ምርቶቹን በተለያዩ የድጋፍ አገልግሎቶች ይደግፋል። webጣቢያ, እና ዓለም አቀፍ የሽያጭ ቢሮዎች.
ደንበኞቻቸው ድጋፉን ከማግኘታቸው በፊት የማይክሮ ቺፕ ኦንላይን መርጃዎችን እንዲጎበኙ ይመከራሉ ምክንያቱም ጥያቄዎቻቸው ቀድሞውኑ ምላሽ አግኝተዋል።
የቴክኒክ ድጋፍ ማእከልን በ webጣቢያ በ www.microchip.com/support. የFPGA መሣሪያ ክፍል ቁጥርን ይጥቀሱ፣ ተገቢውን የጉዳይ ምድብ ይምረጡ እና የሰቀላ ንድፍ files የቴክኒክ ድጋፍ ጉዳይ ሲፈጥሩ.
እንደ የምርት ዋጋ አሰጣጥ፣ የምርት ማሻሻያ፣ የዝማኔ መረጃ፣ የትዕዛዝ ሁኔታ እና ፍቃድ ላሉ ቴክኒካዊ ያልሆኑ የምርት ድጋፍ የደንበኛ አገልግሎትን ያግኙ።

• ከሰሜን አሜሪካ 800.262.1060 ይደውሉ
• ከተቀረው አለም 650.318.4460 ይደውሉ
• ፋክስ, ከየትኛውም የዓለም ክፍል, 650.318.8044

የማይክሮ ቺፕ መረጃ
ማይክሮ ቺፕ Webጣቢያ
ማይክሮቺፕ በእኛ በኩል የመስመር ላይ ድጋፍ ይሰጣል webጣቢያ በ www.microchip.com/. ይህ webጣቢያ ለመሥራት ያገለግላል files እና መረጃ ለደንበኞች በቀላሉ ይገኛል። አንዳንድ የሚገኙት ይዘቶች የሚከተሉትን ያካትታሉ:

• የምርት ድጋፍ - የውሂብ ሉሆች እና ኢራታ፣ የመተግበሪያ ማስታወሻዎች እና ዎችampፕሮግራሞች፣ የንድፍ ምንጮች፣ የተጠቃሚ መመሪያዎች እና የሃርድዌር ድጋፍ ሰነዶች፣ የቅርብ ጊዜ ሶፍትዌሮች የተለቀቁ እና በማህደር የተቀመጡ ሶፍትዌሮች
• አጠቃላይ የቴክኒክ ድጋፍ - ተዘውትረው የሚጠየቁ ጥያቄዎች (ተደጋጋሚ ጥያቄዎች)፣ የቴክኒክ ድጋፍ ጥያቄዎች፣ የመስመር ላይ የውይይት ቡድኖች፣ የማይክሮ ቺፕ ዲዛይን አጋር ፕሮግራም አባል ዝርዝር
• የማይክሮ ቺፕ ንግድ - የምርት መራጭ እና ማዘዣ መመሪያዎች ፣ የቅርብ ጊዜ የማይክሮቺፕ ጋዜጣዊ መግለጫዎች ፣ ሴሚናሮች እና ዝግጅቶች ዝርዝር ፣ የማይክሮ ቺፕ ሽያጭ ቢሮዎች ፣ አከፋፋዮች እና የፋብሪካ ተወካዮች

የምርት ለውጥ የማሳወቂያ አገልግሎት
የማይክሮ ቺፕ የምርት ለውጥ ማሳወቂያ አገልግሎት ደንበኞች በማይክሮ ቺፕ ምርቶች ላይ ወቅታዊ እንዲሆኑ ያግዛል። ከተጠቀሰው የምርት ቤተሰብ ወይም የፍላጎት መሳሪያ ጋር የተያያዙ ለውጦች፣ ዝማኔዎች፣ ክለሳዎች ወይም ስህተቶች ባሉ ጊዜ ተመዝጋቢዎች የኢሜይል ማሳወቂያ ይደርሳቸዋል። ለመመዝገብ ወደ ይሂዱ www.microchip.com/pcn እና የምዝገባ መመሪያዎችን ይከተሉ.

የደንበኛ ድጋፍ
የማይክሮ ቺፕ ምርቶች ተጠቃሚዎች በብዙ ቻናሎች እርዳታ ሊያገኙ ይችላሉ፡-

• አከፋፋይ ወይም ተወካይ
• የአካባቢ የሽያጭ ቢሮ
• የተከተተ መፍትሄዎች መሐንዲስ (ESE)
• የቴክኒክ ድጋፍ

ለድጋፍ ደንበኞች አከፋፋዩን፣ ተወካዮቻቸውን ወይም ኢኤስኢን ማነጋገር አለባቸው። ደንበኞችን ለመርዳት የአካባቢ የሽያጭ ቢሮዎችም አሉ። የሽያጭ ቢሮዎች እና ቦታዎች ዝርዝር በዚህ ሰነድ ውስጥ ተካትቷል. የቴክኒክ ድጋፍ የሚገኘው በ webጣቢያ በ: www.microchip.com/support
የማይክሮ ቺፕ መሳሪያዎች ኮድ ጥበቃ ባህሪ
በማይክሮ ቺፕ ምርቶች ላይ ያለውን የኮድ ጥበቃ ባህሪ የሚከተሉትን ዝርዝሮች ልብ ይበሉ።

• የማይክሮ ቺፕ ምርቶች በየራሳቸው የማይክሮ ቺፕ ዳታ ሉህ ውስጥ ያሉትን ዝርዝሮች ያሟላሉ።
• ማይክሮቺፕ የምርቶቹ ቤተሰቡ በታሰበው መንገድ፣ በአሰራር መግለጫዎች እና በተለመዱ ሁኔታዎች ውስጥ ሲጠቀሙ ደህንነቱ የተጠበቀ እንደሆነ ያምናል።
• የማይክሮ ቺፕ እሴቶችን እና የአእምሯዊ ንብረት መብቶቹን በከፍተኛ ሁኔታ ይጠብቃል። የማይክሮ ቺፕ ምርት ኮድ ጥበቃ ባህሪያትን ለመጣስ መሞከር በጥብቅ የተከለከለ ነው እና የዲጂታል ሚሌኒየም የቅጂ መብት ህግን ሊጥስ ይችላል።
• ማይክሮቺፕም ሆነ ሌላ ማንኛውም ሴሚኮንዳክተር አምራች የኮዱን ደህንነት ዋስትና ሊሰጥ አይችልም። ኮድ ጥበቃ ማለት ምርቱ "የማይሰበር" መሆኑን ዋስትና እንሰጣለን ማለት አይደለም. የኮድ ጥበቃ በየጊዜው እያደገ ነው. ማይክሮቺፕ የምርቶቻችንን የኮድ ጥበቃ ባህሪያት በቀጣይነት ለማሻሻል ቁርጠኛ ነው።

የህግ ማስታወቂያ
ይህ ህትመት እና እዚህ ያለው መረጃ የማይክሮ ቺፕ ምርቶችን ለመንደፍ፣ ለመፈተሽ እና ከማመልከቻዎ ጋር ለማዋሃድ ጨምሮ በማይክሮ ቺፕ ምርቶች ብቻ ጥቅም ላይ ሊውል ይችላል። ይህንን መረጃ በማንኛውም ሌላ መንገድ መጠቀም እነዚህን ውሎች ይጥሳል። የመሳሪያ አፕሊኬሽኖችን በተመለከተ መረጃ የሚቀርበው ለእርስዎ ምቾት ብቻ ነው እና በዝማኔዎች ሊተካ ይችላል። ማመልከቻዎ ከእርስዎ መስፈርቶች ጋር መገናኘቱን ማረጋገጥ የእርስዎ ኃላፊነት ነው። ለተጨማሪ ድጋፍ በአካባቢዎ የሚገኘውን የማይክሮ ቺፕ ሽያጭ ቢሮ ያነጋግሩ ወይም ተጨማሪ ድጋፍ በ ላይ ያግኙ www.microchip.com/en-us/support/design-help/client-support-services.
ይህ መረጃ በማይክሮቺፕ “እንደሆነ” ነው የቀረበው። ሚክሮቺፕ የማንኛውም አይነት ውክልና ወይም ዋስትና አይሰጥም ፣መግለጽም ሆነ በተዘዋዋሪ ፣በፅሁፍም ሆነ በቃል ፣በህግ ወይም በሌላ መልኩ ፣ከመረጃው ጋር የተዛመደ ነገር ግን ለማንኛቸውም የተዘበራረቀ ፣የማይሰራ መረጃ ፣የማይታወቅ መረጃ ከሁኔታው፣ ከጥራት ወይም ከአፈፃፀሙ ጋር የተያያዘ። በማናቸውም ክስተት ውስጥ ማይክሮ ቺፕ ተጠያቂ አይሆንም ለማንኛውም ቀጥተኛ፣ ልዩ፣ ለቅጣት፣ ለአጋጣሚ፣ ወይም ለሚያስከትለው ኪሳራ፣ ጉዳት፣ ወጪ፣ ወይም ወጪ፣ ለመረጃው ወይም ለደረሰበት ጉዳት፣ ሊቻል ወይም ጉዳቱ ሊገመት የሚችል ነው። በህግ እስከተፈቀደው መጠን ድረስ፣ ከመረጃው ወይም ከአጠቃቀሙ ጋር በተገናኘ በማንኛውም መንገድ በሁሉም የይገባኛል ጥያቄዎች ላይ የማይክሮቺፕ አጠቃላይ ተጠያቂነት ከክፍያው መጠን አይበልጥም ፣ ካለ ፣ እርስዎ በቀጥታ እንደከፈሉ ለማስታወቅ።
የማይክሮ ቺፕ መሳሪያዎችን በህይወት ድጋፍ እና/ወይም በደህንነት አፕሊኬሽኖች ውስጥ መጠቀም ሙሉ በሙሉ በገዢው አደጋ ላይ ነው፣ እና ገዥው ምንም ጉዳት የሌለውን ማይክሮ ችፕን ለመከላከል፣ ለማካካስ እና በእንደዚህ አይነት አጠቃቀም ምክንያት ከሚመጡ ማናቸውም ጉዳቶች፣ አልባሳት፣ ልብሶች ወይም ወጪዎች ለመጠበቅ ይስማማል። በሌላ መልኩ ካልተገለጸ በስተቀር በማንኛውም የማይክሮ ቺፕ የአእምሮአዊ ንብረት መብቶች ስር ምንም አይነት ፍቃድ በተዘዋዋሪም ሆነ በሌላ መንገድ አይተላለፍም።
የንግድ ምልክቶች
የማይክሮ ቺፕ ስም እና አርማ፣ የማይክሮቺፕ አርማ፣ Adaptec፣ AVR፣ AVR አርማ፣ AVR Freaks፣ BesTime፣ BitCloud፣ CryptoMemory፣ CryptoRF፣ dsPIC፣ flexPWR፣ HELDO፣ IGLOO፣ JukeBlox፣ KeeLoq፣ Kleer፣ LANCheck፣ LinkMD፣maXSTYPE MediaLB፣ megaAVR፣ Microsemi፣ Microsemi logo፣ MOST፣ MOST አርማ፣ MPLAB፣ OptoLyzer፣ PIC፣ picoPower፣ PICSTART፣ PIC32 አርማ፣ PolarFire፣ Prochip Designer፣ QTouch፣ SAM-BA፣ Segenuity፣ SpyNIC፣ SST፣ SST Logo፣ SuperFlash፣ Symmetric ፣ SyncServer፣ Tachyon፣ TimeSource፣ tinyAVR፣ UNI/O፣ Vectron እና XMEGA በአሜሪካ እና በሌሎች አገሮች ውስጥ የተካተቱ የማይክሮ ቺፕ ቴክኖሎጂ የንግድ ምልክቶች ናቸው።
AgileSwitch፣ ClockWorks፣ The Embedded Control Solutions Company፣ EtherSynch፣ Flashtec፣ Hyper Speed ​​Control፣ HyperLight Load፣ Libero፣ MotorBench፣ mTouch፣ Powermite 3፣ Precision Edge፣ ProASIC፣ ProASIC Plus፣ ProASIC Plus አርማ፣ ጸጥ-ሽቦ፣ ስማርትFusion፣ SyncWorld TimeCesium፣ TimeHub፣ TimePictra፣ TimeProvider እና ZL በአሜሪካ ውስጥ የተካተቱ የማይክሮ ቺፕ ቴክኖሎጂ የንግድ ምልክቶች ናቸው።
አጎራባች ቁልፍ ማፈን፣ AKS፣ አናሎግ-ለዲጂታል ዘመን፣ Any Capacitor፣ AnyIn፣ AnyOut፣ Augmented Switching፣ BlueSky፣ BodyCom፣ Clockstudio፣ CodeGuard፣ CryptoAuthentication፣ CryptoAutomotive፣ CryptoCompanion፣ CryptoController፣ dsPICDEM፣ dsPImic አማካኝ ገቢር፣ dsPICDEM አማካኝ ገቢ , DAM, ECAN, Espresso T1S, EtherGREEN, EyeOpen, GridTime, IdealBridge, IGAT, In-Circuit Serial Programming, ICSP, INICnet, Intelligent Paralleling, IntelliMOS, Inter-Chip Connectivity, JitterBlocker, Knob-on-Display, MarginCryLink, ከፍተኛView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB የተረጋገጠ አርማ, MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, ሁሉን አዋቂ ኮድ ትውልድ, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS 7, PowerSmart, PureSilicon , QMatrix፣ REAL ICE፣ Ripple Blocker፣ RTAX፣ RTG4፣ SAM-ICE፣ Serial Quad I/O፣ simpleMAP፣ SimpliPHY፣ SmartBuffer፣ SmartHLS፣ SMART-IS፣ storClad፣ SQI፣ SuperSwitcher፣ SuperSwitcher II፣ Switchtec፣ SynchroPHY፣ ጠቅላላ ጽናት የታመነ ጊዜ፣ TSHARC፣ Turing፣ USBCheck፣ VariSense፣ VectorBlox፣ VeriPHY፣ Viewስፓን፣ ዋይፐር ሎክ፣ XpressConnect እና ZENA በአሜሪካ እና በሌሎች አገሮች ውስጥ የተቀናጀ የማይክሮ ቺፕ ቴክኖሎጂ የንግድ ምልክቶች ናቸው።
SQTP የማይክሮ ቺፕ ቴክኖሎጂ በአሜሪካ ውስጥ የተቀናጀ የአገልግሎት ምልክት ነው።
የ Adaptec አርማ፣ የፍላጎት ድግግሞሽ፣ የሲሊኮን ማከማቻ ቴክኖሎጂ እና ሲምኮም በሌሎች አገሮች የማይክሮ ቺፕ ቴክኖሎጂ Inc. የንግድ ምልክቶች ናቸው።
GestIC በሌሎች አገሮች ውስጥ የማይክሮቺፕ ቴክኖሎጂ ኢንክ.
በዚህ ውስጥ የተጠቀሱት ሁሉም ሌሎች የንግድ ምልክቶች የየድርጅታቸው ንብረት ናቸው።
እ.ኤ.አ. በ2024፣ የማይክሮ ቺፕ ቴክኖሎጂ ኢንኮርትሬትድ እና ተባባሪዎቹ። ሁሉም መብቶች የተጠበቁ ናቸው።
ISBN: 978-1-6683-0183-8
የጥራት አስተዳደር ስርዓት
የማይክሮ ቺፕ የጥራት አስተዳደር ስርዓቶችን በተመለከተ መረጃ ለማግኘት እባክዎን ይጎብኙ www.microchip.com/quality.
ዓለም አቀፍ ሽያጭ እና አገልግሎት

አሜሪካ	እስያ/ፓሲፊክ	እስያ/ፓሲፊክ	አውሮፓ
የኮርፖሬት ቢሮ 2355 ምዕራብ Chandler Blvd. Chandler, AZ 85224-6199 ስልክ፡- 480-792-7200 ፋክስ፡ 480-792-7277 የቴክኒክ ድጋፍ; www.microchip.com/support Web አድራሻ፡- www.microchip.com አትላንታ ዱሉዝ፣ ጂኤ ስልክ፡- 678-957-9614 ፋክስ፡ 678-957-1455 ኦስቲን ፣ ቲኤክስ ስልክ፡- 512-257-3370 ቦስተን ዌስትቦሮ፣ ኤም.ኤ ስልክ፡- 774-760-0087 ፋክስ፡ 774-760-0088 ቺካጎ ኢታስካ፣ IL ስልክ፡- 630-285-0071 ፋክስ፡ 630-285-0075 ዳላስ Addison, TX ስልክ፡- 972-818-7423 ፋክስ፡ 972-818-2924 ዲትሮይት ኖቪ፣ ኤም.አይ ስልክ፡- 248-848-4000 ሂዩስተን ፣ ቲኤክስ ስልክ፡- 281-894-5983 ኢንዲያናፖሊስ ኖብልስቪል ፣ ኢን ስልክ፡- 317-773-8323 ፋክስ፡ 317-773-5453 ስልክ፡- 317-536-2380 ሎስ አንጀለስ ተልዕኮ Viejo, CA ስልክ፡- 949-462-9523 ፋክስ፡ 949-462-9608 ስልክ፡- 951-273-7800 ራሌይ ፣ ኤንሲ ስልክ፡- 919-844-7510 ኒው ዮርክ፣ ኒው ዮርክ ስልክ፡- 631-435-6000 ሳን ሆሴ፣ ካሊፎርኒያ ስልክ፡- 408-735-9110 ስልክ፡- 408-436-4270 ካናዳ - ቶሮንቶ ስልክ፡- 905-695-1980 ፋክስ፡ 905-695-2078	አውስትራሊያ - ሲድኒ ስልክ፡ 61-2-9868-6733 ቻይና - ቤጂንግ ስልክ፡ 86-10-8569-7000 ቻይና - ቼንግዱ ስልክ፡ 86-28-8665-5511 ቻይና - ቾንግኪንግ ስልክ፡ 86-23-8980-9588 ቻይና - ዶንግጓን ስልክ፡ 86-769-8702-9880 ቻይና - ጓንግዙ ስልክ፡ 86-20-8755-8029 ቻይና - ሃንግዙ ስልክ፡ 86-571-8792-8115 ቻይና - ሆንግ ኮንግ SAR ስልክ፡ 852-2943-5100 ቻይና - ናንጂንግ ስልክ፡ 86-25-8473-2460 ቻይና - Qingdao ስልክ፡ 86-532-8502-7355 ቻይና - ሻንጋይ ስልክ፡ 86-21-3326-8000 ቻይና - ሼንያንግ ስልክ፡ 86-24-2334-2829 ቻይና - ሼንዘን ስልክ፡ 86-755-8864-2200 ቻይና - ሱዙ ስልክ፡ 86-186-6233-1526 ቻይና - Wuhan ስልክ፡ 86-27-5980-5300 ቻይና - ዢያን ስልክ፡ 86-29-8833-7252 ቻይና - Xiamen ስልክ፡ 86-592-2388138 ቻይና - ዙሃይ ስልክ፡ 86-756-3210040	ህንድ - ባንጋሎር ስልክ፡ 91-80-3090-4444 ህንድ - ኒው ዴሊ ስልክ፡ 91-11-4160-8631 ህንድ - ፓን ስልክ፡ 91-20-4121-0141 ጃፓን - ኦሳካ ስልክ፡ 81-6-6152-7160 ጃፓን - ቶኪዮ ስልክ፡ 81-3-6880- 3770 ኮሪያ - ዴጉ ስልክ፡ 82-53-744-4301 ኮሪያ - ሴኡል ስልክ፡ 82-2-554-7200 ማሌዥያ - ኩዋላ ላምፑር ስልክ፡ 60-3-7651-7906 ማሌዥያ - ፔንንግ ስልክ፡ 60-4-227-8870 ፊሊፒንስ - ማኒላ ስልክ፡ 63-2-634-9065 ስንጋፖር ስልክ፡ 65-6334-8870 ታይዋን - Hsin Chu ስልክ፡ 886-3-577-8366 ታይዋን - Kaohsiung ስልክ፡ 886-7-213-7830 ታይዋን - ታይፔ ስልክ፡ 886-2-2508-8600 ታይላንድ - ባንኮክ ስልክ፡ 66-2-694-1351 ቬትናም - ሆ ቺ ሚን ስልክ፡ 84-28-5448-2100	ኦስትሪያ - ዌልስ ስልክ፡ 43-7242-2244-39 ፋክስ፡ 43-7242-2244-393 ዴንማርክ - ኮፐንሃገን ስልክ፡ 45-4485-5910 ፋክስ፡ 45-4485-2829 ፊንላንድ - ኢፖ ስልክ፡ 358-9-4520-820 ፈረንሳይ - ፓሪስ Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 ጀርመን - Garching ስልክ፡ 49-8931-9700 ጀርመን - ሀን ስልክ፡ 49-2129-3766400 ጀርመን - Heilbronn ስልክ፡ 49-7131-72400 ጀርመን - Karlsruhe ስልክ፡ 49-721-625370 ጀርመን - ሙኒክ Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 ጀርመን - Rosenheim ስልክ፡ 49-8031-354-560 እስራኤል - ሆድ ሃሻሮን ስልክ፡ 972-9-775-5100 ጣሊያን - ሚላን ስልክ፡ 39-0331-742611 ፋክስ፡ 39-0331-466781 ጣሊያን - ፓዶቫ ስልክ፡ 39-049-7625286 ኔዘርላንድስ - Drunen ስልክ፡ 31-416-690399 ፋክስ፡ 31-416-690340 ኖርዌይ - ትሮንደሄም ስልክ፡ 47-72884388 ፖላንድ - ዋርሶ ስልክ፡ 48-22-3325737 ሮማኒያ - ቡካሬስት Tel: 40-21-407-87-50 ስፔን - ማድሪድ Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 ስዊድን - ጎተንበርግ Tel: 46-31-704-60-40 ስዊድን - ስቶክሆልም ስልክ፡ 46-8-5090-4654 ዩኬ - ዎኪንግሃም ስልክ፡ 44-118-921-5800 ፋክስ፡ 44-118-921-5820

ሰነዶች / መርጃዎች

MICROCHIP DS00004807F PolarFire ቤተሰብ FPGA ብጁ ፍሰት [pdf] የተጠቃሚ መመሪያ DS00004807F PolarFire ቤተሰብ FPGA ብጁ ፍሰት፣ DS00004807F፣ PolarFire ቤተሰብ FPGA ብጁ ፍሰት፣ የቤተሰብ FPGA ብጁ ፍሰት፣ ብጁ ፍሰት፣ ፍሰት

ዋቢዎች

• የተጠቃሚ መመሪያ