PolarFire Family FPGA Custom Flow მომხმარებლის სახელმძღვანელო
Libero SoC v2024.2

შესავალი (დასვით შეკითხვა)

Libero-ს ჩიპზე დაფუძნებული სისტემა (SoC) პროგრამული უზრუნველყოფა უზრუნველყოფს სრულად ინტეგრირებულ პროგრამირებადი კარიბჭის მასივის (FPGA) დიზაინის გარემოს. თუმცა, ზოგიერთ მომხმარებელს შეიძლება სურდეს Libero-ს SoC გარემოს გარეთ მესამე მხარის სინთეზისა და სიმულაციის ინსტრუმენტების გამოყენება. Libero-ს ინტეგრირება ახლა შესაძლებელია FPGA დიზაინის გარემოში. რეკომენდებულია Libero SoC-ის გამოყენება FPGA დიზაინის მთელი ნაკადის სამართავად.
ეს მომხმარებლის სახელმძღვანელო აღწერს PolarFire-ისა და PolarFire SoC Family მოწყობილობების მორგებულ ნაკადს, რომელიც წარმოადგენს Libero-ს FPGA დიზაინის უფრო დიდი ნაკადის ნაწილად ინტეგრირების პროცესს. მხარდაჭერილი მოწყობილობების ოჯახები® შემდეგ ცხრილში ჩამოთვლილია მოწყობილობების ოჯახები, რომლებსაც Libero SoC უჭერს მხარს. თუმცა, ამ სახელმძღვანელოში მოცემული ინფორმაციის ნაწილი შეიძლება მხოლოდ მოწყობილობების კონკრეტულ ოჯახს ეხებოდეს. ამ შემთხვევაში, ასეთი ინფორმაცია მკაფიოდ არის მითითებული.
ცხრილი 1. მოწყობილობების ოჯახები მხარდაჭერილი Libero SoC-ით

მოწყობილობის ოჯახი	აღწერა
PolarFire®	PolarFire FPGA-ები საშუალო სიმკვრივეზე უზრუნველყოფენ ინდუსტრიაში ყველაზე დაბალ სიმძლავრეს, განსაკუთრებული უსაფრთხოებითა და საიმედოობით.
PolarFire SoC	PolarFire SoC არის პირველი SoC FPGA დეტერმინისტული, თანმიმდევრული RISC-V CPU კლასტერით და დეტერმინისტული L2 მეხსიერების ქვესისტემით, რომელიც უზრუნველყოფს Linux®-ისა და რეალურ დროში აპლიკაციების მუშაობას.

დასრულდაview (დასვით შეკითხვა)

მიუხედავად იმისა, რომ Libero SoC უზრუნველყოფს სრულად ინტეგრირებულ საბოლოო დიზაინის გარემოს SoC და FPGA დიზაინის შესამუშავებლად, ის ასევე უზრუნველყოფს მოქნილობას მესამე მხარის ინსტრუმენტებით აწარმოოს სინთეზი და სიმულაცია Libero SoC გარემოს გარეთ. თუმცა, დიზაინის ზოგიერთი ნაბიჯი უნდა დარჩეს Libero SoC გარემოში.
შემდეგი ცხრილი ჩამოთვლის ძირითად ნაბიჯებს FPGA დიზაინის ნაკადში და მიუთითებს საფეხურებზე, რომლებისთვისაც უნდა იქნას გამოყენებული Libero SoC.
ცხრილი 1-1. FPGA დიზაინის ნაკადი

დიზაინის ნაკადის ნაბიჯი	აუცილებლად გამოიყენეთ ლიბერო	აღწერა
დიზაინის ჩანაწერი: HDL	არა	თუ სასურველია, გამოიყენეთ მესამე მხარის HDL რედაქტორი/შემმოწმებელი ინსტრუმენტი Libero® SoC-ის გარეთ.
დიზაინის ჩანაწერი: კონფიგურატორები	დიახ	შექმენით პირველი Libero პროექტი IP კატალოგის ძირითადი კომპონენტების გენერირებისთვის.
PDC/SDC შეზღუდვების ავტომატური წარმოქმნა	არა	მიღებული შეზღუდვები საჭიროებს ყველა HDL-ს files და derive_constraints უტილიტა, როდესაც ის შესრულდება Libero SoC-ის გარეთ, როგორც ეს აღწერილია დანართ C-ში — Derive შეზღუდვები.
სიმულაცია	არა	თუ სასურველია, გამოიყენეთ მესამე მხარის ინსტრუმენტი Libero SoC-ის გარეთ. საჭიროებს წინასწარ შედგენილი სიმულაციური ბიბლიოთეკების ჩამოტვირთვას სამიზნე მოწყობილობისთვის, სამიზნე სიმულატორისთვის და სამიზნე Libero ვერსიისთვის, რომელიც გამოიყენება backend-ის განხორციელებისთვის.
სინთეზი	არა	თუ სასურველია, გამოიყენეთ მესამე მხარის ინსტრუმენტი Libero SoC-ის გარეთ.
დიზაინის იმპლემენტაცია: შეზღუდვების მართვა, ქსელური სიის კომპილაცია, განთავსება და მარშრუტიზაცია (იხილეთ ზემოთ)view)	დიახ	შექმენით მეორე Libero პროექტი backend-ის განხორციელებისთვის.
დრო და დენის გადამოწმება	დიახ	დარჩი ლიბეროს მეორე პროექტში.
დიზაინის ინიციალიზაციის მონაცემებისა და მეხსიერების კონფიგურაცია	დიახ	გამოიყენეთ ეს ინსტრუმენტი მოწყობილობაში სხვადასხვა ტიპის მეხსიერების და დიზაინის ინიციალიზაციის სამართავად. დარჩი მეორე პროექტში.
პროგრამირება File თაობა	დიახ	დარჩი მეორე პროექტში.

მნიშვნელოვანია: თქვენ აუცილებელია წინასწარ კომპილირებული ბიბლიოთეკების ჩამოტვირთვა, რომლებიც ხელმისაწვდომია წინასწარ კომპილირებული სიმულაციური ბიბლიოთეკები გვერდი მესამე მხარის სიმულატორის გამოსაყენებლად.
სუფთა Fabric FPGA ნაკადში, შეიყვანეთ თქვენი დიზაინი HDL-ის ან სქემატური ჩანაწერის გამოყენებით და პირდაპირ გადაეცით ის.
სინთეზის ხელსაწყოებისთვის. ნაკადი კვლავ მხარდაჭერილია. PolarFire-ს და PolarFire SoC FPGA-ებს მნიშვნელოვანი
საკუთრების მყარი IP ბლოკები, რომლებიც საჭიროებენ Libero SoC IP-დან კონფიგურაციის ბირთვების (SgCores) გამოყენებას.
კატალოგი. SoC ფუნქციონალურობის მქონე ნებისმიერი ბლოკისთვის საჭიროა სპეციალური დამუშავება:

• PolarFire
  – PF_UPROM
  – PF_სისტემის_სერვისები
  – PF_CCC
  – PF CLK DIV
  – PF_CRYPTO
  – PF_DRI
  – PF_INIT_MONITOR
  – PF_NGMUX
  – PF_OSC
  – ოპერატიული მეხსიერება (TPSRAM, DPSRAM, URAM)
  – PF_SRAM_AHBL_AXI
  – PF_XCVR_ERM
  – PF_XCVR_REF_CLK
  – PF_TX_PLL
  – PF_PCIE
  – PF_IO
  – PF_IOD_CDR
  – PF_IOD_CDR_CCC
  – PF_IOD_GENERIC_RX
  – PF_IOD_GENERIC_TX
  – PF_IOD_GENERIC_TX_CCC
  – PF_RGMII_TO_GMII
  – PF_IOD_OCTAL_DDR
  – PF_DDR3
  – PF_DDR4
  – PF_LPDDR3
  – PF_QDR
  – PF_CORESMARTBERT
  – PF_TAMPER
  – PF_TVS და ა.შ.

ზემოთ ჩამოთვლილი SgCores-ის გარდა, Libero SoC კატალოგში ხელმისაწვდომია მრავალი DirectCore რბილი IP მისამართი PolarFire და PolarFire SoC მოწყობილობების ოჯახებისთვის, რომლებიც იყენებენ FPGA fabric რესურსებს.
დიზაინის ჩანაწერისთვის, თუ იყენებთ რომელიმე წინა კომპონენტს, დიზაინის ჩანაწერის ნაწილისთვის (კომპონენტის კონფიგურაცია) უნდა გამოიყენოთ Libero SoC, მაგრამ დიზაინის ჩანაწერის დანარჩენი ნაწილის (HDL ჩანაწერი და ა.შ.) გაგრძელება Libero-ს გარეთ შეგიძლიათ. FPGA დიზაინის ნაკადის Libero-ს გარეთ სამართავად, მიჰყევით ამ სახელმძღვანელოს დანარჩენ ნაწილში მოცემულ ნაბიჯებს.
1.1 კომპონენტის სასიცოცხლო ციკლი (დასვით შეკითხვა)
შემდეგი ნაბიჯები აღწერს SoC კომპონენტის სასიცოცხლო ციკლს და იძლევა ინსტრუქციებს, თუ როგორ უნდა დამუშავდეს მონაცემები.

1. კომპონენტის გენერირება Libero SoC-ში მისი კონფიგურატორის გამოყენებით. ეს წარმოქმნის შემდეგი ტიპის მონაცემებს:
   – მაღალი სიმკვრივის ლიპოპროტეინების (HDL) files
   - მეხსიერება files
   – სტიმული და სიმულაცია files
   – კომპონენტის SDC file
2. HDL-ისთვის files, ინსტალაცია და ინტეგრირება დანარჩენ HDL დიზაინში გარე დიზაინის შეყვანის ხელსაწყოს/პროცესის გამოყენებით.
3. მეხსიერების მიწოდება files და სტიმული files თქვენს სიმულაციურ ინსტრუმენტზე.
4. მიწოდების კომპონენტის SDC file შეზღუდვების გენერირებისთვის გამოყენებული შეზღუდვების წარმოებისთვის გამოყენებული ინსტრუმენტი. დამატებითი ინფორმაციისთვის იხილეთ დანართი C - შეზღუდვების წარმოებისთვის გამოყენებული შეზღუდვები.
5. თქვენ უნდა შექმნათ მეორე Libero პროექტი, სადაც იმპორტს გაუკეთებთ სინთეზის შემდგომი ქსელის სიას და თქვენი კომპონენტის მეტამონაცემებს, რითაც დაასრულებთ კავშირს თქვენს მიერ გენერირებულსა და თქვენს მიერ დაპროგრამებულს შორის.

1.2 Libero SoC პროექტის შექმნა (დასვით შეკითხვა)
დიზაინის ზოგიერთი ნაბიჯი უნდა განხორციელდეს Libero SoC გარემოში (ცხრილი 1-1). ამ ნაბიჯების გასაშვებად, თქვენ უნდა შექმნათ ორი Libero SoC პროექტი. პირველი პროექტი გამოიყენება დიზაინის კომპონენტის კონფიგურაციისა და გენერირებისთვის, ხოლო მეორე პროექტი არის უმაღლესი დონის დიზაინის ფიზიკური განხორციელებისთვის.
1.3 მორგებული ნაკადი (დასვით შეკითხვა)
შემდეგი სურათი გვიჩვენებს:

• Libero SoC-ის ინტეგრირება შესაძლებელია, როგორც FPGA დიზაინის უფრო დიდი ნაკადის ნაწილი, Libero SoC გარემოს გარეთ არსებული მესამე მხარის სინთეზისა და სიმულაციის ინსტრუმენტებთან.
• ნაკადში ჩართულია სხვადასხვა ეტაპი, დიზაინის შექმნიდან და ნაკერიდან დაწყებული, მოწყობილობის პროგრამირებით დამთავრებული.
• მონაცემთა გაცვლა (შემავალი და გამომავალი მონაცემები), რომელიც უნდა მოხდეს დიზაინის ნაკადის თითოეულ ეტაპზე.

რჩევა:

1. SNVM.cfg, UPROM.cfg
2. *.მემ file სიმულაციის გენერაცია: pa4rtupromgen.exe იღებს UPROM.cfg-ს შეყვანის სახით და წარმოქმნის UPROM.mem-ს.

შემდეგი ნაბიჯებია მორგებული ნაკადის ეტაპებზე:

1. კომპონენტის კონფიგურაცია და გენერირება:
   ა. შექმენით პირველი Libero პროექტი (როგორც საცნობარო პროექტი).
   ბ. კატალოგიდან აირჩიეთ ბირთვი. ორჯერ დააწკაპუნეთ ბირთვზე, რათა მიანიჭოთ მას კომპონენტის სახელი და დააკონფიგურიროთ კომპონენტი.
   ეს ავტომატურად ექსპორტს უკეთებს კომპონენტის მონაცემებს და fileს. ასევე იქმნება კომპონენტის მანიფესტები. დეტალებისთვის იხილეთ კომპონენტის მანიფესტები. დამატებითი ინფორმაციისთვის იხილეთ კომპონენტის კონფიგურაცია.
2. დაასრულეთ თქვენი RTL დიზაინი Libero-ს გარეთ:
   ა. HDL კომპონენტის ინსტანცირება files.
   ბ. HDL-ის მდებარეობა files ჩამოთვლილია კომპონენტის მანიფესტებში files.
3. კომპონენტებისთვის SDC შეზღუდვების გენერირება. დროის შეზღუდვის გენერირებისთვის გამოიყენეთ Derive Constraints პროგრამა. file(SDC) დაფუძნებულია:
   ა. HDL-ის კომპონენტი files
   ბ. კომპონენტი SDC files
   გ. მომხმარებელი HDL files
   დამატებითი ინფორმაციისთვის იხილეთ დანართი C - გამოყვანის შეზღუდვები.
4. სინთეზის ინსტრუმენტი/სიმულაციის ინსტრუმენტი:
   ა. მიიღეთ HDL fileს, სტიმული files, და კომპონენტის მონაცემები კონკრეტული ადგილებიდან, როგორც ეს მითითებულია კომპონენტის მანიფესტებში.
   ბ. დიზაინის სინთეზირება და სიმულაცია მესამე მხარის ხელსაწყოებით Libero SoC-ის გარეთ.
5. შექმენით თქვენი მეორე (იმპლემენტაციის) Libero პროექტი.
6. დიზაინის ნაკადის ინსტრუმენტების ჯაჭვიდან სინთეზის ამოღება (პროექტი > პროექტის პარამეტრები > დიზაინის ნაკადი > მოხსენით ველი „სინთეზის ჩართვა“).
7. დიზაინის წყაროს იმპორტი files (სინთეზის ხელსაწყოდან *.vm პოსტ-სინთეზის ქსელის სია):
   – სინთეზის შემდგომი *.vm ქსელის სიის იმპორტი (File>იმპორტი> Synthesized Verilog Netlist (VM)).
   – კომპონენტის მეტამონაცემები *.cfg files uPROM და/ან sNVM-სთვის.
8. ნებისმიერი Libero SoC ბლოკის კომპონენტის იმპორტი fileს. ბლოკი files უნდა იყოს *.cxz-ში file ფორმატი.
   ბლოკის შექმნის შესახებ დამატებითი ინფორმაციისთვის იხილეთ PolarFire Block Flow-ის მომხმარებლის სახელმძღვანელო.
9. დიზაინის შეზღუდვების იმპორტი:
   – იმპორტის/გამოსვლის შეზღუდვა files (შეზღუდვების მენეჯერი > I/OAttributes > Import).
   – იატაკის დაგეგმარების იმპორტი *.pdc files (შეზღუდვების მენეჯერი > იატაკის დამგეგმავი > იმპორტი).
   – იმპორტის *.sdc დროის შეზღუდვა files (შეზღუდვების მენეჯერი > დრო > იმპორტი). SDC-ის იმპორტი file წარმოიქმნება Derive Constraint ინსტრუმენტის მეშვეობით.
   – იმპორტის *.ndc შეზღუდვა files (შეზღუდვების მენეჯერი > NetlistAttributes > იმპორტი), ასეთის არსებობის შემთხვევაში.
10. შეზღუდვა file და ხელსაწყოების ასოციაცია
    – შეზღუდვების მენეჯერში, დააკავშირეთ *.pdc ფაილი files ადგილი და მარშრუტი, *.sdc files ადგილის, მარშრუტისა და დროის შემოწმების და *.ndc files to Compile Netlist.
11. დიზაინის სრული განხორციელება
    – განთავსება და მარშრუტიზაცია, დროისა და სიმძლავრის შემოწმება, დიზაინის ინიციალიზაციის მონაცემებისა და მეხსიერების კონფიგურაცია და პროგრამირება file თაობა.
12. დიზაინის დადასტურება
    – FPGA-ზე დიზაინის დადასტურება და საჭიროების შემთხვევაში გამართვა Libero SoC დიზაინის კომპლექტში მოწოდებული დიზაინის ინსტრუმენტების გამოყენებით.

კომპონენტის კონფიგურაცია (დასვით შეკითხვა)

მორგებული ნაკადის პირველი ნაბიჯი არის თქვენი კომპონენტების კონფიგურაცია Libero-ს საცნობარო პროექტის გამოყენებით (ცხრილი 1-1-ში ასევე ცნობილია, როგორც პირველი Libero პროექტი). შემდგომ ნაბიჯებში თქვენ იყენებთ მონაცემებს ამ საცნობარო პროექტიდან.
თუ იყენებთ ადრე ჩამოთვლილ კომპონენტებს, ზემოდანview თქვენს დიზაინში შეასრულეთ ამ განყოფილებაში აღწერილი ნაბიჯები.
თუ თქვენ არ იყენებთ რომელიმე ზემოთ ჩამოთვლილ კომპონენტს, შეგიძლიათ დაწეროთ თქვენი RTL Libero-ს გარეთ და პირდაპირ შემოიტანოთ იგი თქვენს სინთეზისა და სიმულაციის ინსტრუმენტებში. ამის შემდეგ შეგიძლიათ გადახვიდეთ სინთეზის შემდგომ განყოფილებაში და მხოლოდ იმპორტიროთ თქვენი პოსტსინთეზის *.vm netlist თქვენს საბოლოო Libero-ს განხორციელების პროექტში (ასევე უწოდებენ მეორე Libero პროექტს ცხრილში 1-1).
2.1 კომპონენტის კონფიგურაცია Libero-ს გამოყენებით (დასვით შეკითხვა)
კომპონენტების არჩევის შემდეგ, რომლებიც უნდა იქნას გამოყენებული წინა სიიდან, შეასრულეთ შემდეგი ნაბიჯები:

1. შექმენით ახალი Libero პროექტი (ძირითადი კონფიგურაცია და გენერაცია): აირჩიეთ მოწყობილობა და ოჯახი, რომელზეც თქვენი საბოლოო დიზაინია განკუთვნილი.
2. გამოიყენეთ Custom Flow-ში ნახსენები ერთი ან მეტი ბირთვი.
   ა. შექმენით SmartDesign და დააკონფიგურირეთ სასურველი ბირთვი და განათავსეთ იგი SmartDesign კომპონენტში.
   ბ. დააწინაურეთ ყველა ქინძისთავები ზედა დონეზე.
   გ. შექმენით SmartDesign.
   დ. ორჯერ დააწკაპუნეთ სიმულაციის ხელსაწყოზე (ნებისმიერი წინასწარ სინთეზის ან პოსტ-სინთეზის ან პოსტ-განლაგების ვარიანტებიდან) სიმულატორის გამოსაძახებლად. თქვენ შეგიძლიათ გამოხვიდეთ სიმულატორიდან მისი გამოძახების შემდეგ. ეს ნაბიჯი ქმნის სიმულაციას fileაუცილებელია თქვენი პროექტისთვის.

რჩევა: შენ ეს ნაბიჯი უნდა შეასრულოთ, თუ გსურთ თქვენი დიზაინის სიმულაცია Libero-ს გარეთ.
დამატებითი ინფორმაციისთვის იხილეთ თქვენი დიზაინის სიმულაცია.
ე. შეინახეთ თქვენი პროექტი - ეს თქვენი საცნობარო პროექტია.
2.2 კომპონენტის მანიფესტები (დასვით შეკითხვა)
როდესაც თქვენ გენერირება თქვენი კომპონენტები, კომპლექტი files იქმნება თითოეული კომპონენტისთვის. კომპონენტის მანიფესტის ანგარიში დეტალურად ასახავს კომპლექტს files გენერირდება და გამოიყენება ყოველ მომდევნო ეტაპზე (სინთეზი, სიმულაცია, პროგრამული უზრუნველყოფის გენერაცია და ა.შ.). ეს ანგარიში გაძლევთ ყველა გენერირებულის ადგილმდებარეობას fileსაჭიროა Custom Flow-ის გასაგრძელებლად. თქვენ შეგიძლიათ შეხვიდეთ კომპონენტის მანიფესტზე ანგარიშების ზონაში: დააწკაპუნეთ დიზაინი > ანგარიშები, რათა გახსნათ ანგარიშების ჩანართი. ანგარიშების ჩანართში ხედავთ manifest.txt-ის კომპლექტს files (დასრულებულიაview), ერთი თითოეული თქვენ მიერ გენერირებული კომპონენტისთვის.
რჩევა: კომპონენტის მანიფესტის სანახავად კომპონენტი ან მოდული უნდა დააყენოთ, როგორც „root“. file შინაარსი ანგარიშების ჩანართში.
ალტერნატიულად, შეგიძლიათ წვდომა ინდივიდუალურ მანიფესტ ანგარიშზე files თითოეული ძირითადი კომპონენტისთვის გენერირებული ან SmartDesign კომპონენტისთვის /კომპონენტი/ნამუშევარი/ / / _manifest.txt ან /კომპონენტი/ნამუშევარი/ / _manifest.txt. თქვენ ასევე შეგიძლიათ წვდომა მანიფესტზე file თითოეული კომპონენტის შინაარსი გენერირებულია ახალი კომპონენტების ჩანართიდან Libero-ში, სადაც file ლოკაციები მითითებულია პროექტის დირექტორიასთან მიმართებაში.ფოკუსირება მოახდინეთ კომპონენტების მანიფესტის შემდეგ ანგარიშებზე:

• თუ SmartDesign-ში ბირთვები შექმენით, წაიკითხეთ file _manifest.txt.
• თუ ბირთვებისთვის კომპონენტები შექმენით, წაიკითხეთ _manifest.txt.

თქვენ უნდა გამოიყენოთ კომპონენტების მანიფესტების ყველა ანგარიში, რომელიც ეხება თქვენს დიზაინს. მაგampმაგალითად, თუ თქვენს პროექტს აქვს SmartDesign, რომელშიც შედის ერთი ან მეტი ძირითადი კომპონენტი და თქვენ აპირებთ ყველა მათგანის გამოყენებას თქვენს საბოლოო დიზაინში, მაშინ უნდა აირჩიოთ files ჩამოთვლილია Component Manifests-ის ანგარიშებში ყველა იმ კომპონენტის შესახებ, რომლებიც გამოიყენება თქვენი დიზაინის ნაკადში.
2.3 ინტერპრეტაციის მანიფესტი Fileს (დასვით შეკითხვა)
როდესაც ხსნით კომპონენტის მანიფესტს file, თქვენ ხედავთ ბილიკებს files თქვენს Libero პროექტში და მითითებები, თუ სად არის დიზაინის ნაკადი მათი გამოყენება. თქვენ შეგიძლიათ ნახოთ შემდეგი ტიპები fileს მანიფესტში file:

• HDL წყარო files ყველა სინთეზისა და სიმულაციის ხელსაწყოებისთვის
• სტიმული files ყველა სიმულაციური ხელსაწყოებისთვის
• შეზღუდვა files

ქვემოთ მოცემულია PolarFire ძირითადი კომპონენტის კომპონენტის მანიფესტი.თითოეული ტიპის file აუცილებელია თქვენი დიზაინის ნაკადის ქვემოთ. შემდეგი სექციები აღწერს ინტეგრაციას files მანიფესტიდან თქვენი დიზაინის ნაკადში.

შეზღუდვის გენერირება (დასვით შეკითხვა)

კონფიგურაციისა და გენერირების შესრულებისას, დარწმუნდით, რომ ჩაწერეთ/შექმნით SDC/PDC/NDC შეზღუდვას files დიზაინი გადასცემს მათ Synthesis, Place-and-Route და Verify Timing ინსტრუმენტებს.
გამოიყენეთ გამომავალი შეზღუდვების პროგრამა Libero-ს გარემოს გარეთ, შეზღუდვების გენერირებისთვის, ხელით დაწერის ნაცვლად. Libero-ს გარემოს ფარგლებს გარეთ Derive Constraint უტილიტის გამოსაყენებლად, თქვენ უნდა:

• მომხმარებლის HDL-ის, კომპონენტის HDL-ის და კომპონენტის SDC შეზღუდვის მიწოდება files
• მიუთითეთ ზედა დონის მოდული
• მიუთითეთ ადგილმდებარეობა, სადაც უნდა გენერირდეს მიღებული შეზღუდვა files

SDC კომპონენტის შეზღუდვები ხელმისაწვდომია ქვემოთ /კომპონენტი/ნამუშევარი/ / / დირექტორია კომპონენტის კონფიგურაციის და გენერირების შემდეგ.
თქვენი დიზაინისთვის შეზღუდვების გენერირების შესახებ დამატებითი ინფორმაციისთვის იხილეთ დანართი C - შეზღუდვების გამოყვანა.

თქვენი დიზაინის სინთეზირება (დასვით შეკითხვა)

Custom Flow-ის ერთ-ერთი მთავარი მახასიათებელია მესამე მხარის სინთეზის გამოყენების შესაძლებლობა.
Libero-ს გარეთ არსებული ინსტრუმენტი. მორგებული ნაკადი მხარს უჭერს Synopsys SynplifyPro-ს გამოყენებას. თქვენი სინთეზირებისთვის
პროექტისთვის გამოიყენეთ შემდეგი პროცედურა:

1. შექმენით ახალი პროექტი თქვენს Synthesis ინსტრუმენტში, რომელიც მიმართული იქნება იმავე მოწყობილობების ოჯახის, ჩიპისა და პაკეტისკენ, როგორც თქვენს მიერ შექმნილი Libero პროექტი.
   ა. იმპორტირეთ თქვენი საკუთარი RTL fileროგორც თქვენ ჩვეულებრივ აკეთებთ.
   ბ. დააყენეთ Synthesis-ის გამომავალი სტრუქტურული Verilog (.vm).
   რჩევა: სტრუქტურული Verilog (.vm) ერთადერთი მხარდაჭერილი სინთეზური გამომავალი ფორმატია PolarFire-ში.
2. იმპორტის კომპონენტი HDL fileთქვენს სინთეზის პროექტში:
   ა. თითოეული კომპონენტის მანიფესტების ანგარიშისთვის: თითოეულისთვის file HDL წყაროს ქვეშ files ყველა სინთეზისა და სიმულაციის ხელსაწყოებისთვის, იმპორტი file თქვენს სინთეზის პროექტში.
3. იმპორტი file polarfire_syn_comps.v (თუ იყენებთ Synopsys Synplify-ს)
   თქვენი Synthesis პროექტის ინსტალაციის ადგილმდებარეობა>/data/aPA5M.
4. იმპორტირეთ ადრე გენერირებული SDC file წარმოებული შეზღუდვის ინსტრუმენტის მეშვეობით (იხილეთ დანართი)
   ა—შample SDC Constraints) Synthesis ინსტრუმენტში. ეს შეზღუდვა file ზღუდავს სინთეზის ხელსაწყოს მიაღწიოს დროის დახურვას ნაკლები ძალისხმევით და ნაკლები დიზაინის გამეორებებით.

მნიშვნელოვანია: 

• თუ იგივე *.sdc ფაილის გამოყენებას გეგმავთ file დიზაინის იმპლემენტაციის ფაზაში Place-and-Route-ის შეზღუდვისთვის, თქვენ უნდა იმპორტიროთ ეს *.sdc ფაილი სინთეზის პროექტში. ეს კეთდება იმისათვის, რომ უზრუნველყოთ, რომ დიზაინის პროცესის იმპლემენტაციის ფაზაში არ იყოს შეუსაბამობები დიზაინის ობიექტის სახელში სინთეზირებულ ქსელურ სიასა და Place-and-Route შეზღუდვებში. თუ არ ჩართავთ ამ *.sdc ფაილს file სინთეზის ეტაპზე, სინთეზიდან გენერირებულმა ქსელურმა სიამ შეიძლება ვერ გაიაროს ადგილისა და მარშრუტის ეტაპი დიზაინის ობიექტის სახელების შეუსაბამობის გამო.
  ა. სინთეზის ინსტრუმენტში იმპორტირეთ Netlist Attributes *.ndc ფორმატის ატრიბუტები, თუ არსებობს.
  ბ. გაუშვით სინთეზი.
• თქვენი სინთეზის ხელსაწყოს გამომავალი ფაილის მდებარეობაა *.vm netlist file გენერირებული პოსტის სინთეზი. თქვენ უნდა შემოიტანოთ netlist Libero Implementation Project-ში, რათა გააგრძელოთ დიზაინის პროცესი.

თქვენი დიზაინის სიმულაცია (დასვით შეკითხვა)

თქვენი დიზაინის სიმულაციისთვის Libero-ს გარეთ (ანუ საკუთარი სიმულაციური გარემოსა და სიმულატორის გამოყენებით), შეასრულეთ შემდეგი ნაბიჯები:

1. დიზაინი Files:
   ა. სინთეზისწინა სიმულაცია:
   • თქვენი RTL-ის იმპორტი თქვენს სიმულაციურ პროექტში.
   • თითოეული კომპონენტის მანიფესტების ანგარიშისთვის.
   – თითოეულის იმპორტი file HDL წყაროს ქვეშ files ყველა სინთეზისა და სიმულაციის ხელსაწყოებისთვის თქვენს სიმულაციური პროექტში.
   • შეადგინეთ ესენი fileთქვენი სიმულატორის ინსტრუქციის მიხედვით.
   ბ. სინთეზის შემდგომი სიმულაცია:
   • თქვენს სიმულაციურ პროექტში იმპორტირეთ თქვენი პოსტ-სინთეზური *.vm netlist (გენერირებული თქვენი დიზაინის სინთეზირებისას) და კომპილაცია გაუკეთეთ.
   გ. განლაგების შემდგომი სიმულაცია:
   • პირველ რიგში, დაასრულეთ თქვენი დიზაინის იმპლემენტაცია (იხილეთ თქვენი დიზაინის იმპლემენტაცია). დარწმუნდით, რომ თქვენი საბოლოო Libero პროექტი განლაგების შემდგომ მდგომარეობაშია.
   • ორჯერ დააწკაპუნეთ Generate BackAnnotated-ზე Files Libero Design Flow ფანჯარაში. ის წარმოქმნის ორს files:
   /დიზაინერი/ / _ba.v/vhd /დიზაინერი/
   / _ba.sdf
   • ორივეს იმპორტირება fileთქვენს სიმულაციის ინსტრუმენტში.
2. სტიმული და კონფიგურაცია files:
   ა. თითოეული კომპონენტის მანიფესტების ანგარიშისთვის:
   • ყველას კოპირება fileს სტიმულის ქვეშ Files ყველა Simulation Tools სექციისთვის თქვენი Simulation პროექტის ძირეული დირექტორიაში.
   ბ. დარწმუნდით, რომ ნებისმიერი Tcl files წინა სიებში (ნაბიჯი 2.a) შესრულებულია ჯერ, სიმულაციის დაწყებამდე.
   გ. UPROM.mem: თუ იყენებთ UPROM ბირთვს თქვენს დიზაინში პარამეტრით Use content for simulation ჩართულია ერთი ან მეტი მონაცემთა შენახვის კლიენტისთვის, რომელთა სიმულაციაც გსურთ, თქვენ უნდა გამოიყენოთ შესრულებადი pa4rtupromgen (pa4rtupromgen.exe Windows-ზე) UPROM.mem-ის გენერირებისთვის. file. pa4rtupromgen შესრულებადი იღებს UPROM.cfg-ს file როგორც შეყვანა Tcl სკრიპტის საშუალებით file და გამოაქვს UPROM.mem file საჭიროა სიმულაციებისთვის. ეს UPROM.mem file სიმულაციის გაშვებამდე უნდა დაკოპირდეს სიმულაციის საქაღალდეში. ყოფილმაamppa4rtupromgen შესრულებადი გამოყენების ჩვენება მოცემულია შემდეგ ნაბიჯებში. UPROM.cfg file ხელმისაწვდომია დირექტორიაში /კომპონენტი/ნამუშევარი/ / Libero პროექტში, რომელიც გამოიყენეთ UPROM კომპონენტის გენერირებისთვის.
   დ. snvm.mem: თუ თქვენ იყენებთ სისტემის სერვისების ბირთვს თქვენს დიზაინში და დააკონფიგურირებთ sNVM ჩანართს ბირთვში, ოფციით გამოიყენეთ კონტენტი სიმულაციისთვის, რომელიც ჩართულია ერთი ან მეტი კლიენტისთვის, რომლის სიმულაციაც გსურთ, snvm.mem file ავტომატურად გენერირდება
   დირექტორია /კომპონენტი/სამუშაო/ / Libero პროექტში, რომელიც გამოიყენეთ System Services კომპონენტის გენერირებისთვის. ეს snvm.mem file სიმულაციის გაშვებამდე უნდა დაკოპირდეს სიმულაციის საქაღალდეში.
3. სამუშაო საქაღალდის ქვეშ შექმენით სამუშაო საქაღალდე და ქვესაქაღალდე სიმულაციის სახელწოდებით.
   pa4rtupromgen შესრულებადი ველით სიმულაციის ქვესაქაღალდის არსებობას სამუშაო საქაღალდეში და *.tcl სკრიპტი მოთავსებულია სიმულაციის ქვესაქაღალდეში.
4. დააკოპირეთ UPROM.cfg ფაილი file კომპონენტების გენერირებისთვის შექმნილი პირველი Libero პროექტიდან სამუშაო საქაღალდეში.
5. ჩასვით შემდეგი ბრძანებები *.tcl სკრიპტში და მოათავსეთ ის მე-3 ნაბიჯში შექმნილ სიმულაციის საქაღალდეში.
   Sample *.tcl PolarFire და PolarFire Soc Family მოწყობილობებისთვის URPOM.mem გენერირებისთვის file
   UPROM.cfg-დან
   set_device -fam -მოკვდა -პაკეტი
   set_input_cfg - გზა
   set_sim_mem - გზაFile/UPROM.mem>
   gen_sim -use_init ცრუ
   შესაბამისი შიდა სახელისთვის, რომ გამოიყენოთ კვარცხლბეკი და პაკეტი, იხილეთ *.prjx file პირველი Libero პროექტის (გამოიყენება კომპონენტების გენერირებისთვის).
   არგუმენტი use_init უნდა იყოს დაყენებული false-ზე.
   გამოიყენეთ set_sim_mem ბრძანება გამომავალი ბილიკის დასაზუსტებლად file UPROM.mem, რომელიც არის
   სკრიპტის შესრულებისას გენერირებული file ერთად pa4rtupromgen შესრულებადი.
6. ბრძანების სტრიქონში ან cygwin ტერმინალში გადადით მე-3 ნაბიჯში შექმნილ სამუშაო დირექტორიაში.
   შეასრულეთ pa4rtupromgen ბრძანება the–script ოფციით და გადაეცით მას წინა ეტაპზე შექმნილი *.tcl სკრიპტი.
   Windows-ისთვის
   /designer/bin/pa4rtupromgen.exe \
   –სკრიპტი./სიმულაცია/ .tcl
   Linux-ისთვის:
   /bin/pa4rtupromgen
   –სკრიპტი./სიმულაცია/ .tcl
7. pa4rtupromgen შესრულებადი ფაილის წარმატებით შესრულების შემდეგ, შეამოწმეთ, რომ UPROM.mem file გენერირდება set_sim_mem ბრძანებაში მითითებულ ადგილას *.tcl სკრიპტში.
8. sNVM-ის სიმულირებისთვის, დააკოპირეთ snvm.mem ფაილი. file თქვენი პირველი Libero პროექტიდან (გამოიყენება კომპონენტის კონფიგურაციისთვის) თქვენი სიმულაციური პროექტის უმაღლესი დონის სიმულაციის საქაღალდეში სიმულაციის გასაშვებად (Libero SoC-ის გარეთ). UPROM-ის შინაარსის სიმულაციისთვის დააკოპირეთ გენერირებული UPROM.mem file თქვენი სიმულაციური პროექტის ზედა დონის სიმულაციის საქაღალდეში სიმულაციის გასაშვებად (Libero SoC-ის გარეთ).

მნიშვნელოვანია: რათა SoC კომპონენტების ფუნქციონალურობის სიმულირებისთვის, ჩამოტვირთეთ წინასწარ კომპილირებული PolarFire სიმულაციური ბიბლიოთეკები და იმპორტირეთ ისინი თქვენს სიმულაციურ გარემოში, როგორც აქ არის აღწერილი. დამატებითი ინფორმაციისთვის იხილეთ დანართი B - სიმულაციური ბიბლიოთეკების იმპორტი სიმულაციურ გარემოში.

თქვენი დიზაინის იმპლემენტაცია (დასვით შეკითხვა)

თქვენს გარემოში სინთეზისა და პოსტსინთეზის სიმულაციის დასრულების შემდეგ, თქვენ კვლავ უნდა გამოიყენოთ Libero თქვენი დიზაინის ფიზიკურად განსახორციელებლად, დროისა და ენერგიის ანალიზის გასაშვებად და თქვენი პროგრამირების გენერირებისთვის. file.

1. შექმენით ახალი Libero პროექტი დიზაინის ფიზიკური იმპლემენტაციისა და განლაგებისთვის. დარწმუნდით, რომ სამიზნე მოწყობილობა იმავე მოწყობილობაზეა, რაც კომპონენტის კონფიგურაციაში შექმნილ საცნობარო პროექტში.
2. პროექტის შექმნის შემდეგ, ამოიღეთ Synthesis ინსტრუმენტების ჯაჭვიდან Design Flow ფანჯარაში (Project > Project Settings > Design Flow > მოხსენით მონიშვნა Enable Synthesis-დან).
3.  თქვენი პოსტ-სინთეზის *.vm ფაილის იმპორტი file ამ პროექტში, (File > იმპორტი > Synthesized Verilog Netlist (VM)).
   რჩევა: რეკომენდებულია, რომ შექმნათ ბმული ამისკენ file, ასე რომ, თუ თქვენ ხელახლა სინთეზირებთ თქვენს დიზაინს, Libero ყოველთვის იყენებს უახლეს პოსტ-სინთეზის ქსელის სიას.
   ა. დიზაინის იერარქიის ფანჯარაში მიუთითეთ root მოდულის სახელი.
4. შეზღუდვების იმპორტი Libero პროექტში. შეზღუდვების მენეჯერის გამოყენებით, *.pdc/*.sdc/*.ndc შეზღუდვები იმპორტირდება.
   ა. I/O *.pdc შეზღუდვის იმპორტი files (შეზღუდვების მენეჯერი > შემავალი/გამომავალი ატრიბუტები >იმპორტი).
   ბ. იმპორტი Floorplanning *.pdc შეზღუდვა files (შეზღუდვების მენეჯერი > იატაკის დამგეგმავი > იმპორტი).
   გ. იმპორტი *.sdc დროის შეზღუდვა files (შეზღუდვების მენეჯერი > დრო > იმპორტი). თუ თქვენს დიზაინს აქვს Over-ში ჩამოთვლილი რომელიმე ბირთვიview, უზრუნველყოთ SDC-ის იმპორტი file წარმოქმნილი შეზღუდვის ინსტრუმენტის მეშვეობით.
   დ. იმპორტი *.ndc შეზღუდვა files (შეზღუდვების მენეჯერი > Netlist ატრიბუტები > იმპორტი).
5. ასოცირებული შეზღუდვები Fileხელსაწყოების დიზაინი.
   ა. შეზღუდვების მენეჯერის გახსნა (შეზღუდვების მართვა > შეზღუდვების მართვა გახსნა) View).
   შეზღუდვის გვერდით მონიშნეთ ველი „ადგილმდებარეობისა და მარშრუტის და დროის დადასტურება“. file შეზღუდვის დაწესება file და ხელსაწყოების ასოციაცია. დაუკავშირეთ *.pdc შეზღუდვა Place-andRoute-ს და *.sdc-ს Place-and-Route და Timing Verification. დააკავშირეთ *.ndc file Netlist-ის შედგენა.
   რჩევა: თუ ადგილი და მარშრუტი ვერ ხერხდება ამ *.sdc შეზღუდვით file, შემდეგ შემოიტანეთ იგივე *.sdc file სინთეზირება და სინთეზის ხელახლა გაშვება.
6. განლაგების ეტაპის დასასრულებლად დააწკაპუნეთ Netlist-ის კომპილაციაზე და შემდეგ ღილაკზე „განლაგება და მარშრუტიზაცია“.
7. დიზაინის ინიციალიზაციის მონაცემებისა და მეხსიერების კონფიგურაციის ინსტრუმენტი საშუალებას გაძლევთ ინიციალიზაცია გაუკეთოთ დიზაინის ბლოკებს, როგორიცაა LSRAM, µSRAM, XCVR (გადამცემ-მიმღებები) და PCIe, არასტაბილურ µPROM-ში, sNVM-ში ან გარე SPI ფლეშ მეხსიერებაში შენახული მონაცემების გამოყენებით. ინსტრუმენტს აქვს შემდეგი ჩანართები დიზაინის ინიციალიზაციის თანმიმდევრობის, ინიციალიზაციის კლიენტების და მომხმარებლის მონაცემების კლიენტების სპეციფიკაციის დასადგენად.
   – დიზაინის ინიციალიზაციის ჩანართი
   – µPROM ჩანართი
   – sNVM ჩანართი
   – SPI Flash ჩანართი
   – Fabric RAM-ების ჩანართი
   გამოიყენეთ ჩანართები ხელსაწყოში დიზაინის ინიციალიზაციის მონაცემებისა და მეხსიერების კონფიგურაციისთვის.კონფიგურაციის დასრულების შემდეგ, ინიციალიზაციის მონაცემების დასაპროგრამებლად შეასრულეთ შემდეგი ნაბიჯები:
   • ინიციალიზაციის კლიენტების გენერირება
   • ბიტური ნაკადის გენერირება ან ექსპორტი
   • მოწყობილობის დაპროგრამება
   დეტალური ინფორმაციისთვის, თუ როგორ გამოიყენოთ ეს ინსტრუმენტი, იხილეთ Libero SoC Design Flow მომხმარებლის სახელმძღვანელო. დამატებითი ინფორმაციისთვის Tcl ბრძანებების შესახებ, რომლებიც გამოიყენება ხელსაწყოში სხვადასხვა ჩანართების კონფიგურაციისთვის და მეხსიერების კონფიგურაციის დასაზუსტებლად files (*.cfg), იხ. Tcl ბრძანებების საცნობარო სახელმძღვანელო.
8. პროგრამირების გენერირება File ამ პროექტიდან და გამოიყენეთ იგი თქვენი FPGA დასაპროგრამებლად.

დანართი A—SampSDC შეზღუდვები (დასვით შეკითხვა

Libero SoC წარმოქმნის SDC დროის შეზღუდვებს გარკვეული IP ბირთვებისთვის, როგორიცაა CCC, OSC, გადამცემი და ა.შ. SDC შეზღუდვების გადაცემა დიზაინის ინსტრუმენტებზე ზრდის შეხვედრის დროის დახურვის შანსს ნაკლები ძალისხმევით და დიზაინის ნაკლები გამეორებებით. სრული იერარქიული გზა ზედა დონის ინსტანციიდან მოცემულია ყველა დიზაინის ობიექტისთვის, რომლებიც მითითებულია შეზღუდვებში.
7.1 SDC დროის შეზღუდვები (დასვით შეკითხვა)
Libero IP-ის ძირითადი საცნობარო პროექტში, ეს უმაღლესი დონის SDC შეზღუდვაა file ხელმისაწვდომია შეზღუდვების მენეჯერიდან (Design Flow > Open Manage Constraint View >Timing > Derive Constraints).
მნიშვნელოვანია: იხილეთ ეს file SDC შეზღუდვების დასაყენებლად, თუ თქვენი დიზაინი შეიცავს CCC, OSC, გადამცემ-მიმღებს და სხვა კომპონენტებს. საჭიროების შემთხვევაში, შეცვალეთ სრული იერარქიული გზა თქვენი დიზაინის იერარქიასთან შესაბამისობაში მოსაყვანად ან გამოიყენეთ Derive_Constraints პროგრამა და ნაბიჯები დანართ C-ში - Derive Constraints კომპონენტის დონეზე SDC. file.
შეინახეთ file სხვა სახელით და იმპორტით SDC file სინთეზის ხელსაწყოზე, ადგილის და მარშრუტის ხელსაწყოზე და დროის დადასტურებაზე, ისევე როგორც ნებისმიერი სხვა SDC შეზღუდვა files.
7.1.1 მიღებული SDC File (დასვით შეკითხვა)
#ეს file შეიქმნა შემდეგი SDC წყაროს საფუძველზე files:
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_CCC_C0/PF_CCC_C0_0/PF_CCC_C0_PF_CCC_C0_0_PF_CCC.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
CLK_DIV/CLK_DIV_0/CLK_DIV_CLK_DIV_0_PF_CLK_DIV.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
TRANSMIT_PLL/TRANSMIT_PLL_0/TRANSMIT_PLL_TRANSMIT_PLL_0_PF_TX_PLL.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
DMA_INITIATOR/DMA_INITIATOR_0/DMA_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
FIC0_INITIATOR/FIC0_INITIATOR_0/FIC0_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
ICICLE_MSS/ICICLE_MSS.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_PCIE_C0/PF_PCIE_C0_0/PF_PCIE_C0_PF_PCIE_C0_0_PF_PCIE.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PCIE_INITIATOR/PCIE_INITIATOR_0/PCIE_INITIATOR.sdc
# /drive/aPA5M/cores/constraints/osc_rc160mhz.sdc
# *** ნებისმიერი ცვლილება ამაში file დაიკარგება, თუ წარმოებული შეზღუდვები ხელახლა გაშვებული იქნება. ***
create_clock -name {CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK} - პერიოდი 6.25
[მიიღეთ_პინები { CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK } ] create_clock -სახელი {REF_CLK_PAD_P} -პერიოდი 10 [get_ports {REF_CLK_PAD_P } ] create_clock -სახელი {CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/
DIV_CLK} - პერიოდი 8
[ get_pins { CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/DIV_CLK } ] create_generated_clock -სახელი { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT0} -გამრავლება_25-ზე -გაყოფა_32-ზე -წყარო
[მიიღეთ_პინები {საათები_და_გადატვირთვა_ინსტ_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0}] -ფაზა 0
[მიიღეთ_პინები { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT0 } ] შექმნა_გენერირებული_საათის -სახელი {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT1} -გამრავლება_25-ზე -გაყოფა_32-ზე -წყარო
[მიიღეთ_პინები {საათები_და_გადატვირთვა_ინსტ_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0}] -ფაზა 0
[მიიღეთ_პინები { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT1 } ] შექმნა_გენერირებული_საათის -სახელი {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT2} -გამრავლება_25-ზე -გაყოფა_32-ზე -წყარო
[მიიღეთ_პინები {საათები_და_გადატვირთვა_ინსტ_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0}] -ფაზა 0
[მიიღეთ_პინები { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT2 } ] შექმნა_გენერირებული_საათის -სახელი {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT3} -გამრავლება_25-ზე -გაყოფა_64-ზე -წყარო
[მიიღეთ_პინები {საათები_და_გადატვირთვა_ინსტ_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0}] -ფაზა 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT3 } ] create_generated_clock -სახელი { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/
Y_DIV} - გაყოფა_2-ზე - წყარო
[ get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/A } ] [ get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/Y_DIV } ] set_false_path -through [ get_nets { DMA_INITIATOR_inst_0/ARESETN* } ] set_false_path -from [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/rdGrayCounter*/cntGray* } ] -მდე [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
rdPtr_s1* } ] set_false_path -დან [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/wrGrayCounter*/cntGray* } ] -მდე [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
wrPtr_s1* } ] set_false_path -through [ get_nets { FIC0_INITIATOR_inst_0/ARESETN* } ] set_false_path -to [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[0] PCIE/PF_PCIE_C0_0/
PCIE_1/INTERRUPT[1] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[2] PCIE/PF_PCIE_C0_0/PCIE_1/
INTERRUPT[3] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[4] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[5] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[6] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[7] PCIE/PF_PCIE_C0_0/
PCIE_1/WAKEREQ PCIE/PF_PCIE_C0_0/PCIE_1/MPERST_N } ] set_false_path -დან [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/TL_CLK } ] set_false_path -მეშვეობით [ get_nets { PCIE_INITIATOR_inst_0/ARESETN* } ] დანართი B - სიმულაციური ბიბლიოთეკების იმპორტი სიმულაციურ გარემოში (დასვით შეკითხვა)
Libero SoC-ით RTL სიმულაციის ნაგულისხმევი სიმულატორია ModelSim ME Pro.
ნაგულისხმევი სიმულატორისთვის წინასწარ კომპილირებული ბიბლიოთეკები ხელმისაწვდომია Libero-ს ინსტალაციით დირექტორიაში. /Designer/lib/modelsimpro/precompiled/vlog®-ის მიერ მხარდაჭერილი ოჯახებისთვის. Libero SoC ასევე მხარს უჭერს ModelSim-ის, Questasim-ის, VCS-ის, Xcelium-ის სხვა მესამე მხარის სიმულატორების ვერსიებს.
, Active HDL და Riviera Pro. ჩამოტვირთეთ შესაბამისი წინასწარ კომპილირებული ბიბლიოთეკები Libero SoC v12.0 და უფრო ახალი სიმულატორისა და მისი ვერსიის მიხედვით.
Libero-ს გარემოს მსგავსად, run.do file უნდა შეიქმნას სიმულაციის გასაშვებად Libero-ს გარეთ.
შექმენით მარტივი გაშვება.do file რომელსაც აქვს ბრძანებები, რომ შექმნას ბიბლიოთეკა კომპილაციის შედეგების, ბიბლიოთეკის რუკების, კომპილაციისა და სიმულაციისთვის. მიჰყევით ნაბიჯებს ძირითადი run.do-ის შესაქმნელად file.

1. შექმენით ლოგიკური ბიბლიოთეკა კომპილაციის შედეგების შესანახად vlib ბრძანების, vlib presynth-ის გამოყენებით.
2. ლოგიკური ბიბლიოთეკის სახელი წინასწარ კომპილირებულ ბიბლიოთეკის დირექტორიაში vmap ბრძანების გამოყენებით vmap-ის გამოყენებით დააკავშირეთ. .
3. წყაროს კომპილაცია files - დიზაინის კომპილაციისთვის გამოიყენეთ ენისთვის სპეციფიკური კომპილატორის ბრძანებები files სამუშაო დირექტორიაში.
   – ვიდეო ბლოგი .v/.sv ფორმატებისთვის
   – vcom .vhd-სთვის
4. სიმულაციის დიზაინი ჩატვირთეთ vsim ბრძანების გამოყენებით, ნებისმიერი ზედა დონის მოდულის სახელის მითითებით.
5. დიზაინის სიმულირება Run ბრძანების გამოყენებით.
   დიზაინის ჩატვირთვის შემდეგ, სიმულაციის დრო დაყენებულია ნულზე და შეგიძლიათ შეიყვანოთ run ბრძანება სიმულაციის დასაწყებად.
   სიმულატორის ტრანსკრიპტის ფანჯარაში შეასრულეთ run.do file როგორც გაშვება.გაატარეთ სიმულაცია. სampლე გაქცევა.გააკეთე file შემდეგნაირად.

ჩუმად დააყენეთ ACTELLIBNAME PolarFire ჩუმად დააყენეთ PROJECT_DIR „W:/Test/basic_test“ თუ
{[file არსებობს presynth/_info]} { echo “ინფორმაცია: სიმულაციური ბიბლიოთეკა presynth არსებობს” } სხვა შემთხვევაში
{ file წაშლა -იძულებითი პრესინთეზირება vlib პრესინთეზი } vmap პრესინთეზი პრესინთეზატორი vmap PolarFire
„X:/Libero/Designer/lib/modelsimpro/precompiled/vlog/PolarFire“ vlog -sv -work პრესინთეზატორი
„${PROJECT_DIR}/hdl/top.v“ ვიდეო ბლოგი „+incdir+${PROJECT_DIR}/stimulus“ -sv -work პრესინთეზატორი „$“
{PROJECT_DIR}/stimulus/tb.v” vsim -L PolarFire -L presynth -t 1ps presynth.tb ტალღის დამატება /tb/*
გაუშვით 1000ns log /tb/* exit

დანართი C - გამოყვანის შეზღუდვები (დასვით შეკითხვა)

ეს დანართი აღწერს Derive Constraints Tcl ბრძანებებს.
9.1 შეზღუდვების გამოყვანა Tcl ბრძანებები (დასვით შეკითხვა)
Derive_constraints უტილიტა გეხმარებათ გამოიყვანოთ შეზღუდვები RTL-დან ან კონფიგურატორიდან Libero SoC დიზაინის გარემოს გარეთ. თქვენი დიზაინისთვის შეზღუდვების შესაქმნელად, გჭირდებათ მომხმარებლის HDL, კომპონენტის HDL და კომპონენტის შეზღუდვები fileს. SDC კომპონენტის შეზღუდვები files ხელმისაწვდომია ქვეშ /კომპონენტი/ნამუშევარი/ / / დირექტორია კომპონენტის კონფიგურაციისა და გენერირების შემდეგ.
თითოეული კომპონენტის შეზღუდვა file შედგება set_component tcl ბრძანებისგან (მიუთითებს კომპონენტის სახელს) და კონფიგურაციის შემდეგ წარმოქმნილი შეზღუდვების სიას. შეზღუდვები წარმოიქმნება კონფიგურაციის საფუძველზე და სპეციფიკურია თითოეული კომპონენტისთვის.
Exampლე 9-1. კომპონენტის შეზღუდვა File PF_CCC Core-სთვის
აქ არის ყოფილიampკომპონენტის შეზღუდვის ლე file PF_CCC ბირთვისთვის:
კომპონენტის_დაყენება PF_CCC_C0_PF_CCC_C0_0_PF_CCC
# მიკროჩიპ კორპორაცია
# თარიღი: 2021 წლის 26 ოქტომბერი, 04:36:00
# PLL #0-ის საბაზისო საათი
create_clock -პერიოდი 10 [get_pins {pll_inst_0/REF_CLK_0}] create_generated_clock -გაყოფა 1-ზე -წყარო [get_pins {pll_inst_0/]
REF_CLK_0 } ] -ფაზა 0 [ get_pins { pll_inst_0/OUT0 } ] აქ, create_clock და create_generated_clock შესაბამისად, საცნობარო და გამომავალი საათის შეზღუდვებია, რომლებიც კონფიგურაციის მიხედვით გენერირდება.
9.1.1 derive_constraints-თან მუშაობა უტილიტა (დასვით შეკითხვა)
გამოყავით შეზღუდვები, რომლებიც გადის დიზაინში და გამოყავით ახალი შეზღუდვები კომპონენტის თითოეული ინსტანციისთვის, ადრე მოწოდებული კომპონენტის SDC-ზე დაყრდნობით fileს. CCC საცნობარო საათებისთვის, ის ვრცელდება დიზაინის მეშვეობით, რათა იპოვოს საცნობარო საათის წყარო. თუ წყარო არის I/O, მითითების საათის შეზღუდვა დაყენდება I/O-ზე. თუ ეს არის CCC გამომავალი ან საათის სხვა წყარო (მაგample, გადამცემი, ოსცილატორი), ის იყენებს საათს სხვა კომპონენტიდან და აცნობებს გაფრთხილებას, თუ ინტერვალები არ ემთხვევა. გამოყვანის შეზღუდვები ასევე გამოყოფს შეზღუდვებს ზოგიერთ მაკროსთვის, როგორიცაა ჩიპზე ოსცილატორები, თუ ისინი თქვენს RTL-ში გაქვთ.
derive_constraints უტილიტის შესასრულებლად, თქვენ უნდა მიაწოდოთ .tcl file ბრძანების ხაზის არგუმენტი შემდეგი ინფორმაციით მითითებული თანმიმდევრობით.

1. მიუთითეთ მოწყობილობის ინფორმაცია set_device განყოფილებაში მოცემული ინფორმაციის გამოყენებით.
2. მიუთითეთ RTL-ისკენ მიმავალი გზა fileიყენებთ ინფორმაციას განყოფილებაში read_verilog ან read_vhdl.
3. ზედა დონის მოდულის დაყენება set_top_level განყოფილებაში მოცემული ინფორმაციის გამოყენებით.
4. მიუთითეთ კომპონენტის SDC-ისკენ მიმავალი გზა fileიყენებთ ინფორმაციას განყოფილებაში read_sdc ან read_ndc.
5. შეასრულეთ files გამოიყენებს ინფორმაციას სექციაში derive_constraints.
6.  მიუთითეთ SDC-დან მიღებული შეზღუდვებისკენ მიმავალი გზა file ინფორმაციის გამოყენებით განყოფილებაში write_sdc ან write_pdc ან write_ndc.

Exampლე 9-2. derive.tcl-ის შესრულება და შინაარსი File
შემდეგი არის ყოფილიample ბრძანების ხაზის არგუმენტი derive_constraints უტილიტის შესასრულებლად.
$ /bin{64}/derive_constraints derive.tcl
წარმოებულის შიგთავსი.tcl file:
# მოწყობილობის ინფორმაცია
set_device -ოჯახი PolarFire -die MPF100T -სიჩქარე -1
# მარჯვნივ files
read_verilog - რეჟიმი system_verilog პროექტი/კომპონენტი/სამუშაო/txpll0/
txpll0_txpll0_0_PF_TX_PLL.v
read_verilog -mode system_verilog {პროექტი/კომპონენტი/სამუშაო/txpll0/txpll0.v}
read_verilog -mode system_verilog {პროექტი/კომპონენტი/სამუშაო/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.v}
read_verilog -mode system_verilog {პროექტი/კომპონენტი/სამუშაო/xcvr0/xcvr0.v}
read_vhdl -mode vhdl_2008 {პროექტი/hdl/xcvr1.vhd}
#კომპონენტის SDC files
დაყენებული_ტოპ_დონე {xcvr1}
read_sdc -კომპონენტი {პროექტი/კომპონენტი/სამუშაო/txpll0/txpll0_0/
txpll0_txpll0_0_PF_TX_PLL.sdc}
read_sdc -კომპონენტი {პროექტი/კომპონენტი/სამუშაო/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.sdc}
#გამოიყენეთ derive_constraint ბრძანება
წარმოშობის_შეზღუდვები
#SDC/PDC/NDC შედეგი files
write_sdc {პროექტი/შეზღუდვა/xcvr1_derived_constraints.sdc}
write_pdc {პროექტი/შეზღუდვა/fp/xcvr1_derived_constraints.pdc}
9.1.2 set_device (დასვით შეკითხვა)
აღწერა
მიუთითეთ გვარი, სახელი და სიჩქარის კლასი.
კომპლექტი_მოწყობილობა -ოჯახი -მოკვდი - სიჩქარე
არგუმენტები

პარამეტრი	ტიპი	აღწერა
-ოჯახი	სიმებიანი	მიუთითეთ ოჯახის სახელი. შესაძლო მნიშვნელობებია PolarFire®, PolarFire SoC.
-მოკვდა	სიმებიანი	მიუთითეთ ქაღალდის სახელი.
-სიჩქარე	სიმებიანი	მიუთითეთ მოწყობილობის სიჩქარის კლასი. შესაძლო მნიშვნელობებია STD ან -1.

დაბრუნების ტიპი	აღწერა
0	ბრძანება წარმატებით დასრულდა.
1	ბრძანება ვერ მოხერხდა. არის შეცდომა. თქვენ შეგიძლიათ დააკვირდეთ შეცდომის შეტყობინებას კონსოლში.

შეცდომების სია

შეცდომის კოდი	შეცდომის შეტყობინება	აღწერა
ERR0023	საჭირო პარამეტრი - მატრიცა აკლია	კრიპტის ვარიანტი სავალდებულოა და აუცილებლად უნდა იყოს მითითებული.
ERR0005	უცნობი მატრიცა 'MPF30'	-die ვარიანტის მნიშვნელობა არ არის სწორი. იხილეთ მნიშვნელობების შესაძლო სია ვარიანტის აღწერაში.
ERR0023	პარამეტრი - მატრასს მნიშვნელობა აკლია	Die ვარიანტი მითითებულია ღირებულების გარეშე.
ERR0023	აუცილებელი პარამეტრი - ოჯახი აკლია	ოჯახის ვარიანტი სავალდებულოა და აუცილებლად უნდა იყოს მითითებული.
ERR0004	უცნობი ოჯახი „PolarFire®“	ოჯახის ვარიანტი არ არის სწორი. იხილეთ მნიშვნელობების შესაძლო სია ვარიანტის აღწერაში.

………… გაგრძელება
შეცდომის კოდი	შეცდომის შეტყობინება	აღწერა
ERR0023	პარამეტრი - ოჯახს აკლია მნიშვნელობა	ოჯახის ოფცია მითითებულია მნიშვნელობის გარეშე.
ERR0023	საჭირო პარამეტრი - სიჩქარე აკლია	სიჩქარის პარამეტრი სავალდებულოა და უნდა იყოს მითითებული.
ERR0007	უცნობი სიჩქარე „	სიჩქარის ვარიანტი არ არის სწორი. იხილეთ მნიშვნელობების შესაძლო სია ვარიანტის აღწერაში.
ERR0023	პარამეტრი - სიჩქარეს აკლია მნიშვნელობა	სიჩქარის ვარიანტი მითითებულია მნიშვნელობის გარეშე.

Example
set_device -ოჯახი {PolarFire} -die {MPF300T_ES} -სიჩქარე -1
კომპლექტი_მოწყობილობა -ოჯახური SmartFusion 2 -die M2S090T -სიჩქარე -1
9.1.3 read_verilog (დასვით შეკითხვა)
აღწერა
წაიკითხეთ Verilog file Verific-ის გამოყენებით.
read_verilog [-lib ] [-რეჟიმი ]fileსახელი>
არგუმენტები

პარამეტრი	ტიპი	აღწერა
-ლიბ	სიმებიანი	მიუთითეთ ბიბლიოთეკა, რომელიც შეიცავს ბიბლიოთეკაში დასამატ მოდულებს.
-რეჟიმი	სიმებიანი	მიუთითეთ Verilog სტანდარტი. შესაძლო მნიშვნელობებია verilog_95, verilog_2k, system_verilog_2005, system_verilog_2009, system_verilog, verilog_ams, verilog_psl, system_verilog_mfcu. მნიშვნელობები არ არის მგრძნობიარე. ნაგულისხმევი არის verilog_2k.
fileსახელი	სიმებიანი	ვერილოგი file სახელი.

დაბრუნების ტიპი	აღწერა
0	ბრძანება წარმატებით დასრულდა.
1	ბრძანება ვერ მოხერხდა. არის შეცდომა. თქვენ შეგიძლიათ დააკვირდეთ შეცდომის შეტყობინებას კონსოლში.

შეცდომების სია

შეცდომის კოდი	შეცდომის შეტყობინება	აღწერა
ERR0023	პარამეტრი—lib-ს აკლია მნიშვნელობა	lib ოფცია მითითებულია მნიშვნელობის გარეშე.
ERR0023	პარამეტრი - რეჟიმს აკლია მნიშვნელობა	რეჟიმის ვარიანტი მითითებულია მნიშვნელობის გარეშე.
ERR0015	უცნობი რეჟიმი '	მითითებული verilog რეჟიმი უცნობია. იხილეთ verilog რეჟიმის შესაძლო ვარიანტების სია —mode ვარიანტის აღწერაში.
ERR0023	საჭირო პარამეტრი file სახელი აკლია	Verilog არ არის file გათვალისწინებულია გზა.
ERR0016	ვერიფიკის პარსერის გამო ვერ მოხერხდა	სინტაქსის შეცდომა verilog-ში fileVerific-ის პარსერი შეგიძლიათ იხილოთ შეცდომის შეტყობინების ზემოთ მდებარე კონსოლში.
ERR0012	set_device არ არის გამოძახებული	მოწყობილობის ინფორმაცია არ არის მითითებული. გამოიყენეთ set_device ბრძანება მოწყობილობის აღსაწერად.

Example
read_verilog -mode system_verilog {კომპონენტი/სამუშაო/ტოპ/ტოპ.v}
read_verilog -mode system_verilog_mfcu design.v
9.1.4 read_vhdl (დასვით შეკითხვა)
აღწერა
დაამატეთ VHDL file VHDL-ის სიაში files.
read_vhdl [-lib ] [-რეჟიმი ]fileსახელი>
არგუმენტები

პარამეტრი	ტიპი	აღწერა
-ლიბ	—	მიუთითეთ ბიბლიოთეკა, რომელშიც უნდა დაემატოს შინაარსი.
-რეჟიმი	—	განსაზღვრავს VHDL სტანდარტს. ნაგულისხმევი არის VHDL_93. შესაძლო მნიშვნელობებია vhdl_93, vhdl_87, vhdl_2k, vhdl_2008, vhdl_psl. მნიშვნელობები არ არის მგრძნობიარე.
fileსახელი	—	VHDL file სახელი.

დაბრუნების ტიპი	აღწერა
0	ბრძანება წარმატებით დასრულდა.
1	ბრძანება ვერ მოხერხდა. არის შეცდომა. თქვენ შეგიძლიათ დააკვირდეთ შეცდომის შეტყობინებას კონსოლში.

შეცდომების სია

შეცდომის კოდი	შეცდომის შეტყობინება	აღწერა
ERR0023	პარამეტრი—lib-ს აკლია მნიშვნელობა	lib ოფცია მითითებულია მნიშვნელობის გარეშე.
ERR0023	პარამეტრი - რეჟიმს აკლია მნიშვნელობა	რეჟიმის ვარიანტი მითითებულია მნიშვნელობის გარეშე.
ERR0018	უცნობი რეჟიმი '	მითითებული VHDL რეჟიმი უცნობია. იხილეთ შესაძლო VHDL რეჟიმის სია — რეჟიმის ოფციის აღწერაში.
ERR0023	საჭირო პარამეტრი file სახელი აკლია	VHDL არ არის file გათვალისწინებულია გზა.
ERR0019	invalid_path.v რეგისტრაცია შეუძლებელია file	მითითებული VHDL file არ არსებობს ან არ აქვს წაკითხვის ნებართვა.
ERR0012	set_device არ არის გამოძახებული	მოწყობილობის ინფორმაცია არ არის მითითებული. გამოიყენეთ set_device ბრძანება მოწყობილობის აღსაწერად.

Example
read_vhdl -mode vhdl_2008 osc2dfn.vhd
read_vhdl {hdl/top.vhd}
9.1.5 დაყენებული_ტოპ_დონე (დასვით შეკითხვა)
აღწერა
მიუთითეთ უმაღლესი დონის მოდულის სახელი RTL-ში.
set_top_level [-lib ]
არგუმენტები

პარამეტრი	ტიპი	აღწერა
-ლიბ	სიმებიანი	ბიბლიოთეკა, სადაც უნდა მოიძებნოს ზედა დონის მოდული ან ერთეული (არასავალდებულო).
სახელი	სიმებიანი	უმაღლესი დონის მოდული ან ერთეულის სახელი.

დაბრუნების ტიპი	აღწერა
0	ბრძანება წარმატებით დასრულდა.
1	ბრძანება ვერ მოხერხდა. არის შეცდომა. თქვენ შეგიძლიათ დააკვირდეთ შეცდომის შეტყობინებას კონსოლში.

შეცდომების სია

შეცდომის კოდი	შეცდომის შეტყობინება	აღწერა
ERR0023	საჭირო პარამეტრი ზედა დონე აკლია	ზედა დონის ვარიანტი სავალდებულოა და აუცილებლად უნდა იყოს მითითებული.
ERR0023	პარამეტრი—lib-ს აკლია მნიშვნელობა	lib ოფცია მითითებულია მნიშვნელობების გარეშე.
ERR0014	ზედა დონის პოვნა ვერ ხერხდება ბიბლიოთეკაში	მითითებული ზედა დონის მოდული არ არის განსაზღვრული მოცემულ ბიბლიოთეკაში. ამ შეცდომის გამოსასწორებლად, ზედა მოდულის ან ბიბლიოთეკის სახელი უნდა გასწორდეს.
ERR0017	დამუშავება ვერ მოხერხდა	შეცდომა RTL დამუშავების პროცესში. შეცდომის შეტყობინების ნახვა შესაძლებელია კონსოლიდან.

Example
set_top_level {top}
set_top_level -lib hdl ზედა
9.1.6 read_sdc (კითხვის დასმა)
აღწერა
წაიკითხეთ SDC file კომპონენტების მონაცემთა ბაზაში.
read_sdc -კომპონენტიfileსახელი>
არგუმენტები

პარამეტრი	ტიპი	აღწერა
-კომპონენტი	—	ეს არის სავალდებულო დროშა read_sdc ბრძანებისთვის, როდესაც ვიღებთ შეზღუდვებს.
fileსახელი	სიმებიანი	გზა SDC-მდე file.

დაბრუნების ტიპი	აღწერა
0	ბრძანება წარმატებით დასრულდა.
1	ბრძანება ვერ მოხერხდა. არის შეცდომა. თქვენ შეგიძლიათ დააკვირდეთ შეცდომის შეტყობინებას კონსოლში.

შეცდომების სია

შეცდომის კოდი	შეცდომის შეტყობინება	აღწერა
ERR0023	საჭირო პარამეტრი file სახელი აკლია.	სავალდებულო ვარიანტი file სახელი არ არის მითითებული.
ERR0000	SDC file <file_path> არ იკითხება.	მითითებული SDC file არ აქვს წაკითხვის ნებართვა.
ERR0001	გახსნა შეუძლებელიაfile_ გზა> file.	SDC file არ არსებობს. გზა უნდა გასწორდეს.
ERR0008	set_component ბრძანება აკლიაfile_ გზა> file	SDC-ის მითითებული კომპონენტი file არ აკონკრეტებს კომპონენტს.

შეცდომის კოდი	შეცდომის შეტყობინება	აღწერა
ERR0009	<List of errors from sdc file>	SDC file შეიცავს არასწორ sdc ბრძანებებს. მაგampლე, როდესაც set_multicle_path შეზღუდვაში შეცდომაა: შეცდომა ბრძანების read_sdc შესრულებისას: infile_ გზა> file: შეცდომა ბრძანებაში set_multicycle_path: უცნობი პარამეტრი [get_cells {reg_a}].

Example
read_sdc -component {./component/work/ccc0/ccc0_0/ccc0_ccc0_0_PF_CCC.sdc}
9.1.7 read_ndc (კითხვის დასმა)
აღწერა
წაიკითხეთ NDC file კომპონენტების მონაცემთა ბაზაში.
read_ndc -კომპონენტიfileსახელი>
არგუმენტები

პარამეტრი	ტიპი	აღწერა
-კომპონენტი	—	ეს არის სავალდებულო დროშა read_ndc ბრძანებისთვის, როდესაც ჩვენ ვიღებთ შეზღუდვებს.
fileსახელი	სიმებიანი	გზა NDC-მდე file.

დაბრუნების ტიპი	აღწერა
0	ბრძანება წარმატებით დასრულდა.
1	ბრძანება ვერ მოხერხდა. არის შეცდომა. თქვენ შეგიძლიათ დააკვირდეთ შეცდომის შეტყობინებას კონსოლში.

შეცდომების სია

შეცდომის კოდი	შეცდომის შეტყობინება	აღწერა
ERR0001	გახსნა შეუძლებელიაfile_ გზა> file	ეროვნული დემოკრატიული კომიტეტი file არ არსებობს. გზა უნდა გასწორდეს.
ERR0023	საჭირო პარამეტრი — AtclParamO_ აკლია.	სავალდებულო ვარიანტი fileსახელი არ არის მითითებული.
ERR0023	საჭირო პარამეტრი - კომპონენტი აკლია.	კომპონენტის ოფცია სავალდებულოა და უნდა იყოს მითითებული.
ERR0000	NDC file 'file_path>' არ იკითხება.	მითითებული NDC file არ აქვს წაკითხვის ნებართვა.

Example
read_ndc -კომპონენტი {კომპონენტი/სამუშაო/ccc1/ccc1_0/ccc_comp.ndc}
9.1.8 derive_constraints (კითხვის დასმა)
აღწერა
მყისიერი კომპონენტი SDC files შევიდა დიზაინის დონის მონაცემთა ბაზაში.
წარმოშობის_შეზღუდვები
არგუმენტები

დაბრუნების ტიპი	აღწერა
0	ბრძანება წარმატებით დასრულდა.
1	ბრძანება ვერ მოხერხდა. არის შეცდომა. თქვენ შეგიძლიათ დააკვირდეთ შეცდომის შეტყობინებას კონსოლში.

შეცდომების სია

შეცდომის კოდი	შეცდომის შეტყობინება	აღწერა
ERR0013	უმაღლესი დონე არ არის განსაზღვრული	ეს ნიშნავს, რომ ზედა დონის მოდული ან ერთეული არ არის მითითებული. ამ ზარის გამოსასწორებლად, გაუშვით set_top_level ბრძანება derive_constraints ბრძანებამდე.

Example
წარმოშობის_შეზღუდვები
9.1.9 write_sdc (კითხვის დასმა)
აღწერა
წერს შეზღუდვას file SDC ფორმატში.
write_sdcfileსახელი>
არგუმენტები

პარამეტრი	ტიპი	აღწერა
<fileსახელი>	სიმებიანი	გზა SDC-მდე file წარმოიქმნება. ეს არის სავალდებულო ვარიანტი. თუ file არსებობს, გადაიწერება.

დაბრუნების ტიპი	აღწერა
0	ბრძანება წარმატებით დასრულდა.
1	ბრძანება ვერ მოხერხდა. არის შეცდომა. თქვენ შეგიძლიათ დააკვირდეთ შეცდომის შეტყობინებას კონსოლში.

შეცდომების სია

შეცდომის კოდი	შეცდომის შეტყობინება	აღწერა
ERR0003	გახსნა შეუძლებელიაfile გზა> file.	File გზა არ არის სწორი. შეამოწმეთ არის თუ არა მშობელი დირექტორიები.
ERR0002	SDC file 'file გზა>' არ არის ჩასაწერი.	მითითებული SDC file არ აქვს ჩაწერის უფლება.
ERR0023	საჭირო პარამეტრი file სახელი აკლია.	SDC file ბილიკი სავალდებულო ვარიანტია და უნდა იყოს მითითებული.

Example
write_sdc "მიმდინარეობს.sdc"
9.1.10 write_pdc (კითხვის დასმა)
აღწერა
წერს ფიზიკურ შეზღუდვებს (მხოლოდ Derive Constraints).
write_pdcfileსახელი>
არგუმენტები

პარამეტრი	ტიპი	აღწერა
<fileსახელი>	სიმებიანი	გზა PDC-მდე file წარმოიქმნება. ეს არის სავალდებულო ვარიანტი. თუ file გზა არსებობს, ის გადაიწერება.

დაბრუნების ტიპი	აღწერა
0	ბრძანება წარმატებით დასრულდა.
1	ბრძანება ვერ მოხერხდა. არის შეცდომა. თქვენ შეგიძლიათ დააკვირდეთ შეცდომის შეტყობინებას კონსოლში.

შეცდომების სია

შეცდომის კოდი	შეცდომის შეტყობინებები	აღწერა
ERR0003	გახსნა შეუძლებელიაfile გზა> file	The file გზა არ არის სწორი. შეამოწმეთ არის თუ არა მშობელი დირექტორიები.
ERR0002	PDC file 'file path>' ჩაწერა შეუძლებელია.	მითითებული PDC file არ აქვს ჩაწერის უფლება.
ERR0023	საჭირო პარამეტრი file სახელი აკლია	PDC file ბილიკი სავალდებულო ვარიანტია და უნდა იყოს მითითებული.

Example
write_pdc “derived.pdc”
9.1.11 write_ndc (კითხვის დასმა)
აღწერა
წერს NDC შეზღუდვებს a-ში file.
write_ndcfileსახელი>
არგუმენტები

პარამეტრი	ტიპი	აღწერა
fileსახელი	სიმებიანი	გზა NDC-მდე file წარმოიქმნება. ეს არის სავალდებულო ვარიანტი. თუ file არსებობს, გადაიწერება.

დაბრუნების ტიპი	აღწერა
0	ბრძანება წარმატებით დასრულდა.
1	ბრძანება ვერ მოხერხდა. არის შეცდომა. თქვენ შეგიძლიათ დააკვირდეთ შეცდომის შეტყობინებას კონსოლში.

შეცდომების სია

შეცდომის კოდი	შეცდომის შეტყობინებები	აღწერა
ERR0003	გახსნა შეუძლებელიაfile_ გზა> file.	File გზა არ არის სწორი. მშობელი დირექტორიები არ არსებობს.
ERR0002	NDC file 'file_path>' არ არის ჩასაწერი.	მითითებული NDC file არ აქვს ჩაწერის უფლება.
ERR0023	საჭირო პარამეტრი _AtclParamO_ აკლია.	ეროვნული დემოკრატიული კომიტეტი file ბილიკი სავალდებულო ვარიანტია და უნდა იყოს მითითებული.

Example
write_ndc „მიმდინარეობს.ndc“
9.1.12 add_include_path (კითხვის დასმა)
აღწერა
განსაზღვრავს გზას საძიებო მოიცავს fileრტლ კითხვისას files.
ბილიკის დამატება
არგუმენტები

პარამეტრი	ტიპი	აღწერა
დირექტორია	სიმებიანი	განსაზღვრავს გზას საძიებო მოიცავს fileრტლ კითხვისას fileს. ეს ვარიანტი სავალდებულოა.

დაბრუნების ტიპი	აღწერა
0	ბრძანება წარმატებით დასრულდა.

დაბრუნების ტიპი	აღწერა
1	ბრძანება ვერ მოხერხდა. არის შეცდომა. თქვენ შეგიძლიათ დააკვირდეთ შეცდომის შეტყობინებას კონსოლში.

შეცდომების სია

შეცდომის კოდი	შეცდომის შეტყობინება	აღწერა
ERR0023	საჭირო პარამეტრის ჩათვლით გზა აკლია.	დირექტორიის ოფცია სავალდებულოა და აუცილებლად უნდა იყოს მოცემული.

შენიშვნა: თუ თუ დირექტორიის გზა არასწორია, მაშინ add_include_path გადაეცემა შეცდომის გარეშე.
თუმცა, read_verilog/read_vhd ბრძანებები ვერ შესრულდება Verific-ის პარსერის გამო.
Example
add_include_path კომპონენტი/სამუშაო/COREABC0/COREABC0_0/rtl/vlog/core

გადასინჯვის ისტორია (დასვით შეკითხვა)

გადასინჯვის ისტორია აღწერს ცვლილებებს, რომლებიც განხორციელდა დოკუმენტში. ცვლილებები ჩამოთვლილია გადასინჯვით, დაწყებული უახლესი პუბლიკაციით.

რევიზია	თარიღი	აღწერა
F	08/2024	ამ გადასინჯვაში შეტანილია შემდეგი ცვლილებები: • განახლებულია დანართი B-ს ნაწილი — სიმულაციური ბიბლიოთეკების იმპორტი სიმულაციურ გარემოში.
E	08/2024	ამ გადასინჯვაში შეტანილია შემდეგი ცვლილებები: • განახლებული სექცია „ზემოთ“view. • განახლებული სექციიდან მიღებული SDC File. • განახლებულია დანართი B-ს ნაწილი — სიმულაციური ბიბლიოთეკების იმპორტი სიმულაციურ გარემოში.
D	02/2024	ეს დოკუმენტი გამოვიდა Libero 2024.1 SoC Design Suite-თან ერთად, v2023.2-თან შედარებით ცვლილებების გარეშე. განახლებულია სექცია Working with derive_constraints Utility
C	08/2023	ეს დოკუმენტი გამოვიდა Libero 2023.2 SoC Design Suite-თან ერთად, v2023.1-თან შედარებით ცვლილებების გარეშე.
B	04/2023	ეს დოკუმენტი გამოვიდა Libero 2023.1 SoC Design Suite-თან ერთად, v2022.3-თან შედარებით ცვლილებების გარეშე.
A	12/2022	საწყისი რევიზია.

მიკროჩიპის FPGA მხარდაჭერა
Microchip FPGA პროდუქტების ჯგუფი მხარს უჭერს თავის პროდუქტებს სხვადასხვა დამხმარე სერვისებით, მათ შორის მომხმარებელთა სერვისით, მომხმარებელთა ტექნიკური დახმარების ცენტრით, webსაიტი და გაყიდვების ოფისები მთელს მსოფლიოში.
კლიენტებს სთავაზობენ ეწვიონ Microchip-ის ონლაინ რესურსებს მხარდაჭერის გუნდთან დაკავშირებამდე, რადგან სავარაუდოა, რომ მათ კითხვებზე პასუხი უკვე გაცემულია.
დაუკავშირდით ტექნიკური დახმარების ცენტრს webსაიტი ზე www.microchip.com/support. ახსენეთ FPGA მოწყობილობის ნაწილის ნომერი, აირჩიეთ შესაბამისი საქმის კატეგორია და ატვირთეთ დიზაინი fileტექნიკური დახმარების საქმის შექმნისას.
დაუკავშირდით მომხმარებელთა მომსახურებას პროდუქტის არატექნიკური მხარდაჭერისთვის, როგორიცაა პროდუქტის ფასები, პროდუქტის განახლება, განახლებული ინფორმაცია, შეკვეთის სტატუსი და ავტორიზაცია.

• ჩრდილოეთ ამერიკიდან დარეკეთ 800.262.1060
• დანარჩენი მსოფლიოდან დარეკეთ 650.318.4460
• ფაქსი, მსოფლიოს ნებისმიერი ადგილიდან, 650.318.8044

მიკროჩიპის ინფორმაცია
მიკროჩიპი Webსაიტი
მიკროჩიპი გთავაზობთ ონლაინ მხარდაჭერას ჩვენი საშუალებით webსაიტი ზე www.microchip.com/. ეს webსაიტი გამოიყენება დასამზადებლად files და ინფორმაცია ადვილად ხელმისაწვდომი მომხმარებლებისთვის. ზოგიერთი ხელმისაწვდომი შინაარსი მოიცავს:

• პროდუქტის მხარდაჭერა – მონაცემთა ფურცლები და შეცდომები, განაცხადის შენიშვნები და სampპროგრამები, დიზაინის რესურსები, მომხმარებლის სახელმძღვანელოები და ტექნიკის მხარდაჭერის დოკუმენტები, უახლესი პროგრამული უზრუნველყოფის გამოშვებები და დაარქივებული პროგრამული უზრუნველყოფა
• ზოგადი ტექნიკური მხარდაჭერა - ხშირად დასმული კითხვები (FAQs), ტექნიკური მხარდაჭერის მოთხოვნები, ონლაინ სადისკუსიო ჯგუფები, მიკროჩიპის დიზაინის პარტნიორი პროგრამის წევრების სია
• Microchip-ის ბიზნესი – პროდუქტის ამომრჩეველი და შეკვეთის სახელმძღვანელო, მიკროჩიპის უახლესი პრესრელიზები, სემინარების და ღონისძიებების ჩამონათვალი, მიკროჩიპების გაყიდვების ოფისების, დისტრიბუტორებისა და ქარხნების წარმომადგენლების ჩამონათვალი.

პროდუქტის ცვლილების შეტყობინების სერვისი
Microchip-ის პროდუქტის ცვლილების შეტყობინებების სერვისი ეხმარება კლიენტებს მიკროჩიპის პროდუქტებზე არსებული ინფორმაცია. აბონენტები მიიღებენ შეტყობინებას ელფოსტით, როდესაც არის ცვლილებები, განახლებები, გადასინჯვები ან შეცდომის შემთხვევები, რომლებიც დაკავშირებულია კონკრეტულ პროდუქტის ოჯახთან ან საინტერესო განვითარების ინსტრუმენტთან. რეგისტრაციისთვის გადადით www.microchip.com/pcn და მიჰყევით რეგისტრაციის ინსტრუქციას.

მომხმარებელთა მხარდაჭერა
Microchip-ის პროდუქტების მომხმარებლებს შეუძლიათ მიიღონ დახმარება რამდენიმე არხით:

• დისტრიბუტორი ან წარმომადგენელი
• ადგილობრივი გაყიდვების ოფისი
• ჩაშენებული გადაწყვეტილებების ინჟინერი (ESE)
• ტექნიკური მხარდაჭერა

მხარდაჭერისთვის მომხმარებლებმა უნდა დაუკავშირდნენ თავიანთ დისტრიბუტორს, წარმომადგენელს ან ESE-ს. ადგილობრივი გაყიდვების ოფისები ასევე ხელმისაწვდომია მომხმარებლების დასახმარებლად. ამ დოკუმენტში შედის გაყიდვების ოფისებისა და მდებარეობების ჩამონათვალი. ტექნიკური მხარდაჭერა ხელმისაწვდომია მეშვეობით webსაიტი: www.microchip.com/support
მიკროჩიპური მოწყობილობების კოდის დაცვის ფუნქცია
გაითვალისწინეთ კოდის დაცვის ფუნქციის შემდეგი დეტალები მიკროჩიპის პროდუქტებზე:

• მიკროჩიპის პროდუქტები აკმაყოფილებს სპეციფიკაციებს, რომლებიც მოცემულია მიკროჩიპის მონაცემთა ფურცელში.
• Microchip თვლის, რომ მისი ოჯახის პროდუქტები უსაფრთხოა, როდესაც გამოიყენება დანიშნულებისამებრ, ოპერაციული სპეციფიკაციების ფარგლებში და ნორმალურ პირობებში.
• მიკროჩიპი აფასებს და აგრესიულად იცავს მის ინტელექტუალურ საკუთრების უფლებებს. მიკროჩიპის პროდუქტის კოდის დაცვის მახასიათებლების დარღვევის მცდელობა მკაცრად აკრძალულია და შესაძლოა არღვევდეს ციფრული ათასწლეულის საავტორო უფლებების აქტს.
• არც მიკროჩიპი და არც ნახევარგამტარების სხვა მწარმოებელი არ იძლევა მისი კოდის უსაფრთხოების გარანტიას. კოდის დაცვა არ ნიშნავს იმას, რომ ჩვენ გარანტიას ვაძლევთ პროდუქტის „შეურღვევია“. კოდის დაცვა მუდმივად ვითარდება. მიკროჩიპი მოწოდებულია მუდმივად გააუმჯობესოს ჩვენი პროდუქციის კოდის დაცვის მახასიათებლები.

იურიდიული ცნობა
ეს პუბლიკაცია და აქ არსებული ინფორმაცია შეიძლება გამოყენებულ იქნას მხოლოდ Microchip-ის პროდუქტებთან, მათ შორის მიკროჩიპის პროდუქტების დიზაინის, ტესტირებისა და ინტეგრაციისთვის თქვენს აპლიკაციაში. ამ ინფორმაციის ნებისმიერი სხვა გზით გამოყენება არღვევს წინამდებარე პირობებს. ინფორმაცია მოწყობილობის აპლიკაციებთან დაკავშირებით მოწოდებულია მხოლოდ თქვენი მოხერხებულობისთვის და შეიძლება შეიცვალოს განახლებებით. თქვენი პასუხისმგებლობაა უზრუნველყოთ, რომ თქვენი აპლიკაცია აკმაყოფილებს თქვენს სპეციფიკაციებს. დაუკავშირდით თქვენს ადგილობრივ მიკროჩიპის გაყიდვების ოფისს დამატებითი მხარდაჭერისთვის ან მიიღეთ დამატებითი მხარდაჭერა აქ www.microchip.com/en-us/support/design-help/client-support-services.
ეს ინფორმაცია მოწოდებულია მიკროჩიპის მიერ "როგორც არის". მიკროჩიპი არ იძლევა რაიმე სახის წარმომადგენლობას ან გარანტიას, იქნება ეს გამოხატული თუ ნაგულისხმევი, წერილობითი თუ ზეპირი, ნორმატიული თუ სხვაგვარად, დაკავშირებულ ინფორმაციას, მათ შორის, ცალსახად, მაგრამ არა შეზღუდული, სტაბილურობა და ვარგისიანობა კონკრეტული მიზნისთვის, ან გარანტიები დაკავშირებულია მის მდგომარეობასთან, ხარისხთან ან შესრულებასთან. არავითარ შემთხვევაში მიკროჩიპი არ იქნება პასუხისმგებელი რაიმე სახის ირიბი, სპეციალური, სადამსჯელო, შემთხვევითი ან თანმიმდევრული დანაკარგისთვის, ზიანის, ღირებულების ან ხარჯისთვის, რაც არ უნდა იყოს დაკავშირებული აშშ-სთან, ნებისმიერ შემთხვევაში, ROCHIP-ს ურჩიეს შესაძლებლობა ან ზარალი განჭვრეტადია. კანონით დაშვებული მაქსიმალურად, მიკროჩიპის მთლიანი პასუხისმგებლობა ყველა პრეტენზიაზე, ინფორმაციასთან ან მის გამოყენებასთან დაკავშირებული რაიმე ფორმით, არ აღემატება საფასურის ოდენობას, ასეთის არსებობის შემთხვევაში, რომ თქვენ პირდაპირ გადაიხადეთ მიკროჩიპს ინფორმაციის მისაღებად.
მიკროჩიპის მოწყობილობების სიცოცხლის შემანარჩუნებელ და/ან უსაფრთხოების აპლიკაციებში გამოყენება მთლიანად მყიდველის რისკის ქვეშაა და მყიდველი თანახმაა დაიცვას, აანაზღაუროს და გაათავისუფლოს მიკროჩიპი ნებისმიერი ზიანისგან, პრეტენზიისგან, სარჩელისგან ან ხარჯებისგან, რომლებიც წარმოიშობა ასეთი გამოყენებით. არანაირი ლიცენზია არ გადაეცემა, ირიბად თუ სხვაგვარად, მიკროჩიპის ინტელექტუალური საკუთრების უფლებებით, თუ სხვა რამ არ არის მითითებული.
სავაჭრო ნიშნები
მიკროჩიპის სახელი და ლოგო, მიკროჩიპის ლოგო, Adaptec, AVR, AVR ლოგო, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, Linktys, maXe MediaLB, megaAVR, Microsemi, Microsemi ლოგო, MOST, MOST ლოგო, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32 ლოგო, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST, SST Logoym, SuperF, , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron და XMEGA არის Microchip Technology-ის რეგისტრირებული სავაჭრო ნიშნები, რომლებიც ჩართულია აშშ-ში და სხვა ქვეყნებში.
AgileSwitch, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed ​​Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, ProASIC Plus ლოგო, Quiet-Wire, SyncForld, SmartFu TimeCesium, TimeHub, TimePictra, TimeProvider და ZL არის მიკროჩიპის ტექნოლოგიის რეგისტრირებული სავაჭრო ნიშნები აშშ-ში.
მიმდებარე გასაღების ჩახშობა, AKS, ანალოგური ციფრული ასაკისთვის, ნებისმიერი კონდენსატორი, AnyIn, AnyOut, გაძლიერებული გადართვა, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion.DEMICPmicler, CryptoCompanion. შესატყვისი , DAM, ECAN, ესპრესო T1S, EtherGREEN, EyeOpen, GridTime, IdealBridge, IGaT, სერიული სერიული პროგრამირება, ICSP, INICnet, ინტელექტუალური პარალელურობა, IntelliMOS, ჩიპებს შორის დაკავშირება, JitterBlocker, Knob-on-GinryLink, maplay მაქსView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB სერთიფიცირებული ლოგო, MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, ყოვლისმომცველი კოდის გენერაცია, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS 7, PowerSileSmart, , QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, Total Endurro , სანდო დრო, TSHARC, Turing, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect და ZENA არის Microchip Technology-ის სავაჭრო ნიშნები, რომლებიც ინკორპორირებულია აშშ-სა და სხვა ქვეყნებში.
SQTP არის Microchip Technology-ის მომსახურების ნიშანი, რომელიც დაფუძნებულია აშშ-ში
Adaptec ლოგო, Frequency on Demand, Silicon Storage Technology და Symmcom არის Microchip Technology Inc.-ის რეგისტრირებული სავაჭრო ნიშნები სხვა ქვეყნებში.
GestIC არის Microchip Technology Germany II GmbH & Co. KG-ის რეგისტრირებული სავაჭრო ნიშანი, Microchip Technology Inc.-ის შვილობილი კომპანია, სხვა ქვეყნებში.
აქ ნახსენები ყველა სხვა სავაჭრო ნიშანი მათი შესაბამისი კომპანიების საკუთრებაა.
2024, Microchip Technology Incorporated და მისი შვილობილი კომპანიები. ყველა უფლება დაცულია.
ISBN: 978-1-6683-0183-8
ხარისხის მართვის სისტემა
Microchip-ის ხარისხის მართვის სისტემების შესახებ ინფორმაციისთვის ეწვიეთ www.microchip.com/quality.
გაყიდვები და მომსახურება მსოფლიოში

ამერიკა	აზია/წყნარი ოკეანე	აზია/წყნარი ოკეანე	ევროპა
კორპორატიული ოფისი 2355 West Chandler Blvd. ჩენდლერი, AZ 85224-6199 ტელ: 480-792-7200 ფაქსი: 480-792-7277 ტექნიკური მხარდაჭერა: www.microchip.com/support Web მისამართი: www.microchip.com ატლანტა დულუთი, GA ტელ: 678-957-9614 ფაქსი: 678-957-1455 ოსტინი, ტეხასი ტელ: 512-257-3370 ბოსტონი Westborough, MA ტელ: 774-760-0087 ფაქსი: 774-760-0088 ჩიკაგო იტასკა, IL ტელ: 630-285-0071 ფაქსი: 630-285-0075 დალასი ადისონი, TX ტელ: 972-818-7423 ფაქსი: 972-818-2924 დეტროიტი ნოვი, MI ტელ: 248-848-4000 ჰიუსტონი, ტეხასი ტელ: 281-894-5983 ინდიანაპოლისი ნობლსვილი, ინ ტელ: 317-773-8323 ფაქსი: 317-773-5453 ტელ: 317-536-2380 ლოს ანჯელესი მისია ვიეჯო, კალიფორნია ტელ: 949-462-9523 ფაქსი: 949-462-9608 ტელ: 951-273-7800 რალი, NC ტელ: 919-844-7510 ნიუ-იორკი, ნიუ-იორკი ტელ: 631-435-6000 სან ხოსე, კალიფორნია ტელ: 408-735-9110 ტელ: 408-436-4270 კანადა - ტორონტო ტელ: 905-695-1980 ფაქსი: 905-695-2078	ავსტრალია - სიდნეი ტელ: 61-2-9868-6733 ჩინეთი - პეკინი ტელ: 86-10-8569-7000 ჩინეთი - ჩენგდუ ტელ: 86-28-8665-5511 ჩინეთი - ჩონკინგი ტელ: 86-23-8980-9588 ჩინეთი - დონგუანი ტელ: 86-769-8702-9880 ჩინეთი - გუანჯოუ ტელ: 86-20-8755-8029 ჩინეთი - ჰანჯოუ ტელ: 86-571-8792-8115 ჩინეთი - ჰონგ კონგის SAR ტელ: 852-2943-5100 ჩინეთი - ნანჯინგი ტელ: 86-25-8473-2460 ჩინეთი - ცინგდაო ტელ: 86-532-8502-7355 ჩინეთი - შანხაი ტელ: 86-21-3326-8000 ჩინეთი - შენიანგი ტელ: 86-24-2334-2829 ჩინეთი - შენჟენი ტელ: 86-755-8864-2200 ჩინეთი - სუჯოუ ტელ: 86-186-6233-1526 ჩინეთი - ვუჰანი ტელ: 86-27-5980-5300 ჩინეთი - Xian ტელ: 86-29-8833-7252 ჩინეთი - Xiamen ტელ: 86-592-2388138 ჩინეთი - ჟუჰაი ტელ: 86-756-3210040	ინდოეთი - ბანგალორი ტელ: 91-80-3090-4444 ინდოეთი - ნიუ დელი ტელ: 91-11-4160-8631 ინდოეთი - პუნი ტელ: 91-20-4121-0141 იაპონია - ოსაკა ტელ: 81-6-6152-7160 იაპონია - ტოკიო ტელ: 81-3-6880- 3770 კორეა - დეგუ ტელ: 82-53-744-4301 კორეა - სეული ტელ: 82-2-554-7200 მალაიზია - კუალა ლუმპური ტელ: 60-3-7651-7906 მალაიზია - პენანგი ტელ: 60-4-227-8870 ფილიპინები - მანილა ტელ: 63-2-634-9065 სინგაპური ტელ: 65-6334-8870 ტაივანი – ჰსინ ჩუ ტელ: 886-3-577-8366 ტაივანი - კაოსიუნგი ტელ: 886-7-213-7830 ტაივანი - ტაიპეი ტელ: 886-2-2508-8600 ტაილანდი - ბანგკოკი ტელ: 66-2-694-1351 ვიეტნამი - ჰო ჩიმინი ტელ: 84-28-5448-2100	ავსტრია – უელსი ტელ: 43-7242-2244-39 ფაქსი: 43-7242-2244-393 დანია - კოპენჰაგენი ტელ: 45-4485-5910 ფაქსი: 45-4485-2829 ფინეთი – ესპო ტელ: 358-9-4520-820 საფრანგეთი - პარიზი Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 გერმანია – გარქინგი ტელ: 49-8931-9700 გერმანია – ჰაანი ტელ: 49-2129-3766400 გერმანია – ჰაილბრონი ტელ: 49-7131-72400 გერმანია - კარლსრუე ტელ: 49-721-625370 გერმანია - მიუნხენი Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 გერმანია – როზენჰაიმი ტელ: 49-8031-354-560 ისრაელი - ჰოდ ჰაშარონი ტელ: 972-9-775-5100 იტალია - მილანი ტელ: 39-0331-742611 ფაქსი: 39-0331-466781 იტალია - პადოვა ტელ: 39-049-7625286 ნიდერლანდები – დრუნენი ტელ: 31-416-690399 ფაქსი: 31-416-690340 ნორვეგია - ტრონდჰეიმი ტელ: 47-72884388 პოლონეთი - ვარშავა ტელ: 48-22-3325737 რუმინეთი - ბუქარესტი Tel: 40-21-407-87-50 ესპანეთი - მადრიდი Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 შვედეთი - გოტენბერგი Tel: 46-31-704-60-40 შვედეთი - სტოკჰოლმი ტელ: 46-8-5090-4654 დიდი ბრიტანეთი - ვოკინგემი ტელ: 44-118-921-5800 ფაქსი: 44-118-921-5820

დოკუმენტები / რესურსები

MICROCHIP DS00004807F PolarFire Family FPGA Custom Flow [pdf] მომხმარებლის სახელმძღვანელო DS00004807F PolarFire Family FPGA Custom Flow, DS00004807F, PolarFire Family FPGA Custom Flow, Family FPGA Custom Flow, Custom Flow, Flow

ცნობები

• მომხმარებლის სახელმძღვანელო