Кориснички водич за прилагоден тек на PolarFire Family FPGA
Libero SoC v2024.2

Вовед (Поставете прашање)

Софтверот Libero System-on-Chip (SoC) обезбедува целосно интегрирана средина за дизајнирање на Field Programmable Gate Array (FPGA). Сепак, неколку корисници можеби ќе сакаат да користат алатки за синтеза и симулација од трети страни надвор од Libero SoC средината. Libero сега може да се интегрира во FPGA средината за дизајнирање. Се препорачува да се користи Libero SoC за управување со целиот тек на дизајнирање на FPGA.
Ова упатство за корисникот го опишува прилагодениот тек за уредите PolarFire и PolarFire SoC Family, процес за интегрирање на Libero како дел од поголемиот тек на дизајнирање на FPGA. Поддржани семејства на уреди® Следната табела ги наведува семејствата на уреди што ги поддржува Libero SoC. Сепак, некои информации во ова упатство може да се однесуваат само на одредено семејство на уреди. Во овој случај, таквите информации се јасно идентификувани.
Табела 1. Семејства на уреди поддржани од Libero SoC

Семејство на уреди	Опис
PolarFire®	PolarFire FPGA-ата испорачуваат најниска моќност во индустријата при средни густини со исклучителна безбедност и сигурност.
PolarFire SoC	PolarFire SoC е првата SoC FPGA со детерминистички, кохерентен RISC-V CPU кластер и детерминистички L2 мемориски подсистем што овозможува Linux® и апликации во реално време.

Во текот наview (Поставете прашање)

Додека Libero SoC обезбедува целосно интегрирана околина за дизајн од крај до крај за развој на дизајни на SoC и FPGA, тој исто така обезбедува флексибилност за извршување на синтеза и симулација со алатки од трети страни надвор од околината на Libero SoC. Сепак, некои чекори за дизајн мора да останат во околината на Libero SoC.
Следната табела ги наведува главните чекори во текот на дизајнот на FPGA и ги означува чекорите за кои мора да се користи Libero SoC.
Табела 1-1. Проток на дизајн на FPGA

Чекор на дизајнирање	Задолжително користете Либеро	Опис
Влез во дизајнот: HDL	бр	Доколку сакате, користете ја алатката за уредувач/проверка на HDL од трета страна надвор од Libero® SoC.
Влез во дизајнот: Конфигуратори	Да	Создадете го првиот Libero проект за генерирање на основни компоненти од каталогот на IP.
Автоматско генерирање на ограничувања PDC/SDC	бр	Изведените ограничувања имаат потреба од сите HDL files и алатка derive_constraints кога се извршува надвор од Libero SoC, како што е опишано во Додаток C - Ограничувања на derive.
Симулација	бр	Доколку сакате, користете алатка од трета страна надвор од Libero SoC. Потребно е преземање на претходно компајлирани библиотеки за симулација за целниот уред, целниот симулатор и целната верзија Libero што се користи за имплементација на задниот дел.
Синтеза	бр	Доколку сакате, користете алатка од трета страна надвор од Libero SoC.
Имплементација на дизајн: Управување со ограничувања, компајлирање на мрежна листа, поставување и рутирање (видете погоре)view)	Да	Создадете втор Libero проект за имплементација на задниот дел.
Проверка на тајминг и моќност	Да	Останете во вториот проект на Либеро.
Конфигурирајте ги податоците и мемориите за иницијализација на дизајнот	Да	Користете ја оваа алатка за управување со различни типови на мемории и иницијализација на дизајнот во уредот. Останете во вториот проект.
Програмирање File Генерација	Да	Останете во вториот проект.

Важно: Вие мора да преземете претходно компајлирани библиотеки достапни на Претходно компајлирани библиотеки за симулација страница за да користите симулатор од трета страна.
Во чист проток на Fabric FPGA, внесете го вашиот дизајн користејќи HDL или шематски внес и пренесете го директно.
на алатките за синтеза. Протокот сè уште е поддржан. PolarFire и PolarFire SoC FPGA имаат значителни
сопствени тврди IP блокови што бараат употреба на конфигурациски јадра (SgCores) од Libero SoC IP
каталог. Потребно е посебно ракување за сите блокови што содржат SoC функционалност:

• PolarFire
  – PF_UPROM
  – PF_SYSTEM_SERVICES
  – PF_CCC
  – ПФ ЦЛК ДИВ
  – PF_CRYPTO
  – PF_DRI
  – PF_INIT_MONITOR
  – PF_NGMUX
  – PF_OSC
  – RAM-ови (TPSRAM, DPSRAM, URAM)
  – PF_SRAM_AHBL_AXI
  – PF_XCVR_ERM
  – PF_XCVR_REF_CLK
  – PF_TX_PLL
  – PF_PCIE
  – PF_IO
  – PF_IOD_CDR
  – PF_IOD_CDR_CCC
  – PF_IOD_GENERIC_RX
  – PF_IOD_GENERIC_TX
  – PF_IOD_GENERIC_TX_CCC
  – PF_RGMII_TO_GMII
  – PF_IOD_OCTAL_DDR
  – PF_DDR3
  – PF_DDR4
  – PF_LPDDR3
  – PF_QDR
  – PF_CORESMARTBERT
  – PF_TAMPER
  – PF_TVS, и така натаму.

Покрај претходно наведените SgCores, постојат многу DirectCore soft IP адреси достапни за PolarFire и семејствата на SoC уреди PolarFire во каталогот Libero SoC кои ги користат ресурсите на FPGA fabric.
За внесување на дизајнот, ако користите некоја од претходните компоненти, мора да го користите Libero SoC за дел од внесувањето на дизајнот (Конфигурација на компоненти), но можете да го продолжите остатокот од внесувањето на дизајнот (HDL внес, итн.) надвор од Libero. За да го управувате текот на дизајнот на FPGA надвор од Libero, следете ги чекорите дадени во остатокот од ова упатство.
1.1 Животен циклус на компонентите (Поставете прашање)
Следниве чекори го опишуваат животниот циклус на компонентата SoC и даваат инструкции како да се ракува со податоците.

1. Генерирајте ја компонентата користејќи го нејзиниот конфигуратор во Libero SoC. Ова ги генерира следните типови на податоци:
   – ХДЛ files
   – Меморија files
   – Стимул и симулација files
   – Компонента SDC file
2. За HDL files, инстанцирајте ги и интегрирајте ги во остатокот од дизајнот на HDL користејќи ја алатката/процесот за внесување надворешен дизајн.
3. Меморија за напојување files и стимул files до вашата алатка за симулација.
4. Компонента за снабдување SDC file за алатка за изведување ограничувања за генерирање ограничувања. Видете Додаток C - Изведување ограничувања за повеќе детали.
5. Мора да креирате втор Libero проект, каде што ќе ја увезете мрежната листа по Синтезата и метаподатоците на вашите компоненти, со што ќе ја завршите врската помеѓу она што сте го генерирале и она што го програмирате.

1.2 Креирање на проект Libero SoC (Поставете прашање)
Некои чекори за дизајн мора да се извршат во околината на Libero SoC (Табела 1-1). За да се извршат овие чекори, мора да креирате два Libero SoC проекти. Првиот проект се користи за конфигурација и генерирање на дизајнерската компонента, а вториот проект е за физичка имплементација на дизајнот на највисоко ниво.
1.3 Прилагоден тек (Поставете прашање)
Следната слика покажува:

• Libero SoC може да се интегрира како дел од поголемиот тек на дизајнирање на FPGA со алатки за синтеза и симулација од трети страни надвор од Libero SoC околината.
• Различни чекори вклучени во текот, почнувајќи од креирање на дизајн и шиење, па сè до програмирање на уредот.
• Размената на податоци (влезни и излезни податоци) што мора да се случи во секој чекор од процесот на дизајнирање.

Совет:

1. SNVM.cfg, UPROM.cfg
2. *.мем file Генерација за симулација: pa4rtupromgen.exe го зема UPROM.cfg како влез и генерира UPROM.mem.

Следните чекори се дел од прилагодениот тек:

1. Конфигурација и генерирање на компоненти:
   а. Направете прв Libero проект (да служи како референтен проект).
   б. Изберете го јадрото од каталогот. Кликнете двапати на јадрото за да му дадете име на компонентата и да ја конфигурирате компонентата.
   Ова автоматски ги извезува податоците за компонентите и fileс. Се генерира и Component Manifests. Видете Component Manifests за детали. За повеќе детали, видете Конфигурација на компоненти.
2. Завршете го вашиот дизајн со десно лево кон десно надвор од Libero:
   а. Инстанцирајте ја компонентата HDL files.
   б. Локацијата на HDL files е наведена во манифестациите на компонентите files.
3. Генерирај SDC ограничувања за компонентите. Користи ја алатката Derive Constraints за да генерираш временско ограничување. file(SDC) врз основа на:
   а. Компонента HDL files
   б. Компонента SDC files
   в. Корисник HDL files
   За повеќе детали, видете Додаток C - Ограничувања за изведување.
4. Алатка за синтеза/алатка за симулација:
   а. Добијте HDL files, стимул fileи податоци за компонентите од специфичните локации како што е наведено во манифестациите на компонентите.
   б. Синтетизирајте и симулирајте го дизајнот со алатки од трети страни надвор од Libero SoC.
5. Креирајте го вашиот втор (имплементациски) Либеро проект.
6. Отстранете ја синтезата од синџирот на алатки за дизајнирање (Проект > Поставки на проект > Тек на дизајнирање > отштиклирајте го полето Овозможи синтеза).
7. Увезете го изворниот код на дизајнот files (мрежен список по синтеза *.vm од алатката за синтеза):
   – Увези пост-синтеза *.vm netlist (File>Увоз> Синтетизирана Verilog Netlist (VM)).
   – Метаподатоци за компоненти *.cfg files за uPROM и/или sNVM.
8. Увезете која било компонента на блокот Libero SoC fileс. Блокот files мора да биде во *.cxz file формат.
   За повеќе информации за тоа како да креирате блок, видете Упатство за корисникот за проток на блокови PolarFire.
9. Увезете ги ограничувањата на дизајнот:
   – Ограничување за увоз на влез/излез files (Управник со ограничувања > I/OAttributes > Import).
   – Увези распоред на подот *.pdc files (Управник со ограничувања > Планер на подови > Увоз).
   – Временско ограничување за увоз *.sdc files (Управник со ограничувања > Време > Увоз). Увезете го SDC file генериран преку алатката за ограничување изведена.
   – Увоз на *.ndc ограничување files (Управник со ограничувања > NetlistAttributes > Import), доколку ги има.
10. Ограничување file и асоцијација на алатки
    – Во Constraint Manager, поврзете ја датотеката *.pdc files до место и рута, *.sdc files за проверка на местата и маршрутата и времето, и *.ndc files за да се состави Netlist.
11. Целосна имплементација на дизајнот
    – Поставување и насочување, проверка на времето и напојувањето, конфигурирање на податоци и мемории за иницијализација на дизајнот и програмирање file генерација.
12. Потврдете го дизајнот
    – Валидирајте го дизајнот на FPGA и дебагирајте по потреба користејќи ги алатките за дизајн обезбедени со дизајнерскиот пакет Libero SoC.

Конфигурација на компоненти (Поставете прашање)

Првиот чекор во прилагодениот тек е да ги конфигурирате вашите компоненти користејќи референтен проект Libero (исто така наречен прв проект Libero во Табела 1-1). Во следните чекори, користите податоци од овој референтен проект.
Ако користите некои компоненти наведени претходно, под Надview во вашиот дизајн, извршете ги чекорите опишани во овој дел.
Ако не користите ниту една од горенаведените компоненти, можете да го напишете вашиот RTL надвор од Libero и директно да го внесете во вашите алатки за синтеза и симулација. Потоа можете да продолжите до делот за пост-синтеза и само да ја увезете вашата пост-синтеза *.vm netlist во вашиот последен проект за имплементација на Libero (исто така наречен втор проект Libero во Табела 1-1).
2.1 Конфигурација на компоненти со користење на Libero (Поставете прашање)
Откако ќе ги изберете компонентите што мора да се користат од претходната листа, направете ги следните чекори:

1. Креирајте нов Libero проект (Основна конфигурација и генерирање): Изберете го уредот и семејството на кои го насочувате вашиот конечен дизајн.
2. Користете едно или повеќе од јадрата споменати во Прилагоден тек.
   а. Направете SmartDesign и конфигурирајте го саканото јадро и инстанцирајте го во компонентата SmartDesign.
   б. Промовирајте ги сите иглички на највисоко ниво.
   в. Генерирајте го SmartDesign.
   г. Кликнете двапати на алатката Симулирај (која било од опциите за пред-синтеза или пост-синтеза или пост-распоред) за да го повикате симулаторот. Можете да излезете од симулаторот откако ќе се повика. Овој чекор ја генерира симулацијата fileе неопходно за вашиот проект.

Совет: Вие Мора да го извршите овој чекор ако сакате да го симулирате вашиот дизајн надвор од Libero.
За повеќе информации, видете Симулирање на вашиот дизајн.
e. Зачувајте го вашиот проект - ова е вашиот референтен проект.
2.2 Манифести на компоненти (Поставете прашање)
Кога ги генерирате вашите компоненти, збир од files се генерира за секоја компонента. Извештајот за манифест на компоненти го детализира множеството од fileсе генерираат и се користат во секој следен чекор (Синтеза, Симулација, Генерирање на фирмвер и така натаму). Овој извештај ви ги дава локациите на сите генерирани fileПотребни се за да се продолжи со прилагодениот тек. Можете да пристапите до манифестот на компонентите во областа Извештаи: кликнете Дизајн > Извештаи за да го отворите табот Извештаи. Во табулаторот Извештаи, гледате збир на manifest.txt files (Завршиview), по една за секоја компонента што сте ја генерирале.
Совет: Мора да поставите компонента или модул како „root“ за да го видите манифестот на компонентата. file содржината во јазичето Извештаи.
Алтернативно, можете да пристапите до индивидуалниот извештај за манифестот files за секоја основна компонента генерирана или компонента SmartDesign од /компонента/работа/ / / _manifest.txt или /компонента/работа/ / _manifest.txt. Може да пристапите и до манифестот file содржината на секоја компонента генерирана од новиот таб Компоненти во Libero, каде што file локациите се споменуваат во однос на директориумот на проектот.Фокусирајте се на следните извештаи за манифестот на компонентите:

• Ако сте инстанцирале јадра во SmartDesign, прочитајте го file _manifest.txt.
• Ако сте креирале компоненти за јадра, прочитајте го _manifest.txt.

Мора да ги користите сите извештаи на Component Manifests што се однесуваат на вашиот дизајн. За прampако вашиот проект има SmartDesign со една или повеќе основни компоненти инстанцирани во него и имате намера да ги користите сите во вашиот финален дизајн, тогаш мора да изберете fileсе наведени во извештаите за манифестации на компоненти за сите тие компоненти за употреба во текот на вашиот дизајн.
2.3 Манифест за толкување Fileс (Поставете прашање)
Кога ќе отворите манифест на компонента file, гледате патеки до files во вашиот Libero проект и покажувачи за тоа каде во дизајнот тече да ги користите. Може да ги видите следните типови на fileе во манифест file:

• Извор на HDL files за сите алатки за синтеза и симулација
• Стимул files за сите алатки за симулација
• Ограничување files

Следува манифест за компоненти на основна компонента PolarFire.Секој тип на file е неопходно низводно во вашиот проектен тек. Следните делови ја опишуваат интеграцијата на files од манифестот во вашиот тек на дизајнот.

Генерирање на ограничувања (Поставете прашање)

Кога вршите конфигурација и генерирање, погрижете се да запишете/генерирате ограничување SDC/PDC/NDC files за дизајнот да ги пренесе на алатките за Синтеза, Место и маршрута и Потврди тајминг.
Користете ја алатката Изведи ограничувања надвор од околината Libero за да генерирате ограничувања наместо рачно да ги пишувате. За да ја користите алатката „Derive Constraint“ надвор од околината Libero, мора:

• Ограничување за HDL на корисникот, HDL на компонентата и SDC на компонентата files
• Наведете го модулот од највисоко ниво
• Наведете ја локацијата каде што ќе се генерира изведеното ограничување files

Ограничувањата на компонентата SDC се достапни под /компонента/работа/ / / директориум по конфигурација и генерирање на компонентата.
За повеќе детали за тоа како да генерирате ограничувања за вашиот дизајн, видете го Додаток C - Изведување ограничувања.

Синтетизирање на вашиот дизајн (Поставете прашање)

Една од основните карактеристики на Custom Flow е што ви овозможува да користите синтеза од трета страна.
алатка надвор од Libero. Прилагодениот тек ја поддржува употребата на Synopsys SynplifyPro. За синтетизирање на вашиот
проект, користете ја следнава постапка:

1. Креирајте нов проект во вашата алатка Синтезис, насочен кон истото семејство уреди, чип и пакет како проектот Libero што го креиравте.
   а. Увезете го вашиот сопствен деснo-десно поле fileкако што обично правите.
   б. Поставете го излезот од Синтеза да биде Структурен Верилог (.vm).
   Совет: Структурни Verilog (.vm) е единствениот поддржан формат на синтетички излез во PolarFire.
2. Увези ја компонентата HDL files во вашиот проект Синтеза:
   a. За секој извештај за манифести на компоненти: За секој file под извор на HDL files за сите алатки за синтеза и симулација, увезете го file во вашиот Проект за синтеза.
3. Увезете го file polarfire_syn_comps.v (ако се користи Synopsys Synplify) од
   Локација за инсталација>/data/aPA5M на вашиот проект Синтезис.
4. Увезете го претходно генерираниот SDC file преку алатката Изведено ограничување (видете Додаток)
   А—Сample SDC Constraints) во алатката Синтеза. Ова ограничување file ја ограничува алатката за синтеза да постигне затворање на времето со помал напор и помалку дизајнерски повторувања.

Важно: 

• Ако планирате да го користите истиот *.sdc file за да го ограничите Place-and-Route за време на фазата на имплементација на дизајнот, мора да го увезете овој *.sdc во проектот за синтеза. Ова е за да се осигура дека нема несовпаѓања на името на објектот за дизајн во синтетизираната мрежна листа и ограничувањата Place-and-Route за време на фазата на имплементација на процесот на дизајнирање. Ако не го вклучите овој *.sdc file Во чекорот за синтеза, мрежната листа генерирана од синтезата може да не го помине чекорот за поставување и рута поради несовпаѓања на имињата на дизајнерските објекти.
  a. Увезете ги атрибутите на мрежната листа *.ndc, доколку ги има, во алатката Синтеза.
  б. Стартувај синтеза.
• Локацијата на излезот од алатката Синтеза го содржи netlist-от *.vm file генерирана пост Синтеза. Мора да ја увезете нетлистата во Проектот за имплементација на Libero за да продолжите со процесот на дизајнирање.

Симулирање на вашиот дизајн (Поставете прашање)

За да го симулирате вашиот дизајн надвор од Libero (т.е. користејќи сопствена симулациска средина и симулатор), направете ги следните чекори:

1. Дизајн Files:
   а. Симулација пред синтеза:
   • Увезете го вашиот деснo-десно поле во вашиот проект за симулација.
   • За секој извештај за манифести на компоненти.
   – Увези го секој file под извор на HDL files за сите алатки за синтеза и симулација во вашиот симулациски проект.
   • Компилирајте ги овие fileспоред упатствата на вашиот симулатор.
   б. Симулација по синтезата:
   • Увезете ја вашата пост-синтетска *.vm мрежна листа (генерирана во Синтетизирање на вашиот дизајн) во вашиот проект за симулација и компајлирајте ја.
   в. Симулација по распоред:
   • Прво, завршете ја имплементацијата на вашиот дизајн (видете Имплементација на вашиот дизајн). Осигурајте се дека вашиот конечен Libero проект е во состојба по распоредот.
   • Двоен клик на Генерирај BackAnnotated Files во прозорецот Libero Design Flow. Тоа генерира две files:
   /дизајнер/ / _ba.v/vhd /дизајнер/
   / _ba.sdf
   • Увезете ги и двете fileво вашата алатка за симулација.
2. Стимул и конфигурација files:
   а. За секој извештај за манифестации на компоненти:
   • Копирај сè fileе под стимулот Files за сите секции на Simulation Tools во root директориумот на вашиот Simulation проект.
   б. Осигурајте се дека секој Tcl files во претходните листи (во чекор 2.а) се извршуваат прво, пред почетокот на симулацијата.
   в. UPROM.mem: ако го користите јадрото UPROM во вашиот дизајн со опцијата Користете содржина за симулација овозможена за еден или повеќе клиенти за складирање податоци што сакате да ги симулирате, мора да го користите извршниот pa4rtupromgen (pa4rtupromgen.exe на Windows) за да го генерирате UPROM.mem file. Извршната датотека pa4rtupromgen го зема UPROM.cfg file како влезови преку Tcl скрипта file и излегува UPROM.mem file потребни за симулации. Овој UPROM.mem file мора да се копира во папката за симулација пред извршувањето на симулацијата. Еден поранешенampВо следните чекори се прикажува употребата на извршната датотека pa4rtupromgen. UPROM.cfg file е достапен во директориумот /компонента/работа/ / во проектот Libero што го користевте за генерирање на компонентата UPROM.
   г. snvm.mem: ако го користите јадрото Системски услуги во вашиот дизајн и го конфигуриравте јазичето sNVM во јадрото со опцијата Користи содржина за симулација е овозможена за еден или повеќе клиенти што сакате да ги симулирате, snvm.mem file автоматски се генерира за
   директориумот /компонента/работа/ / во проектот Libero што го користевте за генерирање на компонентата System Services. Ова snvm.mem file мора да се копира во папката за симулација пред извршувањето на симулацијата.
3. Креирајте работна папка и подпапка со име „симулација“ под работната папка.
   Извршната датотека pa4rtupromgen очекува присуство на подпапката за симулација во работната папка и скриптата *.tcl се става во подпапката за симулација.
4. Копирај го UPROM.cfg file од првиот Libero проект создаден за генерирање на компоненти во работната папка.
5. Залепете ги следните команди во *.tcl скрипта и ставете ја во папката за симулација креирана во чекор 3.
   Sample *.tcl за PolarFire и PolarFire Soc Family уреди за генерирање URPOM.mem file
   од UPROM.cfg
   set_device -fam -умре -пакет
   set_input_cfg -патека
   set_sim_mem -патекаFile/UPROM.mem>
   gen_sim -use_init false
   За правилното внатрешно име што треба да се користи за матрицата и пакетот, видете го *.prjx file на првиот проект Libero (користен за генерирање компоненти).
   Аргументот use_init мора да биде поставен на false.
   Користете ја командата set_sim_mem за да ја одредите патеката до излезот file UPROM.mem што е
   генерирано по извршувањето на скриптата file со извршната датотека pa4rtupromgen.
6. Во командната линија или терминалот на cygwin, одете до работниот директориум креиран во чекор 3.
   Извршете ја командата pa4rtupromgen со опцијата the–script и предадете ѝ ја скриптата *.tcl креирана во претходниот чекор.
   За Windows
   /designer/bin/pa4rtupromgen.exe \
   –скрипта./симулација/ .tcl
   За Linux:
   /bin/pa4rtupromgen
   –скрипта./симулација/ .tcl
7. По успешното извршување на извршната датотека pa4rtupromgen, проверете дали UPROM.mem file се генерира на локацијата наведена во командата set_sim_mem во скриптата *.tcl.
8. За симулирање на sNVM, копирајте ја датотеката snvm.mem. file од вашиот прв проект Libero (кој се користи за конфигурација на компоненти) во папката за симулација на највисоко ниво на вашиот симулациски проект за да се изврши симулација (надвор од Libero SoC). За да ги симулирате содржините на UPROM, копирајте го генерираниот UPROM.mem file во папката за симулација на највисоко ниво на вашиот симулациски проект за да се изврши симулација (надвор од Libero SoC).

Важно: да симулирајте ја функционалноста на SoC компонентите, преземете ги претходно компајлираните библиотеки за симулација PolarFire и увезете ги во вашата симулациска околина како што е опишано овде. За повеќе детали, видете Додаток Б - Увезување на библиотеки за симулација во симулациска околина.

Имплементирање на вашиот дизајн (Поставете прашање)

Откако ќе ја завршите симулацијата за синтеза и пост-синтеза во вашата околина, мора повторно да го користите Libero за физички да го имплементирате вашиот дизајн, да извршите тајминг и анализа на моќност и да го генерирате вашето програмирање file.

1. Креирајте нов Libero проект за физичка имплементација и распоред на дизајнот. Осигурајте се дека го таргетирате истиот уред како и во референтниот проект што го креиравте во Конфигурација на компоненти.
2. По креирањето на проектот, отстранете ја Синтезата од синџирот на алатки во прозорецот Дизајн Тек (Проект > Поставки на проектот > Дизајн Тек > Отштиклирајте ја опцијата Овозможи синтеза).
3.  Увезете го вашиот пост-синтезен *.vm file во овој проект, (File > Увоз > Синтетизирана Verilog Netlist (VM)).
   Совет: Препорачливо е да креирате линк до ова file, така што ако го ресинтетизирате вашиот дизајн, Libero секогаш ја користи најновата нет-листа за пост-синтеза.
   a. Во прозорецот за хиерархија на дизајн, забележете го името на коренскиот модул.
4. Увезете ги ограничувањата во проектот Libero. Користете го Constraint Manager за да увезете ограничувања *.pdc/*.sdc/*.ndc.
   а. Увези I/O *.pdc ограничување files (Менаџер на ограничувања > Атрибути на влезно/излез > Увоз).
   б. Ограничување за увоз на катно планирање *.pdc files (Менаџер на ограничувања > Планер на подови > Увези).
   в. Временско ограничување за увоз *.sdc files (Управник со ограничувања > Време > Увоз). Ако вашиот дизајн има некое од јадрата наведени во Overview, погрижете се да го увезете SDC file генериран преку алатка за ограничување изведе.
   г. Ограничување за увоз *.ndc files (Управник со ограничувања > Атрибути на Netlist > Увоз).
5. Ограничувања на придружник Fileда дизајнира алатки.
   a. Отвори менаџер за ограничувања (Управувај со ограничувања > Отвори Управувај со ограничувања View).
   Штиклирајте го полето за проверка на место-и-рута и време до ограничувањето file да се воспостави ограничување file и асоцијација со алатки. Поврзете го ограничувањето *.pdc со Place-andRoute и *.sdc со Place-and-Route и Timing Verification. Поврзете го *.ndc file за да се состави Netlist.
   Совет: Ако Местото и рутата не успеваат со ова *.sdc ограничување file, потоа увезете го истиот *.sdc file да се синтетизира и повторно да се изврши синтезата.
6. Кликнете на „Компилирајте мрежна листа“, а потоа на „Поставете и насочете“ за да го завршите чекорот за распоредување.
7. Алатката Конфигурирај податоци и мемории за иницијализација на дизајн ви овозможува да иницијализирате блокови за дизајн, како што се LSRAM, µSRAM, XCVR (примопредаватели) и PCIe користејќи податоци складирани во неиспарлива µPROM, sNVM или надворешна SPI Flash меморија. Алатката ги има следните јазичиња за дефинирање на спецификацијата на секвенцата за иницијализација на дизајн, спецификацијата на клиентите за иницијализација, клиентите за кориснички податоци.
   – Таб за иницијализација на дизајнот
   – таб µPROM
   – sNVM таб
   – SPI Flash табот
   – Таб за RAM-меморија на ткаенината
   Користете ги јазичињата во алатката за да ги конфигурирате податоците за иницијализација на дизајнот и мемориите.Откако ќе завршите со конфигурацијата, извршете ги следните чекори за да ги програмирате податоците за иницијализација:
   • Генерирање на иницијализациски клиенти
   • Генерирање или извоз на битстримот
   • Програмирајте го уредот
   За подетални информации за тоа како да ја користите оваа алатка, видете го упатството за користење на Libero SoC Design Flow. За повеќе информации за командите Tcl што се користат за конфигурирање на различни јазичиња во алатката и одредување на конфигурацијата на меморијата files (*.cfg), видете Водич за референци за Tcl команди.
8. Генерирај програмирање File од овој проект и искористете го за програмирање на вашиот FPGA.

Додаток А—СampОграничувањата на SDC (Поставете прашање

Libero SoC генерира SDC временски ограничувања за одредени IP јадра, како што се CCC, OSC, трансивер и така натаму. Пренесувањето на ограничувањата на SDC на алатките за дизајн ја зголемува шансата за затворање на тајмингот со помал напор и помалку повторувања на дизајнот. Целосната хиерархиска патека од примерот на највисоко ниво е дадена за сите дизајнерски објекти наведени во ограничувањата.
7.1 Временски ограничувања на SDC (Поставете прашање)
Во основниот референтен проект Libero IP, ова ограничување SDC од највисоко ниво file е достапна од Управувачот со ограничувања (Дизајн тек > Отвори управување со ограничување View >Тајминг > Изведи ограничувања).
Важно: Видете ова file за да ги поставите ограничувањата на SDC ако вашиот дизајн содржи CCC, OSC, примопредавател и други компоненти. Доколку е потребно, изменете ја целосната хиерархиска патека за да одговара на вашата хиерархија на дизајнот или користете ја алатката Derive_Constraints и чекорите во Додаток C - Derive Constraints на ниво на компонента SDC. file.
Зачувај го file на друго име и увезете го SDC file на алатката за синтеза, алатката за место и пат и верификација на времето, исто како и секое друго ограничување на SDC files.
7.1.1 Изведен SDC File (Поставете прашање)
#Ова file беше генерирана врз основа на следниот извор на SDC files:
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_CCC_C0/PF_CCC_C0_0/PF_CCC_C0_PF_CCC_C0_0_PF_CCC.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
CLK_DIV/CLK_DIV_0/CLK_DIV_CLK_DIV_0_PF_CLK_DIV.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
TRANSMIT_PLL/TRANSMIT_PLL_0/TRANSMIT_PLL_TRANSMIT_PLL_0_PF_TX_PLL.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
DMA_INITIATOR/DMA_INITIATOR_0/DMA_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
FIC0_INITIATOR/FIC0_INITIATOR_0/FIC0_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
ICICLE_MSS/ICICLE_MSS.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_PCIE_C0/PF_PCIE_C0_0/PF_PCIE_C0_PF_PCIE_C0_0_PF_PCIE.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PCIE_INITIATOR/PCIE_INITIATOR_0/PCIE_INITIATOR.sdc
# /drive/aPA5M/cores/constraints/osc_rc160mhz.sdc
# *** Сите измени на ова file ќе се изгуби ако изведените ограничувања се извршат повторно. ***
create_clock -name {CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK} - период 6.25
[ добиј_пинови { ЧАСОВНИЦИ_И_РЕСЕТИ_инст_0/ОСЦИЛАТОР_160MHz_инст_0/ОСЦИЛАТОР_160MHz_0/
I_OSC_160/CLK } ] create_clock - име {REF_CLK_PAD_P} - период 10 [ get_ports { REF_CLK_PAD_P } ] create_clock - име {CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/
DIV_CLK} - период 8
[ get_pins { CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/DIV_CLK } ] create_generated_clock -име { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT0} - множи_со_25 - дели_со_32 - извор
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -фаза 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT0 } ] create_generated_clock -име { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT1} - множи_со_25 - дели_со_32 - извор
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -фаза 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT1 } ] create_generated_clock -име { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT2} - множи_со_25 - дели_со_32 - извор
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -фаза 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT2 } ] create_generated_clock -име { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT3} - множи_со_25 - дели_со_64 - извор
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -фаза 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT3 } ] create_generated_clock -име { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_до_CLK_80MHz/CLK_DIV_0/I_CD/
Y_DIV} -подели_со_2 -извор
[ get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_до_CLK_80MHz/CLK_DIV_0/I_CD/A } ] [ get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_до_CLK_80MHz/CLK_DIV_0/I_CD/Y_DIV } ] set_false_path -низ [ get_nets { DMA_INITIATOR_inst_0/ARESETN* } ] set_false_path -од [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/rdGrayCounter*/cntGray* } ] -до [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
rdPtr_s1* } ] set_false_path -од [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/wrGrayCounter*/cntGray* } ] -до [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
wrPtr_s1* } ] set_false_path -низ [ get_nets { FIC0_INITIATOR_inst_0/ARESETN* } ] set_false_path -до [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/ПРЕКИН[0] PCIE/PF_PCIE_C0_0/
PCIE_1/INTERRUPT[1] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[2] PCIE/PF_PCIE_C0_0/PCIE_1/
INTERRUPT[3] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[4] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[5] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[6] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[7] PCIE/PF_PCIE_C0_0/
PCIE_1/WAKEREQ PCIE/PF_PCIE_C0_0/PCIE_1/MPERST_N } ] set_false_path -од [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/TL_CLK } ] set_false_path -низ [ get_nets { PCIE_INITIATOR_inst_0/ARESETN* } ] Додаток Б—Увезување на библиотеки за симулација во симулациска околина (Поставете прашање)
Стандардниот симулатор за RTL симулација со Libero SoC е ModelSim ME Pro.
Претходно компајлираните библиотеки за стандардниот симулатор се достапни со инсталацијата на Libero во директориумот. /Designer/lib/modelsimpro/precompiled/vlog за® поддржани семејства. Libero SoC исто така поддржува и други изданија на симулатори од трети страни како ModelSim, Questasim, VCS, Xcelium.
, Active HDL и Riviera Pro. Преземете ги соодветните претходно компајлирани библиотеки од Libero SoC v12.0 и понова верзија врз основа на симулаторот и неговата верзија.
Слично на околината Libero, run.do file мора да се создаде за да се изврши симулација надвор од Libero.
Креирај едноставен run.do file кој има команди за воспоставување библиотека за резултати од компилација, мапирање на библиотека, компилација и симулација. Следете ги чекорите за да креирате основен run.do file.

1. Креирајте логичка библиотека за складирање на резултатите од компилацијата користејќи ја командата vlib vlib presynth.
2. Мапирајте го името на логичката библиотека во претходно компајлираниот директориум на библиотеката користејќи ја командата vmap vmap .
3. Компајлирајте го изворниот код files—користете команди на компајлерот специфични за јазикот за компајлирање на дизајнот files во работниот директориум.
   – влог за .v/.sv
   – vcom за .vhd
4. Вчитајте го дизајнот за симулација користејќи ја командата vsim со наведување на името на кој било модул од највисоко ниво.
5. Симулирајте го дизајнот користејќи ја командата run.
   По вчитувањето на дизајнот, времето на симулација е поставено на нула и можете да ја внесете командата за извршување за да започнете со симулација.
   Во прозорецот за препис на симулаторот, извршете run.do file како run.да ја извршите симулацијата. Сampле трчај.направи file како што следува.

тивко постави ACTELLIBNAME PolarFire тивко постави PROJECT_DIR „W:/Test/basic_test“ ако
{[file постои presynth/_info]} { echo “ИНФО: Библиотеката за симулација постои presynth” } друго
{ file избриши -форсирај пресинтензитор vlib пресинтензитор } vmap пресинтензитор пресинтензитор vmap PolarFire
„X:/Libero/Designer/lib/modelsimpro/прекомпилирано/vlog/PolarFire“ vlog -sv -work пресинтезатор
„${PROJECT_DIR}/hdl/top.v“ vlog „+incdir+${PROJECT_DIR}/stimulus“ -sv -work presynth „$“
{PROJECT_DIR}/stimulus/tb.v” vsim -L PolarFire -L presynth -t 1ps presynth.tb додај бран /tb/*
изврши 1000ns log /tb/* излез

Додаток C—Ограничувања за изведување (Поставете прашање)

Овој додаток ги опишува командите за изведување ограничувања Tcl.
9.1 Изведување ограничувања Tcl команди (Поставете прашање)
Услужната програма derive_constraints ви помага да изведете ограничувања од RTL или конфигураторот надвор од дизајнерската средина на Libero SoC. За да генерирате ограничувања за вашиот дизајн, потребни ви се User HDL, Component HDL и Component Constraints fileс. Ограничувањата на компонентата SDC files се достапни под /компонента/работа/ / / директориум по конфигурација и генерирање на компонентата.
Секоја компонента ограничување file се состои од командата set_component tcl (го одредува името на компонентата) и списокот на ограничувања генерирани по конфигурацијата. Ограничувањата се генерираат врз основа на конфигурацијата и се специфични за секоја компонента.
Exampле 9-1. Ограничување на компонентата File за јадрото PF_CCC
Еве еден поранешенampле од ограничување на компонентата file за јадрото PF_CCC:
постави_компонента PF_CCC_C0_PF_CCC_C0_0_PF_CCC
# Микрочип Корп.
# Датум: 2021 октомври 26 година, 04:36:00
# Основен часовник за PLL #0
create_clock -период 10 [get_pins { pll_inst_0/REF_CLK_0 } ] create_generated_clock -поделба_со 1 -извор [get_pins { pll_inst_0/
REF_CLK_0 } ] -фаза 0 [ get_pins { pll_inst_0/OUT0 } ] Тука, create_clock и create_generated_clock се референтни и излезни ограничувања на часовникот, соодветно, кои се генерираат врз основа на конфигурацијата.
9.1.1 Работа со derive_constraints Алатка (Поставете прашање)
Изведете ограничувања минуваат низ дизајнот и распределете нови ограничувања за секој пример на компонента врз основа на претходно обезбедената компонента SDC fileс. За референтните часовници CCC, тој се шири назад низ дизајнот за да го најде изворот на референтниот часовник. Ако изворот е I/O, ограничувањето на референтниот часовник ќе биде поставено на I/O. Ако тоа е излез CCC или друг извор на часовник (на прample, трансивер, осцилатор), го користи часовникот од другата компонента и известува предупредување доколку интервалите не се совпаѓаат. Ограничувањата за изведување исто така ќе доделат ограничувања за некои макроа, како што се осцилаторите на чип, доколку ги имате во вашиот RTL.
За да ја извршите алатката derive_constraints, мора да наведете .tcl file аргумент на командната линија со следните информации во наведениот редослед.

1. Наведете ги информациите за уредот користејќи ги информациите во делот set_device.
2. Наведете ја патеката до десната страна files користејќи ги информациите во делот read_verilog или read_vhdl.
3. Поставете го модулот од највисоко ниво користејќи ги информациите во делот set_top_level.
4. Наведете ја патеката до компонентата SDC files користејќи ги информациите во делот read_sdc или read_ndc.
5. Извршете го files користејќи ги информациите во делот derive_constraints.
6.  Наведете ја патеката до ограничувањата добиени од SDC file користејќи ги информациите во делот write_sdc или write_pdc или write_ndc.

Exampле 9-2. Извршување и содржина на derive.tcl File
Следниве е ексample аргумент на командната линија за извршување на алатката derive_constraints.
$ /bin{64}/derive_constraints derive.tcl
Содржината на изведеното.tcl file:
# Информации за уредот
set_device -family PolarFire -die MPF100T -speed -1
# Десно files
read_verilog -режим system_verilog проект/компонента/работа/txpll0/
txpll0_txpll0_0_PF_TX_PLL.v
read_verilog -режим system_verilog {проект/компонента/работа/txpll0/txpll0.v}
read_verilog -режим system_verilog {проект/компонента/работа/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.v}
read_verilog -режим system_verilog {проект/компонента/работа/xcvr0/xcvr0.v}
read_vhdl -режим vhdl_2008 {проект/hdl/xcvr1.vhd}
#Component SDC files
постави_горно_ниво {xcvr1}
read_sdc -компонента {проект/компонента/работа/txpll0/txpll0_0/
txpll0_txpll0_0_PF_TX_PLL.sdc}
read_sdc -компонента {проект/компонента/работа/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.sdc}
#Користете ја командата derive_constraint
изведе_ограничувања
#SDC/PDC/NDC резултат files
write_sdc {проект/ограничување/xcvr1_derived_constraints.sdc}
write_pdc {проект/ограничување/fp/xcvr1_derived_constraints.pdc}
9.1.2 set_device (Поставете прашање)
Опис
Наведете го презимето, името на матрицата и степенот на брзина.
set_device -семејство - умре -брзина
Аргументи

Параметар	Тип	Опис
-семејство	Низа	Наведете го презимето. Можни вредности се PolarFire®, PolarFire SoC.
-умре	Низа	Наведете го името на чипот.
-брзина	Низа	Наведете ја брзината на уредот. Можни вредности се STD или -1.

Тип на враќање	Опис
0	Командата успеа.
1	Командата не успеа. Има грешка. Можете да ја набљудувате пораката за грешка во конзолата.

Список на грешки

Код за грешка	Порака за грешка	Опис
ERR0023	Задолжителен параметар - недостасува чип	Опцијата за чип е задолжителна и мора да биде наведена.
ERR0005	Непозната матрица „MPF30“	Вредноста на опцијата -die не е точна. Видете ја можната листа на вредности во описот на опцијата.
ERR0023	Параметар - на чипот му недостасува вредност	Опцијата за матрица е наведена без вредност.
ERR0023	Задолжителен параметар - недостасува семејството	Опцијата за семејство е задолжителна и мора да се наведе.
ERR0004	Непознато семејство „PolarFire®“	Опцијата за семејство не е точна. Видете ја можната листа на вредности во описот на опцијата.

………… продолжува
Код за грешка	Порака за грешка	Опис
ERR0023	Параметар - на семејството му недостасува вредност	Опцијата за семејство е наведена без вредност.
ERR0023	Задолжителен параметар - недостасува брзина	Опцијата за брзина е задолжителна и мора да биде наведена.
ERR0007	Непозната брзина „	Опцијата за брзина не е точна. Видете ја можната листа на вредности во описот на опцијата.
ERR0023	Параметар - недостасува вредност на брзината	Опцијата за брзина е наведена без вредност.

Example
set_device -family {PolarFire} -die {MPF300T_ES} -брзина -1
set_device -family SmartFusion 2 -die M2S090T -брзина -1
9.1.3 read_verilog (Поставете прашање)
Опис
Прочитајте Verilog file користејќи Verific.
read_verilog [-lib ] [-режим ]fileиме>
Аргументи

Параметар	Тип	Опис
-либ	Низа	Наведете ја библиотеката што ги содржи модулите што треба да се додадат во библиотеката.
-режим	Низа	Наведете го стандардот Verilog. Можни вредности се verilog_95, verilog_2k, system_verilog_2005, system_verilog_2009, system_verilog, verilog_ams, verilog_psl, system_verilog_mfcu. Вредностите се нечувствителни на букви. Стандардно е verilog_2k.
fileиме	Низа	Верилог file име.

Тип на враќање	Опис
0	Командата успеа.
1	Командата не успеа. Има грешка. Можете да ја набљудувате пораката за грешка во конзолата.

Список на грешки

Код за грешка	Порака за грешка	Опис
ERR0023	Параметарот—lib недостасува вредност	Опцијата lib е наведена без вредност.
ERR0023	Параметар - на режимот му недостасува вредност	Опцијата за режим е наведена без вредност.
ERR0015	Непознат режим ' '	Одредениот режим на verilog е непознат. Погледнете ја листата на можни режими на verilog во описот на опцијата за режим.
ERR0023	Потребен параметар file името недостасува	Нема Verilog file патека е обезбедена.
ERR0016	Не успеа поради анализаторот на Verific	Синтаксна грешка во verilog fileПарсерот на Verific може да се види во конзолата над пораката за грешка.
ERR0012	set_device не е повикан	Информациите за уредот не се наведени. Користете ја командата set_device за да го опишете уредот.

Example
read_verilog -mode system_verilog {компонента/работа/топ/топ.v}
read_verilog -mode system_verilog_mfcu дизајн.v
9.1.4 read_vhdl (Поставете прашање)
Опис
Додадете VHDL file во листата на VHDL files.
read_vhdl [-lib ] [-режим ]fileиме>
Аргументи

Параметар	Тип	Опис
-либ	—	Наведете ја библиотеката во која содржината мора да се додаде.
-режим	—	Го одредува VHDL стандардот. Стандардно е VHDL_93. Можни вредности се vhdl_93, vhdl_87, vhdl_2k, vhdl_2008, vhdl_psl. Вредностите се нечувствителни на букви.
fileиме	—	VHDL file име.

Тип на враќање	Опис
0	Командата успеа.
1	Командата не успеа. Има грешка. Можете да ја набљудувате пораката за грешка во конзолата.

Список на грешки

Код за грешка	Порака за грешка	Опис
ERR0023	Параметарот—lib недостасува вредност	Опцијата lib е наведена без вредност.
ERR0023	Параметар - на режимот му недостасува вредност	Опцијата за режим е наведена без вредност.
ERR0018	Непознат режим ' '	Одредениот VHDL режим е непознат. Погледнете го списокот на можни VHDL режими во описот на опцијата за режим.
ERR0023	Потребен параметар file името недостасува	Нема VHDL file патека е обезбедена.
ERR0019	Не може да се регистрира invalid_path.v file	Наведеното VHDL file не постои или нема дозволи за читање.
ERR0012	set_device не е повикан	Информациите за уредот не се наведени. Користете ја командата set_device за да го опишете уредот.

Example
read_vhdl -режим vhdl_2008 osc2dfn.vhd
read_vhdl {hdl/top.vhd}
9.1.5 поставување_на_горно_ниво (Поставете прашање)
Опис
Наведете го името на модулот од највисоко ниво во RTL.
set_top_level [-lib ]
Аргументи

Параметар	Тип	Опис
-либ	Низа	Библиотеката за пребарување на модулот или ентитетот од највисоко ниво (опционално).
име	Низа	Модулот или името на ентитетот од највисоко ниво.

Тип на враќање	Опис
0	Командата успеа.
1	Командата не успеа. Има грешка. Можете да ја набљудувате пораката за грешка во конзолата.

Список на грешки

Код за грешка	Порака за грешка	Опис
ERR0023	Недостасува потребниот параметар од највисоко ниво	Опцијата за највисоко ниво е задолжителна и мора да биде наведена.
ERR0023	Параметарот—lib недостасува вредност	Опцијата lib е наведена без вредности.
ERR0014	Не може да се најде највисоко ниво во библиотека	Наведениот модул од највисоко ниво не е дефиниран во обезбедената библиотека. За да се поправи оваа грешка, името на горниот модул или библиотеката мора да се коригира.
ERR0017	Елаборатот не успеа	Грешка во процесот на обработка на десното копче. Пораката за грешка може да се види од конзолата.

Example
set_top_level {top}
set_top_level -lib hdl врвот
9.1.6 read_sdc (Постави прашање)
Опис
Прочитајте SDC file во базата на податоци на компоненти.
read_sdc -компонентаfileиме>
Аргументи

Параметар	Тип	Опис
-компонента	—	Ова е задолжително знаменце за командата read_sdc кога изведуваме ограничувања.
fileиме	Низа	Патот до SDC file.

Тип на враќање	Опис
0	Командата успеа.
1	Командата не успеа. Има грешка. Можете да ја набљудувате пораката за грешка во конзолата.

Список на грешки

Код за грешка	Порака за грешка	Опис
ERR0023	Потребен параметар file името недостасува.	Задолжителна опција file името не е наведено.
ERR0000	SDC file <file_path> не се чита.	Наведеното SDC file нема дозволи за читање.
ERR0001	Не може да се отвориfile_пат> file.	SDC file не постои. Патеката мора да се коригира.
ERR0008	Недостасува командата set_component воfile_пат> file	Наведената компонента на SDC file не ја специфицира компонентата.

Код за грешка	Порака за грешка	Опис
ERR0009	<List of errors from sdc file>	SDC file содржи неточни sdc команди. За прampле, кога има грешка во ограничувањето set_multicle_path: Грешка при извршување на командата read_sdc: воfile_пат> file: Грешка во командата set_multicycle_path: Непознат параметар [get_cells {reg_a}].

Example
read_sdc -component {./component/work/ccc0/ccc0_0/ccc0_ccc0_0_PF_CCC.sdc}
9.1.7 read_ndc (Постави прашање)
Опис
Прочитајте NDC file во базата на податоци на компоненти.
read_ndc -компонентаfileиме>
Аргументи

Параметар	Тип	Опис
-компонента	—	Ова е задолжително знаменце за командата read_ndc кога изведуваме ограничувања.
fileиме	Низа	Патот до НДЦ file.

Тип на враќање	Опис
0	Командата успеа.
1	Командата не успеа. Има грешка. Можете да ја набљудувате пораката за грешка во конзолата.

Список на грешки

Код за грешка	Порака за грешка	Опис
ERR0001	Не може да се отвориfile_пат> file	НДЦ file не постои. Патеката мора да се коригира.
ERR0023	Задолжителен параметар - недостасува AtclParamO_.	Задолжителна опција fileимето не е наведено.
ERR0023	Задолжителен параметар - компонентата недостасува.	Опцијата за компонента е задолжителна и мора да биде наведена.
ERR0000	НДЦ file 'file_path>' не се чита.	Наведеното NDC file нема дозволи за читање.

Example
read_ndc -компонента {component/work/ccc1/ccc1_0/ccc_comp.ndc}
9.1.8 derive_constraints (Постави прашање)
Опис
Инстантирајте ја компонентата SDC files во базата на податоци на ниво на дизајн.
изведе_ограничувања
Аргументи

Тип на враќање	Опис
0	Командата успеа.
1	Командата не успеа. Има грешка. Можете да ја набљудувате пораката за грешка во конзолата.

Список на грешки

Код за грешка	Порака за грешка	Опис
ERR0013	Највисокото ниво не е дефинирано	Ова значи дека модулот или ентитетот од највисоко ниво не е наведен. За да го поправите овој повик, извршете го командата set_top_level пред командата derive_constraints.

Example
изведе_ограничувања
9.1.9 write_sdc (Постави прашање)
Опис
Запишува ограничување file во формат SDC.
write_sdcfileиме>
Аргументи

Параметар	Тип	Опис
<fileиме>	Низа	Патот до SDC file ќе се генерира. Ова е задолжителна опција. Ако на file постои, ќе биде препишан.

Тип на враќање	Опис
0	Командата успеа.
1	Командата не успеа. Има грешка. Можете да ја набљудувате пораката за грешка во конзолата.

Список на грешки

Код за грешка	Порака за грешка	Опис
ERR0003	Не може да се отвориfile патека> file.	File патеката не е точна. Проверете дали постојат родителските директориуми.
ERR0002	SDC file 'file патека>' не може да се запише.	Наведеното SDC file нема дозвола за пишување.
ERR0023	Потребен параметар file името недостасува.	SDC file патеката е задолжителна опција и мора да биде специфицирана.

Example
write_sdc „изведено.sdc“
9.1.10 write_pdc (Постави прашање)
Опис
Пишува физички ограничувања (само извлекуваат ограничувања).
write_pdcfileиме>
Аргументи

Параметар	Тип	Опис
<fileиме>	Низа	Патот до PDC file ќе се генерира. Ова е задолжителна опција. Ако на file патеката постои, ќе биде препишана.

Тип на враќање	Опис
0	Командата успеа.
1	Командата не успеа. Има грешка. Можете да ја набљудувате пораката за грешка во конзолата.

Список на грешки

Код за грешка	Пораки за грешка	Опис
ERR0003	Не може да се отвориfile патека> file	На file патеката не е точна. Проверете дали постојат родителските директориуми.
ERR0002	PDC file 'file path>' не може да се запишува.	Наведениот PDC file нема дозвола за пишување.
ERR0023	Потребен параметар file името недостасува	PDC file патеката е задолжителна опција и мора да биде специфицирана.

Example
write_pdc „изведено.pdc“
9.1.11 write_ndc (Постави прашање)
Опис
Ги запишува ограничувањата на NDC во a file.
write_ndcfileиме>
Аргументи

Параметар	Тип	Опис
fileиме	Низа	Патот до НДЦ file ќе се генерира. Ова е задолжителна опција. Ако на file постои, ќе биде препишан.

Тип на враќање	Опис
0	Командата успеа.
1	Командата не успеа. Има грешка. Можете да ја набљудувате пораката за грешка во конзолата.

Список на грешки

Код за грешка	Пораки за грешка	Опис
ERR0003	Не може да се отвориfile_пат> file.	File патеката не е точна. Родителските директориуми не постојат.
ERR0002	НДЦ file 'file_path>' не може да се запише.	Наведеното NDC file нема дозвола за пишување.
ERR0023	Потребниот параметар _AtclParamO_ недостасува.	НДЦ file патеката е задолжителна опција и мора да биде специфицирана.

Example
write_ndc „изведено.ndc“
9.1.12 add_include_path (Постави прашање)
Опис
Одредува патека за вклучување на пребарувањето files кога читате RTL files.
add_include_path
Аргументи

Параметар	Тип	Опис
директориум	Низа	Одредува патека за вклучување на пребарувањето files кога читате RTL fileс. Оваа опција е задолжителна.

Тип на враќање	Опис
0	Командата успеа.

Тип на враќање	Опис
1	Командата не успеа. Има грешка. Можете да ја набљудувате пораката за грешка во конзолата.

Список на грешки

Код за грешка	Порака за грешка	Опис
ERR0023	Недостасува потребната патека за вклучување на параметарот.	Опцијата за директориум е задолжителна и мора да биде наведена.

Забелешка: Ако Ако патеката на директориумот не е точна, тогаш add_include_path ќе биде пренесена без грешка.
Сепак, командите read_verilog/read_vhd нема да успеат поради парсерот на Verific.
Example
add_include_path компонента/работа/COREABC0/COREABC0_0/rtl/vlog/core

Историја на ревизии (Поставете прашање)

Историјата на ревизии ги опишува промените што беа имплементирани во документот. Промените се наведени со ревизија, почнувајќи од најактуелната публикација.

Ревизија	Датум	Опис
F	08/2024	Следниве измени се направени во оваа ревизија: • Ажуриран дел Додаток Б - Увезување на библиотеки за симулација во симулациска околина.
E	08/2024	Следниве измени се направени во оваа ревизија: • Ажуриран дел Надview. • Ажуриран дел Изведен SDC File. • Ажуриран дел Додаток Б - Увезување на библиотеки за симулација во симулациска околина.
D	02/2024	Овој документ е објавен со Libero 2024.1 SoC Design Suite без промени од верзијата v2023.2. Ажуриран дел Работа со derive_constraints Utility
C	08/2023	Овој документ е објавен со Libero 2023.2 SoC Design Suite без промени од верзијата v2023.1.
B	04/2023	Овој документ е објавен со Libero 2023.1 SoC Design Suite без промени од верзијата v2022.3.
A	12/2022	Почетна ревизија.

Поддршка за FPGA за микрочип
Групата производи на Microchip FPGA ги поддржува своите производи со различни услуги за поддршка, вклучувајќи ги и услугите за клиенти, Центарот за техничка поддршка на клиентите, а webсајт и канцеларии за продажба низ целиот свет.
На клиентите им се предлага да ги посетат онлајн ресурсите на Microchip пред да стапат во контакт со поддршката бидејќи е многу веројатно дека нивните прашања се веќе одговорени.
Контактирајте го Центарот за техничка поддршка преку webсајт на www.microchip.com/support. Спомнете го бројот на дел од уредот FPGA, изберете соодветна категорија на случај и прикачете дизајн fileпри креирање на случај за техничка поддршка.
Контактирајте со службата за корисници за нетехничка поддршка на производот, како што се цените на производите, надградбите на производите, информациите за ажурирање, статусот на нарачката и овластувањето.

• Од Северна Америка, јавете се на 800.262.1060
• Од остатокот од светот, јавете се на 650.318.4460
• Факс, од каде било во светот, 650.318.8044

Информации за микрочип
Микрочипот Webсајт
Микрочип обезбедува онлајн поддршка преку нашата webсајт на www.microchip.com/. Ова webсајт се користи за да се направи fileи информации лесно достапни за клиентите. Некои од достапните содржини вклучуваат:

• Поддршка за производи – Листови со податоци и грешки, белешки за апликација и сampле програми, ресурси за дизајн, упатства за корисникот и документи за поддршка на хардверот, најнови изданија на софтвер и архивиран софтвер
• Општа техничка поддршка - Често поставувани прашања (ЧПП), барања за техничка поддршка, онлајн групи за дискусија, листа на членови на програмата за партнерски дизајн на микрочип
• Business of Microchip – водичи за избор на производи и нарачки, најнови соопштенија за печатот на Microchip, листа на семинари и настани, огласи за продажни канцеларии на Microchip, дистрибутери и фабрички претставници

Услуга за известување за промена на производот
Услугата за известување за промена на производот на Microchip им помага на клиентите да бидат актуелни за производите на Microchip. Претплатниците ќе добиваат известување по е-пошта секогаш кога има промени, ажурирања, ревизии или грешки поврзани со одредено семејство на производи или алатка за развој од интерес. За да се регистрирате, одете на www.microchip.com/pcn и следете ги упатствата за регистрација.

Поддршка за корисници
Корисниците на производите на Микрочип можат да добијат помош преку неколку канали:

• Дистрибутер или претставник
• Локална канцеларија за продажба
• Инженер за вградени решенија (ESE)
• Техничка поддршка

Клиентите треба да контактираат со нивниот дистрибутер, претставник или ESE за поддршка. Локалните канцеларии за продажба се исто така достапни за да им помогнат на клиентите. Во овој документ е вклучен список на продажни канцеларии и локации. Техничката поддршка е достапна преку webсајт на: www.microchip.com/support
Функција за заштита на код на уреди со микрочип
Забележете ги следните детали за функцијата за заштита на кодот на производите на Microchip:

• Производите со микрочип ги исполнуваат спецификациите содржани во нивниот посебен лист со податоци за микрочипови.
• Микрочип верува дека неговата фамилија на производи е безбедна кога се користи на предвидениот начин, во рамките на работните спецификации и под нормални услови.
• Микрочипот ги вреднува и агресивно ги штити своите права на интелектуална сопственост. Обидите да се прекршат карактеристиките за заштита на кодот на производот на Microchip се строго забранети и може да го прекршат Законот за авторски права на дигиталниот милениум.
• Ниту Microchip ниту кој било друг производител на полупроводници не може да ја гарантира безбедноста на неговиот код. Заштитата на кодот не значи дека гарантираме дека производот е „нескршлив“. Заштитата на кодот постојано се развива. Микрочип е посветен на континуирано подобрување на карактеристиките за заштита на кодот на нашите производи.

Правно известување
Оваа публикација и информациите овде може да се користат само со производите на Микрочип, вклучително и за дизајнирање, тестирање и интегрирање на производите на Микрочип со вашата апликација. Користењето на овие информации на кој било друг начин ги прекршува овие услови. Информациите за апликациите на уредот се обезбедени само за ваша погодност и може да бидат заменети со ажурирања. Ваша одговорност е да се осигурате дека вашата апликација ги исполнува вашите спецификации. Контактирајте ја локалната канцеларија за продажба на Microchip за дополнителна поддршка или добијте дополнителна поддршка на www.microchip.com/en-us/support/design-help/client-support-services.
ОВАА ИНФОРМАЦИЈА СЕ ОБЕЗБЕДУВА МИКРОЧИП „КАКО ШТО Е“. МИКРОЧИП НЕ ДАВА НИКАКВИ ПРЕТСТАВУВАЊА ИЛИ ГАРАНЦИИ БИЛО ИЗРАЗНИ ИЛИ ИМПЛИЦИРАНИ, ПИСМЕНИ ИЛИ УСНИ, ЗАКОНСКИ ИЛИ ПОинаку, ПОВРЗАНИ СО ИНФОРМАЦИИТЕ ВКЛУЧУВАЈЌИ НО НЕ ОГРАНИЧЕНИ НА БИЛНО ОГРАНИЧЕНО, LITY И ФИТНЕС ЗА ПОСЕДНА ЦЕЛИ ИЛИ ГАРАНЦИИ ПОВРЗАНИ СО НЕГОВАТА СОСТОЈБА, КВАЛИТЕТ ИЛИ ИЗВЕДБА. ВО НИКОЈ СЛУЧАЈ МИКРОЧИПОТ НЕМА ДА СЕ ОДГОВАРА ЗА НИКАКВА ИНДИРЕКТНА, ПОСЕБНА, КАЗНЕТНА, ИНЦИДЕНТАЛНА ИЛИ ПОСЛЕДНИЧКА ЗАГУБА, ШТЕТА, ТРОШОЦА ИЛИ ТРОШОЦИ ОД БИЛО КОЈ ВИД СЕ ПОВРЗАНИ СО КОЛКУ КОЛКУ КОЛКУ НИЕ, КОЛКУ НИЕ, ИП Е СОВЕТУВАНА ОД МОЖНОСТА ИЛИ ШТЕТИТЕ СЕ ПРЕДВИДЕЛИ. ВО ЦЕЛОСНИОТ СТЕМЕН ДОЗВОЛЕН СО ЗАКОН, ВКУПНАТА ОДГОВОРНОСТ НА МИКРОЧИПОТ ЗА СИТЕ ПОБАРАЊА НА КОЈ НАЧИН ПОВРЗАНИ СО ИНФОРМАЦИИТЕ ИЛИ НЕГОВАТА УПОТРЕБА НЕМА ДА ЈА НАДМИНАТ ИЗМИСОТ НА НАДОМЕСТОЦИ, ДОКОЛКУ ГИ ПОСЕДУВА ТОА ТОА ТОА ПОСТАВУВААТ.
Употребата на уредите на Микрочип во апликации за одржување во живот и/или безбедност е целосно на ризик на купувачот, а купувачот се согласува да го брани, обештети и ослободи од одговорност Микрочип од каква било штета, тужба, тужба или трошок што произлегува од таквата употреба. Не се пренесуваат лиценци, имплицитно или на друг начин, според какви било права на интелектуална сопственост на Микрочип, освен ако не е поинаку наведено.
Заштитни знаци
Името и логото на микрочипот, логото на микрочипот, Adaptec, AVR, AVR логото, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LinkTouchS, maXe MediaLB, megaAVR, Microsemi, Microsemi лого, MOST, MOST лого, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32 лого, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST, SST, SST Logoymricom, , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron и XMEGA се регистрирани заштитни знаци на Microchip Technology Incorporated во САД и други земји.
AgileSwitch, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed ​​Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, ProASIC Plus логото, Quiet-Wire, SyncForld, SmartWorld TimeCesium, TimeHub, TimePictra, TimeProvider и ZL се регистрирани заштитни знаци на Microchip Technology инкорпорирана во САД
Потиснување на соседни клучеви, AKS, аналоген за-дигитална возраст, кој било кондензатор, AnyIn, AnyOut, зголемено префрлување, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, DEMPmicvert, Dynamic. инг , DAM, ECAN, еспресо T1S, EtherGREEN, EyeOpen, GridTime, IdealBridge, IGaT, сериско програмирање во коло, ICSP, INICnet, интелигентно паралелно, IntelliMOS, поврзување меѓу чипови, JitterBlocker, Knob-on-GinryLink, максView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Сертифицирано лого, MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, генерирање на сезнаен код, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS 7, PowerSiliconsmart, , QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, SwitchtecY, Total Endurro , Trusted Time, TSHARC, Turing, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect и ZENA се заштитни знаци на Microchip Technology инкорпорирана во САД и други земји.
SQTP е сервисна ознака на Microchip Technology инкорпорирана во САД
Логото Adaptec, Frequency on Demand, Silicon Storage Technology и Symmcom се регистрирани заштитни знаци на Microchip Technology Inc. во други земји.
GestIC е регистрирана трговска марка на Microchip Technology Germany II GmbH & Co. KG, подружница на Microchip Technology Inc., во други земји.
Сите други трговски марки споменати овде се сопственост на нивните соодветни компании.
2024, Microchip Technology Incorporated и нејзините подружници. Сите права се задржани.
ISBN: 978-1-6683-0183-8
Систем за управување со квалитет
За информации во врска со системите за управување со квалитет на Microchip, посетете ја www.microchip.com/quality.
Продажба и сервис низ целиот свет

АМЕРИКА	АЗИЈА/ПАЦИФИК	АЗИЈА/ПАЦИФИК	ЕВРОПА
Корпоративна канцеларија 2355 Западен Чендлер бул. Чендлер, АЗ 85224-6199 тел: 480-792-7200 Факс: 480-792-7277 Техничка поддршка: www.microchip.com/support Web Адреса: www.microchip.com Атланта Дулут, ГА тел: 678-957-9614 Факс: 678-957-1455 Остин, Тексас тел: 512-257-3370 Бостон Вестборо, м-р тел: 774-760-0087 Факс: 774-760-0088 Чикаго Итаска, ИЛ тел: 630-285-0071 Факс: 630-285-0075 Далас Адисон, ТХ тел: 972-818-7423 Факс: 972-818-2924 Детроит Нови, МИ тел: 248-848-4000 Хјустон, Тексас тел: 281-894-5983 Индијанаполис Ноблсвил, ИН тел: 317-773-8323 Факс: 317-773-5453 тел: 317-536-2380 Лос Анџелес Мисијата Виехо, Калифорнија тел: 949-462-9523 Факс: 949-462-9608 тел: 951-273-7800 Рали, NC тел: 919-844-7510 Њујорк, Њујорк тел: 631-435-6000 Сан Хозе, Калифорнија тел: 408-735-9110 тел: 408-436-4270 Канада – Торонто тел: 905-695-1980 Факс: 905-695-2078	Австралија – Сиднеј Тел: 61-2-9868-6733 Кина – Пекинг Тел: 86-10-8569-7000 Кина - Ченгду Тел: 86-28-8665-5511 Кина - Чонгкинг Тел: 86-23-8980-9588 Кина – Донгуан Тел: 86-769-8702-9880 Кина – Гуангжу Тел: 86-20-8755-8029 Кина – Хангжу Тел: 86-571-8792-8115 Кина – Хонг Конг САР Тел: 852-2943-5100 Кина – Нанџинг Тел: 86-25-8473-2460 Кина – Кингдао Тел: 86-532-8502-7355 Кина – Шангај Тел: 86-21-3326-8000 Кина – Шенјанг Тел: 86-24-2334-2829 Кина – Шенжен Тел: 86-755-8864-2200 Кина - Суджоу Тел: 86-186-6233-1526 Кина – Вухан Тел: 86-27-5980-5300 Кина - Ксиан Тел: 86-29-8833-7252 Кина - Ксијамен Тел: 86-592-2388138 Кина – Жухаи Тел: 86-756-3210040	Индија - Бангалор Тел: 91-80-3090-4444 Индија - Њу Делхи Тел: 91-11-4160-8631 Индија - Пуна Тел: 91-20-4121-0141 Јапонија – Осака Тел: 81-6-6152-7160 Јапонија – Токио Тел: 81-3-6880- 3770 Кореја – Даегу Тел: 82-53-744-4301 Кореја – Сеул Тел: 82-2-554-7200 Малезија – Куала Лумпур Тел: 60-3-7651-7906 Малезија - Пенанг Тел: 60-4-227-8870 Филипини - Манила Тел: 63-2-634-9065 Сингапур Тел: 65-6334-8870 Тајван - Хсин Чу Тел: 886-3-577-8366 Тајван - Каосиунг Тел: 886-7-213-7830 Тајван - Тајпеј Тел: 886-2-2508-8600 Тајланд - Бангкок Тел: 66-2-694-1351 Виетнам – Хо Ши Мин Тел: 84-28-5448-2100	Австрија – Велс Тел: 43-7242-2244-39 Факс: 43-7242-2244-393 Данска – Копенхаген Тел: 45-4485-5910 Факс: 45-4485-2829 Финска – Еспо Тел: 358-9-4520-820 Франција – Париз Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Германија – Гарчинг Тел: 49-8931-9700 Германија – Хан Тел: 49-2129-3766400 Германија – Хајлброн Тел: 49-7131-72400 Германија – Карлсруе Тел: 49-721-625370 Германија – Минхен Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Германија – Розенхајм Тел: 49-8031-354-560 Израел - Ход Хашарон Тел: 972-9-775-5100 Италија – Милано Тел: 39-0331-742611 Факс: 39-0331-466781 Италија – Падова Тел: 39-049-7625286 Холандија – Друнен Тел: 31-416-690399 Факс: 31-416-690340 Норвешка – Трондхајм Тел: 47-72884388 Полска – Варшава Тел: 48-22-3325737 Романија – Букурешт Tel: 40-21-407-87-50 Шпанија – Мадрид Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Шведска – Гетенберг Tel: 46-31-704-60-40 Шведска – Стокхолм Тел: 46-8-5090-4654 Велика Британија - Вокингем Тел: 44-118-921-5800 Факс: 44-118-921-5820

Документи / ресурси

МИКРОЧИП DS00004807F PolarFire Family FPGA Прилагоден тек [pdf] Упатство за корисникот DS00004807F PolarFire Family FPGA прилагоден проток, DS00004807F, PolarFire Family FPGA прилагоден тек, семеен FPGA прилагоден тек, прилагоден тек, проток

Референци

• Упатство за употреба