PolarFire отбасы FPGA пайдаланушы ағынының пайдаланушы нұсқаулығы
Libero SoC v2024.2
Кіріспе (Сұрақ қою)
Libero System-on-Chip (SoC) бағдарламалық құралы толық интеграцияланған Field Programmable Gate Array (FPGA) жобалау ортасын қамтамасыз етеді. Дегенмен, бірнеше пайдаланушылар Libero SoC ортасынан тыс үшінші тарап синтезі мен модельдеу құралдарын пайдаланғысы келуі мүмкін. Libero енді FPGA дизайн ортасына біріктірілуі мүмкін. Барлық FPGA дизайн ағынын басқару үшін Libero SoC пайдалану ұсынылады.
Бұл пайдаланушы нұсқаулығы PolarFire және PolarFire SoC отбасы құрылғыларына арналған пайдаланушы ағынын сипаттайды, бұл үлкен FPGA дизайн ағынының бөлігі ретінде Libero біріктіру процесі. Қолдау көрсетілетін құрылғы отбасылары® Төмендегі кестеде Libero SoC қолдайтын құрылғылар топтамалары берілген. Дегенмен, осы нұсқаулықтағы кейбір ақпарат құрылғылардың белгілі бір тобына ғана қатысты болуы мүмкін. Бұл жағдайда мұндай ақпарат анық анықталады.
Кесте 1. Libero SoC қолдайтын құрылғы отбасылары
| Құрылғылар тобы | Сипаттама |
| PolarFire® | PolarFire FPGA құрылғылары ерекше қауіпсіздік пен сенімділікпен орташа диапазондағы тығыздықта саладағы ең төмен қуатты қамтамасыз етеді. |
| PolarFire SoC | PolarFire SoC – детерминирленген, когерентті RISC-V процессорлық кластері және Linux® және нақты уақыттағы қолданбаларды қосатын детерминирленген L2 жады ішкі жүйесі бар бірінші SoC FPGA. |
Біттіview (Сұрақ қою)
Libero SoC SoC және FPGA конструкцияларын әзірлеу үшін толығымен біріктірілген түпкілікті дизайн ортасын қамтамасыз еткенімен, ол сонымен қатар Libero SoC ортасынан тыс үшінші тарап құралдарымен синтез және модельдеуді іске қосу икемділігін қамтамасыз етеді. Дегенмен, кейбір дизайн қадамдары Libero SoC ортасында қалуы керек.
Келесі кестеде FPGA жобалау ағынындағы негізгі қадамдар тізімі берілген және Libero SoC пайдаланылуы тиіс қадамдар көрсетілген.
Кесте 1-1. FPGA дизайн ағыны
| Дизайн ағынының қадамы | Libero пайдалану керек | Сипаттама |
| Дизайнға кіру: HDL | Жоқ | Қажет болса, Libero® SoC жүйесінен тыс үшінші тарап HDL өңдегіш/тексеру құралын пайдаланыңыз. |
| Дизайнға кіріспе: Конфигураторлар | Иә | IP каталогының негізгі құрамдастарын құру үшін бірінші Libero жобасын жасаңыз. |
| PDC/SDC шектеулерін автоматты түрде құру | Жоқ | Туынды шектеулер үшін барлық HDL қажет files және Libero SoC жүйесінен тыс орындалғанда derive_constraints утилитасы, C қосымшасында сипатталғандай — туынды шектеулері. |
| Модельдеу | Жоқ | Қажет болса, Libero SoC жүйесінен тыс үшінші тарап құралын пайдаланыңыз. Мақсатты құрылғы, мақсатты симулятор және серверді іске асыру үшін пайдаланылатын мақсатты Libero нұсқасы үшін алдын ала құрастырылған симуляциялық кітапханаларды жүктеп алуды талап етеді. |
| Синтез | Жоқ | Қажет болса, Libero SoC жүйесінен тыс үшінші тарап құралын пайдаланыңыз. |
| Дизайнды іске асыру: шектеулерді басқару, желілік тізімді құрастыру, орын және маршрут (жоғары қараңыз).view) | Иә | Backend іске асыру үшін екінші Libero жобасын жасаңыз. |
| Уақыт пен қуатты тексеру | Иә | Екінші Libero жобасында болыңыз. |
| Дизайнды инициализациялау деректері мен жадтарын конфигурациялаңыз | Иә | Құрылғыдағы әртүрлі жад түрлерін және дизайнды баптандыруды басқару үшін осы құралды пайдаланыңыз. Екінші жобада болыңыз. |
| Бағдарламалау File Буын | Иә | Екінші жобада болыңыз. |
Маңызды: Сіз мекенжайында қол жетімді алдын ала құрастырылған кітапханаларды жүктеп алу керек Алдын ала құрастырылған симуляциялық кітапханалар үшінші тарап симуляторын пайдалану үшін бет.
Таза Fabric FPGA ағынында HDL немесе схемалық жазба арқылы дизайныңызды енгізіңіз және оны тікелей жіберіңіз.
синтез құралдарына. Ағынға әлі де қолдау көрсетіледі. PolarFire және PolarFire SoC FPGA құрылғыларының маңыздылығы бар
Libero SoC IP конфигурациялау өзектерін (SgCores) пайдалануды талап ететін меншікті қатты IP блоктары
каталог. SoC функциясын қамтитын кез келген блоктар үшін арнайы өңдеу қажет:
- PolarFire
– PF_UPROM
– PF_SYSTEM_SERVICES
– PF_CCC
– PF CLK DIV
– PF_CRYPTO
– PF_DRI
– PF_INIT_MONITOR
– PF_NGMUX
– PF_OSC
– ЖЖҚ (TPSRAM, DPSRAM, URAM)
– PF_SRAM_AHBL_AXI
– PF_XCVR_ERM
– PF_XCVR_REF_CLK
– PF_TX_PLL
– PF_PCIE
– PF_IO
– PF_IOD_CDR
– PF_IOD_CDR_CCC
– PF_IOD_GENERIC_RX
– PF_IOD_GENERIC_TX
– PF_IOD_GENERIC_TX_CCC
– PF_RGMII_TO_GMII
– PF_IOD_OCTAL_DDR
– PF_DDR3
– PF_DDR4
– PF_LPDDR3
– PF_QDR
– PF_CORESMARTBERT
– PF_TAMPER
– PF_TVS және т.б.
Алдыңғы тізімделген SgCores-ке қоса, FPGA мата ресурстарын пайдаланатын Libero SoC каталогында PolarFire және PolarFire SoC құрылғыларының отбасылары үшін қол жетімді көптеген DirectCore жұмсақ IP мекенжайлары бар.
Дизайнды енгізу үшін, алдыңғы құрамдастардың кез келгенін пайдалансаңыз, дизайн жазбасының бір бөлігі (Құрамдас конфигурациясы) үшін Libero SoC пайдалануыңыз керек, бірақ дизайн жазбасының қалған бөлігін (HDL жазбасы және т.б.) Libero жүйесінен тыс жалғастыра аласыз. Libero жүйесінен тыс FPGA дизайн ағынын басқару үшін осы нұсқаулықтың қалған бөлігінде берілген қадамдарды орындаңыз.
1.1 Компоненттің өмірлік циклі (Сұрақ қою)
Келесі қадамдар SoC компонентінің өмірлік циклін сипаттайды және деректерді өңдеу туралы нұсқауларды береді.
- Libero SoC жүйесінде оның конфигураторын пайдаланып компонентті жасаңыз. Бұл деректердің келесі түрлерін жасайды:
– HDL files
– Жад files
– Ынталандыру және модельдеу files
– SDC компоненті file - HDL үшін files, сыртқы дизайнды енгізу құралын/процесін пайдаланып, оларды HDL дизайнының қалған бөлігіне жасаңыз және біріктіріңіз.
- Жадты қамтамасыз ету fileс және ынталандыру files модельдеу құралына.
- Жабдық құрамдас бөлігі SDC file Шектеулерді құру үшін шектеу құралын шығару. Қосымша мәліметтер алу үшін C қосымшасын қараңыз — Шектеулерді шығару.
- Сіз екінші Libero жобасын жасауыңыз керек, онда Синтезден кейінгі желі тізімін және құрамдас метадеректеріңізді импорттайсыз, осылайша сіз жасаған және бағдарламаңыз арасындағы байланысты аяқтайсыз.
1.2 Libero SoC жобасын жасау (Сұрақ қою)
Кейбір дизайн қадамдары Libero SoC ортасында орындалуы керек (кесте 1-1). Бұл қадамдарды орындау үшін екі Libero SoC жобасын жасау керек. Бірінші жоба дизайн құрамдас бөліктерін конфигурациялау және генерациялау үшін пайдаланылады, ал екінші жоба жоғары деңгейлі дизайнды физикалық іске асыруға арналған.
1.3 Теңшелетін ағын (Сұрақ қою)
Келесі суретте көрсетілген:
- Libero SoC Libero SoC ортасынан тыс үшінші тарап синтезі және модельдеу құралдарымен үлкен FPGA дизайн ағынының бөлігі ретінде біріктірілуі мүмкін.
- Дизайн жасау мен тігуден бастап құрылғыны бағдарламалауға дейін ағынға қатысты әртүрлі қадамдар.
- Әрбір жобалау ағыны қадамында орын алуы тиіс деректер алмасу (кіріс және шығыс).
Кеңес:
- SNVM.cfg, UPROM.cfg
- *.mem file Модельдеу үшін генерация: pa4rtupromgen.exe кіріс ретінде UPROM.cfg алады және UPROM.mem жасайды.
Төменде пайдаланушы ағынындағы қадамдар берілген:
- Компонент конфигурациясы және генерациясы:
а. Бірінші Libero жобасын жасаңыз (анықтамалық жоба ретінде қызмет ету үшін).
б. Каталогтан өзегін таңдаңыз. Құрамдас атауын беру және компонентті конфигурациялау үшін ядроны екі рет басыңыз.
Бұл автоматты түрде құрамдас деректер мен fileс. Құрамдас Манифесттер де жасалады. Мәліметтер алу үшін Құрамдас манифесттерді қараңыз. Қосымша мәліметтер алу үшін Құрамдас конфигурация бөлімін қараңыз. - RTL дизайнын Libero-дан тыс аяқтаңыз:
а. HDL компонентін іске қосыңыз files.
б. HDL орналасуы files Құрамдас Манифесттер тізімінде берілген files. - Компоненттер үшін SDC шектеулерін жасаңыз. Уақыт шектеуін жасау үшін Derive Constraints утилитасын пайдаланыңыз file(SDC) негізінде:
а. Құрамдас HDL files
б. SDC компоненті files
в. Пайдаланушы HDL files
Қосымша мәліметтер алу үшін C қосымшасын қараңыз — Шектеулерді шығару. - Синтез құралы/имитациялық құрал:
а. HDL алыңыз fileс, ынталандыру files және Құрамдас Манифесттерде көрсетілгендей нақты орындардағы құрамдас деректер.
б. Libero SoC жүйесінен тыс үшінші тарап құралдарымен дизайнды синтездеңіз және модельдеңіз. - Екінші (жүзеге асыру) Libero жобаңызды жасаңыз.
- Дизайн ағыны құралдары тізбегінен синтезді алып тастаңыз (Жоба > Жоба параметрлері > Дизайн ағыны > Синтезді қосу құсбелгісін алып тастаңыз).
- Дизайн көзін импорттаңыз files (синтезден кейінгі *.vm желі тізімі синтез құралынан):
– Синтезден кейінгі *.vm желі тізімін импорттау (File>Импорттау> Синтезделген Verilog Netlist (VM)).
– Құрамдас метадеректер *.cfg files uPROM және/немесе sNVM үшін. - Кез келген Libero SoC блок компонентін импорттаңыз fileс. Блок files *.cxz ішінде болуы керек file пішім.
Блокты жасау жолы туралы қосымша ақпаратты қараңыз PolarFire Block Flow пайдаланушы нұсқаулығы. - Дизайн шектеулерін импорттау:
– Импорттық енгізу/шығару шектеуі files (Шектеу реттеушісі > I/OAttributes > Импорттау).
– Еденді жоспарлауды импорттау *.pdc files (Шектеулер реттеушісі > Еден жоспарлаушы > Импорттау).
– Импорт *.sdc уақыт шектеуі files (Шектеулер реттеушісі > Уақыт > Импорттау). SDC импорттау file Deive Constraint құралы арқылы жасалған.
– Импорт *.ndc шектеуі files (Шектеулер реттеушісі > NetlistAttributes > Импорттау), егер бар болса. - Шектеу file және құралдар ассоциациясы
– Шектеу реттеушісінде *.pdc байланыстырыңыз files орналастыру және бағыттау үшін *.sdc files орналастыру және маршрут пен уақытты тексеру үшін және *.ndc files Netlist құрастыру үшін. - Жобаны толық жүзеге асыру
– Орналастыру және бағыттау, уақыт пен қуатты тексеру, дизайнды инициализациялау деректері мен жадтарын конфигурациялау және бағдарламалау file ұрпақ. - Дизайнды растаңыз
– FPGA жүйесінде дизайнды растаңыз және қажет болған жағдайда Libero SoC дизайн жиынтығымен қамтамасыз етілген дизайн құралдарын пайдаланып жөндеу.
Құрамдас конфигурациясы (Сұрақ қою)
Теңшелетін ағындағы бірінші қадам Libero анықтамалық жобасын (сонымен қатар 1-1-кестеде бірінші Libero жобасы деп аталады) пайдаланып құрамдастарды конфигурациялау болып табылады. Келесі қадамдарда осы анықтамалық жобадағы деректерді пайдаланасыз.
Бұрын тізімделген кез келген құрамдастарды пайдаланып жатсаңыз, Over астындаview дизайнда осы бөлімде сипатталған қадамдарды орындаңыз.
Жоғарыда көрсетілген құрамдастардың ешқайсысын пайдаланбасаңыз, RTL-ді Libero-дан тыс жазып, оны тікелей синтез және модельдеу құралдарына импорттай аласыз. Одан кейін синтезден кейінгі бөлімге өтіп, соңғы Libero іске асыру жобаңызға (1-1-кестеде екінші Libero жобасы деп те аталады) тек синтезден кейінгі *.vm желі тізімін импорттай аласыз.
2.1 Libero көмегімен құрамдас конфигурациясы (Сұрақ қою)
Алдыңғы тізімнен пайдаланылуы тиіс құрамдастарды таңдағаннан кейін келесі қадамдарды орындаңыз:
- Жаңа Libero жобасын жасау (негізгі конфигурация және генерация): соңғы дизайнды мақсат ететін құрылғыны және отбасын таңдаңыз.
- Пайдаланушы ағынында айтылған бір немесе бірнеше ядроларды пайдаланыңыз.
а. SmartDesign жасаңыз және қажетті ядроны конфигурациялаңыз және оны SmartDesign компонентінде жасаңыз.
б. Барлық түйреуіштерді жоғары деңгейге көтеріңіз.
в. SmartDesign жасаңыз.
d. Тренажерді шақыру үшін Модельдеу құралын екі рет басыңыз (Синтезге дейінгі немесе Синтезден кейінгі немесе Орналасудан кейінгі опциялардың кез келгені). Симуляторды шақырғаннан кейін оны шығаруға болады. Бұл қадам симуляцияны жасайды fileсіздің жобаңызға қажет.
Кеңес: Сіз дизайныңызды Libero-дан тыс модельдегіңіз келсе, осы қадамды орындау керек.
Қосымша ақпаратты Дизайнды модельдеу бөлімінен қараңыз.
e. Жобаңызды сақтаңыз — бұл сіздің анықтамалық жобаңыз.
2.2 Құрамдас манифесттер (Сұрақ қою)
Компоненттеріңізді жасаған кезде, жиынтығы files әрбір компонент үшін жасалады. Құрамдас манифест есебі жиынын егжей-тегжейлі көрсетеді fileәрбір келесі қадамда жасалады және пайдаланылады (Синтез, Модельдеу, Микробағдарлама жасау және т.б.). Бұл есеп барлық жасалған орындарды береді fileПайдаланушы ағынын жалғастыру үшін қажет. Компонент манифестіне Есептер аймағында қол жеткізе аласыз: Есептер қойындысын ашу үшін Дизайн > Есептер түймешігін басыңыз. Есептер қойындысында manifest.txt жинағын көресіз fileс (Аяқтадыview), сіз жасаған әрбір құрамдас үшін бір.
Кеңес: Құрамдас манифестті көру үшін құрамдас немесе модульді '"root"' ретінде орнату керек file Есептер қойындысындағы мазмұн.
Немесе жеке манифест есебіне қол жеткізе аласыз fileжасалған әрбір негізгі компонент үшін немесе SmartDesign құрамдас бөлігі үшін /компонент/жұмыс/ / / _manifest.txt немесе /компонент/жұмыс/ / _manifest.txt. Сондай-ақ манифестке қол жеткізуге болады file Libero жүйесіндегі жаңа Құрамдас бөліктер қойындысынан жасалған әрбір құрамдастың мазмұны, мұнда file орындар жоба каталогына қатысты көрсетілген.
Келесі құрамдас манифест есептеріне назар аударыңыз:
- SmartDesign жүйесіне өзектерді жасасаңыз, мынаны оқыңыз file _manifest.txt.
- Егер сіз өзектерге арналған құрамдастарды жасасаңыз, оқыңыз _manifest.txt.
Дизайныңызға қолданылатын барлық құрамдас манифест есептерін пайдалануыңыз керек. МысалыampЕгер сіздің жобаңызда бір немесе бірнеше негізгі компоненттері бар SmartDesign болса және сіз олардың барлығын түпкілікті дизайнда пайдаланғыңыз келсе, онда сіз таңдауыңыз керек. files құрастыру ағынында пайдалану үшін барлық құрамдас бөліктердің Құрамдас манифесттер есептерінде тізімделген.
2.3 Манифестті түсіндіру Fileс (Сұрақ қою)
Компонент манифестін ашқанда file, баратын жолдарды көресіз files Libero жобаңызда және оларды пайдалану үшін дизайн ағынының қай жерінде көрсетілген көрсеткіштер. Сіз келесі түрлерін көре аласыз fileманифестте file:
- HDL көзі files барлық Синтез және Модельдеу құралдары үшін
- Ынталандыру files барлық модельдеу құралдары үшін
- Шектеу files
Төменде PolarFire негізгі құрамдас бөлігінің құрамдас манифесті берілген.
Әрбір түрі file дизайн ағынының төменгі ағынында қажет. Келесі бөлімдер интеграцияны сипаттайды files манифесттен дизайн ағынына.
Шектеулерді құру (Сұрақ қою)
Конфигурациялау және генерациялау кезінде SDC/PDC/NDC шектеуін жазу/генерациялауды қамтамасыз етіңіз files дизайн оларды Синтез, Орналастыру және Бағдарлау және Уақытты тексеру құралдарына беру үшін.
Шектеулерді қолмен жазудың орнына, оларды жасау үшін Libero ортасынан тыс Deive Constraints утилитасын пайдаланыңыз. Libero ортасынан тыс Deive Constraint утилитасын пайдалану үшін сізге қажет:
- Пайдаланушы HDL, құрамдас HDL және компонент SDC шектеуін қамтамасыз етіңіз files
- Жоғарғы деңгей модулін көрсетіңіз
- Алынған шектеуді жасайтын орынды көрсетіңіз files
SDC құрамдас шектеулері төменде қол жетімді /компонент/жұмыс/ / / құрамдас конфигурациядан және генерациядан кейінгі каталог.
Дизайныңыз үшін шектеулерді қалай жасау керектігі туралы қосымша мәліметтер алу үшін C қосымшасы — Шектеулерді шығару бөлімін қараңыз.
Дизайнды синтездеу (Сұрақ қою)
Пайдаланушы ағынының негізгі мүмкіндіктерінің бірі үшінші тарап синтезін пайдалануға мүмкіндік беру болып табылады
Либеродан тыс құрал. Пайдаланушы ағыны Synopsys SynplifyPro пайдалануды қолдайды. Синтездеу үшін
жобада келесі процедураны қолданыңыз:
- Синтез құралында сіз жасаған Libero жобасымен бірдей құрылғылар тобына, қалтасына және бумасына бағытталған жаңа жоба жасаңыз.
а. Жеке RTL импорттау fileәдеттегідей.
б. Синтез шығысын Structural Verilog (.vm) етіп орнатыңыз.
Кеңес: Құрылымдық Verilog (.vm) - PolarFire жүйесінде қолдау көрсетілетін жалғыз синтез шығыс пішімі. - HDL компонентін импорттау fileSynthesis жобаңызға:
а. Әрбір құрамдас манифест есебі үшін: әрқайсысы үшін file HDL көзі астында files барлық Синтез және Модельдеу құралдары үшін импорттаңыз file Синтез жобаңызға. - импорттау file polarfire_syn_comps.v (Synopsys Synplify пайдаланылса) бастап
Орнату орны>/data/aPA5M Synthesis жобаңызға. - Бұрын жасалған SDC импорттаңыз file Derived Constraint құралы арқылы (Қосымшаны қараңыз
А—Сample SDC Constraints) Синтез құралына енгізіңіз. Бұл шектеу file аз күш-жігермен және аз дизайн итерациясымен уақытты жабуға қол жеткізу үшін синтез құралын шектейді.
Маңызды:
- Егер сіз бірдей *.sdc пайдалануды жоспарласаңыз file жобалауды жүзеге асыру кезеңінде Орын-және маршрутты шектеу үшін синтез жобасына осы *.sdc импорттау керек. Бұл жобалау процесінің жүзеге асырылу кезеңінде синтезделген желі тізімі мен Орын-және маршрут шектеулерінде жобалау нысаны атауы сәйкес келмейтіндігін қамтамасыз ету үшін қажет. Бұл *.sdc қоспасаңыз file Синтез қадамында Синтезден жасалған желі тізімі жобалау нысанының атауы сәйкес келмейтіндіктен Орын және Бағдар қадамында сәтсіз болуы мүмкін.
а. Netlist атрибуттарын *.ndc, егер бар болса, Синтез құралына импорттаңыз.
б. Синтезді іске қосу. - Синтез құралы шығысының орнында *.vm желі тізімі бар file құрылған пост синтезі. Жобалау процесін жалғастыру үшін желі тізімін Libero Implementation Project бағдарламасына импорттауыңыз керек.
Дизайнды имитациялау (Сұрақ қою)
Libero-дан тыс дизайнды имитациялау үшін (яғни, өзіңіздің модельдеу ортаңызды және симуляторды пайдалану арқылы) келесі қадамдарды орындаңыз:
- Дизайн Files:
а. Алдын ала синтездік модельдеу:
• RTL имитациялық жобаңызға импорттаңыз.
• Әрбір құрамдас манифесттер есебі үшін.
– Әрқайсысын импорттаңыз file HDL көзі астында files барлық Синтез және Модельдеу құралдары үшін симуляциялық жобаңызға.
• Осыларды құрастырыңыз fileсимулятор нұсқауларына сәйкес.
б. Синтезден кейінгі модельдеу:
• Синтезден кейінгі *.vm желі тізімін (дизайнды синтездеуде жасалған) симуляциялық жобаңызға импорттаңыз және оны құрастырыңыз.
в. Орналасудан кейінгі модельдеу:
• Алдымен дизайнды жүзеге асыруды аяқтаңыз (Дизайнды енгізу бөлімін қараңыз). Соңғы Libero жобаңыздың орналасудан кейінгі күйде екеніне көз жеткізіңіз.
• BackAnnotated жасау түймесін екі рет басыңыз Files Libero Design Flow терезесінде. Ол екі жасайды files:
/дизайнер/ / _ba.v/vhd /дизайнер/
/ _ba.sdf
• Осы екеуін де импорттаңыз files симуляция құралына. - Ынталандыру және конфигурация files:
а. Әрбір құрамдас манифест есебі үшін:
• Барлығын көшіру fileСтимул астында Files барлық Simulation Tools бөлімдері үшін Simulation жобаңыздың түбірлік каталогына.
б. Кез келген Tcl fileАлдыңғы тізімдердегі s (2.a қадамында) модельдеу басталар алдында бірінші орындалады.
в. UPROM.mem: Егер сіз модельдегіңіз келетін бір немесе бірнеше деректерді сақтау клиенттері үшін қосылған «Симуляция үшін мазмұнды пайдалану» опциясымен дизайндағы UPROM өзегін пайдалансаңыз, UPROM.mem файлын жасау үшін орындалатын pa4rtupromgen (терезелердегі pa4rtupromgen.exe) файлын пайдалануыңыз керек. file. pa4rtupromgen орындалатын файлы UPROM.cfg файлын алады file Tcl сценарийі арқылы кірістер ретінде file және UPROM.mem шығарады file модельдеу үшін қажет. Бұл UPROM.mem file симуляцияны іске қоспас бұрын модельдеу қалтасына көшіру керек. Бұрынғыamppa4rtupromgen орындалатын пайдалануды көрсететін le келесі қадамдарда қамтамасыз етіледі. UPROM.cfg file каталогта қол жетімді /компонент/жұмыс/ / UPROM компонентін жасау үшін пайдаланған Libero жобасында.
г. snvm.mem: Дизайныңызда Жүйе қызметтерінің өзегін пайдалансаңыз және модельдегіңіз келетін бір немесе бірнеше клиент үшін қосылған «Симуляция үшін мазмұнды пайдалану» опциясы бар ядродағы sNVM қойындысын конфигурацияласаңыз, snvm.mem file үшін автоматты түрде жасалады
каталог /компонент/жұмыс/ / Жүйе қызметтері құрамдасын жасау үшін пайдаланған Libero жобасында. Бұл snvm.mem file симуляцияны іске қоспас бұрын модельдеу қалтасына көшіру керек. - Жұмыс қалтасын және жұмыс қалтасының астында симуляция деп аталатын ішкі қалтаны жасаңыз.
pa4rtupromgen орындалатын файл жұмыс қалтасында модельдеу ішкі қалтасының болуын күтеді және *.tcl сценарийі модельдеу ішкі қалтасында орналастырылады. - UPROM.cfg көшіріңіз file құрамдас құру үшін жасалған бірінші Libero жобасынан жұмыс қалтасына.
- Келесі пәрмендерді *.tcl сценарийіне қойып, оны 3-қадамда жасалған модельдеу қалтасына орналастырыңыз.
SampURPOM.mem жасау үшін PolarFire және PolarFire Soc Family құрылғыларына арналған le *.tcl file
UPROM.cfg сайтынан
set_device -fam -өлу -пкг
set_input_cfg -жол
set_sim_mem -жолFile/UPROM.mem>
gen_sim - use_init false
Қалып пен бумаға арналған дұрыс ішкі атауды *.prjx қараңыз file бірінші Libero жобасының (компонентті генерациялау үшін пайдаланылады).
use_init аргументі жалған мәніне орнатылуы керек.
Шығару жолын көрсету үшін set_sim_mem пәрменін пайдаланыңыз file UPROM.mem яғни
сценарийді орындау кезінде жасалады file pa4rtupromgen орындалатын файлымен. - Пәрмен жолында немесе cygwin терминалында 3-қадамда жасалған жұмыс каталогына өтіңіз.
pa4rtupromgen пәрменін – сценарий опциясымен орындаңыз және оған алдыңғы қадамда жасалған *.tcl сценарийін беріңіз.
Windows үшін
/designer/bin/pa4rtupromgen.exe \
–скрипт./симуляция/ .tcl
Linux үшін:
/bin/pa4rtupromgen
–скрипт./симуляция/ .tcl - pa4rtupromgen орындалатын файлын сәтті орындағаннан кейін, UPROM.mem екенін тексеріңіз file *.tcl сценарийіндегі set_sim_mem пәрменінде көрсетілген жерде жасалады.
- sNVM имитациялау үшін snvm.mem файлын көшіріңіз file симуляцияны іске қосу үшін (Libero SoC жүйесінен тыс) бірінші Libero жобаңыздан (компонент конфигурациясы үшін пайдаланылады) модельдеу жобаңыздың жоғарғы деңгейлі модельдеу қалтасына. UPROM мазмұнын имитациялау үшін жасалған UPROM.mem файлын көшіріңіз file симуляцияны іске қосу үшін модельдеу жобаңыздың жоғарғы деңгейлі модельдеу қалтасына (Libero SoC жүйесінен тыс).
Маңызды: үшін SoC компоненттерінің функционалдығын имитациялаңыз, алдын ала құрастырылған PolarFire модельдеу кітапханаларын жүктеп алыңыз және оларды осы жерде сипатталғандай модельдеу ортаңызға импорттаңыз. Қосымша мәліметтер алу үшін В қосымшасын қараңыз—Симуляциялық кітапханаларды модельдеу ортасына импорттау.
Дизайныңызды іске асыру (Сұрақ қою)
Ортаңызда Синтез және Пост-Синтез модельдеуін аяқтағаннан кейін дизайнды физикалық түрде жүзеге асыру, уақыт пен қуат талдауын орындау және бағдарламалауды жасау үшін Libero қолданбасын қайтадан пайдалануыңыз керек. file.
- Физикалық іске асыру және дизайнның орналасуы үшін жаңа Libero жобасын жасаңыз. Құрамдас конфигурациясында жасалған анықтамалық жобадағы сияқты бірдей құрылғыны мақсатты етіп қойыңыз.
- Жобаны жасағаннан кейін, Дизайн ағыны терезесіндегі құралдар тізбегінен Синтезді алып тастаңыз (Жоба > Жоба параметрлері > Дизайн ағыны > Синтезді қосу құсбелгісін алып тастаңыз).
- Синтезден кейінгі *.vm импорттау file осы жобаға, (File > Импорттау > Синтезделген Verilog Netlist (VM)).
Кеңес: Бұған сілтеме жасау ұсынылады file, осылайша дизайнды қайта синтездесеңіз, Libero әрқашан ең соңғы синтезден кейінгі желі тізімін пайдаланады.
а. Дизайн иерархиясы терезесінде түбірлік модульдің атын ескеріңіз.
- Шектеулерді Libero жобасына импорттаңыз. *.pdc/*.sdc/*.ndc шектеулерін импорттау үшін Шектеу реттеушісін пайдаланыңыз.
а. Импорттық енгізу/шығару *.pdc шектеуі files (Шектеу реттеушісі > Енгізу/шығару төлсипаттары >Импорттау).
б. Floorplanning импорты *.pdc шектеуі files (Шектеулер реттеушісі > Еден жоспарлаушы >Импорт).
в. Импорт *.sdc уақыт шектеуі files (Шектеулер реттеушісі > Уақыт > Импорттау). Дизайныңызда Over тармағында көрсетілген ядролардың кез келгені болсаview, SDC импорттауды қамтамасыз етіңіз file туынды шектеу құралы арқылы жасалады.
d. *.ndc шектеуін импорттау files (Шектеулер реттеушісі > Netlist төлсипаттары > Импорттау). - Қауымдастық шектеулері Fileқұралдарды жобалауға арналған.
а. Шектеу менеджерін ашыңыз (Шектеулерді басқару > Шектеулерді басқаруды ашу View).
Шектеу жанындағы Орын және маршрут және уақытты тексеру құсбелгісін қойыңыз file шектеу орнату file және құралдар ассоциациясы. *.pdc шектеуін Place-andRoute және *.sdc шектеуін Орын және Маршрут және Уақытты тексеру екеуіне байланыстырыңыз. *.ndc байланыстырыңыз file Netlist құрастыру үшін.
Кеңес: Егер Орын және маршрут осы *.sdc шектеуімен орындалмайды file, содан кейін дәл осы *.sdc импорттаңыз file синтездеу және синтезді қайта орындау. - Орналасу қадамын аяқтау үшін «Желілер тізімін құрастыру», содан кейін «Орналастыру және маршрут» түймесін басыңыз.
- Дизайнды инициализациялау деректерін және жадтарын конфигурациялау құралы тұрақты емес µPROM, sNVM немесе сыртқы SPI Flash жады жадында сақталған деректерді пайдаланып LSRAM, µSRAM, XCVR (трансиверлер) және PCIe сияқты дизайн блоктарын инициализациялауға мүмкіндік береді. Құралда дизайнды инициализациялау ретінің сипаттамасын, инициализация клиенттерінің спецификациясын, пайдаланушы деректерінің клиенттерін анықтауға арналған келесі қойындылары бар.
– Дизайнды инициализациялау қойындысы
– µPROM қойындысы
– sNVM қойындысы
– SPI Flash қойындысы
– ЖЖҚ қойындысы
Дизайнды инициализациялау деректері мен жадыларды конфигурациялау үшін құралдағы қойындыларды пайдаланыңыз.
Конфигурацияны аяқтағаннан кейін инициализация деректерін бағдарламалау үшін келесі қадамдарды орындаңыз:
• Баптандыру клиенттерін жасаңыз
• Биттер ағынын жасау немесе экспорттау
• Құрылғыны бағдарламалаңыз
Бұл құралды пайдалану туралы толық ақпаратты Libero SoC Design Flow пайдаланушы нұсқаулығынан қараңыз. Құралдағы әртүрлі қойындыларды конфигурациялау және жад конфигурациясын көрсету үшін пайдаланылатын Tcl пәрмендері туралы қосымша ақпарат алу үшін files (*.cfg), қараңыз Tcl пәрмендерінің анықтамалық нұсқаулығы. - Бағдарламалауды жасаңыз File осы жобадан алыңыз және оны FPGA бағдарламалау үшін пайдаланыңыз.
Қосымша A—SampSDC шектеулері (Сұрақ қою
Libero SoC белгілі бір IP ядролары үшін SDC уақыт шектеулерін жасайды, мысалы, CCC, OSC, Transceiver және т.б. Дизайн құралдарына SDC шектеулерінен өту аз күш-жігермен және аз дизайн итерациясымен уақытты жабу мүмкіндігін арттырады. Жоғарғы деңгейдегі дананың толық иерархиялық жолы шектеулерде сілтеме жасалған барлық дизайн нысандары үшін берілген.
7.1 SDC уақыт шектеулері (Сұрақ қою)
Libero IP негізгі анықтамалық жобасында бұл жоғары деңгейлі SDC шектеуі file Шектеу реттеушісінен қол жетімді (Дизайн ағыны > Шектеуді басқаруды ашу View >Уақыт > Шектеулерді шығару).
Маңызды: қараңыз бұл file дизайныңызда CCC, OSC, трансивер және басқа құрамдас бөліктер болса, SDC шектеулерін орнату үшін. Қажет болса, дизайн иерархиясына сәйкес келу үшін толық иерархиялық жолды өзгертіңіз немесе Derive_Constraints утилитасын және C қосымшасындағы қадамдарды пайдаланыңыз — SDC құрамдас деңгейіндегі туынды шектеулері file.
сақтаңыз file басқа атқа және SDC импорттаңыз file кез келген басқа SDC шектеулері сияқты синтез құралына, Орын және маршрут құралына және Уақытты тексеруге files.
7.1.1 Туынды SDC File (Сұрақ қою)
# Бұл file келесі SDC көзінің негізінде жасалды files:
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_CCC_C0/PF_CCC_C0_0/PF_CCC_C0_PF_CCC_C0_0_PF_CCC.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
CLK_DIV/CLK_DIV_0/CLK_DIV_CLK_DIV_0_PF_CLK_DIV.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
TRANSMIT_PLL/TRANSMIT_PLL_0/TRANSMIT_PLL_TRANSMIT_PLL_0_PF_TX_PLL.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
DMA_INITIATOR/DMA_INITIATOR_0/DMA_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
FIC0_INITIATOR/FIC0_INITIATOR_0/FIC0_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
ICICLE_MSS/ICICLE_MSS.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_PCIE_C0/PF_PCIE_C0_0/PF_PCIE_C0_PF_PCIE_C0_0_PF_PCIE.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PCIE_INITIATOR/PCIE_INITIATOR_0/PCIE_INITIATOR.sdc
# /drive/aPA5M/cores/constraints/osc_rc160mhz.sdc
# *** Бұған кез келген өзгертулер file егер алынған шектеулер қайта іске қосылса, жоғалады. ***
create_clock -name {CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK} -период 6.25
[ алу_тіркеулері { CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK } ] create_clock -name {REF_CLK_PAD_P} -период 10 [ get_ports { REF_CLK_PAD_P } ] create_clock -name {CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/TRANSMIT_0/xll_p
DIV_CLK} -8-кезең
[ түйреуіштер { CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/DIV_CLK } ] жасалған_сағатты жасау -атауы {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLC_0/CCC_FIC_X_CC_0ll/
OUT0} -25-ке көбейту -32-ге бөлу -көз
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -кезең 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT0 } ] create_generated_clock -атауы {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK_C0/ll/ll
OUT1} -25-ке көбейту -32-ге бөлу -көз
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -кезең 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT1 } ] create_generated_clock -атауы {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK_C0/ll/ll
OUT2} -25-ке көбейту -32-ге бөлу -көз
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -кезең 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT2 } ] create_generated_clock -атауы {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK_C0/ll/ll
OUT3} -25-ке көбейту -64-ге бөлу -көз
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -кезең 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT3 } ] create_generated_clock -атауы {CLOCKS_AND_RESETS_inst_0/CLK_160MHz_CL_IVDKHz/CL_IVDK80/
Y_DIV} -2-ге бөлу -көз
[ get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/A } ] [ get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/Y_DIV } ] set_false_path -арқылы [ get_nets { DMA_INITIATOR_inst_0/ARESETN* } ] алу_жолы [жалған ұяшықтар] DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/rdGrayCounter*/cntGray* } ] -to [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
rdPtr_s1* } ] set_false_path -from [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/wrGrayCounter*/cntGray* } ] -to [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
wrPtr_s1* } ] set_false_path -арқылы [ get_nets { FIC0_INITIATOR_inst_0/ARESETN* } ] set_false_path - [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[0] PCIE_PF0_/
PCIE_1/INTERRUPT[1] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[2] PCIE/PF_PCIE_C0_0/PCIE_1/
INTERRUPT[3] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[4] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[5]
PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[6] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[7] PCIE/PF_PCIE_C0_0/
PCIE_1/WAKEREQ PCIE/PF_PCIE_C0_0/PCIE_1/MPERST_N } ] set_false_path -from [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/TL_CLK } ] set_false_path -арқылы [ get_nets} PCAETN0]
B қосымшасы — Модельдеу ортасына имитациялық кітапханаларды импорттау (Сұрақ қою)
Libero SoC көмегімен RTL симуляциясының әдепкі симуляторы ModelSim ME Pro болып табылады.
Әдепкі симулятор үшін алдын ала құрастырылған кітапханалар каталогта Libero орнатуымен қол жетімді /Designer/lib/modelsimpro/precompiled/vlog for® қолдауы бар отбасылар. Libero SoC сонымен қатар ModelSim, Questasim, VCS, Xcelium басқа үшінші тарап тренажерларының шығарылымдарын қолдайды.
, Active HDL және Riviera Pro. Тиісті алдын ала құрастырылған кітапханаларды мына жерден жүктеп алыңыз Libero SoC v12.0 және одан кейінгі нұсқасы симуляторға және оның нұсқасына негізделген.
Libero ортасына ұқсас, run.do file Либеродан тыс симуляцияны іске қосу үшін жасалуы керек.
Қарапайым run.do жасаңыз file компиляция нәтижелері, кітапхана картасы, компиляция және модельдеу үшін кітапхана құру пәрмендері бар. Негізгі run.do жасау үшін қадамдарды орындаңыз file.
- vlib vlib presynth пәрменін пайдаланып компиляция нәтижелерін сақтау үшін логикалық кітапхана жасаңыз.
- vmap пәрменін vmap арқылы алдын ала құрастырылған кітапхана каталогына логикалық кітапхана атауын салыстырыңыз .
- Дереккөзді құрастыру files — дизайнды құрастыру үшін тілге тән компилятор командаларын пайдаланыңыз files жұмыс каталогына енгізіңіз.
– .v/.sv үшін влог
– .vhd үшін vcom - Кез келген жоғарғы деңгейлі модульдің атын көрсету арқылы vsim пәрменін пайдаланып модельдеу үшін дизайнды жүктеңіз.
- Іске қосу пәрменін пайдаланып дизайнды имитациялаңыз.
Дизайнды жүктегеннен кейін модельдеу уақыты нөлге орнатылады және модельдеуді бастау үшін іске қосу пәрменін енгізуге болады.
Симулятордың транскрипт терезесінде run.do орындаңыз file іске қосу ретінде симуляцияны іске қосыңыз. Сample run.do file келесідей.
тыныш орнату ACTELLIBNAME PolarFire PROJECT_DIR «W:/Test/basic_test» үнсіз орнату, егер
{[file presynth бар/_info]} { echo “INFO: симуляциялық кітапхана пресинт бар” } басқа
{ file delete -force presynth vlib presynth } vmap presynth presynth vmap PolarFire
“X:/Libero/Designer/lib/modelsimpro/precompiled/vlog/PolarFire” vlog -sv -жұмыс пресинт
“${PROJECT_DIR}/hdl/top.v” влог “+incdir+${PROJECT_DIR}/stimulus” -sv -жұмыс пресинт “$
{PROJECT_DIR}/stimulus/tb.v” vsim -L PolarFire -L presynth -t 1ps presynth.tb толқын қосу /tb/*
1000ns log /tb/* шығуды іске қосыңыз
Қосымша C — Шектеулерді шығару (Сұрақ қою)
Бұл қосымшада Шектеулерді шығару Tcl пәрмендері сипатталған.
9.1 Шектеулерді шығару Tcl пәрмендері (Сұрақ қою)
derive_constraints утилитасы Libero SoC дизайн ортасынан тыс RTL немесе конфигуратордан шектеулерді алуға көмектеседі. Дизайныңыз үшін шектеулерді жасау үшін сізге HDL, компонент HDL және компонент шектеулері қажет. fileс. SDC компонентінің шектеулері files астында қол жетімді /компонент/жұмыс/ / / құрамдас конфигурациядан және генерациядан кейінгі каталог.
Әрбір құрамдас шектеу file set_component tcl пәрменінен (компонент атауын көрсетеді) және конфигурациядан кейін жасалған шектеулер тізімінен тұрады. Шектеулер конфигурация негізінде жасалады және әрбір құрамдасқа тән.
Example 9-1. Құрамдас шектеу File PF_CCC өзегі үшін
Міне, бұрынғыampкомпонент шектеуі file PF_CCC өзегі үшін:
жиынтық_компонент PF_CCC_C0_PF_CCC_C0_0_PF_CCC
# Microchip Corp.
# Күні: 2021 қазан 26 ж. 04:36:00
# PLL №0 үшін негізгі сағат
жасау_сағаты -период 10 [ get_pins { pll_inst_0/REF_CLK_0 } ] create_generated_clock -1-ге_бөлу -көз [ get_pins { pll_inst_0/
REF_CLK_0 } ] -phase 0 [ get_pins { pll_inst_0/OUT0 } ] Мұнда create_clock және create_generated_clock сәйкесінше анықтамалық және шығыс сағат шектеулері болып табылады, олар конфигурация негізінде жасалады.
9.1.1 derive_constraints утилитасымен жұмыс істеу (Сұрақ қою)
Дизайн арқылы өтетін шектеулерді шығарыңыз және бұрын берілген құрамдас SDC негізінде компоненттің әрбір данасы үшін жаңа шектеулерді бөліңіз fileс. CCC анықтамалық сағаттары үшін ол анықтамалық сағаттың көзін табу үшін дизайн арқылы кері таралады. Егер көз енгізу/шығару болса, анықтамалық сағат шектеуі енгізу/шығаруда орнатылады. Егер бұл CCC шығысы немесе басқа сағат көзі болса (мысалыample, трансивер, осциллятор), ол басқа құрамдастағы сағатты пайдаланады және интервалдар сәйкес келмесе, ескертуді хабарлайды. Шығарылатын шектеулер RTL-де болса, микросхемадағы осцилляторлар сияқты кейбір макростар үшін де шектеулерді бөледі.
derive_constraints утилитасын орындау үшін .tcl жеткізу керек file көрсетілген тәртіпте келесі ақпаратпен пәрмен жолы аргументі.
- set_device бөліміндегі ақпаратты пайдаланып құрылғы ақпаратын көрсетіңіз.
- RTL жолын көрсетіңіз fileread_verilog немесе read_vhdl бөліміндегі ақпаратты пайдаланады.
- set_top_level бөліміндегі ақпаратты пайдаланып жоғарғы деңгей модулін орнатыңыз.
- SDC компонентіне жолды көрсетіңіз fileread_sdc немесе read_ndc бөліміндегі ақпаратты пайдаланады.
- орындаңыз files derive_constraints бөліміндегі ақпаратты пайдалану.
- SDC алынған шектеулерге жолды көрсетіңіз file write_sdc немесе write_pdc немесе write_ndc бөліміндегі ақпаратты пайдалана отырып.
Example 9-2. Derive.tcl файлының орындалуы және мазмұны File
Келесі - бұрынғыampderive_constraints утилитасын орындау үшін пәрмен жолы аргументі.
$ /bin{64}/derive_constraints derive.tcl
derive.tcl мазмұны file:
# Құрылғы туралы ақпарат
set_device -отбасы PolarFire -die MPF100T -жылдамдық -1
# RTL files
read_verilog -rejim system_verilog project/component/work/txpll0/
txpll0_txpll0_0_PF_TX_PLL.v
read_verilog -rejim system_verilog {жоба/компонент/жұмыс/txpll0/txpll0.v}
read_verilog -rejim system_verilog {жоба/компонент/жұмыс/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.v}
read_verilog -rejim system_verilog {жоба/компонент/жұмыс/xcvr0/xcvr0.v}
read_vhdl -mode vhdl_2008 {project/hdl/xcvr1.vhd}
#SDC компоненті files
жоғарғы_деңгей {xcvr1}
read_sdc -компонент {жоба/компонент/жұмыс/txpll0/txpll0_0/
txpll0_txpll0_0_PF_TX_PLL.sdc}
read_sdc -компонент {жоба/компонент/жұмыс/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.sdc}
#Dereve_constraint пәрменін пайдаланыңыз
туынды_шектеулер
#SDC/PDC/NDC нәтижесі files
write_sdc {project/constraint/xcvr1_derived_constraints.sdc}
write_pdc {project/constraint/fp/xcvr1_derived_constraints.pdc}
9.1.2 құрылғыны орнату (Сұрақ қою)
Сипаттама
Фамилиясын, атын және жылдамдық дәрежесін көрсетіңіз.
set_device -отбасы -өлу - жылдамдық
Аргументтер
| Параметр | Түр | Сипаттама |
| -отбасы | Жол | Фамилияны көрсетіңіз. Мүмкін мәндер: PolarFire®, PolarFire SoC. |
| -өлу | Жол | Қалыптың атын көрсетіңіз. |
| - жылдамдық | Жол | Құрылғының жылдамдық дәрежесін көрсетіңіз. Мүмкін мәндер STD немесе -1. |
| Қайтару түрі | Сипаттама |
| 0 | Команда сәтті болды. |
| 1 | Пәрмен орындалмады. Қате бар. Консольде қате туралы хабарды байқауға болады. |
Қателер тізімі
| Қате коды | Қате туралы хабар | Сипаттама |
| ERR0023 | Міндетті параметр — қалып жоқ | Қалып опциясы міндетті және көрсетілуі керек. |
| ERR0005 | Белгісіз қалта 'MPF30' | -die опциясының мәні дұрыс емес. Опция сипаттамасында мәндердің ықтимал тізімін қараңыз. |
| ERR0023 | Параметр-мән жоқ | Қалып опциясы мәнсіз көрсетілген. |
| ERR0023 | Міндетті параметр — отбасы жоқ | Отбасылық опция міндетті және көрсетілуі керек. |
| ERR0004 | "PolarFire®" белгісіз отбасы | Отбасы нұсқасы дұрыс емес. Опция сипаттамасында мәндердің ықтимал тізімін қараңыз. |
| ……… жалғастырды | ||
| Қате коды | Қате туралы хабар | Сипаттама |
| ERR0023 | Параметр — отбасында мән жоқ | Отбасы опциясы мәнсіз көрсетілген. |
| ERR0023 | Қажетті параметр — жылдамдық жоқ | Жылдамдық опциясы міндетті және көрсетілуі керек. |
| ERR0007 | Белгісіз жылдамдық ' ' | Жылдамдық опциясы дұрыс емес. Опция сипаттамасында мәндердің ықтимал тізімін қараңыз. |
| ERR0023 | Параметр — жылдамдық мәні жоқ | Жылдамдық опциясы мәнсіз көрсетілген. |
Example
set_device -отбасы {PolarFire} -өлген {MPF300T_ES} -жылдамдық -1
set_device -Family SmartFusion 2 -дие M2S090T -жылдамдық -1
9.1.3 read_verilog (Сұрақ қою)
Сипаттама
Verilog оқыңыз file Verific көмегімен.
read_verilog [-lib ] [-режимі ]fileаты>
Аргументтер
| Параметр | Түр | Сипаттама |
| -lib | Жол | Кітапханаға қосылатын модульдерді қамтитын кітапхананы көрсетіңіз. |
| -режим | Жол | Verilog стандартын көрсетіңіз. Мүмкін мәндер: verilog_95, verilog_2k, system_verilog_2005, system_verilog_2009, system_verilog, verilog_ams, verilog_psl, system_verilog_mfcu. Мәндер регистрді ескермейді. Әдепкі - verilog_2k. |
| fileаты | Жол | Verilog file аты. |
| Қайтару түрі | Сипаттама |
| 0 | Команда сәтті болды. |
| 1 | Пәрмен орындалмады. Қате бар. Консольде қате туралы хабарды байқауға болады. |
Қателер тізімі
| Қате коды | Қате туралы хабар | Сипаттама |
| ERR0023 | Параметр — lib мәні жоқ | lib опциясы мәнсіз көрсетілген. |
| ERR0023 | Параметр — режимде мән жоқ | Режим опциясы мәнсіз көрсетілген. |
| ERR0015 | Белгісіз режим ' ' | Көрсетілген верилог режимі белгісіз. Ықтимал верилог режимінің тізімін — режим опциясының сипаттамасын қараңыз. |
| ERR0023 | Қажетті параметр file аты жоқ | Верилог жоқ file жол беріледі. |
| ERR0016 | Verific талдаушысына байланысты орындалмады | Verilog ішіндегі синтаксистік қате file. Verific талдаушысын қате туралы хабардың үстіндегі консольде байқауға болады. |
| ERR0012 | set_device шақырылмайды | Құрылғы туралы ақпарат көрсетілмеген. Құрылғыны сипаттау үшін set_device пәрменін пайдаланыңыз. |
Example
read_verilog -rejim system_verilog {component/work/top/top.v}
read_verilog -rejim system_verilog_mfcu design.v
9.1.4 read_vhdl (Сұрақ қою)
Сипаттама
VHDL қосыңыз file VHDL тізіміне енгізіңіз files.
read_vhdl [-lib ] [-режимі ]fileаты>
Аргументтер
| Параметр | Түр | Сипаттама |
| -lib | — | Мазмұнды қосу керек кітапхананы көрсетіңіз. |
| -режим | — | VHDL стандартын анықтайды. Әдепкі - VHDL_93. Мүмкін мәндер: vhdl_93, vhdl_87, vhdl_2k, vhdl_2008, vhdl_psl. Мәндер регистрді ескермейді. |
| fileаты | — | VHDL file аты. |
| Қайтару түрі | Сипаттама |
| 0 | Команда сәтті болды. |
| 1 | Пәрмен орындалмады. Қате бар. Консольде қате туралы хабарды байқауға болады. |
Қателер тізімі
| Қате коды | Қате туралы хабар | Сипаттама |
| ERR0023 | Параметр — lib мәні жоқ | lib опциясы мәнсіз көрсетілген. |
| ERR0023 | Параметр — режимде мән жоқ | Режим опциясы мәнсіз көрсетілген. |
| ERR0018 | Белгісіз режим ' ' | Көрсетілген VHDL режимі белгісіз. Ықтимал VHDL режимінің тізімін - режим опциясының сипаттамасын қараңыз. |
| ERR0023 | Қажетті параметр file аты жоқ | VHDL жоқ file жол беріледі. |
| ERR0019 | invalid_path.v тіркеу мүмкін емес file | Көрсетілген VHDL file жоқ немесе оқу рұқсаттары жоқ. |
| ERR0012 | set_device шақырылмайды | Құрылғы туралы ақпарат көрсетілмеген. Құрылғыны сипаттау үшін set_device пәрменін пайдаланыңыз. |
Example
read_vhdl -режим vhdl_2008 osc2dfn.vhd
read_vhdl {hdl/top.vhd}
9.1.5 жиынтық_жоғарғы_деңгей (Сұрақ қою)
Сипаттама
RTL ішіндегі жоғарғы деңгейлі модульдің атын көрсетіңіз.
жоғарғы_деңгей [-lib ]
Аргументтер
| Параметр | Түр | Сипаттама |
| -lib | Жол | Жоғарғы деңгейлі модульді немесе нысанды іздеуге арналған кітапхана (қосымша). |
| аты | Жол | Жоғарғы деңгейлі модуль немесе нысан атауы. |
| Қайтару түрі | Сипаттама |
| 0 | Команда сәтті болды. |
| 1 | Пәрмен орындалмады. Қате бар. Консольде қате туралы хабарды байқауға болады. |
Қателер тізімі
| Қате коды | Қате туралы хабар | Сипаттама |
| ERR0023 | Қажетті параметрдің жоғарғы деңгейі жоқ | Жоғарғы деңгей опциясы міндетті және көрсетілуі керек. |
| ERR0023 | Параметр — lib мәні жоқ | lib опциясы мәндерсіз көрсетілген. |
| ERR0014 | Жоғарғы деңгейді табу мүмкін емес кітапханада | Көрсетілген жоғарғы деңгейлі модуль берілген кітапханада анықталмаған. Бұл қатені түзету үшін жоғарғы модуль немесе кітапхана атауын түзету керек. |
| ERR0017 | Әңгімелеу сәтсіз аяқталды | RTL өңдеу процесіндегі қате. Қате туралы хабарды консольден байқауға болады. |
Example
жоғарғы_деңгей {жоғарғы}
set_top_level -lib hdl top
9.1.6 read_sdc (Сұрақ қою)
Сипаттама
SDC оқыңыз file құрамдас дерекқорға.
read_sdc -компонентfileаты>
Аргументтер
| Параметр | Түр | Сипаттама |
| -компонент | — | Бұл шектеулерді алған кезде read_sdc пәрмені үшін міндетті жалауша. |
| fileаты | Жол | SDC жол file. |
| Қайтару түрі | Сипаттама |
| 0 | Команда сәтті болды. |
| 1 | Пәрмен орындалмады. Қате бар. Консольде қате туралы хабарды байқауға болады. |
Қателер тізімі
| Қате коды | Қате туралы хабар | Сипаттама |
| ERR0023 | Қажетті параметр file аты жоқ. | Міндетті опция file аты көрсетілмеген. |
| ERR0000 | SDC file <file_path> оқылмайды. | Көрсетілген SDC file оқу рұқсаттары жоқ. |
| ERR0001 | Ашу мүмкін емесfile_жол> file. | SDC file жоқ. Жолды түзету керек. |
| ERR0008 | ішінде жиын_компонент пәрмені жоқfile_жол> file | SDC көрсетілген компоненті file компонентті көрсетпейді. |
| Қате коды | Қате туралы хабар | Сипаттама |
| ERR0009 | <List of errors from sdc file> | SDC file қате sdc пәрмендерін қамтиды. Мысалыampле,
set_multicycle_path шектеуінде қате болған кезде: read_sdc пәрменін орындау кезіндегі қате: ішіндегіfile_жол> file: set_multicycle_path пәрменіндегі қате: белгісіз параметр [get_cells {reg_a}]. |
Example
read_sdc -component {./component/work/ccc0/ccc0_0/ccc0_ccc0_0_PF_CCC.sdc}
9.1.7 read_ndc (Сұрақ қою)
Сипаттама
NDC оқыңыз file құрамдас дерекқорға.
read_ndc -компонентfileаты>
Аргументтер
| Параметр | Түр | Сипаттама |
| -компонент | — | Бұл шектеулерді алған кезде read_ndc пәрмені үшін міндетті жалауша. |
| fileаты | Жол | ҰДО-ға жол file. |
| Қайтару түрі | Сипаттама |
| 0 | Команда сәтті болды. |
| 1 | Пәрмен орындалмады. Қате бар. Консольде қате туралы хабарды байқауға болады. |
Қателер тізімі
| Қате коды | Қате туралы хабар | Сипаттама |
| ERR0001 | Ашу мүмкін емесfile_жол> file | ҰДК file жоқ. Жолды түзету керек. |
| ERR0023 | Міндетті параметр — AtclParamO_ жоқ. | Міндетті опция fileаты көрсетілмеген. |
| ERR0023 | Міндетті параметр—компонент жоқ. | Компонент опциясы міндетті және көрсетілуі керек. |
| ERR0000 | ҰДО file 'file_path>' оқылмайды. | Көрсетілген ҰДК file оқу рұқсаттары жоқ. |
Example
read_ndc -компонент {component/work/ccc1/ccc1_0/ccc_comp.ndc}
9.1.8 derive_constraints (Сұрақ қою)
Сипаттама
SDC компонентін құру files дизайн деңгейіндегі дерекқорға.
туынды_шектеулер
Аргументтер
| Қайтару түрі | Сипаттама |
| 0 | Команда сәтті болды. |
| 1 | Пәрмен орындалмады. Қате бар. Консольде қате туралы хабарды байқауға болады. |
Қателер тізімі
| Қате коды | Қате туралы хабар | Сипаттама |
| ERR0013 | Жоғарғы деңгей анықталмаған | Бұл жоғарғы деңгейлі модуль немесе нысан көрсетілмегенін білдіреді. Бұл қоңырауды түзету үшін set_top_level пәрмені derive_constraints пәрменінен бұрын. |
Example
туынды_шектеулер
9.1.9 write_sdc (Сұрақ қою)
Сипаттама
Шектеуді жазады file SDC форматында.
write_sdcfileаты>
Аргументтер
| Параметр | Түр | Сипаттама |
| <fileаты> | Жол | SDC жол file құрылатын болады. Бұл міндетті опция. Егер file бар болса, оның үстіне жазылады. |
| Қайтару түрі | Сипаттама |
| 0 | Команда сәтті болды. |
| 1 | Пәрмен орындалмады. Қате бар. Консольде қате туралы хабарды байқауға болады. |
Қателер тізімі
| Қате коды | Қате туралы хабар | Сипаттама |
| ERR0003 | Ашу мүмкін емесfile жол> file. | File жол дұрыс емес. Негізгі каталогтардың бар-жоғын тексеріңіз. |
| ERR0002 | SDC file 'file path>' жазу мүмкін емес. | Көрсетілген SDC file жазуға рұқсаты жоқ. |
| ERR0023 | Қажетті параметр file аты жоқ. | SDC file жол міндетті опция болып табылады және көрсетілуі керек. |
Example
write_sdc “derived.sdc”
9.1.10 write_pdc (Сұрақ қою)
Сипаттама
Физикалық шектеулерді жазады (тек шектеулерді шығару).
write_pdcfileаты>
Аргументтер
| Параметр | Түр | Сипаттама |
| <fileаты> | Жол | PDC жол file құрылатын болады. Бұл міндетті опция. Егер file жол бар болса, ол қайта жазылады. |
| Қайтару түрі | Сипаттама |
| 0 | Команда сәтті болды. |
| 1 | Пәрмен орындалмады. Қате бар. Консольде қате туралы хабарды байқауға болады. |
Қателер тізімі
| Қате коды | Қате туралы хабарлар | Сипаттама |
| ERR0003 | Ашу мүмкін емесfile жол> file | The file жол дұрыс емес. Негізгі каталогтардың бар-жоғын тексеріңіз. |
| ERR0002 | PDC file 'file path>' жазу мүмкін емес. | Көрсетілген PDC file жазуға рұқсаты жоқ. |
| ERR0023 | Қажетті параметр file аты жоқ | PDC file жол міндетті опция болып табылады және көрсетілуі керек. |
Example
write_pdc “derived.pdc”
9.1.11 write_ndc (Сұрақ қою)
Сипаттама
NDC шектеулерін a түріне жазады file.
write_ndcfileаты>
Аргументтер
| Параметр | Түр | Сипаттама |
| fileаты | Жол | ҰДО-ға жол file құрылатын болады. Бұл міндетті опция. Егер file бар болса, оның үстіне жазылады. |
| Қайтару түрі | Сипаттама |
| 0 | Команда сәтті болды. |
| 1 | Пәрмен орындалмады. Қате бар. Консольде қате туралы хабарды байқауға болады. |
Қателер тізімі
| Қате коды | Қате туралы хабарлар | Сипаттама |
| ERR0003 | Ашу мүмкін емесfile_жол> file. | File жол дұрыс емес. Негізгі каталогтар жоқ. |
| ERR0002 | ҰДО file 'file_path>' жазу мүмкін емес. | Көрсетілген ҰДК file жазуға рұқсаты жоқ. |
| ERR0023 | _AtclParamO_ қажетті параметрі жоқ. | ҰДК file жол міндетті опция болып табылады және көрсетілуі керек. |
Example
write_ndc “derived.ndc”
9.1.12 add_include_path (Сұрақ қою)
Сипаттама
Іздеу жолын қамтиды files RTL оқығанда files.
жолды_қосу
Аргументтер
| Параметр | Түр | Сипаттама |
| каталог | Жол | Іздеу жолын қамтиды files RTL оқығанда fileс. Бұл опция міндетті болып табылады. |
| Қайтару түрі | Сипаттама |
| 0 | Команда сәтті болды. |
| Қайтару түрі | Сипаттама |
| 1 | Пәрмен орындалмады. Қате бар. Консольде қате туралы хабарды байқауға болады. |
Қателер тізімі
| Қате коды | Қате туралы хабар | Сипаттама |
| ERR0023 | Қажетті параметр қосу жолы жоқ. | Каталог опциясы міндетті және қамтамасыз етілуі керек. |
Ескерту: егер каталог жолы дұрыс емес болса, add_include_path қатесіз жіберіледі.
Дегенмен, read_verilog/read_vhd пәрмендері Verific талдаушысына байланысты сәтсіз болады.
Example
add_include_path компоненті/жұмыс/COREABC0/COREABC0_0/rtl/vlog/core
Түзету тарихы (Сұрақ қою)
Тексеру журналы құжатқа енгізілген өзгерістерді сипаттайды. Өзгерістер ең соңғы жарияланымнан бастап қайта қарау бойынша тізімделеді.
| Қайта қарау | Күн | Сипаттама |
| F | 08/2024 | Осы редакцияда келесі өзгерістер енгізілген: • Жаңартылған бөлім В қосымшасы — Модельдеу ортасына модельдеу кітапханаларын импорттау. |
| E | 08/2024 | Осы редакцияда келесі өзгерістер енгізілген: • Жаңартылған бөлім Астықview. • Жаңартылған бөлім Derived SDC File. • Жаңартылған бөлім В қосымшасы — Модельдеу ортасына модельдеу кітапханаларын импорттау. |
| D | 02/2024 | Бұл құжат Libero 2024.1 SoC Design Suite нұсқасымен v2023.2 нұсқасынан өзгеріссіз шығарылды. Жаңартылған бөлім derive_constraints утилитасымен жұмыс істеу |
| C | 08/2023 | Бұл құжат Libero 2023.2 SoC Design Suite нұсқасымен v2023.1 нұсқасынан өзгеріссіз шығарылды. |
| B | 04/2023 | Бұл құжат Libero 2023.1 SoC Design Suite нұсқасымен v2022.3 нұсқасынан өзгеріссіз шығарылды. |
| A | 12/2022 | Бастапқы ревизия. |
Microchip FPGA қолдауы
Microchip FPGA өнімдер тобы өз өнімдерін тұтынушыларға қызмет көрсету, тұтынушыларды техникалық қолдау орталығы, т.б. webсайты және дүниежүзілік сату кеңселері.
Тұтынушыларға қолдау қызметіне хабарласпас бұрын Microchip онлайн ресурстарына бару ұсынылады, себебі олардың сұрауларына жауап берілген болуы әбден мүмкін.
арқылы Техникалық қолдау орталығына хабарласыңыз webсайтында www.microchip.com/support. FPGA құрылғы бөлігінің нөмірін атап өтіңіз, сәйкес іс санатын таңдаңыз және дизайнды жүктеп салыңыз files техникалық қолдау ісін жасау кезінде.
Өнім бағасы, өнімді жаңарту, жаңарту ақпараты, тапсырыс күйі және авторизация сияқты техникалық емес өнімге қолдау көрсету үшін тұтынушыларға қызмет көрсету орталығына хабарласыңыз.
- Солтүстік Америкадан 800.262.1060 нөміріне қоңырау шалыңыз
- Әлемнің басқа елдерінен 650.318.4460 нөміріне қоңырау шалыңыз
- Факс, әлемнің кез келген жерінен, 650.318.8044
Микрочип туралы ақпарат
Микрочип Webсайт
Microchip біздің сайтымыз арқылы онлайн қолдау көрсетеді webсайтында www.microchip.com/. Бұл webсайт жасау үшін пайдаланылады fileжәне ақпарат тұтынушыларға оңай қол жетімді. Қол жетімді мазмұнның кейбірі мыналарды қамтиды:
- Өнімді қолдау – Деректер парақтары және қателер, қолданба жазбалары және сampбағдарламалар, дизайн ресурстары, пайдаланушы нұсқаулары және аппараттық құралдарды қолдау құжаттары, соңғы бағдарламалық құрал шығарылымдары және мұрағатталған бағдарламалық құрал
- Жалпы техникалық қолдау – Жиі қойылатын сұрақтар (ЖҚС), техникалық қолдау сұраулары, онлайн талқылау топтары, Microchip жобалау серіктесі бағдарламасының мүшелері тізімі
- Microchip бизнесі – Өнімді таңдау және тапсырыс беру бойынша нұсқаулықтар, Microchip соңғы пресс-релиздері, семинарлар мен іс-шаралар тізімі, Microchip сату кеңселерінің, дистрибьюторлардың және зауыт өкілдерінің тізімі
Өнімді өзгерту туралы хабарландыру қызметі
Microchip өнімін өзгерту туралы хабарландыру қызметі тұтынушыларға Microchip өнімдерімен танысуға көмектеседі. Белгілі бір өнім тобына немесе қызығушылық туғызатын әзірлеу құралына қатысты өзгерістер, жаңартулар, түзетулер немесе қателер болған кезде жазылушылар электрондық пошта хабарландыруларын алады. Тіркелу үшін мына мекенжайға өтіңіз www.microchip.com/pcn және тіркеу нұсқауларын орындаңыз.
Тұтынушыларды қолдау
Microchip өнімдерін пайдаланушылар бірнеше арналар арқылы көмек ала алады:
- Дистрибьютор немесе өкіл
- Жергілікті сату кеңсесі
- Енгізілген шешімдер инженері (ESE)
- Техникалық көмек
Тұтынушылар қолдау алу үшін дистрибьюторға, өкілге немесе ESE-ге хабарласуы керек. Клиенттерге көмектесу үшін жергілікті сату кеңселері де бар. Сату кеңселері мен орындардың тізімі осы құжатқа енгізілген. Техникалық қолдау арқылы қол жетімді webсайтында: www.microchip.com/support
Микрочип құрылғыларының кодын қорғау мүмкіндігі
Microchip өнімдерінде кодты қорғау мүмкіндігінің келесі мәліметтерін ескеріңіз:
- Микрочип өнімдері олардың арнайы Microchip деректер парағындағы сипаттамаларға сәйкес келеді.
- Microchip оның өнімдер тобын мақсатты түрде, пайдалану сипаттамаларында және қалыпты жағдайларда пайдаланған кезде қауіпсіз деп санайды.
- Микрочип өзінің зияткерлік меншік құқығын бағалайды және агрессивті түрде қорғайды. Microchip өнімінің кодты қорғау мүмкіндіктерін бұзу әрекеттеріне қатаң тыйым салынады және Сандық мыңжылдықтың авторлық құқық актісін бұзуы мүмкін.
- Microchip де, кез келген басқа жартылай өткізгіш өндіруші де өз кодының қауіпсіздігіне кепілдік бере алмайды. Кодты қорғау өнімге «сынбайтын» кепілдік береміз дегенді білдірмейді. Кодты қорғау үнемі дамып отырады. Микрочип өнімдеріміздің кодты қорғау мүмкіндіктерін үздіксіз жақсартуға ұмтылады.
Заңды ескерту
Бұл жарияланым және ондағы ақпарат тек Microchip өнімдерінде, соның ішінде Microchip өнімдерін қолданбаңызбен жобалау, сынау және біріктіру үшін ғана пайдаланылуы мүмкін. Бұл ақпаратты кез келген басқа жолмен пайдалану осы шарттарды бұзады. Құрылғы қолданбаларына қатысты ақпарат сізге ыңғайлы болу үшін ғана берілген және оны жаңартулар алмастыруы мүмкін. Қолданбаңыздың техникалық сипаттамаларға сәйкестігіне көз жеткізу сіздің жауапкершілігіңіз. Қосымша қолдау алу үшін жергілікті Microchip сату кеңсесіне хабарласыңыз немесе мына жерден қосымша қолдау алыңыз www.microchip.com/en-us/support/design-help/client-support-services.
БҰЛ АҚПАРАТ МИКРОЧЫП АРҚЫЛЫ «ҚОЛДАҒЫСЫНДА» БЕРІЛЕДІ. Microchip экспресс немесе болжамды, жазбаша немесе ауызша немесе ауызша немесе басқаша немесе басқа тәсілдер туралы ешқандай мәлімдеме алмайды, сонымен қатар, ақпаратпен, бірақ құқық бұзушылықтың, сатуға, сатуға және кепілдікке сәйкес келмейтін кепілдіктерге немесе кепілдіктерге кепілдік бермейді ОНЫҢ ЖАҒДАЙЫНА, САПАСЫНА НЕМЕСЕ ӨНІМДІЛІГІНЕ БАЙЛАНЫСТЫ. МИКРОЧІП ЕШҚАНДА ДА КЕЗ КЕЛГЕН ЖАҒДАЙ, АРНАЙЫ, ЖАЗАЛАУДЫҚ, КЕЗ КЕЛГЕН ЖОҒАЛҒА, НЕМЕСЕ КЕЗ КЕЛГЕН ЖОГАЛҒА, ЗАЛҒАНҒА, ҚҰНЫНА НЕМЕСЕ КЕЗ КЕЛГЕН ШЫҒЫНҒА ЖАУАПКЕРШІЛІК БОЛМАЙДЫ. МҮМКІНДІК НЕМЕСЕ ЗИЯН АЛДЫДА БОЛАДЫ. ЗАҢ РҰҚСАТ БЕРІЛГЕН ТОЛЫҚ ДЕРЕКТЕ МИКРОЧІПТІҢ АҚПАРАТҚА НЕМЕСЕ ОНЫ ПАЙДАЛАНУҒА БАЙЛАНЫСТЫ БАРЛЫҚ ТАЛАПТАР БОЙЫНША ЖАЛПЫ ЖАУАПКЕРШІЛІГІ ОСЫ КЕЗ КЕЛГЕН БАР БОЛСА, ОСЫ МӘЛІМЕТКЕ ҚОСЫЛМАЙДЫ.
Микрочип құрылғыларын өмірді қамтамасыз ету және/немесе қауіпсіздік қолданбаларында пайдалану толығымен сатып алушының тәуекелі болып табылады және сатып алушы микрочипті кез келген және барлық залалдардан, шағымдардан, соттардан немесе осындай пайдаланудан туындаған шығындардан қорғауға, өтеуге және зиянсыз ұстауға келіседі. Егер басқаша көрсетілмесе, ешқандай лицензиялар Microchip зияткерлік меншік құқықтары бойынша жанама немесе басқа жолмен берілмейді.
Сауда белгілері
Микрочип атауы мен логотипі, Microchip логотипі, Adaptec, AVR, AVR логотипі, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, maMDlu, maMDlu MediaLB, megaAVR, Microsemi, Microsemi логотипі, MOST, MOST логотипі, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32 логотипі, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST Logometr, SuperFlash, Sym , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron және XMEGA — Microchip Technology Incorporated компаниясының АҚШ пен басқа елдерде тіркелген сауда белгілері.
AgileSwitch, ClockWorks, Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, ProASIC Plus логотипі, Quiet-Wire, SmartFynWord TimeCesium, TimeHub, TimePictra, TimeProvider және ZL — АҚШ-тағы Microchip Technology Incorporated компаниясының тіркелген сауда белгілері
Іргелес кілттерді басу, AKS, аналогтық-сандық дәуір, кез келген конденсатор, AnyIn, AnyOut, кеңейтілген коммутация, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoCompanion, DIC.EMDPDynads, CryptoCompanion, DIC. Орташа сәйкестік , DAM, ECAN, Espresso T1S, EtherGREEN, EyeOpen, GridTime, IdealBridge, IGaT, In-circuit Serial Programming, ICSP, INICnet, Intelligent Paralleling, IntelliMOS, Inter-chip Connectivity, JitterBlocker, Knob-on-Link, MarginCin, максView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB сертификатталған логотипі, MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, барлығын білуші код генерациясы, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS 7, Power MOS 4, PowerSicon , QMatrix, REAL ICE, Ripple Blocker, RTAX, RTGXNUMX, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, Synch Endurance , Сенімді уақыт, TSHARC, Turing, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect және ZENA — Microchip Technology Incorporated компаниясының АҚШ және басқа елдердегі сауда белгілері.
SQTP — АҚШ-тағы Microchip Technology Incorporated компаниясының қызмет көрсету белгісі
Adaptec логотипі, Frequency on Demand, Silicon Storage Technology және Symmcom басқа елдердегі Microchip Technology Inc. компаниясының тіркелген сауда белгілері болып табылады.
GestIC — Microchip Technology Germany II GmbH & Co. KG, Microchip Technology Inc. еншілес компаниясының басқа елдердегі тіркелген сауда белгісі.
Мұнда аталған барлық басқа сауда белгілері олардың тиісті компанияларының меншігі болып табылады.
2024, Microchip Technology Incorporated және оның еншілес компаниялары. Барлық құқықтар қорғалған.
ISBN: 978-1-6683-0183-8
Сапа менеджменті жүйесі
Microchip сапа менеджменті жүйелері туралы ақпарат алу үшін мына сайтқа кіріңіз www.microchip.com/quality.
Дүниежүзілік сату және қызмет көрсету
| АМЕРИКА | АЗИЯ/ТЫНЫҚ Мұхит | АЗИЯ/ТЫНЫҚ Мұхит | ЕУРОПА |
| Корпоративтік кеңсе 2355 West Chandler Blvd. Чандлер, AZ 85224-6199 Тел: 480-792-7200 Факс: 480-792-7277 Техникалық көмек: www.microchip.com/support Web Мекен-жайы: www.microchip.com Атланта Дулут, Г.А Тел: 678-957-9614 Факс: 678-957-1455 Остин, Техас Тел: 512-257-3370 Бостон Вестборо, MA Тел: 774-760-0087 Факс: 774-760-0088 Чикаго Итаска, IL Тел: 630-285-0071 Факс: 630-285-0075 Даллас Аддисон, Техас Тел: 972-818-7423 Факс: 972-818-2924 Детройт Нови, MI Тел: 248-848-4000 Хьюстон, Техас Тел: 281-894-5983 Индианаполис Ноблсвилл, ИН Тел: 317-773-8323 Факс: 317-773-5453 Тел: 317-536-2380 Лос-Анджелес Миссия Виехо, Калифорния Тел: 949-462-9523 Факс: 949-462-9608 Тел: 951-273-7800 Роли, NC Тел: 919-844-7510 Нью-Йорк, Нью-Йорк Тел: 631-435-6000 Сан-Хосе, Калифорния Тел: 408-735-9110 Тел: 408-436-4270 Канада – Торонто Тел: 905-695-1980 Факс: 905-695-2078 |
Австралия – Сидней Тел: 61-2-9868-6733 Қытай – Пекин Тел: 86-10-8569-7000 Қытай – Чэнду Тел: 86-28-8665-5511 Қытай – Чунцин Тел: 86-23-8980-9588 Қытай – Дунгуань Тел: 86-769-8702-9880 Қытай – Гуанчжоу Тел: 86-20-8755-8029 Қытай – Ханчжоу Тел: 86-571-8792-8115 Қытай – Гонконг САР Тел: 852-2943-5100 Қытай – Нанкин Тел: 86-25-8473-2460 Қытай – Циндао Тел: 86-532-8502-7355 Қытай – Шанхай Тел: 86-21-3326-8000 Қытай – Шэньян Тел: 86-24-2334-2829 Қытай – Шэньчжэнь Тел: 86-755-8864-2200 Қытай – Сучжоу Тел: 86-186-6233-1526 Қытай – Ухань Тел: 86-27-5980-5300 Қытай – Сиань Тел: 86-29-8833-7252 Қытай – Сямэнь Тел: 86-592-2388138 Қытай – Чжухай Тел: 86-756-3210040 |
Үндістан – Бангалор Тел: 91-80-3090-4444 Үндістан – Нью-Дели Тел: 91-11-4160-8631 Үндістан - Пуна Тел: 91-20-4121-0141 Жапония – Осака Тел: 81-6-6152-7160 Жапония – Токио Тел: 81-3-6880- 3770 Корея – Тэгу Тел: 82-53-744-4301 Корея – Сеул Тел: 82-2-554-7200 Малайзия - Куала-Лумпур Тел: 60-3-7651-7906 Малайзия – Пенанг Тел: 60-4-227-8870 Филиппин – Манила Тел: 63-2-634-9065 Сингапур Тел: 65-6334-8870 Тайвань – Хсин Чу Тел: 886-3-577-8366 Тайвань – Каосюнг Тел: 886-7-213-7830 Тайвань - Тайпей Тел: 886-2-2508-8600 Тайланд – Бангкок Тел: 66-2-694-1351 Вьетнам – Хо Ши Мин Тел: 84-28-5448-2100 |
Австрия – Велс Тел: 43-7242-2244-39 Факс: 43-7242-2244-393 Дания – Копенгаген Тел: 45-4485-5910 Факс: 45-4485-2829 Финляндия – Эспоо Тел: 358-9-4520-820 Франция – Париж Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Германия – Гарчинг Тел: 49-8931-9700 Германия – Хаан Тел: 49-2129-3766400 Германия – Хайльбронн Тел: 49-7131-72400 Германия – Карлсруэ Тел: 49-721-625370 Германия – Мюнхен Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Германия – Розенхайм Тел: 49-8031-354-560 Израиль – Ход Хашарон Тел: 972-9-775-5100 Италия – Милан Тел: 39-0331-742611 Факс: 39-0331-466781 Италия – Падова Тел: 39-049-7625286 Нидерланды – Друнен Тел: 31-416-690399 Факс: 31-416-690340 Норвегия – Тронхейм Тел: 47-72884388 Польша – Варшава Тел: 48-22-3325737 Румыния – Бухарест Tel: 40-21-407-87-50 Испания - Мадрид Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Швеция – Гетеберг Tel: 46-31-704-60-40 Швеция – Стокгольм Тел: 46-8-5090-4654 Ұлыбритания – Вокингем Тел: 44-118-921-5800 Факс: 44-118-921-5820 |
Құжаттар / Ресурстар
 |
MICROCHIP DS00004807F PolarFire отбасы FPGA реттелетін ағыны [pdf] Пайдаланушы нұсқаулығы DS00004807F PolarFire тобының FPGA реттелетін ағыны, DS00004807F, PolarFire отбасының FPGA реттелетін ағыны, отбасылық FPGA реттелетін ағыны, реттелетін ағыны, ағыны |