PolarFire Family FPGA Custom Flow lietotāja rokasgrāmata
Libero SoC v2024.2

Ievads (Uzdodiet jautājumu)

Libero System-on-Chip (SoC) programmatūra nodrošina pilnībā integrētu lauka programmējamu vārtu masīvu (FPGA) projektēšanas vidi. Tomēr daži lietotāji varētu vēlēties izmantot trešo pušu sintēzes un simulācijas rīkus ārpus Libero SoC vides. Libero tagad var integrēt FPGA projektēšanas vidē. Ieteicams izmantot Libero SoC, lai pārvaldītu visu FPGA projektēšanas plūsmu.
Šajā lietotāja rokasgrāmatā ir aprakstīta pielāgotā plūsma PolarFire un PolarFire SoC saimes ierīcēm — process, lai integrētu Libero kā daļu no plašākas FPGA projektēšanas plūsmas. Atbalstītās ierīču saimes® Nākamajā tabulā ir uzskaitītas ierīču saimes, kuras atbalsta Libero SoC. Tomēr daļa informācijas šajā rokasgrāmatā var attiekties tikai uz konkrētu ierīču saimi. Šajā gadījumā šāda informācija ir skaidri norādīta.
1. tabula. Libero SoC atbalstītās ierīču ģimenes

Ierīču ģimene	Apraksts
PolarFire®	PolarFire FPGA nodrošina nozarē zemāko enerģijas patēriņu vidējā blīvuma diapazonā, kā arī izcilu drošību un uzticamību.
PolarFire SoC	PolarFire SoC ir pirmā SoC FPGA ar deterministisku, koherentu RISC-V CPU klasteri un deterministisku L2 atmiņas apakšsistēmu, kas nodrošina Linux® un reāllaika lietojumprogrammu darbību.

Beigāsview (Uzdodiet jautājumu)

Lai gan Libero SoC nodrošina pilnībā integrētu visaptverošu projektēšanas vidi SoC un FPGA dizainu izstrādei, tas nodrošina arī elastību sintēzes un simulācijas palaišanai ar trešās puses rīkiem ārpus Libero SoC vides. Tomēr dažiem projektēšanas posmiem ir jāpaliek Libero SoC vidē.
Nākamajā tabulā ir uzskaitītas galvenās FPGA projektēšanas plūsmas darbības un norādītas darbības, kurām jāizmanto Libero SoC.
Tabula 1-1. FPGA dizaina plūsma

Dizaina plūsmas solis	Jāizmanto Libero	Apraksts
Dizaina ieraksts: HDL	Nē	Ja vēlaties, izmantojiet trešās puses HDL redaktoru/pārbaudes rīku ārpus Libero® SoC.
Dizaina ieraksts: konfiguratori	Jā	Izveidojiet pirmo Libero projektu IP kataloga galveno komponentu ģenerēšanai.
Automātiska PDC/SDC ierobežojumu ģenerēšana	Nē	Atvasinātajiem ierobežojumiem ir nepieciešams viss ABL files un utilītu derive_constraints, ja tā tiek veikta ārpus Libero SoC, kā aprakstīts C pielikumā — Derive Constraints.
Simulācija	Nē	Ja vēlaties, izmantojiet trešās puses rīku ārpus Libero SoC. Nepieciešama iepriekš kompilētu simulācijas bibliotēku lejupielāde mērķa ierīcei, mērķa simulatoram un mērķa Libero versijai, ko izmanto aizmugursistēmas ieviešanai.
Sintēze	Nē	Ja vēlaties, izmantojiet trešās puses rīku ārpus Libero SoC.
Projektēšanas ieviešana: ierobežojumu pārvaldība, tīklu saraksta kompilēšana, novietošana un maršrutēšana (skatiet sadaļu Overview)	Jā	Izveidojiet otro Libero projektu aizmugursistēmas ieviešanai.
Laika un jaudas pārbaude	Jā	Palieciet otrajā Libero projektā.
Konfigurējiet dizaina inicializācijas datus un atmiņas	Jā	Izmantojiet šo rīku, lai pārvaldītu dažāda veida atmiņas un dizaina inicializēšanu ierīcē. Palieciet otrajā projektā.
Programmēšana File Paaudze	Jā	Palieciet otrajā projektā.

Svarīgi: Tu jālejupielādē iepriekš kompilētas bibliotēkas, kas pieejamas vietnē Iepriekš kompilētas simulācijas bibliotēkas lapu, lai izmantotu trešās puses simulatoru.
Tīrā Fabric FPGA plūsmā ievadiet savu dizainu, izmantojot HDL vai shēmas ierakstu, un nododiet to tieši.
sintēzes rīkiem. Plūsma joprojām tiek atbalstīta. PolarFire un PolarFire SoC FPGA ir ievērojamas
patentēti cietie IP bloki, kuriem nepieciešams izmantot Libero SoC IP konfigurācijas kodolus (SgCores)
katalogs. Īpaša apstrāde ir nepieciešama visiem blokiem, kas ietver SoC funkcionalitāti:

• PolarFire
  – PF_UPROM
  – PF_SYSTEM_SERVICES
  – PF_CCC
  – PF CLK DIV
  – PF_CRYPTO
  – PF_DRI
  – PF_INIT_MONITOR
  – PF_NGMUX
  – PF_OSC
  – RAM atmiņas (TPSRAM, DPSRAM, URAM)
  – PF_SRAM_AHBL_AXI
  – PF_XCVR_ERM
  – PF_XCVR_REF_CLK
  – PF_TX_PLL
  – PF_PCIE
  – PF_IO
  – PF_IOD_CDR
  – PF_IOD_CDR_CCC
  – PF_IOD_GENERIC_RX
  – PF_IOD_GENERIC_TX
  – PF_IOD_GENERIC_TX_CCC
  – PF_RGMII_TO_GMII
  – PF_IOD_OCTAL_DDR
  – PF_DDR3
  – PF_DDR4
  – PF_LPDDR3
  – PF_QDR
  – PF_CORESMARTBERT
  – PF_TAMPER
  – PF_TVS un tā tālāk.

Papildus iepriekš uzskaitītajiem SgCore kodoliem Libero SoC katalogā ir pieejami daudzi DirectCore mīkstie IP procesori PolarFire un PolarFire SoC ierīču saimēm, kas izmanto FPGA auduma resursus.
Projektēšanas ierakstam, ja izmantojat kādu no iepriekšminētajām komponentēm, daļai no projektēšanas ieraksta (komponentu konfigurācija) jāizmanto Libero SoC, bet pārējo projektēšanas ierakstu (HDL ierakstu utt.) varat turpināt ārpus Libero. Lai pārvaldītu FPGA projektēšanas plūsmu ārpus Libero, veiciet darbības, kas norādītas šajā rokasgrāmatā.
1.1 Komponentu dzīves cikls (Uzdodiet jautājumu)
Tālāk norādītās darbības apraksta SoC komponenta dzīves ciklu un sniedz norādījumus par datu apstrādi.

1. Ģenerējiet komponentu, izmantojot tā konfiguratoru Libero SoC. Tas ģenerēs šāda veida datus:
   – ABL files
   – Atmiņa files
   – Stimuls un simulācija files
   – Komponentu SDC file
2. ABL files, izveidojiet un integrējiet tos pārējā HDL dizainā, izmantojot ārējo dizaina ievades rīku/procesu.
3. Piegādes atmiņa files un stimuls files jūsu simulācijas rīkā.
4. Piegādes komponents SDC file ierobežojumu ģenerēšanas rīku “Derive Constraint”. Sīkāku informāciju skatiet C pielikumā — “Ierobežojumu atvasināšana”.
5. Jums ir jāizveido otrs Libero projekts, kurā importējat pēc sintēzes izveidoto tīklu sarakstu un komponentu metadatus, tādējādi pabeidzot savienojumu starp ģenerēto un programmēto.

1.2 Libero SoC projekta izveide (Uzdodiet jautājumu)
Dažas projektēšanas darbības jāveic Libero SoC vidē (1-1. tabula). Lai šīs darbības veiktu, jums ir jāizveido divi Libero SoC projekti. Pirmais projekts tiek izmantots dizaina komponentu konfigurēšanai un ģenerēšanai, bet otrais projekts ir augstākā līmeņa dizaina fiziskai ieviešanai.
1.3 Pielāgota plūsma (Uzdodiet jautājumu)
Nākamajā attēlā parādīts:

• Libero SoC var integrēt kā daļu no plašākas FPGA projektēšanas plūsmas ar trešo pušu sintēzes un simulācijas rīkiem ārpus Libero SoC vides.
• Dažādi plūsmas posmi, sākot no dizaina izveides un izšūšanas līdz pat ierīces programmēšanai.
• Datu apmaiņa (ievades un izvades dati), kas jānotiek katrā projektēšanas plūsmas posmā.

Padoms:

1. SNVM.cfg, UPROM.cfg
2. *.mem file Simulācijas ģenerēšana: pa4rtupromgen.exe kā ievadi ņem UPROM.cfg un ģenerē UPROM.mem.

Pielāgotajā plūsmā ir norādītas tālāk norādītās darbības.

1. Komponentu konfigurācija un ģenerēšana:
   a. Izveidojiet pirmo Libero projektu (lai kalpotu kā atsauces projekts).
   b. Katalogā atlasiet kodolu. Veiciet dubultklikšķi uz kodola, lai piešķirtu tam komponenta nosaukumu un konfigurētu komponentu.
   Tas automātiski eksportē komponentu datus un files. Tiek ģenerēts arī komponentu manifesti. Plašāku informāciju skatiet komponentu manifestos. Papildinformāciju skatiet sadaļā Komponentu konfigurācija.
2. Pabeidziet savu RTL dizainu ārpus Libero:
   a. Izveidojiet komponenta HDL instanci files.
   b. ABL atrašanās vieta files ir norādīts komponentu manifestos files.
3. Ģenerējiet SDC ierobežojumus komponentiem. Izmantojiet utilītu Derive Constraints, lai ģenerētu laika ierobežojumu. file(SDC), pamatojoties uz:
   a. ABL komponents files
   b. Komponents SDC files
   c. Lietotāja HDL files
   Sīkāku informāciju skatiet C pielikumā — Ierobežojumu atvasināšana.
4. Sintēzes rīks/simulācijas rīks:
   a. Iegūstiet ABL files, stimuls files un komponentu datus no konkrētām vietām, kā norādīts komponentu manifestos.
   b. Sintezējiet un simulējiet dizainu ar trešās puses rīkiem ārpus Libero SoC.
5. Izveidojiet savu otro (ieviešanas) Libero projektu.
6. Noņemiet sintēzi no projektēšanas plūsmas rīku ķēdes (Projekts > Projekta iestatījumi > Projektēšanas plūsma > noņemiet atzīmi no izvēles rūtiņas Iespējot sintēzi).
7. Importēt dizaina avotu files (pēcsintēzes *.vm tīklu saraksts no sintēzes rīka):
   – Importēt pēcsintēzes *.vm tīkla sarakstu (File>Importēt> Synthesized Verilog Netlist (VM)).
   – Komponentu metadati *.cfg files uPROM un/vai sNVM.
8. Importējiet jebkuru Libero SoC bloka komponentu files. Bloks files ir jābūt *.cxz file formātā.
   Lai iegūtu papildinformāciju par bloka izveidi, skatiet sadaļu PolarFire bloka plūsmas lietotāja rokasgrāmata.
9. Importējiet dizaina ierobežojumus:
   – Importa I/O ierobežojums files (Ierobežojumu pārvaldnieks > I/Oatribūti > Importēt).
   – Importēt stāvu plānojumu *.pdc files (Ierobežojumu pārvaldnieks > Stāvu plānotājs > Importēt).
   – Importēt *.sdc laika ierobežojumu files (Ierobežojumu pārvaldnieks > Laiks > Importēt). Importējiet SDC file ģenerēts, izmantojot rīku Derive Constraint.
   – Importēt *.ndc ierobežojumu files (Ierobežojumu pārvaldnieks > NetlistAttributes > Import), ja tāds ir.
10. Ierobežojums file un instrumentu asociācija
    – Ierobežojumu pārvaldniekā piesaistiet *.pdc failu files vietai un maršrutam, *.sdc files, lai veiktu vietas un maršruta un laika pārbaudes, kā arī *.ndc files, lai apkopotu tīkla sarakstu.
11. Pilnīga dizaina ieviešana
    – Novietot un maršrutēt, pārbaudīt laiku un jaudu, konfigurēt projekta inicializācijas datus un atmiņas, kā arī programmēt file paaudzei.
12. Validējiet dizainu
    – Validējiet dizainu FPGA un, ja nepieciešams, atkļūdojiet, izmantojot Libero SoC dizaina komplektā iekļautos dizaina rīkus.

Komponentu konfigurācija (Uzdodiet jautājumu)

Pirmais solis pielāgotajā plūsmā ir komponentu konfigurēšana, izmantojot Libero atsauces projektu (1.–1. tabulā saukts arī par pirmo Libero projektu). Turpmākajos soļos jūs izmantojat datus no šī atsauces projekta.
Ja izmantojat kādus komponentus, kas uzskaitīti iepriekš, sadaļā Overview savā dizainā veiciet šajā sadaļā aprakstītās darbības.
Ja neizmantojat nevienu no iepriekšminētajiem komponentiem, varat rakstīt savu RTL ārpus Libero un tieši importēt to sintēzes un simulācijas rīkos. Pēc tam varat pāriet uz sadaļu pēc sintēzes un tikai importēt savu pēcsintēzes *.vm tīklu sarakstu savā galīgajā Libero ieviešanas projektā (ko sauc arī par otro Libero projektu tabulā 1-1).
2.1 Komponentu konfigurācija, izmantojot Libero (Uzdodiet jautājumu)
Pēc tam, kad no iepriekšējā saraksta ir atlasīti komponenti, kas jāizmanto, veiciet šādas darbības:

1. Izveidojiet jaunu Libero projektu (pamatkonfigurācija un ģenerēšana): atlasiet ierīci un saimi, uz kuru orientēsiet savu galīgo dizainu.
2. Izmantojiet vienu vai vairākus pielāgotajā plūsmā minētos kodolus.
   a. Izveidojiet SmartDesign un konfigurējiet vajadzīgo kodolu un izveidojiet to SmartDesign komponentā.
   b. Paaugstiniet visas tapas līdz augstākajam līmenim.
   c. Ģenerējiet SmartDesign.
   d. Veiciet dubultklikšķi uz simulācijas rīka (jebkura no pirmssintēzes, pēcsintēzes vai pēcizkārtojuma opcijām), lai izsauktu simulatoru. Varat iziet no simulatora pēc tā izsaukšanas. Šis solis ģenerē simulāciju fileir nepieciešams jūsu projektam.

Padoms: Jūs Šis solis ir jāveic, ja vēlaties simulēt savu dizainu ārpus Libero.
Papildinformāciju skatiet sadaļā Dizaina simulēšana.
e. Saglabājiet savu projektu — šis ir jūsu atsauces projekts.
2.2 Komponentu manifesti (Uzdodiet jautājumu)
Kad jūs ģenerējat savus komponentus, kopa files tiek ģenerēts katram komponentam. Komponentu manifesta pārskatā ir sniegta informācija par komplektu files tiek ģenerēti un izmantoti katrā nākamajā darbībā (sintēze, simulācija, programmaparatūras ģenerēšana un tā tālāk). Šajā pārskatā ir norādītas visu izveidoto datu atrašanās vietas fileir nepieciešams, lai turpinātu pielāgoto plūsmu. Komponentu manifestam varat piekļūt apgabalā Pārskati: Noklikšķiniet uz Design > Reports, lai atvērtu cilni Pārskati. Cilnē Pārskati ir redzama faila manifest.txt kopa files (Beigusiesview), viens katram jūsu ģenerētajam komponentam.
Padoms. Lai redzētu komponenta manifestu, komponents vai modulis ir jāiestata kā “root”. file saturu cilnē Pārskati.
Varat arī piekļūt individuālajam manifesta pārskatam files katram pamatkomponentam, kas ģenerēts vai SmartDesign komponentam no /komponents/darbs/ / / _manifest.txt vai /komponents/darbs/ / _manifest.txt. Varat arī piekļūt manifestam file katra komponenta saturs, kas ģenerēts no jaunās Libero cilnes Komponenti, kur file atrašanās vietas ir minētas saistībā ar projekta direktoriju.Koncentrējieties uz šādiem komponentu manifesta pārskatiem:

• Ja jūs izveidojāt kodolu instances SmartDesign objektā, izlasiet file _manifest.txt.
• Ja esat izveidojis komponentus kodoliem, izlasiet _manifest.txt.

Jums ir jāizmanto visi komponentu manifestu pārskati, kas attiecas uz jūsu dizainu. Piemēram,ampja jūsu projektā ir SmartDesign ar vienu vai vairākiem galvenajiem komponentiem un jūs plānojat tos visus izmantot galīgajā dizainā, tad jums ir jāizvēlas files, kas uzskaitīti visu šo komponentu pārskatos Komponentu manifesti, kas paredzēti izmantošanai jūsu projektēšanas plūsmā.
2.3. Manifesta interpretācija Files (Uzdodiet jautājumu)
Atverot komponenta manifestu file, jūs redzat ceļus uz files savā Libero projektā un norādes par to, kur dizaina plūsmā tās izmantot. Jūs varētu redzēt tālāk norādītos veidus files manifestā file:

• ABL avots files visiem sintēzes un simulācijas rīkiem
• Stimuls files visiem simulācijas rīkiem
• Ierobežojums files

Tālāk ir sniegts PolarFire galvenā komponenta komponentu manifests.Katrs veids file ir nepieciešams jūsu projektēšanas plūsmā. Nākamajās sadaļās ir aprakstīta integrācija files no manifesta jūsu dizaina plūsmā.

Ierobežojumu ģenerēšana (Uzdodiet jautājumu)

Veicot konfigurēšanu un ģenerēšanu, nodrošiniet SDC/PDC/NDC ierobežojumu rakstīšanu/ģenerēšanu files, lai dizains tos nodotu sintēzes, vietas un maršruta un laika pārbaudes rīkiem.
Izmantojiet utilītu Derive Constraints ārpus Libero vides, lai radītu ierobežojumus, nevis rakstītu tos manuāli. Lai izmantotu utilītu Derive Constraint ārpus Libero vides, jums ir:

• Piegādāt lietotāja HDL, komponenta HDL un komponenta SDC ierobežojumu files
• Norādiet augstākā līmeņa moduli
• Norādiet atrašanās vietu, kur ģenerēt atvasināto ierobežojumu files

SDC komponentu ierobežojumi ir pieejami sadaļā /komponents/darbs/ / / direktorijā pēc komponentu konfigurācijas un ģenerēšanas.
Lai iegūtu sīkāku informāciju par to, kā ģenerēt ierobežojumus savam projektam, skatiet C pielikumu — Ierobežojumu atvasināšana.

Jūsu dizaina sintezēšana (Uzdodiet jautājumu)

Viena no pielāgotās plūsmas galvenajām funkcijām ir iespēja izmantot trešās puses sintēzi
rīks ārpus Libero. Pielāgotā plūsma atbalsta Synopsys SynplifyPro izmantošanu. Lai sintezētu savu
projektu, izmantojiet šādu procedūru:

1. Izveidojiet jaunu projektu savā Synthesis rīkā, mērķējot uz to pašu ierīču saimi, mikroshēmu un iepakojumu kā Libero projekts, ko izveidojāt.
   a. Importējiet savu RTL files kā parasti.
   b. Iestatiet Sintēzes izvadi uz Structural Verilog (.vm).
   Padoms: Strukturāls Verilog (.vm) ir vienīgais atbalstītais sintēzes izvades formāts programmā PolarFire.
2. Importēt komponentu HDL filesavā Synthesis projektā:
   a. Katrai komponentes manifestu atskaitei: Katrai file zem ABL avota files visiem sintēzes un simulācijas rīkiem importējiet file savā sintēzes projektā.
3. Importēt file polarfire_syn_comps.v (ja izmantojat Synopsys Synplify) no
   Instalēšanas vieta>/data/aPA5M jūsu Synthesis projektam.
4. Importējiet iepriekš ģenerēto SDC file izmantojot atvasināto ierobežojumu rīku (skatiet pielikumu
   A—Sample SDC ierobežojumi) sintēzes rīkā. Šis ierobežojums file ierobežo sintēzes rīku, lai panāktu laika slēgšanu ar mazāku piepūli un mazāku dizaina iterāciju skaitu.

Svarīgi: 

• Ja plānojat izmantot to pašu *.sdc file Lai ierobežotu vietas un maršruta ierobežojumus projektēšanas ieviešanas fāzē, jums ir jāimportē šis *.sdc fails sintēzes projektā. Tas ir paredzēts, lai nodrošinātu, ka sintezētajā tīkla sarakstā un vietas un maršruta ierobežojumos projektēšanas procesa ieviešanas fāzē nav neatbilstību projektēšanas objektu nosaukumos. Ja neiekļausiet šo *.sdc failu... file Sintēzes solī sintēzes ģenerētais tīklu saraksts var neizdoties ievietot un maršrutēt solī dizaina objektu nosaukumu neatbilstību dēļ.
  a. Importējiet tīkla saraksta atribūtus *.ndc, ja tādi ir, Synthesis rīkā.
  b. Palaidiet sintēzi.
• Jūsu Synthesis rīka izvades atrašanās vieta ir *.vm tīkla saraksts. file ģenerēts pēc sintēzes. Lai turpinātu projektēšanas procesu, jums ir jāimportē tīkla saraksts Libero ieviešanas projektā.

Jūsu dizaina simulācija (Uzdodiet jautājumu)

Lai modelētu savu dizainu ārpus Libero (tas ir, izmantojot savu simulācijas vidi un simulatoru), veiciet šādas darbības:

1. Dizains Files:
   a. Pirmssintēzes simulācija:
   • Importējiet savu RTL savā simulācijas projektā.
   • Katram komponentam Manifestu ziņojums.
   – Importēt katru file zem ABL avota files visiem sintēzes un simulācijas rīkiem jūsu simulācijas projektā.
   • Apkopojiet šos files saskaņā ar jūsu simulatora norādījumiem.
   b. Simulācija pēc sintēzes:
   • Importējiet savu pēcsintēzes *.vm tīklu sarakstu (ģenerēts sadaļā “Synthesizing Your Design”) savā simulācijas projektā un kompilējiet to.
   c. Simulācija pēc izkārtojuma:
   • Vispirms pabeidziet sava dizaina ieviešanu (skatiet sadaļu “Jūsu dizaina ieviešana”). Pārliecinieties, vai jūsu galīgais Libero projekts ir pēc maketa izveides.
   • Veiciet dubultklikšķi uz “Ģenerēt atpakaļanotētu” Files Libero Design Flow logā. Tas rada divus files:
   /dizaineris/ / _ba.v/vhd /dizaineris/
   / _ba.sdf
   • Importējiet abus šos files jūsu simulācijas rīkā.
2. Stimuls un konfigurācija files:
   a. Katram komponentu manifestu ziņojumam:
   • Kopēt visu files zem stimula Files visām Simulācijas rīku sadaļām uz jūsu Simulācijas projekta saknes direktoriju.
   b. Pārliecinieties, ka jebkurš Tcl files iepriekšējos sarakstos (2.a darbībā) tiek izpildīti vispirms, pirms simulācijas sākuma.
   c. UPROM.mem: ja savā dizainā izmantojat UPROM kodolu ar opciju Izmantot simulācijas saturu, kas ir iespējota vienam vai vairākiem datu krātuves klientiem, kurus vēlaties simulēt, jums ir jāizmanto izpildāmais fails pa4rtupromgen (pa4rtupromgen.exe operētājsistēmā Windows), lai ģenerētu UPROM.mem. file. Pa4rtupromgen izpildāmais fails aizņem UPROM.cfg file kā ievades, izmantojot Tcl skriptu file un izvada UPROM.mem file nepieciešams simulācijām. Šis UPROM.mem file ir jāiekopē simulācijas mapē pirms simulācijas palaišanas. Bijušaisample, kurā parādīts izpildāmā faila lietojums pa4rtupromgen, ir sniegts turpmākajās darbībās. UPROM.cfg file ir pieejams direktorijā /komponents/darbs/ / Libero projektā, kuru izmantojāt UPROM komponenta ģenerēšanai.
   d. snvm.mem: ja savā dizainā izmantojat System Services kodolu un kodolā konfigurējāt cilni sNVM ar iespējotu opciju Izmantot saturu simulācijai vienam vai vairākiem klientiem, kurus vēlaties simulēt, snvm.mem file tiek automātiski ģenerēts, lai
   direktorijs /komponente/darbs/ / Libero projektā, kuru izmantojāt System Services komponentes ģenerēšanai. Šis snvm.mem file ir jāiekopē simulācijas mapē pirms simulācijas palaišanas.
3. Izveidojiet darba mapi un apakšmapi ar nosaukumu simulācija zem darba mapes.
   Pa4rtupromgen izpildāmā programma paredz simulācijas apakšmapes klātbūtni darba mapē, un *.tcl skripts tiek ievietots simulācijas apakšmapē.
4. Kopējiet UPROM.cfg failu file no pirmā Libero projekta, kas izveidots komponentu ģenerēšanai, darba mapē.
5. Ielīmējiet šādas komandas *.tcl skriptā un ievietojiet to 3. darbībā izveidotajā simulācijas mapē.
   Sample *.tcl PolarFire un PolarFire Soc Family ierīcēm, lai ģenerētu URPOM.mem file
   no UPROM.cfg
   set_device -fam -mirst -iepakojums
   set_input_cfg -path
   set_sim_mem -pathFile/UPROM.mem>
   gen_sim -use_init false
   Pareizo iekšējo nosaukumu, ko izmantot matricai un iepakojumam, skatiet *.prjx file pirmā Libero projekta (izmantots komponentu ģenerēšanai).
   Argumentam use_init ir jābūt iestatītam uz false.
   Izmantojiet komandu set_sim_mem, lai norādītu ceļu uz izvadi file UPROM.mem, kas ir
   ģenerēts skripta izpildes laikā file ar izpildāmo failu pa4rtupromgen.
6. Komandrindā vai cygwin terminālī dodieties uz darba direktoriju, kas izveidots 3. darbībā.
   Izpildiet komandu pa4rtupromgen ar opciju –script un nosūtiet tai iepriekšējā solī izveidoto *.tcl skriptu.
   Operētājsistēmai Windows
   /designer/bin/pa4rtupromgen.exe \
   –skripts./simulācija/ .tcl
   Operētājsistēmai Linux:
   /bin/pa4rtupromgen
   –skripts./simulācija/ .tcl
7. Pēc veiksmīgas pa4rtupromgen izpildāmā faila izpildes pārbaudiet, vai UPROM.mem file tiek ģenerēts *.tcl skripta komandā set_sim_mem norādītajā vietā.
8. Lai simulētu sNVM, nokopējiet snvm.mem failu file no sava pirmā Libero projekta (izmanto komponentu konfigurēšanai) uz simulācijas projekta augstākā līmeņa simulācijas mapi, lai palaistu simulāciju (ārpus Libero SoC). Lai simulētu UPROM saturu, kopējiet ģenerēto UPROM.mem file simulācijas projekta augstākā līmeņa simulācijas mapē, lai palaistu simulāciju (ārpus Libero SoC).

Svarīgi: Uz Lai simulētu SoC komponentu funkcionalitāti, lejupielādējiet iepriekš kompilētās PolarFire simulācijas bibliotēkas un importējiet tās simulācijas vidē, kā aprakstīts šeit. Sīkāku informāciju skatiet B pielikumā — Simulācijas bibliotēku importēšana simulācijas vidē.

Jūsu dizaina ieviešana (Uzdodiet jautājumu)

Pēc sintēzes un pēcsintēzes simulācijas pabeigšanas savā vidē jums vēlreiz jāizmanto Libero, lai fiziski ieviestu savu dizainu, palaistu laika un jaudas analīzi un ģenerētu programmu. file.

1. Izveidojiet jaunu Libero projektu dizaina fiziskajai ieviešanai un izkārtojumam. Pārliecinieties, ka mērķauditorija ir tā pati ierīce, kas izveidota atsauces projektā komponentu konfigurācijā.
2. Pēc projekta izveides noņemiet sintēzi no rīku ķēdes Dizaina plūsmas logā (Projekts > Projekta iestatījumi > Dizaina plūsma > Noņemiet atzīmi no Iespējot sintēzi).
3.  Importējiet savu pēcsintēzes *.vm failu file šajā projektā, (File > Importēt > Synthesized Verilog Netlist (VM)).
   Padoms. Ieteicams izveidot saiti uz šo file, lai, atkārtoti sintezējot savu dizainu, Libero vienmēr izmanto jaunāko pēcsintēzes tīklu sarakstu.
   a. Logā “Dizaina hierarhija” ievērojiet saknes moduļa nosaukumu.
4. Importējiet ierobežojumus Libero projektā. Izmantojiet ierobežojumu pārvaldnieku, lai importētu *.pdc/*.sdc/*.ndc ierobežojumus.
   a. Importēt I/O *.pdc ierobežojumu files (Ierobežojumu pārvaldnieks > I/O atribūti > Importēt).
   b. Importēt Floorplanning *.pdc ierobežojumu files (Ierobežojumu pārvaldnieks > Stāvu plānotājs > Importēt).
   c. Importēt *.sdc laika ierobežojumu files (Ierobežojumu pārvaldnieks > Laiks > Importēt). Ja jūsu dizainā ir kāds no sadaļā Overview, nodrošiniet SDC importēšanu file ģenerēts, izmantojot atvasināto ierobežojumu rīku.
   d. Importēt *.ndc ierobežojumu files (Ierobežojumu pārvaldnieks > Netlist atribūti > Importēt).
5. Saistītie ierobežojumi Files izstrādāt rīkus.
   a. Atvērt ierobežojumu pārvaldnieku (Pārvaldīt ierobežojumus > Atvērt ierobežojumu pārvaldību) View).
   Atzīmējiet izvēles rūtiņu Vietas un maršruta un laika pārbaude blakus ierobežojumam. file lai noteiktu ierobežojumu file un instrumentu asociācija. Saistiet *.pdc ierobežojumu ar Place-andRoute un *.sdc gan ar Place-and-Route, gan ar laika pārbaudi. Saistīt *.ndc file lai apkopotu Netlist.
   Padoms: Ja Vietas un maršruta iestatīšana neizdodas ar šo *.sdc ierobežojumu file, pēc tam importējiet to pašu *.sdc file sintēzei un atkārtotai sintēzei.
6. Noklikšķiniet uz Compile Netlist (Apkopot tīklu sarakstu) un pēc tam uz Place and Route (Ievietot un maršrutēt), lai pabeigtu izkārtojuma soli.
7. Rīks “Konfigurēt dizaina inicializācijas datus un atmiņas” ļauj inicializēt dizaina blokus, piemēram, LSRAM, µSRAM, XCVR (raidītājus) un PCIe, izmantojot datus, kas glabājas nepastāvīgā µPROM, sNVM vai ārējā SPI zibatmiņas atmiņā. Rīkam ir šādas cilnes dizaina inicializācijas secības specifikācijas, inicializācijas klientu specifikācijas un lietotāja datu klientu definēšanai.
   – Cilne Dizaina inicializācija
   – µPROM cilne
   – cilne sNVM
   – SPI Flash cilne
   – Cilne Fabric RAM
   Izmantojiet rīka cilnes, lai konfigurētu dizaina inicializācijas datus un atmiņas.Pēc konfigurācijas pabeigšanas veiciet tālāk norādītās darbības, lai ieprogrammētu inicializācijas datus:
   • Ģenerēt inicializācijas klientus
   • Ģenerēt vai eksportēt bitu plūsmu
   • Ieprogrammējiet ierīci
   Detalizētu informāciju par šī rīka lietošanu skatiet Libero SoC Design Flow lietotāja rokasgrāmatā. Lai iegūtu papildinformāciju par Tcl komandām, ko izmanto, lai konfigurētu dažādas rīka cilnes un norādītu atmiņas konfigurāciju files (*.cfg), skatiet Tcl komandu uzziņu rokasgrāmata.
8. Ģenerēt programmēšanu File no šī projekta un izmantojiet to sava FPGA programmēšanai.

A–S pielikumsampSDC ierobežojumi (Uzdodiet jautājumu

Libero SoC ģenerē SDC laika ierobežojumus noteiktiem IP kodoliem, piemēram, CCC, OSC, raiduztvērējam un tā tālāk. SDC ierobežojumu nodošana projektēšanas rīkiem palielina iespēju sasniegt laika slēgšanu ar mazāku piepūli un mazāku dizaina iterāciju skaitu. Pilns hierarhiskais ceļš no augstākā līmeņa instances tiek norādīts visiem noformējuma objektiem, uz kuriem ir atsauce ierobežojumos.
7.1 SDC laika ierobežojumi (Uzdodiet jautājumu)
Libero IP pamata atsauces projektā šis augstākā līmeņa SDC ierobežojums file ir pieejams ierobežojumu pārvaldniekā (Design Flow > Open Manage Constraint View >Laiks > Atvasinātie ierobežojumi).
Svarīgi: Skatīt šis file lai iestatītu SDC ierobežojumus, ja jūsu projektā ir iekļauts CCC, OSC, raidītājs/uztvērējs un citi komponenti. Ja nepieciešams, modificējiet visu hierarhisko ceļu, lai tas atbilstu jūsu projekta hierarhijai, vai izmantojiet utilītu Derive_Constraints un darbības, kas norādītas C pielikumā — Ierobežojumu atvasināšana komponentu līmeņa SDC. file.
Saglabājiet file uz citu nosaukumu un importējiet SDC file sintēzes rīkam, vietas un maršruta rīkam un laika pārbaudēm, tāpat kā jebkuram citam SDC ierobežojumam files.
7.1.1. Atvasinātais SDC File (Uzdodiet jautājumu)
#Šis file tika ģenerēts, pamatojoties uz šādu SDC avotu files:
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_CCC_C0/PF_CCC_C0_0/PF_CCC_C0_PF_CCC_C0_0_PF_CCC.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
CLK_DIV/CLK_DIV_0/CLK_DIV_CLK_DIV_0_PF_CLK_DIV.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
TRANSMIT_PLL/TRANSMIT_PLL_0/TRANSMIT_PLL_TRANSMIT_PLL_0_PF_TX_PLL.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
DMA_INITIATOR/DMA_INITIATOR_0/DMA_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
FIC0_INITIATOR/FIC0_INITIATOR_0/FIC0_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
ICICLE_MSS/ICICLE_MSS.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_PCIE_C0/PF_PCIE_C0_0/PF_PCIE_C0_PF_PCIE_C0_0_PF_PCIE.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PCIE_INITIATOR/PCIE_INITIATOR_0/PCIE_INITIATOR.sdc
# /drive/aPA5M/cores/constraints/osc_rc160mhz.sdc
# *** Jebkādas izmaiņas šajā file tiks zaudēti, ja atvasinātie ierobežojumi tiks izpildīti atkārtoti. ***
create_clock -name {CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK} -periods 6.25
[ get_pins { CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/ }]
I_OSC_160/CLK } ] create_clock -name {REF_CLK_PAD_P} -period 10 [get_ports {REF_CLK_PAD_P } ] create_clock -name {CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/}
DIV_CLK} -periods 8
[ get_pins { CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/DIV_CLK } ] create_generated_clock -name { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/ }
OUT0} -reizināt_ar 25 -dalīt_ar 32 -avots
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -fāze 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT0 } ] create_generated_clock -name { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/ }
OUT1} -reizināt_ar 25 -dalīt_ar 32 -avots
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -fāze 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT1 } ] create_generated_clock -name { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/ }
OUT2} -reizināt_ar 25 -dalīt_ar 32 -avots
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -fāze 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT2 } ] create_generated_clock -name { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/ }
OUT3} -reizināt_ar 25 -dalīt_ar 64 -avots
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -fāze 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT3 } ] create_generated_clock -name { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/ }
Y_DIV} -dali_ar 2 -avots
[get_pins {CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/A}] [get_pins {CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/Y_DIV}] set_false_path -through [get_nets {DMA_INITIATOR_inst_0/ARESETN*}] set_false_path -from [get_cells {DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/]
genblk1*/rdGrayCounter*/cntGray* } ] -uz [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/ }
rdPtr_s1* } ] set_false_path -from [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/ }
genblk1*/wrGrayCounter*/cntGray* } ] -uz [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/ }
wrPtr_s1* } ] set_false_path -through [ get_nets { FIC0_INITIATOR_inst_0/ARESETN* } ] set_false_path -to [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[0] PCIE/PF_PCIE_C0_0/ } ] }
PCIE_1/INTERRUPT[1] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[2] PCIE/PF_PCIE_C0_0/PCIE_1/
INTERRUPT[3] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[4] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[5] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[6] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[7] PCIE/PF_PCIE_C0_0/
PCIE_1/WAKEREQ PCIE/PF_PCIE_C0_0/PCIE_1/MPERST_N } ] set_false_path -from [get_pins {PCIE/PF_PCIE_C0_0/PCIE_1/TL_CLK } ] set_false_path -through [get_nets {PCIE_INITIATOR_inst_0/ARESETN* } ] B pielikums — simulācijas bibliotēku importēšana simulācijas vidē (Uzdodiet jautājumu)
Noklusējuma simulators RTL simulācijai ar Libero SoC ir ModelSim ME Pro.
Noklusējuma simulatora iepriekš kompilētas bibliotēkas ir pieejamas, instalējot Libero direktorijā /Designer/lib/modelsimpro/precompiled/vlog for® atbalstītajām saimēm. Libero SoC atbalsta arī citu trešo pušu simulatoru versijas: ModelSim, Questasim, VCS, Xcelium.
, Active HDL un Riviera Pro. Lejupielādējiet attiecīgās iepriekš kompilētās bibliotēkas no Libero SoC v12.0 un jaunākas versijas pamatojoties uz simulatoru un tā versiju.
Līdzīgi kā Libero vidē, run.do file jāizveido, lai veiktu simulāciju ārpus Libero.
Izveidojiet vienkāršu run.do file kam ir komandas, lai izveidotu bibliotēku apkopošanas rezultātiem, bibliotēkas kartēšanai, apkopošanai un simulācijai. Veiciet darbības, lai izveidotu pamata run.do file.

1. Izveidojiet loģisku bibliotēku kompilācijas rezultātu glabāšanai, izmantojot vlib komandu vlib presynth.
2. Saistiet loģiskās bibliotēkas nosaukumu ar iepriekš kompilētu bibliotēkas direktoriju, izmantojot komandu vmap .
3. Kompilēt avotu files — izmantot valodai specifiskas kompilatora komandas, lai kompilētu dizainu files darba direktorijā.
   – vlog .v/.sv formātā
   – vcom priekš .vhd
4. Ielādējiet simulācijas dizainu, izmantojot komandu vsim, norādot jebkura augstākā līmeņa moduļa nosaukumu.
5. Simulējiet dizainu, izmantojot komandu run.
   Pēc dizaina ielādes simulācijas laiks tiek iestatīts uz nulli, un jūs varat ievadīt komandu palaist, lai sāktu simulāciju.
   Simulatora atšifrējuma logā izpildiet run.do file kā palaist. palaist simulāciju. Sample run.do file šādi.

klusi iestatiet ACTELLIBNAME PolarFire klusi iestatiet PROJECT_DIR “W:/Test/basic_test”, ja
{[file pastāv presynth/_info]} { echo “INFO: Simulācijas bibliotēka presynth pastāv” } citādi
{ file dzēst -piespiest presynth vlib presynth } vmap presynth presynth vmap PolarFire
“X:/Libero/Designer/lib/modelsimpro/precompiled/vlog/PolarFire” vlog -sv -work presynth
“${PROJECT_DIR}/hdl/top.v” vlog “+incdir+${PROJECT_DIR}/stimulus” -sv -work presynth “$
"{PROJECT_DIR}/stimulus/tb.v" vsim -L PolarFire -L presynth -t 1ps presynth.tb pievienot vilni /tb/*"
palaist 1000ns žurnālu /tb/* izeja

C pielikums — Ierobežojumu atvasināšana (Uzdodiet jautājumu)

Šajā pielikumā ir aprakstītas Derive Constraints Tcl komandas.
9.1 Ierobežojumu atvasināšana Tcl komandas (Uzdodiet jautājumu)
Utilīta derive_constraints palīdz iegūt ierobežojumus no RTL vai konfiguratora ārpus Libero SoC dizaina vides. Lai radītu ierobežojumus savam dizainam, jums ir nepieciešami lietotāja HDL, komponenta HDL un komponentu ierobežojumi. files. SDC komponenta ierobežojumi files ir pieejami zem /komponents/darbs/ / / direktorijā pēc komponentu konfigurācijas un ģenerēšanas.
Katra komponenta ierobežojums file sastāv no komandas set_component tcl (norāda komponenta nosaukumu) un ierobežojumu saraksta, kas ģenerēts pēc konfigurācijas. Ierobežojumi tiek ģenerēti, pamatojoties uz konfigurāciju, un tie ir raksturīgi katram komponentam.
Examp9.–1. punkts. Komponentu ierobežojums File PF_CCC kodolam
Šeit ir bijušaisampkomponenta ierobežojuma le file PF_CCC kodolam:
komplekta_komponents PF_CCC_C0_PF_CCC_C0_0_PF_CCC
# Mikročipu korporācija
# Datums: 2021. gada 26. oktobris, plkst. 04:36:00
# PLL bāzes pulkstenis #0
create_clock -period 10 [get_pins {pll_inst_0/REF_CLK_0}] create_generated_clock -divide_by 1 -source [get_pins {pll_inst_0/]
REF_CLK_0 } ] -phase 0 [ get_pins { pll_inst_0/OUT0 } ] Šeit create_clock un create_generated_clock ir attiecīgi atsauces un izejas pulksteņa ierobežojumi, kas tiek ģenerēti, pamatojoties uz konfigurāciju.
9.1.1 Darbs ar derive_constraints utilītu (Uzdodiet jautājumu)
Atvasināt ierobežojumus šķērso dizainu un piešķir jaunus ierobežojumus katram komponenta gadījumam, pamatojoties uz iepriekš nodrošināto komponenta SDC files. CCC atsauces pulksteņiem tas izplatās atpakaļ cauri konstrukcijai, lai atrastu atsauces pulksteņa avotu. Ja avots ir I/O, I/O tiks iestatīts atsauces pulksteņa ierobežojums. Ja tā ir CCC izeja vai cits pulksteņa avots (piemēram,ample, raiduztvērējs, oscilators), tas izmanto otra komponenta pulksteni un ziņo par brīdinājumu, ja intervāli nesakrīt. Atvasinātie ierobežojumi arī piešķirs ierobežojumus dažiem makro, piemēram, mikroshēmas oscilatoriem, ja tie ir jūsu RTL.
Lai izpildītu utilītu derive_constraints, ir jāiesniedz .tcl file komandrindas arguments ar šādu informāciju norādītajā secībā.

1. Norādiet ierīces informāciju, izmantojot informāciju sadaļā set_device.
2. Norādiet ceļu uz RTL files izmantojot informāciju sadaļā read_verilog vai read_vhdl.
3. Iestatiet augstākā līmeņa moduli, izmantojot informāciju sadaļā set_top_level.
4. Norādiet ceļu uz komponenta SDC files izmantojot informāciju sadaļā read_sdc vai read_ndc.
5. Izpildiet files izmantojot informāciju sadaļā derive_constraints.
6.  Norādiet ceļu uz SDC atvasinātajiem ierobežojumiem file izmantojot informāciju sadaļā write_sdc vai write_pdc vai write_ndc.

Examp9.–2. lpp. Derive.tcl izpilde un saturs File
Tālāk ir norādīts bijušaisample komandrindas argumentu, lai izpildītu utilītu derive_constraints.
$ /bin{64}/derive_constraints derive.tcl
Atvasinātā.tcl saturs file:
# Ierīces informācija
set_device -family PolarFire -die MPF100T -speed -1
# No labās puses uz labo files
read_verilog -mode system_verilog projekts/komponents/darbs/txpll0/
txpll0_txpll0_0_PF_TX_PLL.v
read_verilog -mode system_verilog {projekts/komponents/darbs/txpll0/txpll0.v}
read_verilog -mode system_verilog {projekts/komponents/darbs/xcvr0/I_XCVR/}
xcvr0_I_XCVR_PF_XCVR.v}
read_verilog -mode system_verilog {projekts/komponents/darbs/xcvr0/xcvr0.v}
read_vhdl -mode vhdl_2008 {project/hdl/xcvr1.vhd}
#Komponentu SDC files
set_top_level {xcvr1}
read_sdc -component {projekts/komponents/darbs/txpll0/txpll0_0/
txpll0_txpll0_0_PF_TX_PLL.sdc}
read_sdc -component {projekts/komponents/darbs/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.sdc}
#Izmantot komandu derive_constraint
derive_constraints
#SDC/PDC/NDC rezultāts files
write_sdc {project/constraint/xcvr1_derived_constraints.sdc}
write_pdc {project/constraint/fp/xcvr1_derived_constraints.pdc}
9.1.2 set_device (Uzdodiet jautājumu)
Apraksts
Norādiet uzvārdu, kauliņu nosaukumu un ātruma pakāpi.
set_device -family - nomirt - ātrums
Argumenti

Parametrs	Tips	Apraksts
-ģimene	Stīga	Norādiet saimes nosaukumu. Iespējamās vērtības ir PolarFire®, PolarFire SoC.
-mirst	Stīga	Norādiet matricas nosaukumu.
-ātrums	Stīga	Norādiet ierīces ātruma pakāpi. Iespējamās vērtības ir STD vai -1.

Atgriešanas veids	Apraksts
0	Komanda izdevās.
1	Komanda neizdevās. Ir radusies kļūda. Kļūdas ziņojumu var novērot konsolē.

Kļūdu saraksts

Kļūdas kods	Kļūdas ziņojums	Apraksts
ERR0023	Obligāts parametrs — trūkst matricas	Štata opcija ir obligāta un ir jānorāda.
ERR0005	Nezināma matrica 'MPF30'	Opcijas -die vērtība nav pareiza. Iespējamo vērtību sarakstu skatiet opcijas aprakstā.
ERR0023	Parametrs — kauliņam trūkst vērtības	Nospieduma opcija ir norādīta bez vērtības.
ERR0023	Obligāts parametrs — trūkst saimes	Ģimenes opcija ir obligāta un jānorāda.
ERR0004	Nezināma dzimta 'PolarFire®'	Ģimenes variants nav pareizs. Iespējamo vērtību sarakstu skatiet opcijas aprakstā.

……… turpinājums
Kļūdas kods	Kļūdas ziņojums	Apraksts
ERR0023	Parametrs — saimei trūkst vērtības	Ģimenes opcija ir norādīta bez vērtības.
ERR0023	Obligāts parametrs — trūkst ātruma	Ātruma opcija ir obligāta un ir jānorāda.
ERR0007	Nezināms ātrums "	Ātruma opcija nav pareiza. Iespējamo vērtību sarakstu skatiet opcijas aprakstā.
ERR0023	Parametrs — ātrums — trūkst vērtības	Ātruma opcija ir norādīta bez vērtības.

Example
set_device -family {PolarFire} -die {MPF300T_ES} -speed -1
set_device - ģimene SmartFusion 2 -die M2S090T -speed -1
9.1.3 read_verilog (Uzdodiet jautājumu)
Apraksts
Izlasiet Verilog file izmantojot Verific.
read_verilog [-lib ] [-režīms ]filenosaukums>
Argumenti

Parametrs	Tips	Apraksts
-lib	Stīga	Norādiet bibliotēku, kurā ir bibliotēkai pievienojamie moduļi.
-režīms	Stīga	Norādiet Verilog standartu. Iespējamās vērtības ir verilog_95, verilog_2k, system_verilog_2005, system_verilog_2009, system_verilog, verilog_ams, verilog_psl, system_verilog_mfcu. Vērtības nav reģistrjutīgas. Noklusējums ir verilog_2k.
filenosaukums	Stīga	Verilog file nosaukums.

Atgriešanas veids	Apraksts
0	Komanda izdevās.
1	Komanda neizdevās. Ir radusies kļūda. Kļūdas ziņojumu var novērot konsolē.

Kļūdu saraksts

Kļūdas kods	Kļūdas ziņojums	Apraksts
ERR0023	Parametrs — lib trūkst vērtības	lib opcija ir norādīta bez vērtības.
ERR0023	Parametrs — režīmam trūkst vērtības	Režīma opcija ir norādīta bez vērtības.
ERR0015	Nezināms režīms' '	Norādītais verilog režīms nav zināms. Skatiet iespējamo verilog režīmu sarakstu — režīma opcijas aprakstā.
ERR0023	Nepieciešamais parametrs file vārda trūkst	Nav verilog file ceļš ir nodrošināts.
ERR0016	Neizdevās Verific parsētāja dēļ	Sintakses kļūda programmā verilog fileVerific parsētāju var redzēt konsolē virs kļūdas ziņojuma.
ERR0012	set_device netiek izsaukts	Ierīces informācija nav norādīta. Izmantojiet komandu set_device, lai aprakstītu ierīci.

Example
read_verilog -mode system_verilog {component/work/top/top.v}
read_verilog -mode system_verilog_mfcu design.v
9.1.4 read_vhdl (Uzdodiet jautājumu)
Apraksts
Pievienojiet VHDL file VHDL sarakstā files.
read_vhdl [-lib ] [-režīms ]filenosaukums>
Argumenti

Parametrs	Tips	Apraksts
-lib	—	Norādiet bibliotēku, kurā saturs jāpievieno.
-režīms	—	Norāda VHDL standartu. Noklusējums ir VHDL_93. Iespējamās vērtības ir vhdl_93, vhdl_87, vhdl_2k, vhdl_2008, vhdl_psl. Vērtības nav reģistrjutīgas.
filenosaukums	—	VHDL file nosaukums.

Atgriešanas veids	Apraksts
0	Komanda izdevās.
1	Komanda neizdevās. Ir radusies kļūda. Kļūdas ziņojumu var novērot konsolē.

Kļūdu saraksts

Kļūdas kods	Kļūdas ziņojums	Apraksts
ERR0023	Parametrs — lib trūkst vērtības	lib opcija ir norādīta bez vērtības.
ERR0023	Parametrs — režīmam trūkst vērtības	Režīma opcija ir norādīta bez vērtības.
ERR0018	Nezināms režīms' '	Norādītais VHDL režīms nav zināms. Skatiet iespējamo VHDL režīmu sarakstu — režīma opcijas aprakstā.
ERR0023	Nepieciešamais parametrs file vārda trūkst	Nav VHDL file ceļš ir nodrošināts.
ERR0019	Nevar reģistrēt invalid_path.v file	Norādītais VHDL file nepastāv vai tai nav lasīšanas atļauju.
ERR0012	set_device netiek izsaukts	Ierīces informācija nav norādīta. Izmantojiet komandu set_device, lai aprakstītu ierīci.

Example
read_vhdl -mode vhdl_2008 osc2dfn.vhd
read_vhdl {hdl/top.vhd}
9.1.5 set_top_level (Uzdodiet jautājumu)
Apraksts
Norādiet augstākā līmeņa moduļa nosaukumu RTL.
set_top_level [-lib ]
Argumenti

Parametrs	Tips	Apraksts
-lib	Stīga	Bibliotēka, kurā meklēt augstākā līmeņa moduli vai entītiju (pēc izvēles).
nosaukums	Stīga	Augstākā līmeņa moduļa vai entītijas nosaukums.

Atgriešanas veids	Apraksts
0	Komanda izdevās.
1	Komanda neizdevās. Ir radusies kļūda. Kļūdas ziņojumu var novērot konsolē.

Kļūdu saraksts

Kļūdas kods	Kļūdas ziņojums	Apraksts
ERR0023	Trūkst obligātā parametra augšējā līmeņa	Augstākā līmeņa opcija ir obligāta un ir jānorāda.
ERR0023	Parametrs — lib trūkst vērtības	lib opcija ir norādīta bez vērtībām.
ERR0014	Nevar atrast augstāko līmeni bibliotēkā	Norādītais augstākā līmeņa modulis nav definēts norādītajā bibliotēkā. Lai labotu šo kļūdu, ir jālabo augstākā līmeņa moduļa vai bibliotēkas nosaukums.
ERR0017	Izstrādājums neizdevās	Kļūda RTL izstrādes procesā. Kļūdas ziņojumu var apskatīt konsolē.

Example
set_top_level {top}
set_top_level -lib hdl top
9.1.6 read_sdc (Uzdot jautājumu)
Apraksts
Izlasiet SDC file komponentu datu bāzē.
read_sdc -komponentsfilenosaukums>
Argumenti

Parametrs	Tips	Apraksts
-komponents	—	Šis ir obligāts karogs komandai read_sdc, kad mēs iegūstam ierobežojumus.
filenosaukums	Stīga	Ceļš uz SDC file.

Atgriešanas veids	Apraksts
0	Komanda izdevās.
1	Komanda neizdevās. Ir radusies kļūda. Kļūdas ziņojumu var novērot konsolē.

Kļūdu saraksts

Kļūdas kods	Kļūdas ziņojums	Apraksts
ERR0023	Nepieciešamais parametrs file trūkst nosaukuma.	Obligātā opcija file vārds nav norādīts.
ERR0000	SDC file <file_path> nav lasāms.	Norādītais SDC file nav lasīšanas atļauju.
ERR0001	Nevar atvērtfile_ceļš> file.	SDC file neeksistē. Ceļš ir jālabo.
ERR0008	Trūkst set_component komandasfile_ceļš> file	Norādītā SDC sastāvdaļa file nenorāda sastāvdaļu.

Kļūdas kods	Kļūdas ziņojums	Apraksts
ERR0009	<List of errors from sdc file>	SDC file satur nepareizas sdc komandas. Piemēram,ample, ja ierobežojumā set_multicycle_path ir kļūda: Kļūda, izpildot komandu read_sdc:file_ceļš> file: kļūda komandā set_multicycle_path: nezināms parametrs [get_cells {reg_a}].

Example
read_sdc -component {./component/work/ccc0/ccc0_0/ccc0_ccc0_0_PF_CCC.sdc}
9.1.7 read_ndc (Uzdot jautājumu)
Apraksts
Izlasiet NDC file komponentu datu bāzē.
read_ndc -komponentsfilenosaukums>
Argumenti

Parametrs	Tips	Apraksts
-komponents	—	Šis ir obligāts karogs komandai read_ndc, kad mēs iegūstam ierobežojumus.
filenosaukums	Stīga	Ceļš uz NDC file.

Atgriešanas veids	Apraksts
0	Komanda izdevās.
1	Komanda neizdevās. Ir radusies kļūda. Kļūdas ziņojumu var novērot konsolē.

Kļūdu saraksts

Kļūdas kods	Kļūdas ziņojums	Apraksts
ERR0001	Nevar atvērtfile_ceļš> file	NDC file neeksistē. Ceļš ir jālabo.
ERR0023	Obligātais parametrs — trūkst AtclParamO_.	Obligātā opcija filevārds nav norādīts.
ERR0023	Obligāts parametrs — trūkst komponenta.	Komponenta opcija ir obligāta un ir jānorāda.
ERR0000	NDC file 'file_path>' nav nolasāms.	Norādītais NDC file nav lasīšanas atļauju.

Example
read_ndc -komponents {component/work/ccc1/ccc1_0/ccc_comp.ndc}
9.1.8 derive_constraints (Uzdot jautājumu)
Apraksts
Instantiēt komponentu SDC files dizaina līmeņa datu bāzē.
derive_constraints
Argumenti

Atgriešanas veids	Apraksts
0	Komanda izdevās.
1	Komanda neizdevās. Ir radusies kļūda. Kļūdas ziņojumu var novērot konsolē.

Kļūdu saraksts

Kļūdas kods	Kļūdas ziņojums	Apraksts
ERR0013	Augstākais līmenis nav definēts	Tas nozīmē, ka augstākā līmeņa modulis vai entītija nav norādīta. Lai labotu šo izsaukumu, izdodiet komandu set_top_level pirms komandas derive_constraints.

Example
derive_constraints
9.1.9 write_sdc (Uzdot jautājumu)
Apraksts
Raksta ierobežojumu file SDC formātā.
write_sdcfilenosaukums>
Argumenti

Parametrs	Tips	Apraksts
<filenosaukums>	Stīga	Ceļš uz SDC file tiks ģenerēts. Šī ir obligāta iespēja. Ja file pastāv, tas tiks pārrakstīts.

Atgriešanas veids	Apraksts
0	Komanda izdevās.
1	Komanda neizdevās. Ir radusies kļūda. Kļūdas ziņojumu var novērot konsolē.

Kļūdu saraksts

Kļūdas kods	Kļūdas ziņojums	Apraksts
ERR0003	Nevar atvērtfile ceļš> file.	File ceļš nav pareizs. Pārbaudiet, vai pastāv vecāku direktoriji.
ERR0002	SDC file 'file ceļš>' nav ierakstāms.	Norādītais SDC file nav rakstīšanas atļaujas.
ERR0023	Nepieciešamais parametrs file trūkst nosaukuma.	SDC file ceļš ir obligāta opcija, un tā ir jānorāda.

Example
write_sdc “atvasināts.sdc”
9.1.10 write_pdc (Uzdot jautājumu)
Apraksts
Raksta fiziskos ierobežojumus (tikai atvasinātie ierobežojumi).
write_pdcfilenosaukums>
Argumenti

Parametrs	Tips	Apraksts
<filenosaukums>	Stīga	Ceļš uz PDC file tiks ģenerēts. Šī ir obligāta iespēja. Ja file ceļš pastāv, tas tiks pārrakstīts.

Atgriešanas veids	Apraksts
0	Komanda izdevās.
1	Komanda neizdevās. Ir radusies kļūda. Kļūdas ziņojumu var novērot konsolē.

Kļūdu saraksts

Kļūdas kods	Kļūdu ziņojumi	Apraksts
ERR0003	Nevar atvērtfile ceļš> file	The file ceļš nav pareizs. Pārbaudiet, vai pastāv vecāku direktoriji.
ERR0002	PDC file 'file ceļš>' nav rakstāms.	Norādītais PDC file nav rakstīšanas atļaujas.
ERR0023	Nepieciešamais parametrs file vārda trūkst	PDC file ceļš ir obligāta opcija, un tā ir jānorāda.

Example
write_pdc “derived.pdc”
9.1.11 write_ndc (Uzdot jautājumu)
Apraksts
Ieraksta NDC ierobežojumus a file.
write_ndcfilenosaukums>
Argumenti

Parametrs	Tips	Apraksts
filenosaukums	Stīga	Ceļš uz NDC file tiks ģenerēts. Šī ir obligāta iespēja. Ja file pastāv, tas tiks pārrakstīts.

Atgriešanas veids	Apraksts
0	Komanda izdevās.
1	Komanda neizdevās. Ir radusies kļūda. Kļūdas ziņojumu var novērot konsolē.

Kļūdu saraksts

Kļūdas kods	Kļūdu ziņojumi	Apraksts
ERR0003	Nevar atvērtfile_ceļš> file.	File ceļš nav pareizs. Vecāki direktoriji nepastāv.
ERR0002	NDC file 'file_path>' nav ierakstāms.	Norādītais NDC file nav rakstīšanas atļaujas.
ERR0023	Trūkst obligātā parametra _AtclParamO_.	NDC file ceļš ir obligāta opcija, un tā ir jānorāda.

Example
write_ndc “atvasināts.ndc”
9.1.12 add_include_path (Uzdot jautājumu)
Apraksts
Norāda ceļu uz meklēšanas iekļaušanu files lasot RTL files.
add_include_path
Argumenti

Parametrs	Tips	Apraksts
direktoriju	Stīga	Norāda ceļu uz meklēšanas iekļaušanu files lasot RTL files. Šī opcija ir obligāta.

Atgriešanas veids	Apraksts
0	Komanda izdevās.

Atgriešanas veids	Apraksts
1	Komanda neizdevās. Ir radusies kļūda. Kļūdas ziņojumu var novērot konsolē.

Kļūdu saraksts

Kļūdas kods	Kļūdas ziņojums	Apraksts
ERR0023	Trūkst obligātā parametra iekļaušanas ceļa.	Kataloga opcija ir obligāta un ir jānorāda.

Piezīme: Ja Ja direktorijas ceļš nav pareizs, add_include_path tiks nodots bez kļūdas.
Tomēr komandas read_verilog/read_vhd neizdosies Verific parsētāja dēļ.
Example
add_include_path component/work/COREABC0/COREABC0_0/rtl/vlog/core

Pārskatīšanas vēsture (Uzdodiet jautājumu)

Pārskatīšanas vēsturē ir aprakstītas izmaiņas, kas tika ieviestas dokumentā. Izmaiņas ir uzskaitītas pēc pārskatīšanas, sākot ar jaunāko publikāciju.

Pārskatīšana	Datums	Apraksts
F	08/2024	Šajā pārskatīšanā tiek veiktas šādas izmaiņas: • Atjaunināta sadaļa B pielikums — Simulācijas bibliotēku importēšana simulācijas vidē.
E	08/2024	Šajā pārskatīšanā tiek veiktas šādas izmaiņas: • Atjaunināta sadaļa Virsview. • Atjaunināta sadaļa “Atvasinātais SDC” File. • Atjaunināta sadaļa B pielikums — Simulācijas bibliotēku importēšana simulācijas vidē.
D	02/2024	Šis dokuments ir izlaists kopā ar Libero 2024.1 SoC Design Suite bez izmaiņām salīdzinājumā ar v2023.2. Atjaunināta sadaļa Darbs ar derive_constraints utilītu
C	08/2023	Šis dokuments ir izlaists kopā ar Libero 2023.2 SoC Design Suite bez izmaiņām salīdzinājumā ar v2023.1.
B	04/2023	Šis dokuments ir izlaists kopā ar Libero 2023.1 SoC Design Suite bez izmaiņām salīdzinājumā ar v2022.3.
A	12/2022	Sākotnējā pārskatīšana.

Mikročipu FPGA atbalsts
Microchip FPGA produktu grupa nodrošina savus produktus ar dažādiem atbalsta pakalpojumiem, tostarp klientu apkalpošanu, klientu tehniskā atbalsta centru, a webvietne un tirdzniecības biroji visā pasaulē.
Klientiem ieteicams apmeklēt Microchip tiešsaistes resursus pirms sazināšanās ar atbalsta dienestu, jo ļoti iespējams, ka uz viņu jautājumiem jau ir atbildēts.
Sazinieties ar Tehniskā atbalsta centru, izmantojot webvietne plkst www.microchip.com/support. Norādiet FPGA ierīces daļas numuru, atlasiet atbilstošo korpusa kategoriju un augšupielādējiet dizainu files, veidojot tehniskā atbalsta lietu.
Sazinieties ar klientu apkalpošanas dienestu, lai saņemtu netehnisku produktu atbalstu, piemēram, produktu cenas, produktu jauninājumus, atjauninājumu informāciju, pasūtījuma statusu un autorizāciju.

• No Ziemeļamerikas zvaniet 800.262.1060
• No pārējām pasaules valstīm zvaniet 650.318.4460
• Fakss no jebkuras vietas pasaulē, 650.318.8044 XNUMX XNUMX

Informācija par mikroshēmu
Mikroshēma Webvietne
Microchip nodrošina tiešsaistes atbalstu, izmantojot mūsu webvietne plkst www.microchip.com/. Šis webvietne tiek izmantota, lai izveidotu files un informācija ir viegli pieejama klientiem. Daļa pieejamā satura ietver:

• Produktu atbalsts – datu lapas un kļūdas, piezīmes par lietojumu un sample programmas, dizaina resursi, lietotāja rokasgrāmatas un aparatūras atbalsta dokumenti, jaunākie programmatūras laidieni un arhivētā programmatūra
• Vispārējs tehniskais atbalsts — bieži uzdotie jautājumi (BUJ), tehniskā atbalsta pieprasījumi, tiešsaistes diskusiju grupas, Microchip dizaina partneru programmas dalībnieku saraksts
• Microchip bizness – produktu atlases un pasūtīšanas ceļveži, jaunākie Microchip preses relīzes, semināru un pasākumu saraksts, Microchip tirdzniecības biroju, izplatītāju un rūpnīcu pārstāvju saraksti

Produkta izmaiņu paziņošanas pakalpojums
Microchip produktu izmaiņu paziņošanas pakalpojums palīdz klientiem nodrošināt jaunāko informāciju par Microchip produktiem. Abonenti saņems e-pasta paziņojumus ikreiz, kad tiks veiktas izmaiņas, atjauninājumi, labojumi vai kļūdas saistībā ar noteiktu produktu saimi vai interesējošo izstrādes rīku. Lai reģistrētos, dodieties uz www.microchip.com/pcn un izpildiet reģistrācijas norādījumus.

Klientu atbalsts
Microchip produktu lietotāji var saņemt palīdzību vairākos kanālos:

• Izplatītājs vai pārstāvis
• Vietējais tirdzniecības birojs
• Iegulto risinājumu inženieris (ESE)
• Tehniskais atbalsts

Lai saņemtu atbalstu, klientiem jāsazinās ar savu izplatītāju, pārstāvi vai ESE. Vietējie tirdzniecības biroji ir arī pieejami, lai palīdzētu klientiem. Šajā dokumentā ir iekļauts pārdošanas biroju un atrašanās vietu saraksts. Tehniskais atbalsts ir pieejams, izmantojot webvietne: www.microchip.com/support
Mikroshēmu ierīču koda aizsardzības līdzeklis
Ņemiet vērā šādu informāciju par koda aizsardzības līdzekli Microchip produktiem:

• Mikročipu izstrādājumi atbilst specifikācijām, kas ietvertas to konkrētajā mikroshēmas datu lapā.
• Microchip uzskata, ka tā produktu saime ir droša, ja to izmanto paredzētajā veidā, saskaņā ar darbības specifikācijām un normālos apstākļos.
• Mikroshēma novērtē un agresīvi aizsargā savas intelektuālā īpašuma tiesības. Mēģinājumi pārkāpt Microchip produkta koda aizsardzības funkcijas ir stingri aizliegti, un tie var pārkāpt Digitālās tūkstošgades autortiesību likumu.
• Ne Microchip, ne kāds cits pusvadītāju ražotājs nevar garantēt sava koda drošību. Koda aizsardzība nenozīmē, ka mēs garantējam, ka produkts ir “nesalaužams”. Koda aizsardzība pastāvīgi attīstās. Microchip ir apņēmies nepārtraukti uzlabot mūsu produktu koda aizsardzības funkcijas.

Juridisks paziņojums
Šo publikāciju un tajā esošo informāciju var izmantot tikai ar Microchip produktiem, tostarp, lai izstrādātu, pārbaudītu un integrētu Microchip produktus ar jūsu lietojumprogrammu. Šīs informācijas izmantošana jebkādā citā veidā pārkāpj šos noteikumus. Informācija par ierīces lietojumprogrammām tiek sniegta tikai jūsu ērtībām, un to var aizstāt ar atjauninājumiem. Jūs esat atbildīgs par to, lai jūsu pieteikums atbilstu jūsu specifikācijām. Sazinieties ar vietējo Microchip pārdošanas biroju, lai saņemtu papildu atbalstu, vai saņemiet papildu atbalstu vietnē www.microchip.com/en-us/support/design-help/client-support-services.
ŠO INFORMĀCIJA TIEK SNIEGTA MICROCHIP “KĀDA IR”. MICROCHIP NESNIEDZ NEKĀDĀ VEIDA APLIECINĀJUMUS VAI GARANTIJAS TIEŠI VAI NETIEŠA, RAKSTISKA VAI MUTISKI, LIKUMĀ NOTEIKTI VAI CITĀDI ATTIECĪBĀ UZ INFORMĀCIJU, IESKAITOT, BET NEAPROBEŽOTĀS AR NEKĀDĀM NETIEŠĀM DAĻU GARANTIJĀM. ATTIECĪBĀ AR TĀ STĀVOKLI, KVALITĀTI VAI DARBĪBU. NEKĀDĀ GADĪJUMĀ MICROCHIP NEBŪS ATBILDĪGS PAR JEBKĀDIEM NETIEŠIEM, ĪPAŠIEM, SODĪGIEM, NEJAUŠIEM VAI IZSEKOTIEM ZAUDĒJUMIEM, BOJĀJUMIEM, IZMAKSĀM VAI JEBKĀDA VEIDA IZDEVUMIEM, KAS SAISTĪTI AR INFORMĀCIJU VAI TĀS IZMANTOŠANAS GADĪJUMĀ, IESPĒJAS VAI BOJĀJUMI IR PAREDZĀMI. CIKLĀ LIKUMĀ ATĻAUTAJĀ MĪRĀ MICROCHIP KOPĒJĀS ATBILDĪBAS PAR VISĀM PRASĪBĀM, KAS NEKādā VEIDA SAISTĪTAS AR INFORMĀCIJU VAI TĀS IZMANTOŠANU, NEPĀRSNIEDZ MAKSU SUMMU, JA TĀDAS, KAS JŪS JŪS ESAT SAMAKSĀJAT PAR MICROCHIP.
Microchip ierīču lietošana dzīvības uzturēšanas un/vai drošības lietojumprogrammās notiek pilnībā uz pircēja risku, un pircējs piekrīt aizstāvēt, atlīdzināt un pasargāt Microchip no jebkādiem zaudējumiem, prasībām, tiesas prāvām vai izdevumiem, kas radušies šādas lietošanas rezultātā. Saskaņā ar Microchip intelektuālā īpašuma tiesībām netiek nodotas nekādas licences, netieši vai citādi, ja vien nav norādīts citādi.
Preču zīmes
Mikročipa nosaukums un logotips, Microchip logotips, Adaptec, AVR, AVR logotips, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinklusMD, maxTouchty, MediaLB, megaAVR, Microsemi, Microsemi logotips, MOST, MOST logotips, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32 logotips, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST logotips, SuperFlash, Sym , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron un XMEGA ir Microchip Technology Incorporated reģistrētas preču zīmes ASV un citās valstīs.
AgileSwitch, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed ​​Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, ProASIC Plus logotips, Quiet-Wire, SmartWFusion,,, Sync TimeCesium, TimeHub, TimePictra, TimeProvider un ZL ir Microchip Technology Incorporated reģistrētas preču zīmes ASV.
Blakus esošu taustiņu nomākšana, AKS, analogais digitālajam vecumam, jebkurš kondensators, AnyIn, AnyOut, paplašinātā pārslēgšana, BlueSky, BodyCom, Clockstudio, CodeGuard, kriptoautentifikācija, kriptogrāfijas automobiļi, kriptokompanjons, kriptovalsts, dinamiskais komplekts, kriptogrāfijas kontrolieris, APICDEM, dds. , DAM, ECAN, Espresso T1S, EtherGREEN, EyeOpen, GridTime, IdealBridge, IGaT, In-Circuit Serial Programming, ICSP, INICnet, Intelligent Paralleling, IntelliMOS, Inter-Chip Connectivity, JitterBlocker, Knob-on-Display, Marginpto, max. maksView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB sertificēts logotips, MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, visuzinošais kodu ģenerēšana, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS 7, PureS PowerSmart, , QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance , Trusted Time, TSHARC, Tjūrings, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect un ZENA ir Microchip Technology Incorporated preču zīmes ASV un citās valstīs.
SQTP ir uzņēmuma Microchip Technology Incorporated pakalpojumu zīme ASV
Adaptec logotips, Frequency on Demand, Silicon Storage Technology un Symmcom ir Microchip Technology Inc. reģistrētas preču zīmes citās valstīs.
GestIC ir Microchip Technology Germany II GmbH & Co. KG, Microchip Technology Inc. meitasuzņēmuma, reģistrēta preču zīme citās valstīs.
Visas pārējās šeit minētās preču zīmes ir to attiecīgo uzņēmumu īpašums.
2024, Microchip Technology Incorporated un tā meitasuzņēmumi. Visas tiesības aizsargātas.
ISBN: 978-1-6683-0183-8
Kvalitātes vadības sistēma
Lai iegūtu informāciju par Microchip kvalitātes vadības sistēmām, lūdzu, apmeklējiet vietni www.microchip.com/quality.
Pārdošana un serviss visā pasaulē

AMERIKA	ĀZIJA/Klusā okeāna reģions	ĀZIJA/Klusā okeāna reģions	EIROPĀ
Korporatīvais birojs 2355 West Chandler Blvd. Čandlers, AZ 85224-6199 Tālr.: 480-792-7200 Fakss: 480-792-7277 Tehniskais atbalsts: www.microchip.com/support Web Adrese: www.microchip.com Atlanta Duluta, GA Tālr.: 678-957-9614 Fakss: 678-957-1455 Ostina, Teksasa Tālr.: 512-257-3370 Bostona Vestboro, MA Tālr.: 774-760-0087 Fakss: 774-760-0088 Čikāga Itaska, IL Tālr.: 630-285-0071 Fakss: 630-285-0075 Dalasa Addison, TX Tālr.: 972-818-7423 Fakss: 972-818-2924 Detroita Novi, MI Tālr.: 248-848-4000 Hjūstona, Teksasa Tālr.: 281-894-5983 Indianapolisa Noblsvila, IN Tālr.: 317-773-8323 Fakss: 317-773-5453 Tālr.: 317-536-2380 Losandželosa Misija Viejo, Kalifornija Tālr.: 949-462-9523 Fakss: 949-462-9608 Tālr.: 951-273-7800 Raleigh, NC Tālr.: 919-844-7510 Ņujorka, NY Tālr.: 631-435-6000 Sanhosē, Kalifornijā Tālr.: 408-735-9110 Tālr.: 408-436-4270 Kanāda – Toronto Tālr.: 905-695-1980 Fakss: 905-695-2078	Austrālija - Sidneja Tālr.: 61-2-9868-6733 Ķīna – Pekina Tālr.: 86-10-8569-7000 Ķīna - Čendu Tālr.: 86-28-8665-5511 Ķīna - Čuncjina Tālr.: 86-23-8980-9588 Ķīna – Donguana Tālr.: 86-769-8702-9880 Ķīna - Guandžou Tālr.: 86-20-8755-8029 Ķīna - Hangdžou Tālr.: 86-571-8792-8115 Ķīna – Honkongas SAR Tālr.: 852-2943-5100 Ķīna - Nanjing Tālr.: 86-25-8473-2460 Ķīna - Qingdao Tālr.: 86-532-8502-7355 Ķīna – Šanhaja Tālr.: 86-21-3326-8000 Ķīna - Šeņjana Tālr.: 86-24-2334-2829 Ķīna - Šenžena Tālr.: 86-755-8864-2200 Ķīna - Sudžou Tālr.: 86-186-6233-1526 Ķīna - Uhaņa Tālr.: 86-27-5980-5300 Ķīna - Sjaņa Tālr.: 86-29-8833-7252 Ķīna - Sjameņa Tālr.: 86-592-2388138 Ķīna - Zhuhai Tālr.: 86-756-3210040	Indija - Bengalūra Tālr.: 91-80-3090-4444 Indija - Ņūdeli Tālr.: 91-11-4160-8631 Indija - Pune Tālr.: 91-20-4121-0141 Japāna - Osaka Tālr.: 81-6-6152-7160 Japāna - Tokija Tālr.: 81-3-6880-3770 Koreja – Tegu Tālr.: 82-53-744-4301 Koreja - Seula Tālr.: 82-2-554-7200 Malaizija - Kualalumpura Tālr.: 60-3-7651-7906 Malaizija - Penanga Tālr.: 60-4-227-8870 Filipīnas - Manila Tālr.: 63-2-634-9065 Singapūra Tālr.: 65-6334-8870 Taivāna – Hsin Ču Tālr.: 886-3-577-8366 Taivāna - Gaosjuna Tālr.: 886-7-213-7830 Taivāna - Taipeja Tālr.: 886-2-2508-8600 Taizeme - Bangkoka Tālr.: 66-2-694-1351 Vjetnama - Hošimina Tālr.: 84-28-5448-2100	Austrija – Velsa Tālr.: 43-7242-2244-39 Fakss: 43-7242-2244-393 Dānija – Kopenhāgena Tālr.: 45-4485-5910 Fakss: 45-4485-2829 Somija – Espo Tālr.: 358-9-4520-820 Francija – Parīze Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Vācija – Garčings Tālr.: 49-8931-9700 Vācija – Hāna Tālr.: 49-2129-3766400 Vācija - Heilbronna Tālr.: 49-7131-72400 Vācija – Karlsrūe Tālr.: 49-721-625370 Vācija – Minhene Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Vācija – Rozenheima Tālr.: 49-8031-354-560 Izraēla - Hods Hašarons Tālr.: 972-9-775-5100 Itālija – Milāna Tālr.: 39-0331-742611 Fakss: 39-0331-466781 Itālija – Padova Tālr.: 39-049-7625286 Nīderlande – Drunen Tālr.: 31-416-690399 Fakss: 31-416-690340 Norvēģija - Tronheima Tālr.: 47-72884388 Polija – Varšava Tālr.: 48-22-3325737 Rumānija – Bukareste Tel: 40-21-407-87-50 Spānija – Madride Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Zviedrija – Gētenberga Tel: 46-31-704-60-40 Zviedrija – Stokholma Tālr.: 46-8-5090-4654 Lielbritānija - Vokingema Tālr.: 44-118-921-5800 Fakss: 44-118-921-5820

Dokumenti / Resursi

MICROCHIP DS00004807F PolarFire ģimenes FPGA pielāgota plūsma [pdfLietotāja rokasgrāmata DS00004807F PolarFire ģimenes FPGA pielāgotā plūsma, DS00004807F, PolarFire ģimenes FPGA pielāgotā plūsma, ģimenes FPGA pielāgotā plūsma, pielāgotā plūsma, plūsma

Atsauces

• Lietotāja rokasgrāmata