Udhëzuesi i përdorimit të FPGA të FPGA të PolarFire Family Family
Libero SoC v2024.2

hyrje (Bëj një pyetje)

Softueri Libero System-on-Chip (SoC) ofron një mjedis projektimi plotësisht të integruar Field Programmable Gate Array (FPGA). Megjithatë, disa përdorues mund të dëshirojnë të përdorin mjete sinteze dhe simulimi të palëve të treta jashtë mjedisit Libero SoC. Libero tani mund të integrohet në mjedisin e dizajnit FPGA. Rekomandohet përdorimi i Libero SoC për të menaxhuar të gjithë rrjedhën e dizajnit FPGA.
Ky udhëzues përdoruesi përshkruan rrjedhën e personalizuar për pajisjet PolarFire dhe PolarFire SoC Family, një proces për të integruar Libero si pjesë e rrjedhës më të madhe të dizajnit FPGA. Mbështetur Device Families® Tabela e mëposhtme liston familjet e pajisjeve që Libero SoC mbështet. Megjithatë, disa informacione në këtë udhëzues mund të zbatohen vetëm për një familje specifike pajisjesh. Në këtë rast, një informacion i tillë identifikohet qartë.
Tabela 1. Familjet e pajisjeve të mbështetura nga Libero SoC

Familja e pajisjes	Përshkrimi
PolarFire®	PolarFire FPGA ofrojnë fuqinë më të ulët të industrisë në densitet të rangut të mesëm me siguri dhe besueshmëri të jashtëzakonshme.
PolarFire SoC	PolarFire SoC është i pari SoC FPGA me një grup CPU përcaktues, koherent RISC-V dhe një nënsistem memorie L2 deterministik që mundëson Linux® dhe aplikacione në kohë reale.

Mbiview (Bëj një pyetje)

Ndërsa Libero SoC ofron një mjedis projektimi plotësisht të integruar nga fundi në fund për të zhvilluar dizajne SoC dhe FPGA, ai gjithashtu ofron fleksibilitet për të ekzekutuar sintezën dhe simulimin me mjete të palëve të treta jashtë mjedisit Libero SoC. Megjithatë, disa hapa të projektimit duhet të mbeten brenda mjedisit Libero SoC.
Tabela e mëposhtme rendit hapat kryesorë në rrjedhën e projektimit FPGA dhe tregon hapat për të cilët duhet të përdoret Libero SoC.
Tabela 1-1. Rrjedha e projektimit FPGA

Hapi i rrjedhës së projektimit	Duhet të përdoret Libero	Përshkrimi
Hyrja e dizajnit: HDL	Nr	Nëse dëshironi, përdorni redaktuesin/vegël kontrolluese HDL të palëve të treta jashtë Libero® SoC.
Hyrja e dizajnit: Konfiguruesit	po	Krijo projektin e parë Libero për gjenerimin e komponentëve bazë të katalogut IP.
Gjenerimi automatik i kufizimeve PDC/SDC	Nr	Kufizimet e prejardhura kanë nevojë për të gjitha HDL files dhe një program derive_constraints kur kryhet jashtë Libero SoC, siç përshkruhet në Shtojcën C—Derive Constraints.
Simulimi	Nr	Përdorni mjetin e palës së tretë jashtë Libero SoC, nëse dëshironi. Kërkon shkarkimin e bibliotekave të simulimit të para-përpiluara për pajisjen e synuar, simulatorin e synuar dhe versionin e synuar Libero të përdorur për zbatimin e backend-it.
Sinteza	Nr	Përdorni mjetin e palës së tretë jashtë Libero SoC nëse dëshironi.
Zbatimi i projektimit: Menaxhoni kufizimet, përpiloni listën e rrjetit, vend-dhe-rrugën (shihni sipërview)	po	Krijo projektin e dytë Libero për zbatimin e backend.
Koha dhe verifikimi i energjisë	po	Qëndroni në projektin e dytë Libero.
Konfiguro të dhënat dhe kujtimet e inicializimit të dizajnit	po	Përdoreni këtë mjet për të menaxhuar lloje të ndryshme kujtimesh dhe për të inicializuar dizajnin në pajisje. Qëndroni në projektin e dytë.
Programimi File Gjenerata	po	Qëndroni në projektin e dytë.

E rëndësishme: Ju duhet të shkarkojë bibliotekat e parapërpiluara të disponueshme në Bibliotekat simuluese të parapërpiluara faqe për të përdorur një imitues të palëve të treta.
Në një rrjedhë të pastër të FPGA të pëlhurës, futni modelin tuaj duke përdorur HDL ose hyrjen skematike dhe kaloni atë drejtpërdrejt
te mjetet e sintezës. Rrjedha është ende e mbështetur. PolarFire dhe PolarFire SoC FPGA-të kanë të rëndësishme
blloqe të forta IP të pronarit që kërkojnë përdorimin e bërthamave të konfigurimit (SgCores) nga IP Libero SoC
katalogu. Kërkohet trajtim i veçantë për çdo blloqe që përfshin funksionalitetin SoC:

• PolarFire
  – PF_UPROM
  – PF_SYSTEM_SHËRBIMET
  – PF_CCC
  – PF CLK DIV
  – PF_CRYPTO
  – PF_DRI
  – PF_INIT_MONITOR
  – PF_NGMUX
  – PF_OSC
  – RAM (TPSRAM, DPSRAM, URAM)
  – PF_SRAM_AHBL_AXI
  – PF_XCVR_ERM
  – PF_XCVR_REF_CLK
  – PF_TX_PLL
  – PF_PCIE
  – PF_IO
  – PF_IOD_CDR
  – PF_IOD_CDR_CCC
  – PF_IOD_GENERIC_RX
  – PF_IOD_GENERIC_TX
  – PF_IOD_GENERIC_TX_CCC
  – PF_RGMII_TO_GMII
  – PF_IOD_OCTAL_DDR
  – PF_DDR3
  – PF_DDR4
  – PF_LPDDR3
  – PF_QDR
  – PF_CORESMARTBERT
  – PF_TAMPER
  – PF_TVS, e kështu me radhë.

Përveç SgCore-ve të listuara më sipër, ka shumë IP të buta DirectCore të disponueshme për familjet e pajisjeve PolarFire dhe PolarFire SoC në Katalogun Libero SoC që përdorin burimet e pëlhurës FPGA.
Për hyrjen e dizajnit, nëse përdorni ndonjë nga komponentët e mëparshëm, duhet të përdorni Libero SoC për një pjesë të hyrjes së dizajnit (Konfigurimi i Komponentit), por mund të vazhdoni pjesën tjetër të hyrjes në dizajn (hyrja HDL, e kështu me radhë) jashtë Libero. Për të menaxhuar rrjedhën e dizajnit FPGA jashtë Libero, ndiqni hapat e dhënë në pjesën tjetër të këtij udhëzuesi.
1.1 Cikli i jetës së komponentit (Bëj një pyetje)
Hapat e mëposhtëm përshkruajnë ciklin jetësor të një komponenti SoC dhe japin udhëzime se si të trajtohen të dhënat.

1. Gjeneroni komponentin duke përdorur konfiguruesin e tij në Libero SoC. Kjo gjeneron llojet e mëposhtme të të dhënave:
   – HDL files
   – Kujtesa files
   – Stimulimi dhe simulimi files
   – Komponenti SDC file
2. Për HDL files, instantojini dhe integroni ato në pjesën tjetër të dizajnit HDL duke përdorur mjetin/procesin e hyrjes së dizajnit të jashtëm.
3. Furnizimi me memorie files dhe stimuli files në mjetin tuaj të simulimit.
4. Komponenti i Furnizimit SDC file për të nxjerrë mjetin e kufizimeve për gjenerimin e kufizimeve. Shih Shtojcën C—Nxjerrja e kufizimeve për më shumë detaje.
5. Ju duhet të krijoni një projekt të dytë Libero, ku të importoni listën e rrjetit post-Synthesis dhe metadatat tuaja të komponentit, duke përfunduar kështu lidhjen midis asaj që keni krijuar dhe asaj që programoni.

1.2 Krijimi i projektit Libero SoC (Bëj një pyetje)
Disa hapa të projektimit duhet të ekzekutohen brenda mjedisit Libero SoC (Tabela 1-1). Që këto hapa të ekzekutohen, duhet të krijoni dy projekte Libero SoC. Projekti i parë përdoret për konfigurimin dhe gjenerimin e komponentëve të projektimit, dhe projekti i dytë është për zbatimin fizik të dizajnit të nivelit të lartë.
1.3 Rrjedha e personalizuar (Bëj një pyetje)
Figura e mëposhtme tregon:

• Libero SoC mund të integrohet si pjesë e rrjedhës më të madhe të dizajnit FPGA me mjetet e sintezës dhe simulimit të palëve të treta jashtë mjedisit Libero SoC.
• Hapat e ndryshëm të përfshirë në rrjedhë, duke filluar nga krijimi i dizajnit dhe qepja deri në programimin e pajisjes.
• Shkëmbimi i të dhënave (hyrjet dhe daljet) që duhet të ndodhë në çdo hap të rrjedhës së projektimit.

Këshillë:

1. SNVM.cfg, UPROM.cfg
2. *.mem file gjenerim për Simulim: pa4rtupromgen.exe merr UPROM.cfg si hyrje dhe gjeneron UPROM.mem.

Më poshtë janë hapat në rrjedhën e personalizuar:

1. Konfigurimi dhe gjenerimi i komponentëve:
   a. Krijoni një projekt të parë Libero (për të shërbyer si një projekt referimi).
   b. Zgjidhni Bërthamë nga Katalogu. Klikoni dy herë mbi bërthamën për t'i dhënë një emër komponenti dhe konfiguroni komponentin.
   Kjo automatikisht eksporton të dhënat e komponentëve dhe files. Gjithashtu krijohet një Manifestim i Komponentit. Shikoni Manifestet e Komponentit për detaje. Për më shumë detaje, shihni Konfigurimi i Komponentit.
2. Plotësoni dizajnin tuaj RTL jashtë Libero:
   a. Instantoni komponentin HDL files.
   b. Vendndodhja e HDL files është renditur në Manifestet e Komponentit files.
3. Gjeneroni kufizime SDC për komponentët. Përdorni programin Derive Constraints për të gjeneruar kufizimin e kohës file(SDC) bazuar në:
   a. Komponenti HDL files
   b. Komponenti SDC files
   c. Përdoruesi HDL files
   Për më shumë detaje, shihni Shtojcën C—Kufizimet e nxjerra.
4. Mjet sintezë/mjet simulimi:
   a. Merrni HDL files, stimul files, dhe të dhënat e komponentëve nga vendndodhjet specifike siç shënohet në Manifestet e Komponentit.
   b. Sintetizoni dhe simuloni dizajnin me mjete të palëve të treta jashtë Libero SoC.
5. Krijoni projektin tuaj të dytë (zbatues) Libero.
6. Hiqni sintezën nga zinxhiri i veglave të rrjedhës së projektimit (Project > Project Settings > Design Flow > pastroni kutinë e zgjedhjes Aktivizo sintezën).
7. Importoni burimin e dizajnit files (post-sinteza *.vm netlist nga mjeti i sintezës):
   – Importoni listën e rrjetit *.vm pas sintezës (File>Import> Sinthesized Verilog Netlist (VM)).
   – Metadatat e komponentit *.cfg files për uPROM dhe/ose sNVM.
8. Importoni çdo komponent të bllokut Libero SoC files. Blloku files duhet të jetë në *.cxz file format.
   Për më shumë informacion se si të krijoni një bllok, shihni Udhëzuesi i përdorimit të PolarFire Block Flow.
9. Importoni kufizimet e projektimit:
   – Import I/O kufizim files (Menaxheri i kufizimeve > I/OAtributet > Import).
   – Importimi i planifikimit të dyshemesë *.pdc files (Menaxheri i kufizimeve > Planifikimi i dyshemesë > Importi).
   – Import *.sdc kufizim kohor files (Menaxheri i kufizimeve > Koha > Importi). Importoni SDC file gjeneruar përmes mjetit Derive Constraint.
   – Import *.ndc kufizim files (Menaxheri i kufizimeve > NetlistAttributes > Import), nëse ka.
10. Kufizim file dhe asociacioni i mjeteve
    – Në Menaxherin e Kufizimeve, lidhni *.pdc files në vendin dhe rrugën, *.sdc files për verifikimet e vendit, itinerarit dhe kohës, dhe *.ndc files për të përpiluar Netlist.
11. Zbatimi i plotë i projektimit
    – Vendosni dhe drejtoni, verifikoni kohën dhe fuqinë, konfiguroni të dhënat dhe kujtimet e inicializimit të dizajnit dhe programimin file brezi.
12. Vërtetoni dizajnin
    – Vërtetoni dizajnin në FPGA dhe korrigjoni gabimet sipas nevojës duke përdorur mjetet e projektimit të ofruara me paketën e dizajnit Libero SoC.

Konfigurimi i komponentit (Bëj një pyetje)

Hapi i parë në rrjedhën e personalizuar është të konfiguroni komponentët tuaj duke përdorur një projekt referimi Libero (i quajtur gjithashtu projekti i parë Libero në Tabelën 1-1). Në hapat e mëpasshëm, ju përdorni të dhëna nga ky projekt referencë.
Nëse jeni duke përdorur ndonjë komponent të listuar më parë, nën Mbiview në dizajnin tuaj, kryeni hapat e përshkruar në këtë seksion.
Nëse nuk po përdorni asnjë nga komponentët e mësipërm, mund të shkruani RTL-në tuaj jashtë Libero dhe ta importoni drejtpërdrejt në veglat tuaja të Sintezës dhe Simulimit. Më pas mund të vazhdoni te seksioni i post-sintezës dhe të importoni vetëm listën tuaj të rrjetit *.vm të post-sintezës në projektin tuaj përfundimtar të zbatimit të Libero (i quajtur gjithashtu projekti i dytë Libero në Tabelën 1-1).
2.1 Konfigurimi i komponentit duke përdorur Libero (Bëj një pyetje)
Pasi të zgjidhni komponentët që duhet të përdoren nga lista e mëparshme, kryeni hapat e mëposhtëm:

1. Krijoni një projekt të ri Libero (Konfigurimi dhe gjenerimi thelbësor): Zgjidhni pajisjen dhe familjen ku synoni dizajnin tuaj përfundimtar.
2. Përdorni një ose më shumë nga bërthamat e përmendura në Rrjedhën e personalizuar.
   a. Krijoni një SmartDesign dhe konfiguroni bërthamën e dëshiruar dhe vendoseni atë në komponentin SmartDesign.
   b. Promovoni të gjitha kunjat në nivelin më të lartë.
   c. Gjeneroni SmartDesign.
   d. Klikoni dy herë në veglën Simulate (ndonjë nga opsionet Para-Synthesis ose Post-Synthesis ose Post-Layout) për të thirrur simulatorin. Mund të dilni nga simulatori pasi të thirret. Ky hap gjeneron simulimin fileështë e nevojshme për projektin tuaj.

Këshillë: Ju duhet ta kryeni këtë hap nëse dëshironi të simuloni dizajnin tuaj jashtë Libero.
Për më shumë informacion, shihni Simulimi i dizajnit tuaj.
e. Ruani projektin tuaj - ky është projekti juaj i referencës.
2.2 Manifestimet e komponentëve (Bëj një pyetje)
Kur gjeneroni komponentët tuaj, një grup prej files është krijuar për çdo komponent. Raporti i Manifestit të Komponentit detajon grupin e files gjenerohen dhe përdoren në çdo hap pasues (Sinteza, Simulimi, Gjenerimi i Firmware-it, e kështu me radhë). Ky raport ju jep vendndodhjet e të gjithë të gjeneruarve filenevojiten për të vazhduar me rrjedhën e personalizuar. Mund të përdorni manifestin e komponentit në zonën e Raporteve: Klikoni Dizajni > Raportet për të hapur skedën Raporte. Në skedën Raporte, ju shihni një grup manifest.txt files (Përfundoiview), një për çdo komponent që keni krijuar.
Këshillë: Duhet të vendosni një komponent ose modul si '"rrënjë"' për të parë manifestin e komponentit file përmbajtjen në skedën Raporte.
Përndryshe, mund të përdorni raportin individual të manifestit files për çdo komponent bazë të gjeneruar ose komponent SmartDesign nga /komponent/punë/ / / _manifest.txt ose /komponent/punë/ / _manifest.txt. Ju gjithashtu mund të hyni në manifest file përmbajtja e secilit komponent të gjeneruar nga skeda e re Komponentët në Libero, ku file vendndodhjet janë përmendur në lidhje me direktorinë e projektit.Përqendrohuni në raportet e mëposhtme të Manifestit të Komponentit:

• Nëse keni krijuar bërthama në një SmartDesign, lexoni file _manifest.txt.
• Nëse keni krijuar komponentë për bërthamat, lexoni _manifest.txt.

Duhet të përdorni të gjitha raportet e Manifesteve të Komponentit që zbatohen për dizajnin tuaj. Për shembullample, nëse projekti juaj ka një SmartDesign me një ose më shumë komponentë thelbësorë të instancuar në të dhe ju synoni t'i përdorni të gjithë në dizajnin tuaj përfundimtar, atëherë duhet të zgjidhni filetë listuara në raportet e Manifesteve të Komponentit të të gjithë atyre komponentëve për përdorim në rrjedhën tuaj të projektimit.
2.3 Manifesti interpretues Files (Bëj një pyetje)
Kur hapni një manifest komponent file, ju shihni shtigjet për në files në projektin tuaj Libero dhe treguesit se ku rrjedhin dizajni për t'i përdorur ato. Ju mund të shihni llojet e mëposhtme të files në një manifest file:

• Burimi HDL files për të gjitha mjetet e sintezës dhe simulimit
• Stimul files për të gjitha mjetet e simulimit
• Kufizim files

Më poshtë është Manifesti i Komponentit të një komponenti bazë PolarFire.Çdo lloj i file është e nevojshme në rrjedhën e poshtme në rrjedhën tuaj të projektimit. Seksionet e mëposhtme përshkruajnë integrimin e files nga manifesti në rrjedhën tuaj të dizajnit.

Gjenerimi i kufizimeve (Bëj një pyetje)

Kur kryeni konfigurimin dhe gjenerimin, sigurohuni që të shkruani/gjeneroni kufizimin SDC/PDC/NDC files që dizajni t'i kalojë ato te veglat Sintezë, Vend-dhe-Rrugë dhe Verifiko Kohën.
Përdorni programin Derive Constraints jashtë mjedisit Libero për të gjeneruar kufizime në vend që t'i shkruani ato me dorë. Për të përdorur programin Derive Constraint jashtë mjedisit Libero, duhet:

• Furnizoni HDL-në e përdoruesit, HDL-në e komponentit dhe kufizimin e komponentit SDC files
• Specifikoni modulin e nivelit të lartë
• Specifikoni vendndodhjen ku të gjenerohet kufizimi i prejardhur files

Kufizimet e komponentit SDC janë të disponueshme nën /komponent/punë/ / / drejtoria pas konfigurimit dhe gjenerimit të komponentëve.
Për më shumë detaje se si të krijoni kufizime për dizajnin tuaj, shihni Shtojcën C—Kufizimet e nxjerra.

Sinteza e dizajnit tuaj (Bëj një pyetje)

Një nga veçoritë kryesore të Rrjedhës së Përshtatshme është t'ju lejojë të përdorni një sintezë të palëve të treta
mjet jashtë Libero. Rrjedha e personalizuar mbështet përdorimin e Synopsys SynplifyPro. Për të sintetizuar tuajin
projekti, përdorni procedurën e mëposhtme:

1. Krijo një projekt të ri në mjetin tënd të Sintezës, duke synuar të njëjtën familje, pajisje dhe paketë pajisjesh si projekti Libero që ke krijuar.
   a. Importoni RTL-në tuaj files siç bëni zakonisht.
   b. Caktojeni daljen e Sintezës si Structural Verilog (.vm).
   Këshillë: Strukturore Verilog (.vm) është i vetmi format dalës i sintezës i mbështetur në PolarFire.
2. Importoni komponentin HDL files në projektin tuaj të Sintezës:
   a. Për secilin raport të manifestimeve të komponentit: Për secilin file nën burimin HDL files për të gjitha mjetet e sintezës dhe simulimit, importoni file në Projektin tuaj të Sintezës.
3. Importoni file polarfire_syn_comps.v (nëse përdorni Synopsys Synplify) nga
   Vendndodhja e instalimit>/data/aPA5M në projektin tuaj Synthesis.
4. Importoni SDC-në e krijuar më parë file përmes mjetit të kufizimit të derivuar (shih Shtojcën
   A-Sample SDC Constraints) në mjetin Sintezë. Ky kufizim file kufizon mjetin e sintezës për të arritur mbylljen e kohës me më pak përpjekje dhe më pak përsëritje të projektimit.

E rëndësishme: 

• Nëse planifikoni të përdorni të njëjtin *.sdc file për të kufizuar Place-and-Route gjatë fazës së zbatimit të projektimit, duhet ta importoni këtë *.sdc në projektin e sintezës. Kjo është për të siguruar që nuk ka mospërputhje të emrave të objektit të projektimit në listën e sintetizuar të rrjetit dhe kufizimet Vend-dhe-Rrugë gjatë fazës së zbatimit të procesit të projektimit. Nëse nuk e përfshini këtë *.sdc file në hapin e Sintezës, lista e rrjetit e krijuar nga Synthesis mund të dështojë në hapin Vendi dhe Rruga për shkak të mospërputhjeve të emrave të objektit të projektimit.
  a. Importoni atributet e Netlist-it *.ndc, nëse ka, në mjetin Sintezë.
  b. Ekzekutoni sintezën.
• Vendndodhja e daljes së mjetit tuaj të Sintezës ka listën e rrjetit *.vm file Sinteza e postimit të gjeneruar. Ju duhet të importoni netlistën në Projektin e Zbatimit Libero për të vazhduar me procesin e projektimit.

Simulimi i dizajnit tuaj (Bëj një pyetje)

Për të simuluar dizajnin tuaj jashtë Libero (d.m.th., duke përdorur mjedisin dhe simulatorin tuaj të simulimit), kryeni hapat e mëposhtëm:

1. Dizajn Files:
   a. Simulimi i para-sintezës:
   • Importoni RTL-në tuaj në projektin tuaj të simulimit.
   • Për çdo raport të manifestimeve të komponentit.
   – Importoni secilin file nën burimin HDL files për të gjitha mjetet e sintezës dhe simulimit në projektin tuaj simulues.
   • Përpiloni këto files sipas udhëzimeve të simulatorit tuaj.
   b. Simulimi pas sintezës:
   • Importoni netlistën tuaj të post-sintezës *.vm (e krijuar në Synthesizing Your Design) në projektin tuaj të simulimit dhe përpiloni atë.
   c. Simulimi pas paraqitjes:
   • Së pari, përfundoni zbatimin e dizajnit tuaj (shih Zbatimi i dizajnit tuaj). Sigurohuni që projekti juaj përfundimtar Libero të jetë në gjendjen pas paraqitjes.
   • Klikoni dy herë Generate BackAnnotated Files në dritaren Libero Design Flow. Ajo gjeneron dy files:
   /projektues/ / _ba.v/vhd /projektues/
   / _ba.sdf
   • Importoni të dyja këto files në mjetin tuaj të simulimit.
2. Stimulimi dhe konfigurimi files:
   a. Për çdo raport të manifestimeve të komponentëve:
   • Kopjo të gjitha files nën Stimul Files për të gjitha seksionet e Mjeteve të Simulimit në direktorinë rrënjë të projektit tuaj Simulues.
   b. Sigurohuni që çdo Tcl files në listat e mëparshme (në hapin 2.a) ekzekutohen së pari, përpara fillimit të simulimit.
   c. UPROM.mem: Nëse përdorni bërthamën UPROM në dizajnin tuaj me opsionin Përdor përmbajtjen për simulim të aktivizuar për një ose më shumë klientë të ruajtjes së të dhënave që dëshironi të simuloni, duhet të përdorni pa4rtupromgen të ekzekutueshëm (pa4rtupromgen.exe në Windows) për të gjeneruar UPROM.mem file. Ekzekutuesi pa4rtupromgen merr UPROM.cfg file si hyrje përmes një skripti Tcl file dhe nxjerr UPROM.mem file të nevojshme për simulime. Kjo UPROM.mem file duhet të kopjohet në dosjen e simulimit përpara ekzekutimit të simulimit. Një ishampLe të tregojë përdorimin e ekzekutueshëm pa4rtupromgen ofrohet në hapat e mëposhtëm. UPROM.cfg file është në dispozicion në drejtori /komponent/punë/ / në projektin Libero që keni përdorur për të gjeneruar komponentin UPROM.
   d. snvm.mem: Nëse përdorni bërthamën e Shërbimeve të Sistemit në dizajnin tuaj dhe konfiguroni skedën sNVM në bazë me opsionin Përdor përmbajtjen për simulim të aktivizuar për një ose më shumë klientë që dëshironi të simuloni, një snvm.mem file gjenerohet automatikisht në
   drejtoria /komponent/punë/ / në projektin Libero që keni përdorur për të gjeneruar komponentin e Shërbimeve të Sistemit. Ky snvm.mem file duhet të kopjohet në dosjen e simulimit përpara ekzekutimit të simulimit.
3. Krijoni një dosje pune dhe një nën-folder me emrin simulim nën dosjen e punës.
   Ekzekutuesi pa4rtupromgen pret praninë e nën-folderit të simulimit në dosjen e punës dhe skripti *.tcl vendoset në nën-dosjen e simulimit.
4. Kopjoni UPROM.cfg file nga projekti i parë Libero i krijuar për gjenerimin e komponentëve në dosjen e punës.
5. Ngjitni komandat e mëposhtme në një skript *.tcl dhe vendoseni në dosjen e simulimit të krijuar në hapin 3.
   Sample *.tcl për pajisjet PolarFire dhe PolarFire Soc Family për të gjeneruar URPOM.mem file
   nga UPROM.cfg
   set_pajisje -fam -vdes - pkg
   set_input_cfg -rruga
   set_sim_mem -rrugëFile/UPROM.mem>
   gen_sim -use_init false
   Për emrin e duhur të brendshëm për t'u përdorur për modelin dhe paketën, shihni *.prjx file i projektit të parë Libero (përdorur për gjenerimin e komponentëve).
   Argumenti use_init duhet të vendoset në false.
   Përdorni komandën set_sim_mem për të specifikuar shtegun për në dalje file UPROM.mem që është
   gjeneruar pas ekzekutimit të skenarit file me ekzekutuesin pa4rtupromgen.
6. Në vijën e komandës ose terminalin cygwin, shkoni te drejtoria e punës e krijuar në hapin 3.
   Ekzekutoni komandën pa4rtupromgen me opsionin the–script dhe kaloni tek ai skriptin *.tcl të krijuar në hapin e mëparshëm.
   Për Windows
   /designer/bin/pa4rtupromgen.exe \
   –script./simulation/ .tcl
   Për Linux:
   /bin/pa4rtupromgen
   –script./simulation/ .tcl
7. Pas ekzekutimit të suksesshëm të ekzekutuesit pa4rtupromgen, kontrolloni që UPROM.mem file gjenerohet në vendndodhjen e specifikuar në komandën set_sim_mem në skriptin *.tcl.
8. Për të simuluar sNVM, kopjoni snvm.mem file nga projekti juaj i parë Libero (i përdorur për konfigurimin e komponentëve) në dosjen e simulimit të nivelit të lartë të projektit tuaj të simulimit për të ekzekutuar simulimin (jashtë Libero SoC). Për të simuluar përmbajtjet e UPROM-it, kopjoni UPROM.mem-in e krijuar file në dosjen e simulimit të nivelit të lartë të projektit tuaj simulues për të ekzekutuar simulimin (jashtë Libero SoC).

E rëndësishme: Për simuloni funksionalitetin e Komponentëve SoC, shkarkoni bibliotekat e simulimit të parapërpiluar PolarFire dhe importojini ato në mjedisin tuaj të simulimit siç përshkruhet këtu. Për më shumë detaje, shihni Shtojcën B—Importimi i Bibliotekave të Simulimit në Mjedisin Simulues.

Zbatimi i dizajnit tuaj (Bëj një pyetje)

Pas përfundimit të simulimit të sintezës dhe post-sintezës në mjedisin tuaj, duhet të përdorni përsëri Libero për të zbatuar fizikisht dizajnin tuaj, për të ekzekutuar kohën dhe analizën e fuqisë dhe për të gjeneruar programimin tuaj file.

1. Krijo një projekt të ri Libero për zbatimin fizik dhe paraqitjen e dizajnit. Sigurohuni që të synoni të njëjtën pajisje si në projektin e referencës që keni krijuar në Konfigurimin e Komponentit.
2. Pas krijimit të projektit, hiqni Synthesis nga zinxhiri i veglave në dritaren e Rrjedhës së Dizajnit (Projekti > Cilësimet e projektit > Rrjedha e projektimit > Hiq zgjedhjen Aktivizo sintezën).
3.  Importoni post-sintezën tuaj *.vm file në këtë projekt, (File > Import > Sinthesized Verilog Netlist (VM)).
   Këshillë: Rekomandohet të krijoni një lidhje për këtë file, në mënyrë që nëse risintetizoni dizajnin tuaj, Libero përdor gjithmonë listën më të fundit të rrjetit pas sintezës.
   a. Në dritaren e Hierarkisë së Dizajnit, vini re emrin e modulit rrënjë.
4. Importoni kufizimet në projektin Libero. Përdorni Menaxherin e Kufizimeve për të importuar kufizimet *.pdc/*.sdc/*.ndc.
   a. Importo I/O *.pdc kufizim files (Menaxheri i Kufizimeve > Atributet I/O > Import).
   b. Import Planifikimi i Katit *.pdc kufizim files (Menaxheri i kufizimeve > Planifikuesi i dyshemesë > Importi).
   c. Import *.sdc kufizimi i kohës files (Menaxheri i kufizimeve > Koha > Importi). Nëse dizajni juaj ka ndonjë nga bërthamat e listuara në Overview, sigurohuni që të importoni SDC file gjeneruar përmes instrumentit të kufizimit deriv.
   d. Import *.ndc kufizim files (Menaxheri i Kufizimeve > Atributet e Netlistës > Import).
5. Kufizimet e asociuara Files për të projektuar mjetet.
   a. Hap Menaxherin e Kufizimeve (Menaxho Kufizimet > Hap Menaxho Kufizimet View).
   Kontrolloni kutinë e kontrollit "Vend-dhe-Rruga dhe Verifikimi i Kohës" pranë kufizimit file për të vendosur kufizim file dhe asociacioni i mjeteve. Lidhni kufizimin *.pdc me Place-andRoute dhe *.sdc me Verifikimin Vendi-dhe-Rrugë dhe Koha. Lidhni *.ndc file për të përpiluar Netlist.
   Këshillë: Nëse Vendi dhe Rruga dështojnë me këtë kufizim *.sdc file, pastaj importoni të njëjtin *.sdc file për të sintetizuar dhe ridrejtuar sintezën.
6. Klikoni Compile Netlist dhe më pas Place and Route për të përfunduar hapin e paraqitjes.
7. Vegla Konfiguro të Dhënat dhe Memoriet e Inicializimit të Dizajnit ju lejon të inicializoni blloqet e projektimit, si LSRAM, µSRAM, XCVR (transmetuesit) dhe PCIe duke përdorur të dhëna të ruajtura në μPROM, sNVM ose memorie të jashtme të ruajtjes SPI Flash. Mjeti ka skedat e mëposhtme për përcaktimin e specifikimit të sekuencës së inicializimit të projektimit, specifikimin e klientëve të inicializimit, klientëve të të dhënave të përdoruesit.
   – Skeda e Inicializimit të Dizajnit
   – Skeda μPROM
   – Skeda sNVM
   – Skeda SPI Flash
   – Skeda e RAM-ve të pëlhurës
   Përdorni skedat në mjet për të konfiguruar të dhënat dhe memoriet e inicializimit të dizajnit.Pas përfundimit të konfigurimit, kryeni hapat e mëposhtëm për të programuar të dhënat e inicializimit:
   • Gjenerimi i klientëve të inicializimit
   • Gjeneroni ose eksportoni bitstream
   • Programoni pajisjen
   Për informacion të detajuar se si të përdorni këtë mjet, shihni Udhëzuesin e Përdoruesit të Fluksit të Dizajnimit Libero SoC. Për më shumë informacion mbi komandat Tcl të përdorura për të konfiguruar skeda të ndryshme në mjet dhe për të specifikuar konfigurimin e kujtesës files (*.cfg), shih Udhëzuesi i referencës së komandave Tcl.
8. Gjeneroni një programim File nga ky projekt dhe përdorni atë për të programuar FPGA-në tuaj.

Shtojca A-Sampkufizimet e SDC (Bëj një pyetje

Libero SoC gjeneron kufizime kohore SDC për disa bërthama IP, të tilla si CCC, OSC, Transceiver etj. Kalimi i kufizimeve të SDC për mjetet e projektimit rrit mundësinë e përmbushjes së mbylljes së kohës me më pak përpjekje dhe më pak përsëritje të projektimit. Rruga e plotë hierarkike nga instanca e nivelit të lartë është dhënë për të gjitha objektet e projektimit të referuara në kufizimet.
7.1 Kufizimet e kohës së SDC (Bëj një pyetje)
Në projektin bazë të referencës së IP-së Libero, ky kufizim SDC i nivelit të lartë file është i disponueshëm nga Menaxheri i Kufizimeve (Design Flow > Open Manage Constraint View >Koha > Kufizimet e nxjerra).
E rëndësishme: Shih kjo file për të vendosur kufizimet SDC nëse dizajni juaj përmban CCC, OSC, Transceiver dhe komponentë të tjerë. Modifikoni shtegun e plotë hierarkik, nëse është e nevojshme, për t'u përshtatur me hierarkinë tuaj të projektimit ose përdorni mjetin dhe hapat e Derive_Constraints në Shtojcën C—Derive Constraints në nivelin e komponentit SDC file.
Ruani file në një emër tjetër dhe importoni SDC file te mjeti i sintezës, Mjeti Vend-dhe-Rrugë dhe Verifikimi i Kohës, ashtu si çdo kufizim tjetër SDC files.
7.1.1 SDC e nxjerrë File (Bëj një pyetje)
#Kjo file u krijua bazuar në burimin e mëposhtëm SDC files:
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_CCC_C0/PF_CCC_C0_0/PF_CCC_C0_PF_CCC_C0_0_PF_CCC.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
CLK_DIV/CLK_DIV_0/CLK_DIV_CLK_DIV_0_PF_CLK_DIV.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
TRANSMIT_PLL/TRANSMIT_PLL_0/TRANSMIT_PLL_TRANSMIT_PLL_0_PF_TX_PLL.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
DMA_INITIATOR/DMA_INITIATOR_0/DMA_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
FIC0_INITIATOR/FIC0_INITIATOR_0/FIC0_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
ICICLE_MSS/ICICLE_MSS.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_PCIE_C0/PF_PCIE_C0_0/PF_PCIE_C0_PF_PCIE_C0_0_PF_PCIE.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PCIE_INITIATOR/PCIE_INITIATOR_0/PCIE_INITIATOR.sdc
# /drive/aPA5M/cores/constraints/osc_rc160mhz.sdc
# *** Çdo modifikim në këtë file do të humbasë nëse kufizimet e prejardhura rikthehen. ***
create_clock -name {CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK} -periudha 6.25
[ get_pins { CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK } ] create_clock -emri {REF_CLK_PAD_P} -periudha 10 [ get_ports { REF_CLK_PAD_P } ] create_clock -emri {CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_P/TRANSMIT_Pll_0t/
DIV_CLK} -periudha 8
[ get_pins { CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/DIV_CLK } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT0} -shumohet_me 25 -pjesto_me 32 -burimi
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -faza 0
[get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT0 } ] create_generated_clock -emri {CLOCKS_AND_RESETS_inst_0/CCC_FIC_F_CCC_CKll/
OUT1} -shumohet_me 25 -pjesto_me 32 -burimi
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -faza 0
[get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT1 } ] create_generated_clock -emri {CLOCKS_AND_RESETS_inst_0/CCC_FIC_F_CCC_CKll/
OUT2} -shumohet_me 25 -pjesto_me 32 -burimi
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -faza 0
[get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT2 } ] create_generated_clock -emri {CLOCKS_AND_RESETS_inst_0/CCC_FIC_F_CCC_CKll/
OUT3} -shumohet_me 25 -pjesto_me 64 -burimi
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -faza 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT3 } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/
Y_DIV} -pjesto_nga 2 -burimi
[ get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/A } ] [ get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/Y_DIV } ] set_false_path -nëpërmjet [ get_nets { DMA_INITIATOR_inst_0/ARESETN* } ]setf_false DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/rdGrayCounter*/cntGray* } ] -në [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
rdPtr_s1* } ] set_false_path -nga [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/wrGrayCounter*/cntGray* } ] -në [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
wrPtr_s1* } ] set_false_path -nëpërmjet [ get_nets { FIC0_INITIATOR_inst_0/ARESETN* } ] set_false_path -to [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[0] PCIE0/CF
PCIE_1/INTERRUPT[1] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[2] PCIE/PF_PCIE_C0_0/PCIE_1/
INTERRUPT[3] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[4] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[5] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[6] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[7] PCIE/PF_PCIE_C0_0/
PCIE_1/WAKEREQ PCIE/PF_PCIE_C0_0/PCIE_1/MPERST_N } ] set_false_path -nga [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/TL_CLK } ] set_false_path -nëpërmjet [TORIE_IN_net_st_inst_PCIEES_INST } ] Shtojca B—Importimi i bibliotekave simuluese në mjedisin e simulimit (Bëj një pyetje)
Simulatori i parazgjedhur për simulimin RTL me Libero SoC është ModelSim ME Pro.
Bibliotekat e para-përpiluara për simulatorin e paracaktuar janë të disponueshme me instalimin e Libero në drejtori /Designer/lib/modelsimpro/precompiled/vlog për familjet e mbështetura nga®. Libero SoC gjithashtu mbështet edicionet e tjera të simuluesve të palëve të treta të ModelSim, Questasim, VCS, Xcelium
, Active HDL dhe Riviera Pro. Shkarkoni bibliotekat përkatëse të para-përpiluara nga Libero SoC v12.0 dhe më vonë bazuar në simulatorin dhe versionin e tij.
Ngjashëm me mjedisin Libero, run.do file duhet të krijohet për të ekzekutuar simulimin jashtë Libero.
Krijo një ekzekutim të thjeshtë.do file që ka komanda për të krijuar bibliotekë për rezultatet e përpilimit, hartëzimin e bibliotekës, përpilimin dhe simulimin. Ndiqni hapat për të krijuar një run.do bazë file.

1. Krijo një bibliotekë logjike për të ruajtur rezultatet e përpilimit duke përdorur komandën vlib vlib presynth.
2. Harto emrin logjik të bibliotekës në drejtorinë e bibliotekës së parapërpiluar duke përdorur komandën vmap vmap .
3. Përpiloni burimin files-përdor komandat e përpiluesit të gjuhës specifike për të përpiluar dizajnin files në drejtorinë e punës.
   – vlog për .v/.sv
   – vcom për .vhd
4. Ngarkoni dizajnin për simulim duke përdorur komandën vsim duke specifikuar emrin e çdo moduli të nivelit të lartë.
5. Simuloni dizajnin duke përdorur komandën run.
   Pas ngarkimit të dizajnit, koha e simulimit vendoset në zero dhe mund të futni komandën run për të filluar simulimin.
   Në dritaren e transkriptit të simulatorit, ekzekutoni run.do file si run.do ekzekutoni simulimin. Sample vrapoj.bëj file si më poshtë.

vendos në heshtje ACTELLIBNAME PolarFire caktoje në heshtje PROJECT_DIR "W:/Test/basic_test" nëse
{[file ekziston presynth/_info]} { echo “INFO: simulimi i bibliotekës presynth ekziston” } other
{ file fshi -force presynth vlib presynth } vmap presynth presynth vmap PolarFire
“X:/Libero/Designer/lib/modelsimpro/precompiled/vlog/PolarFire” vlog -sv -punë presynth
"${PROJECT_DIR}/hdl/top.v" vlog "+incdir+${PROJECT_DIR}/stimulus" -sv -punoni presynth "$
{PROJECT_DIR}/stimulus/tb.v” vsim -L PolarFire -L presynth -t 1ps presynth.tb shtoni valë /tb/*
ekzekutoni log 1000ns /tb/* dilni

Shtojca C-Nxjerrja e kufizimeve (Bëj një pyetje)

Kjo shtojcë përshkruan komandat "Drive Constraints" Tcl.
9.1 Nxjerrja e kufizimeve Komandat Tcl (Bëj një pyetje)
Programi derive_constraints ju ndihmon të nxirrni kufizime nga RTL ose konfiguruesi jashtë mjedisit të projektimit Libero SoC. Për të gjeneruar kufizime për dizajnin tuaj, ju nevojiten HDL-të e përdoruesit, HDL-të e komponentëve dhe kufizimet e komponentëve files. Kufizimet e komponentit SDC files janë në dispozicion nën /komponent/punë/ / / drejtoria pas konfigurimit dhe gjenerimit të komponentëve.
Çdo kufizim komponent file përbëhet nga komanda set_component tcl (specifikon emrin e komponentit) dhe listën e kufizimeve të krijuara pas konfigurimit. Kufizimet krijohen në bazë të konfigurimit dhe janë specifike për secilin komponent.
Example 9-1. Kufizimi i komponentit File për bërthamën PF_CCC
Këtu është një ishample të një kufizimi përbërës file për bërthamën PF_CCC:
grupi_komponenti PF_CCC_C0_PF_CCC_C0_0_PF_CCC
# Microchip Corp.
# Data: 2021-Tetor-26 04:36:00
# Ora bazë për PLL #0
create_clock -perioda 10 [ get_pins { pll_inst_0/REF_CLK_0 } ] create_generated_clock -divide_by 1 -source [ get_pins { pll_inst_0/
REF_CLK_0 } ] -faza 0 [ get_pins { pll_inst_0/OUT0 } ] Këtu, create_clock dhe create_generated_clock janë respektivisht kufizimet e orës referuese dhe dalëse, të cilat gjenerohen në bazë të konfigurimit.
9.1.1 Puna me derive_constraints Utility (Bëj një pyetje)
Nxjerrja e kufizimeve kalon përmes projektimit dhe alokoni kufizime të reja për çdo shembull të komponentit bazuar në komponentin SDC të dhënë më parë files. Për orët e referencës CCC, ajo përhapet përsëri përmes dizajnit për të gjetur burimin e orës së referencës. Nëse burimi është një I/O, kufizimi i orës së referencës do të vendoset në I/O. Nëse është një dalje CCC ose një burim tjetër i orës (për shembullample, Transceiver, oshilator), ai përdor orën nga komponenti tjetër dhe raporton një paralajmërim nëse intervalet nuk përputhen. Kufizimet e derivimit do të ndajnë gjithashtu kufizime për disa makro si oshilatorët në çip nëse i keni ato në RTL tuaj.
Për të ekzekutuar programin derive_constraints, duhet të jepni një .tcl file argumenti i linjës së komandës me informacionin e mëposhtëm në rendin e specifikuar.

1. Specifikoni informacionin e pajisjes duke përdorur informacionin në seksionin set_device.
2. Specifikoni rrugën për në RTL files duke përdorur informacionin në seksionin read_verilog ose read_vhdl.
3. Vendosni modulin e nivelit të lartë duke përdorur informacionin në seksionin set_top_level.
4. Specifikoni rrugën për në komponentin SDC files duke përdorur informacionin në seksionin read_sdc ose read_ndc.
5. Ekzekutoni files duke përdorur informacionin në seksionin derive_constraints.
6.  Specifikoni rrugën drejt kufizimeve të nxjerra nga SDC file duke përdorur informacionin në seksionin write_sdc ose write_pdc ose write_ndc.

Example 9-2. Ekzekutimi dhe Përmbajtja e derivatit.tcl File
Më poshtë është një ishample argumenti i linjës së komandës për të ekzekutuar programin derive_constraints.
$ /bin{64}/derive_constraints derive.tcl
Përmbajtja e prejardhjes.tcl file:
# Informacion për pajisjen
set_device -familja PolarFire -die MPF100T -shpejtësia -1
# RTL files
read_verilog -mode system_verilog project/component/work/txpll0/
txpll0_txpll0_0_PF_TX_PLL.v
read_verilog -mode system_verilog {project/component/work/txpll0/txpll0.v}
read_verilog -mode system_verilog {project/component/work/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.v}
read_verilog -mode system_verilog {project/component/work/xcvr0/xcvr0.v}
read_vhdl -mode vhdl_2008 {project/hdl/xcvr1.vhd}
#Komponent SDC files
set_top_nivel {xcvr1}
read_sdc -komponenti {project/component/work/txpll0/txpll0_0/
txpll0_txpll0_0_PF_TX_PLL.sdc}
read_sdc -komponent {projekt/komponent/punë/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.sdc}
#Përdor komandën derive_constraint
rrjedhin_kufizimet
Rezultati #SDC/PDC/NDC files
write_sdc {project/constraint/xcvr1_derived_constraints.sdc}
write_pdc {project/constraint/fp/xcvr1_derived_constraints.pdc}
9.1.2 set_pajisje (Bëj një pyetje)
Përshkrimi
Specifikoni emrin e familjes, emrin dhe shkallën e shpejtësisë.
set_device -familje -vdes - shpejtësi
Argumentet

Parametri	Lloji	Përshkrimi
-familje	Vargu	Specifikoni emrin e familjes. Vlerat e mundshme janë PolarFire®, PolarFire SoC.
-vdes	Vargu	Specifikoni emrin e veprës.
- shpejtësi	Vargu	Specifikoni shkallën e shpejtësisë së pajisjes. Vlerat e mundshme janë STD ose -1.

Lloji i kthimit	Përshkrimi
0	Komanda pati sukses.
1	Komanda dështoi. Ka një gabim. Ju mund të vëzhgoni mesazhin e gabimit në tastierë.

Lista e gabimeve

Kodi i gabimit	Mesazh gabimi	Përshkrimi
ERR0023	Parametri i kërkuar - mungon	Opsioni i shufrës është i detyrueshëm dhe duhet të specifikohet.
ERR0005	Die e panjohur 'MPF30'	Vlera e opsionit -die nuk është e saktë. Shihni listën e mundshme të vlerave në përshkrimin e opsionit.
ERR0023	Parametri - i mungon vlera	Opsioni die është specifikuar pa vlerë.
ERR0023	Parametri i kërkuar - mungon familja	Opsioni i familjes është i detyrueshëm dhe duhet të specifikohet.
ERR0004	Familje e panjohur "PolarFire®"	Opsioni i familjes nuk është i saktë. Shihni listën e mundshme të vlerave në përshkrimin e opsionit.

………… vazhdoi
Kodi i gabimit	Mesazh gabimi	Përshkrimi
ERR0023	Parametri - familjes i mungon vlera	Opsioni i familjes është specifikuar pa vlerë.
ERR0023	Parametri i kërkuar - shpejtësia mungon	Opsioni i shpejtësisë është i detyrueshëm dhe duhet të specifikohet.
ERR0007	Shpejtësi e panjohur' '	Opsioni i shpejtësisë nuk është i saktë. Shihni listën e mundshme të vlerave në përshkrimin e opsionit.
ERR0023	Parametri - shpejtësisë i mungon vlera	Opsioni i shpejtësisë është specifikuar pa vlerë.

Example
set_device -familje {PolarFire} -die {MPF300T_ES} -shpejtësi -1
set_device -familje SmartFusion 2 -die M2S090T -shpejtësi -1
9.1.3 read_verilog (Bëj një pyetje)
Përshkrimi
Lexoni një Verilog file duke përdorur Verific.
read_verilog [-lib ] [-modaliteti ]fileemri>
Argumentet

Parametri	Lloji	Përshkrimi
-lib	Vargu	Specifikoni bibliotekën që përmban modulet që do të shtohen në bibliotekë.
- mënyra	Vargu	Specifikoni standardin Verilog. Vlerat e mundshme janë verilog_95, verilog_2k, system_verilog_2005, system_verilog_2009, system_verilog, verilog_ams, verilog_psl, system_verilog_mfcu. Vlerat janë të pandjeshme ndaj rasteve. Parazgjedhja është verilog_2k.
fileemri	Vargu	Verilog file emri.

Lloji i kthimit	Përshkrimi
0	Komanda pati sukses.
1	Komanda dështoi. Ka një gabim. Ju mund të vëzhgoni mesazhin e gabimit në tastierë.

Lista e gabimeve

Kodi i gabimit	Mesazh gabimi	Përshkrimi
ERR0023	Parametri-lib i mungon vlera	Opsioni lib specifikohet pa vlerë.
ERR0023	Parametri-modaliteti i mungon vlera	Opsioni i modalitetit specifikohet pa vlerë.
ERR0015	Modaliteti i panjohur ' '	Modaliteti i specifikuar i verifikimit është i panjohur. Shihni listën e përshkrimit të opsionit të modalitetit verilog në modalitet.
ERR0023	Parametri i kërkuar file emri mungon	Asnjë verilog file është dhënë rruga.
ERR0016	Dështoi për shkak të analizuesit të Verific	Gabim sintaksor në verilog file. Analisti i Verific mund të vërehet në tastierën mbi mesazhin e gabimit.
ERR0012	set_device nuk thirret	Informacioni i pajisjes nuk është i specifikuar. Përdor komandën set_device për të përshkruar pajisjen.

Example
read_verilog -mode system_verilog {component/work/top/top.v}
read_verilog -mode system_verilog_mfcu design.v
9.1.4 read_vhdl (Bëj një pyetje)
Përshkrimi
Shtoni një VHDL file në listën e VHDL files.
read_vhdl [-lib ] [-modaliteti ]fileemri>
Argumentet

Parametri	Lloji	Përshkrimi
-lib	—	Specifikoni bibliotekën në të cilën duhet të shtohet përmbajtja.
- mënyra	—	Specifikon standardin VHDL. Parazgjedhja është VHDL_93. Vlerat e mundshme janë vhdl_93, vhdl_87, vhdl_2k, vhdl_2008, vhdl_psl. Vlerat janë të pandjeshme ndaj rasteve.
fileemri	—	VHDL file emri.

Lloji i kthimit	Përshkrimi
0	Komanda pati sukses.
1	Komanda dështoi. Ka një gabim. Ju mund të vëzhgoni mesazhin e gabimit në tastierë.

Lista e gabimeve

Kodi i gabimit	Mesazh gabimi	Përshkrimi
ERR0023	Parametri-lib i mungon vlera	Opsioni lib specifikohet pa vlerë.
ERR0023	Parametri-modaliteti i mungon vlera	Opsioni i modalitetit specifikohet pa vlerë.
ERR0018	Modaliteti i panjohur ' '	Modaliteti i specifikuar VHDL është i panjohur. Shihni listën e përshkrimit të opsionit të modalitetit të mundshëm VHDL në modalitet.
ERR0023	Parametri i kërkuar file emri mungon	Nuk ka VHDL file është dhënë rruga.
ERR0019	Nuk mund të regjistrohet invalid_path.v file	VHDL e specifikuar file nuk ekziston ose nuk ka leje leximi.
ERR0012	set_device nuk thirret	Informacioni i pajisjes nuk është i specifikuar. Përdor komandën set_device për të përshkruar pajisjen.

Example
read_vhdl -mode vhdl_2008 osc2dfn.vhd
read_vhdl {hdl/top.vhd}
9.1.5 set_top_nivel (Bëj një pyetje)
Përshkrimi
Specifikoni emrin e modulit të nivelit të lartë në RTL.
niveli_e_lartë [-lib ]
Argumentet

Parametri	Lloji	Përshkrimi
-lib	Vargu	Biblioteka për të kërkuar modulin ose entitetin e nivelit të lartë (Opsionale).
emri	Vargu	Emri i modulit ose entitetit të nivelit të lartë.

Lloji i kthimit	Përshkrimi
0	Komanda pati sukses.
1	Komanda dështoi. Ka një gabim. Ju mund të vëzhgoni mesazhin e gabimit në tastierë.

Lista e gabimeve

Kodi i gabimit	Mesazh gabimi	Përshkrimi
ERR0023	Niveli i lartë i parametrit të kërkuar mungon	Opsioni i nivelit të lartë është i detyrueshëm dhe duhet të specifikohet.
ERR0023	Parametri-lib i mungon vlera	Opsioni lib specifikohet pa vlera.
ERR0014	Nuk mund të gjendet niveli i lartë në bibliotekë	Moduli i specifikuar i nivelit të lartë nuk është i përcaktuar në bibliotekën e ofruar. Për të rregulluar këtë gabim, moduli kryesor ose emri i bibliotekës duhet të korrigjohet.
ERR0017	Elaborimi dështoi	Gabim në procesin e përpunimit të RTL. Mesazhi i gabimit mund të vërehet nga tastiera.

Example
set_top_nivel {lart}
set_top_level -lib hdl lartë
9.1.6 read_sdc (Bëni një pyetje)
Përshkrimi
Lexoni një SDC file në bazën e të dhënave të komponentëve.
read_sdc -komponentifileemri>
Argumentet

Parametri	Lloji	Përshkrimi
-komponenti	—	Ky është një flamur i detyrueshëm për komandën read_sdc kur nxjerrim kufizime.
fileemri	Vargu	Rruga për në SDC file.

Lloji i kthimit	Përshkrimi
0	Komanda pati sukses.
1	Komanda dështoi. Ka një gabim. Ju mund të vëzhgoni mesazhin e gabimit në tastierë.

Lista e gabimeve

Kodi i gabimit	Mesazh gabimi	Përshkrimi
ERR0023	Parametri i kërkuar file emri mungon.	Opsioni i detyrueshëm file emri nuk është specifikuar.
ERR0000	SDC file <file_path> nuk është i lexueshëm.	SDC e specifikuar file nuk ka leje leximi.
ERR0001	Nuk mund të hapetfile_rruga> file.	SDC file nuk ekziston. Rruga duhet të korrigjohet.
ERR0008	Mungon komanda set_component nëfile_rruga> file	Komponenti i specifikuar i SDC file nuk e specifikon komponentin.

Kodi i gabimit	Mesazh gabimi	Përshkrimi
ERR0009	<List of errors from sdc file>	SDC file përmban komanda të pasakta sdc. Për shembullample, kur ka një gabim në kufizimin set_multicycle_path: Gabim gjatë ekzekutimit të komandës read_sdc: nëfile_rruga> file: Gabim në komandën set_multicycle_path: Parametër i panjohur [get_cells {reg_a}].

Example
read_sdc -component {./component/work/ccc0/ccc0_0/ccc0_ccc0_0_PF_CCC.sdc}
9.1.7 read_ndc (Bëni një pyetje)
Përshkrimi
Lexoni një NDC file në bazën e të dhënave të komponentëve.
read_ndc -komponentfileemri>
Argumentet

Parametri	Lloji	Përshkrimi
-komponenti	—	Ky është një flamur i detyrueshëm për komandën read_ndc kur nxjerrim kufizime.
fileemri	Vargu	Rruga për në NDC file.

Lloji i kthimit	Përshkrimi
0	Komanda pati sukses.
1	Komanda dështoi. Ka një gabim. Ju mund të vëzhgoni mesazhin e gabimit në tastierë.

Lista e gabimeve

Kodi i gabimit	Mesazh gabimi	Përshkrimi
ERR0001	Nuk mund të hapetfile_rruga> file	NDC file nuk ekziston. Rruga duhet të korrigjohet.
ERR0023	Parametri i kërkuar—Mungon AtclParamO_.	Opsioni i detyrueshëm fileemri nuk është specifikuar.
ERR0023	Parametri i kërkuar—komponenti mungon.	Opsioni i komponentit është i detyrueshëm dhe duhet të specifikohet.
ERR0000	NDC file 'file_path>' nuk është i lexueshëm.	NDC e specifikuar file nuk ka leje leximi.

Example
read_ndc -komponent {component/work/ccc1/ccc1_0/ccc_comp.ndc}
9.1.8 derive_constraints (Bëni një pyetje)
Përshkrimi
Komponenti instantues SDC files në bazën e të dhënave të nivelit të projektimit.
rrjedhin_kufizimet
Argumentet

Lloji i kthimit	Përshkrimi
0	Komanda pati sukses.
1	Komanda dështoi. Ka një gabim. Ju mund të vëzhgoni mesazhin e gabimit në tastierë.

Lista e gabimeve

Kodi i gabimit	Mesazh gabimi	Përshkrimi
ERR0013	Niveli i lartë nuk është i përcaktuar	Kjo do të thotë që moduli ose entiteti i nivelit të lartë nuk është i specifikuar. Për të rregulluar këtë telefonatë, lëshoni komanda set_top_level përpara komandës derive_constraints.

Example
rrjedhin_kufizimet
9.1.9 write_sdc (Bëni një pyetje)
Përshkrimi
Shkruan një kufizim file në formatin SDC.
shkrim_sdcfileemri>
Argumentet

Parametri	Lloji	Përshkrimi
<fileemri>	Vargu	Rruga për në SDC file do të gjenerohet. Ky është një opsion i detyrueshëm. Nëse file ekziston, do të mbishkruhet.

Lloji i kthimit	Përshkrimi
0	Komanda pati sukses.
1	Komanda dështoi. Ka një gabim. Ju mund të vëzhgoni mesazhin e gabimit në tastierë.

Lista e gabimeve

Kodi i gabimit	Mesazh gabimi	Përshkrimi
ERR0003	Nuk mund të hapetfile shteg> file.	File rruga nuk është e saktë. Kontrolloni nëse drejtoritë mëmë ekzistojnë.
ERR0002	SDC file 'file rruga>' nuk mund të shkruhet.	SDC e specifikuar file nuk ka leje shkrimi.
ERR0023	Parametri i kërkuar file emri mungon.	SDC file rruga është një opsion i detyrueshëm dhe duhet të specifikohet.

Example
write_sdc "derived.sdc"
9.1.10 write_pdc (Bëni një pyetje)
Përshkrimi
Shkruan kufizime fizike (Vetëm kufizimet derivojnë).
shkrim_pdcfileemri>
Argumentet

Parametri	Lloji	Përshkrimi
<fileemri>	Vargu	Rruga për në PDC file do të gjenerohet. Ky është një opsion i detyrueshëm. Nëse file rruga ekziston, ajo do të mbishkruhet.

Lloji i kthimit	Përshkrimi
0	Komanda pati sukses.
1	Komanda dështoi. Ka një gabim. Ju mund të vëzhgoni mesazhin e gabimit në tastierë.

Lista e gabimeve

Kodi i gabimit	Mesazhet e gabimit	Përshkrimi
ERR0003	Nuk mund të hapetfile shteg> file	Të file rruga nuk është e saktë. Kontrolloni nëse drejtoritë mëmë ekzistojnë.
ERR0002	PDC file 'file rruga>' nuk mund të shkruhet.	PDC e specifikuar file nuk ka leje shkrimi.
ERR0023	Parametri i kërkuar file emri mungon	PDC file rruga është një opsion i detyrueshëm dhe duhet të specifikohet.

Example
write_pdc "derived.pdc"
9.1.11 write_ndc (Bëni një pyetje)
Përshkrimi
Shkruan kufizimet NDC në a file.
shkruaj_ndcfileemri>
Argumentet

Parametri	Lloji	Përshkrimi
fileemri	Vargu	Rruga për në NDC file do të gjenerohet. Ky është një opsion i detyrueshëm. Nëse file ekziston, do të mbishkruhet.

Lloji i kthimit	Përshkrimi
0	Komanda pati sukses.
1	Komanda dështoi. Ka një gabim. Ju mund të vëzhgoni mesazhin e gabimit në tastierë.

Lista e gabimeve

Kodi i gabimit	Mesazhet e gabimit	Përshkrimi
ERR0003	Nuk mund të hapetfile_rruga> file.	File rruga nuk është e saktë. Drejtoritë mëmë nuk ekzistojnë.
ERR0002	NDC file 'file_path>' nuk mund të shkruhet.	NDC e specifikuar file nuk ka leje shkrimi.
ERR0023	Parametri i kërkuar _AtclParamO_ mungon.	NDC file rruga është një opsion i detyrueshëm dhe duhet të specifikohet.

Example
write_ndc "rrjedh.ndc"
9.1.12 add_include_path (Bëni një pyetje)
Përshkrimi
Përcakton një shteg për të përfshirë kërkimin files kur lexoni RTL files.
shto_përfshin_shtegun
Argumentet

Parametri	Lloji	Përshkrimi
drejtoria	Vargu	Përcakton një shteg për të përfshirë kërkimin files kur lexoni RTL files. Ky opsion është i detyrueshëm.

Lloji i kthimit	Përshkrimi
0	Komanda pati sukses.

Lloji i kthimit	Përshkrimi
1	Komanda dështoi. Ka një gabim. Ju mund të vëzhgoni mesazhin e gabimit në tastierë.

Lista e gabimeve

Kodi i gabimit	Mesazh gabimi	Përshkrimi
ERR0023	Parametri i kërkuar i përfshirjes së shtegut mungon.	Opsioni i drejtorisë është i detyrueshëm dhe duhet të sigurohet.

Shënim: Nëse shtegu i drejtorisë nuk është i saktë, atëherë add_include_path do të kalohet pa gabim.
Megjithatë, komandat read_verilog/read_vhd do të dështojnë për shkak të analizuesit të Verific.
Example
add_include_path komponent/work/COREABC0/COREABC0_0/rtl/vlog/core

Historia e kaluar (Bëj një pyetje)

Historia e rishikimit përshkruan ndryshimet që janë zbatuar në dokument. Ndryshimet renditen me rishikim, duke filluar nga publikimi më aktual.

Rishikim	Data	Përshkrimi
F	08/2024	Ndryshimet e mëposhtme janë bërë në këtë rishikim: • Seksioni i përditësuar Shtojca B—Importimi i Bibliotekave të Simulimit në Mjedisin e Simulimit.
E	08/2024	Ndryshimet e mëposhtme janë bërë në këtë rishikim: • Seksioni i përditësuar Mbiview. • Seksioni i përditësuar i rrjedhur SDC File. • Seksioni i përditësuar Shtojca B—Importimi i Bibliotekave të Simulimit në Mjedisin e Simulimit.
D	02/2024	Ky dokument lëshohet me Libero 2024.1 SoC Design Suite pa ndryshime nga v2023.2. Seksioni i përditësuar Puna me derive_constraints Utility
C	08/2023	Ky dokument lëshohet me Libero 2023.2 SoC Design Suite pa ndryshime nga v2023.1.
B	04/2023	Ky dokument lëshohet me Libero 2023.1 SoC Design Suite pa ndryshime nga v2022.3.
A	12/2022	Rishikimi fillestar.

Mbështetje për mikroçip FPGA
Grupi i produkteve Microchip FPGA mbështet produktet e tij me shërbime të ndryshme mbështetëse, duke përfshirë Shërbimin ndaj Klientit, Qendrën e Mbështetjes Teknike të Klientit, një websiti dhe zyrat e shitjeve në mbarë botën.
Klientëve u sugjerohet të vizitojnë burimet në internet të Microchip përpara se të kontaktojnë mbështetjen pasi ka shumë të ngjarë që pyetjeve të tyre të jenë përgjigjur tashmë.
Kontaktoni Qendrën e Mbështetjes Teknike përmes webfaqe në www.microchip.com/support. Përmendni numrin e pjesës së pajisjes FPGA, zgjidhni kategorinë e duhur të rastit dhe ngarkoni modelin files gjatë krijimit të një rasti të mbështetjes teknike.
Kontaktoni Shërbimin e Klientit për mbështetjen jo-teknike të produktit, të tilla si çmimi i produktit, përmirësimet e produktit, informacioni i përditësimit, statusi i porosisë dhe autorizimi.

• Nga Amerika e Veriut, telefononi 800.262.1060
• Nga pjesa tjetër e botës, telefononi 650.318.4460
• Faks, nga kudo në botë, 650.318.8044

Informacioni i mikroçipit
Mikroçipi Webfaqe
Microchip ofron mbështetje në internet nëpërmjet tonë webfaqe në www.microchip.com/. Kjo webfaqe përdoret për të bërë files dhe informacione lehtësisht të disponueshme për klientët. Disa nga përmbajtjet e disponueshme përfshijnë:

• Mbështetja e produktit – Fletët e të dhënave dhe gabimet, shënimet e aplikacionit dhe sampprogramet, burimet e dizajnit, udhëzuesit e përdoruesit dhe dokumentet mbështetëse të harduerit, versionet më të fundit të softuerit dhe softueri i arkivuar
• Mbështetja e Përgjithshme Teknike – Pyetjet e bëra më shpesh (FAQ), kërkesat për mbështetje teknike, grupet e diskutimit në internet, listimi i anëtarëve të programit të partnerit të projektimit të mikroçipit
• Biznesi i Microchip - Zgjedhës të produktit dhe udhëzues për porositje, njoftimet më të fundit për shtyp të Microchip, listim seminaresh dhe ngjarjesh, listime të zyrave të shitjes së Microchip, shpërndarësve dhe përfaqësuesve të fabrikës

Shërbimi i njoftimit për ndryshimin e produktit
Shërbimi i njoftimit për ndryshimin e produktit të Microchip ndihmon për t'i mbajtur klientët aktualë në produktet Microchip. Abonentët do të marrin njoftim me email sa herë që ka ndryshime, përditësime, rishikime ose gabime në lidhje me një familje të caktuar produkti ose mjet zhvillimi me interes. Për t'u regjistruar, shkoni te www.microchip.com/pcn dhe ndiqni udhëzimet e regjistrimit.

Mbështetja e klientit
Përdoruesit e produkteve Microchip mund të marrin ndihmë përmes disa kanaleve:

• Distributor ose Përfaqësues
• Zyra Lokale e Shitjeve
• Inxhinier i zgjidhjeve të integruara (ESE)
• Mbështetje Teknike

Konsumatorët duhet të kontaktojnë shpërndarësin, përfaqësuesin ose ESE-në e tyre për mbështetje. Zyrat lokale të shitjeve janë gjithashtu në dispozicion për të ndihmuar klientët. Një listë e zyrave të shitjeve dhe vendndodhjeve është përfshirë në këtë dokument. Mbështetja teknike është në dispozicion përmes webfaqe në: www.microchip.com/support
Veçori e mbrojtjes së kodit të pajisjeve me mikroçip
Vini re detajet e mëposhtme të veçorisë së mbrojtjes së kodit në produktet Microchip:

• Produktet me mikroçip plotësojnë specifikimet e përfshira në fletën e tyre të të dhënave të mikroçipit.
• Microchip beson se familja e tij e produkteve është e sigurt kur përdoret në mënyrën e synuar, brenda specifikimeve të funksionimit dhe në kushte normale.
• Mikroçipi vlerëson dhe mbron në mënyrë agresive të drejtat e tij të pronësisë intelektuale. Përpjekjet për të shkelur veçoritë e mbrojtjes së kodit të produktit Microchip janë rreptësisht të ndaluara dhe mund të shkelin Aktin e të Drejtave të Autorit të Mijëvjeçarit Dixhital.
• As Microchip dhe as ndonjë prodhues tjetër gjysmëpërçues nuk mund të garantojë sigurinë e kodit të tij. Mbrojtja e kodit nuk do të thotë që ne garantojmë se produkti është "i pathyeshëm". Mbrojtja e kodit po zhvillohet vazhdimisht. Microchip është i përkushtuar të përmirësojë vazhdimisht veçoritë e mbrojtjes së kodit të produkteve tona.

Njoftim Ligjor
Ky publikim dhe informacioni këtu mund të përdoren vetëm me produktet e Microchip, duke përfshirë projektimin, testimin dhe integrimin e produkteve të Microchip me aplikacionin tuaj. Përdorimi i këtij informacioni në çdo mënyrë tjetër shkel këto kushte. Informacioni në lidhje me aplikacionet e pajisjes ofrohet vetëm për lehtësinë tuaj dhe mund të zëvendësohet nga përditësimet. Është përgjegjësia juaj të siguroheni që aplikacioni juaj të plotësojë specifikimet tuaja. Kontaktoni zyrën tuaj lokale të shitjeve të Microchip për mbështetje shtesë ose merrni mbështetje shtesë në www.microchip.com/en-us/support/design-help/client-support-services.
KY INFORMACION SIGUROHET NGA MIKROCHIP "AS IS". Mikrochip nuk bën asnjë përfaqësim ose garanci të çfarëdo lloji qoftë e shprehur ose e nënkuptuar, e shkruar ose me gojë, ligjore ose ndryshe, në lidhje me informacionin, duke përfshirë por pa u kufizuar në ndonjë garanci të nënkuptuar të mos-shkeljes, tregtimit dhe fitnesit për një qëllim të veçantë, ose garanci LIDHUR ME GJENDJEN, CILËSINË APO PERFORMANCËN E SAJ. NË ASNJË RAST MIKROCHIP DO TË JETË PËRGJEGJËS PËR ASNJË HUMBJE, DËM, KOST OSE SHPENZIM INDIREKT, TË VEÇANTË, NËNDËKUES, INCIDENTALE APO PASOJUESE, TË ÇFARË TË LLOJIT TË LIDHUR ME KONTROLLIN E SHB. MUNDËSIA APO DËMET JANË TË PARASHIKUESHME. NE SHTESIN MË TË PLOTË TË LEJUAR NGA LIGJI, PËRGJEGJËSIA TOTALE E MIKROÇIPIT PËR TË GJITHA KËRKESAT NË NDONJË MËNYRË LIDHUR ME INFORMACIONIN APO PËRDORIMIN E TIJ NUK DO TË KAQYROJË SHUMËN E TARIFAVE, NËSE KA NDONJË, TË GJITHA KËRKESAT PËR TË NJË TË NJË TË MIRA.
Përdorimi i pajisjeve të mikroçipit në aplikimet e mbështetjes për jetën dhe/ose të sigurisë është tërësisht në rrezik të blerësit dhe blerësi pranon të mbrojë, dëmshpërblejë dhe mbajë mikroçipin e padëmshëm nga çdo dhe të gjitha dëmtimet, detyrimet, paditë ose shpenzimet që rrjedhin nga një përdorim i tillë. Asnjë licencë nuk transmetohet, në mënyrë të nënkuptuar ose ndryshe, sipas asnjë të drejte të pronësisë intelektuale të Microchip, përveç nëse përcaktohet ndryshe.
Markat tregtare
Emri dhe logoja e Microchip, logoja e Microchip, Adaptec, AVR, logo AVR, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, Linktys, maXe MediaLB, megaAVR, Microsemi, logoja Microsemi, logoja MOST, MOST, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, logoja PIC32, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST Logoymricom, , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron dhe XMEGA janë marka tregtare të regjistruara të Microchip Technology Incorporated në SHBA dhe vende të tjera.
AgileSwitch, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed ​​Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, logoja ProASIC Plus, Quiet-Wire, SyncForld, SmartForu TimeCesium, TimeHub, TimePictra, TimeProvider dhe ZL janë marka tregtare të regjistruara të Microchip Technology Incorporated në SHBA
Mbyllja e çelësit ngjitur, AKS, Analog-për-mosha dixhitale, çdo kondensator, AnyIn, AnyOut, Ndërrimi i shtuar, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoPmicnage. Përputhja , DAM, ECAN, Espresso T1S, EtherGREEN, EyeOpen, GridTime, IdealBridge, IGaT, Programim serial në qark, ICSP, INICnet, Paralelimi inteligjent, IntelliMOS, Lidhshmëria me Çipa, JitterBlocker, Knob-on-GinryLiptox, maksimumiView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Logo e çertifikuar, MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, Gjenerimi i kodeve të gjithëdijshme, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS 7, PowerSureSmart, , QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, Total Endurro , Koha e besuar, TSHARC, Turing, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect dhe ZENA janë marka tregtare të Microchip Technology Incorporated në SHBA dhe vende të tjera.
SQTP është një markë shërbimi e Microchip Technology Incorporated në SHBA
Logoja Adaptec, Frequency on Demand, Silicon Storage Technology dhe Symmcom janë marka tregtare të regjistruara të Microchip Technology Inc. në vende të tjera.
GestIC është një markë e regjistruar e Microchip Technology Germany II GmbH & Co. KG, një filial i Microchip Technology Inc., në vende të tjera.
Të gjitha markat e tjera të përmendura këtu janë pronë e kompanive të tyre përkatëse.
2024, Microchip Technology Incorporated dhe filialet e saj. Të gjitha të drejtat e rezervuara.
ISBN: 978-1-6683-0183-8
Sistemi i Menaxhimit të Cilësisë
Për informacion në lidhje me Sistemet e Menaxhimit të Cilësisë të Microchip, ju lutemi vizitoni www.microchip.com/quality.
Shitjet dhe shërbimi në mbarë botën

AMERIKA	AZI/PACIFIK	AZI/PACIFIK	EVROPA
Zyra e Korporatës 2355 West Chandler Blvd. Chandler, AZ 85224-6199 Tel: 480-792-7200 Faksi: 480-792-7277 Mbështetje Teknike: www.microchip.com/support Web Adresa: www.microchip.com Atlanta Duluth, GA Tel: 678-957-9614 Faksi: 678-957-1455 Austin, Teksas Tel: 512-257-3370 Boston Westborough, MA Tel: 774-760-0087 Faksi: 774-760-0088 Çikago Itasca, IL Tel: 630-285-0071 Faksi: 630-285-0075 Dallas Addison, TX Tel: 972-818-7423 Faksi: 972-818-2924 Detroit Novi, MI Tel: 248-848-4000 Hjuston, Teksas Tel: 281-894-5983 Indianapolis Noblesville, IN Tel: 317-773-8323 Faksi: 317-773-5453 Tel: 317-536-2380 Los Anxhelos Misioni Viejo, CA Tel: 949-462-9523 Faksi: 949-462-9608 Tel: 951-273-7800 Raleigh, NC Tel: 919-844-7510 Nju Jork, NY Tel: 631-435-6000 San Jose, CA Tel: 408-735-9110 Tel: 408-436-4270 Kanada – Toronto Tel: 905-695-1980 Faksi: 905-695-2078	Australi – Sidnej Tel: 61-2-9868-6733 Kinë – Pekin Tel: 86-10-8569-7000 Kinë – Chengdu Tel: 86-28-8665-5511 Kinë - Chongqing Tel: 86-23-8980-9588 Kinë – Dongguan Tel: 86-769-8702-9880 Kinë – Guangzhou Tel: 86-20-8755-8029 Kinë – Hangzhou Tel: 86-571-8792-8115 Kinë – Hong Kong SAR Tel: 852-2943-5100 Kinë – Nanjing Tel: 86-25-8473-2460 Kinë – Qingdao Tel: 86-532-8502-7355 Kinë – Shanghai Tel: 86-21-3326-8000 Kinë – Shenyang Tel: 86-24-2334-2829 Kinë – Shenzhen Tel: 86-755-8864-2200 Kinë – Suzhou Tel: 86-186-6233-1526 Kinë – Wuhan Tel: 86-27-5980-5300 Kinë – Xian Tel: 86-29-8833-7252 Kinë – Xiamen Tel: 86-592-2388138 Kinë – Zhuhai Tel: 86-756-3210040	Indi - Bangalore Tel: 91-80-3090-4444 Indi – Nju Delhi Tel: 91-11-4160-8631 India - Pune Tel: 91-20-4121-0141 Japoni – Osaka Tel: 81-6-6152-7160 Japoni - Tokio Tel: 81-3-6880- 3770 Korea – Daegu Tel: 82-53-744-4301 Kore - Seul Tel: 82-2-554-7200 Malajzi – Kuala Lumpur Tel: 60-3-7651-7906 Malajzi – Penang Tel: 60-4-227-8870 Filipine – Manila Tel: 63-2-634-9065 Singapor Tel: 65-6334-8870 Tajvan – Hsin Chu Tel: 886-3-577-8366 Tajvan – Kaohsiung Tel: 886-7-213-7830 Tajvan – Taipei Tel: 886-2-2508-8600 Tajlandë - Bangkok Tel: 66-2-694-1351 Vietnam – Ho Chi Minh Tel: 84-28-5448-2100	Austri – Wels Tel: 43-7242-2244-39 Faksi: 43-7242-2244-393 Danimarkë – Kopenhagë Tel: 45-4485-5910 Faks: 45-4485-2829 Finlanda – Espoo Tel: 358-9-4520-820 Francë – Paris Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Gjermani – Garching Tel: 49-8931-9700 Gjermani – Haan Tel: 49-2129-3766400 Gjermani – Heilbronn Tel: 49-7131-72400 Gjermani – Karlsruhe Tel: 49-721-625370 Gjermani – Mynih Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Gjermani – Rosenheim Tel: 49-8031-354-560 Izrael – Hod Hasharon Tel: 972-9-775-5100 Itali – Milano Tel: 39-0331-742611 Faks: 39-0331-466781 Itali – Padova Tel: 39-049-7625286 Holandë – Drunen Tel: 31-416-690399 Faks: 31-416-690340 Norvegji – Trondheim Tel: 47-72884388 Poloni – Varshavë Tel: 48-22-3325737 Rumani – Bukuresht Tel: 40-21-407-87-50 Spanjë - Madrid Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Suedi – Gothenberg Tel: 46-31-704-60-40 Suedi – Stokholm Tel: 46-8-5090-4654 MB - Wokingham Tel: 44-118-921-5800 Faksi: 44-118-921-5820

Dokumentet / Burimet

MICROCHIP DS00004807F PolarFire Family FPGA Flow Custom [pdfUdhëzuesi i përdoruesit DS00004807F PolarFire Family FPGA Flow Custom, DS00004807F, PolarFire Family FPGA Flow Custom, Family FPGA Flow Custom, Flow Custom, Flow

Referencat

• Manuali i Përdoruesit