מדריך למשתמש של זרימה מותאמת אישית של FPGA משפחת PolarFire
Libero SoC v2024.2
מבוא (שאל שאלה)
תוכנת Libero System-on-Chip (SoC) מספקת סביבת תכנון FPGA (Field Programmable Gate Array) משולבת במלואה. עם זאת, ייתכן שמספר משתמשים ירצו להשתמש בכלי סינתזה וסימולציה של צד שלישי מחוץ לסביבת Libero SoC. כעת ניתן לשלב את Libero בסביבת תכנון FPGA. מומלץ להשתמש ב-Libero SoC כדי לנהל את כל זרימת תכנון ה-FPGA.
מדריך למשתמש זה מתאר את הזרימה המותאמת אישית עבור התקני PolarFire ומשפחת PolarFire SoC, תהליך לשילוב Libero כחלק מזרימת תכנון FPGA רחבה יותר. משפחות התקנים נתמכות® הטבלה הבאה מפרטת את משפחות ההתקנים שנתמכות על ידי Libero SoC. עם זאת, ייתכן שחלק מהמידע במדריך זה חל רק על משפחת התקנים ספציפית. במקרה זה, מידע כזה מזוהה בבירור.
טבלה 1. משפחות התקנים הנתמכות על ידי Libero SoC
| משפחת מכשיר | תֵאוּר |
| PolarFire® | רכיבי FPGA של PolarFire מספקים את ההספק הנמוך ביותר בתעשייה בצפיפויות בטווח הבינוני עם אבטחה ואמינות יוצאות דופן. |
| PolarFire SoC | PolarFire SoC הוא ה-FPGA הראשון מסוג SoC עם אשכול מעבדים RISC-V דטרמיניסטי וקוהרנטי, ותת-מערכת זיכרון L2 דטרמיניסטית המאפשרת יישומי Linux® וזמן אמת. |
מֵעַלview (שאל שאלה)
בעוד ש-Libero SoC מספק סביבת תכנון משולבת לחלוטין מקצה לקצה לפיתוח עיצובי SoC ו-FPGA, הוא גם מספק את הגמישות להריץ סינתזה וסימולציה עם כלי צד שלישי מחוץ לסביבת Libero SoC. עם זאת, חלק משלבי התכנון חייבים להישאר בתוך סביבת Libero SoC.
הטבלה הבאה מפרטת את השלבים העיקריים בזרימת תכנון ה-FPGA ומציינת את השלבים שעבורם יש להשתמש ב-Libero SoC.
טבלה 1-1. זרימת תכנון FPGA
| שלב זרימת התכנון | חובה להשתמש בליברו | תֵאוּר |
| ערך עיצוב: HDL | לֹא | השתמש בכלי עורך/בדיקת HDL של צד שלישי מחוץ ל- Libero® SoC במידת הצורך. |
| ערך עיצוב: קונפיגורטורים | כֵּן | צור את פרויקט Libero הראשון ליצירת רכיבי ליבה של קטלוג IP. |
| יצירת אילוצי PDC/SDC אוטומטיים | לֹא | אילוצים נגזרים זקוקים לכל ה-HDL files וכלי derive_constraints כאשר הוא מבוצע מחוץ ל-Libero SoC, כמתואר בנספח ג' - גזירת אילוצים. |
| הַדמָיָה | לֹא | השתמש בכלי צד שלישי מחוץ ל-Libero SoC, במידת הצורך. דורש הורדה של ספריות סימולציה שעברו קומפילציה מראש עבור התקן היעד, סימולטור היעד וגרסת Libero היעד המשמשת ליישום backend. |
| סִינתֶזָה | לֹא | השתמש בכלי צד שלישי מחוץ ל-Libero SoC במידת הצורך. |
| יישום עיצובי: ניהול אילוצים, קומפילציה של Netlist, Place-and- Route (ראה מעל)view) | כֵּן | צור פרויקט Libero שני עבור יישום ה-backend. |
| אימות תזמון וכוח | כֵּן | הישאר בפרויקט השני של ליברו. |
| הגדרת נתוני אתחול עיצוב וזיכרונות | כֵּן | השתמש בכלי זה כדי לנהל סוגים שונים של זיכרונות ואתחול עיצוב במכשיר. הישאר בפרויקט השני. |
| תִכנוּת File דוֹר | כֵּן | להישאר בפרויקט השני. |
חשוב: אתה חייב להוריד ספריות מורכבות מראש הזמינות ב ספריות סימולציה מורכבות מראש דף כדי להשתמש בסימולטור של צד שלישי.
בזרימת FPGA טהורה של Fabric, הזן את העיצוב שלך באמצעות HDL או הזנה סכמטית והעבר אותו ישירות
לכלי הסינתזה. הזרימה עדיין נתמכת. ל-PolarFire ול-PolarFire SoC FPGAs יש מאפיינים משמעותיים
בלוקי IP קשיחים קנייניים הדורשים שימוש בליבות תצורה (SgCores) מ-IP של Libero SoC
קטלוג. נדרש טיפול מיוחד עבור כל בלוקים הכוללים פונקציונליות של SoC:
- PolarFire
– PF_UPROM
– שירותי_מערכת_PF
– PF_CCC
– PF CLK DIV
– PF_CRYPTO
– PF_DRI
– PF_INIT_MONITOR
– PF_NGMUX
– PF_OSC
– זיכרון RAM (TPSRAM, DPSRAM, URAM)
– PF_SRAM_AHBL_AXI
– PF_XCVR_ERM
– PF_XCVR_REF_CLK
– PF_TX_PLL
– PF_PCIE
– PF_IO
– PF_IOD_CDR
– PF_IOD_CDR_CCC
– PF_IOD_GENERIC_RX
– PF_IOD_GENERIC_TX
– PF_IOD_GENERIC_TX_CCC
– PF_RGMII_TO_GMII
– PF_IOD_OCTAL_DDR
– PF_DDR3
– PF_DDR4
– PF_LPDDR3
– PF_QDR
– PF_CORESMARTBERT
– PF_TAMPER
– PF_TVS, וכן הלאה.
בנוסף ל-SgCores המפורטים לעיל, ישנם כתובות IP רכות רבות של DirectCore הזמינות עבור משפחות התקני PolarFire ו-PolarFire SoC בקטלוג Libero SoC המשתמשות במשאבי מארג FPGA.
עבור הזנת עיצוב, אם אתם משתמשים באחד מהרכיבים הקודמים, עליכם להשתמש ב-Libero SoC עבור חלק מזנת העיצוב (תצורת רכיבים), אך תוכלו להמשיך את שאר הזנת העיצוב (זנת HDL וכן הלאה) מחוץ ל-Libero. כדי לנהל את זרימת עיצוב ה-FPGA מחוץ ל-Libero, בצעו את השלבים המופיעים בהמשך מדריך זה.
1.1 מחזור חיי הרכיב (שאל שאלה)
השלבים הבאים מתארים את מחזור החיים של רכיב SoC ומספקים הוראות כיצד לטפל בנתונים.
- צור את הרכיב באמצעות קונפיגורטור שלו ב-Libero SoC. פעולה זו מייצרת את סוגי הנתונים הבאים:
– HDL files
– זיכרון files
גירוי וסימולציה files
– SDC רכיבי file - עבור HDL files, ליצור ולשלב אותם בשאר עיצוב ה-HDL באמצעות כלי/תהליך הזנת עיצוב חיצוני.
- אספקת זיכרון files וגירוי fileלכלי הסימולציה שלך.
- רכיב אספקה SDC file לכלי גזירת אילוצים ליצירת אילוצים. ראה נספח ג' - גזירת אילוצים לפרטים נוספים.
- עליך ליצור פרויקט Libero שני, שבו אתה מייבא את רשימת ה-netlist שלאחר הסינתזה ואת המטא-דאטה של הרכיבים שלך, ובכך משלים את החיבור בין מה שיצרת למה שאתה מתכנת.
1.2 יצירת פרויקט ליברו SoC (שאל שאלה)
יש להריץ חלק משלבי התכנון בתוך סביבת Libero SoC (טבלה 1-1). כדי ששלבים אלה יפעלו, יש ליצור שני פרויקטים של Libero SoC. הפרויקט הראשון משמש לקונפיגורציה ויצירת רכיבי תכנון, והפרויקט השני מיועד ליישום פיזי של התכנון ברמה העליונה.
1.3 זרימה מותאמת אישית (שאל שאלה)
האיור הבא מראה:
- ניתן לשלב את Libero SoC כחלק מתהליך תכנון FPGA רחב יותר עם כלי סינתזה וסימולציה של צד שלישי מחוץ לסביבת Libero SoC.
- שלבים שונים המעורבים בתהליך, החל מיצירת העיצוב ותפירה ועד לתכנות המכשיר.
- חילופי הנתונים (קלטים ופלט) שחייבים להתרחש בכל שלב בזרימת התכנון.
עֵצָה:
- SNVM.cfg, UPROM.cfg
- *.מ file דור עבור סימולציה: pa4rtupromgen.exe מקבל UPROM.cfg כקלט ומייצר UPROM.mem.
להלן השלבים בתהליך המותאם אישית:
- תצורה ויצירת רכיבים:
א. צור פרויקט ליברו ראשון (שיישמש כפרויקט ייחוס).
ב. בחר את הליבה מהקטלוג. לחץ פעמיים על הליבה כדי לתת לה שם רכיב ולהגדיר את הרכיב.
פעולה זו מייצאת באופן אוטומטי נתוני רכיבים ו files. נוצר גם מניפסט רכיבים. ראה מניפסט רכיבים לפרטים. לפרטים נוספים, ראה תצורת רכיבים. - השלם את עיצוב ה-RTL שלך מחוץ ל-Libero:
א. יצירת מופע של ה-HDL הרכיבי files.
ב. מיקום ה-HDL files מופיע במניפסטי הרכיבים files. - צור אילוצי SDC עבור הרכיבים. השתמש בכלי Derive Constraints כדי ליצור את אילוץ התזמון. file(SDC) מבוסס על:
א. HDL רכיבי files
ב. SDC רכיבי files
ג. HDL של המשתמש files
לפרטים נוספים, ראה נספח ג' - גזירת אילוצים. - כלי סינתזה/כלי סימולציה:
א. להשיג HDL files, גירוי fileונתוני רכיבים מהמיקומים הספציפיים כפי שצוין במניפסט הרכיבים.
ב. סינתזה וסימולציה של העיצוב בעזרת כלים של צד שלישי מחוץ ל-Libero SoC. - צור את פרויקט הליברו השני (היישום) שלך.
- הסר סינתזה משרשרת כלי זרימת העיצוב (פרויקט > הגדרות פרויקט > זרימת עיצוב > נקה את תיבת הסימון הפעל סינתזה).
- ייבא את מקור העיצוב files (רשימת קבצים *.vm לאחר סינתזה מכלי הסינתזה):
– ייבוא netlist של *.vm לאחר הסינתזה (File>יבוא> רשימת רשתות Verilog מסונתזת (VM)).
– מטא-נתונים של רכיב *.cfg files עבור uPROM ו/או sNVM. - ייבא כל רכיב בלוק של Libero SoC fileהבלוק files חייב להיות בקובץ *.cxz file פוּרמָט.
למידע נוסף על יצירת בלוק, ראה מדריך למשתמש של PolarFire Block Flow. - ייבא את אילוצי העיצוב:
– אילוץ קלט/פלט של ייבוא files (מנהל אילוצים > תכונות קלט/אוט > ייבוא).
– ייבוא תכנון קומה *.pdc files (מנהל אילוצים > מתכנן קומות > ייבוא).
– אילוץ תזמון ייבוא *.sdc files (מנהל אילוצים > תזמון > ייבוא). ייבא את ה-SDC file נוצר באמצעות כלי Derive Constraint.
– אילוץ ייבוא *.ndc files (מנהל אילוצים > NetlistAttributes > ייבוא), אם קיים. - כְּפִיָה file ושיוך כלים
– במנהל האילוצים, שייך את קובץ *.pdc files כדי למקם ולנתב, את ה-*.sdc fileלאימות מיקום, מסלול ותזמון, ו-*.ndc files כדי לקמפל Netlist. - יישום עיצובי מלא
– מיקום וניתוב, אימות תזמון והספק, הגדרת נתוני אתחול עיצוב וזיכרונות ותכנות file דוֹר. - אימות העיצוב
– אימות התכנון ב-FPGA וניפוי שגיאות לפי הצורך באמצעות כלי התכנון המסופקים עם חבילת התכנון של Libero SoC.
תצורת רכיב (שאל שאלה)
השלב הראשון בתהליך המותאם אישית הוא להגדיר את הרכיבים שלך באמצעות פרויקט ייחוס של Libero (נקרא גם פרויקט Libero הראשון בטבלה 1-1). בשלבים הבאים, עליך להשתמש בנתונים מפרויקט ייחוס זה.
אם אתם משתמשים ברכיבים כלשהם המפורטים קודם לכן, תחת ה-Overview בתכנון שלך, בצע את השלבים המתוארים בסעיף זה.
אם אינך משתמש באף אחד מהרכיבים הנ"ל, תוכל לכתוב את רשימת ה-RTL שלך מחוץ ל-Libero ולייבא אותה ישירות לכלי הסינתזה והסימולציה שלך. לאחר מכן תוכל להמשיך לקטע שלאחר הסינתזה ולייבא רק את רשימת הרשת *.vm שלאחר הסינתזה שלך לפרויקט היישום הסופי של Libero (הנקרא גם פרויקט Libero השני בטבלה 1-1).
2.1 הגדרת רכיבים באמצעות Libero (שאל שאלה)
לאחר בחירת הרכיבים בהם יש להשתמש מהרשימה הקודמת, בצע את השלבים הבאים:
- צור פרויקט Libero חדש (תצורת ליבה ויצירת ליבה): בחר את ההתקן והמשפחה שאליהם אתה מכוון את העיצוב הסופי שלך.
- השתמש באחת או יותר מהליבות המוזכרות ב-Custom Flow.
א. צור SmartDesign, קבע את תצורת הליבה הרצויה וצור מופע שלה ברכיב SmartDesign.
ב. לקדם את כל הפינים לרמה העליונה.
ג. צור את ה-SmartDesign.
ד. לחצו פעמיים על הכלי Simulate (כל אחת מהאפשרויות Pre-Synthesis, Post-Synthesis או Post-Layout) כדי להפעיל את הסימולטור. ניתן לצאת מהסימולטור לאחר הפעלתו. שלב זה יוצר את הסימולציה. fileנחוץ לפרויקט שלך.
טיפ: אתה חייבים לבצע שלב זה אם ברצונכם לדמות את העיצוב שלכם מחוץ לליברו.
למידע נוסף, ראו סימולציה של העיצוב שלכם.
ה. שמור את הפרויקט שלך - זהו פרויקט הייחוס שלך.
2.2 מניפסטי רכיבים (שאל שאלה)
כשאתה יוצר את הרכיבים שלך, קבוצה של fileנוצר עבור כל רכיב. דוח מניפסט הרכיבים מפרט את קבוצת ה- fileנוצרים ומשמשים בכל שלב עוקב (סינתזה, סימולציה, יצירת קושחה וכן הלאה). דוח זה מציג את המיקומים של כל הקבצים שנוצרו fileנדרשים כדי להמשיך עם הזרימה המותאמת אישית. ניתן לגשת למניפסט הרכיב באזור הדוחות: לחץ על עיצוב > דוחות כדי לפתוח את הכרטיסייה דוחות. בכרטיסייה דוחות, תראה קבוצה של קבצי manifest.txt fileש (מעלview), אחד עבור כל רכיב שיצרת.
טיפ: עליך להגדיר רכיב או מודול כ-'root' כדי לראות את המניפסט של הרכיב file תוכן בכרטיסייה דוחות.
לחלופין, ניתן לגשת לדוח המניפסט האישי fileעבור כל רכיב ליבה שנוצר או רכיב SmartDesign מ /רכיב/עבודה/ / / _manifest.txt או /רכיב/עבודה/ / _manifest.txt. ניתן גם לגשת למניפסט file התוכן של כל רכיב שנוצר מהכרטיסייה החדשה רכיבים בליברו, שם ה- file מיקומים מוזכרים ביחס למדריך הפרויקטים.
התמקדו בדוחות Component Manifest הבאים:
- אם יצרתם מופעים של ליבות לתוך SmartDesign, קראו את file _manifest.txt.
- אם יצרת רכיבים עבור ליבות, קרא את _manifest.txt.
עליך להשתמש בכל דוחות מניפסטי הרכיבים הרלוונטיים לעיצוב שלך. לדוגמהampלדוגמה, אם לפרויקט שלך יש SmartDesign עם רכיב ליבה אחד או יותר שהופעלו בו ואתה מתכוון להשתמש בכולם בעיצוב הסופי שלך, עליך לבחור files הרשומים בדוחות מניפסט הרכיבים של כל הרכיבים הללו לשימוש בזרימת העיצוב שלך.
2.3 פירוש המניפסט Files (שאל שאלה)
בעת פתיחת מניפסט רכיבים file, אתה רואה שבילים אל fileבפרויקט Libero שלך והנחיות לגבי היכן בזרימת העיצוב להשתמש בהם. ייתכן שתראה את הסוגים הבאים של fileבמניפסט file:
- מקור HDL files עבור כל כלי הסינתזה והסימולציה
- דְחִיפָה files עבור כל כלי הסימולציה
- כְּפִיָה files
להלן מניפסט הרכיבים של רכיב ליבה של PolarFire.
כל סוג של file הכרחי במורד הזרם של זרימת התכנון שלך. הסעיפים הבאים מתארים את שילוב ה- fileמהמניפסט לתוך זרימת העיצוב שלך.
יצירת אילוצים (שאל שאלה)
בעת ביצוע הגדרות ויצירה, יש לוודא שאתם כותבים/יוצרים את אילוץ ה-SDC/PDC/NDC fileכדי שהעיצוב יעביר אותם לכלי סינתזה, מקום וניתוב ואימות תזמון.
השתמש בכלי Derive Constraints מחוץ לסביבת Libero כדי ליצור אילוצים במקום לכתוב אותם ידנית. כדי להשתמש בכלי Derive Constraint מחוץ לסביבת Libero, עליך:
- HDL של משתמש אספקה, HDL של רכיב ואילוץ SDC של רכיב files
- ציין את המודול ברמה העליונה
- ציין את המיקום שבו יש ליצור את האילוץ הנגזר files
אילוצי רכיב ה-SDC זמינים תחת /רכיב/עבודה/ / / ספרייה לאחר הגדרת תצורה ויצירת רכיבים.
לפרטים נוספים על אופן יצירת אילוצים עבור העיצוב שלך, עיין בנספח ג' - גזירת אילוצים.
סינתזה של העיצוב שלך (שאל שאלה)
אחת התכונות העיקריות של Custom Flow היא לאפשר לך להשתמש בסינתזה של צד שלישי.
כלי מחוץ לליברו. הזרימה המותאמת אישית תומכת בשימוש ב-Synopsys SynplifyPro. כדי לסנתז את
בפרויקט, השתמשו בהליך הבא:
- צור פרויקט חדש בכלי הסינתזה שלך, המתמקד באותה משפחת התקנים, שבב וחבילה כמו פרויקט ה-Libero שיצרת.
א. ייבא את ה-RTL שלך fileכמו שאתה עושה בדרך כלל.
ב. הגדר את פלט הסינתזה ל-Structural Verilog (.vm).
טיפ: מבני Verilog (.vm) הוא פורמט פלט הסינתזה הנתמך היחיד ב-PolarFire. - ייבוא רכיב HDL fileלתוך פרויקט הסינתזה שלך:
א. עבור כל דוח מניפסט רכיבים: עבור כל file תחת מקור HDL fileעבור כל כלי הסינתזה והסימולציה, ייבא את file לתוך פרויקט הסינתזה שלך. - ייבא את file polarfire_syn_comps.v (אם משתמשים ב-Synopsys Synplify) מ-
מיקום ההתקנה>/data/aPA5M לפרויקט הסינתזה שלך. - ייבא את ה-SDC שנוצר קודם לכן file באמצעות כלי האילוצים הנגזרים (ראה נספח
כְּמוֹamp(מגבלות SDC) לתוך כלי הסינתזה. אילוץ זה file מגביל את כלי הסינתזה להשגת סגירת תזמון בפחות מאמץ ופחות איטרציות עיצוב.
חָשׁוּב:
- אם אתם מתכננים להשתמש באותו קובץ *.sdc file כדי להגביל את Place-and-Route במהלך שלב יישום התכנון, עליך לייבא את קובץ ה-*.sdc הזה לפרויקט הסינתזה. זאת כדי להבטיח שלא יהיו אי התאמות בשמות אובייקטי התכנון ברשת המסונתזת ובאילוצי Place-and-Route במהלך שלב היישום של תהליך התכנון. אם לא תכלול את קובץ ה-*.sdc הזה file בשלב הסינתזה, ה-netlist שנוצר מהסינתזה עלול להיכשל בשלב ה-Place וה-Route עקב אי-התאמות בשמות אובייקטי התכנון.
א. ייבא את מאפייני Netlist *.ndc, אם קיימים, לכלי הסינתזה.
ב. הפעל סינתזה. - מיקום הפלט של כלי הסינתזה שלך הוא עם ה- netlist *.vm file סינתזה שנוצרה לאחר הפעולה. עליך לייבא את רשימת ה-netlist לפרויקט היישום של Libero כדי להמשיך בתהליך התכנון.
הדמיית העיצוב שלך (שאל שאלה)
כדי לדמות את העיצוב שלך מחוץ ל-Libero (כלומר, באמצעות סביבת הסימולציה והסימולטור שלך), בצע את השלבים הבאים:
- לְעַצֵב Files:
א. סימולציית טרום-סינתזה:
• ייבא את ה-RTL שלך לפרויקט הסימולציה שלך.
• עבור כל דוח מניפסטי רכיבים.
– ייבוא כל אחד file תחת מקור HDL files עבור כל כלי הסינתזה והסימולציה לתוך פרויקט הסימולציה שלך.
• לערכו את אלה fileלפי הוראות הסימולטור שלך.
ב. סימולציה לאחר הסינתזה:
• ייבא את רשימת הרשת *.vm שלך לאחר הסינתזה (שנוצרה ב-Synthesizing Your Design) לפרויקט הסימולציה שלך וקומפיל אותה.
ג. סימולציה לאחר פריסה:
• ראשית, השלימו את יישום העיצוב שלכם (ראו יישום העיצוב שלכם). ודאו שפרויקט ה-Libero הסופי שלכם נמצא במצב שלאחר סיום התכנון.
• לחצו פעמיים על צור ביקורת אחורית Fileבחלון Libero Design Flow. זה יוצר שני files:
/מְעַצֵב/ / _ba.v/vhd /מְעַצֵב/
/ _ba.sdf
• ייבא את שני אלה fileלתוך כלי הסימולציה שלך. - גירוי ותצורה files:
א. עבור כל דוח מניפסט רכיבים:
• העתק את הכל fileתחת התמריצים Files עבור כל מקטעי כלי הסימולציה לספריית השורש של פרויקט הסימולציה שלך.
ב. ודא שכל Tcl files ברשימות הקודמות (בשלב 2.a) מבוצעות תחילה, לפני תחילת הסימולציה.
ג. UPROM.mem: אם אתם משתמשים בליבת UPROM בתכנון שלכם כאשר האפשרות "השתמש בתוכן לסימולציה" מופעלת עבור לקוח אחסון נתונים אחד או יותר שברצונכם לדמות, עליכם להשתמש בקובץ ההפעלה pa4rtupromgen (pa4rtupromgen.exe ב-Windows) כדי ליצור את UPROM.mem. fileקובץ ההפעלה pa4rtupromgen מקבל את הקובץ UPROM.cfg file כקלטים דרך סקריפט Tcl file ומוציא את הקובץ UPROM.mem file נדרש עבור סימולציות. קובץ UPROM.mem זה file יש להעתיק לתיקיית הסימולציה לפני הרצת הסימולציה. דוגמהampקובץ המציג את השימוש בקובץ ההפעלה pa4rtupromgen מסופק בשלבים הבאים. file זמין במדריך /רכיב/עבודה/ / בפרויקט Libero שבו השתמשת כדי ליצור את רכיב UPROM.
ד. snvm.mem: אם אתם משתמשים בליבת שירותי המערכת בתכנון שלכם וקבעתם את הגדרת הכרטיסייה sNVM בליבה עם האפשרות "השתמש בתוכן לסימולציה" מופעלת עבור לקוח אחד או יותר שברצונכם לדמות, קובץ snvm.mem file נוצר אוטומטית ל
הספרייה /רכיב/עבודה/ / בפרויקט Libero בו השתמשת כדי ליצור את רכיב שירותי המערכת. snvm.mem זה file יש להעתיק לתיקיית הסימולציה לפני הרצת הסימולציה. - צור תיקיית עבודה ותיקיית משנה בשם סימולציה מתחת לתיקיית העבודה.
קובץ ההפעלה pa4rtupromgen מצפה לנוכחות תיקיית המשנה של הסימולציה בתיקיית העבודה וסקריפט ה-*.tcl ממוקם בתיקיית המשנה של הסימולציה. - העתק את הקובץ UPROM.cfg file מפרויקט Libero הראשון שנוצר ליצירת רכיבים לתוך תיקיית העבודה.
- הדביקו את הפקודות הבאות בסקריפט *.tcl והניחו אותו בתיקיית הסימולציה שנוצרה בשלב 3.
Sample *.tcl עבור התקני PolarFire ו-PolarFire Soc Family ליצירת URPOM.mem file
מתוך UPROM.cfg
set_device-fam -לָמוּת -חבילה
set_input_cfg -נתיב
set_sim_mem -נתיבFile/UPROM.mem>
gen_sim -use_init שקר
לקבלת השם הפנימי הנכון לשימוש עבור ה-dob והחבילה, עיין בקובץ *.prjx file של פרויקט ליברו הראשון (ששימש ליצירת רכיבים).
יש להגדיר את הארגומנט use_init כ-false.
השתמש בפקודה set_sim_mem כדי לציין את הנתיב לפלט. file UPROM.mem כלומר
נוצר בעת ביצוע הסקריפט file עם קובץ ההפעלה pa4rtupromgen. - בשורת הפקודה או במסוף cygwin, עבור אל ספריית העבודה שנוצרה בשלב 3.
בצע את הפקודה pa4rtupromgen באמצעות האפשרות–script והעביר אליה את הסקריפט *.tcl שנוצר בשלב הקודם.
עבור Windows
/designer/bin/pa4rtupromgen.exe \
–script./סימולציה/ .tcl
עבור לינוקס:
/bin/pa4rtupromgen
–script./סימולציה/ .tcl - לאחר ביצוע מוצלח של קובץ ההפעלה pa4rtupromgen, בדוק שקובץ UPROM.mem file נוצר במיקום שצוין בפקודה set_sim_mem בסקריפט *.tcl.
- כדי לדמות את ה-sNVM, העתיקו את snvm.mem file מפרויקט ה-Libero הראשון שלך (המשמש לתצורת רכיבים) לתיקיית הסימולציה ברמה העליונה של פרויקט הסימולציה שלך כדי להריץ סימולציה (מחוץ ל-Libero SoC). כדי לדמות את תוכן ה-UPROM, העתיקו את קובץ ה-UPROM.mem שנוצר. file לתיקיית הסימולציה ברמה העליונה של פרויקט הסימולציה שלך כדי להריץ סימולציה (מחוץ ל-Libero SoC).
חשוב: ל כדי לדמות את הפונקציונליות של רכיבי SoC, להוריד את ספריות הסימולציה של PolarFire שעברו קומפילציה מראש ולייבא אותן לסביבת הסימולציה שלך כמתואר כאן. לפרטים נוספים, עיין בנספח ב' - ייבוא ספריות סימולציה לסביבת סימולציה.
יישום העיצוב שלך (שאל שאלה)
לאחר השלמת הסימולציה של הסינתזה והפוסט-סינתזה בסביבה שלך, עליך להשתמש שוב ב-Libero כדי ליישם פיזית את התכנון שלך, להריץ תזמון וניתוח הספק, וליצור את התכנות שלך. file.
- צור פרויקט Libero חדש עבור היישום הפיזי והפריסה של העיצוב. ודא שאתה מתמקד באותו התקן כמו בפרויקט הייחוס שיצרת בתצורת הרכיבים.
- לאחר יצירת הפרויקט, הסר את הסינתזה משרשרת הכלים בחלון זרימת העיצוב (פרויקט > הגדרות פרויקט > זרימת עיצוב > בטל את הסימון של הפעל סינתזה).
- ייבא את קובץ *.vm שלאחר הסינתזה שלך file לתוך הפרויקט הזה, (File > ייבוא > רשימת רשתות Verilog מסונתזת (VM)).
טיפ: מומלץ ליצור קישור לזה file, כך שאם תסנתזו מחדש את העיצוב שלכם, ליברו תמיד ישתמש ב-netlist העדכני ביותר שלאחר הסינתזה.
א. בחלון היררכיית העיצוב, רשמו את שם מודול הבסיס.
- ייבא את האילוצים לפרויקט Libero. השתמש במנהל האילוצים כדי לייבא אילוצים בפורמט *.pdc/*.sdc/*.ndc.
א. אילוץ קלט/פלט של ייבוא *.pdc files (מנהל אילוצים > תכונות קלט/פלט > ייבוא).
ב. אילוץ ייבוא תכנון רצפה *.pdc files (מנהל אילוצים > מתכנן קומות > ייבוא).
ג. אילוץ תזמון ייבוא *.sdc files (מנהל אילוצים > תזמון > ייבוא). אם לעיצוב שלך יש אחת מהליבות המפורטות ב-Overview, ודא לייבא את ה-SDC file נוצר באמצעות כלי אילוץ derive.
ד. אילוץ ייבוא *.ndc files (מנהל אילוצים > תכונות Netlist > ייבוא). - אילוצי שיוך Fileכלי עיצוב.
א. פתח את מנהל האילוצים (ניהול אילוצים > פתח ניהול אילוצים View).
סמן את תיבת הסימון אימות מקום, מסלול ותזמון שליד האילוץ file לקבוע אילוץ file ושיוך כלים. שייך את האילוץ *.pdc ל-Place-andRoute ואת האילוץ *.sdc גם ל-Place-and-Route וגם לאימות תזמון. שייך את האילוץ *.ndc file כדי לקמפל Netlist.
טיפ: אם הפעולה Place and Route נכשלת עם אילוץ *.sdc זה. file, לאחר מכן לייבא את אותו קובץ *.sdc file לסינתזה ולבצע סינתזה מחדש. - לחץ על Compile Netlist ולאחר מכן על Place and Route כדי להשלים את שלב הפריסה.
- הכלי Configure Design Initialization Data and Memories מאפשר לך לאתחל בלוקי עיצוב, כגון LSRAM, µSRAM, XCVR (משדרים-מקלטים) ו-PCIe באמצעות נתונים המאוחסנים בזיכרון µPROM, sNVM או זיכרון אחסון SPI Flash חיצוני לא נדיף. הכלי כולל את הכרטיסיות הבאות להגדרת המפרט של רצף אתחול העיצוב, המפרט של לקוחות האתחול ולקוחות נתוני משתמש.
– לשונית אתחול עיצוב
– לשונית µPROM
– לשונית sNVM
– לשונית SPI Flash
– לשונית זיכרון RAM של המארג
השתמש בכרטיסיות בכלי כדי להגדיר את נתוני אתחול התכנון והזיכרונות.
לאחר השלמת התצורה, בצע את השלבים הבאים כדי לתכנת את נתוני האתחול:
• יצירת לקוחות אתחול
• צור או ייצא את זרם הביטים
• תכנת את המכשיר
למידע מפורט על אופן השימוש בכלי זה, עיין במדריך למשתמש של Libero SoC Design Flow. למידע נוסף על פקודות Tcl המשמשות להגדרת טאבים שונים בכלי ולקביעת תצורת זיכרון. files (*.cfg), ראה מדריך עזר לפקודות Tcl. - צור תכנות File מהפרויקט הזה והשתמש בו כדי לתכנת את ה-FPGA שלך.
נספח א'—ס'ampאילוצי SDC (שאל שאלה
ליברו SoC מייצר אילוצי תזמון SDC עבור ליבות IP מסוימות, כגון CCC, OSC, משדר-מקלט וכן הלאה. העברת אילוצי ה-SDC לכלי תכנון מגדילה את הסיכוי לעמוד בסגירת תזמון בפחות מאמץ ובפחות איטרציות תכנון. הנתיב ההיררכי המלא מהמופע ברמה העליונה ניתן עבור כל אובייקטי התכנון אליהם מתייחסים באילוצים.
7.1 אילוצי תזמון SDC (שאל שאלה)
בפרויקט הייחוס של ליבת ה-IP של Libero, אילוץ SDC ברמה העליונה הזה file זמין ממנהל האילוצים (זרימת עיצוב > פתח ניהול אילוצים View >תזמון > גזירת אילוצים).
חשוב: ראה זֶה file כדי להגדיר את אילוצי ה-SDC אם התכנון שלך מכיל CCC, OSC, משדר-מקלט ורכיבים אחרים. שנה את הנתיב ההיררכי המלא, במידת הצורך, כדי להתאים להיררכיית התכנון שלך או השתמש בכלי השירות Derive_Constraints ובשלבים בנספח ג' - גזירת אילוצים ב-SDC ברמת הרכיב. file.
שמור את file לשם אחר וייבא את ה-SDC file לכלי הסינתזה, כלי המיקום והניתוב ואימות התזמון, בדיוק כמו כל אילוץ SDC אחר files.
7.1.1 SDC נגזר File (שאל שאלה)
# זה file נוצר על סמך מקור ה-SDC הבא files:
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_CCC_C0/PF_CCC_C0_0/PF_CCC_C0_PF_CCC_C0_0_PF_CCC.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
CLK_DIV/CLK_DIV_0/CLK_DIV_CLK_DIV_0_PF_CLK_DIV.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
TRANSMIT_PLL/TRANSMIT_PLL_0/TRANSMIT_PLL_TRANSMIT_PLL_0_PF_TX_PLL.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
DMA_INITIATOR/DMA_INITIATOR_0/DMA_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
FIC0_INITIATOR/FIC0_INITIATOR_0/FIC0_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
ICICLE_MSS/ICICLE_MSS.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_PCIE_C0/PF_PCIE_C0_0/PF_PCIE_C0_PF_PCIE_C0_0_PF_PCIE.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PCIE_INITIATOR/PCIE_INITIATOR_0/PCIE_INITIATOR.sdc
# /drive/aPA5M/cores/constraints/osc_rc160mhz.sdc
# *** כל שינוי בדבר זה file יאבד אם האילוצים הנגזרים ירוצו שוב. ***
create_clock -name {CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK} - פרק זמן 6.25
[ get_pins { CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK } ] create_clock -name {REF_CLK_PAD_P} -period 10 [ get_ports { REF_CLK_PAD_P } ] create_clock -name {CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/
DIV_CLK} - נקודה 8
[ get_pins { CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/DIV_CLK } ] create_generated_clock -name { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/ }
OUT0} -כפל_בי 25 -חלק_בי 32 -מקור
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -שלב 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT0 } ] create_generated_clock -name { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/ } הפקודה היא create_generated_clock.
OUT1} -כפל_בי 25 -חלק_בי 32 -מקור
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -שלב 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT1 } ] create_generated_clock -name { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/ } הפקודה היא create_generated_clock.
OUT2} -כפל_בי 25 -חלק_בי 32 -מקור
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -שלב 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT2 } ] create_generated_clock -name { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/ } הפקודה היא create_generated_clock.
OUT3} -כפל_בי 25 -חלק_בי 64 -מקור
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -שלב 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT3 } ] create_generated_clock -name { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/ }
Y_DIV} -חלוקה_ביי 2 -מקור
[ get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/A } ] [ get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/Y_DIV } ] set_false_path -through [ get_nets { DMA_INITIATOR_inst_0/ARESETN* } ] set_false_path -from [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/ ]
genblk1*/rdGrayCounter*/cntGray* } ] -ל [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
rdPtr_s1* } ] set_false_path -from [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/ התקנה_של_ ...
genblk1*/wrGrayCounter*/cntGray* } ] -אל [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
wrPtr_s1* } ] set_false_path -through [ get_nets { FIC0_INITIATOR_inst_0/ARESETN* } ] set_false_path -to [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[0] PCIE/PF_PCIE_C0_0/
PCIE_1/INTERRUPT[1] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[2] PCIE/PF_PCIE_C0_0/PCIE_1/
INTERRUPT[3] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[4] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[5]
PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[6] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[7] PCIE/PF_PCIE_C0_0/
PCIE_1/WAKEREQ PCIE/PF_PCIE_C0_0/PCIE_1/MPERST_N } ] set_false_path -from [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/TL_CLK } ] set_false_path -through [ get_nets { PCIE_INITIATOR_inst_0/ARESETN* } ]
נספח ב' - ייבוא ספריות סימולציה לסביבת סימולציה (שאל שאלה)
הסימולטור ברירת המחדל לסימולציית RTL עם Libero SoC הוא ModelSim ME Pro.
ספריות מורכבות מראש עבור סימולטור ברירת מחדל זמינות עם התקנת Libero בספרייה /Designer/lib/modelsimpro/precompiled/vlog עבור משפחות נתמכות. ליברו SoC תומך גם במהדורות סימולטורים של צד שלישי אחרות של ModelSim, Questasim, VCS, Xcelium.
, Active HDL, ו-Riviera Pro. הורידו את הספריות המורכבות מראש מ- Libero SoC v12.0 ואילך בהתבסס על הסימולטור והגרסה שלו.
בדומה לסביבת ליברו, run.do file יש ליצור אותו כדי להריץ סימולציה מחוץ לליברו.
צור run.do פשוט file שיש בו פקודות ליצירת ספרייה עבור תוצאות קומפילציה, מיפוי ספריות, קומפילציה וסימולציה. בצע את השלבים ליצירת קובץ run.do בסיסי. file.
- צור ספרייה לוגית לאחסון תוצאות קומפילציה באמצעות פקודת vlib vlib presynth.
- מפה את שם הספרייה הלוגית לספריית ספרייה שעברה קומפילציה מראש באמצעות הפקודה vmap .
- קומפילציה של מקור files—השתמש בפקודות מהדר ספציפיות לשפה כדי לקמפל את העיצוב files לתוך ספריית העבודה.
– וולוג עבור .v/.sv
– vcom עבור .vhd - טען את העיצוב לסימולציה באמצעות פקודת vsim על ידי ציון שם של כל מודול ברמה העליונה.
- בצע סימולציה של העיצוב באמצעות פקודת run.
לאחר טעינת העיצוב, זמן הסימולציה מוגדר לאפס, וניתן להזין את פקודת ההפעלה כדי להתחיל בסימולציה.
בחלון תמלול הסימולטור, הפעל את הפקודה run.do file כמו run.do הפעל את הסימולציה. Sample run.do file כְּדִלקַמָן.
הגדר בשקט את ACTELLIBNAME. PolarFire הגדר בשקט את PROJECT_DIR "W:/Test/basic_test" אם
{[file קיים presynth/_info]} { echo “INFO: ספריית סימולציות presynth קיימת” } אחרת
{ file מחיקה -כוח presynth vlib presynth } vmap presynth presynth vmap PolarFire
"X:/Libero/Designer/lib/modelsimpro/precompiled/vlog/PolarFire" vlog -sv -work presynth
וולוג "${PROJECT_DIR}/hdl/top.v" "+incdir+${PROJECT_DIR}/stimulus" -sv -work presynth "$
"{PROJECT_DIR}/stimulus/tb.v" vsim -L PolarFire -L presynth -t 1ps presynth.tb הוסף גל /tb/*"
הפעלת יומן 1000ns /tb/* יציאה
נספח ג' - גזירת אילוצים (שאל שאלה)
נספח זה מתאר את פקודות ה-Tcl של Derive Constraints.
9.1 גזירת אילוצים פקודות Tcl (שאל שאלה)
כלי השירות derive_constraints עוזר לך לגזור אילוצים מה-RTL או מהקונפיגורטור מחוץ לסביבת התכנון של Libero SoC. כדי ליצור אילוצים עבור התכנון שלך, אתה זקוק ל-User HDL, Component HDL ו-Component Constraints. fileש. אילוצי רכיב ה-SDC fileזמינים תחת /רכיב/עבודה/ / / ספרייה לאחר הגדרת תצורה ויצירת רכיבים.
כל אילוץ רכיב file מורכב מהפקודה set_component tcl (מציינת את שם הרכיב) ומרשימת האילוצים שנוצרים לאחר הגדרת התצורה. האילוצים נוצרים בהתבסס על התצורה והם ספציפיים לכל רכיב.
Exampסעיף 9-1. אילוץ רכיבים File עבור ליבת PF_CCC
הנה אקסampשל אילוץ רכיב file עבור ליבת PF_CCC:
רכיב_set PF_CCC_C0_PF_CCC_C0_0_PF_CCC
# מיקרוצ'יפ קורפ
# תאריך: 2021 באוקטובר 26, 04:36:00
# שעון בסיס עבור PLL #0
create_clock - תקופה 10 [ get_pins { pll_inst_0/REF_CLK_0 } ] create_generated_clock - divide_by 1 - source [ get_pins { pll_inst_0/ } ]
REF_CLK_0 } ] -phase 0 [ get_pins { pll_inst_0/OUT0 } ] כאן, create_clock ו- create_generated_clock הם אילוצי שעון ייחוס ופלט בהתאמה, אשר נוצרים בהתבסס על התצורה.
9.1.1 עבודה עם כלי derive_constraints (שאל שאלה)
גזירת אילוצים העוברים דרך התכנון והקצאת אילוצים חדשים לכל מופע של רכיב בהתבסס על SDC של רכיב שסופק בעבר fileש. עבור שעוני ייחוס CCC, הוא מתפשט חזרה דרך התכנון כדי למצוא את מקור שעון הייחוס. אם המקור הוא קלט/פלט, אילוץ שעון הייחוס יוגדר על הקלט/פלט. אם זהו פלט CCC או מקור שעון אחר (לדוגמהamp(למשל, משדר-מקלט, מתנד), הוא משתמש בשעון מהרכיב השני ומדווח אזהרה אם המרווחים אינם תואמים. אילוצי גזירה יקצו גם אילוצים עבור פקודות מאקרו מסוימות כמו מתנדי שבב אם יש לך אותם ב-RTL שלך.
כדי להפעיל את כלי השירות derive_constraints, עליך לספק קובץ .tcl file ארגומנט שורת פקודה עם המידע הבא בסדר שצוין.
- ציין את פרטי ההתקן באמצעות המידע בסעיף set_device.
- ציין נתיב ל-RTL fileבאמצעות המידע בסעיף read_verilog או read_vhdl.
- הגדר מודול ברמה העליונה באמצעות המידע בסעיף set_top_level.
- ציין נתיב ל-SDC של הרכיב fileבאמצעות המידע בסעיף read_sdc או read_ndc.
- בצע את fileבאמצעות המידע בסעיף derive_constraints.
- ציין נתיב לאילוצים הנגזרים מ-SDC file באמצעות המידע בסעיף write_sdc או write_pdc או write_ndc.
Exampסעיף 9-2. ביצוע ותוכן של derive.tcl File
להלן אקסampארגומנט שורת הפקודה le כדי להפעיל את כלי השירות derive_constraints.
דולר /bin{64}/derive_constraints derive.tcl
התוכן של derive.tcl file:
# מידע על המכשיר
set_device -family PolarFire -die MPF100T -speed -1
# RTL files
read_verilog -mode system_verilog פרויקט/רכיב/עבודה/txpll0/
txpll0_txpll0_0_PF_TX_PLL.v
read_verilog -mode system_verilog {project/component/work/txpll0/txpll0.v}
read_verilog -mode system_verilog {פרויקט/רכיב/עבודה/xcvr0/I_XCVR/}
xcvr0_I_XCVR_PF_XCVR.v}
read_verilog -mode system_verilog {project/component/work/xcvr0/xcvr0.v}
read_vhdl -mode vhdl_2008 {project/hdl/xcvr1.vhd}
#רכיב SDC files
הגדרת_רמה_עליון {xcvr1}
read_sdc -component {פרויקט/רכיב/עבודה/txpll0/txpll0_0/}
txpll0_txpll0_0_PF_TX_PLL.sdc}
read_sdc -component {פרויקט/רכיב/עבודה/xcvr0/I_XCVR/}
xcvr0_I_XCVR_PF_XCVR.sdc}
#השתמש בפקודה derive_constraint
derivative_constraints
#תוצאת SDC/PDC/NDC files
write_sdc {project/constraint/xcvr1_derived_constraints.sdc}
write_pdc {project/constraint/fp/xcvr1_derived_constraints.pdc}
9.1.2 set_device (שאל שאלה)
תֵאוּר
ציין שם משפחה, שם התבנית ודרגת מהירות.
set_device-family -לָמוּת -מְהִירוּת
טיעונים
| פָּרָמֶטֶר | סוּג | תֵאוּר |
| -מִשׁפָּחָה | חוּט | ציין את שם המשפחה. ערכים אפשריים הם PolarFire®, PolarFire SoC. |
| -לָמוּת | חוּט | ציין את שם הקובייה. |
| -מְהִירוּת | חוּט | ציין את דרגת המהירות של המכשיר. ערכים אפשריים הם STD או -1. |
| סוג החזרה | תֵאוּר |
| 0 | הפיקוד הצליח. |
| 1 | הפקודה נכשלה. ישנה שגיאה. ניתן לראות את הודעת השגיאה בקונסולה. |
רשימת שגיאות
| קוד שגיאה | הודעת שגיאה | תֵאוּר |
| ERR0023 | פרמטר נדרש - חסרה שבב | אפשרות הקובייה היא חובה ויש לציין אותה. |
| ERR0005 | קובייה לא ידועה 'MPF30' | הערך של האפשרות -die אינו נכון. ראה את רשימת הערכים האפשרית בתיאור האפשרות. |
| ERR0023 | פרמטר - חסר ערך בקובייה | אפשרות הקובייה מצוינת ללא ערך. |
| ERR0023 | פרמטר נדרש - חסרה משפחה | אפשרות המשפחה היא חובה ויש לציין אותה. |
| ERR0004 | משפחה לא ידועה 'PolarFire®' | אפשרות המשפחה אינה נכונה. ראה את רשימת הערכים האפשרית בתיאור האפשרות. |
| המשך | ||
| קוד שגיאה | הודעת שגיאה | תֵאוּר |
| ERR0023 | חסר ערך בפרמטר - משפחה | אפשרות המשפחה מצוינת ללא ערך. |
| ERR0023 | פרמטר נדרש - מהירות חסרה | אפשרות המהירות היא חובה ויש לציין אותה. |
| ERR0007 | מהירות לא ידועה ' | אפשרות המהירות אינה נכונה. עיין ברשימת הערכים האפשרית בתיאור האפשרות. |
| ERR0023 | פרמטר - חסר ערך למהירות | אפשרות המהירות מצוינת ללא ערך. |
Example
set_device -family {PolarFire} -die {MPF300T_ES} -speed -1
set_device -family SmartFusion 2 -die M2S090T -speed -1
9.1.3 read_verilog (שאל שאלה)
תֵאוּר
קרא ורילוג file באמצעות Verific.
read_verilog [-lib מצב [-] ]fileשם>
טיעונים
| פָּרָמֶטֶר | סוּג | תֵאוּר |
| -lib | חוּט | ציין את הספרייה המכילה את המודולים שיש להוסיף לספרייה. |
| מצב | חוּט | ציין את תקן Verilog. ערכים אפשריים הם verilog_95, verilog_2k, system_verilog_2005, system_verilog_2009, system_verilog, verilog_ams, verilog_psl, system_verilog_mfcu. הערכים אינם תלויי רישיות. ברירת המחדל היא verilog_2k. |
| fileשֵׁם | חוּט | Verilog file שֵׁם. |
| סוג החזרה | תֵאוּר |
| 0 | הפיקוד הצליח. |
| 1 | הפקודה נכשלה. ישנה שגיאה. ניתן לראות את הודעת השגיאה בקונסולה. |
רשימת שגיאות
| קוד שגיאה | הודעת שגיאה | תֵאוּר |
| ERR0023 | פרמטר - חסר ערך ב-lib | האפשרות lib מצוינת ללא ערך. |
| ERR0023 | פרמטר - מצב חסר ערך | אפשרות המצב מצוינת ללא ערך. |
| ERR0015 | מצב לא ידוע ' | מצב הורילוג שצוין אינו ידוע. עיין ברשימת מצבי הורילוג האפשריים בתיאור אפשרות המצב. |
| ERR0023 | פרמטר נדרש file חסר שם | אין ורילוג file נתיב מסופק. |
| ERR0016 | נכשל עקב מנתח של Verific | שגיאת תחביר ב-Verilog fileניתן לראות את המנתח של Verific בקונסולה מעל הודעת השגיאה. |
| ERR0012 | לא נקרא set_device | פרטי ההתקן לא צוינו. השתמש בפקודה set_device כדי לתאר את ההתקן. |
Example
read_verilog -mode system_verilog {component/work/top/top.v}
read_verilog -mode system_verilog_mfcu design.v
9.1.4 read_vhdl (שאל שאלה)
תֵאוּר
הוסף VHDL file לתוך רשימת ה-VHDL files.
read_vhdl [-lib מצב [-] ]fileשם>
טיעונים
| פָּרָמֶטֶר | סוּג | תֵאוּר |
| -lib | — | ציין את הספרייה שאליה יש להוסיף את התוכן. |
| מצב | — | מציין את תקן ה-VHDL. ברירת המחדל היא VHDL_93. ערכים אפשריים הם vhdl_93, vhdl_87, vhdl_2k, vhdl_2008, vhdl_psl. הערכים אינם תלויי רישיות. |
| fileשֵׁם | — | VHDL file שֵׁם. |
| סוג החזרה | תֵאוּר |
| 0 | הפיקוד הצליח. |
| 1 | הפקודה נכשלה. ישנה שגיאה. ניתן לראות את הודעת השגיאה בקונסולה. |
רשימת שגיאות
| קוד שגיאה | הודעת שגיאה | תֵאוּר |
| ERR0023 | פרמטר - חסר ערך ב-lib | האפשרות lib מצוינת ללא ערך. |
| ERR0023 | פרמטר - מצב חסר ערך | אפשרות המצב מצוינת ללא ערך. |
| ERR0018 | מצב לא ידוע ' | מצב ה-VHDL שצוין אינו ידוע. עיין ברשימת מצבי VHDL אפשריים בתיאור אפשרות המצב. |
| ERR0023 | פרמטר נדרש file חסר שם | אין VHDL file נתיב מסופק. |
| ERR0019 | לא ניתן לרשום את invalid_path.v file | ה-VHDL שצוין file לא קיים או שאין לו הרשאות קריאה. |
| ERR0012 | לא נקרא set_device | פרטי ההתקן לא צוינו. השתמש בפקודה set_device כדי לתאר את ההתקן. |
Example
read_vhdl -mode vhdl_2008 osc2dfn.vhd
read_vhdl {hdl/top.vhd}
9.1.5 set_top_level (שאל שאלה)
תֵאוּר
ציין את שם המודול ברמה העליונה ב-RTL.
set_top_level [-lib ]
טיעונים
| פָּרָמֶטֶר | סוּג | תֵאוּר |
| -lib | חוּט | הספרייה לחיפוש המודול או הישות ברמה העליונה (אופציונלי). |
| שֵׁם | חוּט | שם המודול או הישות ברמה העליונה. |
| סוג החזרה | תֵאוּר |
| 0 | הפיקוד הצליח. |
| 1 | הפקודה נכשלה. ישנה שגיאה. ניתן לראות את הודעת השגיאה בקונסולה. |
רשימת שגיאות
| קוד שגיאה | הודעת שגיאה | תֵאוּר |
| ERR0023 | חסרה ברמה העליונה של הפרמטר הנדרש | האפשרות ברמה העליונה היא חובה ויש לציין אותה. |
| ERR0023 | פרמטר - חסר ערך ב-lib | האפשרות lib מצוינת ללא ערכים. |
| ERR0014 | לא ניתן למצוא את הרמה העליונה בספרייה | המודול העליון שצוין אינו מוגדר בספרייה שסופקה. כדי לתקן שגיאה זו, יש לתקן את שם המודול או הספרייה העליון. |
| ERR0017 | הפעולה נכשלה | שגיאה בתהליך עיבוד RTL. ניתן לראות את הודעת השגיאה מהקונסול. |
Example
רמת_העליון {למעלה}
set_top_level -lib hdl top
9.1.6 read_sdc (שאל שאלה)
תֵאוּר
קרא SDC file לתוך מסד הנתונים של הרכיבים.
read_sdc-רכיבfileשם>
טיעונים
| פָּרָמֶטֶר | סוּג | תֵאוּר |
| -רְכִיב | — | זהו דגל חובה עבור הפקודה read_sdc כאשר אנו גוזרים אילוצים. |
| fileשֵׁם | חוּט | נתיב ל-SDC file. |
| סוג החזרה | תֵאוּר |
| 0 | הפיקוד הצליח. |
| 1 | הפקודה נכשלה. ישנה שגיאה. ניתן לראות את הודעת השגיאה בקונסולה. |
רשימת שגיאות
| קוד שגיאה | הודעת שגיאה | תֵאוּר |
| ERR0023 | פרמטר נדרש file השם חסר. | האפשרות החובה file השם לא צוין. |
| ERR0000 | SDC file <file_path> אינו קריא. | ה-SDC שצוין file אין לו הרשאות קריאה. |
| ERR0001 | לא ניתן לפתוחfile_נתיב> file. | ה-SDC file לא קיים. יש לתקן את הנתיב. |
| ERR0008 | חסרה פקודת set_component בfile_נתיב> file | הרכיב שצוין של SDC file לא מציין את הרכיב. |
| קוד שגיאה | הודעת שגיאה | תֵאוּר |
| ERR0009 | <List of errors from sdc file> | ה-SDC file מכיל פקודות sdc שגויות. לדוגמהampלה,
כאשר יש שגיאה באילוץ set_multicycle_path: שגיאה בעת ביצוע הפקודה read_sdc: בfile_נתיב> fileשגיאה בפקודה set_multicycle_path: פרמטר לא ידוע [get_cells {reg_a}]. |
Example
read_sdc -component {./component/work/ccc0/ccc0_0/ccc0_ccc0_0_PF_CCC.sdc}
9.1.7 read_ndc (שאל שאלה)
תֵאוּר
קרא NDC file לתוך מסד הנתונים של הרכיבים.
רכיב read_ndcfileשם>
טיעונים
| פָּרָמֶטֶר | סוּג | תֵאוּר |
| -רְכִיב | — | זהו דגל חובה עבור הפקודה read_ndc כאשר אנו גוזרים אילוצים. |
| fileשֵׁם | חוּט | הדרך אל ה-NDC file. |
| סוג החזרה | תֵאוּר |
| 0 | הפיקוד הצליח. |
| 1 | הפקודה נכשלה. ישנה שגיאה. ניתן לראות את הודעת השגיאה בקונסולה. |
רשימת שגיאות
| קוד שגיאה | הודעת שגיאה | תֵאוּר |
| ERR0001 | לא ניתן לפתוחfile_נתיב> file | ה-NDC file לא קיים. יש לתקן את הנתיב. |
| ERR0023 | פרמטר נדרש - חסר AtclParamO_. | האפשרות החובה fileהשם לא צוין. |
| ERR0023 | פרמטר נדרש - חסר רכיב. | אפשרות הרכיב היא חובה ויש לציין אותה. |
| ERR0000 | NDC file 'file_path>' אינו קריא. | ה-NDC שצוין file אין לו הרשאות קריאה. |
Example
read_ndc -component {component/work/ccc1/ccc1_0/ccc_comp.ndc}
9.1.8 derive_constraints (שאל שאלה)
תֵאוּר
יצירת מופעים של SDC של הרכיב fileלתוך מסד הנתונים ברמת העיצוב.
derivative_constraints
טיעונים
| סוג החזרה | תֵאוּר |
| 0 | הפיקוד הצליח. |
| 1 | הפקודה נכשלה. ישנה שגיאה. ניתן לראות את הודעת השגיאה בקונסולה. |
רשימת שגיאות
| קוד שגיאה | הודעת שגיאה | תֵאוּר |
| ERR0013 | הרמה העליונה לא הוגדרה | משמעות הדבר היא שהמודול או הישות ברמה העליונה לא צוינו. כדי לתקן קריאה זו, הנפק את הפקודה set_top_level לפני הפקודה derive_constraints. |
Example
derivative_constraints
9.1.9 write_sdc (שאל שאלה)
תֵאוּר
כותב אילוץ file בפורמט SDC.
write_sdcfileשם>
טיעונים
| פָּרָמֶטֶר | סוּג | תֵאוּר |
| <fileשם> | חוּט | נתיב ל-SDC file ייווצר. זוהי אפשרות חובה. אם ה- file קיים, הוא ייכתב מחדש. |
| סוג החזרה | תֵאוּר |
| 0 | הפיקוד הצליח. |
| 1 | הפקודה נכשלה. ישנה שגיאה. ניתן לראות את הודעת השגיאה בקונסולה. |
רשימת שגיאות
| קוד שגיאה | הודעת שגיאה | תֵאוּר |
| ERR0003 | לא ניתן לפתוחfile נתיב> file. | File הנתיב שגוי. בדוק אם ספריות האב קיימות. |
| ERR0002 | SDC file 'file הנתיב>' אינו ניתן לכתיבה. | ה-SDC שצוין file אין לו הרשאת כתיבה. |
| ERR0023 | פרמטר נדרש file השם חסר. | ה-SDC file נתיב הוא אפשרות חובה ויש לציין אותו. |
Example
write_sdc "נגזר.sdc"
9.1.10 write_pdc (שאל שאלה)
תֵאוּר
כותב אילוצים פיזיים (גזירת אילוצים בלבד).
write_pdcfileשם>
טיעונים
| פָּרָמֶטֶר | סוּג | תֵאוּר |
| <fileשם> | חוּט | הדרך ל-PDC file ייווצר. זוהי אפשרות חובה. אם ה- file הנתיב קיים, הוא ייכתב מחדש. |
| סוג החזרה | תֵאוּר |
| 0 | הפיקוד הצליח. |
| 1 | הפקודה נכשלה. ישנה שגיאה. ניתן לראות את הודעת השגיאה בקונסולה. |
רשימת שגיאות
| קוד שגיאה | הודעות שגיאה | תֵאוּר |
| ERR0003 | לא ניתן לפתוחfile נתיב> file | ה file הנתיב שגוי. בדוק אם ספריות האב קיימות. |
| ERR0002 | PDC file 'file הנתיב>' אינו ניתן לכתיבה. | ה-PDC שצוין file אין לו הרשאת כתיבה. |
| ERR0023 | פרמטר נדרש file חסר שם | ה-PDC file נתיב הוא אפשרות חובה ויש לציין אותו. |
Example
write_pdc "נגזר.pdc"
9.1.11 write_ndc (שאל שאלה)
תֵאוּר
כותב אילוצי NDC לתוך file.
write_ndcfileשם>
טיעונים
| פָּרָמֶטֶר | סוּג | תֵאוּר |
| fileשֵׁם | חוּט | הדרך אל ה-NDC file ייווצר. זוהי אפשרות חובה. אם ה- file קיים, הוא ייכתב מחדש. |
| סוג החזרה | תֵאוּר |
| 0 | הפיקוד הצליח. |
| 1 | הפקודה נכשלה. ישנה שגיאה. ניתן לראות את הודעת השגיאה בקונסולה. |
רשימת שגיאות
| קוד שגיאה | הודעות שגיאה | תֵאוּר |
| ERR0003 | לא ניתן לפתוחfile_נתיב> file. | File הנתיב אינו נכון. ספריות האב אינן קיימות. |
| ERR0002 | NDC file 'file_path>' אינו ניתן לכתיבה. | ה-NDC שצוין file אין לו הרשאת כתיבה. |
| ERR0023 | הפרמטר הנדרש _AtclParamO_ חסר. | ה-NDC file נתיב הוא אפשרות חובה ויש לציין אותו. |
Example
write_ndc "נגזר.ndc"
9.1.12 add_include_path (שאל שאלה)
תֵאוּר
מציין נתיב לחיפוש כולל fileבעת קריאת RTL files.
הוסף_נתיב_כלול
טיעונים
| פָּרָמֶטֶר | סוּג | תֵאוּר |
| מַדרִיך | חוּט | מציין נתיב לחיפוש כולל fileבעת קריאת RTL fileש. אפשרות זו היא חובה. |
| סוג החזרה | תֵאוּר |
| 0 | הפיקוד הצליח. |
| סוג החזרה | תֵאוּר |
| 1 | הפקודה נכשלה. ישנה שגיאה. ניתן לראות את הודעת השגיאה בקונסולה. |
רשימת שגיאות
| קוד שגיאה | הודעת שגיאה | תֵאוּר |
| ERR0023 | חסר פרמטר נדרש הכולל נתיב. | אפשרות הספרייה היא חובה וחייבת להיות מסופקת. |
הערה: אם אם נתיב הספרייה אינו נכון, הפונקציה add_include_path תועבר ללא שגיאה.
עם זאת, פקודות read_verilog/read_vhd ייכשלו עקב המנתח של Verific.
Example
הוסף_נתיב_כולל_נתיב component/work/COREABC0/COREABC0_0/rtl/vlog/core
היסטוריית גרסאות (שאל שאלה)
היסטוריית הגרסאות מתארת את השינויים שיושמו במסמך. השינויים מפורטים לפי עדכון, החל מהפרסום העדכני ביותר.
| עדכון | תַאֲרִיך | תֵאוּר |
| F | 08/2024 | השינויים הבאים בוצעו בגרסה זו: • עדכון סעיף נספח ב' - ייבוא ספריות סימולציה לסביבת סימולציה. |
| E | 08/2024 | השינויים הבאים בוצעו בגרסה זו: • מדור עודכן מעלview. • עדכון סעיף SDC נגזר File. • עדכון סעיף נספח ב' - ייבוא ספריות סימולציה לסביבת סימולציה. |
| D | 02/2024 | מסמך זה פורסם עם Libero 2024.1 SoC Design Suite ללא שינויים מגרסה 2023.2. מדור עדכון עבודה עם כלי derive_constraints |
| C | 08/2023 | מסמך זה פורסם עם Libero 2023.2 SoC Design Suite ללא שינויים מגרסה 2023.1. |
| B | 04/2023 | מסמך זה פורסם עם Libero 2023.1 SoC Design Suite ללא שינויים מגרסה 2022.3. |
| A | 12/2022 | תיקון ראשוני. |
תמיכת Microchip FPGA
קבוצת מוצרי Microchip FPGA מגבה את מוצריה בשירותי תמיכה שונים, כולל שירות לקוחות, מרכז תמיכה טכנית ללקוחות, webאתר ומשרדי מכירות ברחבי העולם.
מומלץ ללקוחות לבקר במשאבים מקוונים של Microchip לפני יצירת קשר עם התמיכה מכיוון שסביר מאוד שהשאלות שלהם כבר נענו.
צור קשר עם מרכז התמיכה הטכנית דרך ה webאתר ב www.microchip.com/support. ציינו את מספר החלק של מכשיר ה-FPGA, בחרו בקטגוריית המקרה המתאימה והעלו עיצוב files תוך יצירת מקרה תמיכה טכנית.
צור קשר עם שירות הלקוחות לתמיכה במוצר לא טכני, כגון תמחור מוצר, שדרוגי מוצר, עדכון מידע, סטטוס הזמנה והרשאה.
- מצפון אמריקה, התקשר למספר 800.262.1060
- משאר העולם, התקשר למספר 650.318.4460
- פקס, מכל מקום בעולם, 650.318.8044
מידע על שבבים
המיקרו-שבב Webאֲתַר
Microchip מספק תמיכה מקוונת דרך שלנו webאתר ב www.microchip.com/. זֶה webהאתר משמש ליצירת files ומידע זמין בקלות ללקוחות. חלק מהתוכן הזמין כולל:
- תמיכת מוצר - דפי נתונים ותקלות, הערות יישום וס'ampתוכניות, משאבי עיצוב, מדריכים למשתמש ומסמכי תמיכה בחומרה, מהדורות תוכנה אחרונות ותוכנות מארכיון
- תמיכה טכנית כללית - שאלות נפוצות (שאלות נפוצות), בקשות תמיכה טכנית, קבוצות דיון מקוונות, רישום חברי תוכנית שותפי עיצוב Microchip
- Business of Microchip - מדריכי בורר מוצרים ומזמינים, הודעות לעיתונות אחרונות של Microchip, רשימת סמינרים ואירועים, רשימות של משרדי מכירות, מפיצים ונציגי מפעל של Microchip
שירות הודעות על שינוי מוצר
שירות ההודעות על שינוי מוצר של Microchip עוזר לעדכן את הלקוחות במוצרי Microchip. מנויים יקבלו הודעה בדוא"ל בכל פעם שיהיו שינויים, עדכונים, תיקונים או שגיאות הקשורות למשפחת מוצרים או כלי פיתוח ספציפיים שמעניינים אותם. להרשמה, עבור אל www.microchip.com/pcn ופעל לפי הוראות הרישום.
תמיכת לקוחות
משתמשים במוצרי Microchip יכולים לקבל סיוע באמצעות מספר ערוצים:
- מפיץ או נציג
- משרד מכירות מקומי
- מהנדס פתרונות משובצים (ESE)
- תמיכה טכנית
לקוחות צריכים ליצור קשר עם המפיץ, הנציג או ESE שלהם לקבלת תמיכה. משרדי מכירות מקומיים זמינים גם הם לעזור ללקוחות. רשימה של משרדי מכירות ומיקומים כלולה במסמך זה. תמיכה טכנית זמינה דרך webאתר בכתובת: www.microchip.com/support
תכונת הגנת קוד של התקני מיקרו-שבב
שימו לב לפרטים הבאים של תכונת הגנת הקוד במוצרי Microchip:
- מוצרי Microchip עומדים במפרט הכלול בגיליון הנתונים הספציפי של Microchip.
- Microchip מאמינה שמשפחת המוצרים שלה מאובטחת כאשר משתמשים בהם באופן המיועד, במסגרת מפרטי ההפעלה ובתנאים רגילים.
- Microchip מעריך ומגן באגרסיביות על זכויות הקניין הרוחני שלו. ניסיונות להפר את תכונות הגנת הקוד של מוצר Microchip אסורים בהחלט ועלולים להפר את Digital Millennium Copyright Act.
- לא Microchip ולא כל יצרן מוליכים למחצה אחר יכולים להבטיח את אבטחת הקוד שלו. הגנת קוד אינה אומרת שאנו מבטיחים שהמוצר "בלתי שביר". הגנת קוד מתפתחת כל הזמן. Microchip מחויבת לשיפור מתמיד של תכונות הגנת הקוד של המוצרים שלנו.
הודעה משפטית
ניתן להשתמש בפרסום זה ובמידע המופיע כאן רק עם מוצרי Microchip, לרבות לתכנון, בדיקה ושילוב של מוצרי Microchip עם האפליקציה שלך. שימוש במידע זה בכל דרך אחרת מפר תנאים אלה. מידע לגבי יישומי מכשיר מסופק רק לנוחיותך וייתכן שיוחלף על ידי עדכונים. באחריותך לוודא שהיישום שלך עומד במפרטים שלך. צור קשר עם משרד המכירות המקומי של Microchip לקבלת תמיכה נוספת או, קבל תמיכה נוספת בכתובת www.microchip.com/en-us/support/design-help/client-support-services.
מידע זה מסופק על ידי MICROCHIP "כמות שהוא". מיקרוצ'יפ אינה נותנת מצגים או התחייבויות מכל סוג בין אם מפורשות או משתמעות, בכתב או בעל פה, בחוק או אחרת, הקשורות למידע, כולל אך לא מוגבלת לשום אחריות משתמעת-התחייבות, התחייבות, אחריות משתמעת, התחייבות קשור למצבו, האיכות או הביצועים שלו. בשום מקרה, MICROCHIP לא תישא באחריות לכל אובדן עקיף, מיוחד, עונשי, מקרי או תוצאתי, נזק, עלות או הוצאה מכל סוג שהוא הקשור למידע או לשימוש בו, בכל מקרה בו ובין כך. האפשרות או הנזקים ניתנים לחיזוי. במידה המלאה המותרת על פי חוק, החבות הכוללת של MICROCHIP על כל התביעות בכל דרך הקשורה למידע או לשימוש בו לא תעלה על סכום העמלות, אם בכלל, ששילמת ישירות ל-MiCROCHIP.
השימוש במכשירי Microchip ביישומי תמיכה בחיים ו/או בטיחות הוא באחריותו המלאה של הקונה, והקונה מסכים להגן, לשפות ולפטור את Microchip מכל נזק, תביעה, תביעה או הוצאה הנובעים משימוש כזה. לא מועברים רישיונות, במשתמע או בכל דרך אחרת, במסגרת זכויות קניין רוחני כלשהן של Microchip אלא אם כן צוין אחרת.
סימני מסחר
השם והלוגו של ה-Microchip, הלוגו של Microchip, Adaptec, AVR, AVR, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStylus, maXTouch, MediaLB, megaAVR, Microsemi, Microsemi logo, MOST, MOST logo, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32 logo, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, Logo SST, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron ו-XMEGA הם סימנים מסחריים רשומים של Microchip Technology Incorporated בארה"ב ובמדינות אחרות.
AgileSwitch, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, ProASIC Plus לוגו, Quiet-Wire, SmartFusion, SyncWorld, TimeCesium, TimeHub, TimePictra, TimeProvider ו-ZL הם סימנים מסחריים רשומים של Microchip Technology Incorporated בארה"ב
דיכוי מפתחות סמוכים, AKS, אנלוגי לעידן הדיגיטלי, כל קבל, AnyIn, AnyOut, Augmented Switching, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net התאמה דינמית, , DAM, ECAN, Espresso T1S, EtherGREEN, EyeOpen, GridTime, IdealBridge, IgaT, In-Circuit Serial Programming, ICSP, INICnet, Intelligent Paralleling, IntelliMOS, Inter-Chip Connectivity, JitterBlocker, Knob-on-Display, MarginCrypto, maxCrypto מקסימוםView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified, MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS 7, PowerSmart, PureSilicon , QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance , זמן מהימן, TSHARC, Turing, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect ו-ZENA הם סימנים מסחריים של Microchip Technology Incorporated בארה"ב ובמדינות אחרות.
SQTP הוא סימן שירות של Microchip Technology Incorporated בארה"ב
הלוגו של Adaptec, Frequency on Demand, Silicon Storage Technology ו-Symcom הם סימנים מסחריים רשומים של Microchip Technology Inc. במדינות אחרות.
GestIC הוא סימן מסחרי רשום של Microchip Technology Germany II GmbH & Co. KG, חברה בת של Microchip Technology Inc., במדינות אחרות.
כל שאר הסימנים המסחריים המוזכרים כאן הם קניין של החברות בהתאמה.
2024, Microchip Technology Incorporated וחברות הבנות שלה. כֹּל הַזְכוּיוֹת שְׁמוּרוֹת.
ISBN: 978-1-6683-0183-8
מערכת ניהול איכות
למידע על מערכות ניהול האיכות של Microchip, אנא בקר www.microchip.com/quality.
מכירות ושירות ברחבי העולם
| אמריקה | אסיה/פסיפיק | אסיה/פסיפיק | אֵירוֹפָּה |
| משרד תאגידי 2355 West Chandler Blvd. צ'נדלר, AZ 85224-6199 טל: 480-792-7200 פַקס: 480-792-7277 תמיכה טכנית: www.microchip.com/support Web כְּתוֹבֶת: www.microchip.com אטלנטה דולות', ג'ורג'יה טל: 678-957-9614 פַקס: 678-957-1455 אוסטין, טקסס טל: 512-257-3370 בוסטון Westborough, MA טל: 774-760-0087 פַקס: 774-760-0088 שיקגו איטסקה, IL טל: 630-285-0071 פַקס: 630-285-0075 דאלאס אדיסון, טקסס טל: 972-818-7423 פַקס: 972-818-2924 דטרויט נובי, MI טל: 248-848-4000 יוסטון, טקסס טל: 281-894-5983 אינדיאנפוליס נובלסוויל, אינדיאני טל: 317-773-8323 פַקס: 317-773-5453 טל: 317-536-2380 לוס אנג'לס Mission Viejo, CA טל: 949-462-9523 פַקס: 949-462-9608 טל: 951-273-7800 ראלי, NC טל: 919-844-7510 ניו יורק, ניו יורק טל: 631-435-6000 סן חוזה, קליפורניה טל: 408-735-9110 טל: 408-436-4270 קנדה - טורונטו טל: 905-695-1980 פַקס: 905-695-2078 |
אוסטרליה - סידני טל': 61-2-9868-6733 סין - בייג'ין טל': 86-10-8569-7000 סין - צ'נגדו טל': 86-28-8665-5511 סין - צ'ונגצ'ינג טל': 86-23-8980-9588 סין - דונגגוואן טל': 86-769-8702-9880 סין - גואנגג'ואו טל': 86-20-8755-8029 סין - האנגג'ואו טל': 86-571-8792-8115 סין - הונג קונג SAR טל': 852-2943-5100 סין - נאנג'ינג טל': 86-25-8473-2460 סין - צ'ינגדאו טל': 86-532-8502-7355 סין - שנחאי טל': 86-21-3326-8000 סין - שניאנג טל': 86-24-2334-2829 סין - שנזן טל': 86-755-8864-2200 סין - סוג'ואו טל': 86-186-6233-1526 סין - ווהאן טל': 86-27-5980-5300 סין - שיאן טל': 86-29-8833-7252 סין - שיאמן טל': 86-592-2388138 סין - ג'וחאי טל': 86-756-3210040 |
הודו - בנגלור טל': 91-80-3090-4444 הודו - ניו דלהי טל': 91-11-4160-8631 הודו - פונה טל': 91-20-4121-0141 יפן - אוסקה טל': 81-6-6152-7160 יפן - טוקיו טל': 81-3-6880- 3770 קוריאה - דאגו טל': 82-53-744-4301 קוריאה - סיאול טל': 82-2-554-7200 מלזיה - קואלה לומפור טל': 60-3-7651-7906 מלזיה - פננג טל': 60-4-227-8870 הפיליפינים - מנילה טל': 63-2-634-9065 סינגפור טל': 65-6334-8870 טייוואן – Hsin Chu טל': 886-3-577-8366 טייוואן - קאושיונג טל': 886-7-213-7830 טייוואן - טייפה טל': 886-2-2508-8600 תאילנד - בנגקוק טל': 66-2-694-1351 וייטנאם - הו צ'י מין טל': 84-28-5448-2100 |
אוסטריה - ולס טל': 43-7242-2244-39 פקס: 43-7242-2244-393 דנמרק - קופנהגן טל': 45-4485-5910 פקס: 45-4485-2829 פינלנד - אספו טל': 358-9-4520-820 צרפת - פריז Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 גרמניה - גארצ'ינג טל': 49-8931-9700 גרמניה – האן טל': 49-2129-3766400 גרמניה - היילברון טל': 49-7131-72400 גרמניה - קרלסרוהה טל': 49-721-625370 גרמניה - מינכן Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 גרמניה - רוזנהיים טל': 49-8031-354-560 ישראל – הוד השרון טל': 972-9-775-5100 איטליה - מילאנו טל': 39-0331-742611 פקס: 39-0331-466781 איטליה - פדובה טל': 39-049-7625286 הולנד – דרונן טל': 31-416-690399 פקס: 31-416-690340 נורבגיה - טרונדהיים טל': 47-72884388 פולין - ורשה טל': 48-22-3325737 רומניה - בוקרשט Tel: 40-21-407-87-50 ספרד - מדריד Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 שבדיה - גוטנברג Tel: 46-31-704-60-40 שבדיה - שטוקהולם טל': 46-8-5090-4654 בריטניה - ווקינגהאם טל': 44-118-921-5800 פקס: 44-118-921-5820 |
מסמכים / משאבים
 |
זרימה מותאמת אישית של FPGA ממשפחת PolarFire של MICROCHIP DS00004807F [pdfמדריך למשתמש DS00004807F זרימה מותאמת אישית של FPGA ממשפחת PolarFire, DS00004807F, זרימה מותאמת אישית של FPGA ממשפחת PolarFire, זרימה מותאמת אישית של FPGA ממשפחת PolarFire, זרימה מותאמת אישית של FPGA, זרימה מותאמת אישית, זרימה |