PolarFire မိသားစု FPGA စိတ်ကြိုက်စီးဆင်းမှု အသုံးပြုသူလမ်းညွှန်
Libero SoC v2024.2

နိဒါန်း (မေးခွန်းတစ်ခုမေးပါ။)

Libero System-on-Chip (SoC) ဆော့ဖ်ဝဲသည် အပြည့်အဝပေါင်းစပ်ထားသော Field Programmable Gate Array (FPGA) ဒီဇိုင်းပတ်ဝန်းကျင်ကို ပံ့ပိုးပေးပါသည်။ သို့သော်၊ အသုံးပြုသူအနည်းငယ်သည် Libero SoC ပတ်ဝန်းကျင်အပြင်ဘက်တွင် ပြင်ပမှပေါင်းစပ်ပေါင်းစပ်မှုနှင့် သရုပ်ဖော်ကိရိယာများကို အသုံးပြုလိုပေမည်။ Libero ကို FPGA ဒီဇိုင်းပတ်ဝန်းကျင်တွင် ပေါင်းစည်းနိုင်ပါပြီ။ FPGA ဒီဇိုင်းစီးဆင်းမှုတစ်ခုလုံးကိုစီမံခန့်ခွဲရန် Libero SoC ကိုအသုံးပြုရန် အကြံပြုထားသည်။
ဤအသုံးပြုသူလမ်းညွှန်တွင် PolarFire နှင့် PolarFire SoC Family စက်ပစ္စည်းများအတွက် Custom Flow ကိုဖော်ပြသည်၊၊ Libero သည် ပိုကြီးသော FPGA ဒီဇိုင်းစီးဆင်းမှု၏အစိတ်အပိုင်းတစ်ခုအဖြစ် Libero ပေါင်းစပ်ရန် လုပ်ငန်းစဉ်တစ်ခုဖြစ်သည်။ Supported Device Families® အောက်ပါဇယားသည် Libero SoC ပံ့ပိုးပေးသည့် စက်မိသားစုများကို စာရင်းပြုစုထားသည်။ သို့သော်လည်း၊ ဤလမ်းညွှန်ချက်ပါ အချက်အလက်အချို့သည် စက်ပစ္စည်းမိသားစုတစ်စုအတွက်သာ သက်ဆိုင်ပါသည်။ ဤကိစ္စတွင်၊ ထိုကဲ့သို့သော အချက်အလက်များကို ရှင်းရှင်းလင်းလင်း ဖော်ထုတ်ထားသည်။
ဇယား 1. Libero SoC မှပံ့ပိုးထားသော စက်ပစ္စည်းမိသားစုများ

စက်မိသားစု	ဖော်ပြချက်
PolarFire®	PolarFire FPGAs များသည် ထူးခြားသောလုံခြုံရေးနှင့် ယုံကြည်စိတ်ချရမှုဖြင့် လုပ်ငန်း၏အနိမ့်ဆုံးပါဝါကို အလယ်အလတ်သိပ်သည်းဆများတွင် ပေးဆောင်ပါသည်။
PolarFire SoC	PolarFire SoC သည် Linux® နှင့် အချိန်နှင့်တစ်ပြေးညီ အပလီကေးရှင်းများကို အသုံးပြုနိုင်သည့် တိကျသေချာသော RISC-V CPU အစုအဝေးနှင့် အဆုံးအဖြတ်ပေးသော L2 memory subsystem ပါရှိသော ပထမဆုံး SoC FPGA ဖြစ်သည်။

ကျော်view (မေးခွန်းတစ်ခုမေးပါ။)

Libero SoC သည် SoC နှင့် FPGA ဒီဇိုင်းများကို ဖွံ့ဖြိုးတိုးတက်စေရန် အပြည့်အဝပေါင်းစပ်ထားသော အဆုံးမှအဆုံး ဒီဇိုင်းပတ်ဝန်းကျင်ကို ပံ့ပိုးပေးသော်လည်း၊ ၎င်းသည် Libero SoC ပတ်ဝန်းကျင်ပြင်ပပြင်ပရှိ ပြင်ပကိရိယာများနှင့်အတူ ပေါင်းစပ်ခြင်းနှင့် သရုပ်ဖော်ခြင်းတို့ကို လုပ်ဆောင်ရန် ပျော့ပြောင်းမှုကိုလည်း ပေးပါသည်။ သို့သော်၊ အချို့သော ဒီဇိုင်းအဆင့်များသည် Libero SoC ပတ်ဝန်းကျင်တွင် ရှိနေရပါမည်။
အောက်ဖော်ပြပါဇယားသည် FPGA ဒီဇိုင်းစီးဆင်းမှုတွင် အဓိကအဆင့်များကို စာရင်းပြုစုပြီး Libero SoC အသုံးပြုရမည့် အဆင့်များကို ညွှန်ပြသည်။
ဇယား ၁-၁။ FPGA ဒီဇိုင်းစီးဆင်းမှု

Design Flow အဆင့်	Libero ကိုသုံးရပါမယ်။	ဖော်ပြချက်
ဒီဇိုင်းထည့်သွင်းမှု- HDL	မရှိ	ဆန္ဒရှိပါက Libero® SoC အပြင်ဘက်ရှိ ပြင်ပမှ HDL တည်းဖြတ်သူ/စစ်ဆေးသည့်ကိရိယာကို အသုံးပြုပါ။
ဒီဇိုင်းထည့်သွင်းခြင်း- ပြင်ဆင်သတ်မှတ်မှုများ	ဟုတ်ကဲ့	IP catalog core အစိတ်အပိုင်းမျိုးဆက်အတွက် ပထမဆုံး Libero ပရောဂျက်ကို ဖန်တီးပါ။
အလိုအလျောက် PDC/SDC ကန့်သတ်ထုတ်လုပ်ခြင်း။	မရှိ	ဆင်းသက်လာသော ကန့်သတ်ချက်များသည် HDL အားလုံး လိုအပ်သည်။ fileနောက်ဆက်တွဲ C—Derive Constraints တွင်ဖော်ပြထားသည့်အတိုင်း Libero SoC ပြင်ပတွင် လုပ်ဆောင်သောအခါ s နှင့် derive_constraints utility တစ်ခု။
သရုပ်သကန်	မရှိ	ဆန္ဒရှိပါက Libero SoC အပြင်ဘက်ရှိ ပြင်ပကိရိယာကို အသုံးပြုပါ။ ပစ်မှတ်စက်၊ ပစ်မှတ်စတူဒီယိုနှင့် backend အကောင်အထည်ဖော်မှုအတွက် အသုံးပြုသည့် ပစ်မှတ် Libero ဗားရှင်းအတွက် ကြိုတင်စုစည်းထားသော သရုပ်ပြစာကြည့်တိုက်များကို ဒေါင်းလုဒ်လုပ်ရန် လိုအပ်ပါသည်။
ပေါင်းစပ်ခြင်း။	မရှိ	ဆန္ဒရှိပါက Libero SoC အပြင်ဘက်ရှိ ပြင်ပကိရိယာကို အသုံးပြုပါ။
ဒီဇိုင်း အကောင်အထည်ဖော်ခြင်း- ကန့်သတ်ချက်များကို စီမံပါ၊ Netlist ကို စုစည်းပါ၊ နေရာနှင့် လမ်းကြောင်း (အပေါ်ကိုကြည့်ပါview)	ဟုတ်ကဲ့	နောက်ခံအကောင်အထည်ဖော်မှုအတွက် ဒုတိယ Libero ပရောဂျက်ကို ဖန်တီးပါ။
အချိန်နှင့် ပါဝါအတည်ပြုခြင်း။	ဟုတ်ကဲ့	ဒုတိယ Libero ပရောဂျက်တွင်နေပါ။
ဒီဇိုင်းအစပျိုးခြင်းဒေတာနှင့် အမှတ်တရများကို စီစဉ်သတ်မှတ်ပါ။	ဟုတ်ကဲ့	စက်ပစ္စည်းအတွင်းရှိ မတူညီသော မှတ်ဉာဏ်အမျိုးအစားများနှင့် ဒီဇိုင်းအစပြုခြင်းတို့ကို စီမံခန့်ခွဲရန် ဤကိရိယာကို အသုံးပြုပါ။ ဒုတိယပရောဂျက်တွင်နေပါ။
ပရိုဂရမ်ရေးခြင်း။ File မျိုးဆက်	ဟုတ်ကဲ့	ဒုတိယပရောဂျက်တွင်နေပါ။

အရေးကြီးသည်- မင်း ကြိုတင်စုစည်းထားသော စာကြည့်တိုက်များကို ဒေါင်းလုဒ်လုပ်ရပါမည်။ PreCompiled Simulation Libraries များ Third-party Simulator ကိုအသုံးပြုရန်စာမျက်နှာ။
သန့်ရှင်းသော Fabric FPGA စီးဆင်းမှုတွင်၊ HDL သို့မဟုတ် schematic entry ကိုအသုံးပြု၍ သင်၏ဒီဇိုင်းကိုရိုက်ထည့်ကာ ၎င်းကို တိုက်ရိုက်ဖြတ်သန်းပါ။
ပေါင်းစပ်ကိရိယာများဆီသို့။ စီးဆင်းမှုကို ထောက်ခံနေဆဲဖြစ်သည်။ PolarFire နှင့် PolarFire SoC FPGAs များသည် သိသာထင်ရှားပါသည်။
Libero SoC IP မှ configuration cores (SgCores) ကိုအသုံးပြုရန်လိုအပ်သော မူပိုင်ခွင့် hard IP ပိတ်ဆို့ခြင်း
ကက်တလောက် SoC လုပ်ဆောင်နိုင်စွမ်း ပါ၀င်သည့် မည်သည့် blocks အတွက်မဆို အထူးကိုင်တွယ်ရန် လိုအပ်သည်-

• PolarFire
  – PF_UPROM
  – PF_SYSTEM_SERVICES
  - PF_CCC
  - PF CLK DIV
  – PF_CRYPTO
  – PF_DRI
  – PF_INIT_MONITOR
  – PF_NGMUX
  – PF_OSC
  - RAM များ (TPSRAM၊ DPSRAM၊ URAM)
  – PF_SRAM_AHBL_AXI
  – PF_XCVR_ERM
  – PF_XCVR_REF_CLK
  – PF_TX_PLL
  – PF_PCIE
  - PF_IO
  – PF_IOD_CDR
  – PF_IOD_CDR_CCC
  – PF_IOD_GENERIC_RX
  – PF_IOD_GENERIC_TX
  – PF_IOD_GENERIC_TX_CCC
  – PF_RGMII_TO_GMII
  – PF_IOD_OCTAL_DDR
  – PF_DDR3
  – PF_DDR4
  – PF_LPDDR3
  – PF_QDR
  – PF_CORESMARTBERT
  – PF_TAMPER
  - PF_TVS စသည်တို့ဖြစ်သည်။

ရှေ့တွင်ဖော်ပြထားသော SgCores အပြင်၊ FPGA ထည်ရင်းမြစ်များကိုအသုံးပြုသည့် Libero SoC Catalog ရှိ PolarFire နှင့် PolarFire SoC စက်ပစ္စည်းမိသားစုများအတွက် DirectCore ပျော့ပျောင်းသော IP အများအပြားရှိသည်။
ဒီဇိုင်းထည့်သွင်းခြင်းအတွက်၊ သင်သည် ရှေ့အစိတ်အပိုင်းများထဲမှ တစ်ခုခုကို အသုံးပြုပါက၊ ဒီဇိုင်းထည့်သွင်းမှု (Component Configuration) ၏ တစ်စိတ်တစ်ပိုင်းအတွက် Libero SoC ကို အသုံးပြုရမည်ဖြစ်ပြီး၊ သို့သော် သင်သည် Libero ပြင်ပတွင် ကျန်ရှိသော သင်၏ Design Entry (HDL entry) ကို ဆက်လက်လုပ်ဆောင်နိုင်ပါသည်။ Libero ပြင်ပတွင် FPGA ဒီဇိုင်းစီးဆင်းမှုကို စီမံခန့်ခွဲရန်၊ ဤလမ်းညွှန်ချက်တွင် ပေးထားသည့် အဆင့်များကို လိုက်နာပါ။
1.1 အစိတ်အပိုင်း ဘဝသံသရာ (မေးခွန်းတစ်ခုမေးပါ။)
အောက်ဖော်ပြပါအဆင့်များသည် SoC အစိတ်အပိုင်းတစ်ခု၏ ဘဝသံသရာကို ဖော်ပြပြီး ဒေတာကို ကိုင်တွယ်နည်းအတွက် လမ်းညွှန်ချက်များပေးသည်။

1. Libero SoC တွင် ၎င်း၏ configurator ကို အသုံးပြု၍ အစိတ်အပိုင်းကို ဖန်တီးပါ။ ၎င်းသည် အောက်ပါဒေတာအမျိုးအစားများကို ထုတ်ပေးသည်-
   - HDL files
   - မှတ်ဉာဏ် files
   - လှုံ့ဆော်မှုနှင့်သရုပ်သကန် files
   - အစိတ်အပိုင်း SDC file
2. HDL အတွက် files၊ ပြင်ပဒီဇိုင်း entry tool/process ကို အသုံးပြု၍ ကျန် HDL ဒီဇိုင်းတွင် ၎င်းတို့ကို ချက်ချင်း ပေါင်းစပ်ပြီး ပေါင်းစပ်ပါ။
3. ထောက်ပံ့ရေးမှတ်ဉာဏ် files နှင့် လှုံ့ဆော်မှု files ကိုသင်၏ simulation tool ကို။
4. ထောက်ပံ့ရေးအစိတ်အပိုင်း SDC file Constraint Generation အတွက် ကန့်သတ်ချက်တူးလ်ကို ရယူရန်။ အသေးစိတ်အချက်အလက်များအတွက် နောက်ဆက်တွဲ C—Derive Constraints ကိုကြည့်ပါ။
5. ပေါင်းစပ်ဖွဲ့စည်းမှု netlist နှင့် သင်၏ အစိတ်အပိုင်း မက်တာဒေတာကို သင်တင်သွင်းသည့် ဒုတိယ Libero ပရောဂျက်တစ်ခုကို ဖန်တီးရမည်ဖြစ်ပြီး၊ ထို့ကြောင့် သင်ထုတ်လုပ်လိုက်သည့်အရာနှင့် သင်ပရိုဂရမ်တို့ကြား ချိတ်ဆက်မှုကို ပြီးမြောက်စေမည်ဖြစ်သည်။

1.2 Libero SoC ပရောဂျက်ဖန်တီးမှု (မေးခွန်းတစ်ခုမေးပါ။)
Libero SoC ပတ်ဝန်းကျင် (ဇယား 1-1) တွင် အချို့သော ဒီဇိုင်းအဆင့်များကို လုပ်ဆောင်ရပါမည်။ ဤအဆင့်များလုပ်ဆောင်ရန်အတွက် သင်သည် Libero SoC ပရောဂျက်နှစ်ခုကို ဖန်တီးရပါမည်။ ပထမပရောဂျက်ကို ဒီဇိုင်းအစိတ်အပိုင်းဖွဲ့စည်းပုံနှင့် မျိုးဆက်များအတွက် အသုံးပြုပြီး ဒုတိယပရောဂျက်သည် ထိပ်တန်းအဆင့် ဒီဇိုင်းပိုင်းဆိုင်ရာ အကောင်အထည်ဖော်ရန်အတွက် ဖြစ်သည်။
1.3 စိတ်ကြိုက်စီးဆင်းမှု (မေးခွန်းတစ်ခုမေးပါ။)
အောက်ပါပုံသည်-

• Libero SoC သည် Libero SoC ပတ်ဝန်းကျင်အပြင်ဘက်တွင် Third-party ပေါင်းစပ်ခြင်းနှင့် သရုပ်ဖော်ခြင်းကိရိယာများဖြင့် ပိုမိုကြီးမားသော FPGA ဒီဇိုင်းစီးဆင်းမှု၏ အစိတ်အပိုင်းတစ်ခုအဖြစ် ပေါင်းစည်းနိုင်သည်။
• ဒီဇိုင်းဖန်တီးခြင်းနှင့် စက်ကို ပရိုဂရမ်ရေးဆွဲခြင်းအထိ နည်းလမ်းပေါင်းစုံဖြင့် ချုပ်လုပ်ခြင်းမှစတင်သည့် စီးဆင်းမှုတွင်ပါ၀င်သော အဆင့်များ။
• ဒီဇိုင်းစီးဆင်းမှု အဆင့်တိုင်းတွင် ဖြစ်ပေါ်ရမည့် ဒေတာဖလှယ်မှု (သွင်းအားစုနှင့် အထွက်များ)။

အကြံပြုချက်-

1. SNVM.cfg၊ UPROM.cfg
2. *.mem file သရုပ်သကန်အတွက် မျိုးဆက်- pa4rtupromgen.exe သည် UPROM.cfg ကို ထည့်သွင်းပြီး UPROM.mem ကို ထုတ်ပေးသည်။

အောက်ပါတို့သည် စိတ်ကြိုက်စီးဆင်းမှုတွင် အဆင့်များဖြစ်သည်-

1. အစိတ်အပိုင်းဖွဲ့စည်းပုံနှင့် မျိုးဆက်-
   a ပထမဆုံး Libero ပရောဂျက်တစ်ခုကို ဖန်တီးပါ (ရည်ညွှန်းပရောဂျက်တစ်ခုအဖြစ် လုပ်ဆောင်ရန်)။
   ခ Catalog မှ Core ကိုရွေးချယ်ပါ။ အစိတ်အပိုင်းအမည်တစ်ခုပေးကာ အစိတ်အပိုင်းကို စီစဉ်သတ်မှတ်ရန် core ကို နှစ်ချက်နှိပ်ပါ။
   ၎င်းသည် အစိတ်အပိုင်းဒေတာနှင့် အလိုအလျောက် တင်ပို့သည်။ file၎။ Component Manifests ကိုလည်း ထုတ်ပေးပါသည်။ အသေးစိတ်အတွက် Component Manifests ကို ကြည့်ပါ။ အသေးစိတ်အချက်အလက်များအတွက်၊ အစိတ်အပိုင်းဖွဲ့စည်းမှုပုံစံကို ကြည့်ပါ။
2. Libero ပြင်ပတွင် သင်၏ RTL ဒီဇိုင်းကို အပြီးသတ်ပါ-
   a အစိတ်အပိုင်း HDL ကို ချက်ခြင်းလုပ်ပါ။ files.
   ခ HDL ၏တည်နေရာ files ကို Component Manifests တွင်ဖော်ပြထားသည်။ files.
3. အစိတ်အပိုင်းများအတွက် SDC ကန့်သတ်ချက်များကို ဖန်တီးပါ။ အချိန်ကန့်သတ်ချက်များကိုထုတ်လုပ်ရန် Derive Constraints utility ကိုသုံးပါ။ fileအခြေခံ (SDC)
   a အစိတ်အပိုင်း HDL files
   ခ အစိတ်အပိုင်း SDC files
   ဂ။ အသုံးပြုသူ HDL files
   အသေးစိတ်အချက်အလက်များအတွက် နောက်ဆက်တွဲ C—Derive Constraints ကိုကြည့်ပါ။
4. Synthesis tool/simulation tool-
   a HDL ကိုရယူပါ။ files, လှုံ့ဆော်မှု files နှင့် Component Manifests တွင် ဖော်ပြထားသည့်အတိုင်း သီးခြားတည်နေရာများမှ အစိတ်အပိုင်းဒေတာ။
   ခ Libero SoC အပြင်ဘက်ရှိ ပြင်ပကိရိယာများဖြင့် ဒီဇိုင်းကို ပေါင်းစပ်ပြီး အတုယူပါ။
5. သင်၏ဒုတိယ (အကောင်အထည်ဖော်မှု) Libero ပရောဂျက်ကိုဖန်တီးပါ။
6. ပေါင်းစပ်ဖွဲ့စည်းမှုကို ဒီဇိုင်းအသွားအလာတူးလ်ကွင်းဆက်မှ ဖယ်ရှားပါ (ပရောဂျက် > ပရောဂျက်ဆက်တင်များ > ဒီဇိုင်းစီးဆင်းမှု > Enable Synthesis အမှန်ခြစ်ကို ဖယ်ရှားပါ)။
7. ဒီဇိုင်းအရင်းအမြစ်ကို တင်သွင်းပါ။ files (ပေါင်းစပ်ပေါင်းစပ်မှုတူးလ်မှ *.vm netlist နောက်ပိုင်း)
   - ပေါင်းစပ်ထည့်သွင်းပြီးနောက် *.vm netlist (File> တင်သွင်းခြင်း > Synthesized Verilog Netlist (VM))။
   – အစိတ်အပိုင်း မက်တာဒေတာ *.cfg fileuPROM နှင့်/သို့မဟုတ် sNVM အတွက် s။
8. မည်သည့် Libero SoC ပိတ်ဆို့သည့် အစိတ်အပိုင်းကိုမဆို တင်သွင်းပါ။ file၎။ ဘလောက် files သည် *.cxz ရှိရပါမည်။ file ပုံစံ
   ဘလောက်တစ်ခုဖန်တီးနည်းဆိုင်ရာ နောက်ထပ်အချက်အလက်များအတွက် ကြည့်ပါ။ PolarFire Block Flow အသုံးပြုသူလမ်းညွှန်.
9. ဒီဇိုင်းကန့်သတ်ချက်များကို တင်သွင်းပါ-
   - I/O ကန့်သတ်ချက်များကို တင်သွင်းပါ။ files (Constraints Manager > I/OAttributes > Import)။
   - ကြမ်းခင်းရေးဆွဲခြင်း *.pdc ကို တင်သွင်းပါ။ files (Constraints Manager > Floor Planner > Import)။
   - *.sdc အချိန်ကန့်သတ်ချက်ကို တင်သွင်းပါ။ files (ကန့်သတ်မန်နေဂျာ > အချိန် > တင်သွင်းမှု)။ SDC ကို တင်သွင်းပါ။ file Derive Constraint tool မှထုတ်လုပ်သည်။
   - *.ndc ကန့်သတ်ချက်ကို တင်သွင်းပါ။ files (Constraints Manager > NetlistAttributes > Import) ရှိပါက။
10. ကန့်သတ်ချက် file နှင့် tool များအသင်းအဖွဲ့
    - Constraint Manager တွင်၊ *.pdc ကိုတွဲဖက်ပါ။ files ကို နေရာနှင့် လမ်းကြောင်း၊ *.sdc files မှ နေရာ နှင့် လမ်းကြောင်း နှင့် အချိန်ကိုက် စစ်ဆေးခြင်း နှင့် *.ndc files သည် Netlist ကို Compile လုပ်ရန်။
11. ပြီးပြည့်စုံသော ဒီဇိုင်းကို အကောင်အထည်ဖော်ပါ။
    - နေရာနှင့် လမ်းကြောင်း၊ အချိန်နှင့် ပါဝါကို စစ်ဆေးပါ၊ ဒီဇိုင်းအစပျိုးခြင်းဒေတာနှင့် အမှတ်တရများကို စီစဉ်သတ်မှတ်ခြင်း၊ နှင့် ပရိုဂရမ်ရေးဆွဲခြင်း file မျိုးဆက်။
12. ဒီဇိုင်းကိုအတည်ပြုပါ။
    - Libero SoC ဒီဇိုင်းအစုံပါသော ဒီဇိုင်းကိရိယာများကို အသုံးပြု၍ FPGA တွင် ဒီဇိုင်းကို အတည်ပြုပြီး လိုအပ်သလို အမှားရှာပါ။

အစိတ်အပိုင်းဖွဲ့စည်းမှု (မေးခွန်းတစ်ခုမေးပါ။)

စိတ်ကြိုက်စီးဆင်းမှု၏ပထမအဆင့်မှာ Libero ရည်ညွှန်းပရောဂျက်ကို အသုံးပြု၍ သင်၏အစိတ်အပိုင်းများကို configure လုပ်ရန်ဖြစ်သည် (ဇယား 1-1 ရှိ ပထမ Libero ပရောဂျက်ဟုလည်းခေါ်သည်)။ နောက်အဆင့်များတွင် သင်သည် ဤရည်ညွှန်းပရောဂျက်မှ ဒေတာကို အသုံးပြုသည်။
အကယ်၍ သင်သည် အထက်ဖော်ပြပါ အစိတ်အပိုင်းများကို အသုံးပြုနေပါက၊ Over အောက်တွင် ဖော်ပြထားပါသည်။view သင့်ဒီဇိုင်းတွင်၊ ဤကဏ္ဍတွင်ဖော်ပြထားသော အဆင့်များကို လုပ်ဆောင်ပါ။
အကယ်၍ သင်သည် အထက်ဖော်ပြပါ အစိတ်အပိုင်းများကို အသုံးမပြုပါက၊ သင်သည် သင်၏ RTL ကို Libero ပြင်ပတွင် ရေးသားနိုင်ပြီး ၎င်းကို သင်၏ Synthesis and Simulation tools ထဲသို့ တိုက်ရိုက် ထည့်သွင်းနိုင်သည်။ ထို့နောက် ပေါင်းစပ်ဖွဲ့စည်းမှုအပိုင်းသို့ ဆက်လက်လုပ်ဆောင်နိုင်ပြီး သင်၏နောက်ဆုံးပေါင်းစပ်မှု *.vm netlist ကို သင်၏နောက်ဆုံး Libero အကောင်အထည်ဖော်ရေးပရောဂျက်သို့သာ တင်သွင်းနိုင်သည် (ဇယား 1-1 တွင် ဒုတိယ Libero ပရောဂျက်ဟုလည်း ခေါ်သည်)။
2.1 Libero ကို အသုံးပြု၍ အစိတ်အပိုင်းဖွဲ့စည်းမှုပုံစံ (မေးခွန်းတစ်ခုမေးပါ။)
ရှေ့စာရင်းမှ အသုံးပြုရမည့် အစိတ်အပိုင်းများကို ရွေးချယ်ပြီးနောက်၊ အောက်ပါအဆင့်များကို လုပ်ဆောင်ပါ။

1. Libero ပရောဂျက်အသစ်တစ်ခုဖန်တီးပါ (Core Configuration and Generation)- သင်နောက်ဆုံးဒီဇိုင်းကို ပစ်မှတ်ထားမည့် စက်ပစ္စည်းနှင့် မိသားစုကို ရွေးချယ်ပါ။
2. Custom Flow တွင် ဖော်ပြထားသော core တစ်ခု သို့မဟုတ် တစ်ခုထက်ပိုသော core ကိုသုံးပါ။
   a SmartDesign တစ်ခုကိုဖန်တီးပြီး လိုချင်သော core ကို configure ပြီး SmartDesign အစိတ်အပိုင်းတွင် ၎င်းကို ချက်ချင်းလုပ်ဆောင်ပါ။
   ခ ပင်နံပါတ်အားလုံးကို ထိပ်တန်းအဆင့်အထိ မြှင့်တင်ပါ။
   ဂ။ SmartDesign ကိုဖန်တီးပါ။
   ဃ။ Simulator ကိုခေါ်ရန် Simulator (Pre-Synthesis သို့မဟုတ် Post-Synthesis သို့မဟုတ် Post-Layout ရွေးစရာများ) ကို Simulate tool ကို နှစ်ချက်နှိပ်ပါ။ ၎င်းကိုခေါ်ပြီးနောက် Simulator ကိုသင်ထွက်နိုင်သည်။ ဤအဆင့်သည် simulation ကိုထုတ်ပေးသည်။ fileသင့်ပရောဂျက်အတွက် လိုအပ်ပါသည်။

အကြံပြုချက်: သင် Libero ပြင်ပတွင် သင့်ဒီဇိုင်းကို အတုယူလိုပါက ဤအဆင့်ကို လုပ်ဆောင်ရပါမည်။
နောက်ထပ်အချက်အလက်များအတွက်၊ သင့်ဒီဇိုင်းကို အတုယူခြင်းကို ကြည့်ပါ။
င သင့်ပရောဂျက်ကို သိမ်းဆည်းပါ—၎င်းသည် သင်၏ရည်ညွှန်းပရောဂျက်ဖြစ်သည်။
2.2 အစိတ်အပိုင်းဖော်ပြချက်များ (မေးခွန်းတစ်ခုမေးပါ။)
သင်သည်သင်၏အစိတ်အပိုင်းများကိုထုတ်လုပ်သောအခါ, အစုတစ်ခု files ကို အစိတ်အပိုင်းတစ်ခုစီအတွက် ထုတ်ပေးသည်။ Component Manifest အစီရင်ခံစာတွင် အစုအဝေးကို အသေးစိတ်ဖော်ပြထားသည်။ files ကို ထုတ်လုပ်ပြီး နောက်အဆင့်တစ်ခုစီတွင် (ပေါင်းစပ်မှု၊ သရုပ်သကန်မှု၊ ဖမ်ဝဲ မျိုးဆက်စသည်ဖြင့်)။ ဤအစီရင်ခံချက်သည် သင့်အား ထုတ်လုပ်သူအားလုံး၏ တည်နေရာကို ပေးသည်။ fileCustom Flow ကို ဆက်လက်လုပ်ဆောင်ရန် လိုအပ်ပါသည်။ အစီရင်ခံစာများဧရိယာတွင် အစိတ်အပိုင်းကို မန်နီးဖက်စ်သို့ သင်ဝင်ရောက်နိုင်သည်- အစီရင်ခံစာများတက်ဘ်ကိုဖွင့်ရန် ဒီဇိုင်း > အစီရင်ခံစာများကို နှိပ်ပါ။ အစီရင်ခံစာများတက်ဘ်တွင်၊ manifest.txt အစုံကို သင်တွေ့မြင်ရသည်။ files (ကျော်view) သင်ထုတ်လုပ်လိုက်တဲ့ အစိတ်အပိုင်းတစ်ခုစီအတွက် တစ်ခု။
အကြံပြုချက်- အစိတ်အပိုင်းကို ထင်ရှားစွာမြင်နိုင်ရန် သင်သည် အစိတ်အပိုင်း သို့မဟုတ် မော်ဂျူးကို '"root"' အဖြစ် သတ်မှတ်ရပါမည်။ file အစီရင်ခံစာများ တက်ဘ်ရှိ အကြောင်းအရာများ။
တစ်နည်းအားဖြင့် သင်သည် တစ်ဦးချင်းဖော်ပြချက်အစီရင်ခံစာကို ဝင်ရောက်ကြည့်ရှုနိုင်ပါသည်။ files သည် core အစိတ်အပိုင်းတစ်ခုစီအတွက် ထုတ်ပေးသော သို့မဟုတ် SmartDesign အစိတ်အပိုင်းထံမှဖြစ်သည်။ /အစိတ်အပိုင်း/အလုပ်/ / / _manifest.txt သို့မဟုတ် /အစိတ်အပိုင်း/အလုပ်/ / _manifest.txt မန်နီးဖက်စ်ကိုလည်း သင်ဝင်ရောက်နိုင်သည်။ file Libero ရှိ Components တဘ်အသစ်မှ ထုတ်လုပ်လိုက်သော အစိတ်အပိုင်းတစ်ခုစီ၏ အကြောင်းအရာများ file တည်နေရာများကို ပရောဂျက်လမ်းညွှန်နှင့်စပ်လျဉ်း၍ ဖော်ပြထားပါသည်။အောက်ပါ Component Manifest အစီရင်ခံစာများကို အာရုံစိုက်ပါ။

• အကယ်၍ သင်သည် cores များကို SmartDesign တစ်ခုသို့ ချက်ခြင်းထည့်သွင်းပါက၊ စာကိုဖတ်ပါ။ file _manifest.txt
• cores အတွက် အစိတ်အပိုင်းများကို ဖန်တီးပါက၊ စာကိုဖတ်ပါ။ _manifest.txt

သင့်ဒီဇိုင်းနှင့် သက်ဆိုင်သည့် အစိတ်အပိုင်း Manifests အစီရင်ခံစာအားလုံးကို သင်အသုံးပြုရပါမည်။ ဟောင်းအတွက်ample၊ သင့်ပရောဂျက်တွင် ပင်မအစိတ်အပိုင်းတစ်ခု သို့မဟုတ် တစ်ခုထက်ပိုသော အစိတ်အပိုင်းများပါဝင်သည့် SmartDesign တစ်ခုရှိပြီး ၎င်းတို့အားလုံးကို သင်၏နောက်ဆုံးဒီဇိုင်းတွင် အသုံးပြုရန် ရည်ရွယ်ထားပါက သင်ရွေးချယ်ရပါမည်။ fileသင်၏ ဒီဇိုင်းစီးဆင်းမှုတွင် အသုံးပြုရန်အတွက် အဆိုပါ အစိတ်အပိုင်းများအားလုံး၏ Component Manifests အစီရင်ခံစာများတွင် ဖော်ပြထားပါသည်။
2.3 ဘာသာပြန်ဖော်ပြချက် Files (မေးခွန်းတစ်ခုမေးပါ။)
အစိတ်အပိုင်းတစ်ခုကို ဖွင့်သောအခါတွင်၊ fileလမ်းကြောင်းတွေကို မြင်နေရတယ်။ fileသင်၏ Libero ပရောဂျက်တွင် s နှင့် ၎င်းတို့ကို အသုံးပြုရန် ဒီဇိုင်းစီးဆင်းမှုတွင် မည်သည့်နေရာတွင် ညွှန်ပြသည်။ အောက်ပါအမျိုးအစားများကို သင်တွေ့နိုင်ပါသည်။ files ကို manifest ထဲမှာ file:

• HDL အရင်းအမြစ် fileSynthesis နှင့် Simulation ကိရိယာအားလုံးအတွက် s
• နှိုးဆော်သည်။ fileSimulation ကိရိယာအားလုံးအတွက် s
• ကန့်သတ်ချက် files

အောက်တွင်ဖော်ပြထားသည်မှာ PolarFire core အစိတ်အပိုင်းတစ်ခု၏ Component Manifest ဖြစ်သည်။တစ်မျိုးစီ file သင်၏ ဒီဇိုင်းစီးဆင်းမှုတွင် ရေအောက်ပိုင်း လိုအပ်ပါသည်။ အောက်ဖော်ပြပါ ကဏ္ဍများသည် ပေါင်းစည်းခြင်းကို ဖော်ပြထားပါသည်။ files ကို manifest မှ သင့်ဒီဇိုင်းစီးဆင်းမှုသို့။

ကန့်သတ်မျိုးဆက် (မေးခွန်းတစ်ခုမေးပါ။)

ဖွဲ့စည်းမှုပုံစံနှင့် မျိုးဆက်တို့ကို လုပ်ဆောင်သည့်အခါ၊ SDC/PDC/NDC ကန့်သတ်ချက်များကို ရေးသား/ဖန်တီးရန် သေချာပါစေ။ files သည် ၎င်းတို့အား Synthesis၊ Place-and-Route၊ နှင့် Verify Timing tools များထံပေးပို့ရန် ဒီဇိုင်းအတွက်။
ကန့်သတ်ချက်များကို ကိုယ်တိုင်ရေးမည့်အစား ၎င်းတို့ကို ကိုယ်တိုင်ရေးမည့်အစား Libero ပတ်ဝန်းကျင်၏ အပြင်ဘက်တွင် Derive Constraints utility ကို အသုံးပြုပါ။ Libero ပတ်ဝန်းကျင်၏ အပြင်ဘက်တွင် Derive Constraint utility ကို အသုံးပြုရန်၊ သင်သည် အောက်ပါတို့ လိုအပ်သည်-

• အသုံးပြုသူ HDL၊ အစိတ်အပိုင်း HDL နှင့် အစိတ်အပိုင်း SDC ကန့်သတ်ချက်ကို ပံ့ပိုးပေးသည်။ files
• ထိပ်တန်းအဆင့် module ကိုသတ်မှတ်ပါ။
• ဆင်းသက်လာသော ကန့်သတ်ချက်ကို ထုတ်လုပ်မည့် တည်နေရာကို သတ်မှတ်ပါ။ files

SDC အစိတ်အပိုင်း ကန့်သတ်ချက်များ အောက်တွင် ရနိုင်ပါသည်။ /အစိတ်အပိုင်း/အလုပ်/ / အစိတ်အပိုင်းဖွဲ့စည်းပုံနှင့် မျိုးဆက်ပြီးနောက် / လမ်းညွှန်။
သင့်ဒီဇိုင်းအတွက် ကန့်သတ်ချက်များကို မည်သို့ဖန်တီးရမည်ကို အသေးစိတ်သိရှိလိုပါက နောက်ဆက်တွဲ C—Derive Constraints ကိုကြည့်ပါ။

သင်၏ ဒီဇိုင်းကို ပေါင်းစပ်ခြင်း (မေးခွန်းတစ်ခုမေးပါ။)

Custom Flow ၏ အဓိကအင်္ဂါရပ်များထဲမှတစ်ခုမှာ ပြင်ပအဖွဲ့အစည်းပေါင်းစပ်မှုကို သင်အသုံးပြုခွင့်ပြုခြင်းဖြစ်သည်။
Libero ပြင်ပကိရိယာ။ စိတ်ကြိုက်စီးဆင်းမှုသည် Synopsys SynplifyPro ၏အသုံးပြုမှုကို ပံ့ပိုးပေးသည်။ ပေါင်းစပ်ရန်
ပရောဂျက်၊ အောက်ပါလုပ်ငန်းစဉ်ကို အသုံးပြုပါ။

1. သင်ဖန်တီးထားသည့် Libero ပရောဂျက်ကဲ့သို့ တူညီသောစက်မိသားစု၊ သေဆုံးခြင်းနှင့် ပက်ကေ့ခ်ျကို ပစ်မှတ်ထားသည့် သင်၏ Synthesis တူးလ်တွင် ပရောဂျက်အသစ်တစ်ခု ဖန်တီးပါ။
   a သင်၏ကိုယ်ပိုင် RTL ကိုတင်သွင်းပါ။ file၎။ ထုံးစံအတိုင်း
   ခ Synthesis output ကို Structural Verilog (.vm) အဖြစ် သတ်မှတ်ပါ။
   အကြံပြုချက်- ဖွဲ့စည်းပုံ Verilog (.vm) သည် PolarFire တွင် ပံ့ပိုးထားသော တစ်ခုတည်းသော ပေါင်းစပ်မှု အထွက်ဖော်မတ်ဖြစ်သည်။
2. အစိတ်အပိုင်း HDL ကိုတင်သွင်းပါ။ fileသင်၏ Synthesis ပရောဂျက်တွင် s-
   a အစိတ်အပိုင်းတစ်ခုစီအတွက် ဖော်ပြချက်အစီရင်ခံစာ- တစ်ခုစီအတွက် file HDL အရင်းအမြစ်အောက် fileSynthesis နှင့် Simulation ကိရိယာအားလုံးအတွက် s ကို ထည့်သွင်းပါ။ file သင်၏ Synthesis ပရောဂျက်ထဲသို့။
3. တင်သွင်းပါ။ file polarfire_syn_comps.v ( Synopsys Synplify ) ကိုအသုံးပြုမယ်ဆိုရင် ၊
   သင်၏ Synthesis ပရောဂျက်သို့ တပ်ဆင်ခြင်းတည်နေရာ>/data/aPA5M။
4. ယခင်ထုတ်လုပ်ထားသော SDC ကို တင်သွင်းပါ။ file Derived Constraint tool မှတဆင့် (နောက်ဆက်တွဲကို ကြည့်ပါ။
   A—Sample SDC Constraints) Synthesis tool သို့။ ဒီကန့်သတ်ချက် file အားစိုက်ထုတ်မှုနည်းပြီး ဒီဇိုင်းထပ်လုပ်ခြင်းနည်းပါးခြင်းဖြင့် အချိန်ကိုက်ပိတ်ခြင်းကို အောင်မြင်စေရန် ပေါင်းစပ်ကိရိယာကို ကန့်သတ်ထားသည်။

အရေးကြီးသည်- 

• *.sdc ကိုပဲ သုံးဖို့ စီစဉ်ထားရင်၊ file ဒီဇိုင်းအကောင်အထည်ဖော်မှုအဆင့်အတွင်း Place-and-Route ကို ကန့်သတ်ရန်၊ သင်သည် ဤ *.sdc ကို ပေါင်းစပ်မှုပရောဂျက်သို့ ထည့်သွင်းရပါမည်။ ၎င်းသည် ပေါင်းစပ်ထားသော netlist တွင် ဒီဇိုင်းအရာဝတ္ထုအမည်နှင့် ဒီဇိုင်းလုပ်ငန်းစဉ်၏ အကောင်အထည်ဖော်မှုအဆင့်အတွင်း နေရာနှင့် လမ်းကြောင်း ကန့်သတ်ချက်များ မကိုက်ညီကြောင်း သေချာစေရန်ဖြစ်သည်။ ဤ *.sdc မပါဝင်ပါက၊ file Synthesis အဆင့်တွင်၊ Synthesis မှထုတ်ပေးသော netlist သည် ဒီဇိုင်းအရာဝတ္တုအမည်မတူညီသောကြောင့် Place နှင့် Route အဆင့်တွင် ကျရှုံးနိုင်ပါသည်။
  a Netlist Attributes *.ndc ရှိပါက Synthesis tool ထဲသို့ သွင်းပါ။
  ခ Synthesis ကိုဖွင့်ပါ။
• သင်၏ Synthesis tool output ၏တည်နေရာတွင် *.vm netlist ရှိသည်။ file ပို့စ် Synthesis ထုတ်ပေးသည်။ ဒီဇိုင်းလုပ်ငန်းစဉ်ကို ဆက်လက်ဆောင်ရွက်ရန် သင်သည် Libero အကောင်အထည်ဖော်ရေးပရောဂျက်သို့ netlist ကို ထည့်သွင်းရပါမည်။

သင့်ဒီဇိုင်းကို အတုယူခြင်း (မေးခွန်းတစ်ခုမေးပါ။)

Libero ပြင်ပတွင် သင်၏ ဒီဇိုင်းကို အတုယူရန် (ဆိုလိုသည်မှာ သင့်ကိုယ်ပိုင် သရုပ်ဖော်ပတ်ဝန်းကျင်နှင့် Simulator ကို အသုံးပြု၍) အောက်ပါ အဆင့်များကို လုပ်ဆောင်ပါ။

1. ဒီဇိုင်း Files:
   a အကြိုပေါင်းစပ်မှု သရုပ်သကန်-
   • သင်၏ RTL ကို သင်၏ simulation ပရောဂျက်သို့ ထည့်သွင်းပါ။
   • အစိတ်အပိုင်းတစ်ခုစီအတွက် ဖော်ပြချက်အစီရင်ခံစာ။
   - တစ်ခုချင်းစီကိုတင်သွင်းပါ။ file HDL အရင်းအမြစ်အောက် fileသင်၏ simulation ပရောဂျက်တွင် Synthesis and Simulation tools များအားလုံးအတွက် s။
   • ဒါတွေကို စုစည်းပါ။ fileသင်၏ Simulator ၏ညွှန်ကြားချက်အတိုင်း s ။
   ခ ပေါင်းစပ်ဖွဲ့စည်းမှုပြီးနောက် သရုပ်ဖော်ပုံ-
   • သင်၏ ပေါင်းစပ်ဖွဲ့စည်းမှုပြီးနောက် *.vm netlist (သင့်ဒီဇိုင်းကို ပေါင်းစပ်ဖန်တီးထားသည့်) ကို သင်၏ သရုပ်ပြပရောဂျက်သို့ တင်သွင်းပြီး ၎င်းကို စုစည်းပါ။
   ဂ။ Post-layout simulation-
   • ပထမဦးစွာ သင့်ဒီဇိုင်းကို အပြီးသတ်အကောင်အထည်ဖော်ပါ (သင်၏ဒီဇိုင်းကို အကောင်အထည်ဖော်ခြင်းကို ကြည့်ပါ)။ သင်၏နောက်ဆုံး Libero ပရောဂျက်သည် အဆင်အပြင်လွန်ကြောင်း သေချာပါစေ။
   • Generate BackAnnotated ကို နှစ်ချက်နှိပ်ပါ။ FileLibero Design Flow window တွင် s ။ နှစ်ခုထုတ်ပေးတယ်။ files:
   /ဒီဇိုင်နာ/ / _ba.v/vhd /ဒီဇိုင်နာ/
   / _ba.sdf
   • ယင်းနှစ်မျိုးလုံးကို တင်သွင်းပါ။ fileသင်၏ simulation tool တွင် s ကို။
2. လှုံ့ဆော်မှုနှင့် ဖွဲ့စည်းမှု files:
   a အစိတ်အပိုင်းတစ်ခုစီ၏ဖော်ပြချက်အစီရင်ခံစာအတွက်-
   • အားလုံးကို ကူးယူပါ။ files သည် Stimulus အောက်တွင်ရှိသည်။ Files သည် သင်၏ Simulation ပရောဂျက်၏ root directory သို့ Simulation Tools ကဏ္ဍများအားလုံးအတွက်။
   ခ Tcl တစ်ခုခုကို သေချာကြည့်ပါ။ fileရှေ့စာရင်းများ (အဆင့် 2.a) တွင် s ကို simulation မစတင်မီ ဦးစွာလုပ်ဆောင်သည်။
   ဂ။ UPROM.mem- သင့်ဒီဇိုင်းတွင် UPROM core ကို အသုံးပြုပါ ဒေတာသိမ်းဆည်းမှု သုံးစွဲသူတစ်ဦး သို့မဟုတ် တစ်ခုထက်ပိုသော ဒေတာသိုလှောင်မှုအတွက် ထည့်သွင်းထားသော အကြောင်းအရာကို အသုံးပြုမည်ဆိုလျှင်၊ သင်သည် UPROM.mem ကို ထုတ်လုပ်ရန် executable pa4rtupromgen (pa4rtupromgen.exe) ကို အသုံးပြုရပါမည်။ file. လည်ပတ်နိုင်သော pa4rtupromgen သည် UPROM.cfg ကို ယူသည်။ file Tcl script မှတဆင့်ထည့်သွင်းမှုများအဖြစ် file UPROM.mem ကိုထုတ်ပေးသည်။ file simulations များအတွက်လိုအပ်သည်။ ဒါက UPROM.mem ပါ။ file simulation မလုပ်ဆောင်မီ simulation ဖိုဒါသို့ ကူးယူရပါမည်။ ရည်းစားဟောင်းample pa4rtupromgen executable use ကိုဖော်ပြခြင်းအား အောက်ပါအဆင့်များတွင် ပေးထားပါသည်။ UPROM.cfg file directory တွင်ရနိုင်သည်။ /အစိတ်အပိုင်း/အလုပ်/ / သင် UPROM အစိတ်အပိုင်းကိုထုတ်လုပ်ရန်အသုံးပြုခဲ့သော Libero ပရောဂျက်တွင်။
   ဃ။ snvm.mem- သင့်ဒီဇိုင်းတွင် System Services core ကိုအသုံးပြုပြီး core ရှိ sNVM တက်ဘ်ကို အသုံးပြုပါ ရွေးချယ်စရာအသုံးပြုပါ အကြောင်းအရာကို သရုပ်ဖော်ခြင်းအတွက် ဖွင့်ထားသည့် ရွေးချယ်မှုဖြင့် သင်အတုယူလိုသော တစ်ဦး သို့မဟုတ် တစ်ခုထက်ပိုသော သုံးစွဲသူများအတွက် snvm.mem file အလိုအလျောက်ထုတ်ပေးသည်။
   လမ်းညွှန် /အစိတ်အပိုင်း/အလုပ်/ / System Services အစိတ်အပိုင်းကို သင်ထုတ်လုပ်ရန်အသုံးပြုခဲ့သော Libero ပရောဂျက်တွင်။ ဒါက snvm.mem file simulation မလုပ်ဆောင်မီ simulation ဖိုဒါသို့ ကူးယူရပါမည်။
3. အလုပ်လုပ်သောဖိုင်တွဲတစ်ခုနှင့် အလုပ်လုပ်သောဖိုင်တွဲအောက်တွင် simulation အမည်ရှိ ဖိုင်တွဲခွဲတစ်ခုကို ဖန်တီးပါ။
   လုပ်ဆောင်နိုင်သော pa4rtupromgen သည် အလုပ်လုပ်သောဖိုင်တွဲတွင် simulation ဖိုင်တွဲခွဲများရှိနေရန်မျှော်လင့်ထားပြီး *.tcl script ကို simulation sub folder တွင်ထားရှိမည်ဖြစ်သည်။
4. UPROM.cfg ကို ကူးယူပါ။ file အစိတ်အပိုင်းဖန်တီးမှုအတွက် ဖန်တီးထားသော ပထမဆုံး Libero ပရောဂျက်မှ အလုပ်လုပ်သော ဖိုဒါသို့။
5. *.tcl script တွင် အောက်ပါ command များကို ကူးထည့်ကာ အဆင့် 3 တွင် ဖန်တီးထားသော simulation folder တွင် ထားလိုက်ပါ။
   SampURPOM.mem ကိုထုတ်လုပ်ရန် PolarFire နှင့် PolarFire Soc Family စက်များအတွက် le *.tcl file
   UPROM.cfg မှ
   set_device -fam -သေ -pkg
   set_input_cfg -path
   set_sim_mem -pathFile/UPROM.mem>
   gen_sim -use_init false
   သေတ္တာနှင့် ပက်ကေ့ဂျ်အတွက် အသုံးပြုရန် သင့်လျော်သော အတွင်းအမည်အတွက်၊ *.prjx ကို ကြည့်ပါ။ file ပထမဆုံး Libero ပရောဂျက် (အစိတ်အပိုင်း မျိုးဆက်အတွက် အသုံးပြုသည်)။
   အငြင်းအခုံ use_init ကို false ဟု သတ်မှတ်ရပါမည်။
   output သို့လမ်းကြောင်းကိုသတ်မှတ်ရန် set_sim_mem အမိန့်ကိုသုံးပါ။ file UPROM.mem ပါ။
   ဇာတ်ညွှန်းကို အကောင်အထည်ဖော်ပြီးနောက် ထုတ်ပေးသည်။ file pa4rtupromgen ဖြင့် အကောင်အထည်ဖော်နိုင်သည်။
6. command prompt သို့မဟုတ် cygwin terminal တွင်၊ အဆင့် 3 တွင် ဖန်တီးထားသော အလုပ်လမ်းညွှန်သို့ သွားပါ။
   -script option ဖြင့် pa4rtupromgen အမိန့်ကို လုပ်ဆောင်ပြီး ယခင်အဆင့်တွင် ဖန်တီးထားသော *.tcl script ကို ၎င်းထံသို့ ပေးပို့ပါ။
   Windows အတွက်
   /designer/bin/pa4rtupromgen.exe \
   -script./simulation/ .tcl
   Linux အတွက်-
   /bin/pa4rtupromgen
   -script./simulation/ .tcl
7. pa4rtupromgen executable ကိုအောင်မြင်စွာလုပ်ဆောင်ပြီးနောက်၊ UPROM.mem ကိုစစ်ဆေးပါ။ file *.tcl script ရှိ set_sim_mem command တွင် သတ်မှတ်ထားသည့် တည်နေရာတွင် ထုတ်ပေးသည်။
8. sNVM ကို အတုယူရန် snvm.mem ကို ကူးယူပါ။ file သင်၏ပထမဆုံး Libero ပရောဂျက်မှ (Libero SoC ၏အပြင်ဘက်) တွင် simulation လုပ်ဆောင်ရန် သင်၏ simulation ပရောဂျက်၏ ထိပ်တန်းအဆင့် simulation ဖိုဒါသို့။ UPROM အကြောင်းအရာများကို အတုယူရန် ထုတ်လုပ်ထားသော UPROM.mem ကို ကူးယူပါ။ file Simulation (Libero SoC ၏အပြင်ဘက်) ကို run ရန် သင်၏ simulation ပရောဂျက်၏ ထိပ်တန်းအဆင့် simulation folder ထဲသို့။

အရေးကြီးသည် SoC အစိတ်အပိုင်းများ၏ လုပ်ဆောင်နိုင်စွမ်းကို အတုယူကာ၊ ကြိုတင်စုစည်းထားသော PolarFire သရုပ်ပြစာကြည့်တိုက်များကို ဒေါင်းလုဒ်လုပ်ပြီး ဤနေရာတွင် ဖော်ပြထားသည့်အတိုင်း သင်၏ simulation ပတ်ဝန်းကျင်သို့ ၎င်းတို့ကို ထည့်သွင်းပါ။ နောက်ထပ်အသေးစိတ်အချက်အလက်များအတွက်၊ နောက်ဆက်တွဲ B—သရုပ်ပြစာကြည့်တိုက်များကို သရုပ်ပြပတ်ဝန်းကျင်သို့ တင်သွင်းခြင်းကို ကြည့်ပါ။

သင်၏ ဒီဇိုင်းကို အကောင်အထည်ဖော်ခြင်း (မေးခွန်းတစ်ခုမေးပါ။)

သင့်ပတ်ဝန်းကျင်ရှိ Synthesis နှင့် Post-Synthesis simulation ကို ပြီးမြောက်ပြီးနောက်၊ သင်သည် သင်၏ ဒီဇိုင်းကို ရုပ်ပိုင်းဆိုင်ရာ အကောင်အထည်ဖော်ရန်၊ အချိန်နှင့် ပါဝါခွဲခြမ်းစိတ်ဖြာမှုတို့ကို လုပ်ဆောင်ရန်နှင့် သင့်ပရိုဂရမ်ကို ဖန်တီးရန်အတွက် Libero ကို ထပ်မံအသုံးပြုရပါမည်။ file.

1. ဒီဇိုင်းပိုင်းဆိုင်ရာ အကောင်အထည်ဖော်မှုနှင့် အပြင်အဆင်အတွက် Libero ပရောဂျက်အသစ်ကို ဖန်တီးပါ။ Component Configuration တွင် သင်ဖန်တီးခဲ့သော အကိုးအကားပရောဂျက်တွင်ကဲ့သို့ တူညီသောကိရိယာကို ပစ်မှတ်ထားရန် သေချာပါစေ။
2. ပရောဂျက်ဖန်တီးပြီးနောက်၊ ဒီဇိုင်းစီးဆင်းမှုဝင်းဒိုးရှိ ကိရိယာကွင်းဆက်မှ Synthesis ကို ဖယ်ရှားပါ (ပရောဂျက် > ပရောဂျက်ဆက်တင်များ > ဒီဇိုင်းအသွားအလာ > ပေါင်းစပ်မှုကို ဖွင့်ရန် အမှန်ခြစ်ဖြုတ်ပါ)။
3.  သင်၏ ပေါင်းစပ်ဖွဲ့စည်းမှုပြီးနောက် *.vm ကို တင်သွင်းပါ။ file ဤပရောဂျက်တွင် (File > တင်သွင်းခြင်း > Synthesized Verilog Netlist (VM))။
   အကြံပြုချက်- ဤလင့်ခ်ကို ဖန်တီးရန် အကြံပြုထားသည်။ fileသင်၏ ဒီဇိုင်းကို ပြန်လည်ပေါင်းစပ်ပါက Libero သည် နောက်ဆုံးထွက်ပေါင်းစပ်မှု netlist ကို အမြဲအသုံးပြုသည်။
   a Design Hierarchy window တွင်၊ root module ၏အမည်ကိုမှတ်သားပါ။
4. ကန့်သတ်ချက်များကို Libero ပရောဂျက်သို့ တင်သွင်းပါ။ *.pdc/*.sdc/*.ndc ကန့်သတ်ချက်များကို တင်သွင်းရန် ကန့်သတ်မန်နေဂျာကို အသုံးပြုပါ။
   a I/O *.pdc ကန့်သတ်ချက်ကို တင်သွင်းပါ။ files (Constraints Manager > I/O Attributes > Import)။
   ခ Floorplanning *.pdc ကန့်သတ်ချက်ကို တင်သွင်းပါ။ files (Constraints Manager > Floor Planner > Import)။
   ဂ။ *.sdc ချိန်ကိုက်ကန့်သတ်ချက်ကို တင်သွင်းပါ။ files (ကန့်သတ်မန်နေဂျာ > အချိန် > တင်သွင်းမှု)။ သင့်ဒီဇိုင်းတွင် Over တွင်ဖော်ပြထားသော cores များရှိပါကviewSDC ကို တင်သွင်းဖို့ သေချာပါစေ။ file derive constraint tool ဖြင့် ထုတ်လုပ်သည်။
   ဃ။ *.ndc ကန့်သတ်ချက်ကို တင်သွင်းပါ။ files (Constraints Manager > Netlist Attributes > Import)။
5. ဆက်စပ်ကန့်သတ်ချက်များ Files ဒီဇိုင်းကိရိယာများ။
   a Constraint Manager ကိုဖွင့်ပါ (ကန့်သတ်ချက်များကို စီမံပါ > ကန့်သတ်ချက်များကို စီမံပါ ဖွင့်ပါ။ View).
   အကန့်အသတ်ဘေးရှိ နေရာနှင့် လမ်းကြောင်းနှင့် အချိန်စစ်ဆေးခြင်း အကွက်ကို စစ်ဆေးပါ။ file ကန့်သတ်ချက်ချမှတ်ရန် file နှင့် tool များအသင်းအဖွဲ့။ Place-andRoute နှင့် *.sdc နှင့် *.pdc ကန့်သတ်ချက်ကို Place-and-Route နှင့် Timing Verification နှစ်ခုစလုံးတွင် ချိတ်ဆက်ပါ။ *.ndc ကိုတွဲဖက်ပါ။ file Netlist ကို စုစည်းရန်။
   အကြံပြုချက်: အကယ်၍ ဤ *.sdc ကန့်သတ်ချက်ဖြင့် နေရာနှင့် လမ်းကြောင်း မအောင်မြင်ပါ။ fileထို့နောက် ဤတူညီသော *.sdc ကို တင်သွင်းပါ။ file ပေါင်းစပ်ခြင်းနှင့် ပြန်လည်ပေါင်းစပ်ခြင်းတို့ကို လုပ်ဆောင်ရန်။
6. Compile Netlist ကို နှိပ်ပြီး အပြင်အဆင် အဆင့်ကို အပြီးသတ်ရန် Place and Route ကို နှိပ်ပါ။
7. Configure Design Initialization Data and Memories tool သည် သင့်အား LSRAM၊ µSRAM၊ XCVR (transceivers) နှင့် PCIe ကဲ့သို့သော ဒီဇိုင်းဘလောက်များကို အစပြုနိုင်စေရန် ခွင့်ပြုပေးပါသည်။ ကိရိယာတွင် ဒီဇိုင်းအစပျိုးခြင်း အစီအစဉ်၏ သတ်မှတ်ချက်များ၊ ကနဦးဖောက်သည်များ၏ သတ်မှတ်ချက်များ၊ အသုံးပြုသူဒေတာ ဖောက်သည်များကို သတ်မှတ်ရန်အတွက် အောက်ပါ tab များ ပါရှိသည်။
   - ဒီဇိုင်းအစပျိုးခြင်း tab
   – µPROM တက်ဘ်
   - sNVM တက်ဘ်
   - SPI Flash တက်ဘ်
   - Fabric RAMs တက်ဘ်
   ဒီဇိုင်းအစပျိုးခြင်းဒေတာနှင့် မှတ်ဉာဏ်များကို စီစဉ်သတ်မှတ်ရန် တူးလ်ရှိ တဘ်များကို အသုံးပြုပါ။ဖွဲ့စည်းမှုပုံစံကို ပြီးမြောက်ပြီးနောက်၊ ကနဦးဒေတာကို ပရိုဂရမ်ပြုလုပ်ရန် အောက်ပါအဆင့်များကို လုပ်ဆောင်ပါ။
   • ကနဦးအသုံးပြုသူများကို ထုတ်ပေးပါ။
   • bitstream ကို ထုတ်လုပ်ပါ သို့မဟုတ် ထုတ်ယူပါ။
   • စက်ပစ္စည်းကို အစီအစဉ်ချပါ။
   ဤကိရိယာကိုအသုံးပြုနည်းအသေးစိတ်အချက်အလက်များအတွက် Libero SoC Design Flow အသုံးပြုသူလမ်းညွှန်ကို ကြည့်ပါ။ တူးလ်ရှိ အမျိုးမျိုးသော တက်ဘ်များကို ပြင်ဆင်သတ်မှတ်ရန်နှင့် မှတ်ဉာဏ်ဖွဲ့စည်းပုံသတ်မှတ်ရန် အသုံးပြုသည့် Tcl ညွှန်ကြားချက်များဆိုင်ရာ နောက်ထပ်အချက်အလက်များအတွက် files (*.cfg) ကိုကြည့်ပါ။ Tcl Commands အကိုးအကားလမ်းညွှန်.
8. Programming တစ်ခုဖန်တီးပါ။ File ဤပရောဂျက်မှ သင်၏ FPGA အစီအစဉ်ကို အသုံးပြုပါ။

နောက်ဆက်တွဲ A—Sample SDC ကန့်သတ်ချက်များ (မေးခွန်းတစ်ခုမေးပါ။

Libero SoC သည် CCC၊ OSC၊ Transceiver ကဲ့သို့သော အချို့သော IP core များအတွက် SDC အချိန်ကန့်သတ်ချက်များကို ထုတ်ပေးသည်။ ဒီဇိုင်းကိရိယာများအတွက် SDC ကန့်သတ်ချက်များကို ကျော်ဖြတ်ခြင်းသည် အားစိုက်ထုတ်မှုနည်းပြီး ဒီဇိုင်းထပ်လုပ်ခြင်းနည်းပါးခြင်းဖြင့် တွေ့ဆုံချိန်ပိတ်နိုင်ခြေကို တိုးစေသည်။ ကန့်သတ်ချက်များရှိ ရည်ညွှန်းထားသော ဒီဇိုင်းအရာဝတ္တုအားလုံးအတွက် ထိပ်တန်းအဆင့် ဥပမာမှ အထက်တန်းပြလမ်းကြောင်း အပြည့်အစုံကို ပေးထားသည်။
7.1 SDC Timing ကန့်သတ်ချက်များ (မေးခွန်းတစ်ခုမေးပါ။)
Libero IP ပင်မရည်ညွှန်းပရောဂျက်တွင်၊ ဤထိပ်တန်းအဆင့် SDC ကန့်သတ်ချက် file ကန့်သတ်မန်နေဂျာ (Design Flow > Open Manage Constraint) မှ ရရှိနိုင်ပါသည်။ View > အချိန် > ကန့်သတ်ချက်များကို ရယူပါ)။
အရေးကြီးသည်- ကြည့်ပါ။ ဒီ file သင့်ဒီဇိုင်းတွင် CCC၊ OSC၊ Transceiver နှင့် အခြားအစိတ်အပိုင်းများ ပါဝင်နေပါက SDC ကန့်သတ်ချက်များကို သတ်မှတ်ရန်။ လိုအပ်ပါက၊ သင်၏ ဒီဇိုင်းဆိုင်ရာ အထက်အောက် လမ်းကြောင်း အပြည့်အစုံကို ပြင်ဆင်ပါ သို့မဟုတ် နောက်ဆက်တွဲ C ရှိ Derive_Constraints utility နှင့် အဆင့်များကို အသုံးပြုပါ—အစိတ်အပိုင်းအဆင့် SDC တွင် ကန့်သတ်ချက်များ ရယူပါ file.
သိမ်းဆည်းပါ။ file အခြားအမည်တစ်ခုသို့ SDC ကို တင်သွင်းပါ။ file အခြား SDC ကန့်သတ်ချက်များကဲ့သို့ပင် ပေါင်းစပ်မှုတူးလ်၊ နေရာနှင့် လမ်းကြောင်းတူးလ်၊ နှင့် အချိန်စစ်ဆေးခြင်းတို့ကို files.
7.1.1 SDC မှဆင်းသက်လာသည်။ File (မေးခွန်းတစ်ခုမေးပါ။)
#ဒါ file အောက်ပါ SDC အရင်းအမြစ်ကို အခြေခံ၍ ထုတ်လုပ်ခဲ့သည်။ files:
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_CCC_C0/PF_CCC_C0_0/PF_CCC_C0_PF_CCC_C0_0_PF_CCC.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
CLK_DIV/CLK_DIV_0/CLK_DIV_CLK_DIV_0_PF_CLK_DIV.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
TRANSMIT_PLL/TRANSMIT_PLL_0/TRANSMIT_PLL_TRANSMIT_PLL_0_PF_TX_PLL.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
DMA_INITIATOR/DMA_INITIATOR_0/DMA_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
FIC0_INITIATOR/FIC0_INITIATOR_0/FIC0_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
ICICLE_MSS/ICICLE_MSS.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_PCIE_C0/PF_PCIE_C0_0/PF_PCIE_C0_PF_PCIE_C0_0_PF_PCIE.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PCIE_INITIATOR/PCIE_INITIATOR_0/PCIE_INITIATOR.sdc
# /drive/aPA5M/cores/constraints/osc_rc160mhz.sdc
# *** မည်​သည့်​အ​ပြောင်းအလဲမှ ဤအရာ file ဆင်းသက်လာသောကန့်သတ်ချက်များကို ပြန်လည်လုပ်ဆောင်ပါက ဆုံးရှုံးသွားပါမည်။ ***
create_clock -name {CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK} -period 6.25
[ get_pins { CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK } ] create_clock -name {REF_CLK_PAD_P} -period 10 [ get_ports { REF_CLK_PAD_P } ] create_clock -name {CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_0PLll_0
DIV_CLK} -ကာလ ၈
[ get_pins { CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/DIV_CLK } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLC0/CPF_0-inst_0/CCC_FIC_x_CLK_XNUMXll_XNUMXCC_XNUMX
OUT0} -multiply_by 25 -divide_by 32 -source
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] - အဆင့် 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT0 } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK0/CFC0_inst_0/CCC_FIC_x_CLK/llPF_XNUMX
OUT1} -multiply_by 25 -divide_by 32 -source
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] - အဆင့် 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT1 } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK0/CFC0_inst_0/CCC_FIC_x_CLK/llPF_XNUMX
OUT2} -multiply_by 25 -divide_by 32 -source
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] - အဆင့် 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT2 } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK0/CFC0_inst_0/CCC_FIC_x_CLK/llPF_XNUMX
OUT3} -multiply_by 25 -divide_by 64 -source
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] - အဆင့် 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT3 } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/
Y_DIV} -divide_by 2 -source
[ get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/A } ] [ get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLIK_DIV_set} -through [ get_nets { DMA_INITIATOR_inst_0/ARESETN* } ] set_false_path -from [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/rdGrayCounter*/cntGray* } ] -to [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
rdPtr_s1* } ] set_false_path -from [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/wrGrayCounter*/cntGray* } ] -to [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
wrPtr_s1* } ] set_false_path -through [ get_nets { FIC0_INITIATOR_inst_0/ARESETN* } ] set_false_path -to [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[0] PCIE/PF_0PCIE_C0_
PCIE_1/INTERRUPT[1] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[2] PCIE/PF_PCIE_C0_0/PCIE_1/
INTERRUPT[3] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[4] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[5] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[6] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[7] PCIE/PF_PCIE_C0_0/
PCIE_1/WAKEREQ PCIE/PF_PCIE_C0_0/PCIE_1/MPERST_N } ] set_false_path -from [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/TL_CLK } ] set_false_path -through [get_nets { PCIE_INst_0RETIA/}] နောက်ဆက်တွဲ B—သရုပ်ပြစာကြည့်တိုက်များကို သရုပ်ပြပတ်ဝန်းကျင်သို့ တင်သွင်းခြင်း (မေးခွန်းတစ်ခုမေးပါ။)
Libero SoC ဖြင့် RTL စီစစ်ခြင်းအတွက် မူရင်း Simulator သည် ModelSim ME Pro ဖြစ်သည်။
ပုံသေ simulator အတွက် ကြိုတင်စုစည်းထားသော စာကြည့်တိုက်များကို လမ်းညွှန်တွင် Libero ထည့်သွင်းခြင်းဖြင့် ရနိုင်ပါသည်။ /Designer/lib/modelsimpro/precompiled/vlog for® ပံ့ပိုးထားသော မိသားစုများ။ Libero SoC သည် ModelSim၊ Questasim၊ VCS၊ Xcelium ၏ အခြားသော ပြင်ပမှ simulators များကို ပံ့ပိုးပေးသည်
Active HDL နှင့် Riviera Pro တို့။ သက်ဆိုင်ရာ ကြိုတင်စုစည်းထားသော စာကြည့်တိုက်များမှ ဒေါင်းလုဒ်လုပ်ပါ။ Libero SoC v12.0 နှင့်အထက် Simulator နှင့်၎င်း၏ဗားရှင်းအပေါ်အခြေခံသည်။
Libero ပတ်ဝန်းကျင်၊ run.do နှင့် ဆင်တူသည်။ file Libero အပြင်ဘက် simulation ကို run ရန်ဖန်တီးရပါမည်။
ရိုးရှင်းသော run.do ဖန်တီးပါ။ file စုစည်းမှုရလဒ်များ၊ စာကြည့်တိုက်မြေပုံဆွဲခြင်း၊ စုစည်းခြင်းနှင့် သရုပ်ဖော်ခြင်းအတွက် စာကြည့်တိုက်ကို တည်ထောင်ရန် ညွှန်ကြားချက်များပါရှိသည်။ အခြေခံ run.do ဖန်တီးရန် အဆင့်များကို လိုက်နာပါ။ file.

1. vlib command vlib presynth ကို အသုံးပြု၍ စုစည်းမှုရလဒ်များကို သိမ်းဆည်းရန် ယုတ္တိကျသော စာကြည့်တိုက်ကို ဖန်တီးပါ။
2. vmap အမိန့်ပေးချက် vmap ကို အသုံးပြု၍ ကြိုတင်စုစည်းထားသော ဒစ်ဂျစ်တိုက်လမ်းညွှန်သို့ ယုတ္တိရှိသော စာကြည့်တိုက်အမည်ကို မြေပုံဆွဲပါ။ .
3. Compile အရင်းအမြစ် files—ဒီဇိုင်းကို စုစည်းရန် ဘာသာစကား သီးသန့် ကွန်ပလီယာ ညွှန်ကြားချက်များကို အသုံးပြုပါ။ fileအလုပ်လမ်းညွှန်ထဲသို့ s ။
   - .v/.sv အတွက် vlog
   .vhd အတွက် vcom
4. ထိပ်တန်းအဆင့် မော်ဂျူးတစ်ခု၏အမည်ကို သတ်မှတ်ခြင်းဖြင့် vsim အမိန့်ကို အသုံးပြု၍ သရုပ်တူခြင်းအတွက် ဒီဇိုင်းကို တင်ပါ။
5. run command ကို အသုံးပြု၍ ဒီဇိုင်းကို အတုယူပါ။
   ဒီဇိုင်းကို တင်ပြီးနောက်၊ သရုပ်ဖော်မှုအချိန်ကို သုညအဖြစ် သတ်မှတ်ထားပြီး သရုပ်ဖော်ခြင်းကို စတင်ရန် run command ကို ရိုက်ထည့်နိုင်ပါသည်။
   Simulator စာသားမှတ်တမ်းဝင်းဒိုးတွင်၊ run.do ကို လုပ်ဆောင်ပါ။ file run.do အနေဖြင့် simulation ကို run ပါ။ ၎ample run.do file ဖော်ပြပါအတိုင်း။

ACTELLIBNAME PolarFire ကို တိတ်တဆိတ်သတ်မှတ်မည်ဆိုပါက PROJECT_DIR “W:/Test/basic_test” ကို တိတ်တဆိတ်သတ်မှတ်ပါ
{[file တည်ရှိနေသည် presynth/_info]} { echo “INFO: Simulation library presynth exists” } else
{ file ဖျက်ရန် -force presynth vlib presynth } vmap presynth presynth vmap PolarFire
“X:/Libero/Designer/lib/modelsimpro/precompiled/vlog/PolarFire” vlog -sv -work presynth
“${PROJECT_DIR}/hdl/top.v” vlog “+incdir+${PROJECT_DIR}/stimulus” -sv -work presynth “$
{PROJECT_DIR}/stimulus/tb.v" vsim -L PolarFire -L presynth -t 1ps presynth.tb လှိုင်းထည့်သည် /tb/*
1000ns log /tb/* exit ကို run ပါ။

နောက်ဆက်တွဲ C—ရယူရန် ကန့်သတ်ချက်များ (မေးခွန်းတစ်ခုမေးပါ။)

ဤနောက်ဆက်တွဲသည် Derive Constraints Tcl အမိန့်များကို ဖော်ပြသည်။
9.1 ရယူရန် ကန့်သတ်ချက်များ Tcl အမိန့်များ (မေးခွန်းတစ်ခုမေးပါ။)
derive_constraints utility သည် RTL သို့မဟုတ် Libero SoC ဒီဇိုင်းပတ်ဝန်းကျင်အပြင်ဘက်ရှိ configurator မှ ကန့်သတ်ချက်များကို ရယူရန် ကူညီပေးသည်။ သင့်ဒီဇိုင်းအတွက် ကန့်သတ်ချက်များကို ဖန်တီးရန်၊ အသုံးပြုသူ HDL၊ Component HDL နှင့် Component ကန့်သတ်ချက်များ လိုအပ်သည် file၎။ SDC အစိတ်အပိုင်း ကန့်သတ်ချက်များ files အောက်တွင်ရရှိနိုင်ပါသည်။ /အစိတ်အပိုင်း/အလုပ်/ / အစိတ်အပိုင်းဖွဲ့စည်းပုံနှင့် မျိုးဆက်ပြီးနောက် / လမ်းညွှန်။
အစိတ်အပိုင်းတစ်ခုစီအတွက် ကန့်သတ်ချက် file set_component tcl command (အစိတ်အပိုင်းအမည်ကိုသတ်မှတ်သည်) နှင့် configuration ပြီးနောက်ထုတ်ပေးသောကန့်သတ်ချက်များစာရင်းပါဝင်သည်။ ကန့်သတ်ချက်များသည် ဖွဲ့စည်းမှုပုံစံအပေါ် အခြေခံ၍ ထုတ်လုပ်ပြီး အစိတ်အပိုင်းတစ်ခုစီအတွက် သီးခြားဖြစ်သည်။
Example 9-1။ အစိတ်အပိုင်း ကန့်သတ်ချက် File PF_CCC Core အတွက်
ဒီမှာ ရည်းစားဟောင်းampအစိတ်အပိုင်းတစ်ခု၏ကန့်သတ်ချက် file PF_CCC core အတွက်-
set_component PF_CCC_C0_PF_CCC_C0_0_PF_CCC
# Microchip ကော်ပိုရေးရှင်း
# ရက်စွဲ- 2021-Oct-26 04:36:00
# PLL #0 အတွက် အခြေခံနာရီ
create_clock -period 10 [ get_pins { pll_inst_0/REF_CLK_0 } ] create_generated_clock -divide_by 1 -source [ get_pins { pll_inst_0/
REF_CLK_0 } ] -phase 0 [ get_pins { pll_inst_0/OUT0 } ] ဤတွင်၊ create_clock နှင့် create_generated_clock တို့သည် ရည်ညွှန်းချက်နှင့် အထွက်နာရီ ကန့်သတ်ချက်များ အသီးသီးဖြစ်ပြီး၊ ဖွဲ့စည်းသတ်မှတ်မှုအပေါ် အခြေခံ၍ ထုတ်ပေးသည့် ကန့်သတ်ချက်များ အသီးသီးဖြစ်သည်။
9.1.1 derive_constraints Utility ဖြင့် အလုပ်လုပ်ခြင်း (မေးခွန်းတစ်ခုမေးပါ။)
ကန့်သတ်ချက်များကို ဒီဇိုင်းပုံစံဖြင့် ဖြတ်ကျော်ပြီး ယခင်ပေးထားသည့် အစိတ်အပိုင်း SDC အပေါ် အခြေခံသည့် အစိတ်အပိုင်းတစ်ခုစီအတွက် ကန့်သတ်ချက်အသစ်များကို ခွဲဝေသတ်မှတ်ပါ file၎။ CCC ရည်ညွှန်းနာရီများအတွက်၊ ၎င်းသည် ရည်ညွှန်းနာရီ၏အရင်းအမြစ်ကိုရှာဖွေရန် ဒီဇိုင်းအားဖြင့် ပြန်ဖြန့်သည်။ အရင်းအမြစ်သည် I/O ဖြစ်ပါက၊ ရည်ညွှန်းနာရီကန့်သတ်ချက်ကို I/O တွင် သတ်မှတ်မည်ဖြစ်သည်။ ၎င်းသည် CCC အထွက်တစ်ခု သို့မဟုတ် အခြားနာရီရင်းမြစ်ဖြစ်ပါက (ဥပမာample၊ Transceiver၊ oscillator)၊ ၎င်းသည် အခြားအစိတ်အပိုင်းမှ နာရီကို အသုံးပြုကာ ကြားကာလများ မကိုက်ညီပါက သတိပေးချက် သတင်းပို့သည်။ သင့် RTL တွင် ၎င်းတို့ကို ထားရှိပါက on-chip oscillators ကဲ့သို့သော မက်ခရိုအချို့အတွက် ကန့်သတ်ချက်များကိုလည်း ခွဲဝေပေးမည်ဖြစ်သည်။
derive_constraints utility ကို လုပ်ဆောင်ရန်၊ သင်သည် .tcl ကို ပေးဆောင်ရပါမည်။ file သတ်မှတ်ထားသော အစီအစဥ်တွင် အောက်ပါအချက်အလက်များနှင့် command-line အငြင်းအခုံ။

1. အပိုင်း set_device ရှိ အချက်အလက်ကို အသုံးပြု၍ စက်ပစ္စည်းအချက်အလက်ကို သတ်မှတ်ပါ။
2. RTL သို့ လမ်းကြောင်းသတ်မှတ်ပါ။ files အပိုင်း read_verilog သို့မဟုတ် read_vhdl ရှိ အချက်အလက်ကို အသုံးပြုခြင်း။
3. အပိုင်း set_top_level ရှိ အချက်အလက်ကို အသုံးပြု၍ ထိပ်တန်းအဆင့် မော်ဂျူးကို သတ်မှတ်ပါ။
4. အစိတ်အပိုင်း SDC သို့ လမ်းကြောင်းကို သတ်မှတ်ပါ။ files အပိုင်း read_sdc သို့မဟုတ် read_ndc ရှိ အချက်အလက်ကို အသုံးပြုခြင်း။
5. အကောင်အထည်ဖော်ပါ။ files အပိုင်း derive_constraints ရှိ အချက်အလက်ကို အသုံးပြုခြင်း။
6.  SDC မှဆင်းသက်လာသောကန့်သတ်ချက်များဆီသို့လမ်းကြောင်းကိုသတ်မှတ်ပါ။ file အပိုင်း write_sdc သို့မဟုတ် write_pdc သို့မဟုတ် write_ndc ရှိ အချက်အလက်ကို အသုံးပြုပါ။

Example 9-2။ derive.tcl ၏ အကောင်အထည်ဖော်မှုနှင့် အကြောင်းအရာများ File
အောက်ဖော်ပြပါသည် ရည်းစားဟောင်းဖြစ်သည်။ampderive_constraints utility ကို execute လုပ်ရန် command-line argument။
$ /bin{64}/derive_constraints derive.tcl
derive.tcl ၏ အကြောင်းအရာများ file:
# စက်အချက်အလက်
set_device -family PolarFire -die MPF100T -speed -1
# RTL files
read_verilog -mode system_verilog project/component/work/txpll0/
txpll0_txpll0_0_PF_TX_PLL.v
read_verilog -mode system_verilog {project/component/work/txpll0/txpll0.v}
read_verilog -mode system_verilog {project/component/work/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.v}
read_verilog -mode system_verilog {project/component/work/xcvr0/xcvr0.v}
read_vhdl -mode vhdl_2008 {project/hdl/xcvr1.vhd}
#အစိတ်အပိုင်း SDC files
set_top_level {xcvr1}
read_sdc -အစိတ်အပိုင်း {project/component/work/txpll0/txpll0_0/
txpll0_txpll0_0_PF_TX_PLL.sdc}
read_sdc -အစိတ်အပိုင်း {project/component/work/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.sdc}
# derive_constraint command ကိုသုံးပါ။
derive_constraints
#SDC/PDC/NDC ရလဒ် files
write_sdc {project/constraint/xcvr1_derived_constraints.sdc}
write_pdc {project/constraint/fp/xcvr1_derived_constraints.pdc}
9.1.2 set_device (မေးခွန်းတစ်ခုမေးပါ။)
ဖော်ပြချက်
မိသားစုအမည်၊ သေဆုံးအမည်နှင့် မြန်နှုန်းအဆင့်ကို သတ်မှတ်ပါ။
set_device -family -သေ - မြန်နှုန်း
ဆင်ခြေများ

ကန့်သတ်ချက်	ရိုက်ပါ။	ဖော်ပြချက်
- မိသားစု	ကြိုးတစ်ချောင်း	မိသားစုအမည်ကို သတ်မှတ်ပါ။ ဖြစ်နိုင်သည့်တန်ဖိုးများမှာ PolarFire®၊ PolarFire SoC။
-သေ	ကြိုးတစ်ချောင်း	သေမည့်အမည်ကို သတ်မှတ်ပါ။
- မြန်နှုန်း	ကြိုးတစ်ချောင်း	စက်ပစ္စည်းအမြန်နှုန်းအဆင့်ကို သတ်မှတ်ပါ။ ဖြစ်နိုင်သည့်တန်ဖိုးများမှာ STD သို့မဟုတ် -1 ဖြစ်သည်။

ပြန်ရိုက်ပါ။	ဖော်ပြချက်
0	အမိန့်အောင်မြင်သည်။
1	အမိန့်မအောင်မြင်ပါ။ အမှားတစ်ခုရှိပါတယ်။ console တွင် error message ကိုသင်ကြည့်ရှုနိုင်သည်။

အမှားများစာရင်း

ကုဒ်အမှား	Error Message	ဖော်ပြချက်
ERR0023	လိုအပ်သော ကန့်သတ်ချက်- သေဆုံးမှု ပျောက်ဆုံးနေသည်။	အသေရွေးချယ်မှုသည် မဖြစ်မနေ လိုအပ်ပြီး သတ်မှတ်ပေးရပါမည်။
ERR0005	အမည်မသိသေဆုံး 'MPF30'	-die option ၏တန်ဖိုးသည် မမှန်ပါ။ ရွေးချယ်မှု၏ ဖော်ပြချက်တွင် ဖြစ်နိုင်ချေရှိသော တန်ဖိုးများစာရင်းကို ကြည့်ပါ။
ERR0023	ကန့်သတ်ချက်- သေဆုံးတန်ဖိုး ပျောက်ဆုံးနေပါသည်။	အသေရွေးချယ်မှုကို တန်ဖိုးမပါဘဲ သတ်မှတ်သည်။
ERR0023	လိုအပ်သော ကန့်သတ်ချက်- မိသားစု ပျောက်ဆုံးနေပါသည်။	မိသားစုရွေးချယ်ခွင့်သည် မဖြစ်မနေ လိုအပ်ပြီး သတ်မှတ်ထားရပါမည်။
ERR0004	အမည်မသိ မိသားစု 'PolarFire®'	မိသားစုရွေးချယ်မှု မမှန်ပါ။ ရွေးချယ်မှု၏ ဖော်ပြချက်တွင် ဖြစ်နိုင်ချေရှိသော တန်ဖိုးများစာရင်းကို ကြည့်ပါ။

………… ဆက်သည်။
ကုဒ်အမှား	Error Message	ဖော်ပြချက်
ERR0023	ကန့်သတ်ချက်- မိသားစုသည် တန်ဖိုး ပျောက်ဆုံးနေသည်။	မိသားစုရွေးချယ်မှုကို တန်ဖိုးမရှိဘဲ သတ်မှတ်ထားသည်။
ERR0023	လိုအပ်သော ကန့်သတ်ချက်များ—အမြန်နှုန်း ပျောက်နေသည်။	မြန်နှုန်းရွေးချယ်ခွင့်သည် မဖြစ်မနေ လိုအပ်ပြီး သတ်မှတ်ထားရပါမည်။
ERR0007	အမည်မသိ အရှိန်၊ '	မြန်နှုန်းရွေးချယ်မှု မမှန်ပါ။ ရွေးချယ်မှု၏ ဖော်ပြချက်တွင် ဖြစ်နိုင်ချေရှိသော တန်ဖိုးများစာရင်းကို ကြည့်ပါ။
ERR0023	ကန့်သတ်ချက်- မြန်နှုန်းတန်ဖိုး ပျောက်ဆုံးနေသည်။	မြန်နှုန်းရွေးချယ်ခွင့်ကို တန်ဖိုးမရှိဘဲ သတ်မှတ်ထားသည်။

Example
set_device -family {PolarFire} -die {MPF300T_ES} -speed -1
set_device -family SmartFusion 2 -die M2S090T -speed -1
9.1.3 read_verilog (မေးခွန်းတစ်ခုမေးပါ။)
ဖော်ပြချက်
Verilog ကိုဖတ်ပါ။ file Verfic ကို အသုံးပြု.
read_verilog [-lib ] [-မုဒ် ]fileနာမည်>
ဆင်ခြေများ

ကန့်သတ်ချက်	ရိုက်ပါ။	ဖော်ပြချက်
-lib	ကြိုးတစ်ချောင်း	စာကြည့်တိုက်ထဲသို့ ထည့်ရမည့် module များပါရှိသော စာကြည့်တိုက်ကို သတ်မှတ်ပါ။
- မုဒ်	ကြိုးတစ်ချောင်း	Verilog စံနှုန်းကို သတ်မှတ်ပါ။ ဖြစ်နိုင်သည့်တန်ဖိုးများမှာ verilog_95၊ verilog_2k၊ system_verilog_2005၊ system_verilog_2009၊ system_verilog၊ verilog_ams၊ verilog_psl၊ system_verilog_mfcu။ တန်ဖိုးများသည် အသေးအဖွဲ. မူရင်းမှာ verilog_2k ဖြစ်သည်။
fileနာမည်	ကြိုးတစ်ချောင်း	Verilog file နာမည်။

ပြန်ရိုက်ပါ။	ဖော်ပြချက်
0	အမိန့်အောင်မြင်သည်။
1	အမိန့်မအောင်မြင်ပါ။ အမှားတစ်ခုရှိပါတယ်။ console တွင် error message ကိုသင်ကြည့်ရှုနိုင်သည်။

အမှားများစာရင်း

ကုဒ်အမှား	Error Message	ဖော်ပြချက်
ERR0023	ကန့်သတ်ချက်များ—lib သည် တန်ဖိုးပျောက်နေသည်။	lib ရွေးချယ်မှုကို တန်ဖိုးမပါဘဲ သတ်မှတ်ထားသည်။
ERR0023	ကန့်သတ်ချက်များ—မုဒ်သည် တန်ဖိုးပျောက်နေသည်။	မုဒ်ရွေးချယ်မှုကို တန်ဖိုးမပါဘဲ သတ်မှတ်ထားသည်။
ERR0015	အမည်မသိမုဒ် ' '	သတ်မှတ်ထားသော verilog မုဒ်ကို မသိပါ။ ဖြစ်နိုင်ချေရှိသော verilog မုဒ်စာရင်း—မုဒ်ရွေးချယ်မှုဖော်ပြချက်တွင် ကြည့်ရှုပါ။
ERR0023	လိုအပ်သော ကန့်သတ်ချက် file နာမည် ပျောက်နေတယ်။	စစ်ဆေးမှုမရှိပါ။ file လမ်းကြောင်းပေးထားသည်။
ERR0016	Verific ၏ ခွဲခြမ်းစိတ်ဖြာမှုကြောင့် မအောင်မြင်ပါ။	verilog တွင် Syntax အမှား file. Verific ၏ ခွဲခြမ်းစိတ်ဖြာမှုကို အမှားအယွင်း မက်ဆေ့ချ်အပေါ်ရှိ ကွန်ဆိုးလ်တွင် ကြည့်ရှုနိုင်ပါသည်။
ERR0012	set_device ကို မခေါ်ပါ။	စက်ပစ္စည်းအချက်အလက်ကို မဖော်ပြထားပါ။ စက်ပစ္စည်းကိုဖော်ပြရန် set_device command ကိုသုံးပါ။

Example
read_verilog -mode system_verilog {component/work/top/top.v}
read_verilog -mode system_verilog_mfcu design.v
9.1.4 read_vhdl (မေးခွန်းတစ်ခုမေးပါ။)
ဖော်ပြချက်
VHDL ထည့်ပါ။ file VHDL စာရင်းထဲသို့ files.
read_vhdl [-lib ] [-မုဒ် ]fileနာမည်>
ဆင်ခြေများ

ကန့်သတ်ချက်	ရိုက်ပါ။	ဖော်ပြချက်
-lib	—	အကြောင်းအရာထည့်ရမည့် စာကြည့်တိုက်ကို သတ်မှတ်ပါ။
- မုဒ်	—	VHDL စံနှုန်းကို သတ်မှတ်သည်။ မူရင်းမှာ VHDL_93 ဖြစ်သည်။ ဖြစ်နိုင်သည့်တန်ဖိုးများမှာ vhdl_93၊ vhdl_87၊ vhdl_2k၊ vhdl_2008၊ vhdl_psl။ တန်ဖိုးများသည် အသေးအဖွဲ.
fileနာမည်	—	VHDL file နာမည်။

ပြန်ရိုက်ပါ။	ဖော်ပြချက်
0	အမိန့်အောင်မြင်သည်။
1	အမိန့်မအောင်မြင်ပါ။ အမှားတစ်ခုရှိပါတယ်။ console တွင် error message ကိုသင်ကြည့်ရှုနိုင်သည်။

အမှားများစာရင်း

ကုဒ်အမှား	Error Message	ဖော်ပြချက်
ERR0023	ကန့်သတ်ချက်များ—lib သည် တန်ဖိုးပျောက်နေသည်။	lib ရွေးချယ်မှုကို တန်ဖိုးမပါဘဲ သတ်မှတ်ထားသည်။
ERR0023	ကန့်သတ်ချက်များ—မုဒ်သည် တန်ဖိုးပျောက်နေသည်။	မုဒ်ရွေးချယ်မှုကို တန်ဖိုးမပါဘဲ သတ်မှတ်ထားသည်။
ERR0018	အမည်မသိမုဒ် ' '	သတ်မှတ်ထားသော VHDL မုဒ်ကို မသိပါ။ ဖြစ်နိုင်ချေရှိသော VHDL မုဒ်စာရင်း—မုဒ်ရွေးချယ်မှုဖော်ပြချက်တွင် ကြည့်ရှုပါ။
ERR0023	လိုအပ်သော ကန့်သတ်ချက် file နာမည် ပျောက်နေတယ်။	VHDL မရှိပါ။ file လမ်းကြောင်းပေးထားသည်။
ERR0019	invalid_path.v ကို စာရင်းသွင်း၍မရပါ။ file	သတ်မှတ်ထားသော VHDL file မရှိပါ သို့မဟုတ် ဖတ်ရှုခွင့်မရှိပါ။
ERR0012	set_device ကို မခေါ်ပါ။	စက်ပစ္စည်းအချက်အလက်ကို မဖော်ပြထားပါ။ စက်ပစ္စည်းကိုဖော်ပြရန် set_device command ကိုသုံးပါ။

Example
read_vhdl -mode vhdl_2008 osc2dfn.vhd
read_vhdl {hdl/top.vhd}
9.1.5 set_top_level (မေးခွန်းတစ်ခုမေးပါ။)
ဖော်ပြချက်
RTL တွင် ထိပ်တန်းအဆင့် module ၏အမည်ကို သတ်မှတ်ပါ။
set_top_level [-lib ]
ဆင်ခြေများ

ကန့်သတ်ချက်	ရိုက်ပါ။	ဖော်ပြချက်
-lib	ကြိုးတစ်ချောင်း	ထိပ်တန်းအဆင့် module သို့မဟုတ် entity (ရွေးချယ်နိုင်သည်) ကိုရှာဖွေရန် စာကြည့်တိုက်။
နာမည်	ကြိုးတစ်ချောင်း	ထိပ်တန်းအဆင့် မော်ဂျူး သို့မဟုတ် အဖွဲ့အစည်းအမည်။

ပြန်ရိုက်ပါ။	ဖော်ပြချက်
0	အမိန့်အောင်မြင်သည်။
1	အမိန့်မအောင်မြင်ပါ။ အမှားတစ်ခုရှိပါတယ်။ console တွင် error message ကိုသင်ကြည့်ရှုနိုင်သည်။

အမှားများစာရင်း

ကုဒ်အမှား	Error Message	ဖော်ပြချက်
ERR0023	လိုအပ်သော ကန့်သတ်ချက် ထိပ်တန်းအဆင့် ပျောက်နေပါသည်။	ထိပ်တန်းအဆင့် ရွေးချယ်ခွင့်သည် မဖြစ်မနေ လိုအပ်ပြီး သတ်မှတ်ထားရပါမည်။
ERR0023	ကန့်သတ်ချက်များ—lib သည် တန်ဖိုးပျောက်နေသည်။	lib ရွေးချယ်မှုကို တန်ဖိုးများမပါဘဲ သတ်မှတ်ထားသည်။
ERR0014	ထိပ်တန်းအဆင့်ကို ရှာမတွေ့ပါ။ စာကြည့်တိုက်တွင်	သတ်မှတ်ထားသော ထိပ်တန်းအဆင့် မော်ဂျူးကို ပေးထားသည့် ဒစ်ဂျစ်တိုက်တွင် မသတ်မှတ်ထားပေ။ ဤအမှားကိုပြင်ရန်၊ ထိပ်တန်း module သို့မဟုတ် စာကြည့်တိုက်အမည်ကို ပြုပြင်ရပါမည်။
ERR0017	ပီပီပြင်ပြင် မအောင်မြင်	RTL အသေးစိတ်ရှင်းလင်းမှုလုပ်ငန်းစဉ်တွင် အမှားအယွင်းရှိသည်။ error message ကို console မှ ကြည့်ရှုနိုင်ပါသည်။

Example
set_top_level {top}
set_top_level -lib hdl ထိပ်
9.1.6 read_sdc (မေးခွန်းတစ်ခုမေးပါ)
ဖော်ပြချက်
SDC ကိုဖတ်ပါ။ file အစိတ်အပိုင်းဒေတာဘေ့စ်ထဲသို့။
read_sdc - အစိတ်အပိုင်းfileနာမည်>
ဆင်ခြေများ

ကန့်သတ်ချက်	ရိုက်ပါ။	ဖော်ပြချက်
-အစိတ်အပိုင်း	—	ကန့်သတ်ချက်များကို ရယူသည့်အခါ ၎င်းသည် read_sdc အမိန့်အတွက် မဖြစ်မနေ အလံတစ်ခုဖြစ်သည်။
fileနာမည်	ကြိုးတစ်ချောင်း	SDC သို့သွားရာလမ်း file.

ပြန်ရိုက်ပါ။	ဖော်ပြချက်
0	အမိန့်အောင်မြင်သည်။
1	အမိန့်မအောင်မြင်ပါ။ အမှားတစ်ခုရှိပါတယ်။ console တွင် error message ကိုသင်ကြည့်ရှုနိုင်သည်။

အမှားများစာရင်း

ကုဒ်အမှား	Error Message	ဖော်ပြချက်
ERR0023	လိုအပ်သော ကန့်သတ်ချက် file နာမည်ပျောက်နေတယ်။	မဖြစ်မနေ ရွေးချယ်မှု file အမည်ကို မဖော်ပြထားပါ။
ERR0000	SDC file <file_path> သည် ဖတ်၍မရပါ။	သတ်မှတ်ထားသော SDC file ဖတ်ရှုခွင့်မရှိပါ။
ERR0001	ဖွင့်၍မရပါ။file_လမ်း> file.	SDC file မရှိပါ။ လမ်းကြောင်းကို ပြုပြင်ရမယ်။
ERR0008	set_component command တွင် ပျောက်နေပါသည်။file_လမ်း> file	SDC ၏ သတ်မှတ်ထားသော အစိတ်အပိုင်း file အစိတ်အပိုင်းကို မသတ်မှတ်ပါ။

ကုဒ်အမှား	Error Message	ဖော်ပြချက်
ERR0009	<List of errors from sdc file>	SDC file မမှန်သော sdc အမိန့်များ ပါရှိသည်။ ဟောင်းအတွက်ampလဲ့၊ set_multicycle_path ကန့်သတ်ချက်တွင် အမှားအယွင်းရှိနေသောအခါ- command read_sdc ကို လုပ်ဆောင်နေစဉ် အမှားအယွင်းရှိနေသည်-file_လမ်း> file− command set_multicycle_path ရှိ အမှား- အမည်မသိ ကန့်သတ်ဘောင် [get_cells {reg_a}]။

Example
read_sdc -component {./component/work/ccc0/ccc0_0/ccc0_ccc0_0_PF_CCC.sdc}
9.1.7 read_ndc (မေးခွန်းတစ်ခုမေးပါ)
ဖော်ပြချက်
NDC ကိုဖတ်ပါ။ file အစိတ်အပိုင်းဒေတာဘေ့စ်ထဲသို့။
read_ndc -အစိတ်အပိုင်းfileနာမည်>
ဆင်ခြေများ

ကန့်သတ်ချက်	ရိုက်ပါ။	ဖော်ပြချက်
-အစိတ်အပိုင်း	—	ကန့်သတ်ချက်များကို ရယူသည့်အခါ ၎င်းသည် read_ndc အမိန့်အတွက် မဖြစ်မနေ အလံဖြစ်သည်။
fileနာမည်	ကြိုးတစ်ချောင်း	NDC လမ်းကြောင်း file.

ပြန်ရိုက်ပါ။	ဖော်ပြချက်
0	အမိန့်အောင်မြင်သည်။
1	အမိန့်မအောင်မြင်ပါ။ အမှားတစ်ခုရှိပါတယ်။ console တွင် error message ကိုသင်ကြည့်ရှုနိုင်သည်။

အမှားများစာရင်း

ကုဒ်အမှား	Error Message	ဖော်ပြချက်
ERR0001	ဖွင့်၍မရပါ။file_လမ်း> file	NDC file မရှိပါ။ လမ်းကြောင်းကို ပြုပြင်ရမယ်။
ERR0023	လိုအပ်သော ကန့်သတ်ချက်များ—AtclParamO_ ပျောက်နေသည်။	မဖြစ်မနေ ရွေးချယ်မှု fileအမည်ကို မဖော်ပြထားပါ။
ERR0023	လိုအပ်သော ကန့်သတ်ချက်- အစိတ်အပိုင်း ပျောက်ဆုံးနေပါသည်။	အစိတ်အပိုင်းရွေးချယ်ခွင့်သည် မဖြစ်မနေဖြစ်ပြီး သတ်မှတ်ထားရပါမည်။
ERR0000	NDC file 'file_path>' သည် ဖတ်၍မရပါ။	သတ်မှတ်ထားသော NDC file ဖတ်ရှုခွင့်မရှိပါ။

Example
read_ndc -အစိတ်အပိုင်း {component/work/ccc1/ccc1_0/ccc_comp.ndc}
9.1.8 derive_constraints (မေးခွန်းတစ်ခုမေးပါ)
ဖော်ပြချက်
လက်ငင်းအစိတ်အပိုင်း SDC files ဒီဇိုင်းအဆင့်ဒေတာဘေ့စ်သို့။
derive_constraints
ဆင်ခြေများ

ပြန်ရိုက်ပါ။	ဖော်ပြချက်
0	အမိန့်အောင်မြင်သည်။
1	အမိန့်မအောင်မြင်ပါ။ အမှားတစ်ခုရှိပါတယ်။ console တွင် error message ကိုသင်ကြည့်ရှုနိုင်သည်။

အမှားများစာရင်း

ကုဒ်အမှား	Error Message	ဖော်ပြချက်
ERR0013	ထိပ်တန်းအဆင့်ကို သတ်မှတ်မထားပါ။	ဆိုလိုသည်မှာ ထိပ်တန်းအဆင့် module သို့မဟုတ် entity ကို သတ်မှတ်မထားပါ။ ဤခေါ်ဆိုမှုကို ဖြေရှင်းရန်၊ ထုတ်ပေးပါ။ derive_constraints အမိန့်မတိုင်မီ set_top_level အမိန့်။

Example
derive_constraints
9.1.9 write_sdc (မေးခွန်းတစ်ခုမေးပါ)
ဖော်ပြချက်
ကန့်သတ်ချက်တစ်ခုရေးတယ်။ file SDC ဖော်မတ်။
write_sdcfileနာမည်>
ဆင်ခြေများ

ကန့်သတ်ချက်	ရိုက်ပါ။	ဖော်ပြချက်
<fileနာမည်>	ကြိုးတစ်ချောင်း	SDC သို့သွားရာလမ်း file ထုတ်ပေးလိမ့်မည်။ ဒါက မဖြစ်မနေ ရွေးချယ်မှုတစ်ခုပါ။ အကယ်၍ file ရှိပါသည်၊ ၎င်းကို overwrite လုပ်လိမ့်မည်။

ပြန်ရိုက်ပါ။	ဖော်ပြချက်
0	အမိန့်အောင်မြင်သည်။
1	အမိန့်မအောင်မြင်ပါ။ အမှားတစ်ခုရှိပါတယ်။ console တွင် error message ကိုသင်ကြည့်ရှုနိုင်သည်။

အမှားများစာရင်း

ကုဒ်အမှား	Error Message	ဖော်ပြချက်
ERR0003	ဖွင့်၍မရပါ။file လမ်းကြောင်း> file.	File လမ်းကြောင်းမမှန်ပါ။ မိဘလမ်းညွှန်များ ရှိမရှိ စစ်ဆေးပါ။
ERR0002	SDC file 'file path>' သည် ရေး၍မရပါ။	သတ်မှတ်ထားသော SDC file ရေးခွင့်မရှိပါ။
ERR0023	လိုအပ်သော ကန့်သတ်ချက် file နာမည်ပျောက်နေတယ်။	SDC file လမ်းကြောင်းသည် မဖြစ်မနေရွေးချယ်စရာဖြစ်ပြီး သတ်မှတ်ပေးရမည်ဖြစ်သည်။

Example
write_sdc "derived.sdc"
9.1.10 write_pdc (မေးခွန်းတစ်ခုမေးရန်)
ဖော်ပြချက်
ရုပ်ပိုင်းဆိုင်ရာ ကန့်သတ်ချက်များကို ရေးသားသည် (Derive Constraints များသာ)။
write_pdcfileနာမည်>
ဆင်ခြေများ

ကန့်သတ်ချက်	ရိုက်ပါ။	ဖော်ပြချက်
<fileနာမည်>	ကြိုးတစ်ချောင်း	PDC လမ်းကြောင်း file ထုတ်ပေးလိမ့်မည်။ ဒါက မဖြစ်မနေ ရွေးချယ်မှုတစ်ခုပါ။ အကယ်၍ file လမ်းကြောင်းရှိပါသည်၊ ၎င်းကို overwrite လုပ်လိမ့်မည်။

ပြန်ရိုက်ပါ။	ဖော်ပြချက်
0	အမိန့်အောင်မြင်သည်။
1	အမိန့်မအောင်မြင်ပါ။ အမှားတစ်ခုရှိပါတယ်။ console တွင် error message ကိုသင်ကြည့်ရှုနိုင်သည်။

အမှားများစာရင်း

ကုဒ်အမှား	Error Messages	ဖော်ပြချက်
ERR0003	ဖွင့်၍မရပါ။file လမ်းကြောင်း> file	ဟိ file လမ်းကြောင်းမမှန်ပါ။ မိဘလမ်းညွှန်များ ရှိမရှိ စစ်ဆေးပါ။
ERR0002	PDC file 'file path>' သည် ရေး၍မရပါ။	သတ်မှတ်ထားသော PDC file ရေးခွင့်မရှိပါ။
ERR0023	လိုအပ်သော ကန့်သတ်ချက် file နာမည် ပျောက်နေတယ်။	PDC file လမ်းကြောင်းသည် မဖြစ်မနေရွေးချယ်စရာဖြစ်ပြီး သတ်မှတ်ပေးရမည်ဖြစ်သည်။

Example
write_pdc “derived.pdc”
9.1.11 write_ndc (မေးခွန်းတစ်ခုမေးပါ)
ဖော်ပြချက်
NDC ကန့်သတ်ချက်များကို a တွင်ရေးသည်။ file.
write_ndcfileနာမည်>
ဆင်ခြေများ

ကန့်သတ်ချက်	ရိုက်ပါ။	ဖော်ပြချက်
fileနာမည်	ကြိုးတစ်ချောင်း	NDC လမ်းကြောင်း file ထုတ်ပေးလိမ့်မည်။ ဒါက မဖြစ်မနေ ရွေးချယ်မှုတစ်ခုပါ။ အကယ်၍ file ရှိပါသည်၊ ၎င်းကို overwrite လုပ်လိမ့်မည်။

ပြန်ရိုက်ပါ။	ဖော်ပြချက်
0	အမိန့်အောင်မြင်သည်။
1	အမိန့်မအောင်မြင်ပါ။ အမှားတစ်ခုရှိပါတယ်။ console တွင် error message ကိုသင်ကြည့်ရှုနိုင်သည်။

အမှားများစာရင်း

ကုဒ်အမှား	Error Messages	ဖော်ပြချက်
ERR0003	ဖွင့်၍မရပါ။file_လမ်း> file.	File လမ်းကြောင်းမမှန်ပါ။ ပင်မလမ်းညွှန်များ မရှိပါ။
ERR0002	NDC file 'file_path>' သည် ရေး၍မရပါ။	သတ်မှတ်ထားသော NDC file ရေးခွင့်မရှိပါ။
ERR0023	လိုအပ်သော ကန့်သတ်ဘောင် _AtclParamO_ ပျောက်နေပါသည်။	NDC file လမ်းကြောင်းသည် မဖြစ်မနေရွေးချယ်စရာဖြစ်ပြီး သတ်မှတ်ပေးရမည်ဖြစ်သည်။

Example
write_ndc “derived.ndc”
9.1.12 add_include_path (မေးခွန်းတစ်ခုမေးပါ)
ဖော်ပြချက်
ရှာဖွေရန် လမ်းကြောင်းကို သတ်မှတ်ပေးသည်။ files RTL ကိုဖတ်သောအခါ files.
add_include_path
ဆင်ခြေများ

ကန့်သတ်ချက်	ရိုက်ပါ။	ဖော်ပြချက်
လမ်းညွှန်	ကြိုးတစ်ချောင်း	ရှာဖွေရန် လမ်းကြောင်းကို သတ်မှတ်ပေးသည်။ files RTL ကိုဖတ်သောအခါ file၎။ ဤရွေးချယ်မှုသည် မဖြစ်မနေလိုအပ်ပါသည်။

ပြန်ရိုက်ပါ။	ဖော်ပြချက်
0	အမိန့်အောင်မြင်သည်။

ပြန်ရိုက်ပါ။	ဖော်ပြချက်
1	အမိန့်မအောင်မြင်ပါ။ အမှားတစ်ခုရှိပါတယ်။ console တွင် error message ကိုသင်ကြည့်ရှုနိုင်သည်။

အမှားများစာရင်း

ကုဒ်အမှား	Error Message	ဖော်ပြချက်
ERR0023	လိုအပ်သော ကန့်သတ်ချက်များတွင် လမ်းကြောင်းပျောက်နေပါသည်။	လမ်းညွှန်ရွေးချယ်ခွင့်သည် မဖြစ်မနေ လိုအပ်ပြီး ပေးရပါမည်။

မှတ်ချက် လမ်းညွှန်လမ်းကြောင်း မမှန်ပါ၊ ထို့နောက် add_include_path ကို အမှားအယွင်းမရှိဘဲ ကျော်သွားပါမည်။
သို့ရာတွင်၊ Verific ၏ ခွဲခြမ်းစိတ်ဖြာမှုကြောင့် read_verilog/read_vhd ညွှန်ကြားချက်များ ပျက်ကွက်မည်ဖြစ်သည်။
Example
add_include_path အစိတ်အပိုင်း/အလုပ်/COREABC0/COREABC0_0/rtl/vlog/core

ပြန်လည်ပြင်ဆင်မှုမှတ်တမ်း (မေးခွန်းတစ်ခုမေးပါ။)

တည်းဖြတ်မှုမှတ်တမ်းသည် စာရွက်စာတမ်းတွင် အကောင်အထည်ဖော်ခဲ့သော အပြောင်းအလဲများကို ဖော်ပြသည်။ အပြောင်းအလဲများကို လက်ရှိထုတ်ဝေမှုအများဆုံးမှ စတင်၍ ပြန်လည်ပြင်ဆင်ခြင်းဖြင့် စာရင်းပြုစုထားပါသည်။

ပြန်လည်ပြင်ဆင်ခြင်း။	ရက်စွဲ	ဖော်ပြချက်
F	၅/၅	ဤပြင်ဆင်မှုတွင် အောက်ပါအပြောင်းအလဲများကို ပြုလုပ်သည်- • အပ်ဒိတ်လုပ်ထားသောအပိုင်း နောက်ဆက်တွဲ B—သရုပ်ပြစာကြည့်တိုက်များကို သရုပ်ပြပတ်ဝန်းကျင်သို့ တင်သွင်းခြင်း။
E	၅/၅	ဤပြင်ဆင်မှုတွင် အောက်ပါအပြောင်းအလဲများကို ပြုလုပ်သည်- • Updated အပိုင်း Overview. • အပ်ဒိတ်ကဏ္ဍမှဆင်းသက်လာသော SDC File. • အပ်ဒိတ်လုပ်ထားသောအပိုင်း နောက်ဆက်တွဲ B—သရုပ်ပြစာကြည့်တိုက်များကို သရုပ်ပြပတ်ဝန်းကျင်သို့ တင်သွင်းခြင်း။
D	၅/၅	ဤစာရွက်စာတမ်းသည် v2024.1 မှပြောင်းလဲမှုမရှိဘဲ Libero 2023.2 SoC Design Suite ဖြင့် ထွက်ရှိထားပါသည်။ အပ်ဒိတ်လုပ်ထားသောအပိုင်း derive_constraints Utility ဖြင့်အလုပ်လုပ်ခြင်း။
C	၅/၅	ဤစာရွက်စာတမ်းသည် v2023.2 မှပြောင်းလဲမှုမရှိဘဲ Libero 2023.1 SoC Design Suite ဖြင့် ထွက်ရှိထားပါသည်။
B	၅/၅	ဤစာရွက်စာတမ်းသည် v2023.1 မှပြောင်းလဲမှုမရှိဘဲ Libero 2022.3 SoC Design Suite ဖြင့် ထွက်ရှိထားပါသည်။
A	၅/၅	ကနဦးပြန်လည်ပြင်ဆင်မှု။

Microchip FPGA ပံ့ပိုးမှု
Microchip FPGA ထုတ်ကုန်အုပ်စုသည် ၎င်း၏ထုတ်ကုန်များကို ဖောက်သည်ဝန်ဆောင်မှု၊ ဖောက်သည်နည်းပညာပံ့ပိုးမှုစင်တာ၊ a website နှင့် ကမ္ဘာတစ်ဝှမ်းရှိ အရောင်းရုံးများ။
ပံ့ပိုးကူညီမှုထံ မဆက်သွယ်မီ Microchip အွန်လိုင်းရင်းမြစ်များကို သွားရောက်ကြည့်ရှုရန် အကြံပြုထားသည်မှာ ၎င်းတို့၏မေးမြန်းချက်များကို ဖြေပြီးသားဖြစ်နိုင်ခြေများသောကြောင့်ဖြစ်သည်။
နည်းပညာပံ့ပိုးကူညီမှုစင်တာမှတဆင့် ဆက်သွယ်ပါ။ website မှာ www.microchip.com/support. FPGA စက်ပစ္စည်းအပိုင်းနံပါတ်ကို ဖော်ပြပါ၊ သင့်လျော်သော case အမျိုးအစားကို ရွေးချယ်ပြီး ဒီဇိုင်းကို အပ်လုဒ်လုပ်ပါ။ fileနည်းပညာပိုင်းဆိုင်ရာ ပံ့ပိုးကူညီမှု ကိစ္စတစ်ခုကို ဖန်တီးနေစဉ်။
ထုတ်ကုန်စျေးနှုန်း၊ ထုတ်ကုန်အဆင့်မြှင့်တင်မှု၊ အပ်ဒိတ်အချက်အလက်၊ မှာယူမှုအခြေအနေနှင့် ခွင့်ပြုချက်ကဲ့သို့သော နည်းပညာမဟုတ်သော ထုတ်ကုန်ပံ့ပိုးမှုအတွက် ဖောက်သည်ဝန်ဆောင်မှုကို ဆက်သွယ်ပါ။

• မြောက်အမေရိကမှ 800.262.1060 ကိုခေါ်ဆိုပါ။
• ကမ္ဘာတစ်ဝှမ်းမှ 650.318.4460 ကိုခေါ်ဆိုပါ။
• Fax၊ ကမ္ဘာပေါ်ရှိ မည်သည့်နေရာမှမဆို၊ 650.318.8044

Microchip အချက်အလက်
Microchip ပါ။ Website
Microchip သည် ကျွန်ုပ်တို့မှ တစ်ဆင့် အွန်လိုင်း ပံ့ပိုးမှု ပေးပါသည်။ website မှာ www.microchip.com/. ဒီ website ကိုဖန်တီးရန်အသုံးပြုသည်။ files နှင့် အချက်အလက်များကို ဖောက်သည်များအတွက် အလွယ်တကူ ရရှိနိုင်သည်။ ရရှိနိုင်သောအကြောင်းအရာအချို့တွင်-

• ထုတ်ကုန်ပံ့ပိုးမှု – ဒေတာစာရွက်များနှင့် အမှားအယွင်းများ၊ အပလီကေးရှင်းမှတ်စုများနှင့် များample ပရိုဂရမ်များ၊ ဒီဇိုင်းအရင်းအမြစ်များ၊ အသုံးပြုသူ၏လမ်းညွှန်ချက်များနှင့် ဟာ့ဒ်ဝဲပံ့ပိုးမှုစာရွက်စာတမ်းများ၊ နောက်ဆုံးထွက်ဆော့ဖ်ဝဲလ်များနှင့် မော်ကွန်းတင်ထားသောဆော့ဖ်ဝဲများ
• ယေဘူယျနည်းပညာပံ့ပိုးမှု - မကြာခဏမေးလေ့ရှိသောမေးခွန်းများ (FAQs)၊ နည်းပညာဆိုင်ရာပံ့ပိုးကူညီမှုတောင်းဆိုမှုများ၊ အွန်လိုင်းဆွေးနွေးမှုအုပ်စုများ၊ Microchip ဒီဇိုင်းမိတ်ဖက်ပရိုဂရမ်အဖွဲ့ဝင်စာရင်း
• Microchip ၏လုပ်ငန်း - ထုတ်ကုန်ရွေးချယ်ခြင်းနှင့် မှာယူခြင်းလမ်းညွှန်များ၊ နောက်ဆုံးထုတ် Microchip သတင်းထုတ်ပြန်ချက်များ၊ ဆွေးနွေးပွဲများနှင့် ပွဲများစာရင်းများ၊ Microchip အရောင်းရုံးများစာရင်းများ၊ ဖြန့်ဖြူးသူများနှင့် စက်ရုံကိုယ်စားလှယ်များ၊

ထုတ်ကုန်ပြောင်းလဲမှု အကြောင်းကြားချက် ဝန်ဆောင်မှု
Microchip ၏ထုတ်ကုန်ပြောင်းလဲမှုသတိပေးချက်ဝန်ဆောင်မှုသည် သုံးစွဲသူများအား Microchip ထုတ်ကုန်များပေါ်တွင် လက်ရှိရှိနေစေရန် ကူညီပေးပါသည်။ စာရင်းသွင်းသူများသည် သတ်မှတ်ထားသော ထုတ်ကုန်မိသားစု သို့မဟုတ် စိတ်ပါဝင်စားသော ဖွံ့ဖြိုးတိုးတက်ရေးကိရိယာတစ်ခုနှင့် ပတ်သက်သည့် အပြောင်းအလဲများ၊ အပ်ဒိတ်များ၊ တည်းဖြတ်မှုများ သို့မဟုတ် အမှားအယွင်းများ ရှိသည့်အခါတိုင်း အီးမေးလ်အကြောင်းကြားချက် ရရှိပါမည်။ စာရင်းသွင်းရန်၊ သို့သွားပါ။ www.microchip.com/pcn မှတ်ပုံတင်ရန် ညွှန်ကြားချက်များကို လိုက်နာပါ။

ဖောက်သည်ပံ့ပိုးမှု
Microchip ထုတ်ကုန်များကို အသုံးပြုသူများသည် ချန်နယ်များစွာမှတစ်ဆင့် အကူအညီများ ရရှိနိုင်ပါသည်။

• ဖြန့်ဖြူးသူ သို့မဟုတ် ကိုယ်စားလှယ်
• ပြည်တွင်းအရောင်းရုံး
• Embedded Solutions Engineer (ESE)
• နည်းပညာနှင့်ပတ်သက်သောအထောက်အပံ့

ဝယ်ယူသူများသည် ၎င်းတို့၏ ဖြန့်ဖြူးရောင်းချသူ၊ ကိုယ်စားလှယ် သို့မဟုတ် ESE ကို ပံ့ပိုးကူညီရန် ဆက်သွယ်သင့်သည်။ ဖောက်သည်များကို ကူညီရန် ဒေသတွင်း အရောင်းရုံးများလည်း ရှိသည်။ အရောင်းရုံးများနှင့် တည်နေရာများစာရင်းကို ဤစာတမ်းတွင် ထည့်သွင်းထားသည်။ နည်းပညာပိုင်းဆိုင်ရာ ပံ့ပိုးကူညီမှုများကို ရရှိနိုင်မည်ဖြစ်သည်။ webဆိုက်- www.microchip.com/support
Microchip Devices Code Protection Feature
Microchip ထုတ်ကုန်များတွင် ကုဒ်ကာကွယ်ရေးအင်္ဂါရပ်၏ အောက်ပါအသေးစိတ်အချက်အလက်များကို မှတ်သားထားပါ-

• Microchip ထုတ်ကုန်များသည် ၎င်းတို့၏ သီးခြား Microchip Data Sheet တွင်ပါရှိသော သတ်မှတ်ချက်များနှင့် ကိုက်ညီပါသည်။
• ရည်ရွယ်ထားသည့်ပုံစံ၊ လည်ပတ်မှုသတ်မှတ်ချက်များအတွင်းနှင့် ပုံမှန်အခြေအနေများတွင် အသုံးပြုသည့်အခါ ၎င်း၏ထုတ်ကုန်မိသားစုသည် လုံခြုံသည်ဟု Microchip က ယုံကြည်သည်။
• Microchip သည် တန်ဖိုးရှိပြီး ၎င်း၏ ဉာဏမူပိုင်ခွင့်အခွင့်အရေးများကို ပြင်းပြင်းထန်ထန် ကာကွယ်ပေးသည်။ Microchip ထုတ်ကုန်၏ ကုဒ်အကာအကွယ်အင်္ဂါရပ်များကို ချိုးဖောက်ရန် ကြိုးပမ်းမှုများကို တင်းတင်းကျပ်ကျပ် တားမြစ်ထားပြီး Digital Millennium မူပိုင်ခွင့်အက်ဥပဒေကို ချိုးဖောက်နိုင်သည်။
• Microchip နှင့် အခြား semiconductor ထုတ်လုပ်သူ နှစ်ဦးလုံးသည် ၎င်း၏ကုဒ်၏ လုံခြုံရေးကို အာမခံနိုင်မည်မဟုတ်ပေ။ ကုဒ်အကာအကွယ်သည် ကျွန်ုပ်တို့သည် ထုတ်ကုန်သည် “မပျက်စီးနိုင်သော” ဖြစ်သည်ဟု အာမခံသည်ဟု မဆိုလိုပါ။ ကုဒ်အကာအကွယ်သည် အဆက်မပြတ် ပြောင်းလဲနေသည်။ Microchip သည် ကျွန်ုပ်တို့၏ထုတ်ကုန်များ၏ ကုဒ်ကာကွယ်ရေးအင်္ဂါရပ်များကို စဉ်ဆက်မပြတ်တိုးတက်ကောင်းမွန်အောင်လုပ်ဆောင်ရန် ကတိပြုပါသည်။

ဥပဒေသတိပေးချက်
ဤထုတ်ဝေမှုနှင့် ဤနေရာတွင်ရှိအချက်အလက်များကို Microchip ထုတ်ကုန်များကို ဒီဇိုင်းထုတ်ခြင်း၊ စမ်းသပ်ခြင်းနှင့် Microchip ထုတ်ကုန်များကို သင့်အက်ပ်လီကေးရှင်းနှင့် ပေါင်းစပ်ရန်အပါအဝင် Microchip ထုတ်ကုန်များနှင့်သာ အသုံးပြုနိုင်ပါသည်။ ဤအချက်အလက်ကို အခြားနည်းဖြင့် အသုံးပြုခြင်းသည် ဤစည်းကမ်းချက်များကို ချိုးဖောက်ပါသည်။ စက်ပစ္စည်းအပလီကေးရှင်းများနှင့်ပတ်သက်သည့် အချက်အလက်များကို သင့်အဆင်ပြေစေရန်အတွက်သာ ပံ့ပိုးပေးထားပြီး အပ်ဒိတ်များဖြင့် အစားထိုးနိုင်ပါသည်။ သင်၏လျှောက်လွှာသည် သင်၏သတ်မှတ်ချက်များနှင့် ကိုက်ညီကြောင်း သေချာစေရန်မှာ သင်၏တာဝန်ဖြစ်သည်။ အပိုပံ့ပိုးကူညီမှုများအတွက် သင်၏ဒေသခံ Microchip အရောင်းရုံးသို့ ဆက်သွယ်ပါ သို့မဟုတ် အပိုပံ့ပိုးကူညီမှုအား တွင် ရယူပါ။ www.microchip.com/en-us/support/design-help/client-support-services.
ဤအချက်အလက်များကို Microchip "ရှိသကဲ့သို့" မှ ပံ့ပိုးပေးပါသည်။ MicroChip သည်သတင်းအချက်အလက်မပါ XNUMX င်သော, ၎င်း၏အခြေအနေ၊ အရည်အသွေး၊ သို့မဟုတ် စွမ်းဆောင်ရည်နှင့် သက်ဆိုင်သည်။ မည်သို့ပင်ဆိုစေကာမူ Microchip သည် သွယ်ဝိုက်သော၊ အထူး၊ ပြစ်ဒဏ်ခတ်မှု၊ မတော်တဆ၊ သို့မဟုတ် အကျိုးဆက်ဖြစ်သော ဆုံးရှုံးမှု၊ ပျက်စီးမှု၊ ကုန်ကျစရိတ်၊ ကုန်ကျစရိတ်၊ သို့မဟုတ် စရိတ်စကမျိုးတွင်မဆို DVIC နှင့်ပတ်သက်သည့် မည်သည့်အခြေအနေမျိုးတွင်မဆို မပြောင်းလဲပါက၊ ဖြစ်နိုင်ခြေ သို့မဟုတ် ပျက်စီးမှုများသည် မှန်းဆနိုင်သည်။ ဥပဒေအရ ခွင့်ပြုထားသော အတိုင်းအတာအထိ၊ သတင်းအချက်အလက်နှင့် သက်ဆိုင်သည့် မည်သည့်နည်းဖြင့်မဆို တောင်းဆိုမှုတိုင်းတွင် Microchip ၏ စုစုပေါင်းတာဝန်ဝတ္တရားမှာ သတင်းအချက်အလက် သို့မဟုတ် ၎င်း၏အသုံးပြုမှုကို သက်ဆိုင်သည်ဖြစ်စေ အခကြေးငွေပမာဏကို ကျော်လွန်မည်မဟုတ်ပါ၊ အကယ်၍ သင့်တွင်ပါရှိသော ပမာဏ၊
အသက်အထောက် အကူပြု နှင့်/သို့မဟုတ် ဘေးကင်းရေး အပလီကေးရှင်းများတွင် Microchip စက်ပစ္စည်းများကို အသုံးပြုခြင်းသည် ဝယ်သူ၏အန္တရာယ် ဖြစ်သည်၊ ဝယ်ယူသူသည် ထိုအသုံးပြုမှုမှ ထွက်ပေါ်လာသော ပျက်စီးဆုံးရှုံးမှုများ၊ တိုင်ကြားမှုများ၊ လျော်ကြေးများ သို့မဟုတ် ကုန်ကျစရိတ်များမှ ကာကွယ်ရန်၊ လျော်ကြေးပေးပြီး ကိုင်ဆောင်ရန် သဘောတူပါသည်။ မည်သည့် Microchip ဉာဏပစ္စည်းမူပိုင်ခွင့်အခွင့်အရေးများအောက်တွင်၊ သွယ်ဝိုက်၍ဖြစ်စေ၊ အခြားနည်းဖြင့်ဖြစ်စေ လိုင်စင်များကို အခြားနည်းဖြင့်ဖော်ပြခြင်းမပြုဘဲ ဖြန့်ဝေခြင်းမပြုပါ။
ကုန်အမှတ်တံဆိပ်များ
Microchip အမည်နှင့် လိုဂို၊ Microchip လိုဂို၊ Adaptec၊ AVR၊ AVR လိုဂို၊ AVR Freaks၊ BesTime၊ BitCloud၊ CryptoMemory၊ CryptoRF၊ dsPIC၊ flexPWR၊ HELDO၊ IGLOO၊ JukeBlox၊ KeeLoq၊ Kleer၊ LANCheck၊ LinkMD, maXtouch MediaLB၊ megaAVR၊ Microsemi၊ Microsemi လိုဂို၊ အများစု၊ အများဆုံး လိုဂို၊ MPLAB၊ OptoLyzer၊ PIC၊ picoPower၊ PICSTART၊ PIC32 လိုဂို၊ PolarFire၊ Prochip ဒီဇိုင်နာ၊ QTouch၊ SAM-BA၊ SenGenuity၊ SpyNIC၊ SST၊ SST Logoym၊ SuperFlash၊ ၊ SyncServer၊ Tachyon၊ TimeSource၊ tinyAVR၊ UNI/O၊ Vectron နှင့် XMEGA တို့သည် USA နှင့် အခြားနိုင်ငံများရှိ Microchip Technology Incorporated ၏ မှတ်ပုံတင်ထားသော ကုန်အမှတ်တံဆိပ်များဖြစ်သည်။
AgileSwitch၊ ClockWorks၊ The Embedded Control Solutions ကုမ္ပဏီ၊ EtherSynch၊ Flashtec၊ Hyper Speed ​​Control၊ HyperLight Load၊ Libero၊ motorBench၊ mTouch၊ Powermite 3၊ Precision Edge၊ ProASIC၊ ProASIC Plus၊ ProASIC Plus လိုဂို၊ Quiet-Wire၊ SmartFusion၊ SyncWorld၊ TimeCesium၊ TimeHub၊ TimePictra၊ TimeProvider နှင့် ZL တို့သည် U.S.A တွင် ထည့်သွင်းထားသော Microchip Technology ၏ မှတ်ပုံတင်ထားသော ကုန်အမှတ်တံဆိပ်များဖြစ်သည်။
ကပ်လျက်သော့ ဖိနှိပ်မှု ၊ DAM၊ ECAN၊ Espresso T1S၊ EtherGREEN၊ EyeOpen၊ GridTime၊ IdealBridge၊ IGaT၊ In-Circuit Serial Programming၊ ICSP၊ INICnet၊ Intelligent Paralleling၊ IntelliMOS၊ Inter-Chip ချိတ်ဆက်မှု၊ JitterBlocker၊ Knob-on-Crypto၊ အများဆုံးView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB အသိအမှတ်ပြုလိုဂို၊ MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS 7, PowerSmart, Pure ၊ QMatrix၊ REAL ICE၊ Ripple Blocker၊ RTAX၊ RTG4၊ SAM-ICE၊ Serial Quad I/O၊ simpleMAP၊ SimpliPHY၊ SmartBuffer၊ SmartHLS၊ SMART-IS၊ storClad၊ SQI၊ SuperSwitcher၊ SuperSwitcher II၊ Switchtec၊ စုစုပေါင်း Endurance ၊ ယုံကြည်ရသောအချိန်၊ TSHARC၊ Turing၊ USBCheck၊ VariSense၊ VectorBlox၊ VeriPHY၊ ViewSpan၊ WiperLock၊ XpressConnect နှင့် ZENA တို့သည် USA နှင့် အခြားသောနိုင်ငံများရှိ Microchip Technology Incorporated ၏ ကုန်အမှတ်တံဆိပ်များဖြစ်သည်။
SQTP သည် USA တွင်ထည့်သွင်းထားသော Microchip Technology ၏ဝန်ဆောင်မှုအမှတ်အသားတစ်ခုဖြစ်သည်။
Adaptec လိုဂို၊ ဝယ်လိုအားရှိ ကြိမ်နှုန်း၊ Silicon Storage Technology နှင့် Symmcom တို့သည် အခြားနိုင်ငံများတွင် Microchip Technology Inc. ၏ မှတ်ပုံတင်ထားသော ကုန်အမှတ်တံဆိပ်များဖြစ်သည်။
GestIC သည် Microchip Technology Germany II GmbH & Co. KG ၏ မှတ်ပုံတင်ထားသော ကုန်အမှတ်တံဆိပ်တစ်ခုဖြစ်ပြီး အခြားနိုင်ငံများရှိ Microchip Technology Inc. ၏ လုပ်ငန်းခွဲတစ်ခုဖြစ်သည်။
ဤနေရာတွင် ဖော်ပြထားသော အခြားကုန်အမှတ်တံဆိပ်များအားလုံးသည် ၎င်းတို့၏ သက်ဆိုင်ရာကုမ္ပဏီများ၏ ပိုင်ဆိုင်မှုဖြစ်သည်။
2024၊ Microchip Technology Incorporated နှင့် ၎င်း၏ လုပ်ငန်းခွဲများ။ မူပိုင်ခွင့်ကိုလက်ဝယ်ထားသည်။
ISBN: 978-1-6683-0183-8
အရည်အသွေးစီမံခန့်ခွဲမှုစနစ်
Microchip ၏ အရည်အသွေးစီမံခန့်ခွဲမှုစနစ်များနှင့် ပတ်သက်သော အချက်အလက်များအတွက် ကျေးဇူးပြု၍ ဝင်ရောက်ကြည့်ရှုပါ။ www.microchip.com/quality.
ကမ္ဘာတစ်ဝှမ်း အရောင်းနှင့် ဝန်ဆောင်မှု

အမေရိကား	အာရှ/ပစိဖိတ်ဒေသ	အာရှ/ပစိဖိတ်ဒေသ	ဥရောပ
ကော်ပိုရိတ်ရုံး 2355 အနောက် Chandler Blvd Chandler၊ AZ 85224-6199 ဖုန်း ၇၃၆-၇၈၄-၆၀၉၄ ဖက်စ်- ၇၃၆-၇၈၄-၆၀၉၄ နည်းပညာနှင့်ပတ်သက်သောအထောက်အပံ့: www.microchip.com/support Web လိပ်စာ- www.microchip.com အတ္တလန်တာ Duluth၊ GA ဖုန်း ၇၃၆-၇၈၄-၆၀၉၄ ဖက်စ်- ၇၃၆-၇၈၄-၆၀၉၄ အော်စတင်၊ TX ဖုန်း ၇၃၆-၇၈၄-၆၀၉၄ ဘော်စတွန် Westborough, MA ဖုန်း ၇၃၆-၇၈၄-၆၀၉၄ ဖက်စ်- ၇၃၆-၇၈၄-၆၀၉၄ ချီကာဂို Itasca, IL ဖုန်း ၇၃၆-၇၈၄-၆၀၉၄ ဖက်စ်- ၇၃၆-၇၈၄-၆၀၉၄ ဒါလား Addison၊ TX ဖုန်း ၇၃၆-၇၈၄-၆၀၉၄ ဖက်စ်- ၇၃၆-၇၈၄-၆၀၉၄ ဒက်ထရွိုက် Novi, MI ဖုန်း ၇၃၆-၇၈၄-၆၀၉၄ ဟူစတန်၊ TX ဖုန်း ၇၃၆-၇၈၄-၆၀၉၄ အင်ဒီယာနာပိုလစ် Noblesville, IN ဖုန်း ၇၃၆-၇၈၄-၆၀၉၄ ဖက်စ်- ၇၃၆-၇၈၄-၆၀၉၄ ဖုန်း ၇၃၆-၇၈၄-၆၀၉၄ လော့စ်အိန်ဂျလိစ် မစ်ရှင် Viejo, CA ဖုန်း ၇၃၆-၇၈၄-၆၀၉၄ ဖက်စ်- ၇၃၆-၇၈၄-၆၀၉၄ ဖုန်း ၇၃၆-၇၈၄-၆၀၉၄ Raleigh, NC ဖုန်း ၇၃၆-၇၈၄-၆၀၉၄ နယူးယောက်၊ NY ဖုန်း ၇၃၆-၇၈၄-၆၀၉၄ San Jose, CA ဖုန်း ၇၃၆-၇၈၄-၆၀၉၄ ဖုန်း ၇၃၆-၇၈၄-၆၀၉၄ ကနေဒါ - တိုရွန်တို ဖုန်း ၇၃၆-၇၈၄-၆၀၉၄ ဖက်စ်- ၇၃၆-၇၈၄-၆၀၉၄	သြစတြေးလျ - ဆစ်ဒနီ Tel: 61-2-9868-6733 တရုတ်-ပေကျင်း Tel: 86-10-8569-7000 တရုတ်-ချန်ဒူး Tel: 86-28-8665-5511 တရုတ်-ချုံကင်း Tel: 86-23-8980-9588 တရုတ် - Dongguan Tel: 86-769-8702-9880 တရုတ်-ကွမ်ကျိုး Tel: 86-20-8755-8029 တရုတ် - Hangzhou Tel: 86-571-8792-8115 တရုတ် - ဟောင်ကောင် SAR Tel: 852-2943-5100 တရုတ်-နန်ကျင်း Tel: 86-25-8473-2460 တရုတ် - Qingdao Tel: 86-532-8502-7355 တရုတ်-ရှန်ဟိုင်း Tel: 86-21-3326-8000 တရုတ် - ရှန်ယန်း Tel: 86-24-2334-2829 တရုတ်-ရှန်ကျန်း Tel: 86-755-8864-2200 တရုတ် - Suzhou Tel: 86-186-6233-1526 တရုတ်-ဝူဟန် Tel: 86-27-5980-5300 တရုတ်-ရှန်း Tel: 86-29-8833-7252 တရုတ် – Xiamen Tel: 86-592-2388138 တရုတ်-ဇူဟိုင် Tel: 86-756-3210040	အိန္ဒိယ-ဘန်ဂလို Tel: 91-80-3090-4444 အိန္ဒိယ - နယူးဒေလီ Tel: 91-11-4160-8631 အိန္ဒိယ - ပွန် Tel: 91-20-4121-0141 ဂျပန်-အိုဆာကာ Tel: 81-6-6152-7160 ဂျပန်-တိုကျို Tel: 81-3-6880- 3770 ကိုရီးယား - ဒေဂူ Tel: 82-53-744-4301 ကိုရီးယား - ဆိုးလ် Tel: 82-2-554-7200 မလေးရှား - ကွာလာလမ်ပူ Tel: 60-3-7651-7906 မလေးရှား-ပီနန် Tel: 60-4-227-8870 ဖိလစ်ပိုင် - မနီလာ Tel: 63-2-634-9065 စင်္ကာပူ Tel: 65-6334-8870 ထိုင်ဝမ် - ရှင်ချူး Tel: 886-3-577-8366 ထိုင်ဝမ် - ရှုံ Tel: 886-7-213-7830 ထိုင်ဝမ်-တိုင်ပေ Tel: 886-2-2508-8600 ထိုင်း-ဘန်ကောက် Tel: 66-2-694-1351 ဗီယက်နမ် - ဟိုချီမင်း Tel: 84-28-5448-2100	သြစတြီးယား - ဝဲလ် Tel: 43-7242-2244-39 Fax: 43-7242-2244-393 ဒိန်းမတ် - ကိုပင်ဟေဂင် Tel: 45-4485-5910 Fax: 45-4485-2829 ဖင်လန် - Espoo Tel: 358-9-4520-820 ပြင်သစ် - ပဲရစ် Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 ဂျာမနီ - Garching Tel: 49-8931-9700 ဂျာမနီ – ဟာန် Tel: 49-2129-3766400 ဂျာမနီ – Heilbronn Tel: 49-7131-72400 ဂျာမနီ – Karlsruhe Tel: 49-721-625370 ဂျာမနီ – မြူးနစ် Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 ဂျာမနီ – Rosenheim Tel: 49-8031-354-560 အစ္စရေး – Hod Hasharon Tel: 972-9-775-5100 အီတလီ – မီလန် Tel: 39-0331-742611 Fax: 39-0331-466781 အီတလီ – Padova Tel: 39-049-7625286 နယ်သာလန် - Drunen Tel: 31-416-690399 Fax: 31-416-690340 နော်ဝေး - Trondheim Tel: 47-72884388 ပိုလန် - ဝါဆော Tel: 48-22-3325737 ရိုမေးနီးယား - ဘူခါရက်စ် Tel: 40-21-407-87-50 စပိန် – မက်ဒရစ် Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 ဆွီဒင် - Gothenberg Tel: 46-31-704-60-40 ဆွီဒင် – စတော့ဟုမ်း Tel: 46-8-5090-4654 ယူကေ - Wokingham Tel: 44-118-921-5800 Fax: 44-118-921-5820

စာရွက်စာတမ်းများ / အရင်းအမြစ်များ

MICROCHIP DS00004807F PolarFire မိသားစု FPGA စိတ်ကြိုက်စီးဆင်းမှု [pdf] အသုံးပြုသူလမ်းညွှန် DS00004807F PolarFire မိသားစု FPGA စိတ်ကြိုက်စီးဆင်းမှု၊ DS00004807F၊ PolarFire မိသားစု FPGA စိတ်ကြိုက်စီးဆင်းမှု၊ မိသားစု FPGA စိတ်ကြိုက်စီးဆင်းမှု၊ စိတ်ကြိုက်စီးဆင်းမှု၊ စီးဆင်းမှု

ကိုးကား

• အသုံးပြုသူလက်စွဲ