„PolarFire Family FPGA Custom Flow“ vartotojo vadovas
Libero SoC v2024.2

Įvadas (Užduokite klausimą)

„Libero System-on-Chip“ (SoC) programinė įranga teikia visiškai integruotą lauko programuojamų loginių matricų (FPGA) projektavimo aplinką. Tačiau keli vartotojai gali norėti naudoti trečiųjų šalių sintezės ir modeliavimo įrankius už „Libero SoC“ aplinkos ribų. „Libero“ dabar galima integruoti į FPGA projektavimo aplinką. Visam FPGA projektavimo srautui valdyti rekomenduojama naudoti „Libero SoC“.
Šiame naudotojo vadove aprašomas „PolarFire“ ir „PolarFire SoC“ šeimos įrenginių pritaikymo srautas – procesas, skirtas integruoti „Libero“ į didesnį FPGA projektavimo srautą. Palaikomos įrenginių šeimos® Toliau pateiktoje lentelėje pateikiamos įrenginių šeimos, kurias palaiko „Libero SoC“. Tačiau kai kuri šio vadovo informacija gali būti taikoma tik konkrečiai įrenginių šeimai. Šiuo atveju tokia informacija yra aiškiai nurodyta.
1 lentelė. Libero SoC palaikomos įrenginių šeimos

Įrenginių šeima	Aprašymas
PolarFire®	„PolarFire FPGA“ pasižymi mažiausia pramonės šakos galia esant vidutiniam tankiui, užtikrindamos išskirtinį saugumą ir patikimumą.
PolarFire SoC	„PolarFire SoC“ yra pirmoji SoC FPGA su deterministiniu, koherentiniu RISC-V procesoriaus klasteriu ir deterministine L2 atminties posisteme, leidžiančia naudoti „Linux®“ ir realaus laiko programas.

Baigėsiview (Užduokite klausimą)

Nors Libero SoC suteikia visiškai integruotą visapusišką projektavimo aplinką SoC ir FPGA projektams kurti, ji taip pat suteikia lankstumo vykdyti sintezę ir modeliavimą su trečiųjų šalių įrankiais už Libero SoC aplinkos ribų. Tačiau kai kurie projektavimo veiksmai turi likti Libero SoC aplinkoje.
Šioje lentelėje išvardyti pagrindiniai FPGA projektavimo eigos žingsniai ir nurodyti žingsniai, kuriems reikia naudoti Libero SoC.
1-1 lentelė. FPGA dizaino srautas

Projektavimo srauto žingsnis	Privalote naudoti Libero	Aprašymas
Dizaino įrašas: HDL	Nr	Jei norite, naudokite trečiosios šalies HDL redaktorių / tikrinimo įrankį už Libero® SoC ribų.
Dizaino įrašas: konfigūratoriai	Taip	Sukurkite pirmąjį Libero projektą IP katalogo pagrindinių komponentų generavimui.
Automatinis PDC/SDC apribojimų generavimas	Nr	Išvestiniams apribojimams reikia visų DTL fileir „derive_constraints“ įrankį, kai jis atliekamas ne „Libero SoC“, kaip aprašyta C priede – „Derive Constraints“.
Modeliavimas	Nr	Jei norite, naudokite trečiosios šalies įrankį už Libero SoC ribų. Reikia atsisiųsti iš anksto sudarytas modeliavimo bibliotekas, skirtas tiksliniam įrenginiui, tikslinio modeliuokliui ir tikslinei Libero versijai, naudojamai vidiniam diegimui.
Sintezė	Nr	Jei norite, naudokite trečiosios šalies įrankį už Libero SoC ribų.
Projektavimo įgyvendinimas: apribojimų valdymas, tinklo sąrašo kompiliavimas, vietos nustatymas ir maršruto parinkimas (žr.view)	Taip	Sukurkite antrą Libero projektą, skirtą backend diegimui.
Laiko ir galios patikrinimas	Taip	Likite antrame Libero projekte.
Konfigūruokite projektavimo inicijavimo duomenis ir atmintis	Taip	Naudokite šį įrankį norėdami valdyti įvairių tipų atmintis ir dizaino inicijavimą įrenginyje. Likite antrame projekte.
Programavimas File Karta	Taip	Likite antrame projekte.

Svarbu: Jūs reikia atsisiųsti iš anksto sukompiliuotas bibliotekas, esančias adresu Iš anksto kompiliuotos modeliavimo bibliotekos puslapis, skirtas naudoti trečiosios šalies simuliatorių.
Gryname „Fabric FPGA“ sraute įveskite savo projektą naudodami HDL arba schemos įrašą ir perduokite jį tiesiogiai.
sintezės įrankiams. Srautas vis dar palaikomas. „PolarFire“ ir „PolarFire SoC FPGA“ turi reikšmingų
patentuoti kietojo IP blokai, kuriems reikia naudoti „Libero SoC IP“ konfigūracijos branduolius („SgCores“)
katalogas. Bet kokiems blokams, kuriuose yra SoC funkcionalumas, reikalingas specialus tvarkymas:

• PolarFire
  – PF_UPROM
  – PF_SISTEMOS_PASLAUGOS
  – PF_CCC
  – PF CLK DIV
  – PF_CRYPTO
  – PF_DRI
  – PF_INIT_MONITOR
  – PF_NGMUX
  – PF_OSC
  – RAM (TPSRAM, DPSRAM, URAM)
  – PF_SRAM_AHBL_AXI
  – PF_XCVR_ERM
  – PF_XCVR_REF_CLK
  – PF_TX_PLL
  – PF_PCIE
  – PF_IO
  – PF_IOD_CDR
  – PF_IOD_CDR_CCC
  – PF_IOD_GENERIC_RX
  – PF_IOD_GENERIC_TX
  – PF_IOD_GENERIC_TX_CCC
  – PF_RGMII_TO_GMII
  – PF_IOD_OCTAL_DDR
  – PF_DDR3
  – PF_DDR4
  – PF_LPDDR3
  – PF_QDR
  – PF_CORESMARTBERT
  – PF_TAMPER
  – PF_TVS ir taip toliau.

Be anksčiau išvardytų „SgCore“ branduolių, „Libero SoC“ kataloge yra daug „DirectCore“ programinės įrangos IP branduolių, skirtų „PolarFire“ ir „PolarFire SoC“ įrenginių šeimoms, kurie naudoja FPGA struktūros išteklius.
Jei naudojate bet kurį iš aukščiau pateiktų komponentų, daliai projektavimo įrašo (komponentų konfigūracijos) turite naudoti „Libero SoC“, tačiau likusią projektavimo įrašo dalį (HDL įrašą ir pan.) galite tęsti ne „Libero“ aplinkoje. Norėdami valdyti FPGA projektavimo srautą ne „Libero“ aplinkoje, atlikite toliau nurodytus veiksmus.
1.1 Komponento gyvavimo ciklas (Užduokite klausimą)
Tolesniuose veiksmuose aprašomas SoC komponento gyvavimo ciklas ir pateikiamos instrukcijos, kaip tvarkyti duomenis.

1. Sugeneruokite komponentą naudodami jo konfigūratorių „Libero SoC“. Tai generuoja šių tipų duomenis:
   – DTL files
   – Atmintis files
   – Stimulas ir modeliavimas files
   – Komponentinis SDC file
2. Dėl DTL files, sukurkite juos ir integruokite į likusį HDL dizainą naudodami išorinį dizaino įvedimo įrankį / procesą.
3. Tiekiamos atminties files ir stimulas files į jūsų modeliavimo įrankį.
4. Maitinimo komponentas SDC file apribojimų generavimo įrankį „Derive Constraint“. Daugiau informacijos žr. C priede „Apribojimų išvedimas“.
5. Turite sukurti antrą „Libero“ projektą, į kurį importuosite po sintezės sukurtą tinklo sąrašą ir savo komponentų metaduomenis, taip užbaigdami ryšį tarp to, ką sugeneravote, ir to, ką programuojate.

1.2 Libero SoC projekto kūrimas (Užduokite klausimą)
Kai kurie projektavimo veiksmai turi būti atliekami Libero SoC aplinkoje (1-1 lentelė). Kad šie veiksmai būtų atlikti, turite sukurti du Libero SoC projektus. Pirmasis projektas naudojamas projektavimo komponentų konfigūravimui ir generavimui, o antrasis projektas skirtas fiziniam aukščiausio lygio dizaino įgyvendinimui.
1.3 Pasirinktinis srautas (Užduokite klausimą)
Toliau pateiktame paveikslėlyje parodyta:

• „Libero SoC“ galima integruoti kaip platesnio FPGA projektavimo srauto dalį su trečiųjų šalių sintezės ir modeliavimo įrankiais už „Libero SoC“ aplinkos ribų.
• Įvairūs srauto etapai – nuo ​​dizaino sukūrimo ir siuvimo iki įrenginio programavimo.
• Duomenų mainai (įvestys ir išvestys), kurie turi vykti kiekviename projektavimo srauto etape.

Patarimas:

1. SNVM.cfg, UPROM.cfg
2. *.mem file Simuliacijos kartojimas: pa4rtupromgen.exe gauna UPROM.cfg kaip įvestį ir sugeneruoja UPROM.mem.

Toliau pateikiami pasirinktinio srauto veiksmai:

1. Komponentų konfigūracija ir generavimas:
   a. Sukurkite pirmąjį Libero projektą (kad būtų pamatinis projektas).
   b. Pasirinkite branduolį iš katalogo. Dukart spustelėkite branduolį, kad suteiktumėte jam komponento pavadinimą ir sukonfigūruotumėte komponentą.
   Tai automatiškai eksportuoja komponentų duomenis ir files. Taip pat sugeneruojamas komponentų manifestas. Išsamesnės informacijos ieškokite komponentų aprašuose. Daugiau informacijos rasite Komponento konfigūracija.
2. Užbaikite savo RTL dizainą už „Libero“ ribų:
   a. Sukurkite komponento HDL egzempliorių files.
   b. DTL vieta files yra nurodytas komponentų aprašuose files.
3. Sukurkite SDC apribojimus komponentams. Naudokite „Derive Constraints“ įrankį laiko apribojimui sugeneruoti. file(SDC), pagrįstas:
   a. DTL komponentas files
   b. Komponentas SDC files
   c. Vartotojo HDL files
   Daugiau informacijos žr. C priede „Išvesties apribojimai“.
4. Sintezės įrankis / modeliavimo įrankis:
   a. Gaukite DTL files, stimulas files ir komponentų duomenis iš konkrečių vietų, kaip nurodyta Komponentų manifestuose.
   b. Sintezuokite ir imituokite dizainą naudodami trečiųjų šalių įrankius už Libero SoC ribų.
5. Sukurkite savo antrąjį (įgyvendinimo) Libero projektą.
6. Pašalinkite sintezę iš projektavimo srauto įrankių grandinės (Projektas > Projekto nustatymai > Projektavimo srautas > panaikinkite žymimąjį langelį „Įjungti sintezę“).
7. Importuoti dizaino šaltinį files (po sintezės gautas *.vm tinklo sąrašas iš sintezės įrankio):
   – Importuoti po sintezės gautą *.vm netlist (File>Importuoti> Synthesized Verilog Netlist (VM)).
   – Komponento metaduomenys *.cfg files uPROM ir (arba) sNVM.
8. Importuokite bet kurį „Libero SoC“ bloko komponentą files. Blokas files turi būti *.cxz file formatu.
   Daugiau informacijos apie tai, kaip sukurti bloką, žr. „PolarFire“ blokų srauto naudotojo vadovas.
9. Importuokite projektavimo apribojimus:
   – Importo įvesties/išvesties apribojimas files (Apribojimų tvarkyklė > I/OAttributes > Importuoti).
   – Importuoti grindų planą *.pdc files (Apribojimų tvarkyklė > Grindų planavimo priemonė > Importuoti).
   – Importuoti *.sdc laiko apribojimą files (Apribojimų tvarkyklė > Laikas > Importuoti). Importuokite SDC file sugeneruotas naudojant išvestinių apribojimų įrankį.
   – Importuoti *.ndc apribojimą files (Constraints Manager > NetlistAttributes > Import), jei yra.
10. Apribojimas file ir įrankių asociacija
    – Apribojimų tvarkytuvėje susiekite *.pdc failą files į vietą ir maršrutą, *.sdc files vietos ir maršruto bei laiko patikrinimams ir *.ndc files sudaryti tinklo sąrašą.
11. Visiškas dizaino įgyvendinimas
    – Padėti ir maršrutizuoti, patikrinti laiką ir galią, konfigūruoti projektavimo inicijavimo duomenis ir atmintį bei programuoti file kartos.
12. Patvirtinkite dizainą
    – Patvirtinkite projektą FPGA ir, jei reikia, derinkite naudodami „Libero SoC“ projektavimo rinkinyje esančius projektavimo įrankius.

Komponento konfigūracija (Užduokite klausimą)

Pirmasis pasirinktinio srauto žingsnis yra komponentų konfigūravimas naudojant „Libero“ etaloninį projektą (1-1 lentelėje dar vadinamą pirmuoju „Libero“ projektu). Vėlesniuose veiksmuose naudojate duomenis iš šio etaloninio projekto.
Jei naudojate anksčiau išvardytus komponentus, skiltyje „Overview savo dizaine atlikite šiame skyriuje aprašytus veiksmus.
Jei nenaudojate nė vieno iš aukščiau išvardytų komponentų, galite parašyti savo RTL už Libero ribų ir tiesiogiai importuoti į savo sintezės ir modeliavimo įrankius. Tada galite pereiti į skyrių po sintezės ir importuoti tik savo posintezės *.vm tinklų sąrašą į savo galutinį Libero diegimo projektą (taip pat vadinamas antruoju Libero projektu 1-1 lentelėje).
2.1 Komponentų konfigūravimas naudojant „Libero“ (Užduokite klausimą)
Pasirinkę komponentus, kurie turi būti naudojami iš ankstesnio sąrašo, atlikite šiuos veiksmus:

1. Sukurkite naują „Libero“ projektą (pagrindinė konfigūracija ir generavimas): pasirinkite įrenginį ir šeimą, kuriai taikysite galutinį projektą.
2. Naudokite vieną ar daugiau branduolių, paminėtų skyriuje „Pasirinktinis srautas“.
   a. Sukurkite „SmartDesign“ ir sukonfigūruokite norimą branduolį bei pakartokite jį „SmartDesign“ komponente.
   b. Pakelkite visus smeigtukus į aukščiausią lygį.
   c. Sukurkite „SmartDesign“.
   d. Dukart spustelėkite modeliavimo įrankį (bet kurią iš išankstinės sintezės, po sintezės arba po išdėstymo parinkčių), kad iškviestumėte simuliatorių. Galite išeiti iš treniruoklio, kai jis bus iškviestas. Šis veiksmas sukuria modeliavimą fileyra būtinas jūsų projektui.

Patarimas: Jūs Šį veiksmą turite atlikti, jei norite imituoti savo dizainą ne „Libero“ aplinkoje.
Norėdami gauti daugiau informacijos, žr. Dizaino modeliavimas.
e. Išsaugokite savo projektą – tai jūsų informacinis projektas.
2.2 Komponentų manifestai (Užduokite klausimą)
Kai generuojate savo komponentus, rinkinį files generuojamas kiekvienam komponentui. Komponentų manifesto ataskaitoje išsamiai aprašomas rinkinys files generuojami ir naudojami kiekviename paskesniame etape (sintezė, modeliavimas, programinės įrangos generavimas ir pan.). Šioje ataskaitoje pateikiamos visų sugeneruotų objektų vietos filereikia norint tęsti tinkintą srautą. Komponento aprašą galite pasiekti ataskaitų srityje: Spustelėkite Dizainas > Ataskaitos, kad atidarytumėte skirtuką Ataskaitos. Ataskaitų skirtuke matote manifest.txt rinkinį files (Baigtaview), po vieną kiekvienam jūsų sugeneruotam komponentui.
Patarimas: norėdami pamatyti komponento manifestą, turite nustatyti komponentą arba modulį kaip „šakninį“. file turinį skirtuke Ataskaitos.
Arba galite pasiekti atskirą manifesto ataskaitą files kiekvienam pagrindiniam komponentui, sugeneruotam arba SmartDesign komponentui iš /komponentas/darbas/ / / _manifest.txt arba /komponentas/darbas/ / _manifest.txt. Taip pat galite pasiekti manifestą file kiekvieno komponento turinys, sukurtas iš naujo Libero skirtuko Komponentai, kur file vietos minimos atsižvelgiant į projekto katalogą.Sutelkite dėmesį į šias sudedamųjų dalių manifesto ataskaitas:

• Jei branduolius sukūrėte „SmartDesign“ formatu, perskaitykite file _manifest.txt.
• Jei kūrėte komponentus branduoliams, perskaitykite _manifest.txt.

Turite naudoti visas jūsų dizainui taikomas komponentų manifestų ataskaitas. Pavyzdžiui,ampjei jūsų projekte yra „SmartDesign“ su vienu ar daugiau pagrindinių komponentų, ir jūs ketinate juos visus panaudoti savo galutiniame projekte, tuomet turite pasirinkti files išvardytos komponentų manifestų ataskaitose apie visus tuos komponentus, skirtus naudoti jūsų projektavimo sraute.
2.3 Manifesto aiškinimas Files (Užduokite klausimą)
Kai atidarote komponento aprašą file, matote kelius į files savo Libero projekte ir nuorodas, kur dizaino sraute juos naudoti. Galite matyti toliau nurodytus tipus files manifeste file:

• HDL šaltinis files visiems sintezės ir modeliavimo įrankiams
• Stimulas files visiems modeliavimo įrankiams
• Apribojimas files

Toliau pateikiamas „PolarFire“ pagrindinio komponento komponentų manifestas.Kiekvienas tipas file būtina pasroviui jūsų projektavimo sraute. Tolesniuose skyriuose aprašomas integravimas files iš manifesto į jūsų dizaino srautą.

Apribojimų generavimas (Užduokite klausimą)

Atlikdami konfigūraciją ir generavimą įsitikinkite, kad rašote / generuojate SDC / PDC / NDC apribojimą files, kad dizainas perduotų juos sintezės, vietos ir maršruto bei laiko patikrinimo įrankiams.
Naudokite išvestinių apribojimų įrankį už Libero aplinkos ribų, kad sugeneruotumėte apribojimus, užuot rašę juos rankiniu būdu. Norėdami naudoti „Dive Constraint“ įrankį ne Libero aplinkoje, turite:

• Tiekti vartotojo HDL, komponento HDL ir komponento SDC apribojimą files
• Nurodykite aukščiausio lygio modulį
• Nurodykite vietą, kurioje generuoti išvestinį apribojimą files

SDC komponento apribojimai pateikiami žemiau /komponentas/darbas/ / / katalogas po komponento konfigūravimo ir generavimo.
Daugiau informacijos apie tai, kaip generuoti apribojimus savo projektui, rasite C priede „Apribojimų išvedimas“.

Jūsų dizaino sintezė (Užduokite klausimą)

Viena iš pagrindinių „Custom Flow“ funkcijų yra galimybė naudoti trečiosios šalies sintezę
įrankis už „Libero“ ribų. Pasirinktinis srautas palaiko „Synopsys SynplifyPro“ naudojimą. Norėdami susintetinti savo
projektą, naudokite šią procedūrą:

1. Sukurkite naują projektą savo „Synthesis“ įrankyje, skirtą tai pačiai įrenginių šeimai, plokštei ir korpusui, kaip ir jūsų sukurtas „Libero“ projektas.
   a. Importuokite savo RTL files kaip įprastai.
   b. Nustatykite sintezės išvestį į Structural Verilog (.vm).
   Patarimas: Struktūrinis „Verilog“ (.vm) yra vienintelis palaikomas sintezės išvesties formatas „PolarFire“.
2. Importuoti komponento HDL fileį savo „Synthesis“ projektą:
   a. Kiekvieno komponento manifestų ataskaita: Kiekvienam file pagal HDL šaltinį fileJei norite naudoti visus sintezės ir modeliavimo įrankius, importuokite file į savo sintezės projektą.
3. Importuoti file polarfire_syn_comps.v (jei naudojate „Synopsys Synplify“) iš
   Diegimo vieta>/data/aPA5M į jūsų „Synthesis“ projektą.
4. Importuokite anksčiau sugeneruotą SDC file naudojant išvestinių apribojimų įrankį (žr. priedą
   A—Sample SDC Constraints) į sintezės įrankį. Šis apribojimas file riboja sintezės įrankį, kad būtų pasiektas laiko uždarymas su mažiau pastangų ir mažiau projektavimo iteracijų.

Svarbu: 

• Jei planuojate naudoti tą patį *.sdc file Norėdami apriboti vietos ir maršruto apribojimus projektavimo įgyvendinimo etape, turite importuoti šį *.sdc failą į sintezės projektą. Tai užtikrins, kad projektavimo proceso įgyvendinimo etape sintezuotame tinklo sąraše ir vietos ir maršruto apribojimuose nebūtų neatitikimų projektavimo objektų pavadinimuose. Jei neįtrauksite šio *.sdc failo... file Sintezės etape sintezės metu sugeneruotas tinklų sąrašas gali nepavykti atlikti vietos ir maršruto etapo dėl projektavimo objektų pavadinimų neatitikimų.
  a. Importuokite „Netlist“ atributus *.ndc formatu, jei tokių yra, į „Synthesis“ įrankį.
  b. Vykdykite sintezę.
• Jūsų sintezės įrankio išvesties vieta yra *.vm netlist. file sukurta po sintezės. Norėdami tęsti projektavimo procesą, turite importuoti tinklą į Libero įgyvendinimo projektą.

Jūsų dizaino modeliavimas (Užduokite klausimą)

Norėdami imituoti savo dizainą už Libero ribų (ty naudodami savo modeliavimo aplinką ir simuliatorių), atlikite šiuos veiksmus:

1. Dizainas Files:
   a. Priešsintezės modeliavimas:
   • Importuokite savo RTL į savo modeliavimo projektą.
   • Kiekvieno komponento manifestų ataskaita.
   – Importuoti kiekvieną file pagal HDL šaltinį files visiems sintezės ir modeliavimo įrankiams į jūsų modeliavimo projektą.
   • Sudarykite šiuos files pagal jūsų treniruoklio instrukcijas.
   b. Simuliacija po sintezės:
   • Importuokite savo po sintezės sukurtą *.vm tinklo sąrašą (sugeneruotą „Synthesizing Your Design“) į savo modeliavimo projektą ir jį sukompiliuokite.
   c. Modeliavimas po išdėstymo:
   • Pirmiausia užbaikite savo projekto įgyvendinimą (žr. „Projekto įgyvendinimas“). Įsitikinkite, kad jūsų galutinis „Libero“ projektas yra maketo paruošimo būsenoje.
   • Dukart spustelėkite „Sukurti atgalinę anotaciją“ Files Libero Design Flow lange. Jis sukuria du files:
   /dizaineris/ / _ba.v/vhd /dizaineris/
   / _ba.sdf
   • Importuokite abu šiuos files į jūsų modeliavimo įrankį.
2. Stimulas ir konfigūracija files:
   a. Kiekvienai sudedamųjų dalių manifestų ataskaitai:
   • Kopijuoti viską files pagal stimulą Files visoms Modeliavimo įrankių sekcijoms į jūsų modeliavimo projekto šakninį katalogą.
   b. Įsitikinkite, kad bet koks Tcl files ankstesniuose sąrašuose (2.a veiksme) yra vykdomi pirmiausia, prieš pradedant modeliavimą.
   c. UPROM.mem: jei savo dizaine naudojate UPROM branduolį su parinktimi Naudoti turinį modeliavimui, įjungtą vienam ar daugiau duomenų saugojimo klientų, kuriuos norite imituoti, turite naudoti vykdomąjį failą pa4rtupromgen (pa4rtupromgen.exe Windows), kad sugeneruotumėte UPROM.mem. file. Vykdomasis failas pa4rtupromgen paima UPROM.cfg file kaip įvestis per Tcl scenarijų file ir išveda UPROM.mem file reikalingas modeliavimui. Šis UPROM.mem file turi būti nukopijuoti į modeliavimo aplanką prieš pradedant modeliavimą. Buvęsample, rodantis pa4rtupromgen vykdomojo failo naudojimą, pateikiamas atliekant šiuos veiksmus. UPROM.cfg file yra kataloge /komponentas/darbas/ / Libero projekte, kurį naudojote UPROM komponentui generuoti.
   d. snvm.mem: jei kurdami naudojate sistemos tarnybų branduolį ir sukonfigūravote sNVM skirtuką šerdyje su parinktimi Naudoti turinį modeliavimui įgalinta vienam ar keliems klientams, kuriuos norite imituoti, snvm.mem file automatiškai generuojamas
   katalogas /komponentas/darbas/ / „Libero“ projekte, kurį naudojote kurdami „System Services“ komponentą. Šis snvm.mem file turi būti nukopijuoti į modeliavimo aplanką prieš pradedant modeliavimą.
3. Sukurkite darbinį aplanką ir poaplankį pavadinimu „simuliacija“ po darbiniu aplanku.
   Vykdomasis failas pa4rtupromgen tikisi, kad darbo aplanke bus modeliavimo poaplankis, o *.tcl scenarijus patalpinamas į modeliavimo antrinį aplanką.
4. Nukopijuokite UPROM.cfg failą file iš pirmojo Libero projekto, sukurto komponentų generavimui, į darbo aplanką.
5. Įklijuokite šias komandas į *.tcl skriptą ir įdėkite jį į 3 veiksme sukurtą modeliavimo aplanką.
   Sample *.tcl, skirtas PolarFire ir PolarFire Soc šeimos įrenginiams, kad generuotų URPOM.mem file
   iš UPROM.cfg
   set_device -fam -mirti -pakuotė
   set_input_cfg -path
   set_sim_mem -pathFile/UPROM.mem>
   gen_sim -use_init false
   Norėdami sužinoti tinkamą vidinį pavadinimą, naudojamą štampui ir paketui, žr. *.prjx file pirmojo „Libero“ projekto (naudojamo komponentų generavimui).
   Argumentas „use_init“ turi būti nustatytas kaip „false“.
   Norėdami nurodyti kelią į išvestį, naudokite komandą set_sim_mem file UPROM.mem, kuris yra
   generuojamas vykdant scenarijų file su pa4rtupromgen vykdomuoju failu.
6. Komandinėje eilutėje arba „cygwin“ terminale eikite į 3 veiksme sukurtą darbinį katalogą.
   Vykdykite komandą „pa4rtupromgen“ su parametru „–script“ ir perduokite jai ankstesniame žingsnyje sukurtą *.tcl skriptą.
   Skirta „Windows“.
   /designer/bin/pa4rtupromgen.exe \
   –scenarijus./simuliacija/ .tcl
   „Linux“:
   /bin/pa4rtupromgen
   –scenarijus./simuliacija/ .tcl
7. Sėkmingai paleidus vykdomąjį failą „pa4rtupromgen“, patikrinkite, ar UPROM.mem file sugeneruojamas *.tcl scenarijaus komandoje set_sim_mem nurodytoje vietoje.
8. Norėdami imituoti sNVM, nukopijuokite snvm.mem failą file iš pirmojo Libero projekto (naudojamo komponentų konfigūravimui) į modeliavimo projekto aukščiausio lygio modeliavimo aplanką, kad paleistumėte modeliavimą (ne Libero SoC). Norėdami imituoti UPROM turinį, nukopijuokite sugeneruotą UPROM.mem file į savo modeliavimo projekto aukščiausio lygio modeliavimo aplanką, kad paleistumėte modeliavimą (ne Libero SoC).

Svarbu: Kam Norėdami imituoti SoC komponentų funkcionalumą, atsisiųskite iš anksto sukompiliuotas „PolarFire“ modeliavimo bibliotekas ir importuokite jas į modeliavimo aplinką, kaip aprašyta čia. Daugiau informacijos rasite B priede – Modeliavimo bibliotekų importavimas į modeliavimo aplinką.

Jūsų dizaino įgyvendinimas (Užduokite klausimą)

Baigę sintezės ir posintezės modeliavimą savo aplinkoje, turite dar kartą naudoti Libero, kad fiziškai įgyvendintumėte savo dizainą, vykdytumėte laiko ir galios analizę bei sukurtumėte savo programavimą. file.

1. Sukurkite naują „Libero“ projektą fiziniam dizaino įgyvendinimui ir išdėstymui. Įsitikinkite, kad taikytasi į tą patį įrenginį, kaip ir etaloniniame projekte, kurį sukūrėte komponentų konfigūracijoje.
2. Sukūrę projektą, pašalinkite sintezę iš įrankių grandinės, esančios dizaino srauto lange (Projektas > Projekto nustatymai > Projekto srautas > Nuimkite žymėjimą nuo Įjungti sintezę).
3.  Importuokite savo po sintezės gautą *.vm failą file į šį projektą, (File > Importuoti > Synthesized Verilog Netlist (VM)).
   Patarimas: rekomenduojama sukurti nuorodą į šį file, todėl, jei iš naujo sintezuojate savo dizainą, Libero visada naudos naujausią posintezės tinklą.
   a. Lange „Dizaino hierarchija“ atkreipkite dėmesį į šakninio modulio pavadinimą.
4. Importuokite apribojimus į „Libero“ projektą. Norėdami importuoti *.pdc/*.sdc/*.ndc apribojimus, naudokite apribojimų tvarkyklę.
   a. Importuoti I/O *.pdc apribojimas files (Apribojimų tvarkyklė > Įvesties/išvesties atributai > Importuoti).
   b. Importuoti Floorplanning *.pdc apribojimą files (Apribojimų tvarkyklė > Aukštų planuotojas > Importuoti).
   c. Importuoti *.sdc laiko apribojimą files (Apribojimų tvarkyklė > Laikas > Importuoti). Jei jūsų dizainas turi bet kurį iš „Over“ išvardytų branduoliųview, įsitikinkite, kad importuojate SDC file sugeneruotas naudojant išvesties apribojimo įrankį.
   d. Importuoti *.ndc apribojimą files (Apribojimų tvarkyklė > Netlist Atributai > Importuoti).
5. Susieti apribojimai Files projektuoti įrankius.
   a. Atidaryti apribojimų tvarkyklę (Tvarkyti apribojimus > Atidaryti tvarkyti apribojimus) View).
   Pažymėkite žymimąjį langelį „Vietos ir maršruto bei laiko patikrinimas“ šalia apribojimo. file nustatyti suvaržymą file ir įrankių asociacija. Susiekite *.pdc apribojimą su vieta ir maršrutas, o *.sdc - su vietos ir maršruto bei laiko patikrinimu. Susieti *.ndc file sudaryti tinklo sąrašą.
   Patarimas: jei „Place and Route“ neveikia su šiuo *.sdc apribojimu file, tada importuokite tą patį *.sdc file sintetinti ir pakartotinai vykdyti sintezę.
6. Spustelėkite „Sudaryti tinklų sąrašą“ ir tada „Įdėti ir nukreipti“, kad užbaigtumėte išdėstymo žingsnį.
7. Įrankis „Konfigūruoti projektavimo inicijavimo duomenis ir atmintis“ leidžia inicijuoti projektavimo blokus, tokius kaip LSRAM, µSRAM, XCVR (siųstuvai-imtuvai) ir PCIe, naudojant duomenis, saugomus nepastoviojoje µPROM, sNVM arba išorinėje SPI „Flash“ atmintyje. Įrankyje yra šie skirtukai, skirti apibrėžti projektavimo inicijavimo sekos specifikaciją, inicijavimo klientų specifikaciją, naudotojo duomenų klientų specifikaciją.
   – Dizaino inicijavimo skirtukas
   – µPROM skirtukas
   – sNVM skirtukas
   – SPI Flash skirtukas
   – Audinių RAM skirtukas
   Norėdami sukonfigūruoti dizaino inicijavimo duomenis ir atmintis, naudokite įrankio skirtukus.Baigę konfigūraciją, atlikite šiuos veiksmus, kad užprogramuotumėte inicijavimo duomenis:
   • Generuoti inicijavimo klientus
   • Generuoti arba eksportuoti bitų srautą
   • Įrenginio programavimas
   Išsamios informacijos apie šio įrankio naudojimą rasite Libero SoC Design Flow vartotojo vadove. Daugiau informacijos apie Tcl komandas, naudojamas konfigūruoti įvairius įrankio skirtukus ir nurodyti atminties konfigūraciją files (*.cfg), žr. Tcl komandų žinynas.
8. Sukurti programavimą File iš šio projekto ir naudokite jį savo FPGA programavimui.

A–S priedasampSDC apribojimai (Užduokite klausimą

Libero SoC sukuria SDC laiko apribojimus tam tikriems IP branduoliams, tokiems kaip CCC, OSC, Transceiver ir pan. SDC apribojimų perdavimas projektavimo įrankiams padidina galimybę pasiekti uždarymo laiką su mažiau pastangų ir mažiau projektavimo iteracijų. Visas hierarchinis kelias iš aukščiausio lygio egzemplioriaus pateikiamas visiems dizaino objektams, nurodytiems apribojimuose.
7.1 SDC laiko apribojimai (Užduokite klausimą)
Libero IP pagrindinės atskaitos projekte šis aukščiausio lygio SDC apribojimas file galima rasti apribojimų tvarkyklėje (Design Flow > Open Manage Constraint View >Laikas > Išvestiniai apribojimai).
Svarbu: žr. tai file , kad nustatytumėte SDC apribojimus, jei jūsų projekte yra CCC, OSC, siųstuvas-imtuvas ir kiti komponentai. Jei reikia, modifikuokite visą hierarchinį kelią, kad jis atitiktų jūsų projekto hierarchiją, arba naudokite „Derive_Constraints“ įrankį ir veiksmus, nurodytus C priede – Apribojimų išvedimas komponentų lygio SDC. file.
Išsaugokite file kitu pavadinimu ir importuokite SDC file į sintezės įrankį, vietos ir maršruto įrankį bei laiko patikrinimus, kaip ir bet kurį kitą SDC apribojimą files.
7.1.1 Išvestinis SDC File (Užduokite klausimą)
# Tai file buvo sukurtas remiantis šiuo SDC šaltiniu files:
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_CCC_C0/PF_CCC_C0_0/PF_CCC_C0_PF_CCC_C0_0_PF_CCC.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
CLK_DIV/CLK_DIV_0/CLK_DIV_CLK_DIV_0_PF_CLK_DIV.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
TRANSMIT_PLL/TRANSMIT_PLL_0/TRANSMIT_PLL_TRANSMIT_PLL_0_PF_TX_PLL.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
DMA_INITIATOR/DMA_INITIATOR_0/DMA_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
FIC0_INITIATOR/FIC0_INITIATOR_0/FIC0_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
ICICLE_MSS/ICICLE_MSS.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_PCIE_C0/PF_PCIE_C0_0/PF_PCIE_C0_PF_PCIE_C0_0_PF_PCIE.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PCIE_INITIATOR/PCIE_INITIATOR_0/PCIE_INITIATOR.sdc
# /drive/aPA5M/cores/constraints/osc_rc160mhz.sdc
# *** Bet kokie šio dokumento pakeitimai file bus prarasti, jei išvestiniai apribojimai bus paleisti iš naujo. ***
create_clock -name {CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK} - periodas 6.25
[ get_pins { CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/ }] }]
I_OSC_160/CLK } ] create_clock -name {REF_CLK_PAD_P} -period 10 [get_ports {REF_CLK_PAD_P } ] create_clock -name {CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/}
DIV_CLK} -periodas 8
[ get_pins { CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/DIV_CLK } ] create_generated_clock -name { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/ }] `create_generated_clock -name `CLOCKS_AND_RESETS_inst_XNUMX/CCC_FIC_x_CLK/PF_CCC_CXNUMX_XNUMX/pll_inst_XNUMX/`}]
OUT0} -dauginti_iš 25 -dalinti_iš 32 -šaltinis
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] - 0 fazė
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT0 } ] create_generated_clock -name { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/ }
OUT1} -dauginti_iš 25 -dalinti_iš 32 -šaltinis
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] - 0 fazė
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT1 } ] create_generated_clock -name { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/ }
OUT2} -dauginti_iš 25 -dalinti_iš 32 -šaltinis
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] - 0 fazė
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT2 } ] create_generated_clock -name { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/ }
OUT3} -dauginti_iš 25 -dalinti_iš 64 -šaltinis
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] - 0 fazė
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT3 } ] create_generated_clock -name { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/ }
Y_DIV} -dalinti_iš 2 -šaltinis
[get_pins {CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/A}] [get_pins {CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/Y_DIV}] set_false_path -through [get_nets {DMA_INITIATOR_inst_0/ARESETN*}] set_false_path -from [get_cells {DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/]
genblk1*/rdGrayCounter*/cntGray* } ] - į [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/ }
rdPtr_s1* } ] set_false_path -from [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/ }}
genblk1*/wrGrayCounter*/cntGray* } ] - į [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/ }
wrPtr_s1* } ] set_false_path -through [ get_nets { FIC0_INITIATOR_inst_0/ARESETN* } ] set_false_path -to [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[0] PCIE/PF_PCIE_C0_0/ ]
PCIE_1/INTERRUPT[1] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[2] PCIE/PF_PCIE_C0_0/PCIE_1/
INTERRUPT[3] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[4] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[5] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[6] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[7] PCIE/PF_PCIE_C0_0/
PCIE_1/WAKEREQ PCIE/PF_PCIE_C0_0/PCIE_1/MPERST_N } ] set_false_path -from [get_pins {PCIE/PF_PCIE_C0_0/PCIE_1/TL_CLK } ] set_false_path -through [get_nets {PCIE_INITIATOR_inst_0/ARESETN* } ] B priedas. Modeliavimo bibliotekų importavimas į modeliavimo aplinką (Užduokite klausimą)
Numatytasis RTL modeliavimo su „Libero SoC“ simuliatorius yra „ModelSim ME Pro“.
Iš anksto sukompiliuotos numatytojo simuliatoriaus bibliotekos yra prieinamos įdiegus „Libero“ kataloge /Designer/lib/modelsimpro/precompiled/vlog for® palaikomos šeimos. „Libero SoC“ taip pat palaiko kitų trečiųjų šalių simuliatorių leidimus: „ModelSim“, „Questasim“, „VCS“, „Xcelium“.
, „Active HDL“ ir „Riviera Pro“. Atsisiųskite atitinkamas iš anksto sukompiliuotas bibliotekas iš Libero SoC v12.0 ir naujesnės versijos remiantis simuliatoriumi ir jo versija.
Panašiai kaip Libero aplinka, run.do file turi būti sukurtas norint vykdyti modeliavimą už Libero ribų.
Sukurkite paprastą run.do file kuri turi komandas sukurti biblioteką kompiliavimo rezultatams, bibliotekos atvaizdavimui, kompiliavimui ir modeliavimui. Atlikite veiksmus, kad sukurtumėte pagrindinį run.do file.

1. Sukurkite loginę biblioteką kompiliavimo rezultatams saugoti naudodami vlib komandą vlib presynth.
2. Susiekite loginės bibliotekos pavadinimą su iš anksto sukompiliuotos bibliotekos katalogu naudodami komandą „vmap“ .
3. Kompiliuoti šaltinį files – naudokite kalbai skirtas kompiliavimo komandas dizainui kompiliuoti files į darbinį katalogą.
   – vlogas, skirtas .v/.sv
   – vcom, skirtas .vhd
4. Įkelkite modelį modeliavimui naudodami komandą „vsim“, nurodydami bet kurio aukščiausio lygio modulio pavadinimą.
5. Imituokite dizainą naudodami komandą „run“.
   Įkėlus dizainą, modeliavimo laikas nustatomas į nulį ir galite įvesti komandą paleisti, kad pradėtumėte modeliavimą.
   Simuliatoriaus nuorašo lange paleiskite run.do file kaip paleisti.paleiskite modeliavimą. Sample run.do file taip.

tyliai nustato ACTELLIBNAME PolarFire tyliai nustato PROJECT_DIR „W:/Test/basic_test“, jei
{[file egzistuoja presynth/_info]} { echo „INFO: Simuliacijos biblioteka presynth egzistuoja“ } else
{ file ištrinti -force presynth vlib presynth } vmap presynth presynth vmap PolarFire
„X:/Libero/Designer/lib/modelsimpro/precompiled/vlog/PolarFire“ vlog -sv -work presynth
„${PROJECT_DIR}/hdl/top.v“ vaizdo dienoraštis „+incdir+${PROJECT_DIR}/stimulus“ -sv -work presynth „$“
„{PROJECT_DIR}/stimulus/tb.v“ vsim -L PolarFire -L presynth -t 1ps presynth.tb pridėti bangą /tb/*“
paleisti 1000ns žurnalą /tb/* išeiti

C priedas. Išvesties apribojimai (Užduokite klausimą)

Šiame priede aprašomos Derive Constraints Tcl komandos.
9.1 Išvesties apribojimai Tcl komandos (Užduokite klausimą)
Naudingumas derive_constraints padeda nustatyti apribojimus iš RTL arba konfigūratoriaus už Libero SoC projektavimo aplinkos ribų. Norėdami sukurti apribojimus savo dizainui, jums reikia vartotojo HDL, komponento HDL ir komponentų apribojimų files. SDC komponento apribojimai files yra prieinami pagal /komponentas/darbas/ / / katalogas po komponento konfigūravimo ir generavimo.
Kiekvieno komponento apribojimas file susideda iš komandos set_component tcl (nurodo komponento pavadinimą) ir apribojimų, sugeneruotų po konfigūracijos, sąrašo. Apribojimai generuojami pagal konfigūraciją ir yra būdingi kiekvienam komponentui.
Examp9-1 punktas. Komponentų apribojimas File PF_CCC branduoliui
Čia yra buvęsampkomponento apribojimo le file PF_CCC branduoliui:
rinkinio_komponentas PF_CCC_C0_PF_CCC_C0_0_PF_CCC
# „Microchip Corp.“
# Data: 2021-spalio-26 04:36:00
# Bazinis PLL #0 takto dažnis
create_clock -period 10 [get_pins {pll_inst_0/REF_CLK_0}] create_generated_clock -divide_by 1 -source [get_pins {pll_inst_0/]
REF_CLK_0 } ] -phase 0 [ get_pins { pll_inst_0/OUT0 } ] Čia „create_clock“ ir „create_generated_clock“ yra atitinkamai atskaitos ir išvesties laikrodžio apribojimai, kurie generuojami pagal konfigūraciją.
9.1.1 Darbas su „derive_constraints“ programa (Užduokite klausimą)
Išvestiniai apribojimai pereina per dizainą ir kiekvienam komponento egzemplioriui priskiria naujus apribojimus pagal anksčiau pateiktą komponento SDC files. CCC atskaitos laikrodžiams jis sklinda atgal per dizainą, kad surastų atskaitos laikrodžio šaltinį. Jei šaltinis yra įvestis / išvestis, atskaitos laikrodžio apribojimas bus nustatytas įvesties / išvesties. Jei tai CCC išvestis arba kitas laikrodžio šaltinis (pvz.,ample, siųstuvas-imtuvas, osciliatorius), jis naudoja kito komponento laikrodį ir praneša įspėjimą, jei intervalai nesutampa. Išvestiniai apribojimai taip pat paskirs apribojimus kai kurioms makrokomandoms, pvz., lustiniams generatoriams, jei juos turite savo RTL.
Norėdami paleisti derive_constraints įrankį, turite pateikti .tcl file komandinės eilutės argumentą su tokia informacija nurodyta tvarka.

1. Nurodykite įrenginio informaciją naudodami informaciją, pateiktą skyriuje „set_device“.
2. Nurodykite kelią į RTL files naudojant informaciją skyriuje read_verilog arba read_vhdl.
3. Nustatykite aukščiausio lygio modulį naudodami informaciją, pateiktą skyriuje „set_top_level“.
4. Nurodykite kelią į komponento SDC files naudojant informaciją skyriuje read_sdc arba read_ndc.
5. Vykdyti files naudojant informaciją skyriuje derive_constraints.
6.  Nurodykite kelią į SDC išvestinius apribojimus file naudojant informaciją skyriuje write_sdc arba write_pdc arba write_ndc.

Examp9-2. Failo derive.tcl vykdymas ir turinys File
Toliau yra buvęsample komandinės eilutės argumentą derive_constraints įrankiui vykdyti.
$ /bin{64}/derive_constraints derive.tcl
Išvestinio.tcl turinys file:
# Įrenginio informacija
set_device -šeimos „PolarFire -die MPF100T -speed -1“
# RTL files
read_verilog -mode system_verilog projektas/komponentas/darbas/txpll0/
txpll0_txpll0_0_PF_TX_PLL.v
read_verilog -mode system_verilog {projektas/komponentas/darbas/txpll0/txpll0.v}
read_verilog -mode system_verilog {projektas/komponentas/darbas/xcvr0/I_XCVR/}
xcvr0_I_XCVR_PF_XCVR.v}
read_verilog -mode system_verilog {projektas/komponentas/darbas/xcvr0/xcvr0.v}
read_vhdl -mode vhdl_2008 {project/hdl/xcvr1.vhd}
#Komponento SDC files
nustatyti_viršutinį_lygį {xcvr1}
read_sdc -component {projektas/komponentas/darbas/txpll0/txpll0_0/}
txpll0_txpll0_0_PF_TX_PLL.sdc}
read_sdc -component {projektas/komponentas/darbas/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.sdc}
#Naudoti komandą „derive_constraint“
derive_constraints
#SDC/PDC/NDC rezultatas files
write_sdc {project/constraint/xcvr1_derived_constraints.sdc}
write_pdc {project/constraint/fp/xcvr1_derived_constraints.pdc}
9.1.2 nustatyti_įrenginį (Užduokite klausimą)
Aprašymas
Nurodykite pavardę, kauliuko pavadinimą ir greičio laipsnį.
set_device -family - mirti - greitis
Argumentai

Parametras	Tipas	Aprašymas
-šeima	Styga	Nurodykite šeimos pavadinimą. Galimos reikšmės: „PolarFire®“, „PolarFire SoC“.
-mirti	Styga	Nurodykite kauliuko pavadinimą.
-greitis	Styga	Nurodykite įrenginio greičio kategoriją. Galimos vertės yra STD arba -1.

Grąžinimo tipas	Aprašymas
0	Komanda pavyko.
1	Komanda nepavyko. Įvyko klaida. Klaidos pranešimą galite stebėti konsolėje.

Klaidų sąrašas

Klaidos kodas	Klaidos pranešimas	Aprašymas
ERR0023	Privalomas parametras – trūksta štampo	Štampo parinktis yra privaloma ir turi būti nurodyta.
ERR0005	Nežinomas štampas „MPF30“	Parinkties -die reikšmė neteisinga. Žr. galimą reikšmių sąrašą parinkties aprašyme.
ERR0023	Parametras – trūksta reikšmės štampui	Antgalio parinktis nurodoma be reikšmės.
ERR0023	Privalomas parametras – trūksta šeimos	Šeimos parinktis yra privaloma ir turi būti nurodyta.
ERR0004	Nežinoma šeima „PolarFire®“	Šeimos pasirinkimas nėra teisingas. Žr. galimą reikšmių sąrašą parinkties aprašyme.

……… tęsinys
Klaidos kodas	Klaidos pranešimas	Aprašymas
ERR0023	Parametras – šeimai trūksta reikšmės	Šeimos parinktis nurodyta be vertės.
ERR0023	Privalomas parametras – trūksta greičio	Greičio parinktis yra privaloma ir turi būti nurodyta.
ERR0007	Nežinomas greitis „	Greičio parinktis netinkama. Žr. galimą reikšmių sąrašą parinkties aprašyme.
ERR0023	Parametras – trūksta greičio reikšmės	Greičio parinktis nurodoma be reikšmės.

Example
set_device -family {PolarFire} -die {MPF300T_ES} -greitis -1
set_device -family SmartFusion 2 -die M2S090T -speed -1
9.1.3 read_verilog (Užduokite klausimą)
Aprašymas
Perskaitykite „Verilog“. file naudojant Verific.
read_verilog [-lib ] [-režimas ]filevardas>
Argumentai

Parametras	Tipas	Aprašymas
-lib	Styga	Nurodykite biblioteką, kurioje yra moduliai, kuriuos reikia įtraukti į biblioteką.
-režimas	Styga	Nurodykite Verilog standartą. Galimos reikšmės yra verilog_95, verilog_2k, system_verilog_2005, system_verilog_2009, system_verilog, verilog_ams, verilog_psl, system_verilog_mfcu. Vertybės neskiriamos didžiosioms ir mažosioms raidėms. Numatytoji vertė yra verilog_2k.
filepavadinimas	Styga	Verilog file pavadinimas.

Grąžinimo tipas	Aprašymas
0	Komanda pavyko.
1	Komanda nepavyko. Įvyko klaida. Klaidos pranešimą galite stebėti konsolėje.

Klaidų sąrašas

Klaidos kodas	Klaidos pranešimas	Aprašymas
ERR0023	Parametras – lib trūksta reikšmės	lib parinktis nurodyta be vertės.
ERR0023	Parametras – režimui trūksta reikšmės	Režimo parinktis nurodyta be reikšmės.
ERR0015	Nežinomas režimas “	Nurodytas verilog režimas nežinomas. Žr. galimų verilog režimų sąrašą režimo parinkties aprašyme.
ERR0023	Reikalingas parametras file vardo trūksta	Nėra verilogo file numatytas kelias.
ERR0016	Nepavyko dėl „Verific“ analizatoriaus	Sintaksės klaida programoje „Verilog“. file„Verific“ analizatorių galima pamatyti konsolėje virš klaidos pranešimo.
ERR0012	set_device neiškviečiamas	Informacija apie įrenginį nenurodyta. Įrenginiui apibūdinti naudokite komandą set_device.

Example
read_verilog -mode system_verilog {component/work/top/top.v}
read_verilog -mode system_verilog_mfcu design.v
9.1.4 read_vhdl (Užduokite klausimą)
Aprašymas
Pridėkite VHDL file į VHDL sąrašą files.
read_vhdl [-lib ] [-režimas ]filevardas>
Argumentai

Parametras	Tipas	Aprašymas
-lib	—	Nurodykite biblioteką, į kurią turi būti įtrauktas turinys.
-režimas	—	Nurodo VHDL standartą. Numatytoji vertė yra VHDL_93. Galimos reikšmės yra vhdl_93, vhdl_87, vhdl_2k, vhdl_2008, vhdl_psl. Vertybės neskiriamos didžiosioms ir mažosioms raidėms.
filepavadinimas	—	VHDL file pavadinimas.

Grąžinimo tipas	Aprašymas
0	Komanda pavyko.
1	Komanda nepavyko. Įvyko klaida. Klaidos pranešimą galite stebėti konsolėje.

Klaidų sąrašas

Klaidos kodas	Klaidos pranešimas	Aprašymas
ERR0023	Parametras – lib trūksta reikšmės	lib parinktis nurodyta be vertės.
ERR0023	Parametras – režimui trūksta reikšmės	Režimo parinktis nurodyta be reikšmės.
ERR0018	Nežinomas režimas “	Nurodytas VHDL režimas nežinomas. Žr. galimų VHDL režimų sąrašą režimo parinkties aprašyme.
ERR0023	Reikalingas parametras file vardo trūksta	Nėra VHDL file numatytas kelias.
ERR0019	Nepavyko užregistruoti invalid_path.v file	Nurodytas VHDL file neegzistuoja arba neturi skaitymo teisių.
ERR0012	set_device neiškviečiamas	Informacija apie įrenginį nenurodyta. Įrenginiui apibūdinti naudokite komandą set_device.

Example
read_vhdl -mode vhdl_2008 osc2dfn.vhd
read_vhdl {hdl/top.vhd}
9.1.5 nustatyti_viršutinį_lygį (Užduokite klausimą)
Aprašymas
Nurodykite aukščiausio lygio modulio pavadinimą RTL.
set_top_level [-lib ]
Argumentai

Parametras	Tipas	Aprašymas
-lib	Styga	Biblioteka, kurioje reikia ieškoti aukščiausio lygio modulio arba objekto (neprivaloma).
pavadinimas	Styga	Aukščiausio lygio modulio arba objekto pavadinimas.

Grąžinimo tipas	Aprašymas
0	Komanda pavyko.
1	Komanda nepavyko. Įvyko klaida. Klaidos pranešimą galite stebėti konsolėje.

Klaidų sąrašas

Klaidos kodas	Klaidos pranešimas	Aprašymas
ERR0023	Trūksta privalomo aukščiausio lygio parametro	Aukščiausio lygio parinktis yra privaloma ir turi būti nurodyta.
ERR0023	Parametras – lib trūksta reikšmės	lib parinktis nurodyta be reikšmių.
ERR0014	Nepavyko rasti aukščiausio lygio bibliotekoje	Nurodytas aukščiausio lygio modulis nėra apibrėžtas pateiktoje bibliotekoje. Norint ištaisyti šią klaidą, reikia ištaisyti aukščiausio lygio modulio arba bibliotekos pavadinimą.
ERR0017	Parengti nepavyko	Klaida RTL kūrimo procese. Klaidos pranešimą galima peržiūrėti konsolėje.

Example
set_top_level {top}
set_top_level -lib hdl viršuje
9.1.6 read_sdc (Užduoti klausimą)
Aprašymas
Skaitykite SDC file į komponentų duomenų bazę.
read_sdc -komponentasfilevardas>
Argumentai

Parametras	Tipas	Aprašymas
-komponentas	—	Tai yra privaloma read_sdc komandos vėliavėlė, kai gauname apribojimus.
filepavadinimas	Styga	Kelias į SDC file.

Grąžinimo tipas	Aprašymas
0	Komanda pavyko.
1	Komanda nepavyko. Įvyko klaida. Klaidos pranešimą galite stebėti konsolėje.

Klaidų sąrašas

Klaidos kodas	Klaidos pranešimas	Aprašymas
ERR0023	Reikalingas parametras file trūksta pavadinimo.	Privalomas pasirinkimas file vardas nenurodytas.
ERR0000	SDC file <file_path> neįskaitomas.	Nurodytas SDC file neturi skaitymo leidimų.
ERR0001	Nepavyksta atidarytifile_path> file.	SDC file neegzistuoja. Kelias turi būti pataisytas.
ERR0008	Trūksta komandos „set_component“file_path> file	Nurodytas SDC komponentas file nenurodo komponento.

Klaidos kodas	Klaidos pranešimas	Aprašymas
ERR0009	<List of errors from sdc file>	SDC file yra neteisingų sdc komandų. Pavyzdžiui,ample, kai apribojime „set_multicycle_path“ yra klaida: Klaida vykdant komandą „read_sdc:“file_path> file: Klaida komandoje set_multicycle_path: Nežinomas parametras [get_cells {reg_a}].

Example
read_sdc -component {./component/work/ccc0/ccc0_0/ccc0_ccc0_0_PF_CCC.sdc}
9.1.7 read_ndc (Užduoti klausimą)
Aprašymas
Skaitykite NDC file į komponentų duomenų bazę.
read_ndc -komponentasfilevardas>
Argumentai

Parametras	Tipas	Aprašymas
-komponentas	—	Tai yra privaloma read_ndc komandos vėliavėlė, kai gauname apribojimus.
filepavadinimas	Styga	Kelias į NDC file.

Grąžinimo tipas	Aprašymas
0	Komanda pavyko.
1	Komanda nepavyko. Įvyko klaida. Klaidos pranešimą galite stebėti konsolėje.

Klaidų sąrašas

Klaidos kodas	Klaidos pranešimas	Aprašymas
ERR0001	Nepavyksta atidarytifile_path> file	NDC file neegzistuoja. Kelias turi būti pataisytas.
ERR0023	Privalomas parametras – trūksta „AtclParamO_“.	Privalomas pasirinkimas filevardas nenurodytas.
ERR0023	Privalomas parametras – trūksta komponento.	Komponento parinktis yra privaloma ir turi būti nurodyta.
ERR0000	NDC file “file_path>' neįskaitomas.	Nurodytas NDC file neturi skaitymo leidimų.

Example
read_ndc -komponentas {component/work/ccc1/ccc1_0/ccc_comp.ndc}
9.1.8 derive_constraints (Užduoti klausimą)
Aprašymas
Momentinis komponentas SDC files į dizaino lygio duomenų bazę.
derive_constraints
Argumentai

Grąžinimo tipas	Aprašymas
0	Komanda pavyko.
1	Komanda nepavyko. Įvyko klaida. Klaidos pranešimą galite stebėti konsolėje.

Klaidų sąrašas

Klaidos kodas	Klaidos pranešimas	Aprašymas
ERR0013	Aukščiausias lygis nėra apibrėžtas	Tai reiškia, kad aukščiausio lygio modulis arba objektas nenurodytas. Norėdami ištaisyti šią problemą, atlikite komandą komandą „set_top_level“ prieš komandą „derive_constraints“.

Example
derive_constraints
9.1.9 write_sdc (Užduoti klausimą)
Aprašymas
Rašo apribojimą file SDC formatu.
write_sdcfilevardas>
Argumentai

Parametras	Tipas	Aprašymas
<filevardas>	Styga	Kelias į SDC file bus sugeneruotas. Tai yra privalomas pasirinkimas. Jei file yra, jis bus perrašytas.

Grąžinimo tipas	Aprašymas
0	Komanda pavyko.
1	Komanda nepavyko. Įvyko klaida. Klaidos pranešimą galite stebėti konsolėje.

Klaidų sąrašas

Klaidos kodas	Klaidos pranešimas	Aprašymas
ERR0003	Nepavyksta atidarytifile kelias> file.	File kelias nėra teisingas. Patikrinkite, ar yra pirminiai katalogai.
ERR0002	SDC file “file kelias>' nerašomas.	Nurodytas SDC file rašymo leidimo neturi.
ERR0023	Reikalingas parametras file trūksta pavadinimo.	SDC file kelias yra privaloma parinktis ir turi būti nurodyta.

Example
write_sdc „išvestas.sdc“
9.1.10 write_pdc (Užduoti klausimą)
Aprašymas
Rašo fizinius apribojimus (tik išvestiniai apribojimai).
write_pdcfilevardas>
Argumentai

Parametras	Tipas	Aprašymas
<filevardas>	Styga	Kelias į PDC file bus sugeneruotas. Tai yra privalomas pasirinkimas. Jei file kelias yra, jis bus perrašytas.

Grąžinimo tipas	Aprašymas
0	Komanda pavyko.
1	Komanda nepavyko. Įvyko klaida. Klaidos pranešimą galite stebėti konsolėje.

Klaidų sąrašas

Klaidos kodas	Klaidų pranešimai	Aprašymas
ERR0003	Nepavyksta atidarytifile kelias> file	The file kelias nėra teisingas. Patikrinkite, ar yra pirminiai katalogai.
ERR0002	PDC file “file path>' nėra rašomas.	Nurodytas PDC file rašymo leidimo neturi.
ERR0023	Reikalingas parametras file vardo trūksta	PDC file kelias yra privaloma parinktis ir turi būti nurodyta.

Example
write_pdc „išvestas.pdc“
9.1.11 write_ndc (Užduoti klausimą)
Aprašymas
Įrašo NDC apribojimus į a file.
write_ndcfilevardas>
Argumentai

Parametras	Tipas	Aprašymas
filepavadinimas	Styga	Kelias į NDC file bus sugeneruotas. Tai yra privalomas pasirinkimas. Jei file yra, jis bus perrašytas.

Grąžinimo tipas	Aprašymas
0	Komanda pavyko.
1	Komanda nepavyko. Įvyko klaida. Klaidos pranešimą galite stebėti konsolėje.

Klaidų sąrašas

Klaidos kodas	Klaidų pranešimai	Aprašymas
ERR0003	Nepavyksta atidarytifile_path> file.	File kelias nėra teisingas. Pirminių katalogų nėra.
ERR0002	NDC file “file_path>' negalima rašyti.	Nurodytas NDC file rašymo leidimo neturi.
ERR0023	Trūksta privalomo parametro _AtclParamO_.	NDC file kelias yra privaloma parinktis ir turi būti nurodyta.

Example
write_ndc "išvestas.ndc"
9.1.12 add_include_path (Užduoti klausimą)
Aprašymas
Nurodo paieškos įtraukimo kelią files skaitydamas RTL files.
pridėti_įtraukti_kelias
Argumentai

Parametras	Tipas	Aprašymas
katalogas	Styga	Nurodo paieškos įtraukimo kelią files skaitydamas RTL files. Ši parinktis yra privaloma.

Grąžinimo tipas	Aprašymas
0	Komanda pavyko.

Grąžinimo tipas	Aprašymas
1	Komanda nepavyko. Įvyko klaida. Klaidos pranešimą galite stebėti konsolėje.

Klaidų sąrašas

Klaidos kodas	Klaidos pranešimas	Aprašymas
ERR0023	Trūksta privalomo parametro „include path“.	Katalogo parinktis yra privaloma ir turi būti pateikta.

Pastaba: jei Jei katalogo kelias neteisingas, „add_include_path“ bus perduotas be klaidos.
Tačiau „read_verilog“ / „read_vhd“ komandos nepavyks dėl „Verific“ analizatoriaus.
Example
add_include_path komponentas/darbas/COREABC0/COREABC0_0/rtl/vlog/core

Taisymų istorija (Užduokite klausimą)

Taisymų istorija aprašo pakeitimus, kurie buvo įgyvendinti dokumente. Pakeitimai pateikiami pagal peržiūrą, pradedant naujausiu leidiniu.

Peržiūra	Data	Aprašymas
F	08/2024	Šioje peržiūroje padaryti šie pakeitimai: • Atnaujintas B priedo skyrius. Modeliavimo bibliotekų importavimas į modeliavimo aplinką.
E	08/2024	Šioje peržiūroje padaryti šie pakeitimai: • Atnaujinta skiltis „Virš“view. • Atnaujintas skyrius „Išvestinis SDC“ File. • Atnaujintas B priedo skyrius. Modeliavimo bibliotekų importavimas į modeliavimo aplinką.
D	02/2024	Šis dokumentas išleistas kartu su „Libero 2024.1 SoC Design Suite“ be pakeitimų, palyginti su v2023.2. Atnaujintas skyrius Darbas su derive_constraints Utility
C	08/2023	Šis dokumentas išleistas kartu su „Libero 2023.2 SoC Design Suite“ be pakeitimų, palyginti su v2023.1.
B	04/2023	Šis dokumentas išleistas kartu su „Libero 2023.1 SoC Design Suite“ be pakeitimų, palyginti su v2022.3.
A	12/2022	Pradinė peržiūra.

Mikroschemos FPGA palaikymas
„Microchip FPGA“ produktų grupė remia savo gaminius įvairiomis palaikymo paslaugomis, įskaitant klientų aptarnavimą, klientų techninės pagalbos centrą ir kt websvetainę ir pardavimų biurus visame pasaulyje.
Klientams siūloma apsilankyti Microchip internetiniuose šaltiniuose prieš susisiekiant su palaikymo tarnyba, nes labai tikėtina, kad į jų klausimus jau buvo atsakyta.
Susisiekite su techninės pagalbos centru per websvetainė adresu www.microchip.com/support. Paminėkite FPGA įrenginio dalies numerį, pasirinkite atitinkamą korpuso kategoriją ir įkelkite dizainą files kurdami techninės pagalbos bylą.
Susisiekite su klientų aptarnavimo tarnyba dėl netechninio produkto palaikymo, pvz., produkto kainodaros, gaminio atnaujinimo, atnaujinimo informacijos, užsakymo būsenos ir įgaliojimo.

• Iš Šiaurės Amerikos skambinkite numeriu 800.262.1060
• Iš viso pasaulio skambinkite numeriu 650.318.4460
• Faksas iš bet kurios pasaulio vietos 650.318.8044 XNUMX XNUMX

Informacija apie mikroschemą
Mikroschema Websvetainę
„Microchip“ teikia internetinę pagalbą per mūsų websvetainė adresu www.microchip.com/. Tai webSvetainė naudojama gaminti files ir informacija lengvai prieinama klientams. Dalis galimo turinio apima:

• Produkto palaikymas – duomenų lapai ir klaidos, pastabos apie taikymą ir sample programas, projektavimo išteklius, vartotojo vadovus ir techninės įrangos palaikymo dokumentus, naujausius programinės įrangos leidimus ir archyvuotą programinę įrangą
• Bendra techninė pagalba – dažnai užduodami klausimai (DUK), techninės pagalbos užklausos, internetinės diskusijų grupės, Microchip projektavimo partnerių programos narių sąrašas
• „Microchip“ verslas – produktų parinkimo ir užsakymo vadovai, naujausi „Microchip“ pranešimai spaudai, seminarų ir renginių sąrašas, „Microchip“ pardavimo biurų, platintojų ir gamyklų atstovų sąrašai

Pranešimų apie gaminio pasikeitimus paslauga
„Microchip“ pranešimų apie produktų pasikeitimus paslauga padeda klientams nuolat sužinoti apie „Microchip“ produktus. Prenumeratoriai gaus pranešimą el. paštu, kai bus pakeitimų, atnaujinimų, pataisymų ar klaidų, susijusių su nurodyta produktų šeima ar kūrimo įrankiu. Norėdami užsiregistruoti, eikite į www.microchip.com/pcn ir vykdykite registracijos instrukcijas.

Pagalba klientams
Microchip produktų vartotojai pagalbos gali gauti keliais kanalais:

• Platintojas arba atstovas
• Vietinis pardavimo biuras
• Įterptųjų sprendimų inžinierius (ESE)
• Techninė pagalba

Klientai turėtų kreiptis į savo platintoją, atstovą arba ESE dėl pagalbos. Vietiniai pardavimo biurai taip pat gali padėti klientams. Šiame dokumente pateikiamas pardavimo biurų ir vietų sąrašas. Techninė pagalba teikiama per websvetainė adresu: www.microchip.com/support
Mikroschemų įrenginių kodo apsaugos funkcija
Atkreipkite dėmesį į toliau pateiktą informaciją apie kodo apsaugos funkciją Microchip gaminiuose:

• Mikroschemos gaminiai atitinka specifikacijas, nurodytas jų konkrečiame mikroschemos duomenų lape.
• „Microchip“ mano, kad jos gaminiai yra saugūs, kai naudojami pagal numatytą būdą, pagal veikimo specifikacijas ir įprastomis sąlygomis.
• Mikroschema vertina ir agresyviai gina savo intelektinės nuosavybės teises. Bandymai pažeisti Microchip produkto kodo apsaugos funkcijas yra griežtai draudžiami ir gali pažeisti Skaitmeninio tūkstantmečio autorių teisių įstatymą.
• Nei Microchip, nei joks kitas puslaidininkių gamintojas negali garantuoti savo kodo saugumo. Apsauga nuo kodo nereiškia, kad garantuojame, kad produktas yra „nepalaužiamas“. Kodo apsauga nuolat tobulinama. „Microchip“ yra įsipareigojusi nuolat tobulinti savo produktų kodo apsaugos funkcijas.

Teisinis pranešimas
Šis leidinys ir jame esanti informacija gali būti naudojami tik su Microchip produktais, įskaitant Microchip produktų projektavimą, testavimą ir integravimą su jūsų programa. Šios informacijos naudojimas bet kokiu kitu būdu pažeidžia šias sąlygas. Informacija apie įrenginio programas pateikiama tik jūsų patogumui ir ją gali pakeisti naujiniai. Jūs esate atsakingi už tai, kad jūsų paraiška atitiktų jūsų specifikacijas. Dėl papildomos pagalbos kreipkitės į vietinį Microchip pardavimo biurą arba gaukite papildomos pagalbos adresu www.microchip.com/en-us/support/design-help/client-support-services.
ŠIĄ INFORMACIJĄ PATEIKIA MICROCHIP „TOKIA, KOKIA YRA“. MICROCHIP NESUTEIKIA JOKIŲ PAREIŠKIMŲ AR JOKIŲ GARANTIJŲ ARBA NUMANOMŲ, RAŠYTŲ AR ŽODINIŲ, ĮSTATYMŲ AR KITAIP, SUSIJUSIŲ SU INFORMACIJA, ĮSKAITANT, BET NEAPSIribojant JOKIŲ NUMANOMŲ GARANTIJŲ GARANTIJOMIS. SUSIJĘ SU JOS BŪKLĖMIS, KOKYBĖMIS AR VEIKSMAIS. JOKIU ATVEJU MICROCHIP NEBUS ATSAKOMYBĖS UŽ JOKIUS NETIESIOGINIUS, SPECIALUS, BAUSMINIUS, ATSITIKTINIUS ARBA PASEKMINIUS NUOSTOLIUS, ŽALOS, IŠLAIDAS AR IŠLAIDAS JOKIOS RŪŠIO, KAS SUSIJĘ SU INFORMACIJA AR JOS NAUDOJIMO ATVEJAIS GALIMYBĖ ARBA ŽALOS NAUJOTI. VISO LIETUVO MICROCHIP ATSAKOMYBĖ UŽ VISUS PAREIŠKUS, JOKIU BŪDU SUSIJUSIUS SU INFORMACIJA AR JOS NAUDOJIMU, NEBUS VIRŠYDĖS MOKESČIŲ SUMOS, JEI BŪTINA, KURIUS MOKĖJATE UŽ MICROCHIP.
„Microchip“ įrenginių naudojimas gyvybės palaikymo ir (arba) saugos reikmėms yra visiškai pirkėjo rizika, ir pirkėjas sutinka ginti, atlyginti žalą ir apsaugoti „Microchip“ nuo bet kokios žalos, ieškinių, bylų ar išlaidų, atsiradusių dėl tokio naudojimo. Jokios licencijos pagal jokias „Microchip“ intelektinės nuosavybės teises nėra perduodamos, numanomai ar kitaip, nebent būtų nurodyta kitaip.
Prekių ženklai
Mikroschemos pavadinimas ir logotipas, Microchip logotipas, Adaptec, AVR, AVR logotipas, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinklusMD, maXTouchty, MediaLB, megaAVR, Microsemi, Microsemi logotipas, MOST, MOST logotipas, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32 logotipas, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST logotipas, SuperFlash, Sym , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron ir XMEGA yra registruotieji Microchip Technology Incorporated prekių ženklai JAV ir kitose šalyse.
AgileSwitch, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed ​​Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, ProASIC Plus logotipas, Quiet-Wire, SmartWorld,, Sync TimeCesium, TimeHub, TimePictra, TimeProvider ir ZL yra registruotieji Microchip Technology Incorporated prekių ženklai JAV
Gretimas klavišų slopinimas, AKS, analoginis skaitmeniniam amžiui, bet koks kondensatorius, AnyIn, AnyOut, papildytas perjungimas, „BlueSky“, „BodyCom“, „Clockstudio“, „CodeGuard“, „CryptoAuthentication“, „CryptoAutomotive“, „CryptoCompanion“, „CryptoController“, „Dynamic Companion“, „CryptoController“, „MatPICDEM“, dds, dds. , DAM, ECAN, Espresso T1S, EtherGREEN, EyeOpen, GridTime, IdealBridge, IGaT, In-Circuit Serial programavimas, ICSP, INICnet, Intelligent Paralleling, IntelliMOS, Inter-Chip Connectivity, JitterBlocker, Knob-on-Display, Maxrypinto maksView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB sertifikuotas logotipas, MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, visažinis kodų generavimas, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS 7, PureS PowerSmart, , QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance , Patikimas laikas, TSHARC, Turing, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect ir ZENA yra Microchip Technology Incorporated prekių ženklai JAV ir kitose šalyse.
SQTP yra „Microchip Technology Incorporated“ paslaugų ženklas JAV
„Adaptec“ logotipas, „Frequency on Demand“, „Silicon Storage Technology“ ir „Symmcom“ yra registruotieji „Microchip Technology Inc.“ prekių ženklai kitose šalyse.
„GestIC“ yra „Microchip Technology Germany II GmbH & Co. KG“, „Microchip Technology Inc.“ dukterinės įmonės kitose šalyse, registruotasis prekės ženklas.
Visi kiti čia paminėti prekių ženklai yra atitinkamų įmonių nuosavybė.
2024, Microchip Technology Incorporated ir jos dukterinės įmonės. Visos teisės saugomos.
ISBN: 978-1-6683-0183-8
Kokybės vadybos sistema
Norėdami gauti informacijos apie „Microchip“ kokybės valdymo sistemas, apsilankykite www.microchip.com/quality.
Pardavimai ir aptarnavimas visame pasaulyje

AMERIKA	AZIJA/RAMUSIOJONAS	AZIJA/RAMUSIOJONAS	EUROPA
Įmonės biuras 2355 West Chandler Blvd. Chandler, AZ 85224-6199 Tel: 480-792-7200 Faksas: 480-792-7277 Techninė pagalba: www.microchip.com/support Web Adresas: www.microchip.com Atlanta Duluth, GA Tel: 678-957-9614 Faksas: 678-957-1455 Ostinas, Teksasas Tel: 512-257-3370 Bostonas Westborough, MA Tel: 774-760-0087 Faksas: 774-760-0088 Čikaga Itasca, IL Tel: 630-285-0071 Faksas: 630-285-0075 Dalasas Addison, TX Tel: 972-818-7423 Faksas: 972-818-2924 Detroitas Novi, MI Tel: 248-848-4000 Hiustonas, Teksasas Tel: 281-894-5983 Indianapolis Noblesville, IN Tel: 317-773-8323 Faksas: 317-773-5453 Tel: 317-536-2380 Los Andželas Misija Viejo, CA Tel: 949-462-9523 Faksas: 949-462-9608 Tel: 951-273-7800 Rolis, NC Tel: 919-844-7510 Niujorkas, NY Tel: 631-435-6000 San Chosė, Kalifornija Tel: 408-735-9110 Tel: 408-436-4270 Kanada – Torontas Tel: 905-695-1980 Faksas: 905-695-2078	Australija – Sidnėjus Tel.: 61-2-9868-6733 Kinija – Pekinas Tel.: 86-10-8569-7000 Kinija – Čengdu Tel.: 86-28-8665-5511 Kinija – Čongčingas Tel.: 86-23-8980-9588 Kinija – Dongguanas Tel.: 86-769-8702-9880 Kinija – Guangdžou Tel.: 86-20-8755-8029 Kinija – Hangdžou Tel.: 86-571-8792-8115 Kinija – Honkongo SAR Tel.: 852-2943-5100 Kinija – Nankinas Tel.: 86-25-8473-2460 Kinija – Čingdao Tel.: 86-532-8502-7355 Kinija – Šanchajus Tel.: 86-21-3326-8000 Kinija – Šenjangas Tel.: 86-24-2334-2829 Kinija – Šendženas Tel.: 86-755-8864-2200 Kinija – Sudžou Tel.: 86-186-6233-1526 Kinija – Uhanas Tel.: 86-27-5980-5300 Kinija – Sianas Tel.: 86-29-8833-7252 Kinija – Siamenas Tel.: 86-592-2388138 Kinija – Zhuhai Tel.: 86-756-3210040	Indija – Bengalūras Tel.: 91-80-3090-4444 Indija – Naujasis Delis Tel.: 91-11-4160-8631 Indija - Puna Tel.: 91-20-4121-0141 Japonija – Osaka Tel.: 81-6-6152-7160 Japonija – Tokijas Tel.: 81-3-6880-3770 Korėja – Daegu Tel.: 82-53-744-4301 Korėja – Seulas Tel.: 82-2-554-7200 Malaizija – Kvala Lumpūras Tel.: 60-3-7651-7906 Malaizija – Penangas Tel.: 60-4-227-8870 Filipinai – Manila Tel.: 63-2-634-9065 Singapūras Tel.: 65-6334-8870 Taivanas – Hsin Chu Tel.: 886-3-577-8366 Taivanas – Gaosiongas Tel.: 886-7-213-7830 Taivanas – Taipėjus Tel.: 886-2-2508-8600 Tailandas – Bankokas Tel.: 66-2-694-1351 Vietnamas – Hošiminas Tel.: 84-28-5448-2100	Austrija – Velsas Tel.: 43-7242-2244-39 Faksas: 43-7242-2244-393 Danija – Kopenhaga Tel.: 45-4485-5910 Faksas: 45-4485-2829 Suomija – Espo Tel.: 358-9-4520-820 Prancūzija – Paryžius Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Vokietija – Garchingas Tel.: 49-8931-9700 Vokietija – Haanas Tel.: 49-2129-3766400 Vokietija – Heilbronas Tel.: 49-7131-72400 Vokietija – Karlsrūhė Tel.: 49-721-625370 Vokietija – Miunchenas Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Vokietija – Rozenheimas Tel.: 49-8031-354-560 Izraelis – Hodas Hašaronas Tel.: 972-9-775-5100 Italija – Milanas Tel.: 39-0331-742611 Faksas: 39-0331-466781 Italija – Paduva Tel.: 39-049-7625286 Nyderlandai – Drunen Tel.: 31-416-690399 Faksas: 31-416-690340 Norvegija – Trondheimas Tel.: 47-72884388 Lenkija – Varšuva Tel.: 48-22-3325737 Rumunija – Bukareštas Tel: 40-21-407-87-50 Ispanija – Madridas Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Švedija – Gotenbergas Tel: 46-31-704-60-40 Švedija – Stokholmas Tel.: 46-8-5090-4654 JK – Vokingamas Tel.: 44-118-921-5800 Faksas: 44-118-921-5820

Dokumentai / Ištekliai

MICROCHIP DS00004807F „PolarFire“ šeimos FPGA pritaikytas srautas [pdfVartotojo vadovas DS00004807F „PolarFire“ šeimos FPGA tinkintas srautas, DS00004807F, „PolarFire“ šeimos FPGA tinkintas srautas, šeimos FPGA tinkintas srautas, tinkintas srautas, srautas

Nuorodos

• Vartotojo vadovas