PolarFire Family FPGA Custom Flow Pandhuan pangguna
Libero SoC v2024.2

Pambuka (Takon Pitakonan)

Piranti lunak Libero System-on-Chip (SoC) nyedhiyakake lingkungan desain Field Programmable Gate Array (FPGA) sing terintegrasi. Nanging, sawetara pangguna bisa uga pengin nggunakake alat sintesis lan simulasi pihak katelu ing njaba lingkungan Libero SoC. Libero saiki bisa digabungake menyang lingkungan desain FPGA. Disaranake nggunakake Libero SoC kanggo ngatur kabeh aliran desain FPGA.
Pandhuan pangguna iki nggambarake Custom Flow kanggo piranti PolarFire lan PolarFire SoC Family, proses kanggo nggabungake Libero minangka bagéan saka aliran desain FPGA sing luwih gedhe. Families Piranti sing Didhukung Tabel ing ngisor iki nampilake dhaptar kulawarga piranti sing didhukung Libero SoC. Nanging, sawetara informasi ing pandhuan iki mung bisa ditrapake kanggo kulawarga piranti tartamtu. Ing kasus iki, informasi kasebut diidentifikasi kanthi jelas.
Tabel 1. Keluarga Piranti Didhukung dening Libero SoC

Kulawarga piranti	Katrangan
PolarFire®	FPGA PolarFire ngirimake daya paling murah ing industri kanthi kepadatan mid-range kanthi keamanan lan linuwih sing luar biasa.
PolarFire SoC	PolarFire SoC minangka SoC FPGA pisanan kanthi kluster CPU RISC-V sing deterministik, koheren, lan subsistem memori L2 sing deterministik sing ngidini Linux® lan aplikasi wektu nyata.

Swaraview (Takon Pitakonan)

Nalika Libero SoC nyedhiyakake lingkungan desain end-to-end sing terintegrasi kanthi lengkap kanggo ngembangake desain SoC lan FPGA, uga menehi keluwesan kanggo nglakokake sintesis lan simulasi karo piranti pihak katelu ing njaba lingkungan Libero SoC. Nanging, sawetara langkah desain kudu tetep ing lingkungan Libero SoC.
Tabel ing ngisor iki nampilake langkah-langkah utama ing aliran desain FPGA lan nuduhake langkah-langkah sing kudu digunakake Libero SoC.
Tabel 1-1. Aliran Desain FPGA

Langkah Alur Desain	Kudu Gunakake Libero	Katrangan
Entri Desain: HDL	Ora	Gunakake alat editor/pemeriksa HDL pihak katelu ing njaba Libero® SoC yen dikarepake.
Entri Desain: Configurators	ya wis	Nggawe proyek Libero pisanan kanggo generasi komponen inti katalog IP.
Generasi kendala PDC / SDC otomatis	Ora	Watesan asale mbutuhake kabeh HDL files lan utilitas derive_constraints nalika dileksanakake ing njaba Libero SoC, kaya sing diterangake ing Apendiks C-Derive Constraints.
Simulasi	Ora	Gunakake alat pihak katelu ing njaba Libero SoC, yen pengin. Mbutuhake download perpustakaan simulasi sing wis disusun kanggo piranti target, simulator target, lan versi target Libero sing digunakake kanggo implementasi backend.
Sintesis	Ora	Gunakake alat pihak katelu ing njaba Libero SoC yen pengin.
Implementasi Desain: Ngatur Kendala, Kompilasi Netlist, Panggonan-lan- Rute (pirsani Overview)	ya wis	Nggawe proyek Libero kapindho kanggo implementasine backend.
Wektu lan Verifikasi Daya	ya wis	Tetep ing proyek Libero kapindho.
Konfigurasi Data Initialization Desain lan Kenangan	ya wis	Gunakake alat iki kanggo ngatur macem-macem jinis kenangan lan initialization desain ing piranti. Tetep ing proyek kapindho.
Pemrograman File Generasi	ya wis	Tetep ing proyek kapindho.

Penting: Sampeyan kudu ngundhuh perpustakaan sing wis dikompilasi kasedhiya ing Pustaka Simulasi PreCompiled kaca kanggo nggunakake simulator pihak katelu.
Ing aliran FPGA Fabric murni, ketik desain sampeyan nggunakake HDL utawa entri skematik lan pass langsung
menyang alat sintesis. Alur isih didhukung. PolarFire lan PolarFire SoC FPGA duweni signifikan
pamblokiran IP hard proprietary mbutuhake panggunaan inti konfigurasi (SgCores) saka Libero SoC IP
katalog. Penanganan khusus dibutuhake kanggo blok apa wae sing kalebu fungsi SoC:

• PolarFire
  – PF_UPROM
  – PF_SYSTEM_SERVICES
  – PF_CCC
  – PF CLK DIV
  – PF_CRYPTO
  – PF_DRI
  – PF_INIT_MONITOR
  – PF_NGMUX
  – PF_OSC
  - RAM (TPSRAM, DPSRAM, URAM)
  – PF_SRAM_AHBL_AXI
  – PF_XCVR_ERM
  – PF_XCVR_REF_CLK
  – PF_TX_PLL
  – PF_PCIE
  – PF_IO
  – PF_IOD_CDR
  – PF_IOD_CDR_CCC
  – PF_IOD_GENERIC_RX
  – PF_IOD_GENERIC_TX
  – PF_IOD_GENERIC_TX_CCC
  – PF_RGMII_TO_GMII
  – PF_IOD_OCTAL_DDR
  – PF_DDR3
  – PF_DDR4
  – PF_LPDDR3
  – PF_QDR
  – PF_CORESMARTBERT
  – PF_TAMPER
  – PF_TVS, lan liya-liyane.

Saliyane SgCore sing kadhaptar sadurunge, ana akeh IP alus DirectCore sing kasedhiya kanggo kulawarga piranti PolarFire lan PolarFire SoC ing Katalog Libero SoC sing nggunakake sumber daya kain FPGA.
Kanggo entri desain, yen sampeyan nggunakake salah siji komponen sadurunge, sampeyan kudu nggunakake Libero SoC kanggo bagean saka entri desain (Konfigurasi Komponen), nanging sampeyan bisa nerusake liyane saka Entri Desain (entri HDL, lan sapiturute) ing njaba Libero. Kanggo ngatur aliran desain FPGA njaba Libero, tindakake langkah sing kasedhiya ing liyane saka pandhuan iki.
1.1 Siklus Urip Komponen (Takon Pitakonan)
Langkah-langkah ing ngisor iki nggambarake siklus urip komponen SoC lan menehi instruksi babagan cara nangani data kasebut.

1. Nggawe komponen nggunakake configurator ing Libero SoC. Iki ngasilake jinis data ing ngisor iki:
   - HDL files
   – Memori files
   - Stimulus lan Simulasi files
   - Komponen SDC file
2. Kanggo HDL files, instantiate lan nggabungake ing liyane saka desain HDL nggunakake alat / proses entri desain external.
3. Memori pasokan files lan stimulus files kanggo alat simulasi Panjenengan.
4. Komponen Pasokan SDC file kanggo Nurunake alat Kendala kanggo Generasi Kendala. Waca Apendiks C—Turun Watesan kanggo rincian liyane.
5. Sampeyan kudu nggawe proyek Libero kapindho, ing ngendi sampeyan ngimpor netlist post-Synthesis lan metadata komponen, saéngga ngrampungake sambungan antarane apa sing digawe lan program sampeyan.

1.2 Nggawe Proyek Libero SoC (Takon Pitakonan)
Sawetara langkah desain kudu ditindakake ing lingkungan Libero SoC (Tabel 1-1). Supaya langkah-langkah kasebut bisa ditindakake, sampeyan kudu nggawe rong proyek Libero SoC. Proyèk pisanan digunakake kanggo konfigurasi komponen desain lan generasi, lan project kapindho kanggo implementasine fisik saka desain ndhuwur-tingkat.
1.3 Alur Kustom (Takon Pitakonan)
Gambar ing ngisor iki nuduhake:

• Libero SoC bisa digabungake minangka bagéan saka aliran desain FPGA sing luwih gedhe kanthi alat sintesis lan simulasi pihak katelu ing njaba lingkungan Libero SoC.
• Macem-macem langkah sing melu aliran, wiwit saka nggawe desain lan jahitan kabeh cara kanggo program piranti.
• Ijol-ijolan data (input lan output) sing kudu kedadeyan ing saben langkah aliran desain.

Tip:

1. SNVM.cfg, UPROM.cfg
2. *.meh file generasi kanggo Simulasi: pa4rtupromgen.exe njupuk UPROM.cfg minangka input lan ngasilake UPROM.mem.

Ing ngisor iki minangka langkah-langkah ing aliran khusus:

1. Konfigurasi lan generasi komponen:
   a. Nggawe proyek Libero pisanan (kanggo dadi Proyek Referensi).
   b. Pilih inti saka Katalog. Klik kaping pindho inti kanggo menehi jeneng komponen lan ngatur komponen.
   Iki kanthi otomatis ngekspor data komponen lan files. Manifes Komponen uga digawe. Deleng Manifes Komponen kanggo rincian. Kanggo rincian liyane, waca Konfigurasi Komponen.
2. Rampungake desain RTL sampeyan ing njaba Libero:
   a. Instantiate komponen HDL files.
   b. Lokasi HDL files kadhaptar ing Component Manifests files.
3. Nggawe watesan SDC kanggo komponen. Gunakake utilitas Derive Constraints kanggo ngasilake watesan wektu file(SDC) adhedhasar:
   a. Komponen HDL files
   b. Komponen SDC files
   c. Panganggo HDL files
   Kanggo rincian liyane, waca Apendiks C—Derive Constraints.
4. Alat sintesis/simulasi:
   a. Entuk HDL files, rangsangan files, lan data komponen saka lokasi tartamtu kaya sing kacathet ing Manifes Komponen.
   b. Synthesize lan simulasi desain karo piranti pihak katelu njaba Libero SoC.
5. Nggawe Proyek Libero kapindho (Implementasi).
6. Mbusak sintesis saka rantai alat aliran desain (Proyek> Setelan Proyek> Aliran Desain> mbusak kothak centhang Aktifake Synthesis).
7. Ngimpor sumber desain files (pasca-sintesis *.vm netlist saka alat sintesis):
   – Impor post-sintesis *.vm netlist (File> Impor > Synthesized Verilog Netlist (VM)).
   – Metadata komponen *.cfg files kanggo uPROM lan / utawa sNVM.
8. Impor sembarang komponen blok Libero SoC files. Blok files kudu ing *.cxz file format.
   Kanggo informasi luwih lengkap babagan carane nggawe blok, waca Pandhuan pangguna Aliran Blok PolarFire.
9. Impor watesan desain:
   - Kendala I/O Impor files (Manajer Konstrain > I/OAttributes > Impor).
   – Impor floorplanning *.pdc files (Manajer Watesan> Planner Lantai> Impor).
   – Impor *.sdc watesan wektu files (Manajer Watesan> Wektu> Impor). Ngimpor SDC file digawe liwat alat Derive Constraint.
   – Impor *.ndc watesan files (Constraints Manager > NetlistAttributes > Import), yen ana.
10. Watesan file lan asosiasi alat
    – Ing Constraint Manager, nggandhengake *.pdc files kanggo panggonan lan rute, ing * .sdc files kanggo panggonan lan rute lan wektu verifikasi, lan *.ndc files kanggo Compile Netlist.
11. Implementasi desain lengkap
    - Panggonan lan rute, verifikasi wektu lan daya, ngatur data initialization desain lan kenangan, lan program file generasi.
12. Validasi desain
    - Validasi desain ing FPGA lan debug yen perlu nggunakake alat desain sing kasedhiya karo suite desain Libero SoC.

Konfigurasi Komponen (Takon Pitakonan)

Langkah pisanan ing aliran adat iku kanggo ngatur komponen nggunakake proyek referensi Libero (uga disebut proyek Libero pisanan ing Tabel 1-1). Ing langkah-langkah sabanjure, sampeyan nggunakake data saka proyek referensi iki.
Yen sampeyan nggunakake komponen apa wae sing kadhaptar sadurungé, ing Overview ing desain sampeyan, tindakake langkah sing diterangake ing bagean iki.
Yen sampeyan ora nggunakake komponen ing ndhuwur, sampeyan bisa nulis RTL ing njaba Libero lan langsung ngimpor menyang alat Sintesis lan Simulasi. Sampeyan banjur bisa nerusake menyang bagean kirim-sintesis lan mung ngimpor post-sintesis *.vm netlist menyang project implementasine Libero final (uga disebut proyek Libero kapindho ing Tabel 1-1).
2.1 Konfigurasi Komponen Nggunakake Libero (Takon Pitakonan)
Sawise milih komponen sing kudu digunakake saka dhaptar sadurunge, tindakake langkah ing ngisor iki:

1. Gawe proyek Libero anyar (Konfigurasi Inti lan Generasi): Pilih Piranti lan Kulawarga sing sampeyan targetake desain pungkasan.
2. Gunakake siji utawa luwih saka inti kasebut ing Custom Flow.
   a. Nggawe SmartDesign lan ngatur inti sing dikarepake lan instantiate ing komponen SmartDesign.
   b. Ningkatake kabeh pin menyang tingkat ndhuwur.
   c. Nggawe SmartDesign.
   d. Klik kaping pindho alat Simulate (saben pilihan Pre-Synthesis utawa Post-Synthesis utawa Post-Layout) kanggo njaluk simulator. Sampeyan bisa metu saka simulator sawise dijaluk. Langkah iki ngasilake simulasi files perlu kanggo proyek sampeyan.

Tip: Sampeyan kudu nindakake langkah iki yen sampeyan pengin simulasi desain njaba Libero.
Kanggo informasi luwih lengkap, ndeleng Simulating Desain Panjenengan.
e. Simpen proyek sampeyan-iki minangka proyek referensi sampeyan.
2.2 Manifes Komponen (Takon Pitakonan)
Nalika sampeyan generate komponen Panjenengan, pesawat saka files kui kanggo saben komponèn. Laporan Component Manifest rincian set saka files kui lan digunakake ing saben langkah sakteruse (Sintesis, Simulasi, Generation Firmware, lan ing). Laporan iki menehi lokasi kabeh sing digawe files needed kanggo nerusake karo Custom Flow. Sampeyan bisa ngakses manifes komponen ing area Laporan: Klik Desain > Laporan kanggo mbukak tab Laporan. Ing tab Laporan, sampeyan ndeleng sakumpulan manifest.txt files (Luwihview), siji kanggo saben komponen sing digawe.
Tip: Sampeyan kudu nyetel komponen utawa modul minangka '"root"' kanggo ndeleng manifest komponen file isi ing tab Laporan.
Utawa, sampeyan bisa ngakses laporan manifest individu files kanggo saben komponèn inti kui utawa komponèn SmartDesign saka /komponen/karya/ / / _manifest.txt utawa /komponen/karya/ / _manifest.txt. Sampeyan uga bisa ngakses manifest file isi saben komponèn kui saka tab Komponen anyar ing Libero, ngendi ing file lokasi kasebut ing bab direktori project.Fokus ing laporan Manifes Komponen ing ngisor iki:

• Yen sampeyan instantiated inti menyang SmartDesign a, maca ing file _manifest.txt.
• Yen sampeyan nggawe komponen kanggo inti, maca ing _manifest.txt.

Sampeyan kudu nggunakake kabeh laporan Manifes Komponen sing ditrapake kanggo desain sampeyan. Kanggo exampNanging, yen proyek sampeyan duwe SmartDesign kanthi siji utawa luwih komponen inti lan sampeyan pengin nggunakake kabeh ing desain pungkasan, sampeyan kudu milih files kadhaptar ing laporan Component Manifests kabeh komponen sing digunakake ing aliran desain.
2.3 Interpretasi Manifes Files (Takon Pitakonan)
Nalika sampeyan mbukak manifest komponen file, sampeyan ndeleng dalan menyang files ing project Libero lan pitunjuk ing ngendi ing aliran desain digunakake. Sampeyan bisa uga ndeleng jinis ing ngisor iki files ing manifest file:

• sumber HDL files kanggo kabeh alat Sintesis lan Simulasi
• Stimulus files kanggo kabeh alat Simulasi
• Watesan files

Ing ngisor iki minangka Manifest Komponen saka komponen inti PolarFire.Saben jinis file perlu mudhun ing aliran desain sampeyan. Bagean ing ngisor iki nggambarake integrasi saka files saka manifest menyang aliran desain Panjenengan.

Generasi Kendala (Takon Pitakonan)

Nalika nindakake konfigurasi lan generasi, mesthekake kanggo nulis / generate watesan SDC / PDC / NDC files kanggo desain kanggo ngirim menyang Synthesis, Place-and-Route, lan Verifikasi alat Wektu.
Gunakake utilitas Derive Constraints ing njaba lingkungan Libero kanggo ngasilake kendala tinimbang nulis kanthi manual. Kanggo nggunakake utilitas Derive Constraint ing njaba lingkungan Libero, sampeyan kudu:

• Pasokan HDL pangguna, HDL komponen, lan kendala komponen SDC files
• Nemtokake modul tingkat ndhuwur
• Nemtokake lokasi kanggo ngasilake kendala sing diturunake files

Watesan komponen SDC kasedhiya ing /komponen/karya/ / / direktori sawise konfigurasi komponen lan generasi.
Kanggo rincian liyane babagan carane nggawe kendala kanggo desain sampeyan, waca Apendiks C-Derive Constraints.

Sintesis Desain Sampeyan (Takon Pitakonan)

Salah sawijining fitur utama Custom Flow yaiku ngidini sampeyan nggunakake sintesis pihak katelu
alat njaba Libero. Aliran khusus ndhukung panggunaan Synopsys SynplifyPro. Kanggo sintesis Panjenengan
proyek, gunakake prosedur ing ngisor iki:

1. Gawe proyek anyar ing alat Sintesis sampeyan, nargetake kulawarga piranti sing padha, mati, lan paket karo proyek Libero sing digawe.
   a. Ngimpor RTL dhewe files kaya biasane.
   b. Setel output Sintesis dadi Structural Verilog (.vm).
   Tip: Struktural Verilog (.vm) mung didhukung format output sintesis ing PolarFire.
2. Impor Komponen HDL files menyang proyek Sintesis sampeyan:
   a. Kanggo saben Laporan Manifes Komponen: Kanggo saben file ing sumber HDL files kanggo kabeh alat Sintesis lan Simulasi, ngimpor ing file menyang Proyek Sintesis sampeyan.
3. Impor ing file polarfire_syn_comps.v (yen nggunakake Synopsys Synplify) saka
   Lokasi instalasi>/data/aPA5M menyang proyek Synthesis sampeyan.
4. Ngimpor SDC sing wis digawe sadurunge file liwat alat Derived Constraint (pirsani Lampiran
   A—Sample SDC Constraints) menyang alat Sintesis. kendala iki file mbatesi alat sintesis kanggo entuk penutupan wektu kanthi kurang gaweyan lan iterasi desain sing luwih sithik.

penting: 

• Yen sampeyan rencana nggunakake padha * .sdc file kanggo ngalangi Panggonan-lan-Route sak phase implementasine desain, sampeyan kudu ngimpor iki * .sdc menyang project sintesis. Iki kanggo mesthekake yen ora ana jeneng obyek desain mismatches ing netlist disintesis lan Panggonan-lan-Route alangan sak phase implementasine saka proses desain. Yen sampeyan ora kalebu iki * .sdc file ing langkah Sintesis, netlist sing diasilake saka Sintesis bisa gagal ing langkah Panggonan lan Rute amarga jeneng obyek desain ora cocog.
  a. Impor Atribut Netlist *.ndc, yen ana, menyang alat Sintesis.
  b. Run Sintesis.
• Lokasi output alat Sintesis sampeyan duwe *.vm netlist file kui post Sintesis. Sampeyan kudu ngimpor netlist menyang Libero Implementation Project kanggo nerusake proses desain.

Simulasi Desain Sampeyan (Takon Pitakonan)

Kanggo simulasi desain sampeyan ing njaba Libero (yaiku, nggunakake lingkungan simulasi lan simulator sampeyan dhewe), tindakake langkah ing ngisor iki:

1. Desain Files:
   a. Simulasi pra-sintesis:
   • Impor RTL menyang proyek simulasi.
   • Kanggo saben Component Manifests Report.
   - Impor saben file ing sumber HDL files kanggo kabeh alat Sintesis lan Simulasi menyang proyek simulasi sampeyan.
   • Compile iki files minangka saben instruksi simulator kang.
   b. Simulasi pasca sintesis:
   • Impor post-synthesis *.vm netlist (digawe ing Synthesizing Design Panjenengan) menyang proyek simulasi lan ngumpulake.
   c. Simulasi post-layout:
   • Pisanan, ngrampungake implementasine desain sampeyan (pirsani Implementasi Desain Sampeyan). Priksa manawa proyek Libero pungkasan sampeyan ana ing negara post-layout.
   • Klik kaping pindho Generate BackAnnotated Files ing jendhela Libero Design Flow. Iku ngasilake loro files:
   /desainer/ / _ba.v/vhd /desainer/
   / _ba.sdf
   • Impor loro iki files menyang alat simulasi Panjenengan.
2. Rangsangan lan Konfigurasi files:
   a. Kanggo saben Laporan Manifes Komponen:
   • Nyalin kabeh files ing Stimulus Files kanggo kabeh bagean Alat Simulasi menyang direktori root proyek Simulasi sampeyan.
   b. Priksa manawa Tcl files ing dhaptar sadurunge (ing langkah 2.a) dieksekusi dhisik, sadurunge wiwitan simulasi.
   c. UPROM.mem: Yen sampeyan nggunakake inti UPROM ing desain karo pilihan Gunakake isi kanggo simulasi aktif kanggo siji utawa luwih klien panyimpenan data sing pengin simulasi, sampeyan kudu nggunakake eksekusi pa4rtupromgen (pa4rtupromgen.exe ing windows) kanggo generate UPROM.mem. file. Eksekusi pa4rtupromgen njupuk UPROM.cfg file minangka input liwat skrip Tcl file lan output UPROM.mem file dibutuhake kanggo simulasi. Iki UPROM.mem file kudu disalin menyang folder simulasi sadurunge simulasi run. Mantanample nuduhake panggunaan eksekusi pa4rtupromgen diwenehake ing langkah-langkah ing ngisor iki. UPROM.cfg file kasedhiya ing direktori /komponen/karya/ / ing proyek Libero sing digunakake kanggo generate komponen UPROM.
   d. snvm.mem: Yen sampeyan nggunakake inti Layanan Sistem ing desain lan ngatur tab sNVM ing inti kanthi pilihan Gunakake konten kanggo simulasi aktif kanggo siji utawa luwih klien sing pengin simulasi, snvm.mem file digawe kanthi otomatis kanggo
   direktori /komponen/karya/ / ing proyek Libero sing digunakake kanggo ngasilake komponen Layanan Sistem. Iki snvm.mem file kudu disalin menyang folder simulasi sadurunge simulasi run.
3. Gawe folder kerja lan subfolder sing jenenge simulasi ing folder kerja.
   Eksekusi pa4rtupromgen nyana ngarsane sub folder simulasi ing folder apa lan script * .tcl diselehake ing sub folder simulasi.
4. Nyalin UPROM.cfg file saka project Libero pisanan digawe kanggo generasi komponen menyang folder digunakake.
5. Tempel printah ing ngisor iki ing skrip *.tcl lan selehake ing folder simulasi sing digawe ing langkah 3.
   Sample *.tcl kanggo piranti PolarFire lan PolarFire Soc Family kanggo generate URPOM.mem file
   saka UPROM.cfg
   set_device -fam -mati -pku
   set_input_cfg -path
   set_sim_mem -pathFile/UPROM.mem>
   gen_sim -use_init false
   Kanggo jeneng internal sing tepat digunakake kanggo die lan paket, ndeleng * .prjx file saka project Libero pisanan (digunakake kanggo generasi komponen).
   Argumentasi use_init kudu disetel dadi false.
   Gunakake set_sim_mem printah kanggo nemtokake path kanggo output file UPROM.mem iku
   digawe nalika eksekusi skrip file karo eksekusi pa4rtupromgen.
6. Ing command prompt utawa terminal cygwin, pindhah menyang direktori kerja sing digawe ing langkah 3.
   Nglakokaké printah pa4rtupromgen karo pilihan–script lan pass menyang * .tcl script digawe ing langkah sadurunge.
   Kanggo Windows
   /designer/bin/pa4rtupromgen.exe \
   –script./simulasi/ .tcl
   Kanggo Linux:
   /bin/pa4rtupromgen
   –script./simulasi/ .tcl
7. Sawise eksekusi sukses pa4rtupromgen eksekusi, priksa manawa UPROM.mem file kui ing lokasi kasebut ing set_sim_mem printah ing * .skrip tcl.
8. Kanggo simulasi sNVM, nyalin snvm.mem file saka project Libero pisanan sampeyan (digunakake kanggo konfigurasi komponen) menyang folder simulasi tingkat ndhuwur proyek simulasi kanggo mbukak simulasi (ing njaba Libero SoC). Kanggo simulasi isi UPROM, nyalin UPROM.mem kui file menyang folder simulasi tingkat ndhuwur proyek simulasi sampeyan kanggo mbukak simulasi (ing njaba Libero SoC).

Penting: Kanggo simulasi fungsi Komponen SoC, download perpustakaan simulasi PolarFire sing wis dikompilasi lan ngimpor menyang lingkungan simulasi kaya sing diterangake ing kene. Kanggo rincian liyane, waca Apendiks B—Ngimpor Pustaka Simulasi menyang Lingkungan Simulasi.

Implementasi Desain Panjenengan (Takon Pitakonan)

Sawise ngrampungake simulasi Sintesis lan Pasca-Sintesis ing lingkungan sampeyan, sampeyan kudu nggunakake Libero maneh kanggo ngetrapake desain sampeyan, nglakokake analisis wektu lan daya, lan ngasilake program sampeyan. file.

1. Nggawe proyek Libero anyar kanggo implementasine fisik lan tata desain. Priksa manawa target piranti sing padha kaya ing proyek referensi sing digawe ing Konfigurasi Komponen.
2. Sawise nggawe proyek, mbusak Sintesis saka rantai alat ing jendhela Desain Aliran (Proyek> Setelan Proyek> Aliran Desain> Busak centhang Aktifake Sintesis).
3.  Ngimpor kirim-sintesis *.vm file ing proyek iki, (File > Impor > Synthesized Verilog Netlist (VM)).
   Tip: Disaranake sampeyan nggawe link menyang iki file, supaya yen sampeyan resynthesize desain, Libero tansah nggunakake netlist kirim-sintesis paling anyar.
   a. Ing jendhela Design Hierarchy, cathet jeneng modul root.
4. Impor kendala menyang proyek Libero. Gunakake Constraint Manager kanggo ngimpor *.pdc/*.sdc/*.ndc alangan.
   a. Impor I/O *.pdc alangan files (Manajer Kendala > Atribut I/O > Impor).
   b. Impor Floorplanning *.pdc alangan files (Manajer Watesan > Planner Lantai > Impor).
   c. Impor *.sdc watesan wektu files (Manajer Watesan> Wektu> Impor). Yen desain sampeyan duwe inti sing kadhaptar ing Swaraview, mesthekake kanggo ngimpor SDC file digawe liwat derive constraint tool.
   d. Impor *.ndc watesan files (Manajer Kendala > Atribut Netlist > Impor).
5. Watesan Associate Files kanggo ngrancang alat.
   a. Bukak Constraint Manager (Manage Constraints > Open Manage Constraints View).
   Priksa kothak centhang Panggonan-lan-Rute lan Verifikasi Wektu ing jejere kendala file kanggo netepake kendala file lan asosiasi alat. Sambungake watesan *.pdc menyang Place-andRoute lan *.sdc kanggo Verifikasi Panggonan lan Rute lan Wektu. Nyambungake *.ndc file kanggo Compile Netlist.
   Tip: Yen Panggonan lan Rute gagal karo iki * .sdc alangan file, banjur ngimpor iki padha * .sdc file kanggo sintesis lan mbukak maneh sintesis.
6. Klik Compile Netlist banjur Panggonan lan Rute kanggo ngrampungake langkah tata letak.
7. Alat Configure Design Initialization Data and Memories ngidini sampeyan miwiti pamblokiran desain, kayata LSRAM, µSRAM, XCVR (transceiver), lan PCIe nggunakake data sing disimpen ing nonvolatile µPROM, sNVM, utawa memori panyimpenan SPI Flash eksternal. Alat kasebut nduweni tab ing ngisor iki kanggo nemtokake spesifikasi urutan initialization desain, spesifikasi klien initialization, klien data pangguna.
   - Tab Design Initialization
   - tab PROM
   - tab sNVM
   - Tab SPI Flash
   - Tab kain RAM
   Gunakake tab ing alat kanggo ngatur data initialization desain lan kenangan.Sawise rampung konfigurasi, tindakake langkah ing ngisor iki kanggo program data initialization:
   • Generate klien initialization
   • Generate utawa ngekspor bitstream
   • Program piranti
   Kanggo informasi rinci babagan cara nggunakake alat iki, waca Libero SoC Design Flow User Guide. Kanggo informasi luwih lengkap babagan printah Tcl digunakake kanggo ngatur macem-macem tab ing alat lan nemtokake konfigurasi memori files (*.cfg), ndeleng Pandhuan Referensi Perintah Tcl.
8. Nggawe Pemrograman File saka proyek iki lan gunakake kanggo program FPGA sampeyan.

Lampiran A-Sampkendala SDC (Takon Pitakonan

Libero SoC ngasilake watesan wektu SDC kanggo inti IP tartamtu, kayata CCC, OSC, Transceiver lan liya-liyane. Nglewati watesan SDC kanggo ngrancang alat nambah kasempatan kanggo ketemu penutupan wektu kanthi gaweyan sing kurang lan iterasi desain sing luwih sithik. Path hierarkis lengkap saka conto tingkat paling dhuwur diwenehake kanggo kabeh obyek desain sing dirujuk ing kendala.
7.1 Watesan Wektu SDC (Takon Pitakonan)
Ing proyek referensi inti Libero IP, watesan SDC tingkat ndhuwur iki file kasedhiya saka Constraint Manager (Design Flow > Open Manage Constraint View > Wektu > Nurunake Watesan).
Penting: Waca iki file kanggo nyetel watesan SDC yen desain sampeyan ngemot CCC, OSC, Transceiver, lan komponen liyane. Ngowahi path hirarkis lengkap, yen perlu, kanggo cocog hirarki desain utawa nggunakake sarana Derive_Constraints lan langkah-langkah ing Apendiks C-Ndaruke Watesan ing tingkat komponen SDC file.
Simpen ing file menyang jeneng liyane lan ngimpor SDC file menyang alat sintesis, Alat Panggonan-lan-Rute, lan Verifikasi Wektu, kaya kendala SDC liyane files.
7.1.1 Asale SDC File (Takon Pitakonan)
# Iki file digawe adhedhasar sumber SDC ing ngisor iki files:
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_CCC_C0/PF_CCC_C0_0/PF_CCC_C0_PF_CCC_C0_0_PF_CCC.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
CLK_DIV/CLK_DIV_0/CLK_DIV_CLK_DIV_0_PF_CLK_DIV.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
TRANSMIT_PLL/TRANSMIT_PLL_0/TRANSMIT_PLL_TRANSMIT_PLL_0_PF_TX_PLL.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
DMA_INITIATOR/DMA_INITIATOR_0/DMA_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
FIC0_INITIATOR/FIC0_INITIATOR_0/FIC0_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
ICICLE_MSS/ICICLE_MSS.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_PCIE_C0/PF_PCIE_C0_0/PF_PCIE_C0_PF_PCIE_C0_0_PF_PCIE.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PCIE_INITIATOR/PCIE_INITIATOR_0/PCIE_INITIATOR.sdc
# /drive/aPA5M/cores/constraints/osc_rc160mhz.sdc
# *** Sembarang modifikasi iki file bakal ilang yen alangan asale mbukak maneh. ***
create_clock -name {CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK} -periode 6.25
[ get_pins { CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK } ] create_clock -jeneng {REF_CLK_PAD_P} -period 10 [ get_ports { REF_CLK_PAD_P } ] create_clock -name {CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/TRANSt_xpll
DIV_CLK} -periode 8
[ get_pins { CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/DIV_CLK } ] create_generated_clock -jeneng {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x/CLK_0_instC_x/CLK_0_instC
OUT0} -multiply_by 25 -divide_by 32 -sumber
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -fase 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT0 } ] create_generated_clock -jeneng {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK_inst_C0/CCC_FIC_x_CLK/PF_0
OUT1} -multiply_by 25 -divide_by 32 -sumber
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -fase 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT1 } ] create_generated_clock -jeneng {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK_inst_C0/CCC_FIC_x_CLK/PF_0
OUT2} -multiply_by 25 -divide_by 32 -sumber
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -fase 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT2 } ] create_generated_clock -jeneng {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK_inst_C0/CCC_FIC_x_CLK/PF_0
OUT3} -multiply_by 25 -divide_by 64 -sumber
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -fase 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT3 } ] create_generated_clock -jeneng {CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz_to_CLK_0MHz_to_CLK_XNUMXMHz
Y_DIV} -dibagi_dening 2 -sumber
[ get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/A } ] [ get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80_0_MHz/CLK_DIV] set_false_path -liwat [ get_nets { DMA_INITIATOR_inst_0/ARESETN* } ] set_false_path -saka [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/rdGrayCounter*/cntGray* } ] -kanggo [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
rdPtr_s1* } ] set_false_path -saka [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/wrGrayCounter*/cntGray* } ] -kanggo [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
wrPtr_s1* } ] set_false_path -liwat [ get_nets { FIC0_INITIATOR_inst_0/ARESETN* } ] set_false_path -to [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[0] PCIE/PF_0/PCIE_C0
PCIE_1/INTERRUPT[1] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[2] PCIE/PF_PCIE_C0_0/PCIE_1/
INTERRUPT[3] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[4] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[5] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[6] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[7] PCIE/PF_PCIE_C0_0/
PCIE_1/WAKEREQ PCIE/PF_PCIE_C0_0/PCIE_1/MPERST_N } ] set_false_path -saka [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/TL_CLK } ] set_false_path -liwat [ get_nets/} PCIETN_0TIA Lampiran B—Ngimpor Pustaka Simulasi menyang Lingkungan Simulasi (Takon Pitakonan)
Simulator standar kanggo simulasi RTL karo Libero SoC yaiku ModelSim ME Pro.
Pustaka sing wis dikompilasi kanggo simulator standar kasedhiya karo instalasi Libero ing direktori /Desainer/lib/modelsimpro/precompiled/vlog for® didhukung kulawarga. Libero SoC uga ndhukung edisi simulator pihak katelu liyane saka ModelSim, Questasim, VCS, Xcelium
, HDL Aktif, lan Riviera Pro. Ngundhuh perpustakaan sing wis dikompilasi saka Libero SoC v12.0 lan mengko adhedhasar simulator lan versi.
Padha lingkungan Libero, run.do file kudu digawe kanggo mbukak simulasi njaba Libero.
Nggawe run.do prasaja file sing nduweni perintah kanggo nggawe perpustakaan kanggo asil kompilasi, pemetaan perpustakaan, kompilasi, lan simulasi. Tindakake langkah kanggo nggawe run.do dhasar file.

1. Nggawe perpustakaan logis kanggo nyimpen asil kompilasi nggunakake printah vlib vlib presynth.
2. Peta jeneng perpustakaan logis menyang direktori perpustakaan sing wis dikompilasi nggunakake perintah vmap vmap .
3. Sumber kompilasi files-nggunakake printah compiler khusus basa kanggo ngumpulake desain files menyang direktori kerja.
   – vlog kanggo .v/.sv
   – vcom kanggo .vhd
4. Muat desain kanggo simulasi nggunakake perintah vsim kanthi nemtokake jeneng modul tingkat paling dhuwur.
5. Simulasi desain nggunakake printah run.
   Sawise loading desain, wektu simulasi disetel menyang nul, lan sampeyan bisa ngetik printah roto kanggo miwiti simulasi.
   Ing jendela transkrip simulator, jalanake run.do file minangka run.do mbukak simulasi. Sample run.do file kaya ing ngisor iki.

kanthi tenang nyetel ACTELLIBNAME PolarFire kanthi tenang nyetel PROJECT_DIR "W:/Test/basic_test" yen
{[file ana presynth/_info]} { echo “INFO: Simulation library presynth exists” } else
{ file delete -force presynth vlib presynth } vmap presynth presynth vmap PolarFire
"X:/Libero/Designer/lib/modelsimpro/precompiled/vlog/PolarFire" vlog -sv -work presynth
“${PROJECT_DIR}/hdl/top.v” vlog “+incdir+${PROJECT_DIR}/stimulus” -sv -work presynth “$
{PROJECT_DIR}/stimulus/tb.v” vsim -L PolarFire -L presynth -t 1ps presynth.tb add wave /tb/*
mbukak 1000ns log /tb/* metu

Apendiks C—Turun Watesan (Takon Pitakonan)

Lampiran iki njlèntrèhaké perintah Derive Constraints Tcl.
9.1 Nurunake Kendala Perintah Tcl (Takon Pitakonan)
Utilitas derive_constraints mbantu sampeyan entuk watesan saka RTL utawa configurator ing njaba lingkungan desain Libero SoC. Kanggo ngasilake kendala kanggo desain sampeyan, sampeyan butuh HDL Panganggo, HDL Komponen, lan Kendala Komponen files. Watesan komponen SDC files kasedhiya ing /komponen/karya/ / / direktori sawise konfigurasi komponen lan generasi.
Saben komponen kendala file kasusun saka set_component tcl printah (nemtokake jeneng komponen) lan dhaptar alangan kui sawise konfigurasi. Watesan digawe adhedhasar konfigurasi lan khusus kanggo saben komponen.
Examplan 9-1. Kendala Komponen File kanggo inti PF_CCC
Iki mantanample saka kendala komponen file kanggo inti PF_CCC:
set_komponen PF_CCC_C0_PF_CCC_C0_0_PF_CCC
# Microchip Corp.
# Tanggal: 2021-Okt-26 04:36:00
# Jam dhasar kanggo PLL #0
create_clock -period 10 [get_pins {pll_inst_0/REF_CLK_0}] create_generated_clock -divide_by 1 -source [get_pins {pll_inst_0/
REF_CLK_0 } ] -phase 0 [ get_pins { pll_inst_0 / OUT0 } ] Ing kene, create_clock lan create_generated_clock minangka referensi lan jam output, sing digawe adhedhasar konfigurasi.
9.1.1 Nggarap Utilitas derive_constraints (Takon Pitakonan)
Nuduhake kendala ngliwati desain lan alokasi kendala anyar kanggo saben conto komponen adhedhasar komponen SDC sing wis diwenehake sadurunge. files. Kanggo jam referensi CCC, propagates bali liwat desain kanggo nemokake sumber jam referensi. Yen sumber minangka I / O, watesan jam referensi bakal disetel ing I / O. Yen output CCC utawa sumber jam liyane (kanggo example, Transceiver, osilator), nggunakake jam saka komponen liyane lan laporan bebaya yen interval ora cocog. Watesan turunan uga bakal menehi watesan kanggo sawetara makro kaya osilator on-chip yen sampeyan duwe ing RTL.
Kanggo nglakokake sarana derive_constraints, sampeyan kudu nyedhiyakake .tcl file argumen baris perintah kanthi informasi ing ngisor iki ing urutan sing ditemtokake.

1. Nemtokake informasi piranti nggunakake informasi ing bagean set_device.
2. Nemtokake path menyang RTL files nggunakake informasi ing bagean read_verilog utawa read_vhdl.
3. Setel modul tingkat ndhuwur nggunakake informasi ing bagean set_top_level.
4. Nemtokake path menyang komponen SDC files nggunakake informasi ing bagean read_sdc utawa read_ndc.
5. Laksanakake files nggunakake informasi ing bagean derive_constraints.
6.  Nemtokake path menyang watesan sing diturunake SDC file nggunakake informasi ing bagean write_sdc utawa write_pdc utawa write_ndc.

Examplan 9-2. Eksekusi lan Isi saka derive.tcl File
Ing ngisor iki minangka mantanample argumen baris perintah kanggo nglakokake utilitas derive_constraints.
$ /bin{64}/derive_constraints derive.tcl
Isine derive.tcl file:
# Informasi piranti
set_device -kulawarga PolarFire -mati MPF100T -kacepetan -1
#RTL files
read_verilog -mode system_verilog project/component/work/txpll0/
txpll0_txpll0_0_PF_TX_PLL.v
read_verilog -mode system_verilog {project/component/work/txpll0/txpll0.v}
read_verilog -mode system_verilog {proyek/komponen/karya/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.v}
read_verilog -mode system_verilog {project/component/work/xcvr0/xcvr0.v}
read_vhdl -mode vhdl_2008 {proyek/hdl/xcvr1.vhd}
#Komponen SDC files
set_top_level {xcvr1}
read_sdc -komponen {proyek/komponen/karya/txpll0/txpll0_0/
txpll0_txpll0_0_PF_TX_PLL.sdc}
read_sdc -komponen {proyek/komponen/karya/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.sdc}
#Gunakake perintah derive_constraint
derive_constraints
#SDC/PDC/NDC asil files
write_sdc {project/constraint/xcvr1_derived_constraints.sdc}
write_pdc {project/constraint/fp/xcvr1_derived_constraints.pdc}
9.1.2 set_piranti (Takon Pitakonan)
Katrangan
Nemtokake jeneng kulawarga, jeneng mati, lan kelas kacepetan.
set_device -kulawarga -mati -kacepetan
Argumentasi

Paramèter	Jinis	Katrangan
-kulawarga	String	Nemtokake jeneng kulawarga. Nilai sing bisa ditindakake yaiku PolarFire®, PolarFire SoC.
-mati	String	Nemtokake jeneng die.
-kacepetan	String	Nemtokake kelas kacepetan piranti. Nilai sing bisa ditindakake yaiku STD utawa -1.

Jinis bali	Katrangan
0	Command kasil.
1	Prentah gagal. Ana kesalahan. Sampeyan bisa mirsani pesen kesalahan ing console.

Dhaftar Kasalahan

Kode kesalahan	Pesen kesalahan	Katrangan
ERR0023	Parameter sing dibutuhake-mati ora ana	Opsi mati wajib lan kudu ditemtokake.
ERR0005	Die ora dingerteni 'MPF30'	Nilai pilihan -die ora bener. Deleng dhaptar kemungkinan nilai ing katrangan pilihan.
ERR0023	Parameter-mati ora ana nilai	Opsi mati ditemtokake tanpa regane.
ERR0023	Parameter sing dibutuhake-kulawarga ora ana	Opsi kulawarga wajib lan kudu ditemtokake.
ERR0004	Kulawarga sing ora dingerteni 'PolarFire®'	Pilihan kulawarga ora bener. Deleng dhaptar kemungkinan nilai ing katrangan pilihan.

……… diterusake
Kode kesalahan	Pesen kesalahan	Katrangan
ERR0023	Parameter—kulawarga ora ana regane	Opsi kulawarga ditemtokake tanpa regane.
ERR0023	Parameter sing dibutuhake - kacepetan ora ana	Opsi kacepetan wajib lan kudu ditemtokake.
ERR0007	Kacepetan ora dingerteni ' '	Opsi kacepetan ora bener. Deleng dhaptar kemungkinan nilai ing katrangan pilihan.
ERR0023	Parameter-kacepetan ora ana nilai	Opsi kacepetan ditemtokake tanpa nilai.

Example
set_device -family {PolarFire} -mati {MPF300T_ES} -speed -1
set_device -kulawarga SmartFusion 2 -mati M2S090T -kacepetan -1
9.1.3 maca_verilog (Takon Pitakonan)
Katrangan
Maca Verilog file nggunakake Verific.
maca_verilog [-lib ] [-modus ]filejeneng>
Argumentasi

Paramèter	Jinis	Katrangan
-lib	String	Nemtokake perpustakaan sing ngemot modul sing bakal ditambahake menyang perpustakaan.
-modus	String	Nemtokake standar Verilog. Nilai sing bisa ditindakake yaiku verilog_95, verilog_2k, system_verilog_2005, system_verilog_2009, system_verilog, verilog_ams, verilog_psl, system_verilog_mfcu. Nilai ora sensitif huruf cilik. Default yaiku verilog_2k.
filejeneng	String	Verilog file jeneng.

Jinis bali	Katrangan
0	Command kasil.
1	Prentah gagal. Ana kesalahan. Sampeyan bisa mirsani pesen kesalahan ing console.

Dhaftar Kasalahan

Kode kesalahan	Pesen kesalahan	Katrangan
ERR0023	Parameter—lib ora ana nilai	Opsi lib ditemtokake tanpa nilai.
ERR0023	Parameter—mode ora ana nilai	Opsi mode ditemtokake tanpa nilai.
ERR0015	Mode ora dingerteni ' '	Mode verilog sing ditemtokake ora dingerteni. Deleng dhaptar kemungkinan mode verilog ing-mode deskripsi pilihan.
ERR0023	Parameter sing dibutuhake file jeneng ilang	Ora ana verilog file dalan diwenehake.
ERR0016	Gagal amarga parser Verific	Kesalahan sintaks ing verilog file. Parser Verific bisa diamati ing console ndhuwur pesen kesalahan.
ERR0012	set_device ora diarani	Informasi piranti ora ditemtokake. Gunakake printah set_device kanggo njlèntrèhaké piranti.

Example
read_verilog -mode system_verilog {component/work/top/top.v}
read_verilog -mode system_verilog_mfcu design.v
9.1.4 maca_vhdl (Takon Pitakonan)
Katrangan
Tambah VHDL file menyang dhaptar VHDL files.
maca_vhdl [-lib ] [-modus ]filejeneng>
Argumentasi

Paramèter	Jinis	Katrangan
-lib	—	Nemtokake perpustakaan sing isi kudu ditambahake.
-modus	—	Nemtokake standar VHDL. Default yaiku VHDL_93. Nilai sing bisa ditindakake yaiku vhdl_93, vhdl_87, vhdl_2k, vhdl_2008, vhdl_psl. Nilai ora sensitif huruf cilik.
filejeneng	—	VHDL file jeneng.

Jinis bali	Katrangan
0	Command kasil.
1	Prentah gagal. Ana kesalahan. Sampeyan bisa mirsani pesen kesalahan ing console.

Dhaftar Kasalahan

Kode kesalahan	Pesen kesalahan	Katrangan
ERR0023	Parameter—lib ora ana nilai	Opsi lib ditemtokake tanpa nilai.
ERR0023	Parameter—mode ora ana nilai	Opsi mode ditemtokake tanpa nilai.
ERR0018	Mode ora dingerteni ' '	Mode VHDL sing ditemtokake ora dingerteni. Deleng dhaptar kemungkinan mode VHDL ing-mode deskripsi pilihan.
ERR0023	Parameter sing dibutuhake file jeneng ilang	Ora ana VHDL file dalan diwenehake.
ERR0019	Ora bisa ndhaftar invalid_path.v file	VHDL sing ditemtokake file ora ana utawa ora duwe ijin maca.
ERR0012	set_device ora diarani	Informasi piranti ora ditemtokake. Gunakake printah set_device kanggo njlèntrèhaké piranti.

Example
maca_vhdl -mode vhdl_2008 osc2dfn.vhd
maca_vhdl {hdl/top.vhd}
9.1.5 set_top_level (Takon Pitakonan)
Katrangan
Nemtokake jeneng modul tingkat paling dhuwur ing RTL.
set_top_level [-lib ]
Argumentasi

Paramèter	Jinis	Katrangan
-lib	String	Pustaka kanggo nggoleki modul utawa entitas tingkat paling dhuwur (Opsional).
jeneng	String	Jeneng modul utawa entitas tingkat paling dhuwur.

Jinis bali	Katrangan
0	Command kasil.
1	Prentah gagal. Ana kesalahan. Sampeyan bisa mirsani pesen kesalahan ing console.

Dhaftar Kasalahan

Kode kesalahan	Pesen kesalahan	Katrangan
ERR0023	Tingkat ndhuwur parameter sing dibutuhake ora ana	Opsi tingkat ndhuwur wajib lan kudu ditemtokake.
ERR0023	Parameter—lib ora ana nilai	Opsi lib ditemtokake tanpa nilai.
ERR0014	Ora bisa nemokake tingkat ndhuwur ing perpustakaan	Modul tingkat ndhuwur sing ditemtokake ora ditetepake ing perpustakaan sing kasedhiya. Kanggo ndandani kesalahan iki, modul ndhuwur utawa jeneng perpustakaan kudu didandani.
ERR0017	Njlimet gagal	Kesalahan ing proses elaborasi RTL. Pesen kesalahan bisa diamati saka console.

Example
set_top_level {top}
set_top_level -lib hdl ndhuwur
9.1.6 read_sdc (Aja Pitakonan)
Katrangan
Maca SDC file menyang database komponen.
read_sdc -komponenfilejeneng>
Argumentasi

Paramèter	Jinis	Katrangan
-komponen	—	Iki minangka gendera wajib kanggo printah read_sdc nalika entuk kendala.
filejeneng	String	Path menyang SDC file.

Jinis bali	Katrangan
0	Command kasil.
1	Prentah gagal. Ana kesalahan. Sampeyan bisa mirsani pesen kesalahan ing console.

Dhaftar Kasalahan

Kode kesalahan	Pesen kesalahan	Katrangan
ERR0023	Parameter sing dibutuhake file jeneng ilang.	Pilihan wajib file jeneng ora kasebut.
ERR0000	SDC file <file_path> ora bisa diwaca.	SDC sing ditemtokake file ora duwe ijin maca.
ERR0001	Ora bisa mbukakfile_path> file.	SDC ing file ora ana. Dalane kudu didandani.
ERR0008	Printah set_component ilang ingfile_path> file	Komponen sing ditemtokake saka SDC file ora nemtokake komponen.

Kode kesalahan	Pesen kesalahan	Katrangan
ERR0009	<List of errors from sdc file>	SDC ing file ngandhut printah sdc salah. Kanggo example, nalika ana kesalahan ing set_multicycle_path constraint: Kesalahan nalika nglakokake printah read_sdc: ingfile_path> file: Kesalahan ing printah set_multicycle_path: Parameter ora dingerteni [get_cells {reg_a}].

Example
read_sdc -component {./component/work/ccc0/ccc0_0/ccc0_ccc0_0_PF_CCC.sdc}
9.1.7 read_ndc (Aja Pitakonan)
Katrangan
Maca NDC file menyang database komponen.
read_ndc -komponenfilejeneng>
Argumentasi

Paramèter	Jinis	Katrangan
-komponen	—	Iki minangka gendera wajib kanggo printah read_ndc nalika entuk kendala.
filejeneng	String	Path menyang NDC file.

Jinis bali	Katrangan
0	Command kasil.
1	Prentah gagal. Ana kesalahan. Sampeyan bisa mirsani pesen kesalahan ing console.

Dhaftar Kasalahan

Kode kesalahan	Pesen kesalahan	Katrangan
ERR0001	Ora bisa mbukakfile_path> file	NDC file ora ana. Dalane kudu didandani.
ERR0023	Parameter sing dibutuhake—AtclParamO_ ora ana.	Pilihan wajib filejeneng ora kasebut.
ERR0023	Parameter sing dibutuhake - komponen ora ana.	Opsi komponen wajib lan kudu ditemtokake.
ERR0000	NDC file 'file_path>' ora bisa diwaca.	NDC sing ditemtokake file ora duwe ijin maca.

Example
read_ndc -komponen {component/work/ccc1/ccc1_0/ccc_comp.ndc}
9.1.8 derive_constraints (Aja Pitakonan)
Katrangan
Instantiate komponen SDC files menyang database desain-tingkat.
derive_constraints
Argumentasi

Jinis bali	Katrangan
0	Command kasil.
1	Prentah gagal. Ana kesalahan. Sampeyan bisa mirsani pesen kesalahan ing console.

Dhaftar Kasalahan

Kode kesalahan	Pesen kesalahan	Katrangan
ERR0013	Top-level ora ditetepake	Iki tegese modul utawa entitas tingkat paling dhuwur ora ditemtokake. Kanggo ndandani telpon iki, ngetokake printah set_top_level sadurunge printah derive_constraints.

Example
derive_constraints
9.1.9 write_sdc (Aja Pitakonan)
Katrangan
Nulis kendala file ing format SDC.
nulis_sdcfilejeneng>
Argumentasi

Paramèter	Jinis	Katrangan
<filejeneng>	String	Path menyang SDC file bakal digawe. Iki minangka pilihan wajib. Yen ing file ana, bakal ditindhes.

Jinis bali	Katrangan
0	Command kasil.
1	Prentah gagal. Ana kesalahan. Sampeyan bisa mirsani pesen kesalahan ing console.

Dhaftar Kasalahan

Kode kesalahan	Pesen kesalahan	Katrangan
ERR0003	Ora bisa mbukakfile dalan> file.	File dalane ora bener. Priksa manawa direktori induk ana.
ERR0002	SDC file 'file path>' ora bisa ditulis.	SDC sing ditemtokake file ora duwe ijin nulis.
ERR0023	Parameter sing dibutuhake file jeneng ilang.	SDC ing file path minangka pilihan wajib lan kudu ditemtokake.

Example
write_sdc "diturunake.sdc"
9.1.10 write_pdc (Anyar Pitakonan)
Katrangan
Nulis kendala fisik (Ndaruke Watesan mung).
nulis_pdcfilejeneng>
Argumentasi

Paramèter	Jinis	Katrangan
<filejeneng>	String	Path menyang PDC file bakal digawe. Iki minangka pilihan wajib. Yen ing file path ana, iku bakal ditindhes.

Jinis bali	Katrangan
0	Command kasil.
1	Prentah gagal. Ana kesalahan. Sampeyan bisa mirsani pesen kesalahan ing console.

Dhaftar Kasalahan

Kode kesalahan	Pesen kesalahan	Katrangan
ERR0003	Ora bisa mbukakfile dalan> file	Ing file dalane ora bener. Priksa manawa direktori induk ana.
ERR0002	PDC file 'file path>' ora bisa ditulis.	PDC sing ditemtokake file ora duwe ijin nulis.
ERR0023	Parameter sing dibutuhake file jeneng ilang	PDC ing file path minangka pilihan wajib lan kudu ditemtokake.

Example
write_pdc "diturunake.pdc"
9.1.11 write_ndc (Aja Pitakonan)
Katrangan
Nulis watesan NDC dadi a file.
nulis_ndcfilejeneng>
Argumentasi

Paramèter	Jinis	Katrangan
filejeneng	String	Path menyang NDC file bakal digawe. Iki minangka pilihan wajib. Yen ing file ana, bakal ditindhes.

Jinis bali	Katrangan
0	Command kasil.
1	Prentah gagal. Ana kesalahan. Sampeyan bisa mirsani pesen kesalahan ing console.

Dhaftar Kasalahan

Kode kesalahan	Pesen kesalahan	Katrangan
ERR0003	Ora bisa mbukakfile_path> file.	File dalane ora bener. Direktori induk ora ana.
ERR0002	NDC file 'file_path>' ora bisa ditulis.	NDC sing ditemtokake file ora duwe ijin nulis.
ERR0023	Parameter sing dibutuhake _AtclParamO_ ora ana.	NDC file path minangka pilihan wajib lan kudu ditemtokake.

Example
write_ndc "diturunake.ndc"
9.1.12 add_include_path (Aja Pitakonan)
Katrangan
Nemtokake path kanggo nggoleki kalebu files nalika maca RTL files.
add_include_path
Argumentasi

Paramèter	Jinis	Katrangan
direktori	String	Nemtokake path kanggo nggoleki kalebu files nalika maca RTL files. Opsi iki wajib.

Jinis bali	Katrangan
0	Command kasil.

Jinis bali	Katrangan
1	Prentah gagal. Ana kesalahan. Sampeyan bisa mirsani pesen kesalahan ing console.

Dhaftar Kasalahan

Kode kesalahan	Pesen kesalahan	Katrangan
ERR0023	Parameter sing dibutuhake kalebu path ora ana.	Opsi direktori wajib lan kudu diwenehake.

Cathetan: Yen path direktori ora bener, banjur add_include_path bakal liwati tanpa kesalahan.
Nanging, printah read_verilog/read_vhd bakal gagal amarga parser Verific.
Example
add_include_path component/work/COREABC0/COREABC0_0/rtl/vlog/inti

Riwayat Revisi (Takon Pitakonan)

Riwayat revisi nggambarake owah-owahan sing ditindakake ing dokumen kasebut. Owah-owahan kasebut didhaptar kanthi revisi, diwiwiti saka publikasi paling anyar.

Revisi	Tanggal	Katrangan
F	08/2024	Owah-owahan ing ngisor iki ditindakake ing revisi iki: • Bagean sing dianyari Lampiran B-Ngimpor Pustaka Simulasi menyang Lingkungan Simulasi.
E	08/2024	Owah-owahan ing ngisor iki ditindakake ing revisi iki: • Dianyari bagean Swaraview. • Dianyari bagean Asal-Usul SDC File. • Bagean sing dianyari Lampiran B-Ngimpor Pustaka Simulasi menyang Lingkungan Simulasi.
D	02/2024	Dokumen iki dirilis karo Libero 2024.1 SoC Design Suite tanpa owah-owahan saka v2023.2. Dianyari bagean Nggarap derive_constraints Utility
C	08/2023	Dokumen iki dirilis karo Libero 2023.2 SoC Design Suite tanpa owah-owahan saka v2023.1.
B	04/2023	Dokumen iki dirilis karo Libero 2023.1 SoC Design Suite tanpa owah-owahan saka v2022.3.
A	12/2022	Revisi Awal.

Dhukungan FPGA Microchip
Klompok produk Microchip FPGA ndhukung produk karo macem-macem layanan dhukungan, kalebu Layanan Pelanggan, Pusat Dhukungan Teknis Pelanggan, a websitus, lan kantor sales donya.
Pelanggan disaranake ngunjungi sumber online Microchip sadurunge ngubungi dhukungan amarga kemungkinan pitakone wis dijawab.
Hubungi Pusat Dhukungan Teknis liwat websitus ing www.microchip.com/support. Sebutake nomer Komponen Piranti FPGA, pilih kategori kasus sing cocog, lan upload desain files nalika nggawe cilik support technical.
Hubungi Layanan Pelanggan kanggo dhukungan produk non-teknis, kayata rega produk, upgrade produk, informasi nganyari, status pesenan, lan wewenang.

• Saka Amerika Utara, telpon 800.262.1060
• Saka negara liya, hubungi 650.318.4460
• Fax, saka ngendi wae ing donya, 650.318.8044

Informasi Microchip
Microchip kasebut Websitus
Microchip nyedhiyakake dhukungan online liwat kita websitus ing www.microchip.com/. Iki websitus digunakake kanggo nggawe files lan informasi gampang kasedhiya kanggo pelanggan. Sawetara konten sing kasedhiya kalebu:

• Dhukungan Produk - Lembar data lan kesalahan, cathetan aplikasi lan sampprogram le, sumber desain, Panuntun pangguna lan dokumen support hardware, Rilis piranti lunak paling anyar lan piranti lunak arsip
• Dhukungan Teknis Umum - Pitakonan sing Sering Ditakoni (FAQ), panjalukan dhukungan teknis, grup diskusi online, daftar anggota program mitra desain Microchip
• Bisnis Microchip - Pandhuan pamilih lan pesenan produk, siaran pers Microchip paling anyar, dhaptar seminar lan acara, dhaptar kantor penjualan Microchip, distributor lan perwakilan pabrik

Layanan Notifikasi Ganti Produk
Layanan kabar pangowahan produk Microchip mbantu para pelanggan tetep saiki ing produk Microchip. Pelanggan bakal nampa kabar email yen ana owah-owahan, nganyari, revisi utawa kesalahan sing ana gandhengane karo kulawarga produk utawa alat pangembangan sing dikarepake. Kanggo ndhaftar, pindhah menyang www.microchip.com/pcn lan tindakake pandhuan registrasi.

Dhukungan Pelanggan
Pangguna produk Microchip bisa nampa pitulung liwat sawetara saluran:

• Distributor utawa Perwakilan
• Kantor Penjualan Lokal
• Embedded Solution Engineer (ESE)
• Dhukungan Teknis

Pelanggan kudu hubungi distributor, wakil utawa ESE kanggo dhukungan. Kantor penjualan lokal uga kasedhiya kanggo mbantu para pelanggan. Dhaptar kantor penjualan lan lokasi kalebu ing dokumen iki. Dhukungan teknis kasedhiya liwat websitus ing: www.microchip.com/support
Fitur Proteksi Kode Piranti Microchip
Elinga rincian ing ngisor iki babagan fitur perlindungan kode ing produk Microchip:

• Produk Microchip cocog karo spesifikasi sing ana ing Lembar Data Microchip tartamtu.
• Microchip percaya yen kulawarga produk kasebut aman nalika digunakake kanthi cara sing dikarepake, ing spesifikasi operasi, lan ing kahanan normal.
• Nilai Microchip lan agresif nglindhungi hak properti intelektual sawijining. Usaha kanggo nglanggar fitur perlindungan kode produk Microchip dilarang banget lan bisa uga nglanggar Digital Millennium Copyright Act.
• Microchip utawa pabrikan semikonduktor liyane ora bisa njamin keamanan kode kasebut. Proteksi kode ora ateges manawa produk kasebut "ora bisa dipecah". Proteksi kode terus berkembang. Microchip nduweni komitmen kanggo terus ningkatake fitur perlindungan kode produk kita.

Kabar Legal
Publikasi iki lan informasi ing kene mung bisa digunakake karo produk Microchip, kalebu kanggo ngrancang, nguji, lan nggabungake produk Microchip karo aplikasi sampeyan. Panganggone informasi iki kanthi cara liya nglanggar syarat kasebut. Informasi babagan aplikasi piranti diwenehake mung kanggo penak sampeyan lan bisa uga diganti karo nganyari. Sampeyan tanggung jawab kanggo mesthekake yen aplikasi sampeyan cocog karo spesifikasi sampeyan. Hubungi kantor sales Microchip lokal kanggo dhukungan tambahan utawa, entuk dhukungan tambahan ing www.microchip.com/en-us/support/design-help/client-support-services.
INFORMASI IKI DISEDIAKAN BY MICROCHIP "AS IS". MICROCHIP ora nggawe perwakilan UTAWA JAMINAN saka maneka jinis apa sing dicethakake UTAWA TERSIRAT, DIBUAT UTAWA LISAN, STATUTORY UTAWA LAIN, sing ana gandhengane karo informasi kasebut kalebu nanging ora diwatesi karo JAMINAN, NON-INFRANSI, DANA. UTAWA JAMINAN GANTENG KARO KONDISI, KUALITAS, UTAWA KINERJA. MICROCHIP ORA TANGGUH TANGGUNG JAWAB ANGGAP, KHUSUS, PUNITIF, INSIDENTAL, UTAWA KONSEKUENSI, RUGI, KERUSAKAN, BIAYA, UTAWA BAYARAN APA SAJA KANGGO KANGGO INFORMASI UTAWA PENGGUNAAN, NANGING DIBUKA, SANAYAN ANA KEMUNGKINAN UTAWA KERUSAKAN SING BISA. TO THE FULLEST EXTENT diijini dening hukum, tanggung jawab TOTAL MICROCHIP ing kabeh pratelan ing sembarang cara sing ana hubungane karo informasi utawa panggunaan ora ngluwihi jumlah biaya, yen ana, sing wis mbayar langsung menyang microchip kanggo informasi.
Panggunaan piranti Microchip ing support urip lan / utawa aplikasi safety tanggung ing resiko panuku, lan panuku setuju kanggo defend, indemnify lan terus Microchip mbebayani saka samubarang karusakan, pratelan, cocog, utawa expenses asil saka nggunakake kuwi. Ora ana lisensi sing diwenehake, kanthi implisit utawa liya, miturut hak properti intelektual Microchip kajaba nyatakake.
merek dagang
Jeneng lan logo Microchip, logo Microchip, Adaptec, AVR, logo AVR, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStylus, maXTouch MediaLB, megaAVR, Microsemi, logo Microsemi, MOST, MOST logo, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32 logo, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST Logo, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron, lan XMEGA minangka merek dagang kadhaptar saka Microchip Technology Incorporated ing AS lan negara liya.
AgileSwitch, ClockWorks, Perusahaan Solusi Kontrol Tertanam, EtherSynch, Flashtec, Kontrol Kacepetan Hiper, Beban HyperLight, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, logo ProASIC Plus, Quiet-Wire, SmartFusion, SyncWorld, TimeCesium, TimeHub, TimePictra, TimeProvider, lan ZL minangka merek dagang kadhaptar saka Microchip Technology Incorporated ing AS
Penindasan Tombol Adjacent, AKS, Analog-kanggo-Digital Age, Kapasitor Apa wae, AnyIn, AnyOut, Augmented Switching, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net Average Matching, Dynamic Matching , DAM, ECAN, Espresso T1S, EtherGREEN, EyeOpen, GridTime, IdealBridge, IGaT, In-Circuit Serial Programming, ICSP, INICnet, Intelligent Paralling, IntelliMOS, Inter-Chip Connectivity, JitterBlocker, Knob-on-Display, MarginLink, maxC maksView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified logo, MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS 7, PowerSmart, PureSilicon , QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance , Trusted Time, TSHARC, Turing, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect, lan ZENA minangka merek dagang Microchip Technology Incorporated ing AS lan negara liya.
SQTP minangka tandha layanan saka Microchip Technology Incorporated ing AS
Logo Adaptec, Frequency on Demand, Silicon Storage Technology, lan Symmcom minangka merek dagang kadhaptar saka Microchip Technology Inc. ing negara liya.
GestIC minangka merek dagang kadhaptar saka Microchip Technology Germany II GmbH & Co. KG, anak perusahaan saka Microchip Technology Inc., ing negara liya.
Kabeh merek dagang liyane sing kasebut ing kene minangka properti saka perusahaan kasebut.
2024, Microchip Technology Incorporated lan anak perusahaan. Kabeh hak dilindhungi undhang-undhang.
ISBN: 978-1-6683-0183-8
Sistem Manajemen Mutu
Kanggo informasi babagan Sistem Manajemen Kualitas Microchip, bukak www.microchip.com/quality.
Dodolan lan Layanan ing saindenging jagad

AMERIKA	ASIA / PASIFIK	ASIA / PASIFIK	EROPA
Kantor perusahaan 2355 West Chandler Blvd. Chandler, AZ 85224-6199 Telpon: 480-792-7200 Fax: 480-792-7277 Dhukungan Teknis: www.microchip.com/support Web alamat: www.microchip.com Atlanta Duluth, GA Telpon: 678-957-9614 Fax: 678-957-1455 Austin, TX Telpon: 512-257-3370 Boston Westborough, MA Telpon: 774-760-0087 Fax: 774-760-0088 Chicago Itasca, IL Telpon: 630-285-0071 Fax: 630-285-0075 Dallas Addison, TX Telpon: 972-818-7423 Fax: 972-818-2924 Detroit Novi, MI Telpon: 248-848-4000 Houston, TX Telpon: 281-894-5983 Indianapolis Noblesville, IN Telpon: 317-773-8323 Fax: 317-773-5453 Telpon: 317-536-2380 Los Angeles Mission Viejo, CA Telpon: 949-462-9523 Fax: 949-462-9608 Telpon: 951-273-7800 Raleigh, NC Telpon: 919-844-7510 New York, NY Telpon: 631-435-6000 San Jose, CA Telpon: 408-735-9110 Telpon: 408-436-4270 Kanada - Toronto Telpon: 905-695-1980 Fax: 905-695-2078	Australia - Sydney Telpon: 61-2-9868-6733 China - Beijing Telpon: 86-10-8569-7000 China - Chengdu Telpon: 86-28-8665-5511 China - Chongqing Telpon: 86-23-8980-9588 China - Dongguan Telpon: 86-769-8702-9880 China - Guangzhou Telpon: 86-20-8755-8029 China - Hangzhou Telpon: 86-571-8792-8115 China - Hong Kong SAR Telpon: 852-2943-5100 China - Nanjing Telpon: 86-25-8473-2460 China - Qingdao Telpon: 86-532-8502-7355 China - Shanghai Telpon: 86-21-3326-8000 China - Shenyang Telpon: 86-24-2334-2829 China - Shenzhen Telpon: 86-755-8864-2200 China - Suzhou Telpon: 86-186-6233-1526 China - Wuhan Telpon: 86-27-5980-5300 China - Xian Telpon: 86-29-8833-7252 China - Xiamen Telpon: 86-592-2388138 China - Zhuhai Telpon: 86-756-3210040	India - Bangalore Telpon: 91-80-3090-4444 India - New Delhi Telpon: 91-11-4160-8631 India - Pune Telpon: 91-20-4121-0141 Jepang - Osaka Telpon: 81-6-6152-7160 Jepang - Tokyo Telpon: 81-3-6880-3770 Korea - Daegu Telpon: 82-53-744-4301 Korea - Seoul Telpon: 82-2-554-7200 Malaysia – Kuala Lumpur Telpon: 60-3-7651-7906 Malaysia – Penang Telpon: 60-4-227-8870 Filipina - Manila Telpon: 63-2-634-9065 Singapura Telpon: 65-6334-8870 Taiwan - Hsin Chu Telpon: 886-3-577-8366 Taiwan - Kaohsiung Telpon: 886-7-213-7830 Taiwan - Taipei Telpon: 886-2-2508-8600 Thailand - Bangkok Telpon: 66-2-694-1351 Vietnam - Ho Chi Minh Telpon: 84-28-5448-2100	Austria - Wels Telpon: 43-7242-2244-39 Fax: 43-7242-2244-393 Denmark - Kopenhagen Telpon: 45-4485-5910 Fax: 45-4485-2829 Finlandia - Espoo Telpon: 358-9-4520-820 Prancis - Paris Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Jerman - Garching Telpon: 49-8931-9700 Jerman - Haan Telpon: 49-2129-3766400 Jerman - Heilbronn Telpon: 49-7131-72400 Jerman - Karlsruhe Telpon: 49-721-625370 Jerman - München Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Jerman - Rosenheim Telpon: 49-8031-354-560 Israel - Hod Hasharon Telpon: 972-9-775-5100 Italia - Milan Telpon: 39-0331-742611 Fax: 39-0331-466781 Italia - Padova Telpon: 39-049-7625286 Walanda - Drunen Telpon: 31-416-690399 Fax: 31-416-690340 Norwegia - Trondheim Telpon: 47-72884388 Polandia - Warsaw Telpon: 48-22-3325737 Romania - Bukares Tel: 40-21-407-87-50 Spanyol - Madrid Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Swedia - Gothenberg Tel: 46-31-704-60-40 Swedia - Stockholm Telpon: 46-8-5090-4654 UK - Wokingham Telpon: 44-118-921-5800 Fax: 44-118-921-5820

Dokumen / Sumber Daya

MICROCHIP DS00004807F PolarFire Family FPGA Custom Flow [pdf] Pandhuan pangguna DS00004807F Alur Kustom FPGA Keluarga PolarFire, DS00004807F, Alur Kustom FPGA Keluarga PolarFire, Alur Kustom FPGA Keluarga, Alur Kustom, Alur

Referensi

• Manual pangguna