Notendahandbók PolarFire Family FPGA Custom Flow
Libero SoC v2024.2

Inngangur (Spyrðu spurningu)

Libero System-on-Chip (SoC) hugbúnaðurinn býður upp á fullkomlega samþætt FPGA hönnunarumhverfi (Field Programmable Gate Array). Hins vegar gætu nokkrir notendur viljað nota þriðja aðila myndunar- og hermunartól utan Libero SoC umhverfisins. Nú er hægt að samþætta Libero við FPGA hönnunarumhverfið. Mælt er með að nota Libero SoC til að stjórna öllu FPGA hönnunarflæðinu.
Þessi notendahandbók lýsir sérsniðnu flæði fyrir PolarFire og PolarFire SoC fjölskylduna, ferli til að samþætta Libero sem hluta af stærra FPGA hönnunarflæði. Studdar tækjafjölskyldur® Eftirfarandi tafla sýnir tækjafjölskyldur sem Libero SoC styður. Hins vegar gætu sumar upplýsingar í þessari handbók aðeins átt við um tiltekna fjölskyldu tækja. Í þessu tilviki eru slíkar upplýsingar skýrt tilgreindar.
Tafla 1. Tækjafjölskyldur studdar af Libero SoC

Tækjafjölskylda	Lýsing
PolarFire®	PolarFire FPGA-einingar skila lægstu afköstum í greininni við meðalþéttleika með einstöku öryggi og áreiðanleika.
PolarFire SoC	PolarFire SoC er fyrsta SoC FPGA örgjörvinn með ákveðnum, samhangandi RISC-V örgjörvaþyrpingu og ákveðnu L2 minnisundirkerfi sem gerir kleift að nota Linux® og rauntímaforrit.

Yfirview (Spyrðu spurningu)

Þó Libero SoC veiti fullkomlega samþætt hönnunarumhverfi frá enda til enda til að þróa SoC og FPGA hönnun, þá veitir það einnig sveigjanleika til að keyra myndun og uppgerð með verkfærum þriðja aðila utan Libero SoC umhverfisins. Hins vegar verða sum hönnunarskref að vera innan Libero SoC umhverfisins.
Eftirfarandi tafla sýnir helstu skrefin í FPGA hönnunarflæðinu og gefur til kynna skrefin sem Libero SoC verður að nota fyrir.
Tafla 1-1. FPGA hönnunarflæði

Hönnunarflæðisskref	Verður að nota Libero	Lýsing
Hönnunarfærsla: HDL	Nei	Notaðu HDL ritstjóra/afgreiðslutól þriðja aðila utan Libero® SoC ef þess er óskað.
Hönnunarfærsla: Stillingar	Já	Búðu til fyrsta Libero verkefnið fyrir IP vörulista kjarna íhluta kynslóð.
Sjálfvirk PDC/SDC þvingunarmyndun	Nei	Afleiddar takmarkanir þurfa allt HDL files og derive_constraints gagnsemi þegar hún er framkvæmd utan Libero SoC, eins og lýst er í viðauka C—Derive Constraints.
Uppgerð	Nei	Notaðu tól þriðja aðila utan Libero SoC, ef þess er óskað. Krefst niðurhals á fyrirfram samsettum hermunasöfnum fyrir marktæki, markhermi og miða Libero útgáfu sem notuð er fyrir útfærslu bakenda.
Myndun	Nei	Notaðu tól þriðja aðila utan Libero SoC ef þess er óskað.
Hönnunarframkvæmd: Stjórna takmörkunum, þýða netlista, setja og leiða (sjá yfirview)	Já	Búðu til annað Libero verkefni fyrir bakenda útfærsluna.
Tímasetning og aflstaðfesting	Já	Vertu í öðru Libero verkefninu.
Stilla hönnunarupphafsgögn og minni	Já	Notaðu þetta tól til að stjórna mismunandi gerðum af minningum og hönnun frumstillinga í tækinu. Vertu í öðru verkefninu.
Forritun File Kynslóð	Já	Vertu í öðru verkefninu.

Mikilvægt: Þú verður að hlaða niður forþjöppuðum bókasöfnum sem eru aðgengileg á Forþýddar hermunarbókasöfn síðu til að nota hermi frá þriðja aðila.
Í hreinu Fabric FPGA flæði, sláðu inn hönnunina þína með HDL eða skýringarmynd og sendu hana beint inn.
við myndunartólin. Flæðið er enn stutt. PolarFire og PolarFire SoC FPGA hafa verulegan
Séreignar harðar IP-blokkir sem krefjast notkunar á stillingarkjarna (SgCores) frá Libero SoC IP
vörulisti. Sérstök meðhöndlun er nauðsynleg fyrir allar blokkir sem innihalda SoC virkni:

• PolarFire
  – PF_UPROM
  – PF_KERFI_ÞJÓNUSTA
  – PF_CCC
  – PF CLK DIV
  – PF_CRYPTO
  – PF_DRI
  – PF_INIT_MONITOR
  – PF_NGMUX
  – PF_OSC
  – Vinnsluminni (TPSRAM, DPSRAM, URAM)
  – PF_SRAM_AHBL_AXI
  – PF_XCVR_ERM
  – PF_XCVR_REF_CLK
  – PF_TX_PLL
  – PF_PCIE
  – PF_IO
  – PF_IOD_CDR
  – PF_IOD_CDR_CCC
  – PF_IOD_GENERIC_RX
  – PF_IOD_GENERIC_TX
  – PF_IOD_GENERIC_TX_CCC
  – PF_RGMII_TO_GMII
  – PF_IOD_OCTAL_DDR
  – PF_DDR3
  – PF_DDR4
  – PF_LPDDR3
  – PF_QDR
  – PF_CORESMARTBERT
  – PF_TAMPER
  – PF_TVS, og svo framvegis.

Auk ofangreindra SgCore-tölna eru margar DirectCore mjúkar IP-tölur í boði fyrir PolarFire og PolarFire SoC tækjafjölskyldur í Libero SoC vörulistanum sem nota FPGA-efnisauðlindir.
Fyrir hönnunarfærslu, ef þú notar einhvern af ofangreindum íhlutum, verður þú að nota Libero SoC fyrir hluta af hönnunarfærslunni (íhlutastillingu), en þú getur haldið áfram með restina af hönnunarfærslunni (HDL-færslu o.s.frv.) utan Libero. Til að stjórna FPGA hönnunarflæði utan Libero skaltu fylgja skrefunum sem eru í restinni af þessari handbók.
1.1 Líftími íhluta (Spyrðu spurningu)
Eftirfarandi skref lýsa lífsferli SoC íhluta og veita leiðbeiningar um hvernig eigi að meðhöndla gögnin.

1. Búðu til íhlutinn með því að nota stillingarforritið hans í Libero SoC. Þetta býr til eftirfarandi gagnategundir:
   – HDL files
   — Minni files
   – Örvun og hermun files
   – Íhlutar-SDC file
2. Fyrir HDL files, staðfestu og samþættu þau í restinni af HDL hönnuninni með því að nota ytri hönnunarfærslutólið/ferlið.
3. Minni fyrir birgðir files og áreiti files í hermunartólið þitt.
4. SDC framboðsíhluta file til að leiða út skorður fyrir skorðun. Sjá viðauka C—Að leiða út skorður fyrir frekari upplýsingar.
5. Þú verður að búa til annað Libero verkefni, þar sem þú flytur inn netlistann eftir samantekt og lýsigögn íhluta þinna, og þannig klárar þú tenginguna milli þess sem þú bjóst til og þess sem þú forritar.

1.2 Sköpun Libero SoC verkefnis (Spyrðu spurningu)
Sum hönnunarskref verða að keyra inni í Libero SoC umhverfinu (tafla 1-1). Til að þessi skref geti keyrt verður þú að búa til tvö Libero SoC verkefni. Fyrra verkefnið er notað fyrir uppsetningu og framleiðslu hönnunarhluta og annað verkefnið er fyrir líkamlega útfærslu á efstu stigi hönnunar.
1.3 Sérsniðið flæði (Spyrðu spurningu)
Eftirfarandi mynd sýnir:

• Hægt er að samþætta Libero SoC sem hluta af stærra FPGA hönnunarflæði með þriðja aðila myndunar- og hermunartólum utan Libero SoC umhverfisins.
• Ýmis skref sem taka þátt í flæðinu, allt frá hönnunarsköpun og saumaskap til forritunar tækisins.
• Gagnaskipti (inntak og úttak) sem verða að eiga sér stað á hverju skrefi í hönnunarflæðinu.

Ábending:

1. SNVM.cfg, UPROM.cfg
2. *.mem file Kynslóð fyrir hermun: pa4rtupromgen.exe tekur UPROM.cfg sem inntak og býr til UPROM.mem.

Eftirfarandi eru skrefin í sérsniðnu flæði:

1. Uppsetning og myndun íhluta:
   a. Búðu til fyrsta Libero verkefni (til að þjóna sem viðmiðunarverkefni).
   b. Veldu kjarnann úr vörulistanum. Tvísmellið á kjarnann til að gefa honum íhlut og stillið íhlutinn.
   Þetta flytur sjálfkrafa út íhlutagögn og files. Íhlutabirtingarmynd er einnig mynduð. Sjá íhlutalýsingu fyrir frekari upplýsingar. Fyrir frekari upplýsingar, sjá Component Configuration.
2. Ljúktu við RTL hönnunina þína utan Libero:
   a. Stofnaðu HDL-þáttinn files.
   b. Staðsetning HDL files er skráð í íhlutayfirlýsingum files.
3. Búa til SDC skorður fyrir íhlutina. Nota Derive Constraints gagnsemina til að búa til tímasetningarskorðuna. file(SDC) byggt á:
   a. HDL-þáttur files
   b. Hluti SDC files
   c. Notandi HDL files
   Nánari upplýsingar er að finna í viðauka C—Að leiða út skorður.
4. Myndunartól/hermunartól:
   a. Fáðu HDL files, áreiti files, og íhlutagögn frá tilteknum stöðum eins og fram kemur í íhlutalýsingunni.
   b. Búðu til og líktu eftir hönnuninni með verkfærum þriðja aðila utan Libero SoC.
5. Búðu til annað (innleiðingar) Libero verkefnið þitt.
6. Fjarlægðu myndun úr verkfærakeðjunni fyrir hönnunarflæði (Verkefni > Verkefnastillingar > Hönnunarflæði > hreinsaðu gátreitinn Virkja myndun).
7. Flytja inn hönnunarheimildina files (*.vm netlisti eftir myndun úr myndunartóli):
   – Flytja inn *.vm netlist eftir myndun (File>Flytja inn> Synthesized Verilog Netlist (VM)).
   – Lýsigögn íhluta *.cfg files fyrir uPROM og/eða sNVM.
8. Flytja inn hvaða Libero SoC blokkaríhlut sem er files. Blokkin files verður að vera í *.cxz file sniði.
   Nánari upplýsingar um hvernig á að búa til blokk er að finna í Notendahandbók PolarFire Block Flow.
9. Flytja inn hönnunartakmarkanir:
   – Innflutnings-I/O takmörkun files (Þvingunarstjóri > I/OAeiginleikar > Innflutningur).
   – Flytja inn gólfteikninguna *.pdc files (Þvingunarstjóri > Gólfskipuleggjandi > Innflutningur).
   – Flytja inn *.sdc tímasetningartakmarkanir files (Tímasetning > Innflutningur). Flytja inn SDC file myndaður í gegnum Afleiða þvingun tól.
   – Innflutningstakmarkanir fyrir *.ndc files (Constraints Manager > Netlist Attributes > Import), ef einhver er.
10. Þvingun file og verkfæratengingu
    – Í takmörkunarstjóranum, tengdu *.pdc files að staðsetja og leiða, *.sdc files að stað- og leiðar- og tímasetningarstaðfestingar, og *.ndc files til að setja saman Netlist.
11. Ljúka hönnunarframkvæmd
    – Staðsetja og leiða, staðfesta tímasetningu og afl, stilla upp hönnunarupphafsgögn og minni og forritun file kynslóð.
12. Staðfesta hönnunina
    – Sannprófa hönnunina á FPGA og kemba eftir þörfum með því að nota hönnunartólin sem fylgja Libero SoC hönnunarsvítunni.

Uppsetning íhluta (Spyrðu spurningu)

Fyrsta skrefið í sérsniðna flæðinu er að stilla íhlutina þína með því að nota Libero tilvísunarverkefni (einnig kallað fyrsta Libero verkefnið í töflu 1-1). Í síðari skrefum notarðu gögn úr þessu tilvísunarverkefni.
Ef þú ert að nota einhverja íhluti sem taldir voru upp áðan, undir yfirview í hönnun þinni skaltu framkvæma skrefin sem lýst er í þessum hluta.
Ef þú ert ekki að nota einhvern af ofangreindum íhlutum geturðu skrifað RTL fyrir utan Libero og flutt það beint inn í Synthesis og Simulation verkfærin þín. Þú getur síðan haldið áfram í hlutann eftir myndun og aðeins flutt inn *.vm netlistann þinn eftir myndun inn í síðasta Libero innleiðingarverkefnið þitt (einnig kallað annað Libero verkefnið í töflu 1-1).
2.1 Uppsetning íhluta með Libero (Spyrðu spurningu)
Eftir að hafa valið íhlutina sem þarf að nota af listanum á undan skaltu framkvæma eftirfarandi skref:

1. Búðu til nýtt Libero verkefni (kjarnastilling og kynslóð): Veldu tækið og fjölskylduna sem þú vilt miða lokahönnun þína á.
2. Notaðu einn eða fleiri af kjarnanum sem nefndir eru í Custom Flow.
   a. Búðu til SmartDesign og stilltu æskilegan kjarna og sýndu hann í SmartDesign hluti.
   b. Færðu alla pinna upp á efsta stig.
   c. Búðu til SmartDesign.
   d. Tvísmelltu á Simulate tólið (eitthvað af Pre-Synthesis eða Post-Synthesis eða Post-Layout valmöguleikum) til að kalla á herminn. Þú getur farið úr herminum eftir að hann hefur verið kallaður fram. Þetta skref býr til uppgerðina fileer nauðsynlegt fyrir verkefnið þitt.

Ráð: Þú verður að framkvæma þetta skref ef þú vilt herma hönnunina þína utan Libero.
Fyrir frekari upplýsingar, sjá Herma hönnunina þína.
e. Vistaðu verkefnið þitt — þetta er tilvísunarverkefnið þitt.
2.2 Íhlutaskrár (Spyrðu spurningu)
Þegar þú býrð til íhlutina þína, sett af files er búið til fyrir hvern þátt. Skýrslan Component Manifest lýsir settinu af files búin til og notuð í hverju síðari skrefi (Tilbúning, Simulation, Fastware Generation, og svo framvegis). Þessi skýrsla gefur þér staðsetningu allra mynda fileer nauðsynlegt til að halda áfram með sérsniðið flæði. Þú getur fengið aðgang að upplýsingaskrá íhluta á svæðinu Skýrslur: Smelltu á Hönnun > Skýrslur til að opna flipann Skýrslur. Í Skýrslur flipanum sérðu safn af manifest.txt files (Lokiðview), einn fyrir hvern íhlut sem þú bjóst til.
Ábending: Þú verður að stilla íhlut eða einingu sem „rót“ til að sjá íhlutaupplýsingaskrána file innihald á flipanum Skýrslur.
Að öðrum kosti geturðu fengið aðgang að einstaka upplýsingaskránni files fyrir hvern kjarnahluta sem myndaður er eða SmartDesign hluti úr /hluti/vinna/ / / _manifest.txt eða /hluti/vinna/ / _manifest.txt. Þú getur líka nálgast upplýsingaskrána file innihald hvers íhluta sem er búið til af nýja Components flipanum í Libero, þar sem file staðsetningar eru nefndar með tilliti til verkefnaskrár.Einbeittu þér að eftirfarandi skýrslum Component Manifest:

• Ef þú býrð til frumstæð kjarna í SmartDesign, lestu þá file _manifest.txt.
• Ef þú bjóst til íhluti fyrir kjarna, lestu þá _manifest.txt.

Þú verður að nota allar Component Manifests skýrslur sem eiga við um hönnun þína. Til dæmisample, ef verkefnið þitt er með SmartDesign með einum eða fleiri kjarnahlutum sem eru sýndir í því og þú ætlar að nota þá alla í lokahönnun þinni, þá verður þú að velja files skráð í Component Manifests skýrslum um alla þessa íhluti til notkunar í hönnunarflæðinu þínu.
2.3 Túlkunaryfirlýsing Files (Spyrðu spurningu)
Þegar þú opnar íhlutaskrá file, sérðu leiðir til files í Libero verkefninu þínu og vísbendingar um hvar í hönnunarflæðinu til að nota þau. Þú gætir séð eftirfarandi tegundir af files í upplýsingaskrá file:

• HDL uppspretta files fyrir öll Synthesis og Simulation verkfæri
• Hvati files fyrir öll uppgerð verkfæri
• Þvingun files

Eftirfarandi er íhlutayfirlýsing um PolarFire kjarnahluta.Hver tegund af file er nauðsynlegt niðurstreymis í hönnunarflæðinu þínu. Eftirfarandi hlutar lýsa samþættingu á files frá upplýsingaskránni inn í hönnunarflæðið þitt.

Takmörkunarmyndun (Spyrðu spurningu)

Þegar þú framkvæmir stillingar og myndun, vertu viss um að skrifa/mynda SDC/PDC/NDC þvingunina files fyrir hönnunina til að senda þau til Synthesis, Place-and-Route og Verify Timing verkfæri.
Notaðu tólið Afleiða takmarkanir utan Libero umhverfisins til að búa til takmarkanir í stað þess að skrifa þær handvirkt. Til að nota Afleiða þvingun tólið utan Libero umhverfisins verður þú að:

• HDL notanda framboðs, HDL íhluta og SDC takmörkun íhluta files
• Tilgreindu efsta stigs eininguna
• Tilgreindu staðsetningu þar sem á að búa til afleidda takmörkun files

SDC hluti takmarkanir eru fáanlegar undir /hluti/vinna/ / / skrá eftir uppsetningu og myndun íhluta.
Nánari upplýsingar um hvernig á að búa til takmarkanir fyrir hönnunina þína er að finna í viðauka C—Að leiða út takmarkanir.

Að samþætta hönnun þína (Spyrðu spurningu)

Einn af aðaleiginleikum sérsniðins flæðis er að leyfa þér að nota myndun frá þriðja aðila.
tól utan Libero. Sérsniðna flæðið styður notkun Synopsys SynplifyPro. Til að mynda þitt
verkefni, notaðu eftirfarandi aðferð:

1. Búðu til nýtt verkefni í Synthesis tólinu þínu, sem miðar á sömu tækjafjölskyldu, deyja og pakka og Libero verkefnið sem þú bjóst til.
   a. Flyttu inn þína eigin RTL fileeins og þú gerir venjulega.
   b. Stilltu Sammyndun úttak á að vera Structural Verilog (.vm).
   Ábending: Uppbygging Verilog (.vm) er eina studda úttakssniðið fyrir myndun í PolarFire.
2. Flytja inn íhlut HDL files inn í samantektarverkefnið þitt:
   a. Fyrir hverja skýrslu um íhluti: Fyrir hverja file undir HDL uppsprettu files fyrir öll Synthesis og Simulation verkfæri, flyttu inn file inn í Synthesis verkefnið þitt.
3. Flytja inn file polarfire_syn_comps.v (ef Synopsys Synplify er notað) frá
   Uppsetningarstaðsetning>/data/aPA5M fyrir Synthesis verkefnið þitt.
4. Flytja inn SDC-ið sem áður var búið til file með afleiddu takmörkunartólinu (sjá viðauka
   A—Sample SDC Constraints) í Synthesis tólið. Þessi þvingun file takmarkar myndun tólið til að ná tímasetningu lokun með minni fyrirhöfn og færri hönnunarendurtekningar.

Mikilvægt: 

• Ef þú ætlar að nota sama *.sdc file Til að takmarka Place-and-Route á framkvæmdarstigi hönnunarferlisins verður þú að flytja þessa *.sdc skrá inn í myndunarverkefnið. Þetta er til að tryggja að engin ósamræmi séu í nöfnum hönnunarhluta í myndaða netlistanum og takmörkunum Place-and-Route á framkvæmdarstigi hönnunarferlisins. Ef þú notar ekki þessa *.sdc skrá file Í samantektarskrefinu gæti netlistinn sem myndaður er úr samantektinni mistekist í skrefunum „Staðsetja“ og „Leiða“ vegna ósamræmis í nöfnum hönnunarhluta.
  a. Flytjið inn Netlist Attributes *.ndc, ef einhver eru, í Synthesis tólið.
  b. Keyra Synthesis.
• Staðsetning úttaks Synthesis tólsins þíns hefur *.vm netlistann file mynda eftir Synthesis. Þú verður að flytja netlistann inn í Libero Implementation Project til að halda áfram með hönnunarferlið.

Að líkja eftir hönnun þinni (Spyrðu spurningu)

Til að líkja eftir hönnun þinni fyrir utan Libero (þ.e. nota þitt eigið hermiumhverfi og hermir) skaltu framkvæma eftirfarandi skref:

1. Hönnun Files:
   a. Formyndunarhermun:
   • Flyttu inn RTL-kóðann þinn í hermunarverkefnið þitt.
   • Fyrir hverja íhlutaskrárskýrslu.
   – Flytja inn hvert file undir HDL uppsprettu files fyrir öll myndun og uppgerð verkfæri í uppgerð verkefnisins.
   • Taka saman þetta files samkvæmt leiðbeiningum hermir þíns.
   b. Uppgerð eftir myndun:
   • Flyttu inn *.vm netlistann þinn eftir samsetningu (sem var búinn til í Synthesizing Your Design) í hermunarverkefnið þitt og þýðtu hann.
   c. Hermun eftir útlit:
   • Fyrst skaltu ljúka við að útfæra hönnunina (sjá Útfærsla hönnunarinnar). Gakktu úr skugga um að lokaútgáfan af Libero verkefninu þínu sé í uppsetningarástandi.
   • Tvísmellið á Búa til bakskýringar Files í Libero Design Flow glugganum. Það myndar tvo files:
   /hönnuður/ / _ba.v/vhd /hönnuður/
   / _ba.sdf
   • Flytja inn bæði þessi files inn í uppgerð tólið þitt.
2. Örvun og stillingar files:
   a. Fyrir hverja skýrslu um íhluti:
   • Afrita allt files undir áreiti Files fyrir alla hluta Simulation Tools í rótarskrá hermirverkefnisins þíns.
   b. Gakktu úr skugga um að allir Tcl files á undanfarandi listum (í skrefi 2.a) eru framkvæmdar fyrst, áður en uppgerð hefst.
   c. UPROM.mem: Ef þú notar UPROM kjarnann í hönnun þinni með valmöguleikanum Nota efni fyrir uppgerð virkt fyrir einn eða fleiri gagnageymslubiðlara sem þú vilt líkja eftir, verður þú að nota keyrsluna pa4rtupromgen (pa4rtupromgen.exe á Windows) til að búa til UPROM.mem file. Pa4rtupromgen keyrslan tekur UPROM.cfg file sem inntak í gegnum Tcl skriftu file og gefur út UPROM.mem file krafist fyrir uppgerð. Þetta UPROM.mem file verður að afrita í uppgerðarmöppuna áður en uppgerð er keyrð. FyrrverandiampLeið sem sýnir pa4rtupromgen executable notkun er veitt í eftirfarandi skrefum. UPROM.cfg file er aðgengilegt í skránni /hluti/vinna/ / í Libero verkefninu sem þú notaðir til að búa til UPROM íhlutinn.
   d. snvm.mem: Ef þú notar Kerfisþjónustukjarna í hönnun þinni og stillir sNVM flipann í kjarnanum með valkostinum Notaðu efni fyrir hermun virkt fyrir einn eða fleiri viðskiptavini sem þú vilt líkja eftir, snvm.mem file er sjálfkrafa myndað til
   skráin /íhlutur/vinna/ / í Libero verkefninu sem þú notaðir til að búa til System Services íhlutinn. Þetta snvm.mem file verður að afrita í uppgerðarmöppuna áður en uppgerð er keyrð.
3. Búið til vinnumöppu og undirmöppu sem heitir hermun undir vinnumöppunni.
   Pa4rtupromgen keyrslan býst við tilvist uppgerða undirmöppunnar í vinnumöppunni og *.tcl forskriftin er sett í uppgerð undirmöppuna.
4. Afritaðu UPROM.cfg file frá fyrsta Libero verkefninu sem búið var til fyrir íhlutaframleiðslu í vinnumöppuna.
5. Límdu eftirfarandi skipanir í *.tcl forskrift og settu hana í hermunarmöppuna sem var búin til í skrefi 3.
   Sample *.tcl fyrir PolarFire og PolarFire Soc Family tæki til að búa til URPOM.mem file
   frá UPROM.cfg
   set_device -fam -deyja -pakki
   set_input_cfg -slóð
   set_sim_mem -slóðFile/UPROM.mem>
   gen_sim -use_init ósatt
   Fyrir rétta innra nafnið til að nota fyrir teninginn og pakkann, sjá *.prjx file fyrsta Libero verkefnisins (notað til að búa til íhluti).
   Færibreytan use_init verður að vera stillt á ósatt.
   Notaðu set_sim_mem skipunina til að tilgreina slóðina að úttakinu file UPROM.mem það er
   myndað við keyrslu handritsins file með pa4rtupromgen keyrslunni.
6. Í skipanalínunni eða í cygwin-skjánum skaltu fara í vinnuskrána sem var búin til í skrefi 3.
   Keyrðu skipunina pa4rtupromgen með–script valkostinum og sendu henni *.tcl forskriftina sem var búin til í fyrra skrefi.
   Fyrir Windows
   /hönnuður/bin/pa4rtupromgen.exe \
   –handrit./hermun/ .tcl
   Fyrir Linux:
   /bin/pa4rtupromgen
   –handrit./hermun/ .tcl
7. Eftir að keyrsla pa4rtupromgen skráarinnar hefur tekist, athugaðu hvort UPROM.mem skráin sé keyrð. file er búið til á þeim stað sem tilgreindur er í set_sim_mem skipuninni í *.tcl forskriftinni.
8. Til að herma eftir sNVM, afritaðu snvm.mem file úr fyrsta Libero verkefninu þínu (notað fyrir íhlutastillingar) í efstu hermirmöppuna í hermiverkefninu þínu til að keyra uppgerð (utan Libero SoC). Til að líkja eftir UPROM innihaldi skaltu afrita UPROM.mem sem búið er til file inn í uppgerðarmöppuna á efstu stigi hermiverkefnisins þíns til að keyra uppgerð (utan Libero SoC).

Mikilvægt: Til Til að herma eftir virkni íhluta SoC skaltu hlaða niður forþýddu PolarFire hermunarbókasöfnunum og flytja þau inn í hermunarumhverfið þitt eins og lýst er hér. Nánari upplýsingar er að finna í viðauka B—Innflutningur hermunarbókasafna í hermunarumhverfi.

Útfærsla hönnunarinnar (Spyrðu spurningu)

Eftir að hafa lokið myndun og eftirmyndun uppgerð í umhverfi þínu, verður þú að nota Libero aftur til að útfæra hönnun þína líkamlega, keyra tímasetningu og aflgreiningu og búa til forritun þína file.

1. Búið til nýtt Libero verkefni fyrir efnislega útfærslu og útlit hönnunarinnar. Gakktu úr skugga um að miðað sé á sama tæki og í viðmiðunarverkefninu sem þú bjóst til í íhlutastillingum.
2. Eftir að verkefnið er búið til skal fjarlægja Synthesis úr verkfærakeðjunni í Design Flow glugganum (Verkefni > Verkefnastillingar > Hönnunarflæði > Hakaðu úr „Virkja Synthesis“).
3.  Flyttu inn eftirmyndunarskrána þína *.vm file inn í þetta verkefni, (File > Innflutningur > Sambúinn Verilog Netlist (VM)).
   Ráð: Það er mælt með því að þú búir til tengil á þetta file, þannig að ef þú endurgerir hönnunina þína, notar Libero alltaf nýjasta netlistann eftir nýmyndun.
   a. Í glugganum Hönnunarstigveldi skaltu taka eftir nafni rótareiningarinnar.
4. Flytjið skorðurnar inn í Libero verkefnið. Notið skorðustjórnunina til að flytja inn *.pdc/*.sdc/*.ndc skorður.
   a. Flytja inn I/O *.pdc þvingun files (Takmarkanastjóri > I/O eiginleikar > Innflutningur).
   b. Flytja inn gólfskipulag *.pdc þvingun files (Takmarkanastjóri > Hæðaráætlun > Flytja inn).
   c. Flytja inn *.sdc tímatakmörkun files (Tímasetning > Innflutningur). Ef hönnunin þín hefur einhvern af kjarnanum sem eru skráðir í Overview, tryggja að flytja inn SDC file myndaður í gegnum afleiða þvingunartól.
   d. Flytja inn *.ndc þvingun files (Þvingunarstjórnun > Netlistaeiginleikar > Innflutningur).
5. Tengslatakmarkanir Files að hanna verkfæri.
   a. Opnaðu Takmörkunarstjórnun (Stjórna takmörkunum > Opna Stjórna takmörkunum View).
   Hakaðu við gátreitinn Staðfesting á leið og tímasetningu við hliðina á takmörkuninni. file að koma á þvingun file og verkfærasambandi. Tengdu *.pdc þvingunina við Place-andRoute og *.sdc við bæði Place-and-Route og Tímastaðfestingu. Tengja *.ndc file til að setja saman Netlist.
   Ráð: Ef „Staðsetning og leið“ mistekst með þessari *.sdc takmörkun. file, flyttu síðan inn þennan sama *.sdc file til að mynda og endurkeyra myndun.
6. Smelltu á „Compile Netlist“ og síðan á „Place and Route“ til að ljúka uppsetningarskrefinu.
7. Tólið „Configure Design Initialization Data and Memories“ gerir þér kleift að frumstilla hönnunarblokkir, eins og LSRAM, µSRAM, XCVR (sendiviðtæki) og PCIe með því að nota gögn sem eru geymd í óstöðugu µPROM, sNVM eða ytra SPI Flash geymsluminni. Tólið hefur eftirfarandi flipa til að skilgreina forskrift hönnunarfrumstillingarraðarinnar, forskrift frumstillingarviðskiptavina og notendagagnaviðskiptavina.
   – Flipi fyrir upphaf hönnunar
   – µPROM flipi
   – sNVM flipi
   – SPI Flash flipi
   – Flipi fyrir efnisvinnsluminni
   Notaðu flipa í tólinu til að stilla frumstillingargögn og minningar hönnunar.Eftir að stillingum er lokið skal framkvæma eftirfarandi skref til að forrita upphafsgögnin:
   • Búa til upphafsstillingarviðskiptavini
   • Búa til eða flytja út bitastrauminn
   • Forritaðu tækið
   Fyrir nákvæmar upplýsingar um hvernig á að nota þetta tól, sjá Libero SoC Design Flow notendahandbók. Fyrir frekari upplýsingar um Tcl skipanirnar sem notaðar eru til að stilla ýmsa flipa í tólinu og tilgreina minnisstillingar files (*.cfg), sjá Tilvísunarhandbók fyrir Tcl skipanir.
8. Búa til forritun File úr þessu verkefni og notaðu það til að forrita FPGA.

Viðauki A—SampSDC takmarkanir (Spyrðu spurningu

Libero SoC býr til SDC tímatakmarkanir fyrir ákveðna IP kjarna, eins og CCC, OSC, Senditæki og svo framvegis. Með því að fara framhjá SDC-takmörkunum við hönnunarverkfæri eykur það líkurnar á að loka tímasetningu með minni fyrirhöfn og færri hönnunarendurtekningar. Full stigveldisleiðin frá efsta stigi tilviksins er gefin upp fyrir alla hönnunarhluti sem vísað er til í takmörkunum.
7.1 Tímasetningartakmarkanir SDC (Spyrðu spurningu)
Í Libero IP kjarnaviðmiðunarverkefninu, þetta SDC þvingun á efsta stigi file er fáanlegt frá þvingunarstjóranum (Design Flow > Open Manage Constraint View >Tímasetning > Leiða takmarkanir).
Mikilvægt: Sjá þetta file Til að stilla SDC-takmarkanir ef hönnunin þín inniheldur CCC, OSC, senditæki og aðra íhluti. Breyttu allri stigveldisslóðinni, ef nauðsyn krefur, til að passa við stigveldi hönnunarinnar eða notaðu Derive_Constraints gagnsemina og skrefin í viðauka C—Afleiða takmarkanir á SDC á íhlutastigi. file.
Vistaðu file í annað nafn og flyttu inn SDC file til myndun tólsins, Place-and-Route Tool og tímasetningarstaðfestingar, rétt eins og allar aðrar SDC þvinganir files.
7.1.1 Afleitt SDC File (Spyrðu spurningu)
# Þetta file var búið til byggt á eftirfarandi SDC heimild files:
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_CCC_C0/PF_CCC_C0_0/PF_CCC_C0_PF_CCC_C0_0_PF_CCC.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
CLK_DIV/CLK_DIV_0/CLK_DIV_CLK_DIV_0_PF_CLK_DIV.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
SENDING_PLL/SENDING_PLL_0/SENDING_PLL_SENDING_PLL_0_PF_TX_PLL.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
DMA_INITIATOR/DMA_INITIATOR_0/DMA_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
FIC0_INITIATOR/FIC0_INITIATOR_0/FIC0_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
ICICLE_MSS/ICICLE_MSS.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_PCIE_C0/PF_PCIE_C0_0/PF_PCIE_C0_PF_PCIE_C0_0_PF_PCIE.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PCIE_INITIATOR/PCIE_INITIATOR_0/PCIE_INITIATOR.sdc
# /drive/aPA5M/cores/constraints/osc_rc160mhz.sdc
# *** Allar breytingar á þessu file tapast ef afleiddar skorður eru keyrðar aftur. ***
create_clock -name {CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK} - tímabil 6.25
[ get_pins { CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK } ] create_clock -nafn {REF_CLK_PAD_P} -tímabil 10 [ get_ports { REF_CLK_PAD_P } ] create_clock -nafn {CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/ ]
DIV_CLK} - tímabil 8
[ get_pins { CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/DIV_CLK } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/ Hafðu_afrit af_klukku_sem_er_óskýrt. }
OUT0} -margfalda_með_25 -deila_með_32 -uppruni
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -fasa 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT0 } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/ } Heimild: }
OUT1} -margfalda_með_25 -deila_með_32 -uppruni
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -fasa 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT1 } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/ } Heimild: }
OUT2} -margfalda_með_25 -deila_með_32 -uppruni
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -fasa 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT2 } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/ } Heimild: }
OUT3} -margfalda_með_25 -deila_með_64 -uppruni
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -fasa 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT3 } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/ }
Y_DIV} -deila_með_2 -uppruni
[ get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/A } ] [ get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/Y_DIV } ] set_false_path -through [ get_nets { DMA_INITIATOR_inst_0/ARESETN* } ] set_false_path -frá [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/ ]
genblk1*/rdGrayCounter*/cntGray* } ] -til [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
rdPtr_s1* } ] set_false_path -frá [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/ }
genblk1*/wrGrayCounter*/cntGray* } ] -til [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
wrPtr_s1* } ] set_false_path -through [ get_nets { FIC0_INITIATOR_inst_0/ARESETN* } ] set_false_path -to [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[0] PCIE/PF_PCIE_C0_0/
PCIE_1/INTERRUPT[1] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[2] PCIE/PF_PCIE_C0_0/PCIE_1/
INTERRUPT[3] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[4] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[5] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[6] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[7] PCIE/PF_PCIE_C0_0/
PCIE_1/WAKEREQ PCIE/PF_PCIE_C0_0/PCIE_1/MPERST_N } ] set_false_path -frá [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/TL_CLK } ] set_false_path -í gegnum [ get_nets { PCIE_INITIATOR_inst_0/ARESETN* } ] Viðauki B—Flytja inn hermunarbókasöfn í hermunarumhverfi (Spyrðu spurningu)
Sjálfgefinn hermir fyrir RTL hermun með Libero SoC er ModelSim ME Pro.
Forþýdd bókasöfn fyrir sjálfgefna hermirinn eru tiltæk með Libero uppsetningu í möppunni /Designer/lib/modelsimpro/precompiled/vlog fyrir® studdar fjölskyldur. Libero SoC styður einnig aðrar útgáfur þriðja aðila af ModelSim, Questasim, VCS, Xcelium hermum.
, Active HDL og Riviera Pro. Sæktu viðkomandi forþýddar bókasöfn frá Libero SoC v12.0 og síðar byggt á hermirinum og útgáfu hans.
Svipað og Libero umhverfi, run.do file verður að búa til til að keyra uppgerð utan Libero.
Búðu til einfaldan run.do file sem hefur skipanir til að koma á bókasafni fyrir samantektarniðurstöður, kortlagningu bókasafns, samantekt og uppgerð. Fylgdu skrefunum til að búa til grunn run.do file.

1. Búið til rökrétt bókasafn til að geyma niðurstöður samantektar með því að nota vlib skipunina vlib presynth.
2. Tengdu rökrétta bókasafnsnafnið við forþýdda bókasafnsmöppu með því að nota vmap skipunina. .
3. Þýða frumkóða files—nota tungumálasértækar þýðandaskipanir til að þýða hönnun files í vinnuskrá.
   – myndblogg fyrir .v/.sv
   – vcom fyrir .vhd
4. Hlaðið inn hönnuninni fyrir hermun með vsim skipuninni með því að tilgreina nafn einhverrar efstu einingar.
5. Hermaðu hönnunina með því að nota keyra skipunina.
   Eftir að hönnunin hefur verið hlaðin er uppgerðartími stilltur á núll og þú getur slegið inn hlaupaskipunina til að hefja uppgerð.
   Í hermirafritsglugganum, keyrðu run.do file eins og run.do keyrðu uppgerðina. Sample run.do file sem hér segir.

stilla ACTELLIBNAME hljóðlega. PolarFire stilla PROJECT_DIR „W:/Test/basic_test“ hljóðlega ef
{[file er til forstilling/_upplýsingar]} { echo “UPPLÝSINGAR: Hermunarbókasafn forstillingar er til” } annars
{ file eyða -þvinga forstillingu vlib forstillingu } vmap forstillingu forstillingu vmap PolarFire
„X:/Libero/Designer/lib/modelsimpro/precompiled/vlog/PolarFire“ vlog -sv -work forsamstillt
„${PROJECT_DIR}/hdl/top.v“ myndblogg „+incdir+${PROJECT_DIR}/stimulus“ -sv -work forstillingarforrit „$
„{VERKEFNISMÁLÁT}/stimulus/tb.v“ vsim -L PolarFire -L forstilling -t 1ps forstilling.tb bæta við bylgju /tb/*“
keyra 1000ns log /tb/* hætta

Viðauki C—Afleiða skorður (Spyrðu spurningu)

Þessi viðauki lýsir Tcl skipunum Deive Constraints.
9.1 Leiða út skorður Tcl skipanir (Spyrðu spurningu)
Derive_constraints tólið hjálpar þér að fá takmarkanir frá RTL eða stillingarforritinu utan Libero SoC hönnunarumhverfisins. Til að búa til takmarkanir fyrir hönnunina þína þarftu notenda HDL, HDL íhluti og íhluti takmarkanir files. SDC hluti takmarkanir files eru fáanlegar undir /hluti/vinna/ / / skrá eftir uppsetningu og myndun íhluta.
Takmörkun hvers hluta file samanstendur af set_component tcl skipuninni (tilgreinir heiti íhluta) og lista yfir takmarkanir sem myndaðar eru eftir uppsetningu. Þvinganirnar eru búnar til út frá uppsetningunni og eru sértækar fyrir hvern íhlut.
Exampkafli 9-1. Íhlutarþvingun File fyrir PF_CCC kjarna
Hér er fyrrverandiample af þvingun íhluta file fyrir PF_CCC kjarna:
set_component PF_CCC_C0_PF_CCC_C0_0_PF_CCC
#Microchip Corp.
# Dagsetning: 2021. október 26, kl. 04:36:00
# Grunnklukka fyrir PLL #0
`create_clock -tímabil 10 [get_pins { pll_inst_0/REF_CLK_0 } ] `create_generated_clock -divide_by 1 -source [get_pins { pll_inst_0/` }
REF_CLK_0 } ] -phase 0 [ get_pins { pll_inst_0/OUT0 } ] Hér eru create_clock og create_generated_clock tilvísunar- og úttaksklukkutakmarkanir, hver um sig, sem eru búnar til út frá stillingunum.
9.1.1 Vinna með derive_constraints gagnsemi (Spyrðu spurningu)
Leiða takmarkanir fara í gegnum hönnunina og úthluta nýjum takmörkunum fyrir hvert tilvik íhluta byggt á áður veittum íhlut SDC files. Fyrir CCC viðmiðunarklukkurnar dreifist það aftur í gegnum hönnunina til að finna uppruna viðmiðunarklukkunnar. Ef uppspretta er I/O, verður viðmiðunarklukkuþvingunin stillt á I/O. Ef það er CCC úttak eða annar klukkugjafi (tdample, senditæki, oscillator), það notar klukkuna frá hinum íhlutnum og tilkynnir viðvörun ef bilin passa ekki saman. Afleiðutakmörk munu einnig úthluta takmörkunum fyrir sum fjölvi eins og sveiflur á flís ef þú ert með þá í RTL.
Til að keyra afleidda_þvingunarforritið verður þú að gefa upp .tcl file skipanalínurök með eftirfarandi upplýsingum í tilgreindri röð.

1. Tilgreindu upplýsingar um tækið með því að nota upplýsingarnar í hlutanum set_device.
2. Tilgreindu slóðina að RTL files með því að nota upplýsingarnar í kaflanum read_verilog eða read_vhdl.
3. Setjið efsta stigs einingu með því að nota upplýsingarnar í hlutanum set_top_level.
4. Tilgreindu slóð að SDC íhlutsins files að nota upplýsingarnar í kaflanum read_sdc eða read_ndc.
5. Framkvæma files með því að nota upplýsingarnar í kaflanum afleiða_þvinganir.
6.  Tilgreindu slóð að SDC-afleiddum takmörkunum file með því að nota upplýsingarnar í hlutanum write_sdc eða write_pdc eða write_ndc.

Exampkafli 9-2. Framkvæmd og innihald derive.tcl skráarinnar File
Eftirfarandi er fyrrverandiample skipanalínurök til að keyra afleidda_þvingunarforritið.
$ /bin{64}/derive_constraints afleida.tcl
Innihald afleiða.tcl file:
# Upplýsingar um tækið
set_device -family PolarFire -die MPF100T -speed -1
# RTL files
read_verilog -mode system_verilog verkefni/íhlutur/vinna/txpll0/
txpll0_txpll0_0_PF_TX_PLL.v
read_verilog -mode system_verilog {verkefni/íhlutur/vinna/txpll0/txpll0.v}
lesa_verilog -ham kerfis_verilog {verkefni/íhlutur/vinna/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.v}
lesa_verilog -ham kerfis_verilog {verkefni/íhlutur/vinna/xcvr0/xcvr0.v}
lesa_vhdl -ham vhdl_2008 {verkefni/hdl/xcvr1.vhd}
#Íhluti SDC files
set_top_level {xcvr1}
read_sdc -component {verkefni/component/work/txpll0/txpll0_0/}
txpll0_txpll0_0_PF_TX_PLL.sdc}
read_sdc -component {verkefni/component/work/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.sdc}
#Notaðu derive_constraint skipunina
leiða_takmarkanir
#SDC/PDC/NDC niðurstaða files
skrifa_sdc {verkefni/takmörkun/xcvr1_afleiddar_takmarkanir.sdc}
skrifa_pdc {verkefni/takmörkun/fp/xcvr1_afleiddar_takmarkanir.pdc}
9.1.2 still_tæki (Spyrðu spurningu)
Lýsing
Tilgreindu ættarnafn, deyjanafn og hraðaeinkunn.
set_device -fjölskylda -deyja -hraði
Rök

Parameter	Tegund	Lýsing
-fjölskylda	Strengur	Tilgreindu ættarnafnið. Möguleg gildi eru PolarFire®, PolarFire SoC.
-deyja	Strengur	Tilgreindu heiti deyjains.
-hraði	Strengur	Tilgreindu hraðastig tækisins. Möguleg gildi eru STD eða -1.

Gerð skila	Lýsing
0	Skipun tókst.
1	Skipun mistókst. Það er villa. Þú getur fylgst með villuboðunum í stjórnborðinu.

Listi yfir villur

Villukóði	Villuboð	Lýsing
ERR0023	Nauðsynleg breyta — teningur vantar	Deyjavalkosturinn er skyldubundinn og verður að vera tilgreindur.
ERR0005	Óþekktur deyji 'MPF30'	Gildi -die valmöguleikans er ekki rétt. Sjá mögulega lista yfir gildi í lýsingu valkosts.
ERR0023	Breyta — gildi vantar í teningnum	Teygjavalkosturinn er tilgreindur án gildis.
ERR0023	Nauðsynleg breyta — fjölskylda vantar	Fjölskylduvalkosturinn er skyldubundinn og verður að vera tilgreindur.
ERR0004	Óþekkt fjölskylda 'PolarFire®'	Fjölskylduvalkosturinn er ekki réttur. Sjá mögulega lista yfir gildi í lýsingu valkosts.

framhald
Villukóði	Villuboð	Lýsing
ERR0023	Gildi vantar í breytu—fjölskyldu	Fjölskylduvalkosturinn er tilgreindur án gildis.
ERR0023	Nauðsynleg breyta — hraði vantar	Hraðavalkosturinn er skylda og verður að vera tilgreindur.
ERR0007	Óþekktur hraði '	Hraðavalkosturinn er ekki réttur. Sjá mögulega lista yfir gildi í lýsingu valkosts.
ERR0023	Breyta — gildi vantar í hraða	Hraðavalkosturinn er tilgreindur án gildis.

Example
set_device -family {PolarFire} -die {MPF300T_ES} -hraði -1
set_device -family SmartFusion 2 -die M2S090T -hraði -1
9.1.3 lesa_verilog (Spyrðu spurningu)
Lýsing
Lestu Verilog file með því að nota Verific.
read_verilog [-lib ] [-hamur ]filenafn >
Rök

Parameter	Tegund	Lýsing
-bók	Strengur	Tilgreindu bókasafnið sem inniheldur einingarnar sem á að bæta við bókasafnið.
-hamur	Strengur	Tilgreindu Verilog staðalinn. Möguleg gildi eru verilog_95, verilog_2k, system_verilog_2005, system_verilog_2009, system_verilog, verilog_ams, verilog_psl, system_verilog_mfcu. Gildi eru hástafaónæmir. Sjálfgefið er verilog_2k.
filenafn	Strengur	Verilog file nafn.

Gerð skila	Lýsing
0	Skipun tókst.
1	Skipun mistókst. Það er villa. Þú getur fylgst með villuboðunum í stjórnborðinu.

Listi yfir villur

Villukóði	Villuboð	Lýsing
ERR0023	Gildi í breytu — lib vantar	Valkosturinn lib er tilgreindur án gildis.
ERR0023	Gildi vantar í breytu—ham	Stillingarvalkosturinn er tilgreindur án gildis.
ERR0015	Óþekkt stilling ' '	Tilgreindur verilog-stilling er óþekktur. Sjá lista yfir mögulega verilog-stillingu í lýsingu á stillingu.
ERR0023	Áskilin færibreyta file vantar nafn	Engin verilog file leið er veitt.
ERR0016	Mistókst vegna þáttunar Verific	Setningarvilla í verilog fileÞáttara Verific má sjá í stjórnborðinu fyrir ofan villuboðin.
ERR0012	set_device er ekki kallað	Upplýsingar um tækið eru ekki tilgreindar. Notaðu set_device skipunina til að lýsa tækinu.

Example
read_verilog -mode system_verilog {component/work/top/top.v}
read_verilog -mode system_verilog_mfcu design.v
9.1.4 read_vhdl (Spyrðu spurningu)
Lýsing
Bættu við VHDL file inn á lista yfir VHDL files.
read_vhdl [-lib ] [-hamur ]filenafn >
Rök

Parameter	Tegund	Lýsing
-bók	—	Tilgreindu í hvaða safni þarf að bæta efninu við.
-hamur	—	Tilgreinir VHDL staðalinn. Sjálfgefið er VHDL_93. Möguleg gildi eru vhdl_93, vhdl_87, vhdl_2k, vhdl_2008, vhdl_psl. Gildi eru hástafaónæmir.
filenafn	—	VHDL file nafn.

Gerð skila	Lýsing
0	Skipun tókst.
1	Skipun mistókst. Það er villa. Þú getur fylgst með villuboðunum í stjórnborðinu.

Listi yfir villur

Villukóði	Villuboð	Lýsing
ERR0023	Gildi í breytu — lib vantar	Valkosturinn lib er tilgreindur án gildis.
ERR0023	Gildi vantar í breytu—ham	Stillingarvalkosturinn er tilgreindur án gildis.
ERR0018	Óþekkt stilling ' '	Tilgreindur VHDL-stilling er óþekktur. Sjá lista yfir mögulega VHDL-stillingu í lýsingu á stillingarvalkostinum.
ERR0023	Áskilin færibreyta file vantar nafn	Engin VHDL file leið er veitt.
ERR0019	Ekki tókst að skrá invalid_path.v file	Tilgreint VHDL file er ekki til eða hefur ekki lesheimildir.
ERR0012	set_device er ekki kallað	Upplýsingar um tækið eru ekki tilgreindar. Notaðu set_device skipunina til að lýsa tækinu.

Example
read_vhdl -ham vhdl_2008 osc2dfn.vhd
read_vhdl {hdl/top.vhd}
9.1.5 set_top_level (Spyrðu spurningu)
Lýsing
Tilgreindu heiti aðaleiningarinnar í RTL.
set_top_level [-lib ]
Rök

Parameter	Tegund	Lýsing
-bók	Strengur	Bókasafnið til að leita að efsta stigs einingunni eða einingunni (valfrjálst).
nafn	Strengur	Nafn efsta stigs einingarinnar eða einingar.

Gerð skila	Lýsing
0	Skipun tókst.
1	Skipun mistókst. Það er villa. Þú getur fylgst með villuboðunum í stjórnborðinu.

Listi yfir villur

Villukóði	Villuboð	Lýsing
ERR0023	Efsta stig nauðsynlegs breytu vantar	Efsta stigs valkosturinn er skylda og verður að vera tilgreindur.
ERR0023	Gildi í breytu — lib vantar	`lib` valkosturinn er tilgreindur án gilda.
ERR0014	Ekki hægt að finna efsta stig á bókasafni	Tilgreind efsta stigs eining er ekki skilgreind í tilgreindu bókasafni. Til að laga þessa villu verður að leiðrétta efsta stigs einingarinnar eða nafn bókasafnsins.
ERR0017	Vandað mistókst	Villa í RTL útfærsluferlinu. Hægt er að sjá villuboðin í stjórnborðinu.

Example
set_top_level {efst}
set_top_level -lib hdl toppur
9.1.6 read_sdc (Spyrja spurningar)
Lýsing
Lestu SDC file inn í íhlutagagnagrunninn.
read_sdc -hlutifilenafn >
Rök

Parameter	Tegund	Lýsing
-íhlutur	—	Þetta er skyldubundið flagg fyrir read_sdc skipunina þegar við leiðum út skorður.
filenafn	Strengur	Leið til SDC file.

Gerð skila	Lýsing
0	Skipun tókst.
1	Skipun mistókst. Það er villa. Þú getur fylgst með villuboðunum í stjórnborðinu.

Listi yfir villur

Villukóði	Villuboð	Lýsing
ERR0023	Áskilin færibreyta file nafn vantar.	Skylduvalkosturinn file nafn er ekki tilgreint.
ERR0000	SDC file <file_path> er ekki læsilegt.	Tilgreint SDC file hefur ekki lesheimildir.
ERR0001	Ekki tókst að opnafile_slóð> file.	SDC file er ekki til. Leiðin verður að leiðrétta.
ERR0008	Vantar skipunina set_component ífile_slóð> file	Tilgreindur hluti SDC file tilgreinir ekki þá þætti.

Villukóði	Villuboð	Lýsing
ERR0009	<List of errors from sdc file>	SDC file inniheldur rangar sdc skipanir. Til dæmisample, þegar villa kemur upp í set_multicycle_path takmörkuninni: Villa við keyrslu skipunarinnar read_sdc: ífile_slóð> file: Villa í skipuninni set_multicycle_path: Óþekkt færibreyta [get_cells {reg_a}].

Example
read_sdc -component {./component/work/ccc0/ccc0_0/ccc0_ccc0_0_PF_CCC.sdc}
9.1.7 read_ndc (Spyrja spurningar)
Lýsing
Lestu NDC file inn í íhlutagagnagrunninn.
read_ndc -hlutifilenafn >
Rök

Parameter	Tegund	Lýsing
-íhlutur	—	Þetta er skyldubundið flagg fyrir read_ndc skipunina þegar við leiðum út takmarkanir.
filenafn	Strengur	Leið til NDC file.

Gerð skila	Lýsing
0	Skipun tókst.
1	Skipun mistókst. Það er villa. Þú getur fylgst með villuboðunum í stjórnborðinu.

Listi yfir villur

Villukóði	Villuboð	Lýsing
ERR0001	Ekki tókst að opnafile_slóð> file	Nýja-Sjálandi ríkið file er ekki til. Leiðin verður að leiðrétta.
ERR0023	Nauðsynleg breyta — AtclParamO_ vantar.	Skylduvalkosturinn filenafn er ekki tilgreint.
ERR0023	Nauðsynleg breyta — íhlutur vantar.	Valkosturinn „íhlutur“ er skylda og verður að vera tilgreindur.
ERR0000	NDC file 'file_path>' er ekki læsilegt.	Tilgreint NDC file hefur ekki lesheimildir.

Example
read_ndc -component {component/work/ccc1/ccc1_0/ccc_comp.ndc}
9.1.8 derive_constraints (Spyrja spurningar)
Lýsing
Staðfesta íhlut SDC files inn í gagnagrunninn á hönnunarstigi.
leiða_takmarkanir
Rök

Gerð skila	Lýsing
0	Skipun tókst.
1	Skipun mistókst. Það er villa. Þú getur fylgst með villuboðunum í stjórnborðinu.

Listi yfir villur

Villukóði	Villuboð	Lýsing
ERR0013	Efsta stig er ekki skilgreint	Þetta þýðir að efsta stigs einingin eða einingin er ekki tilgreind. Til að laga þetta kall skal gefa út set_top_level skipunina á undan derive_constraints skipuninni.

Example
leiða_takmarkanir
9.1.9 write_sdc (Spyrja spurningar)
Lýsing
Skrifar þvingun file á SDC formi.
skrifa_sdcfilenafn >
Rök

Parameter	Tegund	Lýsing
<filenafn >	Strengur	Leið til SDC file verða til. Þetta er skyldubundinn valkostur. Ef file er til, verður það skrifað yfir.

Gerð skila	Lýsing
0	Skipun tókst.
1	Skipun mistókst. Það er villa. Þú getur fylgst með villuboðunum í stjórnborðinu.

Listi yfir villur

Villukóði	Villuboð	Lýsing
ERR0003	Ekki tókst að opnafile slóð> file.	File leiðin er ekki rétt. Athugaðu hvort foreldraskrárnar séu til.
ERR0002	SDC file 'file path>' er ekki hægt að skrifa.	Tilgreint SDC file hefur ekki ritheimild.
ERR0023	Áskilin færibreyta file nafn vantar.	SDC file slóð er lögboðinn valkostur og verður að tilgreina.

Example
write_sdc „afleidd.sdc“
9.1.10 write_pdc (Spyrja spurningar)
Lýsing
Skrifar líkamlegar skorður (aðeins leiddu takmarkanir).
skrifa_pdcfilenafn >
Rök

Parameter	Tegund	Lýsing
<filenafn >	Strengur	Leið til PDC file verða til. Þetta er skyldubundinn valkostur. Ef file slóð er til, hún verður yfirskrifuð.

Gerð skila	Lýsing
0	Skipun tókst.
1	Skipun mistókst. Það er villa. Þú getur fylgst með villuboðunum í stjórnborðinu.

Listi yfir villur

Villukóði	Villuskilaboð	Lýsing
ERR0003	Ekki tókst að opnafile slóð> file	The file leiðin er ekki rétt. Athugaðu hvort foreldraskrárnar séu til.
ERR0002	PDC file 'file slóðin>' er ekki skrifanleg.	Tilgreindur PDC file hefur ekki ritheimild.
ERR0023	Áskilin færibreyta file vantar nafn	PDC file slóð er lögboðinn valkostur og verður að tilgreina.

Example
skrifa_pdc „afleidd.pdc“
9.1.11 write_ndc (Spyrja spurningar)
Lýsing
Skrifar NDC skorður inn í a file.
skrifa_ndcfilenafn >
Rök

Parameter	Tegund	Lýsing
filenafn	Strengur	Leið til NDC file verða til. Þetta er skyldubundinn valkostur. Ef file er til, verður það skrifað yfir.

Gerð skila	Lýsing
0	Skipun tókst.
1	Skipun mistókst. Það er villa. Þú getur fylgst með villuboðunum í stjórnborðinu.

Listi yfir villur

Villukóði	Villuskilaboð	Lýsing
ERR0003	Ekki tókst að opnafile_slóð> file.	File leiðin er ekki rétt. Foreldraskrárnar eru ekki til.
ERR0002	NDC file 'file_path>' er ekki hægt að skrifa.	Tilgreint NDC file hefur ekki ritheimild.
ERR0023	Nauðsynleg breyta _AtclParamO_ vantar.	Nýja-Sjálandi ríkið file slóð er lögboðinn valkostur og verður að tilgreina.

Example
write_ndc „afleidd.ndc“
9.1.12 add_include_path (Spyrja spurningar)
Lýsing
Tilgreinir slóð til að leita með files þegar þú lest RTL files.
add_include_path
Rök

Parameter	Tegund	Lýsing
skrá	Strengur	Tilgreinir slóð til að leita með files þegar þú lest RTL files. Þessi valkostur er nauðsynlegur.

Gerð skila	Lýsing
0	Skipun tókst.

Gerð skila	Lýsing
1	Skipun mistókst. Það er villa. Þú getur fylgst með villuboðunum í stjórnborðinu.

Listi yfir villur

Villukóði	Villuboð	Lýsing
ERR0023	Nauðsynleg breyta „inclusion slóð“ vantar.	Skráningarvalkosturinn er skylda og verður að vera gefinn upp.

Athugið: Ef Ef slóðin fyrir möppuna er ekki rétt, þá verður add_include_path send án villu.
Hins vegar munu read_verilog/read_vhd skipanirnar mistakast vegna þáttunar Verific.
Example
add_include_path component/work/COREABC0/COREABC0_0/rtl/vlog/core

Endurskoðunarsaga (Spyrðu spurningu)

Endurskoðunarferillinn lýsir þeim breytingum sem voru innleiddar í skjalinu. Breytingarnar eru taldar upp eftir endurskoðun, frá og með nýjustu útgáfunni.

Endurskoðun	Dagsetning	Lýsing
F	08/2024	Eftirfarandi breytingar eru gerðar í þessari endurskoðun: • Uppfærði kafla Viðauka B — Innflutningur hermunarbókasafna í hermunarumhverfi.
E	08/2024	Eftirfarandi breytingar eru gerðar í þessari endurskoðun: • Uppfært kafla Yfirview. • Uppfærði hlutann Afleidd SDC File. • Uppfærði kafla Viðauka B — Innflutningur hermunarbókasafna í hermunarumhverfi.
D	02/2024	Þetta skjal er gefið út með Libero 2024.1 SoC Design Suite án breytinga frá útgáfu 2023.2. Uppfærður hluti Að vinna með afleiddu_constraints tólinu
C	08/2023	Þetta skjal er gefið út með Libero 2023.2 SoC Design Suite án breytinga frá útgáfu 2023.1.
B	04/2023	Þetta skjal er gefið út með Libero 2023.1 SoC Design Suite án breytinga frá útgáfu 2022.3.
A	12/2022	Upphafsendurskoðun.

Microchip FPGA stuðningur
Microchip FPGA vöruhópur styður vörur sínar með ýmsum stuðningsþjónustu, þar á meðal þjónustu við viðskiptavini, tæknilega þjónustumiðstöð, a websíðuna og söluskrifstofur um allan heim.
Viðskiptavinum er bent á að heimsækja Microchip á netinu áður en þeir hafa samband við þjónustudeild þar sem mjög líklegt er að fyrirspurnum þeirra hafi þegar verið svarað.
Hafðu samband við tækniaðstoð í gegnum websíða kl www.microchip.com/support. Nefndu hlutanúmer FPGA tækisins, veldu viðeigandi tilfellaflokk og hlaðið upp hönnun files meðan verið er að búa til tæknilega aðstoð.
Hafðu samband við þjónustuver fyrir ótæknilega vöruaðstoð, svo sem vöruverð, vöruuppfærslur, uppfærsluupplýsingar, pöntunarstöðu og heimild.

• Frá Norður-Ameríku, hringdu í 800.262.1060
• Frá öðrum heimshornum, hringdu í 650.318.4460
• Fax, hvar sem er í heiminum, 650.318.8044

Örflöguupplýsingar
Örflögan Websíða
Microchip veitir stuðning á netinu í gegnum okkar websíða kl www.microchip.com/. Þetta websíða er notuð til að gera files og upplýsingar auðveldlega aðgengilegar viðskiptavinum. Sumt af því efni sem til er inniheldur:

• Vörustuðningur – Gagnablöð og errata, umsóknarskýringar og sample forrit, hönnunarauðlindir, notendahandbækur og stuðningsskjöl fyrir vélbúnað, nýjustu hugbúnaðarútgáfur og geymdur hugbúnaður
• Almenn tækniaðstoð - Algengar spurningar (algengar spurningar), beiðnir um tækniaðstoð, umræðuhópar á netinu, skráning meðlima í smáflöguhönnunaraðila
• Business of Microchip – Vöruvals- og pöntunarleiðbeiningar, nýjustu fréttatilkynningar Microchip, skráningu námskeiða og viðburða, skráningar á Microchip söluskrifstofum, dreifingaraðilum og verksmiðjufulltrúum

Tilkynningaþjónusta um vörubreytingar
Tilkynningarþjónusta Microchip hjálpar til við að halda viðskiptavinum upplýstum um Microchip vörur. Áskrifendur munu fá tilkynningu í tölvupósti í hvert sinn sem breytingar, uppfærslur, endurskoðanir eða skekkjur eru tengdar tiltekinni vöruflokki eða þróunartæki sem vekur áhuga. Til að skrá sig, farðu á www.microchip.com/pcn og fylgdu skráningarleiðbeiningunum.

Þjónustudeild
Notendur Microchip vara geta fengið aðstoð í gegnum nokkrar rásir:

• Dreifingaraðili eða fulltrúi
• Söluskrifstofa á staðnum
• Embedded Solutions Engineer (ESE)
• Tæknileg aðstoð

Viðskiptavinir ættu að hafa samband við dreifingaraðila sinn, fulltrúa eða ESE til að fá aðstoð. Staðbundnar söluskrifstofur eru einnig tiltækar til að aðstoða viðskiptavini. Listi yfir söluskrifstofur og staðsetningar er innifalinn í þessu skjali. Tæknileg aðstoð er í boði í gegnum websíða á: www.microchip.com/support
Örflögutæki Kóðaverndareiginleiki
Athugaðu eftirfarandi upplýsingar um kóðaverndareiginleikann á Microchip vörum:

• Örflöguvörur uppfylla forskriftirnar í tilteknu örflögugagnablaði þeirra.
• Microchip telur að vöruflokkur þess sé öruggur þegar þær eru notaðar á tilsettan hátt, innan rekstrarforskrifta og við venjulegar aðstæður.
• Örflögu metur og verndar hugverkaréttindi sín ákaft. Tilraunir til að brjóta kóða verndareiginleika Microchip vöru eru stranglega bannaðar og geta brotið gegn Digital Millennium Copyright Act.
• Hvorki Microchip né nokkur annar hálfleiðaraframleiðandi getur ábyrgst öryggi kóðans. Kóðavernd þýðir ekki að við tryggjum að varan sé „óbrjótanleg“. Kóðavernd er í stöðugri þróun. Microchip hefur skuldbundið sig til að bæta stöðugt kóðaverndareiginleika vara okkar.

Lagatilkynning
Þetta rit og upplýsingarnar hér má aðeins nota með Microchip vörur, þar á meðal til að hanna, prófa og samþætta Microchip vörur með forritinu þínu. Notkun þessara upplýsinga á annan hátt brýtur í bága við þessa skilmála. Upplýsingar um tækjaforrit eru aðeins veittar þér til þæginda og uppfærslur kunna að koma í stað þeirra. Það er á þína ábyrgð að tryggja að umsókn þín uppfylli forskriftir þínar. Hafðu samband við staðbundna söluskrifstofu Microchip til að fá frekari aðstoð eða fáðu frekari aðstoð á www.microchip.com/en-us/support/design-help/client-support-services.
ÞESSAR UPPLÝSINGAR ER LAÐAR AF MICROCHIP „Eins og þær eru“. FYRIR MICROCHIP GERIR ENGIN STAÐSETNING EÐA ÁBYRGÐ HVORKI sem er skýlaus eða óbein, skrifleg eða munnleg, lögbundin eða á annan hátt, sem tengist upplýsingunum, þ.mt EN EKKI TAKMARKAÐ VIÐ EINHVER ÓBEINU ÁBYRGÐ, ÁBYRGÐARÁBYRGÐ, ÁBYRGÐARÁBYRGÐ, ÁBYRGÐARÁBYRGÐ TENGST ÁSTAND ÞESS, GÆÐUM EÐA AFKOMU. MICROCHIP VERÐUR Í ENGUM TILKYNNINGUM ÁBYRGÐ Á NEIGU ÓBEINU, SÉRSTÖKUM, REFSINGU, TILVALUSTU EÐA AFLEITATAPI, Tjóni, KOSTNAÐI EÐA KOSTNAÐI af einhverju tagi sem tengist UPPLÝSINGUM EÐA NOTKUN ÞEIRRA, HVER SEM AFRIÐI AF ÞVÍ. MÖGULEIKUR EÐA Tjónið er fyrirsjáanlegt. AÐ FULLSTA MÁL LÖGUM LEYFIÐ VERÐUR HEILDARÁBYRGÐ MICROCHIP Á ALLAR KRÖFUR Á EINHVER HÁTT TENGST UPPLÝSINGARNIR EÐA NOTKUN ÞESSAR EKKI ÚR SEM ÞAÐ SEM ÞÚ HEFUR GREIÐIÐ BEINLEGT FYRIR UPPLÝSINGARNUM.
Notkun Microchip-tækja í lífsbjörgunar- og/eða öryggisbúnaði er alfarið á ábyrgð kaupanda og kaupandi samþykkir að verja, bæta og halda Microchip skaðlausum fyrir öllum skaðabótum, kröfum, málsóknum eða útgjöldum sem leiða af slíkri notkun. Engin leyfi eru veitt, hvorki óbeint né á annan hátt, undir neinum hugverkaréttindum Microchip nema annað sé tekið fram.
Vörumerki
Nafnið og lógó örflögunnar, örmerkið, Adaptec, AVR, AVR merki, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStylus, maXTouch, MediaLB, megaAVR, Microsemi, Microsemi merki, MOST, MOST merki, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32 merki, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST merki, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron og XMEGA eru skráð vörumerki Microchip Technology Incorporated í Bandaríkjunum og öðrum löndum.
AgileSwitch, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed ​​Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, ProASIC Plus merki, Quiet-Wire, SmartFusion, SyncWorld, TimeCesium, TimeHub, TimePictra, TimeProvider og ZL eru skráð vörumerki Microchip Technology Incorporated í Bandaríkjunum
Aðliggjandi lyklabæling, AKS, Analog-for-the-Digital Age, hvaða þétti sem er, AnyIn, AnyOut, Augmented Switching, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net, Dynamic Average Matching, Dynamic , DAM, ECAN, Espresso T1S, EtherGREEN, EyeOpen, GridTime, IdealBridge, IgaT, In-Circuit Serial Programming, ICSP, INICnet, Intelligent Paralleling, IntelliMOS, Inter-Chip Connectivity, JitterBlocker, Knob-on-Display, MarginLinko, maxCrypto hámarkView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified merki, MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS 7, PowerSmart, PureSilicon , QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance , Trusted Time, TSHARC, Turing, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect og ZENA eru vörumerki Microchip Technology Incorporated í Bandaríkjunum og öðrum löndum.
SQTP er þjónustumerki Microchip Technology Incorporated í Bandaríkjunum
Adaptec lógóið, Frequency on Demand, Silicon Storage Technology og Symmcom eru skráð vörumerki Microchip Technology Inc. í öðrum löndum.
GestIC er skráð vörumerki Microchip Technology Germany II GmbH & Co. KG, dótturfyrirtækis Microchip Technology Inc., í öðrum löndum.
Öll önnur vörumerki sem nefnd eru hér eru eign viðkomandi fyrirtækja.
2024, Microchip Technology Incorporated og dótturfélög þess. Allur réttur áskilinn.
ISBN: 978-1-6683-0183-8
Gæðastjórnunarkerfi
Fyrir upplýsingar um gæðastjórnunarkerfi Microchip, vinsamlegast farðu á www.microchip.com/quality.
Sala og þjónusta um allan heim

BANDARÍKIN	ASÍA/KYRAHAFA	ASÍA/KYRAHAFA	EVRÓPA
Skrifstofa fyrirtækja 2355 West Chandler Blvd. Chandler, AZ 85224-6199 Sími: 480-792-7200 Fax: 480-792-7277 Tæknileg aðstoð: www.microchip.com/support Web Heimilisfang: www.microchip.com Atlanta Duluth, GA Sími: 678-957-9614 Fax: 678-957-1455 Austin, TX Sími: 512-257-3370 Boston Westborough, MA Sími: 774-760-0087 Fax: 774-760-0088 Chicago Itasca, IL Sími: 630-285-0071 Fax: 630-285-0075 Dallas Addison, TX Sími: 972-818-7423 Fax: 972-818-2924 Detroit Novi, MI Sími: 248-848-4000 Houston, TX Sími: 281-894-5983 Indianapolis Noblesville, IN Sími: 317-773-8323 Fax: 317-773-5453 Sími: 317-536-2380 Los Angeles Mission Viejo, CA Sími: 949-462-9523 Fax: 949-462-9608 Sími: 951-273-7800 Raleigh, NC Sími: 919-844-7510 New York, NY Sími: 631-435-6000 San Jose, Kaliforníu Sími: 408-735-9110 Sími: 408-436-4270 Kanada - Toronto Sími: 905-695-1980 Fax: 905-695-2078	Ástralía - Sydney Sími: 61-2-9868-6733 Kína - Peking Sími: 86-10-8569-7000 Kína - Chengdu Sími: 86-28-8665-5511 Kína - Chongqing Sími: 86-23-8980-9588 Kína - Dongguan Sími: 86-769-8702-9880 Kína - Guangzhou Sími: 86-20-8755-8029 Kína - Hangzhou Sími: 86-571-8792-8115 Kína – Hong Kong SAR Sími: 852-2943-5100 Kína - Nanjing Sími: 86-25-8473-2460 Kína - Qingdao Sími: 86-532-8502-7355 Kína - Shanghai Sími: 86-21-3326-8000 Kína - Shenyang Sími: 86-24-2334-2829 Kína - Shenzhen Sími: 86-755-8864-2200 Kína - Suzhou Sími: 86-186-6233-1526 Kína - Wuhan Sími: 86-27-5980-5300 Kína - Xian Sími: 86-29-8833-7252 Kína - Xiamen Sími: 86-592-2388138 Kína - Zhuhai Sími: 86-756-3210040	Indland - Bangalore Sími: 91-80-3090-4444 Indland - Nýja Delí Sími: 91-11-4160-8631 Indland - Pune Sími: 91-20-4121-0141 Japan - Osaka Sími: 81-6-6152-7160 Japan - Tókýó Sími: 81-3-6880- 3770 Kórea - Daegu Sími: 82-53-744-4301 Kórea - Seúl Sími: 82-2-554-7200 Malasía - Kuala Lumpur Sími: 60-3-7651-7906 Malasía - Penang Sími: 60-4-227-8870 Filippseyjar - Manila Sími: 63-2-634-9065 Singapore Sími: 65-6334-8870 Taívan – Hsin Chu Sími: 886-3-577-8366 Taívan - Kaohsiung Sími: 886-7-213-7830 Taívan - Taipei Sími: 886-2-2508-8600 Taíland - Bangkok Sími: 66-2-694-1351 Víetnam - Ho Chi Minh Sími: 84-28-5448-2100	Austurríki – Wels Sími: 43-7242-2244-39 Fax: 43-7242-2244-393 Danmörk - Kaupmannahöfn Sími: 45-4485-5910 Fax: 45-4485-2829 Finnland – Espoo Sími: 358-9-4520-820 Frakkland - París Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Þýskaland - Garching Sími: 49-8931-9700 Þýskaland - Haan Sími: 49-2129-3766400 Þýskaland – Heilbronn Sími: 49-7131-72400 Þýskaland – Karlsruhe Sími: 49-721-625370 Þýskaland - Munchen Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Þýskaland – Rosenheim Sími: 49-8031-354-560 Ísrael - Hod Hasharon Sími: 972-9-775-5100 Ítalía - Mílanó Sími: 39-0331-742611 Fax: 39-0331-466781 Ítalía - Padova Sími: 39-049-7625286 Holland – Drunen Sími: 31-416-690399 Fax: 31-416-690340 Noregur - Þrándheimur Sími: 47-72884388 Pólland - Varsjá Sími: 48-22-3325737 Rúmenía - Búkarest Tel: 40-21-407-87-50 Spánn - Madríd Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Svíþjóð – Gautaborg Tel: 46-31-704-60-40 Svíþjóð - Stokkhólmur Sími: 46-8-5090-4654 Bretland - Wokingham Sími: 44-118-921-5800 Fax: 44-118-921-5820

Skjöl / auðlindir

MICROCHIP DS00004807F PolarFire Family FPGA sérsniðið flæði [pdfNotendahandbók DS00004807F PolarFire Family FPGA sérsniðið flæði, DS00004807F, PolarFire Family FPGA sérsniðið flæði, fjölskyldu FPGA sérsniðið flæði, sérsniðið flæði, flæði

Heimildir

• Notendahandbók