PolarFire Family FPGA Custom Flow 사용자 가이드
리베로 SoC v2024.2
소개 (질문하기)
Libero System-on-Chip(SoC) 소프트웨어는 완전히 통합된 Field Programmable Gate Array(FPGA) 설계 환경을 제공합니다. 그러나 일부 사용자는 Libero SoC 환경 외부에서 타사 합성 및 시뮬레이션 도구를 사용하고 싶어할 수 있습니다. Libero는 이제 FPGA 설계 환경에 통합될 수 있습니다. Libero SoC를 사용하여 전체 FPGA 설계 흐름을 관리하는 것이 좋습니다.
이 사용자 가이드에서는 PolarFire 및 PolarFire SoC Family 디바이스의 Custom Flow를 설명합니다. 이는 Libero를 더 큰 FPGA 설계 흐름의 일부로 통합하는 프로세스입니다. 지원되는 디바이스 패밀리® 다음 표에는 Libero SoC가 지원하는 디바이스 패밀리가 나와 있습니다. 그러나 이 가이드의 일부 정보는 특정 디바이스 패밀리에만 적용될 수 있습니다. 이 경우 해당 정보가 명확하게 식별됩니다.
표 1. Libero SoC에서 지원하는 장치 제품군
| 장치 패밀리 | 설명 |
| 폴라파이어® | PolarFire FPGA는 뛰어난 보안과 안정성을 갖추고 중간 범위 밀도에서 업계 최저 전력을 제공합니다. |
| 폴라파이어 SoC | PolarFire SoC는 결정적이고 일관된 RISC-V CPU 클러스터와 Linux® 및 실시간 애플리케이션을 구현하는 결정적 L2 메모리 서브시스템을 갖춘 최초의 SoC FPGA입니다. |
위에view (질문하기)
Libero SoC는 SoC 및 FPGA 설계를 개발하기 위한 완벽하게 통합된 엔드투엔드 설계 환경을 제공하는 동시에 Libero SoC 환경 외부의 타사 도구로 합성 및 시뮬레이션을 실행할 수 있는 유연성도 제공합니다. 그러나 일부 설계 단계는 Libero SoC 환경 내에 남아 있어야 합니다.
다음 표는 FPGA 설계 흐름의 주요 단계를 나열하고 있으며 Libero SoC를 사용해야 하는 단계를 나타냅니다.
표 1-1. FPGA 설계 흐름
| 디자인 흐름 단계 | 리베로를 사용해야 합니다 | 설명 |
| 디자인 항목: HDL | 아니요 | 원하는 경우 Libero® SoC 외부의 타사 HDL 편집기/검사기 도구를 사용하세요. |
| 디자인 항목: 구성기 | 예 | IP 카탈로그 핵심 구성 요소 생성을 위한 첫 번째 Libero 프로젝트를 만듭니다. |
| 자동 PDC/SDC 제약 생성 | 아니요 | 파생된 제약조건에는 모든 HDL이 필요합니다. file부록 C—제약 조건 도출에 설명된 대로 Libero SoC 외부에서 수행되는 경우 s 및 derive_constraints 유틸리티. |
| 시뮬레이션 | 아니요 | 원하는 경우 Libero SoC 외부의 타사 도구를 사용합니다. 백엔드 구현에 사용되는 대상 장치, 대상 시뮬레이터 및 대상 Libero 버전에 대한 사전 컴파일된 시뮬레이션 라이브러리를 다운로드해야 합니다. |
| 합성 | 아니요 | 원하는 경우 Libero SoC 외부의 타사 도구를 사용하세요. |
| 설계 구현: 제약 조건 관리, 넷리스트 컴파일, 배치 및 경로(참조view) | 예 | 백엔드 구현을 위해 두 번째 Libero 프로젝트를 생성합니다. |
| 타이밍 및 전력 검증 | 예 | 두 번째 리베로 프로젝트에 참여하세요. |
| 디자인 초기화 데이터 및 메모리 구성 | 예 | 이 도구를 사용하여 다양한 유형의 메모리를 관리하고 장치에서 초기화를 설계합니다. 두 번째 프로젝트에 머물러 있습니다. |
| 프로그램 작성 File 세대 | 예 | 두 번째 프로젝트에 머물러요. |
중요: 당신 미리 컴파일된 라이브러리를 다운로드해야 합니다. 사전 컴파일된 시뮬레이션 라이브러리 타사 시뮬레이터를 사용하려면 페이지를 방문하세요.
순수 Fabric FPGA 흐름에서 HDL 또는 스키매틱 입력을 사용하여 설계를 입력하고 직접 전달합니다.
합성 도구로. 흐름은 여전히 지원됩니다. PolarFire 및 PolarFire SoC FPGA는 상당한
Libero SoC IP의 구성 코어(SgCores) 사용을 필요로 하는 독점적인 하드 IP 블록
카탈로그. SoC 기능을 구성하는 모든 블록에는 특별한 처리가 필요합니다.
- 폴라파이어
– PF_UPROM
– PF_시스템_서비스
– PF_CCC_변경
– PF CLK 사업부
– PF_암호화폐
– PF_DRI
– PF_초기화_모니터
– PF_NGMUX
– PF_OSC
– RAM(TPSRAM, DPSRAM, URAM)
– SRAM_AHBL_AXI_메모리_최대_수_128MB
– PF_XCVR_ERM
– PF_XCVR_참조_CLK
– PF_TX_PLL
– PF_PCIE
– PF_IO
– PF_IOD_CDR
– PF_IOD_CDR_CCC
– PF_IOD_일반_수신
– PF_IOD_일반_TX
– PF_IOD_일반_TX_CCC
– PF_RGMII_TO_GMII
– PF_IOD_8진수_DDR
– DDR3 메모리
– DDR4 메모리
– PF_LPDDR3
– PF_QDR
– PF_코어스마트버트
– PF_TAMPER
– PF_TVS 등.
앞서 나열된 SgCores 외에도 Libero SoC 카탈로그에는 FPGA 패브릭 리소스를 사용하는 PolarFire 및 PolarFire SoC 장치 제품군에 사용할 수 있는 DirectCore 소프트 IP가 많이 있습니다.
설계 항목의 경우, 앞서 언급한 구성 요소 중 하나를 사용하는 경우 설계 항목의 일부(구성 요소 구성)에 Libero SoC를 사용해야 하지만, 나머지 설계 항목(HDL 항목 등)은 Libero 외부에서 계속할 수 있습니다. Libero 외부에서 FPGA 설계 흐름을 관리하려면 이 가이드의 나머지 부분에서 제공하는 단계를 따르세요.
1.1 구성 요소 수명 주기 (질문하기)
다음 단계에서는 SoC 구성 요소의 수명 주기를 설명하고 데이터를 처리하는 방법에 대한 지침을 제공합니다.
- Libero SoC의 구성기를 사용하여 구성 요소를 생성합니다. 그러면 다음 유형의 데이터가 생성됩니다.
– HDL files
- 메모리 files
– 자극 및 시뮬레이션 files
– 구성 요소 SDC file - HDL의 경우 file외부 설계 입력 도구/프로세스를 사용하여 HDL 설계의 나머지 부분에 이를 인스턴스화하고 통합합니다.
- 메모리 공급 files와 자극 file시뮬레이션 도구에 추가하세요.
- 공급 구성 요소 SDC file 제약 조건 생성을 위한 제약 조건 도출 도구. 자세한 내용은 부록 C-제약 조건 도출을 참조하세요.
- 합성 후 넷리스트와 구성 요소 메타데이터를 가져오는 두 번째 Libero 프로젝트를 만들어야 합니다. 이렇게 하면 생성한 내용과 프로그래밍한 내용 간의 연결이 완료됩니다.
1.2 Libero SoC 프로젝트 생성 (질문하기)
일부 설계 단계는 Libero SoC 환경 내에서 실행해야 합니다(표 1-1). 이러한 단계를 실행하려면 두 개의 Libero SoC 프로젝트를 만들어야 합니다. 첫 번째 프로젝트는 설계 구성 요소 구성 및 생성에 사용되고 두 번째 프로젝트는 최상위 설계의 물리적 구현에 사용됩니다.
1.3 사용자 정의 흐름 (질문하기)
다음 그림은 다음을 보여줍니다.
- Libero SoC는 Libero SoC 환경 외부의 타사 합성 및 시뮬레이션 도구를 사용하여 더 큰 FPGA 설계 흐름의 일부로 통합될 수 있습니다.
- 디자인 제작부터 스티칭, 장치 프로그래밍까지 다양한 단계가 흐름에 포함됩니다.
- 각 설계 흐름 단계에서 발생해야 하는 데이터 교환(입력 및 출력).
팁:
- SNVM.cfg, UPROM.cfg
- *.메모리 file 시뮬레이션을 위한 생성: pa4rtupromgen.exe는 UPROM.cfg를 입력으로 받아서 UPROM.mem을 생성합니다.
사용자 정의 흐름의 단계는 다음과 같습니다.
- 구성 요소 구성 및 생성:
a. 첫 번째 Libero 프로젝트를 만듭니다(참조 프로젝트로 사용).
b. 카탈로그에서 코어를 선택합니다. 코어를 두 번 클릭하여 구성 요소 이름을 지정하고 구성 요소를 구성합니다.
이렇게 하면 자동으로 구성 요소 데이터가 내보내집니다. files. Component Manifests도 생성됩니다. 자세한 내용은 Component Manifests를 참조하세요. 자세한 내용은 Component Configuration을 참조하세요. - Libero 외부에서 RTL 디자인을 완성하세요:
a. 구성 요소 HDL 인스턴스화 files.
b. HDL의 위치 files는 구성 요소 매니페스트에 나열되어 있습니다. files. - 구성 요소에 대한 SDC 제약 조건을 생성합니다. Derive Constraints 유틸리티를 사용하여 타이밍 제약 조건을 생성합니다. file(SDC)는 다음을 기반으로 합니다:
a. 구성 요소 HDL files
b. 구성 요소 SDC files
c. 사용자 HDL files
자세한 내용은 부록 C-파생 제약조건을 참조하세요. - 합성 도구/시뮬레이션 도구:
a. HDL을 얻으세요 files, 자극 file및 구성 요소 매니페스트에 명시된 특정 위치의 구성 요소 데이터입니다.
b. Libero SoC 외부의 타사 도구를 사용하여 설계를 종합하고 시뮬레이션합니다. - 두 번째 (구현) Libero 프로젝트를 만들어 보세요.
- 설계 흐름 도구 체인에서 합성을 제거합니다(프로젝트 > 프로젝트 설정 > 설계 흐름 > 합성 사용 확인란의 선택을 취소합니다).
- 디자인 소스 가져오기 files (합성 도구의 합성 후 *.vm 넷리스트):
– 합성 후 *.vm netlist 가져오기 (File>가져오기> 합성된 Verilog 넷리스트(VM)).
– 구성 요소 메타데이터 *.cfg files는 uPROM 및/또는 sNVM을 의미합니다. - 모든 Libero SoC 블록 구성 요소를 가져옵니다. files. 블록 files는 *.cxz에 있어야 합니다. file 체재.
블록을 만드는 방법에 대한 자세한 내용은 다음을 참조하세요. PolarFire Block Flow 사용자 가이드. - 디자인 제약조건 가져오기:
– I/O 제약 조건 가져오기 files(제약 조건 관리자 > I/O 속성 > 가져오기).
– floorplanning *.pdc 가져오기 files (제약 조건 관리자 > 평면도 > 가져오기).
– *.sdc 타이밍 제약 조건 가져오기 files (제약 관리자 > 타이밍 > 가져오기). SDC 가져오기 file 파생 제약 도구를 통해 생성되었습니다.
– *.ndc 제약 조건 가져오기 files (제약 조건 관리자 > NetlistAttributes > 가져오기)가 있는 경우. - 강제 file 및 도구 연관
– 제약 관리자에서 *.pdc를 연결합니다. files를 배치하고 경로를 지정하려면 *.sdc를 사용합니다. files는 배치 및 경로, 타이밍 검증 및 *.ndc를 포함합니다. files는 Netlist를 컴파일하는 것입니다. - 완벽한 디자인 구현
– 배치 및 경로, 타이밍 및 전원 확인, 설계 초기화 데이터 및 메모리 구성, 프로그래밍 file 세대. - 디자인 검증
– Libero SoC 설계 제품군과 함께 제공되는 설계 도구를 사용하여 FPGA에서 설계를 검증하고 필요에 따라 디버깅합니다.
구성 요소 구성 (질문하기)
사용자 정의 흐름의 첫 번째 단계는 Libero 참조 프로젝트(표 1-1의 첫 번째 Libero 프로젝트라고도 함)를 사용하여 구성 요소를 구성하는 것입니다. 후속 단계에서는 이 참조 프로젝트의 데이터를 사용합니다.
이전에 나열된 구성 요소를 사용하는 경우 Overview 디자인에서 이 섹션에 설명된 단계를 수행하세요.
위의 구성 요소를 사용하지 않는 경우 Libero 외부에서 RTL을 작성하여 Synthesis 및 Simulation 도구로 직접 가져올 수 있습니다. 그런 다음 사후 합성 섹션으로 이동하여 사후 합성 *.vm 넷리스트만 최종 Libero 구현 프로젝트(표 1-1에서 두 번째 Libero 프로젝트라고도 함)로 가져올 수 있습니다.
2.1 Libero를 이용한 컴포넌트 구성 (질문하기)
이전 목록에서 사용해야 하는 구성 요소를 선택한 후 다음 단계를 수행합니다.
- 새로운 Libero 프로젝트(핵심 구성 및 세대)를 만듭니다. 최종 설계의 타겟이 되는 장치와 제품군을 선택합니다.
- Custom Flow에 언급된 코어 중 하나 이상을 사용하세요.
a. SmartDesign을 만들고 원하는 코어를 구성하여 SmartDesign 구성 요소에서 인스턴스화합니다.
b. 모든 핀을 최상위 레벨로 승격시킵니다.
c. SmartDesign을 생성합니다.
d. 시뮬레이션 도구(사전 합성 또는 사후 합성 또는 사후 레이아웃 옵션 중 하나)를 두 번 클릭하여 시뮬레이터를 호출합니다. 시뮬레이터를 호출한 후 종료할 수 있습니다. 이 단계에서는 시뮬레이션이 생성됩니다. file귀하의 프로젝트에 필요합니다.
팁: 당신 Libero 외부에서 디자인을 시뮬레이션하려면 이 단계를 수행해야 합니다.
자세한 내용은 설계 시뮬레이션을 참조하세요.
e. 프로젝트를 저장합니다. 이것은 참조 프로젝트입니다.
2.2 구성 요소 매니페스트 (질문하기)
구성 요소를 생성할 때 다음 세트가 생성됩니다. files는 각 구성 요소에 대해 생성됩니다. 구성 요소 매니페스트 보고서는 다음 집합을 자세히 설명합니다. file각 후속 단계(합성, 시뮬레이션, 펌웨어 생성 등)에서 생성되고 사용됩니다. 이 보고서는 생성된 모든 위치의 위치를 제공합니다. file사용자 지정 흐름을 진행하려면 s가 필요합니다. 보고서 영역에서 구성 요소 매니페스트에 액세스할 수 있습니다. 디자인 > 보고서를 클릭하여 보고서 탭을 엽니다. 보고서 탭에서 manifest.txt 세트를 볼 수 있습니다. files (오버view), 생성한 각 구성요소마다 하나씩.
팁: 구성 요소 매니페스트를 보려면 구성 요소 또는 모듈을 "루트"로 설정해야 합니다. file 보고서 탭의 내용입니다.
또는 개별 매니페스트 보고서에 액세스할 수 있습니다. file생성된 각 핵심 구성 요소 또는 SmartDesign 구성 요소에 대한 s /구성요소/작업/ / / _manifest.txt 또는 /구성요소/작업/ / _manifest.txt. 매니페스트에도 액세스할 수 있습니다. file Libero의 새 구성 요소 탭에서 생성된 각 구성 요소의 내용, file 위치는 프로젝트 디렉토리와 관련하여 언급됩니다.
다음 구성 요소 매니페스트 보고서에 집중하세요.
- SmartDesign에 코어를 인스턴스화한 경우 다음을 읽으십시오. file _매니페스트.txt.
- 코어에 대한 구성 요소를 만든 경우 다음을 읽어보세요. _매니페스트.txt.
귀하의 디자인에 적용되는 모든 구성 요소 매니페스트 보고서를 사용해야 합니다. 예를 들어amp예를 들어 프로젝트에 하나 이상의 핵심 구성 요소가 인스턴스화된 SmartDesign이 있고 최종 디자인에서 이를 모두 사용하려는 경우 다음을 선택해야 합니다. file디자인 흐름에서 사용할 모든 구성 요소의 구성 요소 매니페스트 보고서에 나열되어 있습니다.
2.3 매니페스트 해석 File스 (질문하기)
구성 요소 매니페스트를 열 때 file, 당신은 경로를 볼 수 있습니다 fileLibero 프로젝트의 s와 이를 디자인 흐름에서 사용할 위치에 대한 포인터. 다음 유형의 file매니페스트에 s가 있습니다 file:
- HDL 소스 file모든 합성 및 시뮬레이션 도구에 대한 s
- 자극제 file모든 시뮬레이션 도구에 대한 s
- 강제 files
다음은 PolarFire 핵심 구성 요소의 구성 요소 매니페스트입니다.
각 유형의 file 설계 흐름의 하류에 필요합니다. 다음 섹션에서는 통합을 설명합니다. file매니페스트에서 디자인 흐름으로 전환하세요.
제약 생성(질문하기)
구성 및 생성을 수행할 때 SDC/PDC/NDC 제약 조건을 작성/생성해야 합니다. file설계를 위해 합성, 배치 및 라우팅, 타이밍 검증 도구에 전달해야 합니다.
Libero 환경 외부에서 Derive Constraints 유틸리티를 사용하여 수동으로 작성하는 대신 제약 조건을 생성합니다. Libero 환경 외부에서 Derive Constraint 유틸리티를 사용하려면 다음을 수행해야 합니다.
- 사용자 HDL, 구성 요소 HDL 및 구성 요소 SDC 제약 조건 제공 files
- 최상위 모듈 지정
- 파생 제약조건을 생성할 위치를 지정하세요 files
SDC 구성 요소 제약 조건은 다음에서 사용할 수 있습니다. /구성요소/작업/ / / 구성요소 구성 및 생성 후 디렉토리입니다.
설계에 대한 제약 조건을 생성하는 방법에 대한 자세한 내용은 부록 C-제약 조건 도출을 참조하세요.
디자인 종합 (질문하기)
Custom Flow의 주요 기능 중 하나는 타사 합성을 사용할 수 있도록 하는 것입니다.
Libero 외부의 도구입니다. 사용자 정의 흐름은 Synopsys SynplifyPro 사용을 지원합니다. 합성하려면
프로젝트에서는 다음 절차를 따르세요.
- 합성 도구에서 새 프로젝트를 만들고, Libero 프로젝트와 동일한 장치 제품군, 다이, 패키지를 타겟으로 삼습니다.
a. 자신의 RTL을 가져옵니다. file평소와 같이 하면 됩니다.
b. 합성 출력을 구조적 Verilog(.vm)로 설정합니다.
팁: 구조적 Verilog(.vm)는 PolarFire에서 지원되는 유일한 합성 출력 형식입니다. - 컴포넌트 HDL 가져오기 file합성 프로젝트에 s를 추가하세요:
a. 각 구성 요소 매니페스트 보고서에 대해: 각 구성 요소에 대해 file HDL 소스 아래 file모든 합성 및 시뮬레이션 도구에 대해 다음을 가져옵니다. file 귀하의 합성 프로젝트에 참여하세요. - 가져오기 file Polarfire_syn_comps.v(Synopsys Synplify를 사용하는 경우)
합성 프로젝트에 설치 위치>/data/aPA5M을 추가합니다. - 이전에 생성된 SDC 가져오기 file 파생된 제약 도구를 통해 (부록 참조)
처럼ample SDC Constraints)를 합성 도구로 가져옵니다. 이 제약 조건 file 합성 도구가 더 적은 노력과 더 적은 설계 반복으로 타이밍 마감을 달성하도록 제한합니다.
중요한:
- 동일한 *.sdc를 사용할 계획이라면 file 설계 구현 단계에서 Place-and-Route를 제한하려면 이 *.sdc를 합성 프로젝트로 가져와야 합니다. 이는 설계 프로세스의 구현 단계에서 합성된 넷리스트와 Place-and-Route 제약 조건에 설계 객체 이름 불일치가 없는지 확인하기 위한 것입니다. 이 *.sdc를 포함하지 않으면 file 합성 단계에서는 합성에서 생성된 넷리스트가 설계 객체 이름이 일치하지 않기 때문에 배치 및 경로 단계에 실패할 수 있습니다.
a. Netlist Attributes *.ndc가 있는 경우 이를 합성 도구로 가져옵니다.
b. 합성을 실행합니다. - 합성 도구 출력의 위치는 *.vm netlist입니다. file 합성 후 생성됨. 설계 프로세스를 계속하려면 넷리스트를 Libero 구현 프로젝트로 가져와야 합니다.
디자인 시뮬레이션(질문하기)
Libero 외부에서 설계를 시뮬레이션하려면(즉, 고유한 시뮬레이션 환경과 시뮬레이터를 사용하려면) 다음 단계를 수행하세요.
- 설계 Files:
a. 사전 합성 시뮬레이션:
• RTL을 시뮬레이션 프로젝트로 가져옵니다.
• 각 구성 요소에 대한 매니페스트 보고서.
– 각각 가져오기 file HDL 소스 아래 file시뮬레이션 프로젝트에 모든 합성 및 시뮬레이션 도구를 추가합니다.
• 이것들을 컴파일하세요 file시뮬레이터의 지시에 따라 진행하세요.
b. 합성 후 시뮬레이션:
• 설계 합성에서 생성된 합성 후 *.vm 넷리스트를 시뮬레이션 프로젝트로 가져와 컴파일합니다.
c. 레이아웃 이후 시뮬레이션:
• 먼저, 디자인 구현을 완료합니다(디자인 구현 참조). 최종 Libero 프로젝트가 레이아웃 이후 상태인지 확인합니다.
• 백애노테이션 생성을 두 번 클릭합니다. FileLibero Design Flow 창에 s가 있습니다. 두 개를 생성합니다. files:
/디자이너/ / _ba.v/vhd /디자이너/
/ _ba.sdf
• 이 두 가지를 모두 가져옵니다. file시뮬레이션 도구에 s를 추가하세요. - 자극 및 구성 files:
a. 각 구성 요소 매니페스트 보고서에 대해:
• 모두 복사 file자극 하의 s File모든 시뮬레이션 도구 섹션에 대한 s를 시뮬레이션 프로젝트의 루트 디렉토리로 추가합니다.
b. Tcl이 있는지 확인하십시오. file이전 목록(2.a 단계)에 있는 s가 시뮬레이션이 시작되기 전에 먼저 실행됩니다.
c. UPROM.mem: 시뮬레이션을 원하는 하나 이상의 데이터 저장 클라이언트에 대해 시뮬레이션을 위한 콘텐츠 사용 옵션이 활성화된 설계에서 UPROM 코어를 사용하는 경우 실행 파일 pa4rtupromgen(Windows에서는 pa4rtupromgen.exe)을 사용하여 UPROM.mem을 생성해야 합니다. file. pa4rtupromgen 실행 파일은 UPROM.cfg를 사용합니다. file Tcl 스크립트를 통한 입력으로 file UPROM.mem을 출력합니다 file 시뮬레이션에 필요합니다. 이 UPROM.mem file 시뮬레이션을 실행하기 전에 시뮬레이션 폴더에 복사해야 합니다.amppa4rtupromgen 실행 파일 사용법을 보여주는 le는 다음 단계에서 제공됩니다. UPROM.cfg file 디렉토리에서 사용 가능합니다 /구성요소/작업/ / UPROM 구성 요소를 생성하는 데 사용한 Libero 프로젝트에서.
d. snvm.mem: 설계에서 시스템 서비스 코어를 사용하고 시뮬레이션을 원하는 하나 이상의 클라이언트에 대해 시뮬레이션을 위한 콘텐츠 사용 옵션이 활성화된 코어의 sNVM 탭을 구성한 경우 snvm.mem file 자동 생성됩니다
디렉토리 /구성요소/작업/ / 시스템 서비스 구성 요소를 생성하는 데 사용한 Libero 프로젝트에서 이 snvm.mem file 시뮬레이션을 실행하기 전에 시뮬레이션 폴더에 복사해야 합니다. - 작업 폴더와 작업 폴더 아래에 시뮬레이션이라는 하위 폴더를 만듭니다.
pa4rtupromgen 실행 파일은 작업 폴더에 시뮬레이션 하위 폴더가 있고, *.tcl 스크립트가 시뮬레이션 하위 폴더에 있다고 가정합니다. - UPROM.cfg를 복사하세요 file 컴포넌트 생성을 위해 생성된 첫 번째 Libero 프로젝트에서 작업 폴더로 이동합니다.
- 다음 명령을 *.tcl 스크립트에 붙여넣고 3단계에서 만든 시뮬레이션 폴더에 넣으세요.
SampPolarFire 및 PolarFire Soc Family 장치에 대한 URPOM.mem을 생성하기 위한 le *.tcl file
UPROM.cfg에서
장치 설정 -fam -주사위 -패키지
set_input_cfg -경로
set_sim_mem -경로File/UPROM.메모리>
gen_sim - 초기화 사용 거짓
다이와 패키지에 사용할 적절한 내부 이름은 *.prjx를 참조하세요. file 첫 번째 Libero 프로젝트(구성 요소 생성에 사용됨)
인수 use_init은 false로 설정해야 합니다.
set_sim_mem 명령을 사용하여 출력 경로를 지정하세요. file UPROM.mem 이란
스크립트 실행 시 생성됨 file pa4rtupromgen 실행 파일을 사용하여 - 명령 프롬프트나 Cygwin 터미널에서 3단계에서 만든 작업 디렉토리로 이동합니다.
–script 옵션과 함께 pa4rtupromgen 명령을 실행하고 이전 단계에서 만든 *.tcl 스크립트를 전달합니다.
윈도우용
/designer/bin/pa4rtupromgen.exe \
–스크립트./시뮬레이션/ .티씨엘
Linux의 경우:
/bin/pa4rtupromgen
–스크립트./시뮬레이션/ .티씨엘 - pa4rtupromgen 실행 파일을 성공적으로 실행한 후 UPROM.mem을 확인하십시오. file *.tcl 스크립트의 set_sim_mem 명령에서 지정한 위치에 생성됩니다.
- sNVM을 시뮬레이션하려면 snvm.mem을 복사하세요. file 첫 번째 Libero 프로젝트(구성 요소 구성에 사용)에서 시뮬레이션 프로젝트의 최상위 시뮬레이션 폴더로 이동하여 시뮬레이션을 실행합니다(Libero SoC 외부). UPROM 콘텐츠를 시뮬레이션하려면 생성된 UPROM.mem을 복사합니다. file 시뮬레이션 프로젝트의 최상위 시뮬레이션 폴더로 이동하여 시뮬레이션을 실행합니다(Libero SoC 외부에서).
중요: SoC 구성 요소의 기능을 시뮬레이션하려면 사전 컴파일된 PolarFire 시뮬레이션 라이브러리를 다운로드하고 여기에 설명된 대로 시뮬레이션 환경으로 가져옵니다. 자세한 내용은 부록 B—시뮬레이션 환경으로 시뮬레이션 라이브러리 가져오기를 참조하세요.
디자인 구현 (질문하기)
환경에서 합성 및 합성 후 시뮬레이션을 완료한 후에는 Libero를 다시 사용하여 설계를 물리적으로 구현하고 타이밍 및 전력 분석을 실행하고 프로그래밍을 생성해야 합니다. file.
- 설계의 물리적 구현 및 레이아웃을 위한 새로운 Libero 프로젝트를 만듭니다. 구성 요소 구성에서 만든 참조 프로젝트와 동일한 장치를 타겟팅해야 합니다.
- 프로젝트를 생성한 후, Design Flow 창에서 도구 체인에서 Synthesis를 제거합니다(프로젝트 > 프로젝트 설정 > Design Flow > Synthesis 사용 선택 취소).
- 합성 후 *.vm을 가져옵니다. file 이 프로젝트에 (File > 가져오기 > 합성된 Verilog 넷리스트(VM)).
팁: 여기에 대한 링크를 만드는 것이 좋습니다. file, 따라서 설계를 재합성할 경우 Libero는 항상 최신 합성 후 넷리스트를 사용합니다.
a. 디자인 계층 창에서 루트 모듈의 이름을 기록해 둡니다.
- 제약 조건을 Libero 프로젝트로 가져옵니다. 제약 조건 관리자를 사용하여 *.pdc/*.sdc/*.ndc 제약 조건을 가져옵니다.
a. I/O *.pdc 제약 조건 가져오기 files(제약 조건 관리자 > I/O 속성 > 가져오기).
b. Floorplanning *.pdc 제약 조건 가져오기 files (제약 조건 관리자 > 평면도 > 가져오기).
c. *.sdc 타이밍 제약 조건 가져오기 files(제약 관리자 > 타이밍 > 가져오기). 설계에 Over에 나열된 코어가 있는 경우viewSDC를 가져와야 합니다. file 파생 제약 도구를 통해 생성되었습니다.
d. *.ndc 제약 조건 가져오기 files (제약 조건 관리자 > 넷리스트 속성 > 가져오기). - 연관 제약 조건 File설계 도구입니다.
a. 제약 조건 관리자 열기(제약 조건 관리 > 제약 조건 관리 열기) View).
제약 조건 옆에 있는 장소 및 경로 및 타이밍 검증 확인란을 선택하세요. file 제약조건을 확립하다 file 및 도구 연결. *.pdc 제약 조건을 Place-andRoute에 연결하고 *.sdc를 Place-and-Route와 Timing Verification에 연결합니다. *.ndc를 연결합니다. file Netlist를 컴파일합니다.
팁: 만약 이 *.sdc 제약 조건으로 인해 Place and Route가 실패합니다. file, 같은 *.sdc를 가져옵니다. file 합성을 하고 다시 합성을 실행합니다. - 컴파일 넷리스트를 클릭한 다음 배치 및 경로를 클릭하여 레이아웃 단계를 완료합니다.
- Configure Design Initialization Data and Memories 도구를 사용하면 비휘발성 µPROM, sNVM 또는 외부 SPI 플래시 스토리지 메모리에 저장된 데이터를 사용하여 LSRAM, µSRAM, XCVR(트랜시버) 및 PCIe와 같은 설계 블록을 초기화할 수 있습니다. 이 도구에는 설계 초기화 시퀀스의 사양, 초기화 클라이언트의 사양, 사용자 데이터 클라이언트를 정의하기 위한 다음 탭이 있습니다.
– 디자인 초기화 탭
– µPROM 탭
– sNVM 탭
– SPI 플래시 탭
– Fabric RAM 탭
도구의 탭을 사용하여 설계 초기화 데이터와 메모리를 구성합니다.
구성을 완료한 후 다음 단계를 수행하여 초기화 데이터를 프로그래밍하세요.
• 초기화 클라이언트 생성
• 비트스트림 생성 또는 내보내기
• 장치 프로그래밍
이 도구를 사용하는 방법에 대한 자세한 내용은 Libero SoC Design Flow 사용자 가이드를 참조하세요. 도구에서 다양한 탭을 구성하고 메모리 구성을 지정하는 데 사용되는 Tcl 명령에 대한 자세한 내용은 files (*.cfg), 참조 Tcl 명령어 참조 가이드. - 프로그래밍 생성 File 이 프로젝트에서 얻은 정보를 활용하여 FPGA를 프로그래밍해 보세요.
부록 A-SampSDC 제약 조건(질문하기
Libero SoC는 CCC, OSC, Transceiver 등과 같은 특정 IP 코어에 대한 SDC 타이밍 제약을 생성합니다. SDC 제약을 설계 도구에 전달하면 더 적은 노력과 더 적은 설계 반복으로 타이밍 클로저를 충족할 가능성이 높아집니다. 제약에서 참조되는 모든 설계 객체에 대해 최상위 인스턴스의 전체 계층 경로가 제공됩니다.
7.1 SDC 타이밍 제약 조건 (질문하기)
Libero IP 코어 참조 프로젝트에서 이 최상위 SDC 제약 조건은 file 제약 조건 관리자(설계 흐름 > 제약 조건 열기 관리)에서 사용할 수 있습니다. View >타이밍 > 제약 조건 도출).
중요: 참조 이것 file 설계에 CCC, OSC, 트랜시버 및 기타 구성 요소가 포함된 경우 SDC 제약 조건을 설정합니다. 필요한 경우 전체 계층 경로를 수정하여 설계 계층과 일치시키거나 Derive_Constraints 유틸리티와 부록 C—구성 요소 수준 SDC에서 Derive Constraints의 단계를 사용합니다. file.
저장하다 file 다른 이름으로 SDC 가져오기 file 다른 SDC 제약 조건과 마찬가지로 합성 도구, 배치 및 경로 도구 및 타이밍 검증에 적용됩니다. files.
7.1.1 파생된 SDC File (질문하기)
# 이것 file 다음 SDC 소스를 기반으로 생성되었습니다. files:
# /드라이브/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/구성 요소/작업/
PF_CCC_C0/PF_CCC_C0_0/PF_CCC_C0_PF_CCC_C0_0_PF_CCC.sdc
# /드라이브/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/구성 요소/작업/
CLK_DIV/CLK_DIV_0/CLK_DIV_CLK_DIV_0_PF_CLK_DIV.sdc
# /드라이브/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/구성 요소/작업/
전송_PLL/전송_PLL_0/전송_PLL_전송_PLL_0_PF_TX_PLL.sdc
# /드라이브/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/구성 요소/작업/
DMA_INITIATOR/DMA_INITIATOR_0/DMA_INITIATOR.sdc
# /드라이브/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/구성 요소/작업/
FIC0_INITIATOR/FIC0_INITIATOR_0/FIC0_INITIATOR.sdc
# /드라이브/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/구성 요소/작업/
ICICLE_MSS/ICICLE_MSS.sdc
# /드라이브/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/구성 요소/작업/
PF_PCIE_C0/PF_PCIE_C0_0/PF_PCIE_C0_PF_PCIE_C0_0_PF_PCIE.sdc
# /드라이브/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/구성 요소/작업/
PCIE_INITIATOR/PCIE_INITIATOR_0/PCIE_INITIATOR.sdc
# /drive/aPA5M/cores/constraints/osc_rc160mhz.sdc
# *** 이에 대한 수정 사항 file 파생된 제약조건을 다시 실행하면 손실됩니다. ***
create_clock -name {CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK} -주기 6.25
[ get_pins { 클럭_및_리셋_인스트_0/오실레이터_160MHz_인스트_0/오실레이터_160MHz_0/
I_OSC_160/CLK } ] 시계 생성 - 이름 {REF_CLK_PAD_P} - 기간 10 [ get_ports { REF_CLK_PAD_P } ] 시계 생성 - 이름 { 클럭 및 재설정 인스트_0/ 전송 PLL_0/ 전송 PLL_0/ txpll_isnt_0/
DIV_CLK} -기간 8
[ get_pins { CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/DIV_CLK } ] 생성_클럭 -이름 {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT0} -25로 곱하기 -32로 나누기 -소스
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] - 위상 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT0 } ] 생성_클럭 -이름 {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT1} -25로 곱하기 -32로 나누기 -소스
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] - 위상 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT1 } ] 생성_클럭 -이름 {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT2} -25로 곱하기 -32로 나누기 -소스
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] - 위상 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT2 } ] 생성_클럭 -이름 {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT3} -25로 곱하기 -64로 나누기 -소스
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] - 위상 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT3 } ] 생성_클럭 -이름 { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/
Y_DIV} -2로 나누기 -소스
[ get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/A } ] [ get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/Y_DIV } ] set_false_path -through [ get_nets { DMA_INITIATOR_inst_0/ARESETN* } ] set_false_path -from [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/rdGrayCounter*/cntGray* } ] -to [ 셀 가져오기 { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
rdPtr_s1* } ] set_false_path - [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/에서 셀 가져오기
genblk1*/wrGrayCounter*/cntGray* } ] -to [ 셀 가져오기 { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
wrPtr_s1* } ] set_false_path - [ get_nets { FIC0_INITIATOR_inst_0/ARESETN* } ] set_false_path - [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[0] PCIE/PF_PCIE_C0_0/로
PCIE_1/INTERRUPT[1] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[2] PCIE/PF_PCIE_C0_0/PCIE_1/
INTERRUPT[3] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[4] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[5]
PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[6] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[7] PCIE/PF_PCIE_C0_0/
PCIE_1/WAKEREQ PCIE/PF_PCIE_C0_0/PCIE_1/MPERST_N } ] get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/TL_CLK }에서 false_path 설정 ] get_nets { PCIE_INITIATOR_inst_0/ARESETN* }를 통해 false_path 설정 ]
부록 B—시뮬레이션 환경으로 시뮬레이션 라이브러리 가져오기(질문하기)
Libero SoC를 사용한 RTL 시뮬레이션을 위한 기본 시뮬레이터는 ModelSim ME Pro입니다.
기본 시뮬레이터용 사전 컴파일된 라이브러리는 Libero 설치 디렉토리에서 사용 가능합니다. /Designer/lib/modelsimpro/precompiled/vlog for® 지원 패밀리. Libero SoC는 ModelSim, Questasim, VCS, Xcelium의 다른 타사 시뮬레이터 에디션도 지원합니다.
, Active HDL 및 Riviera Pro. 각각의 사전 컴파일된 라이브러리를 다음에서 다운로드하세요. Libero SoC v12.0 이상 시뮬레이터와 버전을 기준으로 합니다.
Libero 환경과 유사한 run.do file Libero 외부에서 시뮬레이션을 실행하려면 생성해야 합니다.
간단한 run.do를 생성하세요 file 컴파일 결과, 라이브러리 매핑, 컴파일 및 시뮬레이션을 위한 라이브러리를 설정하는 명령이 있습니다. 기본 실행을 만드는 단계를 따르세요. file.
- vlib 명령어 vlib presynth를 사용하여 컴파일 결과를 저장하는 논리적 라이브러리를 만듭니다.
- vmap 명령 vmap을 사용하여 논리적 라이브러리 이름을 사전 컴파일된 라이브러리 디렉토리에 매핑합니다. .
- 소스 컴파일 files—언어별 컴파일러 명령을 사용하여 디자인을 컴파일합니다. file작업 디렉토리로 s를 넣습니다.
– .v/.sv용 vlog
– .vhd용 vcom - 최상위 모듈의 이름을 지정하여 vsim 명령을 사용하여 시뮬레이션을 위한 설계를 로드합니다.
- run 명령을 사용하여 설계를 시뮬레이션합니다.
설계를 로드한 후 시뮬레이션 시간은 0으로 설정되고, 실행 명령을 입력하여 시뮬레이션을 시작할 수 있습니다.
시뮬레이터 전사 창에서 run.do를 실행합니다. file as run.do 시뮬레이션을 실행합니다. Samp르 런.도 file 다음과 같습니다.
조용히 ACTELLIBNAME PolarFire를 설정합니다. 조용히 PROJECT_DIR “W:/Test/basic_test”를 설정합니다.
{[file 존재합니다 presynth/_info]} { echo “INFO: 시뮬레이션 라이브러리 presynth가 존재합니다” } else
{ file 삭제 - 강제 presynth vlib presynth } vmap presynth presynth vmap PolarFire
“X:/Libero/Designer/lib/modelsimpro/precompiled/vlog/PolarFire” vlog -sv -work presynth
“${PROJECT_DIR}/hdl/top.v” vlog “+incdir+${PROJECT_DIR}/stimulus” -sv -work presynth “$
{PROJECT_DIR}/stimulus/tb.v” vsim -L PolarFire -L presynth -t 1ps presynth.tb 웨이브 추가 /tb/*
1000ns log /tb/* 실행 종료
부록 C—제약 조건 도출(질문하기)
이 부록에서는 Derive Constraints Tcl 명령을 설명합니다.
9.1 제약 조건 도출 Tcl 명령 (질문하기)
derive_constraints 유틸리티는 Libero SoC 설계 환경 외부의 RTL 또는 구성기에서 제약 조건을 파생하는 데 도움이 됩니다. 설계에 대한 제약 조건을 생성하려면 User HDL, Component HDL 및 Component Constraints가 필요합니다. files. SDC 구성 요소 제약 조건 files는 다음에서 사용 가능합니다. /구성요소/작업/ / / 구성요소 구성 및 생성 후 디렉토리입니다.
각 구성 요소 제약 조건 file set_component tcl 명령(구성 요소 이름 지정)과 구성 후 생성된 제약 조건 목록으로 구성됩니다. 제약 조건은 구성에 따라 생성되며 각 구성 요소에 따라 다릅니다.
Example 9-1. 구성 요소 제약 File PF_CCC 코어용
여기 전직이 있습니다amp구성 요소 제약의 le file PF_CCC 코어의 경우:
구성 요소 설정 PF_CCC_C0_PF_CCC_C0_0_PF_CCC
# 마이크로칩 주식회사
# 날짜: 2021-26-04 36:00:XNUMX
# PLL #0의 기본 클럭
create_clock - 기간 10 [ get_pins { pll_inst_0/REF_CLK_0 } ] 생성_클럭 - 나누기_1 - 소스 [ get_pins { pll_inst_0/
REF_CLK_0 } ] -phase 0 [ get_pins { pll_inst_0/OUT0 } ] 여기서 create_clock 및 create_generated_clock은 각각 구성에 따라 생성되는 참조 및 출력 클록 제약 조건입니다.
9.1.1 derive_constraints 유틸리티 사용 (질문하기)
파생 제약 조건은 설계를 통과하고 이전에 제공된 구성 요소 SDC를 기반으로 구성 요소의 각 인스턴스에 대해 새로운 제약 조건을 할당합니다. files. CCC 참조 클록의 경우 설계를 통해 다시 전파되어 참조 클록의 소스를 찾습니다. 소스가 I/O인 경우 참조 클록 제약 조건이 I/O에 설정됩니다. CCC 출력 또는 다른 클록 소스(예:ample, 트랜시버, 오실레이터), 다른 구성 요소의 클록을 사용하고 간격이 일치하지 않으면 경고를 보고합니다. 파생 제약 조건은 RTL에 온칩 오실레이터와 같은 일부 매크로에 대한 제약 조건도 할당합니다.
derive_constraints 유틸리티를 실행하려면 .tcl을 제공해야 합니다. file 지정된 순서대로 다음 정보를 포함하는 명령줄 인수입니다.
- set_device 섹션의 정보를 사용하여 장치 정보를 지정합니다.
- RTL 경로를 지정하세요 fileread_verilog 또는 read_vhdl 섹션의 정보를 사용합니다.
- set_top_level 섹션의 정보를 사용하여 최상위 모듈을 설정합니다.
- 구성 요소 SDC에 대한 경로를 지정하세요 fileread_sdc 또는 read_ndc 섹션의 정보를 사용합니다.
- 실행하다 filederive_constraints 섹션의 정보를 사용합니다.
- SDC 파생 제약 조건에 대한 경로를 지정하세요 file write_sdc 또는 write_pdc 또는 write_ndc 섹션의 정보를 사용합니다.
Example 9-2. derive.tcl의 실행 및 내용 File
다음은 예입니다ampderive_constraints 유틸리티를 실행하기 위한 명령줄 인수입니다.
$ /bin{64}/derive_constraints 파생.tcl
derive.tcl의 내용 file:
# 기기정보
set_device - 패밀리 PolarFire - 다이 MPF100T - 속도 -1
# RTL(RTL) files
read_verilog -mode system_verilog 프로젝트/구성 요소/작업/txpll0/
txpll0_txpll0_0_PF_TX_PLL.v
read_verilog -mode system_verilog {프로젝트/구성 요소/작업/txpll0/txpll0.v}
read_verilog -mode system_verilog {프로젝트/구성요소/작업/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.v}
read_verilog -mode system_verilog {프로젝트/구성 요소/작업/xcvr0/xcvr0.v}
read_vhdl -모드 vhdl_2008 {프로젝트/hdl/xcvr1.vhd}
#구성요소 SDC files
최상위 수준 설정 {xcvr1}
read_sdc -구성 요소 {프로젝트/구성 요소/작업/txpll0/txpll0_0/
txpll0_txpll0_0_PF_TX_PLL.sdc}
read_sdc -component {프로젝트/컴포넌트/작업/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.sdc}
#derive_constraint 명령 사용
파생_제약
#SDC/PDC/NDC 결과 files
write_sdc {프로젝트/제약 조건/xcvr1_파생_제약 조건.sdc}
write_pdc {프로젝트/제약조건/fp/xcvr1_파생_제약조건.pdc}
9.1.2 장치 설정 (질문하기)
설명
제품명, 다이명, 속도등급을 지정하세요.
set_device -가족 -주사위 -속도
인수
| 매개변수 | 유형 | 설명 |
| -가족 | 끈 | 패밀리 이름을 지정하세요. 가능한 값은 PolarFire®, PolarFire SoC입니다. |
| -주사위 | 끈 | 주사위 이름을 지정하세요. |
| -속도 | 끈 | 장치 속도 등급을 지정하세요. 가능한 값은 STD 또는 -1입니다. |
| 반환 유형 | 설명 |
| 0 | 명령이 성공했습니다. |
| 1 | 명령이 실패했습니다. 오류가 있습니다. 콘솔에서 오류 메시지를 볼 수 있습니다. |
오류 목록
| 오류 코드 | 오류 메시지 | 설명 |
| 오류0023 | 필수 매개변수 - die가 없습니다 | die 옵션은 필수이므로 지정해야 합니다. |
| 오류0005 | 알려지지 않은 'MPF30' | -die 옵션의 값이 올바르지 않습니다. 옵션 설명에서 가능한 값 목록을 참조하세요. |
| 오류0023 | 매개변수—die에 값이 없습니다. | die 옵션은 값 없이 지정되었습니다. |
| 오류0023 | 필수 매개변수 - family가 없습니다. | 가족 옵션은 필수이므로 지정해야 합니다. |
| 오류0004 | 알려지지 않은 가족 'PolarFire®' | family 옵션이 올바르지 않습니다. 옵션 설명에서 가능한 값 목록을 참조하세요. |
| ………… 계속 | ||
| 오류 코드 | 오류 메시지 | 설명 |
| 오류0023 | 매개변수—family에 값이 없습니다. | family 옵션은 값 없이 지정되었습니다. |
| 오류0023 | 필수 매개변수 - 속도가 누락되었습니다. | 속도 옵션은 필수이므로 지정해야 합니다. |
| 오류0007 | 알 수 없는 속도 ' ' | 속도 옵션이 올바르지 않습니다. 옵션 설명에서 가능한 값 목록을 참조하세요. |
| 오류0023 | 매개변수 - 속도 값이 누락되었습니다. | 속도 옵션은 값 없이 지정됩니다. |
Example
장치 설정 - 패밀리 {PolarFire} - 다이 {MPF300T_ES} - 속도 -1
set_device -패밀리 SmartFusion 2 -die M2S090T -속도 -1
9.1.3 read_verilog (질문하기)
설명
Verilog 읽기 file Verific을 사용합니다.
read_verilog [-lib ] [-모드 ]file이름>
인수
| 매개변수 | 유형 | 설명 |
| -lib | 끈 | 라이브러리에 추가할 모듈이 들어 있는 라이브러리를 지정합니다. |
| -방법 | 끈 | Verilog 표준을 지정합니다. 가능한 값은 verilog_95, verilog_2k, system_verilog_2005, system_verilog_2009, system_verilog, verilog_ams, verilog_psl, system_verilog_mfcu입니다. 값은 대소문자를 구분하지 않습니다. 기본값은 verilog_2k입니다. |
| file이름 | 끈 | 베릴로그 file 이름. |
| 반환 유형 | 설명 |
| 0 | 명령이 성공했습니다. |
| 1 | 명령이 실패했습니다. 오류가 있습니다. 콘솔에서 오류 메시지를 볼 수 있습니다. |
오류 목록
| 오류 코드 | 오류 메시지 | 설명 |
| 오류0023 | 매개변수—lib에 값이 없습니다. | lib 옵션이 값 없이 지정되었습니다. |
| 오류0023 | 매개변수—모드에 값이 없습니다. | 모드 옵션은 값 없이 지정되었습니다. |
| 오류0015 | 알 수 없는 모드 ' ' | 지정된 verilog 모드는 알 수 없습니다. 가능한 verilog 모드 목록을 참조하십시오.—mode 옵션 설명. |
| 오류0023 | 필수 매개변수 file 이름이 없습니다 | Verilog 없음 file 경로가 제공됩니다. |
| 오류0016 | Verific의 파서로 인해 실패했습니다. | Verilog에서 구문 오류 fileVerific의 파서는 오류 메시지 위의 콘솔에서 확인할 수 있습니다. |
| 오류0012 | set_device가 호출되지 않았습니다 | 장치 정보가 지정되지 않았습니다. set_device 명령을 사용하여 장치를 설명합니다. |
Example
read_verilog -mode system_verilog {component/work/top/top.v}
read_verilog -모드 system_verilog_mfcu design.v
9.1.4 read_vhdl (질문하기)
설명
VHDL 추가 file VHDL 목록에 files.
read_vhdl [-lib ] [-모드 ]file이름>
인수
| 매개변수 | 유형 | 설명 |
| -lib | — | 콘텐츠를 추가해야 하는 라이브러리를 지정하세요. |
| -방법 | — | VHDL 표준을 지정합니다. 기본값은 VHDL_93입니다. 가능한 값은 vhdl_93, vhdl_87, vhdl_2k, vhdl_2008, vhdl_psl입니다. 값은 대소문자를 구분하지 않습니다. |
| file이름 | — | 한국어: file 이름. |
| 반환 유형 | 설명 |
| 0 | 명령이 성공했습니다. |
| 1 | 명령이 실패했습니다. 오류가 있습니다. 콘솔에서 오류 메시지를 볼 수 있습니다. |
오류 목록
| 오류 코드 | 오류 메시지 | 설명 |
| 오류0023 | 매개변수—lib에 값이 없습니다. | lib 옵션이 값 없이 지정되었습니다. |
| 오류0023 | 매개변수—모드에 값이 없습니다. | 모드 옵션은 값 없이 지정되었습니다. |
| 오류0018 | 알 수 없는 모드 ' ' | 지정된 VHDL 모드는 알 수 없습니다. 가능한 VHDL 모드 목록을 참조하십시오.—모드 옵션 설명. |
| 오류0023 | 필수 매개변수 file 이름이 없습니다 | VHDL 없음 file 경로가 제공됩니다. |
| 오류0019 | invalid_path.v를 등록할 수 없습니다. file | 지정된 VHDL file 존재하지 않거나 읽기 권한이 없습니다. |
| 오류0012 | set_device가 호출되지 않았습니다 | 장치 정보가 지정되지 않았습니다. set_device 명령을 사용하여 장치를 설명합니다. |
Example
read_vhdl -모드 vhdl_2008 osc2dfn.vhd
읽기_vhdl {hdl/top.vhd}
9.1.5 최상위 수준 설정(질문하기)
설명
RTL에서 최상위 모듈의 이름을 지정합니다.
최상위_수준_설정[-lib ]
인수
| 매개변수 | 유형 | 설명 |
| -lib | 끈 | 최상위 모듈이나 엔터티를 검색하기 위한 라이브러리(선택 사항). |
| 이름 | 끈 | 최상위 모듈 또는 엔터티 이름. |
| 반환 유형 | 설명 |
| 0 | 명령이 성공했습니다. |
| 1 | 명령이 실패했습니다. 오류가 있습니다. 콘솔에서 오류 메시지를 볼 수 있습니다. |
오류 목록
| 오류 코드 | 오류 메시지 | 설명 |
| 오류0023 | 필수 매개변수 최상위 수준이 없습니다. | 최상위 옵션은 필수이므로 지정해야 합니다. |
| 오류0023 | 매개변수—lib에 값이 없습니다. | lib 옵션은 값 없이 지정되었습니다. |
| 오류0014 | 최상위 레벨을 찾을 수 없습니다 도서관에서 | 지정된 최상위 모듈은 제공된 라이브러리에 정의되어 있지 않습니다. 이 오류를 수정하려면 최상위 모듈 또는 라이브러리 이름을 수정해야 합니다. |
| 오류0017 | 정교화 실패 | RTL 구현 프로세스 오류. 오류 메시지는 콘솔에서 확인할 수 있습니다. |
Example
최상위_레벨_설정{상위}
set_top_level -lib hdl 상단
9.1.6 read_sdc (질문하기)
설명
SDC 읽기 file 구성 요소 데이터베이스로.
read_sdc -구성 요소file이름>
인수
| 매개변수 | 유형 | 설명 |
| -요소 | — | 이것은 제약 조건을 도출할 때 read_sdc 명령에 대한 필수 플래그입니다. |
| file이름 | 끈 | SDC로 가는 길 file. |
| 반환 유형 | 설명 |
| 0 | 명령이 성공했습니다. |
| 1 | 명령이 실패했습니다. 오류가 있습니다. 콘솔에서 오류 메시지를 볼 수 있습니다. |
오류 목록
| 오류 코드 | 오류 메시지 | 설명 |
| 오류0023 | 필수 매개변수 file 이름이 없습니다. | 필수 옵션 file 이름이 지정되지 않았습니다. |
| 오류0000 | SDC file <file_path>를 읽을 수 없습니다. | 지정된 SDC file 읽기 권한이 없습니다. |
| 오류0001 | 열 수 없습니다file_경로> file. | SDC는 file 존재하지 않습니다. 경로를 수정해야 합니다. |
| 오류0008 | set_component 명령이 없습니다.file_경로> file | SDC의 지정된 구성 요소 file 구성요소를 지정하지 않습니다. |
| 오류 코드 | 오류 메시지 | 설명 |
| 오류0009 | <List of errors from sdc file> | SDC는 file 잘못된 sdc 명령이 포함되어 있습니다. 예를 들어amp르,
set_multicycle_path 제약 조건에 오류가 있는 경우: 명령 read_sdc를 실행하는 동안 오류가 발생했습니다.file_경로> file: 명령 set_multicycle_path에 오류가 있습니다: 알 수 없는 매개변수 [get_cells {reg_a}]. |
Example
read_sdc -component {./component/work/ccc0/ccc0_0/ccc0_ccc0_0_PF_CCC.sdc}
9.1.7 read_ndc (질문하기)
설명
NDC 읽기 file 구성 요소 데이터베이스로.
read_ndc -구성 요소file이름>
인수
| 매개변수 | 유형 | 설명 |
| -요소 | — | 이것은 제약 조건을 도출할 때 read_ndc 명령에 대한 필수 플래그입니다. |
| file이름 | 끈 | NDC로 가는 길 file. |
| 반환 유형 | 설명 |
| 0 | 명령이 성공했습니다. |
| 1 | 명령이 실패했습니다. 오류가 있습니다. 콘솔에서 오류 메시지를 볼 수 있습니다. |
오류 목록
| 오류 코드 | 오류 메시지 | 설명 |
| 오류0001 | 열 수 없습니다file_경로> file | 국가개발위원회(NDC) file 존재하지 않습니다. 경로를 수정해야 합니다. |
| 오류0023 | 필수 매개변수 - AtclParamO_가 없습니다. | 필수 옵션 file이름이 지정되지 않았습니다. |
| 오류0023 | 필수 매개변수입니다. 구성 요소가 없습니다. | 구성 요소 옵션은 필수이므로 지정해야 합니다. |
| 오류0000 | 엔디씨 file 'file_path>'를 읽을 수 없습니다. | 지정된 NDC file 읽기 권한이 없습니다. |
Example
read_ndc -구성 요소 {구성 요소/작업/ccc1/ccc1_0/ccc_comp.ndc}
9.1.8 derive_constraints (질문하기)
설명
구성 요소 SDC 인스턴스화 file디자인 수준의 데이터베이스로 전환합니다.
파생_제약
인수
| 반환 유형 | 설명 |
| 0 | 명령이 성공했습니다. |
| 1 | 명령이 실패했습니다. 오류가 있습니다. 콘솔에서 오류 메시지를 볼 수 있습니다. |
오류 목록
| 오류 코드 | 오류 메시지 | 설명 |
| 오류0013 | 최상위 레벨이 정의되지 않았습니다 | 이는 최상위 모듈 또는 엔터티가 지정되지 않았음을 의미합니다. 이 호출을 수정하려면 다음을 실행하세요. derive_constraints 명령 전에 set_top_level 명령을 사용합니다. |
Example
파생_제약
9.1.9 write_sdc (질문하기)
설명
제약조건을 작성합니다 file SDC 형식입니다.
쓰기_sdcfile이름>
인수
| 매개변수 | 유형 | 설명 |
| <file이름> | 끈 | SDC로 가는 길 file 생성됩니다. 이것은 필수 옵션입니다. file 존재하는 경우 덮어쓰여집니다. |
| 반환 유형 | 설명 |
| 0 | 명령이 성공했습니다. |
| 1 | 명령이 실패했습니다. 오류가 있습니다. 콘솔에서 오류 메시지를 볼 수 있습니다. |
오류 목록
| 오류 코드 | 오류 메시지 | 설명 |
| 오류0003 | 열 수 없습니다file 경로> file. | File 경로가 올바르지 않습니다. 부모 디렉토리가 있는지 확인하세요. |
| 오류0002 | SDC file 'file path>'는 쓸 수 없습니다. | 지정된 SDC file 쓰기 권한이 없습니다. |
| 오류0023 | 필수 매개변수 file 이름이 없습니다. | SDC는 file 경로는 필수 옵션이므로 지정해야 합니다. |
Example
write_sdc “파생.sdc”
9.1.10 write_pdc (질문하기)
설명
물리적 제약 조건을 작성합니다(제약 조건 파생에만 해당).
쓰기_pdcfile이름>
인수
| 매개변수 | 유형 | 설명 |
| <file이름> | 끈 | PDC로 가는 길 file 생성됩니다. 이것은 필수 옵션입니다. file 경로가 존재하면 덮어쓰게 됩니다. |
| 반환 유형 | 설명 |
| 0 | 명령이 성공했습니다. |
| 1 | 명령이 실패했습니다. 오류가 있습니다. 콘솔에서 오류 메시지를 볼 수 있습니다. |
오류 목록
| 오류 코드 | 오류 메시지 | 설명 |
| 오류0003 | 열 수 없습니다file 경로> file | 그만큼 file 경로가 올바르지 않습니다. 부모 디렉토리가 있는지 확인하세요. |
| 오류0002 | 피디씨 file 'file path>'는 쓸 수 없습니다. | 지정된 PDC file 쓰기 권한이 없습니다. |
| 오류0023 | 필수 매개변수 file 이름이 없습니다 | PDC는 file 경로는 필수 옵션이므로 지정해야 합니다. |
Example
write_pdc “파생.pdc”
9.1.11 write_ndc (질문하기)
설명
NDC 제약 조건을 작성합니다. file.
쓰기_ndcfile이름>
인수
| 매개변수 | 유형 | 설명 |
| file이름 | 끈 | NDC로 가는 길 file 생성됩니다. 이것은 필수 옵션입니다. file 존재하는 경우 덮어쓰여집니다. |
| 반환 유형 | 설명 |
| 0 | 명령이 성공했습니다. |
| 1 | 명령이 실패했습니다. 오류가 있습니다. 콘솔에서 오류 메시지를 볼 수 있습니다. |
오류 목록
| 오류 코드 | 오류 메시지 | 설명 |
| 오류0003 | 열 수 없습니다file_경로> file. | File 경로가 올바르지 않습니다. 부모 디렉터리가 존재하지 않습니다. |
| 오류0002 | 엔디씨 file 'file_path>'는 쓸 수 없습니다. | 지정된 NDC file 쓰기 권한이 없습니다. |
| 오류0023 | 필수 매개변수 _AtclParamO_가 없습니다. | 국가개발위원회(NDC) file 경로는 필수 옵션이므로 지정해야 합니다. |
Example
write_ndc “파생.ndc”
9.1.12 add_include_path (질문하기)
설명
검색할 경로를 지정합니다. fileRTL을 읽을 때 files.
추가_포함_경로
인수
| 매개변수 | 유형 | 설명 |
| 예배 규칙서 | 끈 | 검색할 경로를 지정합니다. fileRTL을 읽을 때 files. 이 옵션은 필수입니다. |
| 반환 유형 | 설명 |
| 0 | 명령이 성공했습니다. |
| 반환 유형 | 설명 |
| 1 | 명령이 실패했습니다. 오류가 있습니다. 콘솔에서 오류 메시지를 볼 수 있습니다. |
오류 목록
| 오류 코드 | 오류 메시지 | 설명 |
| 오류0023 | 필수 매개변수 포함 경로가 없습니다. | 디렉토리 옵션은 필수이므로 제공되어야 합니다. |
참고사항: 만약 디렉토리 경로가 올바르지 않으면 add_include_path가 오류 없이 전달됩니다.
그러나 Verific의 파서로 인해 read_verilog/read_vhd 명령은 실패합니다.
Example
add_include_path 구성 요소/작업/COREABC0/COREABC0_0/rtl/vlog/core
개정 내역(질문하기)
개정 내역은 문서에서 구현된 변경 사항을 설명합니다. 변경 사항은 최신 출판물부터 시작하여 개정별로 나열됩니다.
| 개정 | 날짜 | 설명 |
| F | 08/2024 | 이 개정판에서 변경된 사항은 다음과 같습니다. • 업데이트된 섹션 부록 B-시뮬레이션 환경으로 시뮬레이션 라이브러리 가져오기. |
| E | 08/2024 | 이 개정판에서 변경된 사항은 다음과 같습니다. • 업데이트된 섹션view. • 업데이트된 섹션 파생 SDC File. • 업데이트된 섹션 부록 B-시뮬레이션 환경으로 시뮬레이션 라이브러리 가져오기. |
| D | 02/2024 | 이 문서는 v2024.1에서 변경 사항 없이 Libero 2023.2 SoC Design Suite와 함께 출시되었습니다. 업데이트된 섹션 derive_constraints 유틸리티 작업 |
| C | 08/2023 | 이 문서는 v2023.2에서 변경 사항 없이 Libero 2023.1 SoC Design Suite와 함께 출시되었습니다. |
| B | 04/2023 | 이 문서는 v2023.1에서 변경 사항 없이 Libero 2022.3 SoC Design Suite와 함께 출시되었습니다. |
| A | 12/2022 | 초기 개정. |
마이크로칩 FPGA 지원
Microchip FPGA 제품 그룹은 고객 서비스, 고객 기술 지원 센터, web사이트 및 전세계 영업 사무소.
문의사항에 대한 답변이 이미 제공되었을 가능성이 높으므로 고객은 지원팀에 문의하기 전에 Microchip 온라인 리소스를 방문하는 것이 좋습니다.
를 통해 기술 지원 센터에 문의하십시오. web사이트에서 www.microchip.com/support. FPGA 디바이스 부품 번호를 언급하고 적절한 케이스 카테고리를 선택하고 디자인을 업로드하십시오. files 기술 지원 사례를 만드는 동안.
제품 가격, 제품 업그레이드, 업데이트 정보, 주문 상태 및 승인과 같은 비기술적 제품 지원에 대해서는 고객 서비스에 문의하십시오.
- 북미에서 전화하려면 800.262.1060으로 전화하세요.
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마이크로칩 정보
마이크로칩 Web대지
Microchip은 다음을 통해 온라인 지원을 제공합니다. web사이트에서 www.microchip.com/. 이것 web사이트는 만드는 데 사용됩니다 file고객이 쉽게 이용할 수 있는 s 및 정보. 이용 가능한 콘텐츠 중 일부는 다음과 같습니다.
- 제품 지원 – 데이터 시트 및 정오표, 애플리케이션 노트 및 sample 프로그램, 디자인 리소스, 사용자 가이드 및 하드웨어 지원 문서, 최신 소프트웨어 릴리스 및 보관된 소프트웨어
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Microchip 제품 사용자는 다음과 같은 다양한 채널을 통해 지원을 받을 수 있습니다.
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- 기술 지원
고객은 대리점, 담당자 또는 ESE에 지원을 요청해야 합니다. 지역 판매 사무소도 고객을 도울 수 있습니다. 판매 사무소 및 위치 목록이 이 문서에 포함되어 있습니다. 기술 지원은 다음을 통해 제공됩니다. web사이트 위치: www.microchip.com/support
Microchip Devices 코드 보호 기능
Microchip 제품의 코드 보호 기능에 대한 자세한 내용은 다음과 같습니다.
- 마이크로칩 제품은 해당 마이크로칩 데이터 시트에 포함된 사양을 충족합니다.
- Microchip은 자사 제품군이 의도된 방식으로, 작동 사양 내에서, 정상적인 조건에서 사용될 경우 안전하다고 믿습니다.
- Microchip은 지적 재산권을 소중히 여기고 적극적으로 보호합니다. Microchip 제품의 코드 보호 기능을 위반하려는 시도는 엄격히 금지되며 디지털 밀레니엄 저작권법을 위반할 수 있습니다.
- Microchip이나 다른 반도체 제조업체는 코드의 보안을 보장할 수 없습니다. 코드 보호는 제품이 "깨지지 않는다"는 것을 보장한다는 것을 의미하지 않습니다. 코드 보호는 끊임없이 진화하고 있습니다. Microchip은 제품의 코드 보호 기능을 지속적으로 개선하기 위해 최선을 다하고 있습니다.
법적 고지
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상표
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2024, Microchip Technology Incorporated 및 그 자회사. 모든 권리 보유.
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호주 - 시드니 전화: 61-2-9868-6733 중국 – 베이징 전화: 86-10-8569-7000 중국 – 청두 전화: 86-28-8665-5511 중국 - 충칭 전화: 86-23-8980-9588 중국 – 둥관 전화: 86-769-8702-9880 중국 – 광저우 전화: 86-20-8755-8029 중국 - 항저우 전화: 86-571-8792-8115 중국 – 홍콩 특별행정구 전화: 852-2943-5100 중국 – 난징 전화: 86-25-8473-2460 중국 - 칭다오 전화: 86-532-8502-7355 중국 – 상하이 전화: 86-21-3326-8000 중국 - 선양 전화: 86-24-2334-2829 중국 – 선전 전화: 86-755-8864-2200 중국 – 쑤저우 전화: 86-186-6233-1526 중국 – 우한 전화: 86-27-5980-5300 중국 – 시안 전화: 86-29-8833-7252 중국 – 샤먼 전화: 86-592-2388138 중국 - 주하이 전화: 86-756-3210040 |
인도 - 방갈로르 전화: 91-80-3090-4444 인도 – 뉴델리 전화: 91-11-4160-8631 인도 - 푸네 전화: 91-20-4121-0141 일본 – 오사카 전화: 81-6-6152-7160 일본 – 도쿄 전화: 81-3-6880-3770 한국 – 대구 전화: 82-53-744-4301 한국 – 서울 전화: 82-2-554-7200 말레이시아 – 쿠알라 룸푸르 전화: 60-3-7651-7906 말레이시아 - 페낭 전화: 60-4-227-8870 필리핀 – 마닐라 전화: 63-2-634-9065 싱가포르 전화: 65-6334-8870 대만 – 신주 전화: 886-3-577-8366 대만 – 가오슝 전화: 886-7-213-7830 대만 – 타이페이 전화: 886-2-2508-8600 태국 – 방콕 전화: 66-2-694-1351 베트남 – 호치민 전화: 84-28-5448-2100 |
오스트리아 - 벨스 전화: 43-7242-2244-39 팩스: 43-7242-2244-393 덴마크 - 코펜하겐 전화: 45-4485-5910 팩스: 45-4485-2829 핀란드 – 에스포 전화: 358-9-4520-820 프랑스 - 파리 Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 독일 - 가르힝 전화: 49-8931-9700 독일 – 한 전화: 49-2129-3766400 독일 - 하일브론 전화: 49-7131-72400 독일 - 카를스루에 전화: 49-721-625370 독일 - 뮌헨 Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 독일 – 로젠하임 전화: 49-8031-354-560 이스라엘 – 호드 하샤론 전화: 972-9-775-5100 이탈리아 – 밀라노 전화: 39-0331-742611 팩스: 39-0331-466781 이탈리아 – 파도바 전화: 39-049-7625286 네덜란드 - 드루넨 전화: 31-416-690399 팩스: 31-416-690340 노르웨이 - 트론헤임 전화: 47-72884388 폴란드 - 바르샤바 전화: 48-22-3325737 루마니아 - 부쿠레슈티 Tel: 40-21-407-87-50 스페인 – 마드리드 Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 스웨덴 – 예테보리 Tel: 46-31-704-60-40 스웨덴 – 스톡홀름 전화: 46-8-5090-4654 영국 – 워킹엄 전화: 44-118-921-5800 팩스: 44-118-921-5820 |
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MICROCHIP DS00004807F PolarFire Family FPGA 사용자 정의 흐름 [PDF 파일] 사용자 가이드 DS00004807F PolarFire Family FPGA 사용자 정의 흐름, DS00004807F, PolarFire Family FPGA 사용자 정의 흐름, Family FPGA 사용자 정의 흐름, 사용자 정의 흐름, 흐름 |