Упутство за коришћење прилагођеног тока за PolarFire Family FPGA
Либеро СоЦ в2024.2
Увод (Поставите питање)
Либеро систем-на-чипу (SoC) софтвер пружа потпуно интегрисано окружење за дизајн програмабилних капија низова (FPGA). Међутим, неки корисници би можда желели да користе алате за синтезу и симулацију трећих страна ван Либеро SoC окружења. Либеро се сада може интегрисати у FPGA окружење за дизајн. Препоручује се коришћење Либеро SoC-а за управљање целим током дизајна FPGA.
Овај кориснички водич описује прилагођени ток за уређаје PolarFire и PolarFire SoC фамилије, процес интеграције Либера као дела већег тока пројектовања FPGA. Подржане породице уређаја® Следећа табела наводи породице уређаја које Libero SoC подржава. Међутим, неке информације у овом водичу могу се односити само на одређену породицу уређаја. У овом случају, такве информације су јасно идентификоване.
Табела 1. Породице уређаја које подржава Libero SoC
| Породица уређаја | Опис |
| ПоларФире® | PolarFire FPGA-ови пружају најнижу снагу у индустрији при средњим густинама уз изузетну безбедност и поузданост. |
| ПоларФире СоЦ | PolarFire SoC је први SoC FPGA са детерминистичким, кохерентним RISC-V CPU кластером и детерминистичким L2 меморијским подсистемом који омогућава Linux® и апликације у реалном времену. |
Готовоview (Поставите питање)
Иако Libero SoC пружа потпуно интегрисано окружење за дизајн од почетка до краја за развој SoC и FPGA дизајна, он такође пружа флексибилност за покретање синтезе и симулације помоћу алата трећих страна ван Libero SoC окружења. Међутим, неки кораци дизајна морају остати унутар Libero SoC окружења.
Следећа табела наводи главне кораке у току пројектовања FPGA и означава кораке за које се мора користити Libero SoC.
Табела 1-1. Ток пројектовања FPGA
| Корак тока дизајна | Мора се користити Либеро | Опис |
| Унос дизајна: HDL | бр | По жељи користите алатку за уређивање/проверу HDL-а треће стране ван Libero® SoC-а. |
| Унос дизајна: Конфигуратори | Да | Направите први Либеро пројекат за генерисање основних компоненти ИП каталога. |
| Аутоматско генерисање PDC/SDC ограничења | бр | Изведена ограничења захтевају све HDL fileи услужни програм derive_constraints када се извршава ван Libero SoC-а, као што је описано у Додатку C—Извођење ограничења. |
| Симулација | бр | Користите алат треће стране изван Libero SoC-а, ако желите. Потребно је преузимање претходно компајлираних библиотека за симулацију за циљни уређај, циљни симулатор и циљну верзију Libero-а која се користи за имплементацију у позадини. |
| Синтеза | бр | По жељи користите алат треће стране изван Libero SoC-а. |
| Имплементација дизајна: Управљање ограничењима, Компајлирање нетлисте, Постављање и рутирање (видети горе)view) | Да | Направите други Либеро пројекат за бекенд имплементацију. |
| Време и провера снаге | Да | Останите у другом Либеро пројекту. |
| Конфигуришите податке и меморије за иницијализацију дизајна | Да | Користите овај алат за управљање различитим типовима меморија и иницијализацију дизајна у уређају. Останите у другом пројекту. |
| Програмирање File Генератион | Да | Останите у другом пројекту. |
Важно: Ви морате преузети прекомпилиранe библиотеке доступне на Прекомпилиране библиотеке за симулацију страница за коришћење симулатора треће стране.
У чистом Fabric FPGA току, унесите свој дизајн користећи HDL или шематски унос и проследите га директно.
алатима за синтезу. Проток је и даље подржан. PolarFire и PolarFire SoC FPGA имају значајне
власнички хард ИП блокови који захтевају употребу конфигурационих језгара (SgCores) из Libero SoC IP-а
каталог. Посебан третман је потребан за све блокове који чине SoC функционалност:
- ПоларФире
– PF_UPROM
– PF_SYSTEM_SERVICES
– PF_CCC
– PF CLK DIV
– PF_CRYPTO
– PF_DRI
– PF_INIT_MONITOR
– PF_NGMUX
– PF_OSC
– РАМ меморије (TPSRAM, DPSRAM, URAM)
– PF_SRAM_AHBL_AXI
– PF_XCVR_ERM
– PF_XCVR_REF_CLK
– PF_TX_PLL
– PF_PCIE
– PF_IO
– PF_IOD_CDR
– PF_IOD_CDR_CCC
– PF_IOD_GENERIC_RX
– PF_IOD_GENERIC_TX
– PF_IOD_GENERIC_TX_CCC
– PF_RGMII_TO_GMII
– PF_IOD_OCTAL_DDR
– PF_DDR3
– PF_DDR4
– PF_LPDDR3
– PF_QDR
– PF_CORESMARTBERT
– PF_TAMPER
– PF_TVS, и тако даље.
Поред претходно наведених SgCore-ова, постоји много DirectCore софт IP-ова доступних за породице PolarFire и PolarFire SoC уређаја у Libero SoC каталогу који користе FPGA fabric ресурсе.
За унос дизајна, ако користите било коју од претходних компоненти, морате користити Libero SoC за део уноса дизајна (конфигурација компоненте), али можете наставити остатак уноса дизајна (HDL унос, итд.) ван Libero-а. Да бисте управљали током FPGA дизајна ван Libero-а, пратите кораке наведене у остатку овог водича.
1.1 Животни циклус компоненте (Поставите питање)
Следећи кораци описују животни циклус SoC компоненте и пружају упутства о томе како руковати подацима.
- Генеришите компоненту користећи њен конфигуратор у Libero SoC-у. Ово генерише следеће типове података:
– ХДЛ files
– Меморија files
– Стимулус и симулација files
– Компонента СДЦ file - За ХДЛ fileс, направите инстанцију и интегришите их у остатак HDL дизајна користећи екстерни алат/процес за унос дизајна.
- Меморија снабдевања fileс и стимулус fileс вашем алату за симулацију.
- Компонента снабдевања SDC file Алат за извођење ограничења за генерисање ограничења. Видите Додатак Ц—Извођење ограничења за више детаља.
- Морате креирати други Либеро пројекат, где увозите нетлисту након синтезе и метаподатке ваших компоненти, чиме се употпуњује веза између онога што сте генерисали и онога што програмирате.
1.2 Креирање пројекта Libero SoC (Поставите питање)
Неки кораци дизајна морају се извршити унутар Libero SoC окружења (Табела 1-1). Да би се ови кораци покренули, морате креирати два Libero SoC пројекта. Први пројекат се користи за конфигурацију и генерисање компоненти дизајна, а други пројекат је за физичку имплементацију дизајна највишег нивоа.
1.3 Прилагођени ток (Поставите питање)
Следећа слика приказује:
- Либеро SoC може бити интегрисан као део већег тока дизајна FPGA са алатима за синтезу и симулацију трећих страна изван Либеро SoC окружења.
- Различити кораци укључени у ток, почевши од креирања дизајна и шивања па све до програмирања уређаја.
- Размена података (улази и излази) која се мора догодити у сваком кораку тока пројектовања.
Савет:
- SNVM.cfg, UPROM.cfg
- *.mem file генерисање за симулацију: pa4rtupromgen.exe узима UPROM.cfg као улаз и генерише UPROM.mem.
Следећи су кораци у прилагођеном току:
- Конфигурација и генерисање компоненти:
а. Направите први Либеро пројекат (који ће служити као референтни пројекат).
б. Изаберите језгро из каталога. Двапут кликните на језгро да бисте му дали име компоненте и конфигурисали је.
Ово аутоматски извози податке о компонентама и fileс. Такође се генерише манифест компоненте. Видите манифесте компоненте за детаље. За више детаља погледајте Конфигурација компоненте. - Довршите свој RTL дизајн ван Либера:
a. Направите инстанцу компоненте HDL files.
б. Локација HDL-а files је наведен у манифестима компоненти files. - Генеришите SDC ограничења за компоненте. Користите услужни програм Derive Constraints да бисте генерисали временско ограничење. file(SDC) на основу:
а. Компонента HDL-а files
б. Компонента SDC files
ц. Кориснички HDL files
За више детаља, погледајте Додатак Ц—Извођење ограничења. - Алат за синтезу/алат за симулацију:
а. Узмите ХДЛ fileс, стимулус fileи податке о компонентама са одређених локација као што је наведено у манифестима компоненти.
б. Синтетизујте и симулирајте дизајн помоћу алата трећих страна изван Libero SoC-а. - Направите свој други (имплементациони) Либеро пројекат.
- Уклоните синтезу из ланца алата за ток дизајна (Пројекат > Подешавања пројекта > Ток дизајна > обришите поље за потврду Омогући синтезу).
- Увезите извор дизајна fileс (пост-синтетичка *.vm нетлиста из алата за синтезу):
– Увези пост-синтетску *.vm нетлисту (File>Увоз> Синтетизована Верилог нет листа (ВМ)).
– Метаподаци компоненте *.cfg fileс за uPROM и/или sNVM. - Увезите било коју компоненту блока Либеро SoC fileс. Блок files мора бити у *.cxz фајлу file формату.
За више информација о томе како да креирате блок, погледајте Упутство за коришћење PolarFire Block Flow-а. - Увезите ограничења дизајна:
– Ограничење увоза улазно/излазних података fileс (Менаџер ограничења > У/И атрибути > Увоз).
– Увези план простора *.pdc fileс (Менаџер ограничења > Планер спратова > Увоз).
– Временско ограничење увоза *.sdc fileс (Менаџер ограничења > Време > Увоз). Увезите SDC file генерисано помоћу алатке Derive Constraint.
– Ограничење увоза *.ndc fileс (Менаџер ограничења > Атрибути листе мрежа > Увоз), ако постоје. - Ограничење file и удружење алата
– У Менаџеру ограничења, повежите *.pdc fileза постављање и рутирање, *.sdc fileза проверу места, руте и времена, као и *.ndc fileс за компајлирање нетлисте. - Комплетна имплементација дизајна
– Постављање и усмеравање, провера времена и напајања, конфигурисање података за иницијализацију дизајна и меморија и програмирање file генерације. - Потврдите дизајн
– Валидирајте дизајн на FPGA и по потреби отклоните грешке користећи алате за дизајн који се налазе у пакету за дизајн Libero SoC.
Конфигурација компоненте (Поставите питање)
Први корак у прилагођеном току је конфигурисање ваших компоненти помоћу Либеро референтног пројекта (такође названог први Либеро пројекат у Табели 1-1). У наредним корацима користите податке из овог референтног пројекта.
Ако користите било које компоненте наведене раније, исподview у свом дизајну, извршите кораке описане у овом одељку.
Ако не користите ниједну од горе наведених компоненти, можете написати свој RTL ван Либера и директно га увести у своје алате за синтезу и симулацију. Затим можете прећи на одељак након синтезе и увести само своју *.vm нетлисту након синтезе у свој коначни пројекат имплементације Либера (такође назван други Либеро пројекат у Табели 1-1).
2.1 Конфигурација компоненти помоћу Либера (Поставите питање)
Након што са претходне листе изаберете компоненте које треба користити, извршите следеће кораке:
- Креирајте нови Libero пројекат (основна конфигурација и генерација): Изаберите уређај и породицу на коју циљате свој коначни дизајн.
- Користите једно или више језгара поменутих у Прилагођеном току.
а. Направите SmartDesign и конфигуришите жељено језгро и направите његову инстанцију у SmartDesign компоненти.
б. Унапредите све пинове на највиши ниво.
ц. Генеришите SmartDesign.
д. Двапут кликните на алатку Симулација (било коју од опција Пре синтезе, Пост синтезе или Пост распореда) да бисте покренули симулатор. Можете изаћи из симулатора након што се покрене. Овај корак генерише симулацију fileје неопходно за ваш пројекат.
Савет: Ви Морате извршити овај корак ако желите да симулирате свој дизајн ван Либера.
За више информација погледајте Симулација вашег дизајна.
е. Сачувајте свој пројекат – ово је ваш референтни пројекат.
2.2 Манифести компоненти (Поставите питање)
Када генеришете своје компоненте, скуп files се генерише за сваку компоненту. Извештај о манифесту компоненти детаљно описује скуп fileгенерисани и коришћени у сваком наредном кораку (синтеза, симулација, генерисање фирмвера итд.). Овај извештај вам даје локације свих генерисаних fileПотребно је да бисте наставили са прилагођеним током. Манифесту компоненте можете приступити у области Извештаји: Кликните на Дизајн > Извештаји да бисте отворили картицу Извештаји. На картици Извештаји видећете скуп датотека manifest.txt fileс (Прекоview), по један за сваку компоненту коју сте генерисали.
Савет: Морате поставити компоненту или модул као „root“ да бисте видели манифест компоненте file садржај на картици Извештаји.
Алтернативно, можете приступити појединачном извештају о манифесту fileс за сваку генерисану основну компоненту или SmartDesign компоненту из /компонента/рад/ / / _manifest.txt или /компонента/рад/ / _manifest.txt. Такође можете приступити манифесту file садржај сваке компоненте генерисане из нове картице Компоненте у Либеру, где је file Локације се помињу у односу на директоријум пројекта.
Фокусирајте се на следеће извештаје манифеста компоненти:
- Ако сте инстанцирали језгра у SmartDesign-у, прочитајте file _manifest.txt.
- Ако сте креирали компоненте за језгра, прочитајте _manifest.txt.
Морате користити све извештаје манифеста компоненти који се односе на ваш дизајн. На примерampтј. ако ваш пројекат има SmartDesign са једном или више основних компоненти инстанцираних у њему и намеравате да их све користите у свом коначном дизајну, онда морате да изаберете fileнаведене у извештајима манифеста компоненти свих тих компоненти за употребу у вашем току дизајна.
2.3 Тумачење манифеста Fileс (Поставите питање)
Када отворите манифест компоненте file, видите путеве до fileу вашем Либеро пројекту и смернице о томе где у току дизајна да их користите. Можда ћете видети следеће типове fileу манифесту file:
- Извор ХДЛ-а fileза све алате за синтезу и симулацију
- Стимулус fileза све алате за симулацију
- Ограничење files
Следи манифест компоненти основне компоненте PolarFire-а.
Свака врста file је неопходно низводно у вашем току дизајнирања. Следећи одељци описују интеграцију fileиз манифеста у ваш ток дизајна.
Генерисање ограничења (Поставите питање)
Приликом конфигурације и генерисања, обавезно напишите/генеришите SDC/PDC/NDC ограничење fileда би их дизајн проследио алатима за синтезу, постављање и рутирање и верификацију времена.
Користите услужни програм Derive Constraints ван Libero окружења да бисте генерисали ограничења уместо да их ручно пишете. Да бисте користили услужни програм Derive Constraint ван Libero окружења, морате:
- Ограничење HDL корисника снабдевања, HDL компоненте и SDC компоненте files
- Наведите модул највишег нивоа
- Наведите локацију где треба генерисати изведено ограничење files
Ограничења SDC компоненте су доступна под /компонента/рад/ / / директоријум након конфигурације и генерисања компоненти.
За више детаља о томе како генерисати ограничења за ваш дизајн, погледајте Додатак Ц—Извођење ограничења.
Синтетизација вашег дизајна (Поставите питање)
Једна од главних карактеристика Custom Flow-а је да вам омогући коришћење синтезе треће стране
алат ван Либера. Прилагођени ток подржава употребу Synopsys SynplifyPro. Да бисте синтетизовали своје
пројекат, користите следећу процедуру:
- Направите нови пројекат у вашем алату Synthesis, циљајући исту породицу уређаја, чип и кућиште као и пројекат Libero који сте креирали.
a. Увезите свој RTL fileкао што обично радите.
б. Подесите излаз синтезе да буде структурни Verilog (.vm).
Савет: Структурни Verilog (.vm) је једини подржани формат синтезе излаза у PolarFire-у. - Увоз HDL компоненте fileу ваш пројекат Синтеза:
a. За сваки извештај о манифестима компоненти: За сваки file испод извора ХДЛ-а fileза све алате за синтезу и симулацију, увезите file у ваш Синтетички пројекат. - Увезите file polarfire_syn_comps.v (ако користите Synopsys Synplify) из
Локација инсталације>/data/aPA5M у ваш Синтез пројекат. - Увезите претходно генерисани SDC file помоћу алата Изведена ограничења (видети Додатак
А—Сamp(ограничења SDC-а) у алатку Синтеза. Ово ограничење file ограничава алат за синтезу да постигне временски завршетак са мање напора и мање итерација дизајна.
Важно:
- Ако планирате да користите исту *.sdc датотеку file Да бисте ограничили „Place-and-Route“ током фазе имплементације дизајна, морате да увезете ову *.sdc датотеку у пројекат синтезе. Ово је да би се осигурало да нема неусклађености у називима објеката дизајна у синтетизованој листи мрежа и ограничењима „Place-and-Route“ током фазе имплементације процеса дизајнирања. Ако не укључите ову *.sdc датотеку file У кораку синтезе, нетлиста генерисана из синтезе може да не прође корак постављања и рутирања због неусклађености имена објеката дизајна.
a. Увезите атрибуте нетлисте *.ndc, ако их има, у алатку Синтеза.
б. Покрените синтезу. - Локација излаза вашег алата Synthesis има нетлисту *.vm file генерисано након синтезе. Морате да увезете нетлисту у пројекат имплементације Либера да бисте наставили са процесом дизајнирања.
Симулација вашег дизајна (Поставите питање)
Да бисте симулирали свој дизајн ван Либера (то јест, користећи сопствено симулационо окружење и симулатор), извршите следеће кораке:
- Дизајн Files:
a. Симулација пре синтезе:
• Увезите свој RTL у свој симулациони пројекат.
• За сваки извештај о манифестима компоненти.
– Увези сваки file испод извора ХДЛ-а fileза све алате за синтезу и симулацију у ваш симулациони пројекат.
• Саставите ово fileпрема упутствима вашег симулатора.
б. Симулација након синтезе:
• Увезите вашу *.vm нетлисту након синтезе (генерисану у Синтетизацији вашег дизајна) у ваш симулациони пројекат и компајлирајте је.
ц. Симулација након распореда:
• Прво, завршите имплементацију свог дизајна (погледајте Имплементација свог дизајна). Уверите се да је ваш коначни Либеро пројекат у стању након распореда.
• Двапут кликните на Генериши назад-анотирано Fileс у прозору Libero Design Flow. Генерише два files:
/дизајнер/ / _ba.v/vhd /дизајнер/
/ _ба.сдф
• Увезите оба ова fileу ваш алат за симулацију. - Стимулус и конфигурација files:
a. За сваки извештај о манифестима компоненти:
• Копирај све fileпод стимулусом Fileс за све одељке алата за симулацију у коренски директоријум вашег пројекта симулације.
б. Уверите се да било који Tcl fileу претходним листама (у кораку 2.а) се извршавају прво, пре почетка симулације.
ц. UPROM.mem: Ако користите UPROM језгро у свом дизајну са омогућеном опцијом „Користи садржај за симулацију“ за једног или више клијената за складиштење података које желите да симулирате, морате користити извршну датотеку pa4rtupromgen (pa4rtupromgen.exe на Windows-у) да бисте генерисали UPROM.mem. fileИзвршна датотека pa4rtupromgen узима UPROM.cfg file као улази путем Tcl скрипте file и излази на UPROM.mem file потребно за симулације. Овај UPROM.mem file мора се копирати у фасциклу за симулацију пре покретања симулације. БившиampДатотека која приказује коришћење извршне датотеке pa4rtupromgen дата је у следећим корацима. Датотека UPROM.cfg file је доступан у директоријуму /компонента/рад/ / у пројекту Либеро који сте користили за генерисање УПРОМ компоненте.
д. snvm.mem: Ако користите језгро системских услуга у свом дизајну и конфигурисали сте sNVM картицу у језгру са омогућеном опцијом „Користи садржај за симулацију“ за једног или више клијената које желите да симулирате, биће потребна датотека snvm.mem file се аутоматски генерише да би
директоријум /компонента/рад/ / у пројекту Либеро који сте користили за генерисање компоненте Системске услуге. Ова snvm.mem датотека file морају се копирати у фасциклу за симулацију пре покретања симулације. - Направите радни фолдер и подфолдер под називом „simulation“ у оквиру радног фолдера.
Извршна датотека pa4rtupromgen очекује присуство поддиректоријума за симулацију у радном фолдеру, а *.tcl скрипта се налази у поддиректоријуму за симулацију. - Копирајте датотеку UPROM.cfg file из првог Либеро пројекта креираног за генерисање компоненти у радну фасциклу.
- Налепите следеће команде у *.tcl скрипту и ставите је у фасциклу за симулацију креирану у кораку 3.
Samp*.tcl датотека за PolarFire и PolarFire Soc Family уређаје за генерисање URPOM.mem датотеке file
из датотеке UPROM.cfg
set_device -fam -умрети -паковање
set_input_cfg -путања
set_sim_mem -путањаFile/UPROM.mem>
gen_sim -use_init false
За исправно интерно име које треба користити за матрицу и паковање, погледајте *.prjx file првог Либеро пројекта (коришћеног за генерисање компоненти).
Аргумент use_init мора бити подешен на false.
Користите команду set_sim_mem да бисте одредили путању до излаза file УПРОМ.мем то јест
генерисано након извршавања скрипте file са извршном датотеком pa4rtupromgen. - У командној линији или Cygwin терминалу, идите у радни директоријум креиран у кораку 3.
Извршите команду pa4rtupromgen са опцијом –script и проследите јој *.tcl скрипту креирану у претходном кораку.
За Виндовс
/designer/bin/pa4rtupromgen.exe \
–скрипта./симулација/ .tcl
За Линук:
/bin/pa4rtupromgen
–скрипта./симулација/ .tcl - Након успешног извршавања извршне датотеке pa4rtupromgen, проверите да ли је UPROM.mem file се генерише на локацији наведеној у команди set_sim_mem у *.tcl скрипти.
- Да бисте симулирали sNVM, копирајте snvm.mem file из вашег првог Либеро пројекта (који се користи за конфигурацију компоненти) у фасциклу симулације највишег нивоа вашег симулационог пројекта да бисте покренули симулацију (ван Либеро SoC-а). Да бисте симулирали садржај УПРОМА, копирајте генерисану датотеку УПРОМ.мем file у фасциклу за симулацију највишег нивоа вашег симулационог пројекта да бисте покренули симулацију (ван Либеро SoC-а).
Важно: За Да бисте симулирали функционалност SoC компоненти, преузмите претходно компајлиране PolarFire библиотеке за симулацију и увезите их у своје окружење за симулацију као што је овде описано. За више детаља погледајте Додатак Б - Увоз библиотека за симулацију у окружење за симулацију.
Имплементација вашег дизајна (Поставите питање)
Након завршетка синтезе и постсинтезе симулације у вашем окружењу, морате поново користити Либеро да бисте физички имплементирали свој дизајн, покренули анализу времена и снаге и генерисали свој програм. file.
- Направите нови Либеро пројекат за физичку имплементацију и распоред дизајна. Уверите се да циљате исти уређај као у референтном пројекту који сте креирали у Конфигурацији компоненти.
- Након креирања пројекта, уклоните Синтезу из ланца алата у прозору Ток дизајна (Пројекат > Подешавања пројекта > Ток дизајна > Уклоните ознаку са поља Омогући Синтезу).
- Увезите свој *.vm након синтезе file у овај пројекат, (File > Увоз > Синтетизована Верилог нет листа (ВМ)).
Савет: Препоручује се да направите везу ка овом file, тако да ако ресинтетизујете свој дизајн, Либеро увек користи најновију нетлисту након синтезе.
a. У прозору Хијерархија дизајна, забележите назив коренског модула.
- Увезите ограничења у пројекат Либеро. Користите Менаџер ограничења да бисте увезли ограничења *.pdc/*.sdc/*.ndc.
a. Ограничење увоза I/O *.pdc fileс (Менаџер ограничења > Улазно/излазни атрибути > Увоз).
б. Увези ограничење за планирање спратова *.pdc fileс (Менаџер ограничења > Планер спратова > Увоз).
ц. Временско ограничење увоза *.sdc fileс (Менаџер ограничења > Време > Увоз). Ако ваш дизајн има било које од језгара наведених у Прекоview, уверите се да сте увезли SDC file генерисано помоћу алата за извођење ограничења.
d. Увоз ограничења *.ndc fileс (Менаџер ограничења > Атрибути нетлисте > Увоз). - Ограничења сарадника Fileза дизајнирање алата.
а. Отворите Менаџер ограничења (Управљање ограничењима > Отвори Управљање ограничењима View).
Означите поље за потврду „Верификација места, руте и времена“ поред ограничења file успоставити ограничење file и повезивање алата. Повежите ограничење *.pdc са функцијом Place-and-Route и *.sdc са функцијама Place-and-Route и Timing Verification. Повежите *.ndc file за компајлирање нетлисте.
Савет: Ако Постављање и рутирање не успевају са овим *.sdc ограничењем file, затим увезите ову исту *.sdc датотеку file синтезирати и поновити синтезу. - Кликните на Compile Netlist, а затим на Place and Route да бисте завршили корак распореда.
- Алат „Конфигуриши податке и меморије за иницијализацију дизајна“ вам омогућава да иницијализујете блокове дизајна, као што су LSRAM, µSRAM, XCVR (примопредајници) и PCIe користећи податке ускладиштене у неиспарљивом µPROM-у, sNVM-у или екстерној SPI флеш меморији. Алат има следеће картице за дефинисање спецификације секвенце иницијализације дизајна, спецификације клијената за иницијализацију и клијената корисничких података.
– Картица Иницијализација дизајна
– µPROM картица
– картица sNVM
– SPI флеш картица
– Картица Fabric RAM меморије
Користите картице у алату да бисте конфигурисали податке за иницијализацију дизајна и меморије.
Након завршетка конфигурације, извршите следеће кораке да бисте програмирали податке за иницијализацију:
• Генерисање клијената за иницијализацију
• Генеришите или извезите битстрим
• Програмирајте уређај
За детаљне информације о коришћењу овог алата, погледајте Упутство за коришћење програма Libero SoC Design Flow. За више информација о Tcl командама које се користе за конфигурисање различитих картица у алату и одређивање конфигурације меморије. fileс (*.cfg), видети Референтни водич за Tcl команде. - Генерисање програмирања File из овог пројекта и користите га за програмирање вашег FPGA.
Додатак А—Сampограничења SDC-а (Поставите питање
Либеро SoC генерише временска ограничења SDC-а за одређена IP језгра, као што су CCC, OSC, Transceiver и тако даље. Преношење SDC ограничења на алате за дизајн повећава шансе за испуњавање временског затварања уз мање напора и мање итерација дизајна. Комплетна хијерархијска путања од инстанце највишег нивоа дата је за све објекте дизајна на које се позивају ограничења.
7.1 Временска ограничења SDC-а (Поставите питање)
У пројекту референце Libero IP core, ово ограничење SDC-а највишег нивоа file је доступно из Менаџера ограничења (Ток дизајна > Отвори Управљање ограничењима View >Време > Изведи ограничења).
Важно: Видети ово file да бисте поставили ограничења SDC-а ако ваш дизајн садржи CCC, OSC, примопредајник и друге компоненте. Измените комплетну хијерархијску путању, ако је потребно, да би се подударала са хијерархијом вашег дизајна или користите услужни програм Derive_Constraints и кораке у Додатку C—Изведите ограничења на нивоу SDC-а компоненте file.
Сачувај file на друго име и увезите SDC file алату за синтезу, алату за постављање и усмеравање и верификацији времена, баш као и свако друго SDC ограничење files.
7.1.1 Изведени СДЦ File (Поставите питање)
# Ово file генерисано је на основу следећег SDC извора files:
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_CCC_C0/PF_CCC_C0_0/PF_CCC_C0_PF_CCC_C0_0_PF_CCC.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
CLK_DIV/CLK_DIV_0/CLK_DIV_CLK_DIV_0_PF_CLK_DIV.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
ПРЕНОСИ_PLL/ПРЕНОСИ_PLL_0/ПРЕНОСИ_PLL_ПРЕНОСИ_PLL_0_PF_TX_PLL.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
ДМА_ИНИЦИЈАТОР/ДМА_ИНИЦИЈАТОР_0/ДМА_ИНИЦИЈАТОР.сдц
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
ФИК0_ИНИЦИЈАТОР/ФИК0_ИНИЦИЈАТОР_0/ФИК0_ИНИЦИЈАТОР.сдц
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
ICICLE_MSS/ICICLE_MSS.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_PCIE_C0/PF_PCIE_C0_0/PF_PCIE_C0_PF_PCIE_C0_0_PF_PCIE.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
ПЦИЕ_ИНИЦИЈАТОР/ПЦИЕ_ИНИЦИЈАТОР_0/ПЦИЕ_ИНИЦИЈАТОР.сдц
# /drive/aPA5M/cores/constraints/osc_rc160mhz.sdc
# *** Било какве измене овога file биће изгубљено ако се изведена ограничења поново покрену. ***
create_clock -name {CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK} -период 6.25
[get_pins { CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK } ] create_clock -name {REF_CLK_PAD_P} -period 10 [ get_ports { REF_CLK_PAD_P } ] create_clock -name {CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/
DIV_CLK} -период 8
[get_pins { CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/DIV_CLK } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT0} -множење_са_25 -дељење_са_32 -извор
[get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -фаза 0
[get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT0 } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT1} -множење_са_25 -дељење_са_32 -извор
[get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -фаза 0
[get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT1 } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT2} -множење_са_25 -дељење_са_32 -извор
[get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -фаза 0
[get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT2 } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT3} -множење_са_25 -дељење_са_64 -извор
[get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -фаза 0
[get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT3 } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/
Y_DIV} -дељење_са_2 -извор
[get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/A } ] [get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/Y_DIV } ] set_false_path -through [get_nets { DMA_INITIATOR_inst_0/ARESETN* } ] set_false_path -from [get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
генблк1*/рдГрејЦоунтер*/цнтГреј* } ] -то [ гет_целлс { ДМА_ИНИЦИЈАТОР_инст_0/*/СлвЦонвертор_лооп[*].слвцнв/слвЦДЦ/генблк1*/
rdPtr_s1* } ] set_false_path -from [get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
генблк1*/врГрејЦоунтер*/цнтГреј* } ] -то [гет_целлс { ДМА_ИНИЦИЈАТОР_инст_0/*/СлвЦонвертор_лооп[*].слвцнв/слвЦДЦ/генблк1*/
wrPtr_s1* } ] set_false_path -through [ get_nets { FIC0_INITIATOR_inst_0/ARESETN* } ] set_false_path -to [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[0] PCIE/PF_PCIE_C0_0/
PCIE_1/INTERRUPT[1] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[2] PCIE/PF_PCIE_C0_0/PCIE_1/
INTERRUPT[3] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[4] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[5]
PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[6] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[7] PCIE/PF_PCIE_C0_0/
PCIE_1/WAKEREQ PCIE/PF_PCIE_C0_0/PCIE_1/MPERST_N } ] set_false_path -from [get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/TL_CLK } ] set_false_path -through [get_nets { PCIE_INITIATOR_inst_0/ARESETN* } ]
Додатак Б—Увоз библиотека симулације у окружење за симулацију (Поставите питање)
Подразумевани симулатор за RTL симулацију са Libero SoC је ModelSim ME Pro.
Прекомпилиране библиотеке за подразумевани симулатор су доступне уз инсталацију Либера у директоријуму /Designer/lib/modelsimpro/precompiled/vlog за® подржане породице. Libero SoC такође подржава и друга издања симулатора трећих страна, као што су ModelSim, Questasim, VCS, Xcelium.
, Active HDL и Riviera Pro. Преузмите одговарајуће претходно компајлиране библиотеке са Либеро СоЦ в12.0 и новије верзије на основу симулатора и његове верзије.
Слично као и Либеро окружење, run.do file мора бити креиран да би се покренула симулација ван Либера.
Направите једноставан run.do file која има команде за успостављање библиотеке за резултате компилације, мапирање библиотека, компилацију и симулацију. Пратите кораке за креирање основне датотеке run.do file.
- Направите логичку библиотеку за чување резултата компилације користећи vlib команду vlib presynth.
- Мапирајте име логичке библиотеке на директоријум претходно компајлиране библиотеке помоћу команде vmap vmap .
- Компајлирани изворни код fileс — користите команде компајлера специфичне за језик за компајлирање дизајна fileс у радни директоријум.
– влог за .v/.sv
– vcom за .vhd - Учитајте дизајн за симулацију користећи команду vsim навођењем имена било ког модула највишег нивоа.
- Симулирајте дизајн користећи команду run.
Након учитавања дизајна, време симулације се поставља на нулу и можете унети команду за покретање да бисте започели симулацију.
У прозору транскрипта симулатора, извршите команду run.do file као што је run.do покренуо симулацију. Sampле рун.до file како следи.
тихо подеси ACTELLIBNAME PolarFire тихо подеси PROJECT_DIR „W:/Test/basic_test“ ако
{[file постоји пресинтезатор/_информација]} { echo „ИНФО: Постоји пресинтезатор библиотеке симулације“ } друго
{ file обрисати -форсирати пресинтх vlib пресинтх } vmap пресинтх пресинтх vmap PolarFire
„X:/Libero/Designer/lib/modelsimpro/precompiled/vlog/PolarFire“ vlog -sv -work presynth
„${PROJECT_DIR}/hdl/top.v“ влог „+incdir+${PROJECT_DIR}/stimulus“ -sv -work пресинтезатор „$“
{PROJECT_DIR}/stimulus/tb.v” vsim -L PolarFire -L presynth -t 1ps presynth.tb додај талас /tb/*
покрени 1000ns лог /тб/* излаз
Додатак Ц—Извођење ограничења (Поставите питање)
Овај додатак описује Tcl команде за извођење ограничења.
9.1 Извођење ограничења Tcl команди (Поставите питање)
Услужни програм derive_constraints вам помаже да изведете ограничења из RTL-а или конфигуратора изван Libero SoC дизајнерског окружења. Да бисте генерисали ограничења за ваш дизајн, потребни су вам User HDL, Component HDL и Component Constraints. fileс. Ограничења SDC компоненте fileдоступни су под /компонента/рад/ / / директоријум након конфигурације и генерисања компоненти.
Свако ограничење компоненте file састоји се од tcl команде set_component (наводи име компоненте) и листе ограничења генерисаних након конфигурације. Ограничења се генеришу на основу конфигурације и специфична су за сваку компоненту.
Exampле 9-1. Ограничење компоненте File за PF_CCC језгро
Ево бившегampограничења компоненте file за језгро PF_CCC:
подешавање_компоненте PF_CCC_C0_PF_CCC_C0_0_PF_CCC
# Microchip Corp.
# Датум: 2021. октобар 26. 04:36:00
# Базни такт за PLL #0
create_clock -period 10 [ get_pins { pll_inst_0/REF_CLK_0 } ] create_generated_clock -divide_by 1 -source [ get_pins { pll_inst_0/ }
REF_CLK_0 } ] -phase 0 [ get_pins { pll_inst_0/OUT0 } ] Овде су create_clock и create_generated_clock ограничења референтног и излазног такта, респективно, која се генеришу на основу конфигурације.
9.1.1 Рад са услужним програмом derive_constraints (Поставите питање)
Извођење ограничења кроз дизајн и додељивање нових ограничења за сваку инстанцу компоненте на основу претходно обезбеђеног SDC-а компоненте fileс. За CCC референтне тактове, он се шири назад кроз дизајн да би пронашао извор референтног такта. Ако је извор И/О, ограничење референтног такта ће бити постављено на И/О. Ако је у питању CCC излаз или други извор такта (нпр.ampнпр. примопредајник, осцилатор), користи такт из друге компоненте и пријављује упозорење ако се интервали не подударају. Изведена ограничења ће такође доделити ограничења за неке макрое попут осцилатора на чипу ако их имате у свом RTL-у.
Да бисте покренули услужни програм derive_constraints, морате да наведете .tcl датотеку file аргумент командне линије са следећим информацијама у наведеном редоследу.
- Наведите информације о уређају користећи информације у одељку set_device.
- Наведите путању до RTL-а fileкористећи информације из одељка read_verilog или read_vhdl.
- Подесите модул највишег нивоа користећи информације у одељку set_top_level.
- Наведите путању до SDC компоненте fileкористећи информације из одељка read_sdc или read_ndc.
- Извршите fileкористећи информације из одељка derive_constraints.
- Наведите путању до ограничења изведених из SDC-а file користећи информације у одељку write_sdc или write_pdc или write_ndc.
Example 9-2. Извршавање и садржај датотеке derive.tcl File
Следи бившиampаргумент командне линије le за извршавање услужног програма derive_constraints.
$ /bin{64}/derive_constraints derive.tcl
Садржај датотеке derive.tcl file:
# Информације о уређају
сет_девице -фамилија ПоларФајер -дие МПФ100Т -брзина -1
# здесна надесно files
read_verilog -mode system_verilog пројекат/компонента/рад/txpll0/
тxpll0_тxpll0_0_PF_TX_PLL.в
read_verilog -mode system_verilog {пројекат/компонента/рад/тxpll0/тxpll0.v}
read_verilog -mode system_verilog {пројекат/компонента/рад/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.v}
read_verilog -mode system_verilog {пројекат/компонента/рад/xcvr0/xcvr0.v}
read_vhdl -mode vhdl_2008 {пројекат/hdl/xcvr1.vhd}
#Компонента SDC files
set_top_level {xcvr1}
read_sdc -component {пројекат/компонента/рад/тxpll0/тxpll0_0/
тxpll0_тxpll0_0_PF_TX_PLL.sdc}
read_sdc -component {пројекат/компонента/рад/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.sdc}
#Користите команду derive_constraint
изведена_ограничења
#Резултат СДЦ/ПДЦ/НДЦ files
wрите_сдц {пројекат/ограничење/ксцвр1_изведена_ограничења.сдц}
wрите_пдц {пројецт/цонстраинт/фп/кцвр1_дериведид_цонстраинтс.пдц}
9.1.2 set_device (Поставите питање)
Опис
Наведите презиме породице, назив матрице и брзински разред.
set_device -family -умрети -брзина
Аргументи
| Параметар | Тип | Опис |
| -породица | Стринг | Наведите назив породице. Могуће вредности су PolarFire®, PolarFire SoC. |
| -умрети | Стринг | Наведите назив матрице. |
| -брзина | Стринг | Наведите степен брзине уређаја. Могуће вредности су STD или -1. |
| Ретурн Типе | Опис |
| 0 | Команда је успела. |
| 1 | Команда није успела. Дошло је до грешке. Поруку о грешци можете видети у конзоли. |
Листа грешака
| Код грешке | Порука о грешци | Опис |
| ЕРР0023 | Обавезни параметар — недостаје матрица | Опција са коцком је обавезна и мора бити наведена. |
| ЕРР0005 | Непознати модел „MPF30“ | Вредност опције -die није исправна. Погледајте могућу листу вредности у опису опције. |
| ЕРР0023 | Параметар - die је недостајућа вредност | Опција за коцкање је наведена без вредности. |
| ЕРР0023 | Обавезни параметар — недостаје породица | Породична опција је обавезна и мора бити наведена. |
| ЕРР0004 | Непозната породица 'PolarFire®' | Породична опција није исправна. Погледајте могућу листу вредности у опису опције. |
| ………… настављено | ||
| Код грешке | Порука о грешци | Опис |
| ЕРР0023 | Параметар - породица је недостајућа вредност | Породична опција је наведена без вредности. |
| ЕРР0023 | Недостаје обавезни параметар - брзина | Опција брзине је обавезна и мора бити наведена. |
| ЕРР0007 | Непозната брзина ' | Опција брзине није исправна. Погледајте могућу листу вредности у опису опције. |
| ЕРР0023 | Параметар - брзина је недостајућа вредност | Опција брзине је наведена без вредности. |
Example
сет_девице -фамили {ПоларФире} -дие {МПФ300Т_ЕС} -брзина -1
сет_девице -фамилија СмартФусион 2 -дие М2С090Т -брзина -1
9.1.3 читање_верилога (Поставите питање)
Опис
Прочитајте Верилог file користећи Верифик.
читање_верилога [-либ ] [-режим ]fileиме>
Аргументи
| Параметар | Тип | Опис |
| -lib | Стринг | Наведите библиотеку која садржи модуле који ће бити додати у библиотеку. |
| -режим | Стринг | Наведите Verilog стандард. Могуће вредности су verilog_95, verilog_2k, system_verilog_2005, system_verilog_2009, system_verilog, verilog_ams, verilog_psl, system_verilog_mfcu. Вредности нису осетљиве на велика и мала слова. Подразумевана вредност је verilog_2k. |
| fileиме | Стринг | Верилог file име. |
| Ретурн Типе | Опис |
| 0 | Команда је успела. |
| 1 | Команда није успела. Дошло је до грешке. Поруку о грешци можете видети у конзоли. |
Листа грешака
| Код грешке | Порука о грешци | Опис |
| ЕРР0023 | Параметар—lib недостаје вредност | Опција lib је наведена без вредности. |
| ЕРР0023 | Параметар - недостаје вредност режима | Опција режима је наведена без вредности. |
| ЕРР0015 | Непознати режим ' | Наведени verilog режим је непознат. Погледајте листу могућих verilog режима у опису опције режима. |
| ЕРР0023 | Обавезни параметар file име недостаје | Без верилога file пут је обезбеђен. |
| ЕРР0016 | Није успело због Verific-овог парсера | Синтаксна грешка у Verilog-у fileВерифик-ов парсер се може видети у конзоли изнад поруке о грешци. |
| ЕРР0012 | set_device се не позива | Информације о уређају нису наведене. Користите команду set_device да бисте описали уређај. |
Example
read_verilog -mode system_verilog {component/work/top/top.v}
read_verilog -mode system_verilog_mfcu design.v
9.1.4 read_vhdl (Поставите питање)
Опис
Додајте VHDL file на листу VHDL-а files.
читање_вхдл [-либ ] [-режим ]fileиме>
Аргументи
| Параметар | Тип | Опис |
| -lib | — | Наведите библиотеку у коју треба додати садржај. |
| -режим | — | Одређује VHDL стандард. Подразумевано је VHDL_93. Могуће вредности су vhdl_93, vhdl_87, vhdl_2k, vhdl_2008, vhdl_psl. Вредности нису осетљиве на велика и мала слова. |
| fileиме | — | ВХДЛ file име. |
| Ретурн Типе | Опис |
| 0 | Команда је успела. |
| 1 | Команда није успела. Дошло је до грешке. Поруку о грешци можете видети у конзоли. |
Листа грешака
| Код грешке | Порука о грешци | Опис |
| ЕРР0023 | Параметар—lib недостаје вредност | Опција lib је наведена без вредности. |
| ЕРР0023 | Параметар - недостаје вредност режима | Опција режима је наведена без вредности. |
| ЕРР0018 | Непознати режим ' | Наведени VHDL режим је непознат. Погледајте листу могућих VHDL режима у опису опције режима. |
| ЕРР0023 | Обавезни параметар file име недостаје | Без VHDL-а file пут је обезбеђен. |
| ЕРР0019 | Није могуће регистровати invalid_path.v file | Наведени VHDL file не постоји или нема дозволе за читање. |
| ЕРР0012 | set_device се не позива | Информације о уређају нису наведене. Користите команду set_device да бисте описали уређај. |
Example
read_vhdl -мод vhdl_2008 osc2dfn.vhd
read_vhdl {hdl/top.vhd}
9.1.5 set_top_level (Поставите питање)
Опис
Наведите име модула највишег нивоа у RTL-у.
подеси_горњи_ниво [-либ ]
Аргументи
| Параметар | Тип | Опис |
| -lib | Стринг | Библиотека у којој треба тражити модул или ентитет највишег нивоа (опционо). |
| име | Стринг | Назив модула или ентитета највишег нивоа. |
| Ретурн Типе | Опис |
| 0 | Команда је успела. |
| 1 | Команда није успела. Дошло је до грешке. Поруку о грешци можете видети у конзоли. |
Листа грешака
| Код грешке | Порука о грешци | Опис |
| ЕРР0023 | Недостаје обавезни параметар највишег нивоа | Опција највишег нивоа је обавезна и мора бити наведена. |
| ЕРР0023 | Параметар—lib недостаје вредност | Опција lib је наведена без вредности. |
| ЕРР0014 | Није могуће пронаћи највиши ниво у библиотеци | Наведени модул највишег нивоа није дефинисан у датој библиотеци. Да бисте исправили ову грешку, назив највишег модула или библиотеке мора бити исправљен. |
| ЕРР0017 | Разрада није успела | Грешка у процесу обраде RTL-а. Порука о грешци се може видети из конзоле. |
Example
set_top_level {top}
set_top_level -lib hdl top
9.1.6 read_sdc (Поставите питање)
Опис
Прочитајте SDC file у базу података компоненти.
read_sdc-компонентаfileиме>
Аргументи
| Параметар | Тип | Опис |
| -компонента | — | Ово је обавезна заставица за команду read_sdc када изводимо ограничења. |
| fileиме | Стринг | Пут до СДЦ-а file. |
| Ретурн Типе | Опис |
| 0 | Команда је успела. |
| 1 | Команда није успела. Дошло је до грешке. Поруку о грешци можете видети у конзоли. |
Листа грешака
| Код грешке | Порука о грешци | Опис |
| ЕРР0023 | Обавезни параметар file име недостаје. | Обавезна опција file име није наведено. |
| ЕРР0000 | СДЦ file <file_path> није читљив. | Наведени СДЦ file нема дозволе за читање. |
| ЕРР0001 | Не могу да отворимfile_патх> file. | СДЦ file не постоји. Путања мора бити исправљена. |
| ЕРР0008 | Недостаје команда set_component уfile_патх> file | Наведена компонента SDC-а file не наводи компоненту. |
| Код грешке | Порука о грешци | Опис |
| ЕРР0009 | <List of errors from sdc file> | СДЦ file садржи нетачне sdc команде. На примерampле,
када постоји грешка у ограничењу set_multicycle_path: Грешка приликом извршавања команде read_sdc: уfile_патх> fileГрешка у команди set_multicycle_path: Непознати параметар [get_cells {reg_a}]. |
Example
read_sdc -component {./component/work/ccc0/ccc0_0/ccc0_ccc0_0_PF_CCC.sdc}
9.1.7 read_ndc (Поставите питање)
Опис
Прочитајте НДЦ file у базу података компоненти.
read_ndc-компонентаfileиме>
Аргументи
| Параметар | Тип | Опис |
| -компонента | — | Ово је обавезна заставица за команду read_ndc када изводимо ограничења. |
| fileиме | Стринг | Пут до НДЦ-а file. |
| Ретурн Типе | Опис |
| 0 | Команда је успела. |
| 1 | Команда није успела. Дошло је до грешке. Поруку о грешци можете видети у конзоли. |
Листа грешака
| Код грешке | Порука о грешци | Опис |
| ЕРР0001 | Не могу да отворимfile_патх> file | НДЦ file не постоји. Путања мора бити исправљена. |
| ЕРР0023 | Обавезни параметар — недостаје AtclParamO_. | Обавезна опција fileиме није наведено. |
| ЕРР0023 | Обавезни параметар — компонента недостаје. | Опција компоненте је обавезна и мора бити наведена. |
| ЕРР0000 | НДЦ file 'file_path>' није читљив. | Наведени НДЦ file нема дозволе за читање. |
Example
read_ndc -component {component/work/ccc1/ccc1_0/ccc_comp.ndc}
9.1.8 извођење_ограничења (Поставите питање)
Опис
Направите инстанцу компоненте SDC fileс у базу података на нивоу дизајна.
изведена_ограничења
Аргументи
| Ретурн Типе | Опис |
| 0 | Команда је успела. |
| 1 | Команда није успела. Дошло је до грешке. Поруку о грешци можете видети у конзоли. |
Листа грешака
| Код грешке | Порука о грешци | Опис |
| ЕРР0013 | Највиши ниво није дефинисан | То значи да модул или ентитет највишег нивоа није наведен. Да бисте поправили овај позив, издајте команду Команда set_top_level пре команде derive_constraints. |
Example
изведена_ограничења
9.1.9 write_sdc (Поставите питање)
Опис
Пише ограничење file у СДЦ формату.
write_sdcfileиме>
Аргументи
| Параметар | Тип | Опис |
| <fileиме> | Стринг | Пут до СДЦ-а file биће генерисано. Ово је обавезна опција. Ако file постоји, биће пребрисан. |
| Ретурн Типе | Опис |
| 0 | Команда је успела. |
| 1 | Команда није успела. Дошло је до грешке. Поруку о грешци можете видети у конзоли. |
Листа грешака
| Код грешке | Порука о грешци | Опис |
| ЕРР0003 | Не могу да отворимfile пут> file. | File Путања није исправна. Проверите да ли постоје надређени директоријуми. |
| ЕРР0002 | СДЦ file 'file path>' није могуће писати. | Наведени СДЦ file нема дозволу за писање. |
| ЕРР0023 | Обавезни параметар file име недостаје. | СДЦ file Путања је обавезна опција и мора бити наведена. |
Example
write_sdc „derived.sdc“
9.1.10 write_pdc (Поставите питање)
Опис
Записује физичка ограничења (само изводи ограничења).
write_pdcfileиме>
Аргументи
| Параметар | Тип | Опис |
| <fileиме> | Стринг | Пут до PDC-а file биће генерисано. Ово је обавезна опција. Ако file путања постоји, биће преписана. |
| Ретурн Типе | Опис |
| 0 | Команда је успела. |
| 1 | Команда није успела. Дошло је до грешке. Поруку о грешци можете видети у конзоли. |
Листа грешака
| Код грешке | Поруке о грешци | Опис |
| ЕРР0003 | Не могу да отворимfile пут> file | Тхе file Путања није исправна. Проверите да ли постоје надређени директоријуми. |
| ЕРР0002 | ПДЦ file 'file path>' није могуће писати. | Наведени ПДЦ file нема дозволу за писање. |
| ЕРР0023 | Обавезни параметар file име недостаје | ПДЦ file Путања је обавезна опција и мора бити наведена. |
Example
write_pdc „derived.pdc“
9.1.11 write_ndc (Поставите питање)
Опис
Записује NDC ограничења у file.
write_ndcfileиме>
Аргументи
| Параметар | Тип | Опис |
| fileиме | Стринг | Пут до НДЦ-а file биће генерисано. Ово је обавезна опција. Ако file постоји, биће пребрисан. |
| Ретурн Типе | Опис |
| 0 | Команда је успела. |
| 1 | Команда није успела. Дошло је до грешке. Поруку о грешци можете видети у конзоли. |
Листа грешака
| Код грешке | Поруке о грешци | Опис |
| ЕРР0003 | Не могу да отворимfile_патх> file. | File Путања није исправна. Надређени директоријуми не постоје. |
| ЕРР0002 | НДЦ file 'file_path>' није могуће писати. | Наведени НДЦ file нема дозволу за писање. |
| ЕРР0023 | Недостаје обавезни параметар _AtclParamO_. | НДЦ file Путања је обавезна опција и мора бити наведена. |
Example
write_ndc „derived.ndc“
9.1.12 add_include_path (Поставите питање)
Опис
Одређује путању за претрагу fileпри читању здесна надесно files.
додај_укључи_путању
Аргументи
| Параметар | Тип | Опис |
| именик | Стринг | Одређује путању за претрагу fileпри читању здесна надесно fileОва опција је обавезна. |
| Ретурн Типе | Опис |
| 0 | Команда је успела. |
| Ретурн Типе | Опис |
| 1 | Команда није успела. Дошло је до грешке. Поруку о грешци можете видети у конзоли. |
Листа грешака
| Код грешке | Порука о грешци | Опис |
| ЕРР0023 | Недостаје обавезни параметар путање укључивања. | Опција директоријума је обавезна и мора бити наведена. |
Напомена: Ако путања директоријума није исправна, онда ће add_include_path бити прослеђена без грешке.
Међутим, команде read_verilog/read_vhd неће успети због Verific-овог парсера.
Example
додај_инклузив_путања компонента/рад/COREABC0/COREABC0_0/rtl/vlog/core
Историја ревизија (Поставите питање)
Историја ревизија описује промене које су примењене у документу. Промене су наведене по ревизији, почевши од најновије публикације.
| Ревизија | Датум | Опис |
| F | 08/2024 | У овој ревизији су направљене следеће промене: • Ажуриран одељак Додатак Б—Увоз библиотека симулације у окружење за симулацију. |
| E | 08/2024 | У овој ревизији су направљене следеће промене: • Ажурирани одељак Прекоview. • Ажурирани одељак Изведени SDC File. • Ажуриран одељак Додатак Б—Увоз библиотека симулације у окружење за симулацију. |
| D | 02/2024 | Овај документ је објављен са Libero 2024.1 SoC Design Suite-ом без промена у односу на v2023.2. Ажуриран одељак Рад са услужним програмом derive_constraints |
| C | 08/2023 | Овај документ је објављен са Libero 2023.2 SoC Design Suite-ом без промена у односу на v2023.1. |
| B | 04/2023 | Овај документ је објављен са Libero 2023.1 SoC Design Suite-ом без промена у односу на v2022.3. |
| A | 12/2022 | Иницијална ревизија. |
Мицроцхип ФПГА подршка
Група производа Мицроцхип ФПГА подржава своје производе разним услугама подршке, укључујући корисничку подршку, центар за техничку подршку за кориснике, webсајту и продајним канцеларијама широм света.
Клијентима се предлаже да посете Мицроцхип онлајн ресурсе пре него што контактирају подршку јер је врло вероватно да је на њихова питања већ одговорено.
Контактирајте центар за техничку подршку преко webсајт на ввв.мицроцхип.цом/суппорт. Наведите број дела ФПГА уређаја, изаберите одговарајућу категорију кућишта и отпремите дизајн fileс док креирате случај техничке подршке.
Обратите се корисничкој служби за нетехничку подршку за производе, као што су цене производа, надоградње производа, информације о ажурирању, статус поруџбине и овлашћење.
- Из Северне Америке позовите 800.262.1060
- Из остатка света позовите 650.318.4460
- Факс, са било ког места у свету, 650.318.8044
Информације о микрочипу
Мицроцхип Webсајту
Мицроцхип пружа онлајн подршку преко нашег webсајт на ввв.мицроцхип.цом/. Ово webсајт се користи за израду fileи информације које су лако доступне купцима. Неки од доступних садржаја укључују:
- Подршка за производе – листови са подацима и грешке, напомене о примени и слampле програми, ресурси за дизајн, корисничка упутства и документи за подршку хардверу, најновија издања софтвера и архивирани софтвер
- Општа техничка подршка – често постављана питања (ФАК), захтеви за техничку подршку, онлајн дискусионе групе, листа чланова Мицроцхип дизајн партнерског програма
- Пословање Мицроцхипа – водичи за одабир производа и наручивање, најновија Мицроцхип саопштења за штампу, листа семинара и догађаја, листе Мицроцхип продајних канцеларија, дистрибутера и фабричких представника
Услуга обавештења о промени производа
Мицроцхипова услуга обавештавања о промени производа помаже корисницима да буду у току са Мицроцхип производима. Претплатници ће добијати обавештења путем е-поште кад год дође до промена, ажурирања, ревизија или грешака у вези са одређеном породицом производа или алатом за развој од интереса. Да бисте се регистровали, идите на ввв.мицроцхип.цом/пцн и пратите упутства за регистрацију.
Корисничка подршка
Корисници Мицроцхип производа могу добити помоћ на неколико канала:
- Дистрибутер или представник
- Локална продајна канцеларија
- Инжењер за уграђена решења (ЕСЕ)
- Техничка подршка
Купци треба да контактирају свог дистрибутера, представника или ЕСЕ за подршку. Локалне продајне канцеларије су такође доступне да помогну купцима. Списак продајних канцеларија и локација је укључен у овај документ. Техничка подршка је доступна преко webсајт на: ввв.мицроцхип.цом/суппорт
Функција заштите кода Мицроцхип уређаја
Обратите пажњу на следеће детаље функције заштите кода на Мицроцхип производима:
- Мицроцхип производи испуњавају спецификације садржане у њиховом посебном Мицроцхип Дата Схеет.
- Мицроцхип верује да је његова породица производа безбедна када се користи на предвиђени начин, у оквиру оперативних спецификација и под нормалним условима.
- Микрочип вреднује и агресивно штити своја права интелектуалне својине. Покушаји кршења карактеристика заштите кода Мицроцхип производа су строго забрањени и могу представљати кршење Дигитал Милленниум Цопиригхт Ацт.
- Ни Мицроцхип ни било који други произвођач полупроводника не може гарантовати сигурност свог кода. Заштита кодом не значи да гарантујемо да је производ „неломљив“. Заштита кода се стално развија. Мицроцхип је посвећен континуираном побољшању карактеристика заштите кода наших производа.
Правно обавештење
Ова публикација и информације овде могу се користити само са Мицроцхип производима, укључујући дизајнирање, тестирање и интеграцију Мицроцхип производа у вашу апликацију. Коришћење ових информација на било који други начин крши ове услове. Информације у вези са апликацијама уређаја дате су само за вашу удобност и могу бити замењене ажурирањима. Ваша је одговорност да осигурате да ваша апликација одговара вашим спецификацијама. Обратите се локалној канцеларији за продају компаније Мицроцхип за додатну подршку или потражите додатну подршку на ввв.мицроцхип.цом/ен-ус/суппорт/десигн-хелп/цлиент-суппорт-сервицес.
ОВЕ ИНФОРМАЦИЈЕ ОБЕЗБЕЂУЈЕ МИКРОЧИП „КАКО ЈЕСУ“. МИЦРОЦХИП НЕ ДАЈЕ НИКАКВЕ ИЗЈАВЕ ИЛИ ГАРАНЦИЈЕ БИЛО КОЈЕ ВРСТЕ, ИЗРИЧИТЕ ИЛИ ПОДРАЗУМЕВАНЕ, ПИСМЕНЕ ИЛИ УСМЕНЕ, ЗАКОНСКО ИЛИ НА ДРУГИМ, У ВЕЗИ СА ИНФОРМАЦИЈАМА УКЉУЧУЈУЋИ, АЛИ НЕ ОГРАНИЧЕНИ НА БИЛО КОЈИ ИМПЛИЦИРАНИ, НЕЗВЕДЕНИ НИ ИМПЛИЦИРАНИ ГАРАНЦИ ПОТРЕБНОСТ ЗА ОДРЕЂЕНУ НАМЕНУ ИЛИ ГАРАНЦИЈЕ ВЕЗАНО ЗА ЊЕГОВО СТАЊЕ, КВАЛИТЕТ ИЛИ ПЕРФОРМАНСЕ. МИКРОЧИП НЕЋЕ БИТИ ОДГОВОРАН ЗА БИЛО КАКВЕ ИНДИРЕКТНЕ, ПОСЕБНЕ, КАЗНЕНЕ, СЛУЧАЈНЕ ИЛИ ПОСЛЕДИЧНЕ ГУБИТАК, ШТЕТУ, ТРОШКОВЕ ИЛИ ТРОШКОВЕ БИЛО КОЈЕ ВРСТЕ БИЛО КОЈИ КОЈИ СЕ ОДНОСЕ НА БИЛО КАКВЕ ИНФОРМАЦИЈЕ, КОЈИ СМО, ИЛИ БЕЕН САВЕТ О МОГУЋНОСТ ИЛИ ШТЕТЕ СУ ПРЕДВИЂЕНИ. У НАЈВЕЋОЈ МЕРИ ДОЗВОЉЕНОЈ ЗАКОНОМ, УКУПНА ОДГОВОРНОСТ МИЦРОЦХИП-а ПО СВИМ ПОТРАЖИВАЊУ НА БИЛО КОЈИ НАЧИН У ВЕЗИ СА ИНФОРМАЦИЈАМА ИЛИ ЊИХОВОМ КОРИШЋЕЊЕМ НЕЋЕ ПРЕМАШИТИ ИЗНОС НАКНАДА, АКО ИМА, КОЈИ СТЕ МОРАЛИ ДА ПЛАЋАТЕ.
Употреба Microchip уређаја у сврхе одржавања живота и/или безбедности је у потпуности на ризик купца, и купац се слаже да брани, обештети и заштити Microchip од било какве штете, потраживања, тужби или трошкова који произилазе из такве употребе. Ниједна лиценца се не преноси, имплицитно или на други начин, под било којим Microchip правима интелектуалне својине, осим ако није другачије назначено.
Традемаркс
Име и логотип Мицроцхипа, логотип Мицроцхип, Адаптец, АВР, АВР лого, АВР Фреакс, БесТиме, БитЦлоуд, ЦриптоМемори, ЦриптоРФ, дсПИЦ, флекПВР, ХЕЛДО, ИГЛОО, ЈукеБлок, КееЛок, Клеер, ЛАНЦхецк, ЛинкКСС, мама МедиаЛБ, мегаАВР, Мицросеми, Мицросеми лого, МОСТ, МОСТ лого, МПЛАБ, ОптоЛизер, ПИЦ, пицоПовер, ПИЦСТАРТ, ПИЦ32 лого, ПоларФире, Процхип Десигнер, КТоуцх, САМ-БА, СенГенуити, СпиНИЦ, ССТ, ССТ логотип, СуперФласх, Сим , СинцСервер, Тацхион, ТимеСоурце, тиниАВР, УНИ/О, Вецтрон и КСМЕГА су регистровани заштитни знаци компаније Мицроцхип Тецхнологи Инцорпоратед у САД и другим земљама.
АгилеСвитцх, ЦлоцкВоркс, Тхе Ембеддед Цонтрол Солутионс Цомпани, ЕтхерСинцх, Фласхтец, Хипер Спеед Цонтрол, ХиперЛигхт Лоад, Либеро, моторБенцх, мТоуцх, Повермите 3, Прецисион Едге, ПроАСИЦ, ПроАСИЦ Плус, ПроАСИЦ Плус лого, Куиет-Вире, СмарторФусион, Синц ТимеЦесиум, ТимеХуб, ТимеПицтра, ТимеПровидер и ЗЛ су регистровани заштитни знакови компаније Мицроцхип Тецхнологи Инцорпоратед у САД
Супресија суседних тастера, АКС, Аналогно-за-Дигитално доба, Било који кондензатор, АниИн, АниОут, проширено пребацивање, БлуеСки, БодиЦом, Цлоцкстудио, ЦодеГуард, ЦриптоАутхентицатион, ЦриптоАутомотиве, ЦриптоЦомпанион, ЦриптоЦонтроллер, дсПИЦДиНетЦонтроллер, дсПИЦДиМатцхемиц. , ДАМ, ЕЦАН, Еспрессо Т1С, ЕтхерГРЕЕН, ЕиеОпен, ГридТиме, ИдеалБридге, ИГаТ, серијско програмирање у кругу, ИЦСП, ИНИЦнет, интелигентно паралелно повезивање, ИнтеллиМОС, повезивање међу чиповима, ЈиттерБлоцкер, Кноб-он-Дисплаи, макЦ Маргинто, макView, мемБраин, Минди, МиВи, МПАСМ, МПФ, МПЛАБ Цертифиед лого, МПЛИБ, МПЛИНК, мСиЦ, МултиТРАК, НетДетацх, Омнисциент Цоде Генератион, ПИЦДЕМ, ПИЦДЕМ.нет, ПИЦкит, ПИЦтаил, Повер МОС ИВ, Повер МОС 7, ПуреСилимарт , КМатрик, РЕАЛ ИЦЕ, Риппле Блоцкер, РТАКС, РТГ4, САМ-ИЦЕ, Сериал Куад И/О, симплеМАП, СимплиПХИ, СмартБуффер, СмартХЛС, СМАРТ-ИС, сторЦлад, СКИ, СуперСвитцхер, СуперСвитцхер ИИ, Свитцхтец, СинцхроПХИ, , Трустед Тиме, ТСХАРЦ, Туринг, УСБЦхецк, ВариСенсе, ВецторБлок, ВериПХИ, ViewСпан, ВиперЛоцк, КспрессЦоннецт и ЗЕНА су заштитни знаци компаније Мицроцхип Тецхнологи Инцорпоратед у САД и другим земљама.
СКТП је услужни знак компаније Мицроцхип Тецхнологи Инцорпоратед у САД
Адаптец лого, Фрекуенци он Деманд, Силицон Стораге Тецхнологи и Симмцом су регистровани заштитни знаци Мицроцхип Тецхнологи Инц. у другим земљама.
ГестИЦ је регистровани заштитни знак Мицроцхип Тецхнологи Германи ИИ ГмбХ & Цо. КГ, подружнице Мицроцхип Тецхнологи Инц., у другим земљама.
Сви остали жигови поменути овде су власништво њихових компанија.
2024, Мицроцхип Тецхнологи Инцорпоратед и њене подружнице. Сва права задржана.
ISBN: 978-1-6683-0183-8
Систем управљања квалитетом
За информације у вези Мицроцхипових система управљања квалитетом, посетите ввв.мицроцхип.цом/куалити.
Продаја и сервис широм света
| АМЕРИКАС | АЗИЈА/ПАЦИФИК | АЗИЈА/ПАЦИФИК | ЕВРОПА |
| Цорпорате Оффице 2355 Вест Цхандлер Блвд. Цхандлер, АЗ 85224-6199 Тел: 480-792-7200 факс: 480-792-7277 техничка подршка: ввв.мицроцхип.цом/суппорт Web Адреса: ввв.мицроцхип.цом Атланта Дулутх, ГА Тел: 678-957-9614 факс: 678-957-1455 Остин, Тексас Тел: 512-257-3370 Бостон Вестбороугх, МА Тел: 774-760-0087 факс: 774-760-0088 Чикаго Итасца, ИЛ Тел: 630-285-0071 факс: 630-285-0075 Даллас Аддисон, Тексас Тел: 972-818-7423 факс: 972-818-2924 Детроит Нови, МИ Тел: 248-848-4000 Хјустон, Тексас Тел: 281-894-5983 Индианаполис Ноблесвилле, ИН Тел: 317-773-8323 факс: 317-773-5453 Тел: 317-536-2380 Лос Ангелес Миссион Виејо, ЦА Тел: 949-462-9523 факс: 949-462-9608 Тел: 951-273-7800 Ралеигх, НЦ Тел: 919-844-7510 Њујорк, Њујорк Тел: 631-435-6000 Сан Хозе, Калифорнија Тел: 408-735-9110 Тел: 408-436-4270 Канада – Торонто Тел: 905-695-1980 факс: 905-695-2078 |
Аустралија - Сиднеј Тел: 61-2-9868-6733 Кина – Пекинг Тел: 86-10-8569-7000 Кина – Ченгду Тел: 86-28-8665-5511 Кина – Чонгкинг Тел: 86-23-8980-9588 Кина – Донггуан Тел: 86-769-8702-9880 Кина – Гуангџоу Тел: 86-20-8755-8029 Кина – Хангџоу Тел: 86-571-8792-8115 Кина – САР Хонг Конг Тел: 852-2943-5100 Кина – Нањинг Тел: 86-25-8473-2460 Кина – Ћингдао Тел: 86-532-8502-7355 Кина – Шангај Тел: 86-21-3326-8000 Кина – Шењанг Тел: 86-24-2334-2829 Кина – Шенжен Тел: 86-755-8864-2200 Кина – Суџоу Тел: 86-186-6233-1526 Кина – Вухан Тел: 86-27-5980-5300 Кина – Сиан Тел: 86-29-8833-7252 Кина – Сјамен Тел: 86-592-2388138 Кина – Зхухаи Тел: 86-756-3210040 |
Индија - Бангалор Тел: 91-80-3090-4444 Индија - Њу Делхи Тел: 91-11-4160-8631 Индија - Пуна Тел: 91-20-4121-0141 Јапан – Осака Тел: 81-6-6152-7160 Јапан – Токио Тел: 81-3-6880-3770 Кореја – Даегу Тел: 82-53-744-4301 Кореја – Сеул Тел: 82-2-554-7200 Малезија – Куала Лумпур Тел: 60-3-7651-7906 Малезија – Пенанг Тел: 60-4-227-8870 Филипини - Манила Тел: 63-2-634-9065 Сингапур Тел: 65-6334-8870 Тајван – Хсин Чу Тел: 886-3-577-8366 Тајван – Каосјунг Тел: 886-7-213-7830 Тајван – Тајпеј Тел: 886-2-2508-8600 Тајланд – Бангкок Тел: 66-2-694-1351 Вијетнам – Хо Ши Мин Тел: 84-28-5448-2100 |
Аустрија – Велс Тел: 43-7242-2244-39 Факс: 43-7242-2244-393 Данска – Копенхаген Тел: 45-4485-5910 Факс: 45-4485-2829 Финска – Еспо Тел: 358-9-4520-820 Француска – Париз Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Немачка – Гарцхинг Тел: 49-8931-9700 Немачка – Хаан Тел: 49-2129-3766400 Немачка – Хајлброн Тел: 49-7131-72400 Немачка – Карлсруе Тел: 49-721-625370 Немачка – Минхен Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Немачка – Розенхајм Тел: 49-8031-354-560 Израел – Ход Хашарон Тел: 972-9-775-5100 Италија – Милано Тел: 39-0331-742611 Факс: 39-0331-466781 Италија – Падова Тел: 39-049-7625286 Холандија – Друнен Тел: 31-416-690399 Факс: 31-416-690340 Норвешка – Трондхајм Тел: 47-72884388 Пољска – Варшава Тел: 48-22-3325737 Румунија – Букурешт Tel: 40-21-407-87-50 Шпанија – Мадрид Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Шведска – Гетенберг Tel: 46-31-704-60-40 Шведска – Стокхолм Тел: 46-8-5090-4654 УК – Вокингем Тел: 44-118-921-5800 Факс: 44-118-921-5820 |
Документи / Ресурси
 |
MICROCHIP DS00004807F PolarFire породица FPGA прилагођени ток [пдф] Упутство за кориснике DS00004807F PolarFire породица FPGA прилагођени ток, DS00004807F, PolarFire породица FPGA прилагођени ток, породица FPGA прилагођени ток, прилагођени ток, ток |