Panduan Pengguna Aliran Tersuai FPGA Keluarga PolarFire
Libero SoC v2024.2
pengenalan (Tanya Soalan)
Perisian Libero System-on-Chip (SoC) menyediakan persekitaran reka bentuk Field Programmable Gate Array (FPGA) bersepadu sepenuhnya. Walau bagaimanapun, beberapa pengguna mungkin mahu menggunakan alat sintesis dan simulasi pihak ketiga di luar persekitaran Libero SoC. Libero kini boleh disepadukan ke dalam persekitaran reka bentuk FPGA. Adalah disyorkan untuk menggunakan Libero SoC untuk menguruskan keseluruhan aliran reka bentuk FPGA.
Panduan pengguna ini menerangkan Aliran Tersuai untuk peranti Keluarga PolarFire dan PolarFire SoC, satu proses untuk menyepadukan Libero sebagai sebahagian daripada aliran reka bentuk FPGA yang lebih besar. Supported Device Families® Jadual berikut menyenaraikan keluarga peranti yang Libero SoC menyokong. Walau bagaimanapun, beberapa maklumat dalam panduan ini mungkin hanya digunakan pada keluarga peranti tertentu. Dalam kes ini, maklumat tersebut dikenal pasti dengan jelas.
Jadual 1. Keluarga Peranti Disokong oleh Libero SoC
| Keluarga Peranti | Penerangan |
| PolarFire® | FPGA PolarFire menyampaikan kuasa terendah industri pada kepadatan jarak pertengahan dengan keselamatan dan kebolehpercayaan yang luar biasa. |
| SoC PolarFire | PolarFire SoC ialah SoC FPGA pertama dengan kluster CPU RISC-V yang deterministik, koheren, dan subsistem memori L2 deterministik yang membolehkan Linux® dan aplikasi masa nyata. |
Berakhirview (Tanya Soalan)
Walaupun Libero SoC menyediakan persekitaran reka bentuk hujung ke hujung bersepadu sepenuhnya untuk membangunkan reka bentuk SoC dan FPGA, ia juga menyediakan fleksibiliti untuk menjalankan sintesis dan simulasi dengan alatan pihak ketiga di luar persekitaran Libero SoC. Walau bagaimanapun, beberapa langkah reka bentuk mesti kekal dalam persekitaran Libero SoC.
Jadual berikut menyenaraikan langkah-langkah utama dalam aliran reka bentuk FPGA dan menunjukkan langkah-langkah yang SoC Libero mesti digunakan.
Jadual 1-1. Aliran Reka Bentuk FPGA
| Langkah Aliran Reka Bentuk | Mesti Guna Libero | Penerangan |
| Kemasukan Reka Bentuk: HDL | Tidak | Gunakan alat editor/pemeriksa HDL pihak ketiga di luar Libero® SoC jika mahu. |
| Kemasukan Reka Bentuk: Konfigurator | ya | Buat projek Libero pertama untuk penjanaan komponen teras katalog IP. |
| Penjanaan kekangan PDC/SDC automatik | Tidak | Kekangan terbitan memerlukan semua HDL files dan utiliti derive_constraints apabila dilakukan di luar Libero SoC, seperti yang diterangkan dalam Lampiran C—Terbitkan Kekangan. |
| Simulasi | Tidak | Gunakan alat pihak ketiga di luar Libero SoC, jika mahu. Memerlukan muat turun perpustakaan simulasi yang telah dikompilasi untuk peranti sasaran, simulator sasaran dan versi Libero sasaran yang digunakan untuk pelaksanaan bahagian belakang. |
| Sintesis | Tidak | Gunakan alat pihak ketiga di luar Libero SoC jika mahu. |
| Pelaksanaan Reka Bentuk: Urus Kekangan, Susun Senarai Net, Tempat dan Laluan (lihat Overview) | ya | Buat projek Libero kedua untuk pelaksanaan bahagian belakang. |
| Pengesahan Masa dan Kuasa | ya | Kekal dalam projek Libero kedua. |
| Konfigurasikan Data Permulaan Reka Bentuk dan Kenangan | ya | Gunakan alat ini untuk mengurus pelbagai jenis kenangan dan permulaan reka bentuk dalam peranti. Kekal dalam projek kedua. |
| Pengaturcaraan File Generasi | ya | Kekal dalam projek kedua. |
Penting: Anda mesti memuat turun perpustakaan yang telah disusun sedia ada di Perpustakaan Simulasi PreCompiled halaman untuk menggunakan simulator pihak ketiga.
Dalam aliran FPGA Fabrik tulen, masukkan reka bentuk anda menggunakan HDL atau masukan skematik dan lulus terus
kepada alat sintesis. Aliran masih disokong. FPGA PolarFire dan PolarFire SoC mempunyai signifikan
blok IP keras proprietari yang memerlukan penggunaan teras konfigurasi (SgCores) daripada Libero SoC IP
katalog. Pengendalian khas diperlukan untuk mana-mana blok yang terdiri daripada fungsi SoC:
- PolarFire
– PF_UPROM
– PF_SYSTEM_SERVICES
– PF_CCC
– PF CLK DIV
– PF_CRYPTO
– PF_DRI
– PF_INIT_MONITOR
– PF_NGMUX
– PF_OSC
– RAM (TPSRAM, DPSRAM, URAM)
– PF_SRAM_AHBL_AXI
– PF_XCVR_ERM
– PF_XCVR_REF_CLK
– PF_TX_PLL
– PF_PCIE
– PF_IO
– PF_IOD_CDR
– PF_IOD_CDR_CCC
– PF_IOD_GENERIC_RX
– PF_IOD_GENERIC_TX
– PF_IOD_GENERIC_TX_CCC
– PF_RGMII_TO_GMII
– PF_IOD_OCTAL_DDR
– PF_DDR3
– PF_DDR4
– PF_LPDDR3
– PF_QDR
– PF_CORESMARTBERT
– PF_TAMPER
– PF_TVS, dan sebagainya.
Selain daripada SgCore yang disenaraikan sebelum ini, terdapat banyak IP lembut DirectCore yang tersedia untuk keluarga peranti PolarFire dan PolarFire SoC dalam Katalog SoC Libero yang menggunakan sumber fabrik FPGA.
Untuk kemasukan reka bentuk, jika anda menggunakan mana-mana satu daripada komponen sebelumnya, anda mesti menggunakan Libero SoC untuk sebahagian daripada entri reka bentuk (Konfigurasi Komponen), tetapi anda boleh meneruskan baki Kemasukan Reka Bentuk anda (kemasukan HDL dan seterusnya) di luar Libero. Untuk mengurus aliran reka bentuk FPGA di luar Libero, ikut langkah yang disediakan dalam panduan ini yang lain.
1.1 Kitaran Hayat Komponen (Tanya Soalan)
Langkah berikut menerangkan kitaran hayat komponen SoC dan memberikan arahan tentang cara mengendalikan data.
- Hasilkan komponen menggunakan konfigurasinya dalam Libero SoC. Ini menjana jenis data berikut:
– HDL files
– Ingatan files
– Rangsangan dan Simulasi files
– Komponen SDC file - Untuk HDL files, nyatakan dan integrasikannya dalam reka bentuk HDL yang lain menggunakan alat/proses kemasukan reka bentuk luaran.
- Membekalkan ingatan files dan rangsangan files kepada alat simulasi anda.
- SDC Komponen Bekalan file untuk Terbitkan alat Kekangan untuk Penjanaan Kekangan. Lihat Lampiran C—Terbitkan Kekangan untuk mendapatkan butiran lanjut.
- Anda mesti mencipta projek Libero kedua, di mana anda mengimport senarai bersih pasca Sintesis dan metadata komponen anda, sekali gus melengkapkan hubungan antara perkara yang anda hasilkan dan program yang anda atur.
1.2 Penciptaan Projek Libero SoC (Tanya Soalan)
Beberapa langkah reka bentuk mesti dijalankan di dalam persekitaran Libero SoC (Jadual 1-1). Untuk langkah ini dijalankan, anda mesti mencipta dua projek Libero SoC. Projek pertama digunakan untuk konfigurasi dan penjanaan komponen reka bentuk, dan projek kedua adalah untuk pelaksanaan fizikal reka bentuk peringkat atas.
1.3 Aliran Tersuai (Tanya Soalan)
Rajah berikut menunjukkan:
- Libero SoC boleh disepadukan sebagai sebahagian daripada aliran reka bentuk FPGA yang lebih besar dengan alat sintesis dan simulasi pihak ketiga di luar persekitaran Libero SoC.
- Pelbagai langkah terlibat dalam aliran, bermula dari penciptaan reka bentuk dan jahitan sehinggalah ke pengaturcaraan peranti.
- Pertukaran data (input dan output) yang mesti berlaku pada setiap langkah aliran reka bentuk.
Petua:
- SNVM.cfg, UPROM.cfg
- *.mem file penjanaan untuk Simulasi: pa4rtupromgen.exe mengambil UPROM.cfg sebagai input dan menjana UPROM.mem.
Berikut ialah langkah-langkah dalam aliran tersuai:
- Konfigurasi dan penjanaan komponen:
a. Buat projek Libero pertama (untuk berfungsi sebagai Projek Rujukan).
b. Pilih Teras daripada Katalog. Klik dua kali teras untuk memberikannya nama komponen dan konfigurasi komponen.
Ini secara automatik mengeksport data komponen dan files. Manifes Komponen juga dihasilkan. Lihat Manifes Komponen untuk butiran. Untuk butiran lanjut, lihat Konfigurasi Komponen. - Lengkapkan reka bentuk RTL anda di luar Libero:
a. Instatite komponen HDL files.
b. Lokasi HDL files disenaraikan dalam Manifes Komponen files. - Hasilkan kekangan SDC untuk komponen. Gunakan utiliti Derive Constraints untuk menjana kekangan masa file(SDC) berdasarkan:
a. Komponen HDL files
b. Komponen SDC files
c. HDL pengguna files
Untuk butiran lanjut, lihat Lampiran C—Terbitkan Kekangan. - Alat sintesis/alat simulasi:
a. Dapatkan HDL files, rangsangan files, dan data komponen daripada lokasi tertentu seperti yang dinyatakan dalam Manifes Komponen.
b. Mensintesis dan mensimulasikan reka bentuk dengan alatan pihak ketiga di luar Libero SoC. - Cipta Projek Libero (Pelaksanaan) kedua anda.
- Alih keluar sintesis daripada rantaian alat aliran reka bentuk (Projek > Tetapan Projek > Aliran Reka Bentuk > kosongkan kotak semak Dayakan Sintesis).
- Import sumber reka bentuk files (pasca-sintesis *.vm netlist daripada alat sintesis):
– Import pasca-sintesis *.vm netlist (File>Import> Senarai Netlist Verilog (VM) Tersintesis).
– Metadata komponen *.cfg files untuk uPROM dan/atau sNVM. - Import mana-mana komponen blok Libero SoC files. Blok itu files mestilah dalam *.cxz file format.
Untuk maklumat lanjut tentang cara membuat blok, lihat Panduan Pengguna Aliran Blok PolarFire. - Import kekangan reka bentuk:
– Import kekangan I/O files (Pengurus Kekangan > I/OAttributes > Import).
– Import pelan lantai *.pdc files (Pengurus Kekangan > Perancang Lantai > Import).
– Import *.sdc kekangan masa files (Pengurus Kekangan > Masa > Import). Import SDC file dihasilkan melalui alat Kekangan Terbitan.
– Import *.ndc kekangan files (Pengurus Kekangan > NetlistAttributes > Import), jika ada. - Kekangan file dan persatuan alat
– Dalam Pengurus Kekangan, kaitkan *.pdc files untuk meletakkan dan laluan, *.sdc files untuk pengesahan tempat dan laluan dan masa, dan *.ndc files untuk Menyusun Senarai Net. - Pelaksanaan reka bentuk yang lengkap
– Tempat dan laluan, sahkan masa dan kuasa, konfigurasi data permulaan reka bentuk dan ingatan, dan pengaturcaraan file generasi. - Sahkan reka bentuk
– Sahkan reka bentuk pada FPGA dan nyahpepijat jika perlu menggunakan alat reka bentuk yang disediakan dengan suite reka bentuk Libero SoC.
Konfigurasi Komponen (Tanya Soalan)
Langkah pertama dalam aliran tersuai adalah untuk mengkonfigurasi komponen anda menggunakan projek rujukan Libero (juga dipanggil projek Libero pertama dalam Jadual 1-1). Dalam langkah seterusnya, anda menggunakan data daripada projek rujukan ini.
Jika anda menggunakan mana-mana komponen yang disenaraikan sebelum ini, di bawah Overview dalam reka bentuk anda, lakukan langkah yang diterangkan dalam bahagian ini.
Jika anda tidak menggunakan mana-mana komponen di atas, anda boleh menulis RTL anda di luar Libero dan mengimportnya terus ke dalam alatan Sintesis dan Simulasi anda. Anda kemudiannya boleh meneruskan ke bahagian pasca sintesis dan hanya mengimport senarai bersih *.vm pasca sintesis anda ke dalam projek pelaksanaan Libero terakhir anda (juga dipanggil projek Libero kedua dalam Jadual 1-1).
2.1 Konfigurasi Komponen Menggunakan Libero (Tanya Soalan)
Selepas memilih komponen yang mesti digunakan daripada senarai sebelumnya, lakukan langkah berikut:
- Buat projek Libero baharu (Konfigurasi Teras dan Penjanaan): Pilih Peranti dan Keluarga yang anda sasarkan reka bentuk akhir anda.
- Gunakan satu atau lebih teras yang disebut dalam Aliran Tersuai.
a. Cipta SmartDesign dan konfigurasikan teras yang diingini dan nyatakannya dalam komponen SmartDesign.
b. Naikkan semua pin ke peringkat atas.
c. Hasilkan SmartDesign.
d. Klik dua kali alat Simulate (mana-mana pilihan Pra-Sintesis atau Pasca-Sintesis atau Pasca Reka Letak) untuk menggunakan simulator. Anda boleh keluar dari simulator selepas ia dipanggil. Langkah ini menghasilkan simulasi files perlu untuk projek anda.
Petua: Awak mesti melakukan langkah ini jika anda ingin mensimulasikan reka bentuk anda di luar Libero.
Untuk maklumat lanjut, lihat Mensimulasikan Reka Bentuk Anda.
e. Simpan projek anda—ini ialah projek rujukan anda.
2.2 Manifes Komponen (Tanya Soalan)
Apabila anda menjana komponen anda, satu set files dijana untuk setiap komponen. Laporan Manifes Komponen memperincikan set files dijana dan digunakan dalam setiap langkah berikutnya (Sintesis, Simulasi, Penjanaan Perisian Tegar, dan sebagainya). Laporan ini memberi anda lokasi semua yang dijana files diperlukan untuk meneruskan Aliran Tersuai. Anda boleh mengakses manifes komponen dalam kawasan Laporan: Klik Reka Bentuk > Laporan untuk membuka tab Laporan. Dalam tab Laporan, anda melihat satu set manifest.txt files (Selepasview), satu untuk setiap komponen yang anda hasilkan.
Petua: Anda mesti menetapkan komponen atau modul sebagai '”root”' untuk melihat manifes komponen file kandungan dalam tab Laporan.
Sebagai alternatif, anda boleh mengakses laporan manifes individu files untuk setiap komponen teras yang dijana atau komponen SmartDesign daripada /komponen/kerja/ / / _manifest.txt atau /komponen/kerja/ / _manifest.txt. Anda juga boleh mengakses manifes file kandungan setiap komponen yang dijana daripada tab Komponen baharu dalam Libero, di mana file lokasi disebut berkenaan dengan direktori projek.
Fokus pada laporan Manifes Komponen berikut:
- Jika anda membuat instantiated teras ke dalam SmartDesign, baca file _manifest.txt.
- Jika anda mencipta komponen untuk teras, baca _manifest.txt.
Anda mesti menggunakan semua laporan Manifes Komponen yang digunakan pada reka bentuk anda. Untuk exampOleh itu, jika projek anda mempunyai SmartDesign dengan satu atau lebih komponen teras diwujudkan di dalamnya dan anda berhasrat untuk menggunakan kesemuanya dalam reka bentuk akhir anda, maka anda mesti memilih files disenaraikan dalam laporan Manifes Komponen semua komponen tersebut untuk digunakan dalam aliran reka bentuk anda.
2.3 Mentafsir Manifes Files (Tanya Soalan)
Apabila anda membuka manifes komponen file, anda melihat laluan ke files dalam projek Libero anda dan petunjuk di mana dalam aliran reka bentuk untuk menggunakannya. Anda mungkin melihat jenis berikut files dalam manifes file:
- sumber HDL files untuk semua alatan Sintesis dan Simulasi
- Rangsangan files untuk semua alatan Simulasi
- Kekangan files
Berikut ialah Manifes Komponen bagi komponen teras PolarFire.
Setiap jenis file adalah perlu di hiliran dalam aliran reka bentuk anda. Bahagian berikut menerangkan penyepaduan bagi files daripada manifes ke dalam aliran reka bentuk anda.
Penjanaan Kekangan (Tanya Soalan)
Apabila melakukan konfigurasi dan penjanaan, pastikan anda menulis/menjana kekangan SDC/PDC/NDC files untuk reka bentuk menghantarnya ke alat Synthesis, Place-and-Route dan Verify Timing.
Gunakan utiliti Derive Constraints di luar persekitaran Libero untuk menjana kekangan dan bukannya menulisnya secara manual. Untuk menggunakan utiliti Derive Constraint di luar persekitaran Libero, anda mesti:
- Bekalkan HDL pengguna, HDL komponen dan kekangan SDC komponen files
- Nyatakan modul peringkat atas
- Tentukan lokasi untuk menjana kekangan terbitan files
Kekangan komponen SDC tersedia di bawah /komponen/kerja/ / / direktori selepas konfigurasi dan penjanaan komponen.
Untuk butiran lanjut tentang cara menjana kekangan untuk reka bentuk anda, lihat Lampiran C—Terbitkan Kekangan.
Mensintesis Reka Bentuk Anda (Tanya Soalan)
Salah satu ciri utama Aliran Tersuai ialah membenarkan anda menggunakan sintesis pihak ketiga
alat di luar Libero. Aliran tersuai menyokong penggunaan Synopsys SynplifyPro. Untuk mensintesis anda
projek, gunakan prosedur berikut:
- Buat projek baharu dalam alat Sintesis anda, menyasarkan keluarga peranti, die dan pakej yang sama seperti projek Libero yang anda buat.
a. Import RTL anda sendiri files seperti biasa anda lakukan.
b. Tetapkan output Synthesis kepada Structural Verilog (.vm).
Petua: Struktural Verilog (.vm) ialah satu-satunya format output sintesis yang disokong dalam PolarFire. - Import Komponen HDL files ke dalam projek Sintesis anda:
a. Bagi setiap Laporan Manifes Komponen: Untuk setiap file di bawah sumber HDL files untuk semua alatan Sintesis dan Simulasi, import file ke dalam Projek Sintesis anda. - Import file polarfire_syn_comps.v (jika menggunakan Synopsys Synplify) daripada
Lokasi pemasangan>/data/aPA5M ke projek Sintesis anda. - Import SDC yang dijana sebelum ini file melalui alat Kekangan Terbitan (lihat Lampiran
A—Sample SDC Constraints) ke dalam alat Sintesis. kekangan ini file mengekang alat sintesis untuk mencapai penutupan masa dengan kurang usaha dan lebih sedikit lelaran reka bentuk.
Penting:
- Jika anda bercadang untuk menggunakan *.sdc yang sama file untuk mengekang Place-and-Route semasa fasa pelaksanaan reka bentuk, anda mesti mengimport *.sdc ini ke dalam projek sintesis. Ini adalah untuk memastikan bahawa tiada ketidakpadanan nama objek reka bentuk dalam senarai bersih yang disintesis dan kekangan Place-and-Route semasa fasa pelaksanaan proses reka bentuk. Jika anda tidak memasukkan *.sdc ini file dalam langkah Sintesis, senarai bersih yang dijana daripada Synthesis mungkin gagal pada langkah Tempat dan Laluan kerana nama objek reka bentuk tidak sepadan.
a. Import Atribut Senarai Net *.ndc, jika ada, ke dalam alat Sintesis.
b. Jalankan Sintesis. - Lokasi output alat Sintesis anda mempunyai *.vm netlist file Sintesis pasca terhasil. Anda mesti mengimport senarai bersih ke dalam Projek Pelaksanaan Libero untuk meneruskan proses reka bentuk.
Mensimulasikan Reka Bentuk Anda (Tanya Soalan)
Untuk mensimulasikan reka bentuk anda di luar Libero (iaitu, menggunakan persekitaran simulasi dan simulator anda sendiri), lakukan langkah berikut:
- Reka bentuk Files:
a. Simulasi pra-sintesis:
• Import RTL anda ke dalam projek simulasi anda.
• Bagi setiap Laporan Manifes Komponen.
– Import setiap satu file di bawah sumber HDL files untuk semua alatan Sintesis dan Simulasi ke dalam projek simulasi anda.
• Susun ini files mengikut arahan simulator anda.
b. Simulasi selepas sintesis:
• Import post-sintesis *.vm netlist anda (dijana dalam Mensintesis Reka Bentuk Anda) ke dalam projek simulasi anda dan menyusunnya.
c. Simulasi pasca susun atur:
• Pertama, selesaikan pelaksanaan reka bentuk anda (lihat Melaksanakan Reka Bentuk Anda). Pastikan projek Libero akhir anda berada dalam keadaan pasca susun atur.
• Klik dua kali Generate BackAnnotated Files dalam tetingkap Aliran Reka Bentuk Libero. Ia menjana dua files:
/pereka/ / _ba.v/vhd /pereka/
/ _ba.sdf
• Import kedua-duanya files ke dalam alat simulasi anda. - Rangsangan dan Konfigurasi files:
a. Untuk setiap Laporan Manifes Komponen:
• Salin semua files di bawah Rangsangan Files untuk semua bahagian Alat Simulasi ke direktori akar projek Simulasi anda.
b. Pastikan mana-mana Tcl files dalam senarai sebelumnya (dalam langkah 2.a) dilaksanakan terlebih dahulu, sebelum permulaan simulasi.
c. UPROM.mem: Jika anda menggunakan teras UPROM dalam reka bentuk anda dengan pilihan Gunakan kandungan untuk simulasi didayakan untuk satu atau lebih pelanggan storan data yang anda ingin simulasi, anda mesti menggunakan pa4rtupromgen boleh laku (pa4rtupromgen.exe pada tingkap) untuk menjana UPROM.mem file. Boleh laku pa4rtupromgen mengambil UPROM.cfg file sebagai input melalui skrip Tcl file dan mengeluarkan UPROM.mem file diperlukan untuk simulasi. UPROM.mem ini file mesti disalin ke folder simulasi sebelum simulasi dijalankan. Seorang bekasampmenunjukkan penggunaan boleh laku pa4rtupromgen disediakan dalam langkah berikut. UPROM.cfg file tersedia dalam direktori /komponen/kerja/ / dalam projek Libero yang anda gunakan untuk menjana komponen UPROM.
d. snvm.mem: Jika anda menggunakan teras Perkhidmatan Sistem dalam reka bentuk anda dan mengkonfigurasi tab sNVM dalam teras dengan pilihan Gunakan kandungan untuk simulasi didayakan untuk satu atau lebih pelanggan yang anda ingin simulasi, snvm.mem file dijana secara automatik kepada
direktori tersebut /komponen/kerja/ / dalam projek Libero yang anda gunakan untuk menjana komponen Perkhidmatan Sistem. Ini snvm.mem file mesti disalin ke folder simulasi sebelum simulasi dijalankan. - Buat folder berfungsi dan subfolder bernama simulasi di bawah folder kerja.
Boleh laku pa4rtupromgen mengharapkan kehadiran sub folder simulasi dalam folder kerja dan skrip *.tcl diletakkan dalam sub folder simulasi. - Salin UPROM.cfg file daripada projek Libero pertama yang dicipta untuk penjanaan komponen ke dalam folder kerja.
- Tampalkan arahan berikut dalam skrip *.tcl dan letakkannya dalam folder simulasi yang dibuat dalam langkah 3.
Sample *.tcl untuk peranti PolarFire dan PolarFire Soc Family untuk menjana URPOM.mem file
daripada UPROM.cfg
set_device -fam -mati -pkg
set_input_cfg -path
set_sim_mem -pathFile/UPROM.mem>
gen_sim -use_init false
Untuk nama dalaman yang sesuai untuk digunakan untuk die dan pakej, lihat *.prjx file projek Libero pertama (digunakan untuk penjanaan komponen).
Hujah use_init mesti ditetapkan kepada false.
Gunakan perintah set_sim_mem untuk menentukan laluan ke output file UPROM.mem iaitu
dihasilkan selepas pelaksanaan skrip file dengan pa4rtupromgen boleh laku. - Pada command prompt atau terminal cygwin, pergi ke direktori kerja yang dibuat dalam langkah 3.
Laksanakan perintah pa4rtupromgen dengan pilihan–skrip dan hantar kepadanya skrip *.tcl yang dibuat dalam langkah sebelumnya.
Untuk Windows
/designer/bin/pa4rtupromgen.exe \
–skrip./simulasi/ .tcl
Untuk Linux:
/bin/pa4rtupromgen
–skrip./simulasi/ .tcl - Selepas berjaya melaksanakan pa4rtupromgen boleh laku, pastikan UPROM.mem file dijana di lokasi yang dinyatakan dalam perintah set_sim_mem dalam skrip *.tcl.
- Untuk mensimulasikan sNVM, salin snvm.mem file daripada projek Libero pertama anda (digunakan untuk konfigurasi komponen) ke dalam folder simulasi peringkat atas projek simulasi anda untuk menjalankan simulasi (di luar Libero SoC). Untuk mensimulasikan kandungan UPROM, salin UPROM.mem yang dihasilkan file ke dalam folder simulasi peringkat atas projek simulasi anda untuk menjalankan simulasi (di luar Libero SoC).
Penting: Kepada simulasikan kefungsian Komponen SoC, muat turun perpustakaan simulasi PolarFire yang telah disusun sebelumnya dan importnya ke dalam persekitaran simulasi anda seperti yang diterangkan di sini. Untuk butiran lanjut, lihat Lampiran B—Mengimport Perpustakaan Simulasi ke Persekitaran Simulasi.
Melaksanakan Reka Bentuk Anda (Tanya Soalan)
Selepas melengkapkan simulasi Sintesis dan Pasca-Sintesis dalam persekitaran anda, anda mesti menggunakan Libero sekali lagi untuk melaksanakan reka bentuk anda secara fizikal, menjalankan analisis masa dan kuasa serta menjana pengaturcaraan anda file.
- Buat projek Libero baharu untuk pelaksanaan fizikal dan susun atur reka bentuk. Pastikan untuk menyasarkan peranti yang sama seperti dalam projek rujukan yang anda buat dalam Konfigurasi Komponen.
- Selepas penciptaan projek, alih keluar Sintesis daripada rantaian alat dalam tetingkap Aliran Reka Bentuk (Projek > Tetapan Projek > Aliran Reka Bentuk > Nyahtanda Dayakan Sintesis).
- Import pasca-sintesis anda *.vm file ke dalam projek ini, (File > Import > Synthesized Verilog Netlist (VM)).
Petua: Anda disyorkan untuk membuat pautan ke ini file, supaya jika anda mensintesis semula reka bentuk anda, Libero sentiasa menggunakan senarai bersih pasca sintesis terkini.
a. Dalam tetingkap Hierarki Reka Bentuk, perhatikan nama modul akar.
- Import kekangan ke dalam projek Libero. Gunakan Pengurus Kekangan untuk mengimport *.pdc/*.sdc/*.ndc kekangan.
a. Import I/O *.pdc kekangan files (Pengurus Kekangan > Atribut I/O >Import).
b. Import Pelan Lantai *.pdc kekangan files (Pengurus Kekangan > Perancang Lantai >Import).
c. Import *.sdc kekangan masa files (Pengurus Kekangan > Masa > Import). Jika reka bentuk anda mempunyai mana-mana teras yang disenaraikan dalam Overview, pastikan untuk mengimport SDC file dihasilkan melalui alat kekangan terbitan.
d. Import *.ndc kekangan files (Pengurus Kekangan > Atribut Senarai Bersih > Import). - Kekangan Bersekutu Files untuk mereka bentuk alat.
a. Buka Pengurus Kekangan (Urus Kekangan > Buka Kekangan Urus View).
Tandai kotak semak Pengesahan Tempat dan Laluan dan Masa di sebelah kekangan file untuk mewujudkan kekangan file dan persatuan alat. Kaitkan kekangan *.pdc ke Place-andRoute dan *.sdc dengan Pengesahan Tempat-dan-Laluan dan Masa. Kaitkan *.ndc file untuk Menyusun Senarai Net.
Petua: Jika Tempat dan Laluan gagal dengan kekangan *.sdc ini file, kemudian import *.sdc yang sama ini file untuk sintesis dan jalankan semula sintesis. - Klik Compile Netlist dan kemudian Place and Route untuk melengkapkan langkah susun atur.
- Alat Configure Design Initialization Data and Memories membolehkan anda memulakan blok reka bentuk, seperti LSRAM, µSRAM, XCVR (transceiver) dan PCIe menggunakan data yang disimpan dalam μPROM, sNVM, atau memori storan SPI Flash luaran yang tidak menentu. Alat ini mempunyai tab berikut untuk mentakrifkan spesifikasi urutan permulaan reka bentuk, spesifikasi pelanggan permulaan, pelanggan data pengguna.
– Tab Permulaan Reka Bentuk
– tab µPROM
– tab sNVM
– Tab SPI Flash
– Tab RAM fabrik
Gunakan tab dalam alat untuk mengkonfigurasi data permulaan reka bentuk dan ingatan.
Selepas melengkapkan konfigurasi, laksanakan langkah berikut untuk memprogramkan data permulaan:
• Menjana pelanggan permulaan
• Hasilkan atau eksport aliran bit
• Program peranti
Untuk mendapatkan maklumat terperinci tentang cara menggunakan alat ini, lihat Panduan Pengguna Aliran Reka Bentuk SoC Libero. Untuk mendapatkan maklumat lanjut tentang arahan Tcl yang digunakan untuk mengkonfigurasi pelbagai tab dalam alat dan menentukan konfigurasi memori files (*.cfg), lihat Panduan Rujukan Perintah Tcl. - Menghasilkan Pengaturcaraan File daripada projek ini dan gunakannya untuk memprogramkan FPGA anda.
Lampiran A—Sampkekangan SDC (Tanya Soalan
Libero SoC menjana kekangan pemasaan SDC untuk teras IP tertentu, seperti CCC, OSC, Transceiver dan sebagainya. Melepasi kekangan SDC kepada alat reka bentuk meningkatkan peluang untuk memenuhi penutupan masa dengan usaha yang kurang dan lelaran reka bentuk yang lebih sedikit. Laluan hierarki penuh dari contoh peringkat atas diberikan untuk semua objek reka bentuk yang dirujuk dalam kekangan.
7.1 Kekangan Masa SDC (Tanya Soalan)
Dalam projek rujukan teras IP Libero, kekangan SDC peringkat atas ini file tersedia daripada Pengurus Kekangan (Design Flow > Open Manage Constraint View >Masa > Terbitkan Kekangan).
Penting: Lihat ini file untuk menetapkan kekangan SDC jika reka bentuk anda mengandungi CCC, OSC, Transceiver dan komponen lain. Ubah suai laluan hierarki penuh, jika perlu, untuk memadankan hierarki reka bentuk anda atau gunakan utiliti dan langkah Derive_Constraints dalam Lampiran C—Terbitkan Kekangan pada tahap komponen SDC file.
Simpan file kepada nama lain dan import SDC file kepada alat sintesis, Alat Tempat dan Laluan dan Pengesahan Masa, sama seperti sebarang kekangan SDC lain files.
7.1.1 Terbitan SDC File (Tanya Soalan)
# Ini file telah dijana berdasarkan sumber SDC berikut files:
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_CCC_C0/PF_CCC_C0_0/PF_CCC_C0_PF_CCC_C0_0_PF_CCC.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
CLK_DIV/CLK_DIV_0/CLK_DIV_CLK_DIV_0_PF_CLK_DIV.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
TRANSMIT_PLL/TRANSMIT_PLL_0/TRANSMIT_PLL_TRANSMIT_PLL_0_PF_TX_PLL.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
DMA_INITIATOR/DMA_INITIATOR_0/DMA_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
FIC0_INITIATOR/FIC0_INITIATOR_0/FIC0_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
ICICLE_MSS/ICICLE_MSS.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_PCIE_C0/PF_PCIE_C0_0/PF_PCIE_C0_PF_PCIE_C0_0_PF_PCIE.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PCIE_INITIATOR/PCIE_INITIATOR_0/PCIE_INITIATOR.sdc
# /drive/aPA5M/cores/constraints/osc_rc160mhz.sdc
# *** Sebarang pengubahsuaian pada ini file akan hilang jika kekangan terbitan dijalankan semula. ***
create_clock -name {CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK} -tempoh 6.25
[ get_pins { CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK } ] create_clock -nama {REF_CLK_PAD_P} -tempoh 10 [ get_ports { REF_CLK_PAD_P } ] create_clock -nama {CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/TRANSt_xpll_0/TRANSt_xpll
DIV_CLK} -tempoh 8
[ get_pins { CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/DIV_CLK } ] create_generated_clock -nama {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x/_pll_CPF_0
KELUAR0} -darab_dengan 25 -bahagi_dengan 32 -sumber
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -fasa 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT0 } ] create_generated_clock -nama {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK_inst_C0/CCC_FIC_x_CLK/PF_0
KELUAR1} -darab_dengan 25 -bahagi_dengan 32 -sumber
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -fasa 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT1 } ] create_generated_clock -nama {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK_inst_C0/CCC_FIC_x_CLK/PF_0
KELUAR2} -darab_dengan 25 -bahagi_dengan 32 -sumber
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -fasa 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT2 } ] create_generated_clock -nama {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK_inst_C0/CCC_FIC_x_CLK/PF_0
KELUAR3} -darab_dengan 25 -bahagi_dengan 64 -sumber
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -fasa 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT3 } ] create_generated_clock -nama {CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz_to_CLK_0MHz_to_CLK_XNUMXMHz
Y_DIV} -bahagi_dengan 2 -sumber
[ get_pin { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/A } ] [ get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80_0_MHz/CLK_DIV] set_false_path -melalui [ get_nets { DMA_INITIATOR_inst_0/ARESETN* } ] set_false_path -daripada [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/rdGrayCounter*/cntGray* } ] -kepada [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
rdPtr_s1* } ] set_false_path -daripada [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/wrGrayCounter*/cntGray* } ] -kepada [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
wrPtr_s1* } ] set_false_path -melalui [ get_nets { FIC0_INITIATOR_inst_0/ARESETN* } ] set_false_path -kepada [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[0] PCIE/PF_0/PCIE_C0
PCIE_1/INTERRUPT[1] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[2] PCIE/PF_PCIE_C0_0/PCIE_1/
INTERRUPT[3] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[4] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[5]
PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[6] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[7] PCIE/PF_PCIE_C0_0/
PCIE_1/WAKEREQ PCIE/PF_PCIE_C0_0/PCIE_1/MPERST_N } ] set_false_path -daripada [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/TL_CLK } ] set_false_path -melalui [ get_nets/} PCIETN_0T_INI]
Lampiran B—Mengimport Perpustakaan Simulasi ke dalam Persekitaran Simulasi (Tanya Soalan)
Simulator lalai untuk simulasi RTL dengan Libero SoC ialah ModelSim ME Pro.
Perpustakaan pra-disusun untuk simulator lalai tersedia dengan pemasangan Libero di direktori /Designer/lib/modelsimpro/precompiled/vlog for® yang disokong keluarga. Libero SoC juga menyokong edisi simulator pihak ketiga lain ModelSim, Questasim, VCS, Xcelium
, HDL Aktif dan Riviera Pro. Muat turun perpustakaan yang telah disusun sebelumnya dari Libero SoC v12.0 dan lebih baru berdasarkan simulator dan versinya.
Sama seperti persekitaran Libero, run.do file mesti dicipta untuk menjalankan simulasi di luar Libero.
Buat run.do yang mudah file yang mempunyai arahan untuk menubuhkan perpustakaan untuk hasil kompilasi, pemetaan perpustakaan, penyusunan dan simulasi. Ikuti langkah untuk membuat run.do asas file.
- Cipta perpustakaan logik untuk menyimpan hasil kompilasi menggunakan arahan vlib vlib presynth.
- Petakan nama perpustakaan logik ke direktori perpustakaan yang telah dikompilasi menggunakan arahan vmap vmap .
- Susun sumber files—gunakan arahan pengkompil khusus bahasa untuk menyusun reka bentuk files ke dalam direktori kerja.
– vlog untuk .v/.sv
– vcom untuk .vhd - Muatkan reka bentuk untuk simulasi menggunakan arahan vsim dengan menyatakan nama mana-mana modul peringkat atasan.
- Simulasikan reka bentuk menggunakan arahan run.
Selepas memuatkan reka bentuk, masa simulasi ditetapkan kepada sifar, dan anda boleh memasukkan arahan larian untuk memulakan simulasi.
Dalam tetingkap transkrip simulator, laksanakan run.do file sebagai run.do jalankan simulasi. Sample run.do file seperti berikut.
tetapkan secara senyap ACTELLIBNAME PolarFire tetapkan PROJECT_DIR "W:/Test/basic_test" jika
{[file wujud presynth/_info]} { echo “INFO: Simulation library presynth wujud” } else
{ file delete -force presynth vlib presynth } vmap presynth presynth vmap PolarFire
“X:/Libero/Designer/lib/modelsimpro/precompiled/vlog/PolarFire” vlog -sv -work presynth
“${PROJECT_DIR}/hdl/top.v” vlog “+incdir+${PROJECT_DIR}/stimulus” -sv -work presynth “$
{PROJECT_DIR}/stimulus/tb.v” vsim -L PolarFire -L presynth -t 1ps presynth.tb tambah gelombang /tb/*
jalankan 1000ns log /tb/* keluar
Lampiran C—Terbitkan Kekangan (Tanya Soalan)
Lampiran ini menerangkan arahan Derive Constraints Tcl.
9.1 Terbitkan Kekangan Perintah Tcl (Tanya Soalan)
Utiliti derive_constraints membantu anda memperolehi kekangan daripada RTL atau configurator di luar persekitaran reka bentuk Libero SoC. Untuk menjana kekangan untuk reka bentuk anda, anda memerlukan HDL Pengguna, HDL Komponen dan Kekangan Komponen files. Kekangan komponen SDC files boleh didapati di bawah /komponen/kerja/ / / direktori selepas konfigurasi dan penjanaan komponen.
Setiap kekangan komponen file terdiri daripada perintah set_component tcl (menentukan nama komponen) dan senarai kekangan yang dihasilkan selepas konfigurasi. Kekangan dijana berdasarkan konfigurasi dan khusus untuk setiap komponen.
Examppada 9-1. Kekangan Komponen File untuk Teras PF_CCC
Berikut adalah bekasample daripada kekangan komponen file untuk teras PF_CCC:
set_komponen PF_CCC_C0_PF_CCC_C0_0_PF_CCC
# Microchip Corp.
# Tarikh: 2021-Okt-26 04:36:00
# Jam asas untuk PLL #0
create_clock -tempoh 10 [ get_pins { pll_inst_0/REF_CLK_0 } ] create_generated_clock -bahagi_dengan 1 -source [ get_pins { pll_inst_0/
REF_CLK_0 } ] -fasa 0 [ get_pins { pll_inst_0/OUT0 } ] Di sini, create_clock dan create_generated_clock masing-masing ialah kekangan jam rujukan dan output, yang dijana berdasarkan konfigurasi.
9.1.1 Bekerja dengan derive_constraints Utiliti (Tanya Soalan)
Terbitkan kekangan melalui reka bentuk dan peruntukkan kekangan baharu untuk setiap contoh komponen berdasarkan SDC komponen yang disediakan sebelum ini files. Untuk jam rujukan CCC, ia merambat kembali melalui reka bentuk untuk mencari sumber jam rujukan. Jika sumber adalah I/O, kekangan jam rujukan akan ditetapkan pada I/O. Jika ia adalah output CCC atau sumber jam lain (contohnyaample, Transceiver, oscillator), ia menggunakan jam dari komponen lain dan melaporkan amaran jika selang tidak sepadan. Kekangan terbitan juga akan memperuntukkan kekangan untuk beberapa makro seperti pengayun pada cip jika anda mempunyainya dalam RTL anda.
Untuk melaksanakan utiliti derive_constraints, anda mesti membekalkan .tcl file hujah baris arahan dengan maklumat berikut dalam susunan yang ditentukan.
- Tentukan maklumat peranti menggunakan maklumat dalam set_device bahagian.
- Tentukan laluan ke RTL files menggunakan maklumat dalam bahagian read_verilog atau read_vhdl.
- Tetapkan modul tahap atas menggunakan maklumat dalam bahagian set_top_level.
- Tentukan laluan ke SDC komponen files menggunakan maklumat dalam bahagian read_sdc atau read_ndc.
- Laksanakan files menggunakan maklumat dalam bahagian derive_constraints.
- Tentukan laluan ke kekangan terbitan SDC file menggunakan maklumat dalam bahagian write_sdc atau write_pdc atau write_ndc.
Examppada 9-2. Pelaksanaan dan Kandungan terbitan.tcl File
Berikut adalah bekasampargumen baris arahan untuk melaksanakan utiliti derive_constraints.
$ /bin{64}/derive_constraints derive.tcl
Kandungan terbitan.tcl file:
# Maklumat peranti
set_device -keluarga PolarFire -mati MPF100T -kelajuan -1
# RTL files
read_verilog -mode system_verilog projek/komponen/kerja/txpll0/
txpll0_txpll0_0_PF_TX_PLL.v
read_verilog -mode system_verilog {project/component/work/txpll0/txpll0.v}
read_verilog -mode system_verilog {project/component/work/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.v}
read_verilog -mode system_verilog {project/component/work/xcvr0/xcvr0.v}
read_vhdl -mode vhdl_2008 {project/hdl/xcvr1.vhd}
#SDC Komponen files
set_top_level {xcvr1}
read_sdc -komponen {project/component/work/txpll0/txpll0_0/
txpll0_txpll0_0_PF_TX_PLL.sdc}
read_sdc -komponen {project/component/work/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.sdc}
#Gunakan arahan derive_constraint
deve_constraints
Keputusan #SDC/PDC/NDC files
write_sdc {project/constraint/xcvr1_derived_constraints.sdc}
write_pdc {project/constraint/fp/xcvr1_derived_constraints.pdc}
9.1.2 set_device (Tanya Soalan)
Penerangan
Nyatakan nama keluarga, nama mati dan gred kelajuan.
set_device -keluarga -mati -laju
Hujah
| Parameter | taip | Penerangan |
| -keluarga | rentetan | Nyatakan nama keluarga. Nilai yang mungkin ialah PolarFire®, PolarFire SoC. |
| -mati | rentetan | Nyatakan nama mati. |
| -laju | rentetan | Nyatakan gred kelajuan peranti. Nilai yang mungkin adalah STD atau -1. |
| Jenis Pemulangan | Penerangan |
| 0 | Perintah berjaya. |
| 1 | Perintah gagal. Terdapat ralat. Anda boleh melihat mesej ralat dalam konsol. |
Senarai Ralat
| Kod Ralat | Mesej Ralat | Penerangan |
| ERR0023 | Parameter yang diperlukan—mati tiada | Pilihan mati adalah wajib dan mesti dinyatakan. |
| ERR0005 | Mati tidak diketahui 'MPF30' | Nilai pilihan -die tidak betul. Lihat senarai kemungkinan nilai dalam huraian pilihan. |
| ERR0023 | Parameter—mati tiada nilai | Pilihan die ditentukan tanpa nilai. |
| ERR0023 | Parameter yang diperlukan—keluarga tiada | Pilihan keluarga adalah wajib dan mesti dinyatakan. |
| ERR0004 | Keluarga tidak diketahui 'PolarFire®' | Pilihan keluarga tidak betul. Lihat senarai kemungkinan nilai dalam huraian pilihan. |
| ………… bersambung | ||
| Kod Ralat | Mesej Ralat | Penerangan |
| ERR0023 | Parameter—keluarga tiada nilai | Pilihan keluarga ditentukan tanpa nilai. |
| ERR0023 | Parameter yang diperlukan—kelajuan tiada | Pilihan kelajuan adalah wajib dan mesti dinyatakan. |
| ERR0007 | Kelajuan tidak diketahui ' ' | Pilihan kelajuan tidak betul. Lihat senarai kemungkinan nilai dalam huraian pilihan. |
| ERR0023 | Parameter—kelajuan tiada nilai | Pilihan kelajuan ditentukan tanpa nilai. |
Example
set_device -keluarga {PolarFire} -mati {MPF300T_ES} -kelajuan -1
set_device -keluarga SmartFusion 2 -mati M2S090T -kelajuan -1
9.1.3 read_verilog (Tanya Soalan)
Penerangan
Baca Verilog file menggunakan Verific.
read_verilog [-lib ] [-mod ]filenama>
Hujah
| Parameter | taip | Penerangan |
| -lib | rentetan | Tentukan perpustakaan yang mengandungi modul untuk ditambahkan ke dalam perpustakaan. |
| -mod | rentetan | Nyatakan piawaian Verilog. Nilai yang mungkin ialah verilog_95, verilog_2k, system_verilog_2005, system_verilog_2009, system_verilog, verilog_ams, verilog_psl, system_verilog_mfcu. Nilai tidak peka huruf besar-besaran. Lalai ialah verilog_2k. |
| filenama | rentetan | Verilog file nama. |
| Jenis Pemulangan | Penerangan |
| 0 | Perintah berjaya. |
| 1 | Perintah gagal. Terdapat ralat. Anda boleh melihat mesej ralat dalam konsol. |
Senarai Ralat
| Kod Ralat | Mesej Ralat | Penerangan |
| ERR0023 | Parameter—lib tiada nilai | Pilihan lib ditentukan tanpa nilai. |
| ERR0023 | Parameter—mod tiada nilai | Pilihan mod ditentukan tanpa nilai. |
| ERR0015 | Mod tidak diketahui ' ' | Mod verilog yang ditentukan tidak diketahui. Lihat senarai kemungkinan mod verilog dalam—keterangan pilihan mod. |
| ERR0023 | Parameter yang diperlukan file nama tiada | Tiada verilog file laluan disediakan. |
| ERR0016 | Gagal kerana penghurai Verific | Ralat sintaks dalam verilog file. Penghurai Verific boleh diperhatikan dalam konsol di atas mesej ralat. |
| ERR0012 | set_device tidak dipanggil | Maklumat peranti tidak dinyatakan. Gunakan perintah set_device untuk menerangkan peranti. |
Example
read_verilog -mode system_verilog {component/work/top/top.v}
read_verilog -mod system_verilog_mfcu design.v
9.1.4 read_vhdl (Tanya Soalan)
Penerangan
Tambah VHDL file ke dalam senarai VHDL files.
read_vhdl [-lib ] [-mod ]filenama>
Hujah
| Parameter | taip | Penerangan |
| -lib | — | Tentukan perpustakaan di mana kandungan mesti ditambah. |
| -mod | — | Menentukan standard VHDL. Lalai ialah VHDL_93. Nilai yang mungkin ialah vhdl_93, vhdl_87, vhdl_2k, vhdl_2008, vhdl_psl. Nilai tidak peka huruf besar-besaran. |
| filenama | — | VHDL file nama. |
| Jenis Pemulangan | Penerangan |
| 0 | Perintah berjaya. |
| 1 | Perintah gagal. Terdapat ralat. Anda boleh melihat mesej ralat dalam konsol. |
Senarai Ralat
| Kod Ralat | Mesej Ralat | Penerangan |
| ERR0023 | Parameter—lib tiada nilai | Pilihan lib ditentukan tanpa nilai. |
| ERR0023 | Parameter—mod tiada nilai | Pilihan mod ditentukan tanpa nilai. |
| ERR0018 | Mod tidak diketahui ' ' | Mod VHDL yang ditentukan tidak diketahui. Lihat senarai kemungkinan mod VHDL dalam—keterangan pilihan mod. |
| ERR0023 | Parameter yang diperlukan file nama tiada | Tiada VHDL file laluan disediakan. |
| ERR0019 | Tidak dapat mendaftar invalid_path.v file | VHDL yang ditentukan file tidak wujud atau tidak mempunyai kebenaran membaca. |
| ERR0012 | set_device tidak dipanggil | Maklumat peranti tidak dinyatakan. Gunakan perintah set_device untuk menerangkan peranti. |
Example
read_vhdl -mode vhdl_2008 osc2dfn.vhd
read_vhdl {hdl/top.vhd}
9.1.5 set_top_level (Tanya Soalan)
Penerangan
Nyatakan nama modul peringkat atas dalam RTL.
set_top_level [-lib ]
Hujah
| Parameter | taip | Penerangan |
| -lib | rentetan | Pustaka untuk mencari modul atau entiti peringkat atasan (Pilihan). |
| nama | rentetan | Nama modul atau entiti peringkat atas. |
| Jenis Pemulangan | Penerangan |
| 0 | Perintah berjaya. |
| 1 | Perintah gagal. Terdapat ralat. Anda boleh melihat mesej ralat dalam konsol. |
Senarai Ralat
| Kod Ralat | Mesej Ralat | Penerangan |
| ERR0023 | Tahap atas parameter yang diperlukan tiada | Pilihan peringkat atas adalah wajib dan mesti dinyatakan. |
| ERR0023 | Parameter—lib tiada nilai | Pilihan lib ditentukan tanpa nilai. |
| ERR0014 | Tidak dapat mencari peringkat teratas di perpustakaan | Modul peringkat atas yang ditentukan tidak ditakrifkan dalam pustaka yang disediakan. Untuk membetulkan ralat ini, modul teratas atau nama pustaka mesti dibetulkan. |
| ERR0017 | Perincian gagal | Ralat dalam proses penghuraian RTL. Mesej ralat boleh diperhatikan dari konsol. |
Example
set_top_level {atas}
set_top_level -lib hdl top
9.1.6 read_sdc (Tanya Soalan)
Penerangan
Baca SDC file ke dalam pangkalan data komponen.
read_sdc -komponenfilenama>
Hujah
| Parameter | taip | Penerangan |
| -komponen | — | Ini adalah bendera wajib untuk arahan read_sdc apabila kami memperoleh kekangan. |
| filenama | rentetan | Laluan ke SDC file. |
| Jenis Pemulangan | Penerangan |
| 0 | Perintah berjaya. |
| 1 | Perintah gagal. Terdapat ralat. Anda boleh melihat mesej ralat dalam konsol. |
Senarai Ralat
| Kod Ralat | Mesej Ralat | Penerangan |
| ERR0023 | Parameter yang diperlukan file nama tiada. | Pilihan wajib file nama tidak dinyatakan. |
| ERR0000 | SDC file <file_path> tidak boleh dibaca. | SDC yang ditentukan file tidak mempunyai kebenaran membaca. |
| ERR0001 | Tidak dapat dibukafile_path> file. | SDC file tidak wujud. Laluan mesti diperbetulkan. |
| ERR0008 | Perintah set_component tiada dalamfile_path> file | Komponen SDC yang ditentukan file tidak menyatakan komponen. |
| Kod Ralat | Mesej Ralat | Penerangan |
| ERR0009 | <List of errors from sdc file> | SDC file mengandungi arahan sdc yang salah. Untuk example,
apabila terdapat ralat dalam set_multicycle_path kekangan: Ralat semasa melaksanakan arahan read_sdc: dalamfile_path> file: Ralat dalam perintah set_multicycle_path: Parameter tidak diketahui [get_cells {reg_a}]. |
Example
read_sdc -component {./component/work/ccc0/ccc0_0/ccc0_ccc0_0_PF_CCC.sdc}
9.1.7 read_ndc (Tanya Soalan)
Penerangan
Baca NDC file ke dalam pangkalan data komponen.
read_ndc -komponenfilenama>
Hujah
| Parameter | taip | Penerangan |
| -komponen | — | Ini adalah bendera wajib untuk arahan read_ndc apabila kami memperoleh kekangan. |
| filenama | rentetan | Laluan ke NDC file. |
| Jenis Pemulangan | Penerangan |
| 0 | Perintah berjaya. |
| 1 | Perintah gagal. Terdapat ralat. Anda boleh melihat mesej ralat dalam konsol. |
Senarai Ralat
| Kod Ralat | Mesej Ralat | Penerangan |
| ERR0001 | Tidak dapat dibukafile_path> file | NDC file tidak wujud. Laluan mesti diperbetulkan. |
| ERR0023 | Parameter yang diperlukan—AtclParamO_ tiada. | Pilihan wajib filenama tidak dinyatakan. |
| ERR0023 | Parameter yang diperlukan—komponen tiada. | Pilihan komponen adalah wajib dan mesti dinyatakan. |
| ERR0000 | NDC file 'file_path>' tidak boleh dibaca. | NDC yang ditentukan file tidak mempunyai kebenaran membaca. |
Example
read_ndc -component {component/work/ccc1/ccc1_0/ccc_comp.ndc}
9.1.8 derive_constraints (Tanya Soalan)
Penerangan
SDC komponen segera files ke dalam pangkalan data peringkat reka bentuk.
deve_constraints
Hujah
| Jenis Pemulangan | Penerangan |
| 0 | Perintah berjaya. |
| 1 | Perintah gagal. Terdapat ralat. Anda boleh melihat mesej ralat dalam konsol. |
Senarai Ralat
| Kod Ralat | Mesej Ralat | Penerangan |
| ERR0013 | Peringkat atasan tidak ditentukan | Ini bermakna modul atau entiti peringkat atas tidak ditentukan. Untuk membetulkan panggilan ini, keluarkan perintah set_top_level sebelum perintah derive_constraints. |
Example
deve_constraints
9.1.9 write_sdc (Tanya Soalan)
Penerangan
Menulis kekangan file dalam format SDC.
write_sdcfilenama>
Hujah
| Parameter | taip | Penerangan |
| <filenama> | rentetan | Laluan ke SDC file akan dijana. Ini adalah pilihan wajib. Sekiranya file wujud, ia akan ditimpa. |
| Jenis Pemulangan | Penerangan |
| 0 | Perintah berjaya. |
| 1 | Perintah gagal. Terdapat ralat. Anda boleh melihat mesej ralat dalam konsol. |
Senarai Ralat
| Kod Ralat | Mesej Ralat | Penerangan |
| ERR0003 | Tidak dapat dibukafile jalan> file. | File laluan tidak betul. Semak sama ada direktori induk wujud. |
| ERR0002 | SDC file 'file path>' tidak boleh ditulis. | SDC yang ditentukan file tidak mempunyai kebenaran menulis. |
| ERR0023 | Parameter yang diperlukan file nama tiada. | SDC file laluan adalah pilihan wajib dan mesti dinyatakan. |
Example
write_sdc "derived.sdc"
9.1.10 write_pdc (Tanya Soalan)
Penerangan
Menulis kekangan fizikal (Terbitkan Kekangan sahaja).
tulis_pdcfilenama>
Hujah
| Parameter | taip | Penerangan |
| <filenama> | rentetan | Laluan ke PDC file akan dijana. Ini adalah pilihan wajib. Sekiranya file laluan wujud, ia akan ditimpa. |
| Jenis Pemulangan | Penerangan |
| 0 | Perintah berjaya. |
| 1 | Perintah gagal. Terdapat ralat. Anda boleh melihat mesej ralat dalam konsol. |
Senarai Ralat
| Kod Ralat | Mesej Ralat | Penerangan |
| ERR0003 | Tidak dapat dibukafile jalan> file | The file laluan tidak betul. Semak sama ada direktori induk wujud. |
| ERR0002 | PDC file 'file path>' tidak boleh ditulis. | PDC yang ditentukan file tidak mempunyai kebenaran menulis. |
| ERR0023 | Parameter yang diperlukan file nama tiada | PDC itu file laluan adalah pilihan wajib dan mesti dinyatakan. |
Example
write_pdc "derived.pdc"
9.1.11 write_ndc (Tanya Soalan)
Penerangan
Menulis kekangan NDC ke dalam a file.
tulis_ndcfilenama>
Hujah
| Parameter | taip | Penerangan |
| filenama | rentetan | Laluan ke NDC file akan dijana. Ini adalah pilihan wajib. Sekiranya file wujud, ia akan ditimpa. |
| Jenis Pemulangan | Penerangan |
| 0 | Perintah berjaya. |
| 1 | Perintah gagal. Terdapat ralat. Anda boleh melihat mesej ralat dalam konsol. |
Senarai Ralat
| Kod Ralat | Mesej Ralat | Penerangan |
| ERR0003 | Tidak dapat dibukafile_path> file. | File laluan tidak betul. Direktori induk tidak wujud. |
| ERR0002 | NDC file 'file_path>' tidak boleh ditulis. | NDC yang ditentukan file tidak mempunyai kebenaran menulis. |
| ERR0023 | Parameter yang diperlukan _AtclParamO_ tiada. | NDC file laluan adalah pilihan wajib dan mesti dinyatakan. |
Example
write_ndc "derived.ndc"
9.1.12 add_include_path (Tanya Soalan)
Penerangan
Menentukan laluan untuk mencari termasuk files apabila membaca RTL files.
add_include_path
Hujah
| Parameter | taip | Penerangan |
| direktori | rentetan | Menentukan laluan untuk mencari termasuk files apabila membaca RTL files. Pilihan ini adalah wajib. |
| Jenis Pemulangan | Penerangan |
| 0 | Perintah berjaya. |
| Jenis Pemulangan | Penerangan |
| 1 | Perintah gagal. Terdapat ralat. Anda boleh melihat mesej ralat dalam konsol. |
Senarai Ralat
| Kod Ralat | Mesej Ralat | Penerangan |
| ERR0023 | Parameter yang diperlukan termasuk laluan tiada. | Pilihan direktori adalah wajib dan mesti disediakan. |
Nota: Jika laluan direktori tidak betul, maka add_include_path akan diluluskan tanpa ralat.
Walau bagaimanapun, arahan read_verilog/read_vhd akan gagal disebabkan oleh penghurai Verific.
Example
add_include_path component/work/COREABC0/COREABC0_0/rtl/vlog/core
Sejarah Semakan (Tanya Soalan)
Sejarah semakan menerangkan perubahan yang telah dilaksanakan dalam dokumen. Perubahan disenaraikan mengikut semakan, bermula dengan penerbitan terkini.
| Semakan | tarikh | Penerangan |
| F | 08/2024 | Perubahan berikut dibuat dalam semakan ini: • Bahagian yang dikemas kini Lampiran B—Mengimport Perpustakaan Simulasi ke dalam Persekitaran Simulasi. |
| E | 08/2024 | Perubahan berikut dibuat dalam semakan ini: • Bahagian yang dikemas kini Overview. • Bahagian yang dikemas kini Terbitan SDC File. • Bahagian yang dikemas kini Lampiran B—Mengimport Perpustakaan Simulasi ke dalam Persekitaran Simulasi. |
| D | 02/2024 | Dokumen ini dikeluarkan dengan Libero 2024.1 SoC Design Suite tanpa perubahan daripada v2023.2. Bahagian dikemas kini Bekerja dengan derive_constraints Utility |
| C | 08/2023 | Dokumen ini dikeluarkan dengan Libero 2023.2 SoC Design Suite tanpa perubahan daripada v2023.1. |
| B | 04/2023 | Dokumen ini dikeluarkan dengan Libero 2023.1 SoC Design Suite tanpa perubahan daripada v2022.3. |
| A | 12/2022 | Semakan Awal. |
Sokongan FPGA mikrocip
Kumpulan produk Microchip FPGA menyokong produknya dengan pelbagai perkhidmatan sokongan, termasuk Khidmat Pelanggan, Pusat Sokongan Teknikal Pelanggan, a webtapak, dan pejabat jualan di seluruh dunia.
Pelanggan dicadangkan untuk melawat sumber dalam talian Microchip sebelum menghubungi sokongan kerana kemungkinan besar pertanyaan mereka telah dijawab.
Hubungi Pusat Sokongan Teknikal melalui webtapak di www.microchip.com/support. Sebutkan nombor Bahagian Peranti FPGA, pilih kategori kes yang sesuai dan muat naik reka bentuk files semasa mencipta kes sokongan teknikal.
Hubungi Khidmat Pelanggan untuk mendapatkan sokongan produk bukan teknikal, seperti harga produk, peningkatan produk, maklumat kemas kini, status pesanan dan kebenaran.
- Dari Amerika Utara, hubungi 800.262.1060
- Dari seluruh dunia, hubungi 650.318.4460
- Faks, dari mana-mana sahaja di dunia, 650.318.8044
Maklumat Mikrocip
Microchip itu Webtapak
Microchip menyediakan sokongan dalam talian melalui kami webtapak di www.microchip.com/. ini webtapak digunakan untuk membuat files dan maklumat mudah didapati kepada pelanggan. Beberapa kandungan yang tersedia termasuk:
- Sokongan Produk – Helaian data dan kesilapan, nota aplikasi dan sampprogram, sumber reka bentuk, panduan pengguna dan dokumen sokongan perkakasan, keluaran perisian terkini dan perisian arkib
- Sokongan Teknikal Am – Soalan Lazim (Soalan Lazim), permintaan sokongan teknikal, kumpulan perbincangan dalam talian, penyenaraian ahli program rakan kongsi reka bentuk Microchip
- Perniagaan Microchip – Pemilih produk dan panduan pesanan, siaran akhbar Microchip terkini, penyenaraian seminar dan acara, penyenaraian pejabat jualan Microchip, pengedar dan wakil kilang
Perkhidmatan Pemberitahuan Perubahan Produk
Perkhidmatan pemberitahuan perubahan produk Microchip membantu memastikan pelanggan sentiasa mengetahui produk Microchip. Pelanggan akan menerima pemberitahuan e-mel apabila terdapat perubahan, kemas kini, semakan atau kesilapan yang berkaitan dengan keluarga produk tertentu atau alat pembangunan yang diminati. Untuk mendaftar, pergi ke www.microchip.com/pcn dan ikut arahan pendaftaran.
Sokongan Pelanggan
Pengguna produk Microchip boleh menerima bantuan melalui beberapa saluran:
- Pengedar atau Wakil
- Pejabat Jualan Tempatan
- Jurutera Penyelesaian Terbenam (ESE)
- Sokongan Teknikal
Pelanggan harus menghubungi pengedar, wakil atau ESE mereka untuk mendapatkan sokongan. Pejabat jualan tempatan juga tersedia untuk membantu pelanggan. Penyenaraian pejabat dan lokasi jualan disertakan dalam dokumen ini. Sokongan teknikal boleh didapati melalui webtapak di: www.microchip.com/support
Ciri Perlindungan Kod Peranti Mikrocip
Perhatikan butiran berikut tentang ciri perlindungan kod pada produk Microchip:
- Produk Microchip memenuhi spesifikasi yang terkandung dalam Helaian Data Microchip tertentu mereka.
- Microchip percaya bahawa keluarga produknya selamat apabila digunakan mengikut cara yang dimaksudkan, dalam spesifikasi operasi dan dalam keadaan biasa.
- Nilai mikrocip dan melindungi hak harta inteleknya secara agresif. Percubaan untuk melanggar ciri perlindungan kod produk Microchip adalah dilarang sama sekali dan mungkin melanggar Akta Hak Cipta Milenium Digital.
- Microchip mahupun pengeluar semikonduktor lain tidak boleh menjamin keselamatan kodnya. Perlindungan kod tidak bermakna kami menjamin produk itu "tidak boleh pecah". Perlindungan kod sentiasa berkembang. Microchip komited untuk terus menambah baik ciri perlindungan kod produk kami.
Notis Undang-undang
Penerbitan ini dan maklumat di sini hanya boleh digunakan dengan produk Microchip, termasuk untuk mereka bentuk, menguji dan menyepadukan produk Microchip dengan aplikasi anda. Penggunaan maklumat ini dalam apa-apa cara lain melanggar syarat ini. Maklumat mengenai aplikasi peranti disediakan hanya untuk kemudahan anda dan mungkin digantikan dengan kemas kini. Adalah menjadi tanggungjawab anda untuk memastikan permohonan anda memenuhi spesifikasi anda. Hubungi pejabat jualan Microchip tempatan anda untuk mendapatkan sokongan tambahan atau, dapatkan sokongan tambahan di www.microchip.com/en-us/support/design-help/client-support-services.
MAKLUMAT INI DISEDIAKAN OLEH MICROCHIP "SEBAGAIMANA ADANYA". MICROCHIP TIDAK MEMBUAT SEBARANG JENIS PERWAKILAN ATAU WARANTI SAMA ADA TERNYATA MAUPUN TERSIRAT, BERTULIS ATAU LISAN, BERKANUN ATAU SEBALIKNYA, BERKAITAN DENGAN MAKLUMAT TERMASUK TETAPI TIDAK TERHAD KEPADA MANA-MANA WARANTI TERSIRAT, BUKAN PENYIMPANAN, DAN PENYIMPANAN. BERKAITAN DENGAN KEADAAN, KUALITI ATAU PRESTASINYA. MICROCHIP TIDAK AKAN AKAN BERTANGGUNGJAWAB KE ATAS SEBARANG KERUGIAN, KEROSAKAN, KOS ATAU AKIBAT YANG TIDAK LANGSUNG, KHAS, PUNITIF, SAMPINGAN ATAU AKIBAT APA-APA JENIS APA SAJA YANG BERKAITAN DENGAN MAKLUMAT ATAU PENGGUNAANNYA, WALAUPUN BERPUNCA, WALAUPUN TERJADI. KEMUNGKINAN ATAU KEROSAKAN ADALAH DAPAT DIRAMALKAN. SEJAUH YANG DIBENARKAN OLEH UNDANG-UNDANG, JUMLAH LIABILITI MICROCHIP ATAS SEMUA TUNTUTAN DALAM APA-APA CARA BERKAITAN DENGAN MAKLUMAT ATAU PENGGUNAANNYA TIDAK AKAN MELEBIHI JUMLAH YURAN, JIKA ADA, YANG ANDA TELAH BAYAR TERUS KEPADA MICROCHIP UNTUK MAKLUMAT.
Penggunaan peranti Microchip dalam aplikasi sokongan hayat dan/atau keselamatan adalah sepenuhnya atas risiko pembeli, dan pembeli bersetuju untuk mempertahankan, menanggung rugi dan menahan Microchip yang tidak berbahaya daripada sebarang dan semua kerosakan, tuntutan, saman atau perbelanjaan akibat daripada penggunaan tersebut. Tiada lesen disampaikan, secara tersirat atau sebaliknya, di bawah mana-mana hak harta intelek Microchip melainkan dinyatakan sebaliknya.
Tanda dagangan
Nama dan logo Microchip, logo Microchip, Adaptec, AVR, logo AVR, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStylus, maXTouch MediaLB, megaAVR, Microsemi, logo Microsemi, MOST, MOST logo, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, logo PIC32, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST Logo, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron dan XMEGA ialah tanda dagangan berdaftar Microchip Technology Incorporated di Amerika Syarikat dan negara lain.
AgileSwitch, ClockWorks, Syarikat Penyelesaian Kawalan Terbenam, EtherSynch, Flashtec, Kawalan Kelajuan Hiper, Beban HyperLight, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, logo ProASIC Plus, Quiet-Wire, SmartFusion, SyncWorld, TimeCesium, TimeHub, TimePictra, TimeProvider dan ZL ialah tanda dagangan berdaftar Microchip Technology Incorporated di Amerika Syarikat
Penindasan Kunci Bersebelahan, AKS, Analog-untuk-Digital Age, Mana-mana Kapasitor, AnyIn, AnyOut, Pensuisan Ditambah, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net Padanan Purata Dynamic , DAM, ECAN, Espresso T1S, EtherGREEN, EyeOpen, GridTime, IdealBridge, IGaT, Pengaturcaraan Bersiri Dalam Litar, ICSP, INICnet, Pintar Selari, IntelliMOS, Kesambungan Antara Cip, JitterBlocker, Tombol pada Paparan, Pautan Margin, maxC maksView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified logo, MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, Penjanaan Kod Omniscient, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS 7, PowerSmart, PureSilicon , QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance , Masa Dipercayai, TSHARC, Turing, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect dan ZENA ialah tanda dagangan Microchip Technology Incorporated di Amerika Syarikat dan negara lain.
SQTP ialah tanda perkhidmatan Microchip Technology Incorporated di Amerika Syarikat
Logo Adaptec, Frequency on Demand, Silicon Storage Technology dan Symmcom ialah tanda dagangan berdaftar Microchip Technology Inc. di negara lain.
GestIC ialah tanda dagangan berdaftar Microchip Technology Germany II GmbH & Co. KG, anak syarikat Microchip Technology Inc., di negara lain.
Semua tanda dagangan lain yang disebut di sini adalah hak milik syarikat masing-masing.
2024, Microchip Technology Incorporated dan anak syarikatnya. Hak Cipta Terpelihara.
ISBN: 978-1-6683-0183-8
Sistem Pengurusan Kualiti
Untuk maklumat mengenai Sistem Pengurusan Kualiti Microchip, sila lawati www.microchip.com/quality.
Jualan dan Perkhidmatan Seluruh Dunia
| AMERIKA | ASIA/PASIFIK | ASIA/PASIFIK | EROPAH |
| Pejabat Korporat 2355 West Chandler Blvd. Chandler, AZ 85224-6199 Tel: 480-792-7200 Faks: 480-792-7277 Sokongan Teknikal: www.microchip.com/support Web Alamat: www.microchip.com Atlanta Duluth, GA Tel: 678-957-9614 Faks: 678-957-1455 Austin, TX Tel: 512-257-3370 Boston Westborough, MA Tel: 774-760-0087 Faks: 774-760-0088 Chicago Itasca, IL Tel: 630-285-0071 Faks: 630-285-0075 Dallas Addison, TX Tel: 972-818-7423 Faks: 972-818-2924 Detroit Novi, MI Tel: 248-848-4000 Houston, TX Tel: 281-894-5983 Indianapolis Noblesville, IN Tel: 317-773-8323 Faks: 317-773-5453 Tel: 317-536-2380 Los Angeles Mission Viejo, CA Tel: 949-462-9523 Faks: 949-462-9608 Tel: 951-273-7800 Raleigh, NC Tel: 919-844-7510 New York, NY Tel: 631-435-6000 San Jose, CA Tel: 408-735-9110 Tel: 408-436-4270 Kanada - Toronto Tel: 905-695-1980 Faks: 905-695-2078 |
Australia – Sydney Tel: 61-2-9868-6733 China - Beijing Tel: 86-10-8569-7000 China – Chengdu Tel: 86-28-8665-5511 China – Chongqing Tel: 86-23-8980-9588 China - Dongguan Tel: 86-769-8702-9880 China - Guangzhou Tel: 86-20-8755-8029 China - Hangzhou Tel: 86-571-8792-8115 China – Hong Kong SAR Tel: 852-2943-5100 China - Nanjing Tel: 86-25-8473-2460 China – Qingdao Tel: 86-532-8502-7355 China - Shanghai Tel: 86-21-3326-8000 China - Shenyang Tel: 86-24-2334-2829 China - Shenzhen Tel: 86-755-8864-2200 China - Suzhou Tel: 86-186-6233-1526 China - Wuhan Tel: 86-27-5980-5300 China – Xian Tel: 86-29-8833-7252 China - Xiamen Tel: 86-592-2388138 China – Zhuhai Tel: 86-756-3210040 |
India – Bangalore Tel: 91-80-3090-4444 India – New Delhi Tel: 91-11-4160-8631 India - Pune Tel: 91-20-4121-0141 Jepun - Osaka Tel: 81-6-6152-7160 Jepun - Tokyo Tel: 81-3-6880-3770 Korea - Daegu Tel: 82-53-744-4301 Korea - Seoul Tel: 82-2-554-7200 Malaysia – Kuala Lumpur Tel: 60-3-7651-7906 Malaysia – Pulau Pinang Tel: 60-4-227-8870 Filipina – Manila Tel: 63-2-634-9065 Singapura Tel: 65-6334-8870 Taiwan – Hsin Chu Tel: 886-3-577-8366 Taiwan – Kaohsiung Tel: 886-7-213-7830 Taiwan - Taipei Tel: 886-2-2508-8600 Thailand – Bangkok Tel: 66-2-694-1351 Vietnam – Ho Chi Minh Tel: 84-28-5448-2100 |
Austria - Wels Tel: 43-7242-2244-39 Faks: 43-7242-2244-393 Denmark – Copenhagen Tel: 45-4485-5910 Faks: 45-4485-2829 Finland – Espoo Tel: 358-9-4520-820 Perancis - Paris Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Jerman - Garching Tel: 49-8931-9700 Jerman – Haan Tel: 49-2129-3766400 Jerman - Heilbronn Tel: 49-7131-72400 Jerman - Karlsruhe Tel: 49-721-625370 Jerman - Munich Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Jerman - Rosenheim Tel: 49-8031-354-560 Israel - Hod Hasharon Tel: 972-9-775-5100 Itali - Milan Tel: 39-0331-742611 Faks: 39-0331-466781 Itali - Padova Tel: 39-049-7625286 Belanda – Drunen Tel: 31-416-690399 Faks: 31-416-690340 Norway - Trondheim Tel: 47-72884388 Poland – Warsaw Tel: 48-22-3325737 Romania – Bucharest Tel: 40-21-407-87-50 Sepanyol - Madrid Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Sweden - Gothenberg Tel: 46-31-704-60-40 Sweden – Stockholm Tel: 46-8-5090-4654 UK – Wokingham Tel: 44-118-921-5800 Faks: 44-118-921-5820 |
Dokumen / Sumber
 |
MICROCHIP DS00004807F Aliran Tersuai FPGA Keluarga PolarFire [pdf] Panduan Pengguna DS00004807F Aliran Tersuai Keluarga PolarFire FPGA, DS00004807F, Aliran Tersuai FPGA Keluarga PolarFire, Aliran Tersuai FPGA Keluarga, Aliran Tersuai, Aliran |