Instrukcja użytkownika niestandardowego przepływu FPGA rodziny PolarFire
Libero SoC v2024.2

Wstęp (Zadaj pytanie)

Oprogramowanie Libero System-on-Chip (SoC) zapewnia w pełni zintegrowane środowisko projektowe Field Programmable Gate Array (FPGA). Jednak niektórzy użytkownicy mogą chcieć używać narzędzi do syntezy i symulacji innych firm poza środowiskiem Libero SoC. Libero można teraz zintegrować ze środowiskiem projektowym FPGA. Zaleca się używanie Libero SoC do zarządzania całym przepływem projektowania FPGA.
W tym przewodniku użytkownika opisano Custom Flow dla urządzeń PolarFire i PolarFire SoC Family, proces integracji Libero jako części większego przepływu projektowania FPGA. Obsługiwane rodziny urządzeń® W poniższej tabeli wymieniono rodziny urządzeń obsługiwane przez Libero SoC. Jednak niektóre informacje w tym przewodniku mogą dotyczyć tylko określonej rodziny urządzeń. W takim przypadku takie informacje są wyraźnie oznaczone.
Tabela 1. Rodziny urządzeń obsługiwane przez Libero SoC

Rodzina urządzeń	Opis
PolarFire®	Układy FPGA PolarFire zapewniają najniższą moc w branży przy średniej gęstości, a także wyjątkowe bezpieczeństwo i niezawodność.
SoC PolarFire	PolarFire SoC to pierwszy układ FPGA SoC z deterministycznym, spójnym klastrem procesorów RISC-V i deterministycznym podsystemem pamięci L2, umożliwiającym działanie aplikacji Linux® i czasu rzeczywistego.

Nadview (Zadaj pytanie)

Podczas gdy Libero SoC zapewnia w pełni zintegrowane środowisko projektowe typu end-to-end do opracowywania projektów SoC i FPGA, zapewnia również elastyczność w uruchamianiu syntezy i symulacji za pomocą narzędzi innych firm poza środowiskiem Libero SoC. Jednak niektóre kroki projektowe muszą pozostać w środowisku Libero SoC.
W poniższej tabeli wymieniono najważniejsze kroki procesu projektowania FPGA i wskazano kroki, w których należy użyć Libero SoC.
Tabela 1-1. Przepływ projektowania FPGA

Krok przepływu projektu	Musisz użyć Libero	Opis
Wpis projektu: HDL	NIE	W razie potrzeby można użyć zewnętrznego edytora/narzędzia sprawdzającego HDL spoza Libero® SoC.
Wpis projektu: Konfiguratory	Tak	Utworzenie pierwszego projektu Libero w celu wygenerowania podstawowych komponentów katalogu IP.
Automatyczne generowanie ograniczeń PDC/SDC	NIE	Wyprowadzone ograniczenia wymagają wszystkich HDL files i narzędzie derive_constraints, gdy są wykonywane poza systemem Libero SoC, jak opisano w Załączniku C — Ograniczenia pochodne.
Symulacja	NIE	W razie potrzeby użyj narzędzia innej firmy spoza Libero SoC. Wymaga pobrania wstępnie skompilowanych bibliotek symulacji dla urządzenia docelowego, symulatora docelowego i wersji Libero docelowej używanej do implementacji zaplecza.
Synteza	NIE	W razie potrzeby można użyć narzędzi innych firm niż Libero SoC.
Implementacja projektu: zarządzanie ograniczeniami, kompilacja listy połączeń, rozmieszczanie i trasowanie (patrz powyżej)view)	Tak	Utwórz drugi projekt Libero dla implementacji zaplecza.
Weryfikacja czasu i mocy	Tak	Zostań w drugim projekcie Libero.
Konfigurowanie danych inicjalizacji projektu i pamięci	Tak	Użyj tego narzędzia, aby zarządzać różnymi typami pamięci i inicjalizacją projektu w urządzeniu. Pozostań w drugim projekcie.
Programowanie File Generacja	Tak	Zostań w drugim projekcie.

Ważne: Ty należy pobrać skompilowane biblioteki dostępne na stronie Biblioteki symulacji wstępnie skompilowanych strona umożliwiająca korzystanie z symulatora innej firmy.
W przypadku czystego przepływu FPGA Fabric wprowadź swój projekt za pomocą języka HDL lub wprowadzania schematu i przekaż go bezpośrednio
do narzędzi syntezy. Przepływ jest nadal obsługiwany. PolarFire i PolarFire SoC FPGA mają znaczące
zastrzeżone twarde bloki IP wymagające użycia rdzeni konfiguracyjnych (SgCores) z Libero SoC IP
katalog. Wymagane jest specjalne traktowanie wszelkich bloków, które składają się na funkcjonalność SoC:

• PolarFire
  – PF_UPROM
  – USŁUGI_SYSTEMOWE PF
  – PF_CCC
  – PF CLK DIV
  – PF_CRYPTO
  – PF_DRI
  – PF_INIT_MONITOR
  – PF_NGMUX
  – PF_OSC
  – Pamięci RAM (TPSRAM, DPSRAM, URAM)
  – PF_SRAM_AHBL_AXI
  – PF_XCVR_ERM
  – PF_XCVR_REF_CLK
  – PF_TX_PLL
  – PF_PCIE
  – PF_IO
  – PF_IOD_CDR
  – PF_IOD_CDR_CCC
  – PF_IOD_GENERIC_RX
  – PF_IOD_GENERIC_TX
  – PF_IOD_GENERIC_TX_CCC
  – PF_RGMII_DO_GMII
  – PF_IOD_OCTAL_DDR
  – PF_DDR3
  – PF_DDR4
  – PF_LPDDR3
  – PF_QDR
  – PF_CORESMARTBERT
  – PF_TAMPER
  – PF_TVS itd.

Oprócz wymienionych powyżej rdzeni SgCore, w katalogu Libero SoC dostępnych jest wiele soft IP DirectCore dla rodzin urządzeń PolarFire i PolarFire SoC, które wykorzystują zasoby struktury FPGA.
W przypadku wprowadzania projektu, jeśli używasz któregokolwiek z poprzednich komponentów, musisz użyć Libero SoC dla części wprowadzania projektu (Konfiguracja komponentów), ale możesz kontynuować resztę wprowadzania projektu (wpis HDL itd.) poza Libero. Aby zarządzać przepływem projektowania FPGA poza Libero, wykonaj kroki podane w dalszej części tego przewodnika.
1.1 Cykl życia komponentu (Zadaj pytanie)
Poniższe kroki opisują cykl życia komponentu SoC i zawierają instrukcje dotyczące obsługi danych.

1. Wygeneruj komponent za pomocą jego konfiguratora w Libero SoC. Generuje to następujące typy danych:
   – HDL files
   – Pamięć files
   – Stymulacja i symulacja files
   – Komponent SDC file
2. Dla HDL files, utwórz je i zintegruj z resztą projektu HDL korzystając z zewnętrznego narzędzia/procesu wprowadzania projektu.
3. Dostarczanie pamięci files i bodziec files do swojego narzędzia symulacyjnego.
4. Komponent zasilania SDC file do narzędzia Derive Constraint do generowania ograniczeń. Więcej szczegółów można znaleźć w Załączniku C—Derive Constraints.
5. Musisz utworzyć drugi projekt Libero, do którego zaimportujesz listę połączeń po syntezie oraz metadane komponentów, tworząc w ten sposób połączenie między tym, co wygenerowałeś, a tym, co zaprogramujesz.

1.2 Tworzenie projektu Libero SoC (Zadaj pytanie)
Niektóre kroki projektowania muszą zostać uruchomione w środowisku Libero SoC (Tabela 1-1). Aby uruchomić te kroki, musisz utworzyć dwa projekty Libero SoC. Pierwszy projekt służy do konfiguracji i generowania komponentów projektu, a drugi projekt służy do fizycznej implementacji projektu najwyższego poziomu.
1.3 Przepływ niestandardowy (Zadaj pytanie)
Poniższy rysunek przedstawia:

• Libero SoC można zintegrować jako część większego procesu projektowania FPGA z narzędziami do syntezy i symulacji innych firm działającymi poza środowiskiem Libero SoC.
• Różne etapy procesu, począwszy od tworzenia projektu i szycia, aż po programowanie urządzenia.
• Wymiana danych (wejściowych i wyjściowych), która musi mieć miejsce na każdym etapie przepływu projektu.

Wskazówka:

1. Pliki SNVM.cfg, UPROM.cfg
2. *.pamięć file generowanie dla symulacji: pa4rtupromgen.exe przyjmuje jako dane wejściowe plik UPROM.cfg i generuje plik UPROM.mem.

Poniżej przedstawiono kroki niestandardowego przepływu:

1. Konfiguracja i generowanie komponentów:
   a. Utwórz pierwszy projekt Libero (który będzie służył jako projekt referencyjny).
   b. Wybierz rdzeń z katalogu. Kliknij dwukrotnie rdzeń, aby nadać mu nazwę komponentu i skonfigurować komponent.
   Automatycznie eksportuje dane komponentów i files. Generowany jest również Component Manifests. Więcej szczegółów można znaleźć w Component Manifests. Więcej szczegółów można znaleźć w Component Configuration.
2. Uzupełnij swój projekt RTL poza Libero:
   a. Utwórz instancję komponentu HDL files.
   b. Lokalizacja HDL files jest wymieniony w Manifestach Komponentów files.
3. Wygeneruj ograniczenia SDC dla komponentów. Użyj narzędzia Derive Constraints, aby wygenerować ograniczenie czasowe file(SDC) na podstawie:
   a. Składnik HDL files
   b. Komponent SDC files
   c. Użytkownik HDL files
   Więcej szczegółów znajdziesz w Załączniku C — Wyprowadzanie ograniczeń.
4. Narzędzie syntezy/narzędzie symulacyjne:
   a. Zdobądź HDL files, bodziec files oraz dane komponentów ze określonych lokalizacji, jak wskazano w Manifestach komponentów.
   b. Syntetyzuj i symuluj projekt przy użyciu narzędzi innych firm spoza Libero SoC.
5. Utwórz swój drugi projekt Libero (wdrożeniowy).
6. Usuń syntezę z łańcucha narzędzi przepływu projektowania (Projekt > Ustawienia projektu > Przepływ projektowania > wyczyść pole wyboru Włącz syntezę).
7. Importuj źródło projektu files (lista połączeń *.vm po syntezie z narzędzia do syntezy):
   – Importuj listę sieciową *.vm po syntezie (File>Importuj> Zsyntetyzowaną listę połączeń Verilog (VM).
   – Metadane komponentu *.cfg files dla uPROM i/lub sNVM.
8. Importuj dowolny komponent bloku Libero SoC files. Blok files musi być w *.cxz file format.
   Aby uzyskać więcej informacji na temat tworzenia bloku, zobacz Instrukcja użytkownika PolarFire Block Flow.
9. Zaimportuj ograniczenia projektu:
   – Ograniczenie importu wejścia/wyjścia files (Menedżer ograniczeń > Atrybuty wejścia/wyjścia > Importuj).
   – Importuj plan piętra *.pdc files (Menedżer ograniczeń > Planer pięter > Importuj).
   – Ograniczenie czasowe importu *.sdc files (Constraints Manager > Timing >Import). Importuj SDC file wygenerowano za pomocą narzędzia Wyprowadź ograniczenia.
   – Importuj ograniczenie *.ndc files (Menedżer ograniczeń > Atrybuty listy połączeń > Importuj), jeśli istnieje.
10. Ograniczenie file i stowarzyszenie narzędzi
    – W Menedżerze ograniczeń skojarz *.pdc files do umieszczenia i skierowania pliku *.sdc files do umieszczania, kierowania i sprawdzania czasu weryfikacji oraz *.ndc files aby skompilować listę połączeń.
11. Kompleksowa realizacja projektu
    – Umieszczanie i trasowanie, weryfikacja czasu i zasilania, konfiguracja danych inicjalizacji projektu i pamięci oraz programowanie file generacja.
12. Zweryfikuj projekt
    – Zweryfikuj projekt na FPGA i w razie potrzeby przeprowadź debugowanie przy użyciu narzędzi projektowych dostarczonych z pakietem projektowym Libero SoC.

Konfiguracja komponentu (Zadaj pytanie)

Pierwszym krokiem w niestandardowym przepływie jest skonfigurowanie komponentów przy użyciu projektu referencyjnego Libero (nazywanego również pierwszym projektem Libero w Tabeli 1-1). W kolejnych krokach używasz danych z tego projektu referencyjnego.
Jeśli używasz któregokolwiek z komponentów wymienionych wcześniej, w sekcji Overview w swoim projekcie wykonaj kroki opisane w tej sekcji.
Jeśli nie używasz żadnego z powyższych komponentów, możesz napisać swój RTL poza Libero i bezpośrednio zaimportować go do swoich narzędzi Synthesis and Simulation. Następnie możesz przejść do sekcji post-syntezy i zaimportować tylko swój netlist *.vm post-syntezy do swojego ostatecznego projektu implementacji Libero (nazywanego również drugim projektem Libero w Tabeli 1-1).
2.1 Konfiguracja komponentów za pomocą Libero (Zadaj pytanie)
Po wybraniu z powyższej listy komponentów, które mają zostać użyte, wykonaj następujące czynności:

1. Utwórz nowy projekt Libero (konfiguracja podstawowa i generacja): Wybierz urządzenie i rodzinę, dla których chcesz utworzyć ostateczny projekt.
2. Użyj jednego lub więcej rdzeni wymienionych w sekcji Custom Flow.
   a. Utwórz SmartDesign, skonfiguruj żądany rdzeń i utwórz jego instancję w komponencie SmartDesign.
   b. Awansuj wszystkie piny do najwyższego poziomu.
   c. Wygeneruj SmartDesign.
   d. Kliknij dwukrotnie narzędzie Simulate (dowolna z opcji Pre-Synthesis lub Post-Synthesis lub Post-Layout), aby wywołać symulator. Możesz wyjść z symulatora po jego wywołaniu. Ten krok generuje symulację fileniezbędne dla Twojego projektu.

Wskazówka: Ty musisz wykonać ten krok, jeśli chcesz symulować swój projekt poza Libero.
Więcej informacji znajdziesz w artykule Symulacja projektu.
e. Zapisz swój projekt — to będzie Twój projekt referencyjny.
2.2 Manifesty komponentów (Zadaj pytanie)
Podczas generowania komponentów tworzony jest zestaw files jest generowany dla każdego komponentu. Raport Component Manifest zawiera szczegółowy zestaw files generowane i używane w każdym kolejnym kroku (Synteza, Symulacja, Generowanie oprogramowania układowego itd.). Ten raport podaje lokalizacje wszystkich wygenerowanych files potrzebne do kontynuowania Custom Flow. Dostęp do manifestu komponentu można uzyskać w obszarze Raporty: Kliknij Projekt > Raporty, aby otworzyć kartę Raporty. Na karcie Raporty zobaczysz zestaw manifest.txt files (ponadview), po jednym dla każdego wygenerowanego komponentu.
Wskazówka: Aby zobaczyć manifest komponentu, musisz ustawić komponent lub moduł jako „root” file zawartość w zakładce Raporty.
Alternatywnie możesz uzyskać dostęp do indywidualnego raportu manifestu files dla każdego wygenerowanego komponentu głównego lub komponentu SmartDesign z /komponent/praca/ / / _manifest.txt lub /komponent/praca/ / _manifest.txt. Możesz również uzyskać dostęp do manifestu file zawartość każdego komponentu wygenerowana z nowej zakładki Komponenty w Libero, gdzie file lokalizacje podano w odniesieniu do katalogu projektu.Skup się na następujących raportach manifestu komponentów:

• Jeśli utworzyłeś rdzenie w SmartDesign, przeczytaj file _manifest.txt.
• Jeśli utworzyłeś komponenty dla rdzeni, przeczytaj _manifest.txt.

Musisz użyć wszystkich raportów Component Manifests, które dotyczą Twojego projektu. Na przykładample, jeśli Twój projekt ma SmartDesign z jednym lub większą liczbą podstawowych komponentów w nim utworzonych i zamierzasz użyć ich wszystkich w swoim ostatecznym projekcie, musisz wybrać filesą wymienione w raportach manifestów komponentów wszystkich tych komponentów do wykorzystania w przepływie projektowania.
2.3 Interpretacja Manifestu FileS (Zadaj pytanie)
Gdy otwierasz manifest komponentu file, widzisz ścieżki do files w projekcie Libero i wskazówki, gdzie w przepływie projektowania ich użyć. Możesz zobaczyć następujące typy files w manifeście file:

• Źródło HDL files dla wszystkich narzędzi do syntezy i symulacji
• Bodziec files dla wszystkich narzędzi symulacyjnych
• Ograniczenie files

Poniżej znajduje się manifest komponentu podstawowego PolarFire.Każdy rodzaj file jest konieczne w dół strumienia w Twoim przepływie projektowania. Poniższe sekcje opisują integrację filez manifestu do przepływu projektu.

Generowanie ograniczeń (Zadaj pytanie)

Podczas wykonywania konfiguracji i generowania pamiętaj o zapisaniu/wygenerowaniu ograniczenia SDC/PDC/NDC files, aby projekt mógł przekazać je do narzędzi Syntezy, Rozmieszczania i Trasowania oraz Weryfikacji Czasu.
Użyj narzędzia Derive Constraints poza środowiskiem Libero, aby wygenerować ograniczenia zamiast pisać je ręcznie. Aby użyć narzędzia Derive Constraint poza środowiskiem Libero, musisz:

• Dostarcz użytkownikowi HDL, komponentowi HDL i ograniczeniom komponentu SDC files
• Określ moduł najwyższego poziomu
• Określ lokalizację, w której ma zostać wygenerowane ograniczenie pochodne files

Ograniczenia komponentu SDC są dostępne w /komponent/praca/ / / katalog po konfiguracji i wygenerowaniu komponentu.
Więcej szczegółów na temat generowania ograniczeń dla projektu znajdziesz w Załączniku C — Wyprowadzanie ograniczeń.

Synteza Twojego projektu (Zadaj pytanie)

Jedną z głównych cech Custom Flow jest możliwość korzystania z syntezy innej firmy
narzędzie poza Libero. Niestandardowy przepływ obsługuje użycie Synopsys SynplifyPro. Aby zsyntetyzować swoje
projektu, należy zastosować następującą procedurę:

1. Utwórz nowy projekt w narzędziu Synthesis, obejmujący tę samą rodzinę urządzeń, układ scalony i pakiet, co w przypadku utworzonego projektu Libero.
   a. Importuj własny RTL filetak jak zwykle.
   b. Ustaw wyjście syntezy na Strukturalny Verilog (.vm).
   Wskazówka: Struktura Verilog (.vm) to jedyny format wyjściowy syntezy obsługiwany przez PolarFire.
2. Importuj komponent HDL filedo swojego projektu Syntezy:
   a. Dla każdego raportu manifestów komponentów: Dla każdego file pod źródłem HDL filedla wszystkich narzędzi syntezy i symulacji zaimportuj file do Twojego Projektu Syntezy.
3. Importuj file polarfire_syn_comps.v (jeśli używasz Synopsys Synplify) z
   Lokalizacja instalacji>/data/aPA5M w projekcie Synthesis.
4. Zaimportuj wcześniej wygenerowany SDC file za pomocą narzędzia Derived Constraint (patrz Załącznik)
   JAKample SDC Constraints) do narzędzia Synthesis. To ograniczenie file ogranicza narzędzie syntezy, aby osiągnąć zamknięcie czasowe przy mniejszym wysiłku i mniejszej liczbie iteracji projektu.

Ważny: 

• Jeśli planujesz używać tego samego pliku *.sdc file aby ograniczyć Place-and-Route podczas fazy implementacji projektu, musisz zaimportować ten plik *.sdc do projektu syntezy. Ma to na celu zapewnienie, że nie będzie niezgodności nazw obiektów projektu w syntetyzowanej liście połączeń i ograniczeniach Place-and-Route podczas fazy implementacji procesu projektowania. Jeśli nie uwzględnisz tego pliku *.sdc file na etapie syntezy lista połączeń wygenerowana na podstawie syntezy może nie przejść etapu umieszczania i trasy z powodu niezgodności nazw obiektów projektu.
  a. Zaimportuj atrybuty listy połączeń *.ndc, jeśli takie istnieją, do narzędzia Synteza.
  b. Uruchom syntezę.
• Lokalizacja wyjścia narzędzia Synthesis ma plik netlist *.vm file wygenerowany post Synthesis. Musisz zaimportować netlistę do Libero Implementation Project, aby kontynuować proces projektowania.

Symulacja Twojego projektu (Zadaj pytanie)

Aby symulować swój projekt poza Libero (czyli używając własnego środowiska symulacji i symulatora), wykonaj następujące kroki:

1. Projekt Files:
   a. Symulacja przedsyntezy:
   • Importuj RTL do projektu symulacji.
   • Dla każdego raportu manifestów komponentów.
   – Importuj każdy file pod źródłem HDL filedla wszystkich narzędzi do syntezy i symulacji w Twoim projekcie symulacyjnym.
   • Skompiluj te filezgodnie z instrukcjami symulatora.
   b. Symulacja po syntezie:
   • Zaimportuj listę połączeń *.vm utworzoną po syntezie (wygenerowaną w części Synteza projektu) do projektu symulacji i skompiluj ją.
   c. Symulacja po układzie:
   • Najpierw zakończ implementację swojego projektu (patrz Implementacja Twojego projektu). Upewnij się, że Twój ostateczny projekt Libero jest w stanie po rozłożeniu.
   • Kliknij dwukrotnie opcję Generuj z powrotem z adnotacjami Files w oknie Libero Design Flow. Generuje dwa files:
   /projektant/ / _ba.v/vhd /projektant/
   / _ba.sdf
   • Importuj oba te elementy files do swojego narzędzia symulacyjnego.
2. Stymulacja i konfiguracja files:
   a. Dla każdego raportu manifestów komponentów:
   • Kopiuj wszystko filew ramach bodźca FilePrzenieś wszystkie sekcje narzędzi symulacyjnych do katalogu głównego projektu symulacji.
   b. Upewnij się, że wszystkie Tcl fileW pierwszej kolejności, przed rozpoczęciem symulacji, wykonywane są polecenia z poprzednich list (w kroku 2.a).
   c. UPROM.mem: Jeśli w swoim projekcie używasz rdzenia UPROM z włączoną opcją Użyj zawartości do symulacji dla jednego lub większej liczby klientów pamięci masowej, których chcesz symulować, musisz użyć pliku wykonywalnego pa4rtupromgen (pa4rtupromgen.exe w systemie Windows), aby wygenerować plik UPROM.mem filePlik wykonywalny pa4rtupromgen pobiera plik UPROM.cfg file jako dane wejściowe za pomocą skryptu Tcl file i wyprowadza UPROM.mem file wymagane do symulacji. Ten UPROM.mem file musi zostać skopiowany do folderu symulacji przed uruchomieniem symulacji. Byłyample pokazujący użycie pliku wykonywalnego pa4rtupromgen jest podany w następujących krokach. UPROM.cfg file jest dostępny w katalogu /komponent/praca/ / w projekcie Libero, którego użyłeś do wygenerowania komponentu UPROM.
   d. snvm.mem: Jeśli w projekcie używasz rdzenia usług systemowych i skonfigurowałeś kartę sNVM w rdzeniu z opcją Użyj zawartości do symulacji włączoną dla jednego lub większej liczby klientów, których chcesz symulować, zostanie utworzony plik snvm.mem file jest generowany automatycznie
   Katalog /komponent/praca/ / w projekcie Libero, którego użyłeś do wygenerowania komponentu System Services. Ten snvm.mem file należy skopiować do folderu symulacji przed uruchomieniem symulacji.
3. Utwórz folder roboczy i podfolder o nazwie simulation w folderze roboczym.
   Plik wykonywalny pa4rtupromgen zakłada obecność podfolderu simulation w folderze roboczym, a skrypt *.tcl jest umieszczany w podfolderze simulation.
4. Skopiuj UPROM.cfg file z pierwszego projektu Libero utworzonego na potrzeby generowania komponentów do folderu roboczego.
5. Wklej poniższe polecenia w skrypcie *.tcl i umieść go w folderze symulacji utworzonym w kroku 3.
   Sample *.tcl dla urządzeń PolarFire i PolarFire Soc Family w celu wygenerowania URPOM.mem file
   z UPROM.cfg
   ustaw_urządzenie -fam -umierać -opakowanie
   set_input_cfg -ścieżka
   set_sim_mem -ścieżkaFile/UPROM.pamięć>
   gen_sim -use_init fałsz
   Aby uzyskać właściwą nazwę wewnętrzną dla układu i obudowy, zobacz *.prjx file pierwszego projektu Libero (używanego do generowania komponentów).
   Argument use_init musi być ustawiony na false.
   Użyj polecenia set_sim_mem, aby określić ścieżkę do wyjścia file UPROM.mem to jest
   wygenerowane po wykonaniu skryptu file z plikiem wykonywalnym pa4rtupromgen.
6. W wierszu poleceń lub terminalu Cygwin przejdź do katalogu roboczego utworzonego w kroku 3.
   Wykonaj polecenie pa4rtupromgen z opcją –script i przekaż mu skrypt *.tcl utworzony w poprzednim kroku.
   Dla systemu Windows
   /designer/bin/pa4rtupromgen.exe \
   –script./symulacja/ .tcl
   Dla Linuksa:
   /bin/pa4rtupromgen
   –script./symulacja/ .tcl
7. Po pomyślnym wykonaniu pliku wykonywalnego pa4rtupromgen sprawdź, czy plik UPROM.mem file jest generowany w lokalizacji określonej w poleceniu set_sim_mem w skrypcie *.tcl.
8. Aby symulować sNVM, skopiuj plik snvm.mem file z pierwszego projektu Libero (użytego do konfiguracji komponentów) do folderu symulacji najwyższego poziomu projektu symulacji, aby uruchomić symulację (poza Libero SoC). Aby symulować zawartość UPROM, skopiuj wygenerowany plik UPROM.mem file do folderu symulacji najwyższego poziomu projektu symulacji, aby uruchomić symulację (poza Libero SoC).

Ważne: Do symuluj funkcjonalność komponentów SoC, pobierz wstępnie skompilowane biblioteki symulacji PolarFire i zaimportuj je do swojego środowiska symulacji zgodnie z opisem tutaj. Aby uzyskać więcej szczegółów, zobacz Załącznik B — Importowanie bibliotek symulacji do środowiska symulacji.

Wdrażanie projektu (Zadaj pytanie)

Po zakończeniu symulacji syntezy i postsyntezy w swoim środowisku musisz ponownie użyć Libero, aby fizycznie wdrożyć swój projekt, przeprowadzić analizę czasu i mocy oraz wygenerować programowanie. file.

1. Utwórz nowy projekt Libero dla fizycznej implementacji i układu projektu. Upewnij się, że celujesz w to samo urządzenie, co w projekcie referencyjnym utworzonym w Konfiguracji komponentów.
2. Po utworzeniu projektu usuń syntezę z łańcucha narzędzi w oknie Design Flow (Projekt > Ustawienia projektu > Design Flow > Odznacz opcję Włącz syntezę).
3.  Zaimportuj swój plik *.vm po syntezie file do tego projektu, (File > Importuj > Zsyntetyzowaną listę połączeń Verilog (VM).
   Wskazówka: Zaleca się utworzenie łącza do tego file, dzięki czemu w przypadku ponownej syntezy projektu Libero zawsze użyje najnowszej listy połączeń po syntezie.
   a. W oknie Hierarchia projektu zanotuj nazwę modułu głównego.
4. Zaimportuj ograniczenia do projektu Libero. Użyj Constraint Manager, aby zaimportować ograniczenia *.pdc/*.sdc/*.ndc.
   a. Importuj ograniczenie I/O *.pdc files (Menedżer ograniczeń > Atrybuty wejścia/wyjścia > Importuj).
   b. Importowanie ograniczenia Floorplanning *.pdc files (Menedżer ograniczeń > Planer pięter >Importuj).
   c. Ograniczenie czasowe importu *.sdc files (Constraints Manager > Timing > Import). Jeśli Twój projekt ma którykolwiek z rdzeni wymienionych w Overview, upewnij się, że importujesz SDC file wygenerowane za pomocą narzędzia do określania ograniczeń.
   d. Importuj ograniczenie *.ndc files (Menedżer ograniczeń > Atrybuty listy połączeń > Importuj).
5. Ograniczenia stowarzyszone Files do projektowania narzędzi.
   a. Otwórz Menedżera ograniczeń (Zarządzaj ograniczeniami > Otwórz Zarządzaj ograniczeniami View).
   Zaznacz pole wyboru Weryfikacja miejsca, trasy i czasu obok ograniczenia file ustanowić ograniczenie file i skojarzenie narzędzi. Powiąż ograniczenie *.pdc z Place-andRoute, a *.sdc z Place-and-Route i Timing Verification. Powiąż *.ndc file Aby skompilować listę połączeń.
   Wskazówka: Jeśli Miejsce i trasa nie działają z tym ograniczeniem *.sdc file, a następnie zaimportuj ten sam plik *.sdc file do syntezy i ponownego uruchomienia syntezy.
6. Kliknij opcję Kompiluj listę połączeń, a następnie Umieść i wyznacz trasę, aby zakończyć krok układu.
7. Narzędzie Configure Design Initialization Data and Memories umożliwia inicjalizację bloków projektowych, takich jak LSRAM, µSRAM, XCVR (transceivery) i PCIe, przy użyciu danych przechowywanych w nieulotnej pamięci µPROM, sNVM lub zewnętrznej pamięci flash SPI. Narzędzie ma następujące zakładki do definiowania specyfikacji sekwencji inicjalizacji projektu, specyfikacji klientów inicjalizacji, klientów danych użytkownika.
   – Karta Inicjalizacja projektu
   – zakładka µPROM
   – karta sNVM
   – Karta SPI Flash
   – Karta pamięci RAM Fabric
   Użyj kart narzędzia, aby skonfigurować dane inicjalizacji projektu oraz pamięci.Po zakończeniu konfiguracji wykonaj następujące kroki, aby zaprogramować dane inicjalizacyjne:
   • Generowanie klientów inicjalizacji
   • Generuj lub eksportuj strumień bitów
   • Zaprogramuj urządzenie
   Aby uzyskać szczegółowe informacje na temat korzystania z tego narzędzia, zobacz Libero SoC Design Flow User Guide. Aby uzyskać więcej informacji na temat poleceń Tcl używanych do konfigurowania różnych kart w narzędziu i określania konfiguracji pamięci files (*.cfg), zobacz Przewodnik po poleceniach Tcl.
8. Wygeneruj programowanie File z tego projektu i użyj go do zaprogramowania swojego układu FPGA.

Załącznik A—SampOgraniczenia SDC (Zadaj pytanie

Libero SoC generuje ograniczenia czasowe SDC dla określonych rdzeni IP, takich jak CCC, OSC, Transceiver itd. Przekazanie ograniczeń SDC do narzędzi projektowych zwiększa szansę na osiągnięcie zamknięcia czasowego przy mniejszym wysiłku i mniejszej liczbie iteracji projektowych. Pełna ścieżka hierarchiczna z instancji najwyższego poziomu jest podana dla wszystkich obiektów projektowych, do których odwołują się ograniczenia.
7.1 Ograniczenia czasowe SDC (Zadaj pytanie)
W podstawowym projekcie referencyjnym Libero IP to ograniczenie SDC najwyższego poziomu file jest dostępny w Menedżerze ograniczeń (Projekt przepływu > Otwórz Zarządzaj ograniczeniami) View >Czas > Wyprowadź ograniczenia).
Ważne: Zobacz Ten file aby ustawić ograniczenia SDC, jeśli Twój projekt zawiera CCC, OSC, Transceiver i inne komponenty. W razie potrzeby zmodyfikuj pełną ścieżkę hierarchiczną, aby dopasować ją do hierarchii projektu lub użyj narzędzia Derive_Constraints i kroków w Załączniku C — Wyprowadzanie ograniczeń na poziomie komponentu SDC file.
Zapisz file na inną nazwę i zaimportuj SDC file do narzędzia syntezy, narzędzia Place-and-Route i weryfikacji czasu, tak jak każde inne ograniczenie SDC files.
7.1.1 Pochodne SDC File (Zadaj pytanie)
# Ten file został wygenerowany na podstawie następującego źródła SDC files:
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_CCC_C0/PF_CCC_C0_0/PF_CCC_C0_PF_CCC_C0_0_PF_CCC.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
CLK_DIV/CLK_DIV_0/CLK_DIV_CLK_DIV_0_PF_CLK_DIV.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
TRANSMISJA_PLL/TRANSMITACJA_PLL_0/TRANSMITACJA_PLL_TRANSMITACJA_PLL_0_PF_TX_PLL.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
DMA_INITIATOR/DMA_INITIATOR_0/DMA_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
FIC0_INITIATOR/FIC0_INITIATOR_0/FIC0_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
ICICLE_MSS/ICICLE_MSS.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_PCIE_C0/PF_PCIE_C0_0/PF_PCIE_C0_PF_PCIE_C0_0_PF_PCIE.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PCIE_INITIATOR/PCIE_INITIATOR_0/PCIE_INITIATOR.sdc
# /drive/aPA5M/cores/constraints/osc_rc160mhz.sdc
# *** Wszelkie modyfikacje tego file zostaną utracone, jeśli ograniczenia pochodne zostaną ponownie uruchomione. ***
create_clock -name {CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK} - okres 6.25
[ get_pins { ZEGARY_I_RESETY_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK } ] create_clock -nazwa {REF_CLK_PAD_P} -okres 10 [get_ports { REF_CLK_PAD_P } ] create_clock -nazwa {ZEGARY_I_RESETY_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/
DIV_CLK} - okres 8
[ get_pins { ZEGARY_I_RESETY_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/DIV_CLK } ] create_generated_clock -name { ZEGARY_I_RESETY_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT0} -mnożenie_przez_25 -dzielenie_przez_32 -źródło
[ get_pins { ZEGARY_I_RESETY_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -phase 0
[ get_pins { ZEGARY_I_RESETY_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT0 } ] create_generated_clock -name { ZEGARY_I_RESETY_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT1} -mnożenie_przez_25 -dzielenie_przez_32 -źródło
[ get_pins { ZEGARY_I_RESETY_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -phase 0
[ get_pins { ZEGARY_I_RESETY_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT1 } ] create_generated_clock -name { ZEGARY_I_RESETY_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT2} -mnożenie_przez_25 -dzielenie_przez_32 -źródło
[ get_pins { ZEGARY_I_RESETY_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -phase 0
[ get_pins { ZEGARY_I_RESETY_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT2 } ] create_generated_clock -name { ZEGARY_I_RESETY_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT3} -mnożenie_przez_25 -dzielenie_przez_64 -źródło
[ get_pins { ZEGARY_I_RESETY_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -phase 0
[ get_pins { ZEGARY_I_RESETY_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT3 } ] create_generated_clock -name { ZEGARY_I_RESETY_inst_0/CLK_160MHz_do_CLK_80MHz/CLK_DIV_0/I_CD/
Y_DIV} -divide_by 2 -źródło
[ get_pins { ZEGARY_I_RESETY_inst_0/CLK_160MHz_do_CLK_80MHz/CLK_DIV_0/I_CD/A } ] [ get_pins { ZEGARY_I_RESETY_inst_0/CLK_160MHz_do_CLK_80MHz/CLK_DIV_0/I_CD/Y_DIV } ] ustaw_fałszywą_ścieżkę -przez [ get_nets { DMA_INITIATOR_inst_0/ARESETN* } ] ustaw_fałszywą_ścieżkę -od [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/rdGrayCounter*/cntGray* } ] -do [ pobierz_komórki { DMA_INITIATOR_inst_0/*/Pętla_konwertera_Slv[*].slvcnv/slvCDC/genblk1*/
rdPtr_s1* } ] ustaw_false_path -from [ pobierz_komórki { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/wrGrayCounter*/cntGray* } ] -do [ pobierz_komórki { DMA_INITIATOR_inst_0/*/Pętla_SlvConvertor[*].slvcnv/slvCDC/genblk1*/
wrPtr_s1* } ] ustaw_fałszywą_ścieżkę -przez [get_nets { FIC0_INITIATOR_inst_0/ARESETN* } ] ustaw_fałszywą_ścieżkę -do [get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[0] PCIE/PF_PCIE_C0_0/
PCIE_1/INTERRUPT[1] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[2] PCIE/PF_PCIE_C0_0/PCIE_1/
INTERRUPT[3] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[4] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[5] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[6] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[7] PCIE/PF_PCIE_C0_0/
PCIE_1/WAKEREQ PCIE/PF_PCIE_C0_0/PCIE_1/MPERST_N } ] ustaw_fałszywą_ścieżkę -od [pobierz_piny { PCIE/PF_PCIE_C0_0/PCIE_1/TL_CLK } ] ustaw_fałszywą_ścieżkę -przez [pobierz_sieci { PCIE_INITIATOR_inst_0/ARESETN* } ] Załącznik B — Importowanie bibliotek symulacji do środowiska symulacji (Zadaj pytanie)
Domyślnym symulatorem symulacji RTL w Libero SoC jest ModelSim ME Pro.
Wstępnie skompilowane biblioteki dla domyślnego symulatora są dostępne podczas instalacji Libero w katalogu /Designer/lib/modelsimpro/precompiled/vlog dla obsługiwanych rodzin®. Libero SoC obsługuje również inne edycje symulatorów innych firm: ModelSim, Questasim, VCS, Xcelium
, Active HDL i Riviera Pro. Pobierz odpowiednie skompilowane biblioteki z Libero SoC v12.0 i nowsze na podstawie symulatora i jego wersji.
Podobnie jak w środowisku Libero, run.do file musi zostać utworzony, aby uruchomić symulację poza Libero.
Utwórz prosty run.do file który zawiera polecenia do ustanowienia biblioteki dla wyników kompilacji, mapowania bibliotek, kompilacji i symulacji. Wykonaj kroki, aby utworzyć podstawowy run.do file.

1. Utwórz bibliotekę logiczną do przechowywania wyników kompilacji przy użyciu polecenia vlib vlib presynth.
2. Zamapuj nazwę biblioteki logicznej na katalog wstępnie skompilowanej biblioteki za pomocą polecenia vmap vmap .
3. Kompilacja źródła files — użyj poleceń kompilatora specyficznych dla danego języka, aby skompilować projekt files do katalogu roboczego.
   – vlog dla .v/.sv
   – vcom dla .vhd
4. Załaduj projekt do symulacji za pomocą polecenia vsim, określając nazwę dowolnego modułu najwyższego poziomu.
5. Symulację projektu można przeprowadzić za pomocą polecenia Run.
   Po załadowaniu projektu czas symulacji zostaje ustawiony na zero, a użytkownik może wprowadzić polecenie uruchomienia, aby rozpocząć symulację.
   W oknie transkryptu symulatora wykonaj run.do file jako run.do uruchom symulację. Sample run.do file następująco.

ustaw cicho ACTELLIBNAME PolarFire ustaw cicho PROJECT_DIR “W:/Test/basic_test” jeśli
{[file istnieje presynth/_info]} { echo “INFO: Biblioteka symulacyjna presynth istnieje” } else
{ file usuń -force presynth vlib presynth } vmap presynth presynth vmap PolarFire
„X:/Libero/Designer/lib/modelsimpro/precompiled/vlog/PolarFire” vlog -sv -work presynth
„${PROJECT_DIR}/hdl/top.v” vlog „+incdir+${PROJECT_DIR}/stimulus” -sv -work presynth „$
{PROJECT_DIR}/stimulus/tb.v” vsim -L PolarFire -L presynth -t 1ps presynth.tb dodaj falę /tb/*
uruchom 1000ns log /tb/* exit

Załącznik C — Wyprowadzanie ograniczeń (Zadaj pytanie)

W tym dodatku opisano polecenia języka Tcl dotyczące ograniczeń Derive.
9.1 Wyprowadzanie ograniczeń Polecenia Tcl (Zadaj pytanie)
Narzędzie derive_constraints pomaga Ci wyprowadzić ograniczenia z RTL lub konfiguratora spoza środowiska projektowego Libero SoC. Aby wygenerować ograniczenia dla swojego projektu, potrzebujesz User HDL, Component HDL i Component Constraints files. Ograniczenia komponentu SDC filesą dostępne pod /komponent/praca/ / / katalog po konfiguracji i wygenerowaniu komponentu.
Każde ograniczenie komponentu file składa się z polecenia tcl set_component (określa nazwę komponentu) i listy ograniczeń generowanych po konfiguracji. Ograniczenia są generowane na podstawie konfiguracji i są specyficzne dla każdego komponentu.
Example 9-1. Ograniczenie komponentu File dla rdzenia PF_CCC
Oto byłyampograniczenie składnika file dla rdzenia PF_CCC:
ustaw_komponent PF_CCC_C0_PF_CCC_C0_0_PF_CCC
Firma Microchip Corp.
# Data: 2021-paź-26 04:36:00
# Zegar bazowy dla PLL #0
create_clock -okres 10 [get_pins { pll_inst_0/REF_CLK_0 } ] create_generated_clock -dziel_przez 1 -źródło [get_pins { pll_inst_0/
REF_CLK_0 } ] -phase 0 [ get_pins { pll_inst_0/OUT0 } ] W tym przypadku create_clock i create_generated_clock to odpowiednio ograniczenia zegara odniesienia i wyjścia, które są generowane na podstawie konfiguracji.
9.1.1 Praca z narzędziem derive_constraints (Zadaj pytanie)
Wyprowadź ograniczenia przechodzące przez projekt i przydziel nowe ograniczenia dla każdej instancji komponentu na podstawie wcześniej dostarczonego SDC komponentu files. W przypadku zegarów referencyjnych CCC propaguje się wstecz przez projekt, aby znaleźć źródło zegara referencyjnego. Jeśli źródłem jest I/O, ograniczenie zegara referencyjnego zostanie ustawione na I/O. Jeśli jest to wyjście CCC lub inne źródło zegara (np.ample, Transceiver, oscylator), używa zegara z innego komponentu i zgłasza ostrzeżenie, jeśli interwały nie pasują. Ograniczenia pochodne przydzielą również ograniczenia dla niektórych makr, takich jak oscylatory na chipie, jeśli masz je w swoim RTL.
Aby wykonać narzędzie derive_constraints, należy podać plik .tcl file argument wiersza poleceń zawierający następujące informacje w określonej kolejności.

1. Określ informacje o urządzeniu, korzystając z informacji w sekcji set_device.
2. Określ ścieżkę do RTL filekorzystając z informacji zawartych w sekcji read_verilog lub read_vhdl.
3. Ustaw moduł najwyższego poziomu korzystając z informacji w sekcji set_top_level.
4. Określ ścieżkę do komponentu SDC filekorzystając z informacji zawartych w sekcji read_sdc lub read_ndc.
5. Wykonaj filekorzystając z informacji zawartych w sekcji derive_constraints.
6.  Określ ścieżkę do ograniczeń pochodnych SDC file korzystając z informacji w sekcji write_sdc, write_pdc lub write_ndc.

Example 9-2. Wykonanie i zawartość derive.tcl File
Poniżej znajduje się byłyampArgument wiersza poleceń umożliwiający uruchomienie narzędzia derive_constraints.
$ /bin{64}/derive_constraints derive.tcl
Zawartość pliku derive.tcl file:
# Informacje o urządzeniu
ustaw_urządzenie -rodzina PolarFire -die MPF100T -prędkość -1
# Odtwórz files
read_verilog -mode system_verilog projekt/komponent/praca/txpll0/
txpll0_txpll0_0_PF_TX_PLL.v
read_verilog -mode system_verilog {projekt/komponent/praca/txpll0/txpll0.v}
read_verilog -mode system_verilog {projekt/komponent/praca/xcvr0/I_XCVR/
{xcvr0_I_XCVR_PF_XCVR.v}
read_verilog -mode system_verilog {projekt/komponent/praca/xcvr0/xcvr0.v}
read_vhdl -mode vhdl_2008 {projekt/hdl/xcvr1.vhd}
#Komponent SDC files
ustaw_najwyższy_poziom {xcvr1}
read_sdc -komponent {projekt/komponent/praca/txpll0/txpll0_0/
txpll0_txpll0_0_PF_TX_PLL.sdc}
read_sdc -komponent {projekt/komponent/praca/xcvr0/I_XCVR/
Plik xcvr0_I_XCVR_PF_XCVR.sdc}
#Użyj polecenia derive_constraint
wyprowadź ograniczenia
#Wyniki SDC/PDC/NDC files
napisz_sdc {projekt/ograniczenie/xcvr1_pochodne_ograniczenia.sdc}
write_pdc {projekt/ograniczenie/fp/xcvr1_pochodne_ograniczenia.pdc}
9.1.2 ustaw_urządzenie (Zadaj pytanie)
Opis
Podaj nazwisko, nazwę matrycy i klasę prędkości.
ustaw_urządzenie -rodzina -umierać -prędkość
Argumenty

Parametr	Typ	Opis
-rodzina	Smyczkowy	Podaj nazwę rodziny. Możliwe wartości to PolarFire®, PolarFire SoC.
-umierać	Smyczkowy	Podaj nazwę kostki.
-prędkość	Smyczkowy	Określ stopień szybkości urządzenia. Możliwe wartości to STD lub -1.

Typ zwracany	Opis
0	Polecenie wykonane pomyślnie.
1	Polecenie nie powiodło się. Wystąpił błąd. Możesz zobaczyć komunikat o błędzie w konsoli.

Lista błędów

Kod błędu	Komunikat o błędzie	Opis
BŁĄD0023	Wymagany parametr — kostka jest brakująca	Opcja kostki jest obowiązkowa i musi zostać określona.
BŁĄD0005	Nieznany numer 'MPF30'	Wartość opcji -die jest niepoprawna. Zobacz możliwą listę wartości w opisie opcji.
BŁĄD0023	Parametr — kostka ma brakującą wartość	Opcja kostki jest podana bez wartości.
BŁĄD0023	Wymagany parametr — rodzina jest brakująca	Opcja rodzinna jest obowiązkowa i musi zostać określona.
BŁĄD0004	Nieznana rodzina „PolarFire®”	Opcja rodziny jest niepoprawna. Zobacz możliwą listę wartości w opisie opcji.

………… ciąg dalszy
Kod błędu	Komunikat o błędzie	Opis
BŁĄD0023	Parametr — rodzina ma brakującą wartość	Opcja rodzina jest podana bez wartości.
BŁĄD0023	Wymagany parametr — brak prędkości	Opcja prędkości jest obowiązkowa i musi zostać określona.
BŁĄD0007	Nieznana prędkość ' '	Opcja speed jest niepoprawna. Zobacz możliwą listę wartości w opisie opcji.
BŁĄD0023	Parametr — prędkość jest brakującą wartością	Opcja prędkości jest podana bez wartości.

Example
ustaw_urządzenie -rodzina {PolarFire} -die {MPF300T_ES} -prędkość -1
set_device -rodzina SmartFusion 2 -matryca M2S090T -prędkość -1
9.1.3 odczyt_verilog (Zadaj pytanie)
Opis
Przeczytaj Verilog file używając Verific.
czytaj_verilog [-lib ] [-tryb ]filenazwa>
Argumenty

Parametr	Typ	Opis
-biblioteka	Smyczkowy	Określ bibliotekę zawierającą moduły, które mają zostać dodane do biblioteki.
-tryb	Smyczkowy	Określ standard Verilog. Możliwe wartości to verilog_95, verilog_2k, system_verilog_2005, system_verilog_2009, system_verilog, verilog_ams, verilog_psl, system_verilog_mfcu. Wartości nie uwzględniają wielkości liter. Wartość domyślna to verilog_2k.
filenazwa	Smyczkowy	Verilog file nazwa.

Typ zwracany	Opis
0	Polecenie wykonane pomyślnie.
1	Polecenie nie powiodło się. Wystąpił błąd. Możesz zobaczyć komunikat o błędzie w konsoli.

Lista błędów

Kod błędu	Komunikat o błędzie	Opis
BŁĄD0023	Parametr — lib ma brakującą wartość	Opcja lib jest podana bez wartości.
BŁĄD0023	Parametr — tryb ma brakującą wartość	Opcja trybu jest określana bez wartości.
BŁĄD0015	Nieznany tryb ' '	Określony tryb verilog jest nieznany. Zobacz listę możliwych trybów verilog w—opis opcji mode.
BŁĄD0023	Wymagany parametr file brakuje nazwy	Brak Veriloga file ścieżka jest podana.
BŁĄD0016	Nie powiodło się z powodu parsera Verific	Błąd składni w verilogu fileParser Verific można zaobserwować w konsoli nad komunikatem o błędzie.
BŁĄD0012	set_device nie jest wywoływane	Informacje o urządzeniu nie są określone. Użyj polecenia set_device, aby opisać urządzenie.

Example
read_verilog -mode system_verilog {komponent/praca/top/top.v}
read_verilog -mode system_verilog_mfcu design.v
9.1.4 odczyt_vhdl (Zadaj pytanie)
Opis
Dodaj VHDL file do listy VHDL files.
czytaj_vhdl [-lib ] [-tryb ]filenazwa>
Argumenty

Parametr	Typ	Opis
-biblioteka	—	Określ bibliotekę, do której ma zostać dodana treść.
-tryb	—	Określa standard VHDL. Domyślnie jest to VHDL_93. Możliwe wartości to vhdl_93, vhdl_87, vhdl_2k, vhdl_2008, vhdl_psl. Wartości nie uwzględniają wielkości liter.
filenazwa	—	Język VHDL file nazwa.

Typ zwracany	Opis
0	Polecenie wykonane pomyślnie.
1	Polecenie nie powiodło się. Wystąpił błąd. Możesz zobaczyć komunikat o błędzie w konsoli.

Lista błędów

Kod błędu	Komunikat o błędzie	Opis
BŁĄD0023	Parametr — lib ma brakującą wartość	Opcja lib jest podana bez wartości.
BŁĄD0023	Parametr — tryb ma brakującą wartość	Opcja trybu jest określana bez wartości.
BŁĄD0018	Nieznany tryb ' '	Określony tryb VHDL jest nieznany. Zobacz listę możliwych trybów VHDL w—opisie opcji mode.
BŁĄD0023	Wymagany parametr file brakuje nazwy	Brak VHDL file ścieżka jest podana.
BŁĄD0019	Nie można zarejestrować invalid_path.v file	Określony VHDL file nie istnieje lub nie ma uprawnień do odczytu.
BŁĄD0012	set_device nie jest wywoływane	Informacje o urządzeniu nie są określone. Użyj polecenia set_device, aby opisać urządzenie.

Example
odczyt_vhdl - tryb vhdl_2008 osc2dfn.vhd
czytaj_vhdl {hdl/top.vhd}
9.1.5 ustaw_poziom_najwyższy (Zadaj pytanie)
Opis
Podaj nazwę modułu najwyższego poziomu w formacie RTL.
ustaw_najwyższy_poziom [-lib ]
Argumenty

Parametr	Typ	Opis
-biblioteka	Smyczkowy	Biblioteka, w której należy wyszukać moduł lub encję najwyższego poziomu (opcjonalne).
nazwa	Smyczkowy	Nazwa modułu lub encji najwyższego poziomu.

Typ zwracany	Opis
0	Polecenie wykonane pomyślnie.
1	Polecenie nie powiodło się. Wystąpił błąd. Możesz zobaczyć komunikat o błędzie w konsoli.

Lista błędów

Kod błędu	Komunikat o błędzie	Opis
BŁĄD0023	Brak wymaganego parametru najwyższego poziomu	Opcja najwyższego poziomu jest obowiązkowa i musi zostać określona.
BŁĄD0023	Parametr — lib ma brakującą wartość	Opcja lib jest określona bez wartości.
BŁĄD0014	Nie można znaleźć najwyższego poziomu w bibliotece	Określony moduł najwyższego poziomu nie jest zdefiniowany w dostarczonej bibliotece. Aby naprawić ten błąd, należy poprawić nazwę modułu najwyższego poziomu lub biblioteki.
BŁĄD0017	Opracowanie nie powiodło się	Błąd w procesie opracowania RTL. Komunikat o błędzie można zobaczyć z konsoli.

Example
ustaw_najwyższy_poziom {góra}
ustaw_najwyższy_poziom -lib hdl top
9.1.6 read_sdc (Zadaj pytanie)
Opis
Przeczytaj SDC file do bazy danych komponentów.
read_sdc -komponentfilenazwa>
Argumenty

Parametr	Typ	Opis
-część	—	Jest to obowiązkowa flaga polecenia read_sdc podczas wyznaczania ograniczeń.
filenazwa	Smyczkowy	Ścieżka do SDC file.

Typ zwracany	Opis
0	Polecenie wykonane pomyślnie.
1	Polecenie nie powiodło się. Wystąpił błąd. Możesz zobaczyć komunikat o błędzie w konsoli.

Lista błędów

Kod błędu	Komunikat o błędzie	Opis
BŁĄD0023	Wymagany parametr file Brak nazwy.	Opcja obowiązkowa file nazwa nie jest określona.
BŁĄD0000	SDC file <file_path> nie jest czytelny.	Określony SDC file nie ma uprawnień do odczytu.
BŁĄD0001	Nie można otworzyćfile_ścieżka> file.	SDC (Komitet ds. Rozwoju) file nie istnieje. Ścieżka musi zostać poprawiona.
BŁĄD0008	Brak polecenia set_component wfile_ścieżka> file	Określony składnik SDC file nie określa komponentu.

Kod błędu	Komunikat o błędzie	Opis
BŁĄD0009	<List of errors from sdc file>	SDC (Komitet ds. Rozwoju) file zawiera nieprawidłowe polecenia sdc. Na przykładampLe, gdy występuje błąd w ograniczeniu set_multicycle_path: Błąd podczas wykonywania polecenia read_sdc: wfile_ścieżka> file: Błąd w poleceniu set_multicycle_path: Nieznany parametr [get_cells {reg_a}].

Example
read_sdc -component {./component/work/ccc0/ccc0_0/ccc0_ccc0_0_PF_CCC.sdc}
9.1.7 read_ndc (Zadaj pytanie)
Opis
Przeczytaj NDC file do bazy danych komponentów.
read_ndc -komponentfilenazwa>
Argumenty

Parametr	Typ	Opis
-część	—	Jest to obowiązkowa flaga polecenia read_ndc podczas wyznaczania ograniczeń.
filenazwa	Smyczkowy	Droga do NDC file.

Typ zwracany	Opis
0	Polecenie wykonane pomyślnie.
1	Polecenie nie powiodło się. Wystąpił błąd. Możesz zobaczyć komunikat o błędzie w konsoli.

Lista błędów

Kod błędu	Komunikat o błędzie	Opis
BŁĄD0001	Nie można otworzyćfile_ścieżka> file	NDC-u file nie istnieje. Ścieżka musi zostać poprawiona.
BŁĄD0023	Wymagany parametr — brakuje AtclParamO_.	Opcja obowiązkowa filenazwa nie jest określona.
BŁĄD0023	Wymagany parametr — brak komponentu.	Opcja komponentu jest obowiązkowa i musi zostać określona.
BŁĄD0000	NDC file 'file_path>' nie jest czytelny.	Określony NDC file nie ma uprawnień do odczytu.

Example
read_ndc -komponent {komponent/praca/ccc1/ccc1_0/ccc_comp.ndc}
9.1.8 derive_constraints (Zadaj pytanie)
Opis
Utwórz instancję komponentu SDC filedo bazy danych na poziomie projektu.
wyprowadź ograniczenia
Argumenty

Typ zwracany	Opis
0	Polecenie wykonane pomyślnie.
1	Polecenie nie powiodło się. Wystąpił błąd. Możesz zobaczyć komunikat o błędzie w konsoli.

Lista błędów

Kod błędu	Komunikat o błędzie	Opis
BŁĄD0013	Najwyższy poziom nie jest zdefiniowany	Oznacza to, że moduł lub jednostka najwyższego poziomu nie jest określona. Aby naprawić to wywołanie, wydaj Polecenie set_top_level przed poleceniem derive_constraints.

Example
wyprowadź ograniczenia
9.1.9 write_sdc (Zadaj pytanie)
Opis
Pisze ograniczenie file w formacie SDC.
napisz_sdcfilenazwa>
Argumenty

Parametr	Typ	Opis
<filenazwa>	Smyczkowy	Ścieżka do SDC file zostanie wygenerowana. Jest to opcja obowiązkowa. Jeśli file istnieje, zostanie nadpisany.

Typ zwracany	Opis
0	Polecenie wykonane pomyślnie.
1	Polecenie nie powiodło się. Wystąpił błąd. Możesz zobaczyć komunikat o błędzie w konsoli.

Lista błędów

Kod błędu	Komunikat o błędzie	Opis
BŁĄD0003	Nie można otworzyćfile ścieżka> file.	File ścieżka jest niepoprawna. Sprawdź, czy katalogi nadrzędne istnieją.
BŁĄD0002	SDC file 'file path>' nie jest zapisywalny.	Określony SDC file nie ma uprawnień do zapisu.
BŁĄD0023	Wymagany parametr file Brak nazwy.	SDC (Komitet ds. Rozwoju) file ścieżka jest opcją obowiązkową i musi zostać określona.

Example
napisz_sdc „pochodne.sdc”
9.1.10 write_pdc (Zadaj pytanie)
Opis
Zapisuje ograniczenia fizyczne (tylko ograniczenia wyprowadzane).
napisz_pdcfilenazwa>
Argumenty

Parametr	Typ	Opis
<filenazwa>	Smyczkowy	Ścieżka do PDC file zostanie wygenerowana. Jest to opcja obowiązkowa. Jeśli file ścieżka istnieje, zostanie nadpisana.

Typ zwracany	Opis
0	Polecenie wykonane pomyślnie.
1	Polecenie nie powiodło się. Wystąpił błąd. Możesz zobaczyć komunikat o błędzie w konsoli.

Lista błędów

Kod błędu	Komunikaty o błędach	Opis
BŁĄD0003	Nie można otworzyćfile ścieżka> file	Ten file ścieżka jest niepoprawna. Sprawdź, czy katalogi nadrzędne istnieją.
BŁĄD0002	PDC file 'file ścieżka>' nie jest zapisywalna.	Określony PDC file nie ma uprawnień do zapisu.
BŁĄD0023	Wymagany parametr file brakuje nazwy	PDC-u file ścieżka jest opcją obowiązkową i musi zostać określona.

Example
napisz_pdc „pochodne.pdc”
9.1.11 write_ndc (Zadaj pytanie)
Opis
Zapisuje ograniczenia NDC do file.
napisz_ndcfilenazwa>
Argumenty

Parametr	Typ	Opis
filenazwa	Smyczkowy	Droga do NDC file zostanie wygenerowana. Jest to opcja obowiązkowa. Jeśli file istnieje, zostanie nadpisany.

Typ zwracany	Opis
0	Polecenie wykonane pomyślnie.
1	Polecenie nie powiodło się. Wystąpił błąd. Możesz zobaczyć komunikat o błędzie w konsoli.

Lista błędów

Kod błędu	Komunikaty o błędach	Opis
BŁĄD0003	Nie można otworzyćfile_ścieżka> file.	File ścieżka jest niepoprawna. Katalogi nadrzędne nie istnieją.
BŁĄD0002	NDC file 'file_path>' nie jest zapisywalny.	Określony NDC file nie ma uprawnień do zapisu.
BŁĄD0023	Brak wymaganego parametru _AtclParamO_.	NDC-u file ścieżka jest opcją obowiązkową i musi zostać określona.

Example
napisz_ndc „pochodne.ndc”
9.1.12 add_include_path (Zadaj pytanie)
Opis
Określa ścieżkę do przeszukania files podczas czytania RTL files.
dodaj_ścieżkę_dołączania
Argumenty

Parametr	Typ	Opis
informator	Smyczkowy	Określa ścieżkę do przeszukania files podczas czytania RTL files. Ta opcja jest obowiązkowa.

Typ zwracany	Opis
0	Polecenie wykonane pomyślnie.

Typ zwracany	Opis
1	Polecenie nie powiodło się. Wystąpił błąd. Możesz zobaczyć komunikat o błędzie w konsoli.

Lista błędów

Kod błędu	Komunikat o błędzie	Opis
BŁĄD0023	Brak wymaganej ścieżki dołączenia parametru.	Opcja katalogu jest obowiązkowa i musi zostać podana.

Uwaga: Jeśli ścieżka do katalogu jest niepoprawna, wówczas add_include_path zostanie przekazane bez błędu.
Jednak polecenia read_verilog/read_vhd nie powiodą się z powodu parsera Verific.
Example
dodaj_ścieżkę_do_dodania komponent/work/COREABC0/COREABC0_0/rtl/vlog/core

Historia zmian (Zadaj pytanie)

Historia rewizji opisuje zmiany, które zostały wprowadzone w dokumencie. Zmiany są wymienione według rewizji, zaczynając od najnowszej publikacji.

Rewizja	Data	Opis
F	08/2024	W tej wersji wprowadzono następujące zmiany: • Zaktualizowano sekcję Załącznik B — Importowanie bibliotek symulacji do środowiska symulacji.
E	08/2024	W tej wersji wprowadzono następujące zmiany: • Zaktualizowano sekcję Overview. • Zaktualizowano sekcję Pochodne SDC File. • Zaktualizowano sekcję Załącznik B — Importowanie bibliotek symulacji do środowiska symulacji.
D	02/2024	Niniejszy dokument został wydany wraz z pakietem Libero 2024.1 SoC Design Suite bez zmian w stosunku do wersji 2023.2. Zaktualizowana sekcja Praca z narzędziem derive_constraints
C	08/2023	Niniejszy dokument został wydany wraz z pakietem Libero 2023.2 SoC Design Suite bez zmian w stosunku do wersji 2023.1.
B	04/2023	Niniejszy dokument został wydany wraz z pakietem Libero 2023.1 SoC Design Suite bez zmian w stosunku do wersji 2022.3.
A	12/2022	Pierwsza rewizja.

Obsługa mikrochipów FPGA
Grupa produktów Microchip FPGA wspiera swoje produkty różnymi usługami wsparcia, w tym Customer Service, Customer Technical Support Center, a webmiejscu i biurach sprzedaży na całym świecie.
Sugeruje się klientom, aby przed skontaktowaniem się z pomocą techniczną odwiedzili zasoby internetowe firmy Microchip, ponieważ jest bardzo prawdopodobne, że odpowiedzi na ich pytania zostały już udzielone.
Skontaktuj się z Centrum Wsparcia Technicznego poprzez webmiejsce na www.microchip.com/support. Podaj numer części urządzenia FPGA, wybierz odpowiednią kategorię obudowy i prześlij projekt files podczas tworzenia zgłoszenia do pomocy technicznej.
Skontaktuj się z działem obsługi klienta, aby uzyskać nietechniczne wsparcie dotyczące produktu, takie jak wycena produktów, aktualizacje produktów, informacje o aktualizacjach, status zamówienia i autoryzacja.

• Z Ameryki Północnej zadzwoń pod numer 800.262.1060
• Z reszty świata zadzwoń pod numer 650.318.4460
• Faks z dowolnego miejsca na świecie: 650.318.8044

Informacje o mikroczipie
Mikrochip Webstrona
Firma Microchip zapewnia wsparcie online za pośrednictwem naszego webmiejsce na www.microchip.com/. Ten webstrona służy do tworzenia files i informacje łatwo dostępne dla klientów. Niektóre z dostępnych treści obejmują:

• Wsparcie produktowe — arkusze danych i errata, uwagi aplikacyjne i sampprogramy, zasoby projektowe, podręczniki użytkownika i dokumenty pomocy technicznej dotyczące sprzętu, najnowsze wersje oprogramowania i oprogramowanie archiwalne
• Ogólne wsparcie techniczne — najczęściej zadawane pytania (FAQ), prośby o wsparcie techniczne, internetowe grupy dyskusyjne, lista członków programu partnerów projektowych Microchip
• Business of Microchip – Przewodniki doboru produktów i zamawiania, najnowsze informacje prasowe Microchip, lista seminariów i wydarzeń, wykazy biur sprzedaży Microchip, dystrybutorów i przedstawicieli fabryk

Usługa powiadamiania o zmianie produktu
Usługa powiadomień o zmianach w produktach firmy Microchip pomaga klientom na bieżąco informować klientów o produktach Microchip. Subskrybenci będą otrzymywać powiadomienia e-mail za każdym razem, gdy pojawią się zmiany, aktualizacje, poprawki lub poprawki związane z określoną rodziną produktów lub interesującym ich narzędziem programistycznym. Aby się zarejestrować, przejdź do www.microchip.com/pcn i postępuj zgodnie z instrukcją rejestracji.

Obsługa klienta
Użytkownicy produktów Microchip mogą uzyskać pomoc za pośrednictwem kilku kanałów:

• Dystrybutor lub przedstawiciel
• Lokalne Biuro Sprzedaży
• Inżynier ds. rozwiązań wbudowanych (ESE)
• Wsparcie techniczne

Klienci powinni skontaktować się ze swoim dystrybutorem, przedstawicielem lub ESE w celu uzyskania pomocy. Dostępne są również lokalne biura sprzedaży, które służą pomocą klientom. W tym dokumencie znajduje się wykaz biur sprzedaży i lokalizacji. Wsparcie techniczne jest dostępne za pośrednictwem webstrona pod adresem: www.microchip.com/support
Funkcja ochrony kodu mikroprocesorowego
Należy zwrócić uwagę na następujące szczegóły dotyczące funkcji ochrony kodu w produktach Microchip:

• Produkty Microchip spełniają specyfikacje zawarte w ich konkretnych Kartach Danych Microchip.
• Firma Microchip uważa, że ​​jej rodzina produktów jest bezpieczna, gdy jest używana zgodnie z przeznaczeniem, zgodnie ze specyfikacjami roboczymi i w normalnych warunkach.
• Microchip ceni i agresywnie chroni swoje prawa własności intelektualnej. Próby naruszenia funkcji ochrony kodu produktu Microchip są surowo zabronione i mogą naruszać ustawę Digital Millennium Copyright Act.
• Ani Microchip, ani żaden inny producent półprzewodników nie może zagwarantować bezpieczeństwa swojego kodu. Ochrona kodu nie oznacza, że ​​gwarantujemy, że produkt jest „niezniszczalny”. Ochrona kodu stale ewoluuje. Microchip zobowiązuje się do ciągłego ulepszania funkcji ochrony kodu naszych produktów.

Informacja prawna
Niniejsza publikacja i zawarte w niej informacje mogą być używane wyłącznie z produktami firmy Microchip, w tym do projektowania, testowania i integracji produktów firmy Microchip z aplikacją użytkownika. Wykorzystanie tych informacji w jakikolwiek inny sposób narusza niniejsze warunki. Informacje dotyczące aplikacji urządzenia są podawane wyłącznie dla Twojej wygody i mogą zostać zastąpione aktualizacjami. Twoim obowiązkiem jest upewnienie się, że Twoja aplikacja spełnia Twoje wymagania. Skontaktuj się z lokalnym biurem sprzedaży Microchip, aby uzyskać dodatkowe wsparcie lub uzyskaj dodatkowe wsparcie pod adresem www.microchip.com/en-us/support/design-help/client-support-services.
NINIEJSZE INFORMACJE SĄ DOSTARCZANE PRZEZ MICROCHIP „TAK JAK JEST”. MICROCHIP NIE SKŁADA ŻADNYCH OŚWIADCZEŃ ANI NIE UDZIELA ŻADNYCH GWARANCJI, WYRAŹNYCH LUB DOROZUMIANYCH, PISEMNYCH LUB USTNYCH, USTAWOWYCH ANI W INNY SPOSÓB, ZWIĄZANYCH Z INFORMACJAMI, W TYM MIĘDZY INNYMI JAKICHKOLWIEK DOROZUMIANYCH GWARANCJI NIENARUSZALNOŚCI PRAW, PRZYDATNOŚCI HANDLOWEJ ORAZ PRZYDATNOŚCI DO OKREŚLONEGO CELU, ZWIĄZANE Z JEGO STANEM, JAKOŚCIĄ LUB WYDAJNOŚCIĄ. W ŻADNYM WYPADKU MICROCHIP NIE BĘDZIE ODPOWIEDZIALNY ZA JAKIEKOLWIEK POŚREDNIE, SZCZEGÓLNE, PRZYPADKOWE LUB WYNIKOWE STRATY, SZKODY, KOSZTY LUB WYDATKI JAKIEGOKOLWIEK RODZAJU ZWIĄZANE Z INFORMACJAMI LUB JEGO WYKORZYSTANIEM, BEZ JAKIEGOKOLWIEK PRZYCZYNY, NAWET JEŻELI MICROCHIP ZOSTAŁ POWIADOMIONY O MOŻLIWOŚĆ LUB USZKODZENIA SĄ DO PRZEWIDYWANIA. W NAJSZERSZYM ZAKRESIE DOZWOLONYM PRZEZ PRAWO, CAŁKOWITA ODPOWIEDZIALNOŚĆ FIRMY MICROCHIP ZA WSZELKIE ROSZCZENIA W JAKIKOLWIEK SPOSÓB ZWIĄZANE Z INFORMACJAMI LUB JEJ WYKORZYSTANIEM NIE PRZEKROCZY KWOTY OPŁAT, JEŚLI TAKIE SĄ, KTÓRE ZAPŁACILIŚCIE BEZPOŚREDNIO DO MICROCHIP ZA INFORMACJE.
Korzystanie z urządzeń Microchip w podtrzymywaniu życia i/lub aplikacjach bezpieczeństwa odbywa się wyłącznie na ryzyko kupującego, a kupujący zgadza się bronić, zabezpieczać i chronić Microchip przed wszelkimi szkodami, roszczeniami, pozwami lub wydatkami wynikającymi z takiego użytkowania. Żadne licencje nie są przekazywane, w sposób dorozumiany lub inny, na mocy jakichkolwiek praw własności intelektualnej Microchip, chyba że zaznaczono inaczej.
Znaki towarowe
Nazwa i logo Microchip, logo Microchip, Adaptec, AVR, logo AVR, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStylus, maXTouch, MediaLB, megaAVR, Microsemi, logo Microsemi, MOST, logo MOST, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, logo PIC32, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, logo SST, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron i XMEGA są zastrzeżonymi znakami towarowymi firmy Microchip Technology Incorporated w USA i innych krajach.
AgileSwitch, ClockWorks, The Embedded Control Solutions Company, EtherSyncch, Flashtec, Hyper Speed ​​Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, logo ProASIC Plus, Quiet-Wire, SmartFusion, SyncWorld, TimeCesium, TimeHub, TimePictra, TimeProvider i ZL są zastrzeżonymi znakami towarowymi firmy Microchip Technology Incorporated w USA
Tłumienie sąsiadujących kluczy, AKS, analogowe dla ery cyfrowej, dowolny kondensator, AnyIn, AnyOut, przełączanie rozszerzone, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net, dynamiczne średnie dopasowanie , DAM, ECAN, Espresso T1S, EtherGREEN, EyeOpen, GridTime, IdealBridge, IGaT, programowanie szeregowe w obwodzie, ICSP, INICnet, inteligentne równoległe, IntelliMOS, łączność między chipami, JitterBlocker, Knob-on-Display, MarginLink, maxCrypto, maksView, memBrain, Mindi, MiWi, MPASM, MPF, logo z certyfikatem MPLAB, MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS 7, PowerSmart, PureSilicon , QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance , Czas zaufany, TSHARC, Turing, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect i ZENA są znakami towarowymi firmy Microchip Technology Incorporated w USA i innych krajach.
SQTP jest znakiem usługowym firmy Microchip Technology Incorporated w USA
Logo Adaptec, Frequency on Demand, Silicon Storage Technology i Symmcom są zastrzeżonymi znakami towarowymi firmy Microchip Technology Inc. w innych krajach.
GestIC jest zarejestrowanym znakiem towarowym firmy Microchip Technology Germany II GmbH & Co. KG, spółki zależnej Microchip Technology Inc., w innych krajach.
Wszystkie inne znaki towarowe wymienione w niniejszym dokumencie są własnością odpowiednich firm.
2024, Microchip Technology Incorporated i jej spółki zależne. Wszelkie prawa zastrzeżone.
ISBN: 978-1-6683-0183-8
System Zarządzania Jakością
Aby uzyskać informacje dotyczące systemów zarządzania jakością firmy Microchip, odwiedź stronę www.microchip.com/jakość.
Sprzedaż i serwis na całym świecie

AMERYKA	AZJA/PACYFIK	AZJA/PACYFIK	EUROPA
Biuro korporacyjne 2355 West Chandler Blvd. Chandlera, AZ 85224-6199 Telefon: 480-792-7200 Faks: 480-792-7277 Wsparcie techniczne: www.microchip.com/support Web Adres: www.microchip.com Atlanta Duluth, GA Telefon: 678-957-9614 Faks: 678-957-1455 Austin, Teksas Telefon: 512-257-3370 Boston Westborough, MA Telefon: 774-760-0087 Faks: 774-760-0088 Chicago Itasca, IL Telefon: 630-285-0071 Faks: 630-285-0075 Dallas Addison, TX Telefon: 972-818-7423 Faks: 972-818-2924 Detroit Novi, MI Telefon: 248-848-4000 Houston, Teksas Telefon: 281-894-5983 Indianapolis Noblesville, IN Telefon: 317-773-8323 Faks: 317-773-5453 Telefon: 317-536-2380 Los Angeles Mission Viejo, Kalifornia Telefon: 949-462-9523 Faks: 949-462-9608 Telefon: 951-273-7800 Raleigh, Karolina Północna Telefon: 919-844-7510 Nowy Jork, NY Telefon: 631-435-6000 San Jose, Kalifornia Telefon: 408-735-9110 Telefon: 408-436-4270 Kanada – Toronto Telefon: 905-695-1980 Faks: 905-695-2078	Australia – Sydney Telefon: 61-2-9868-6733 Chiny – Pekin Telefon: 86-10-8569-7000 Chiny – Chengdu Telefon: 86-28-8665-5511 Chiny – Chongqing Telefon: 86-23-8980-9588 Chiny – Dongguan Telefon: 86-769-8702-9880 Chiny – Kanton Telefon: 86-20-8755-8029 Chiny – Hangzhou Telefon: 86-571-8792-8115 Chiny – Hongkong SAR Telefon: 852-2943-5100 Chiny – Nankin Telefon: 86-25-8473-2460 Chiny – Qingdao Telefon: 86-532-8502-7355 Chiny – Szanghaj Telefon: 86-21-3326-8000 Chiny – Shenyang Telefon: 86-24-2334-2829 Chiny – Shenzhen Telefon: 86-755-8864-2200 Chiny – Suzhou Telefon: 86-186-6233-1526 Chiny – Wuhan Telefon: 86-27-5980-5300 Chiny – Xian Telefon: 86-29-8833-7252 Chiny – Xiamen Telefon: 86-592-2388138 Chiny – Zhuhai Telefon: 86-756-3210040	Indie – Bangalore Telefon: 91-80-3090-4444 Indie – Nowe Delhi Telefon: 91-11-4160-8631 Indie – Pune Telefon: 91-20-4121-0141 Japonia – Osaka Telefon: 81-6-6152-7160 Japonia – Tokio Tel: 81-3-6880-3770 Korea – Daegu Telefon: 82-53-744-4301 Korea – Seul Telefon: 82-2-554-7200 Malezja - Kuala Lumpur Telefon: 60-3-7651-7906 Malezja – Penang Telefon: 60-4-227-8870 Filipiny – Manila Telefon: 63-2-634-9065 Singapur Telefon: 65-6334-8870 Tajwan – Hsin Chu Telefon: 886-3-577-8366 Tajwan – Kaohsiung Telefon: 886-7-213-7830 Tajwan – Tajpej Telefon: 886-2-2508-8600 Tajlandia – Bangkok Telefon: 66-2-694-1351 Wietnam – Ho Chi Minh Telefon: 84-28-5448-2100	Austria – Wels Telefon: 43-7242-2244-39 Faks: 43-7242-2244-393 Dania – Kopenhaga Telefon: 45-4485-5910 Faks: 45-4485-2829 Finlandia – Espoo Telefon: 358-9-4520-820 Francja – Paryż Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Niemcy – Garching Telefon: 49-8931-9700 Niemcy – Haan Telefon: 49-2129-3766400 Niemcy – Heilbronn Telefon: 49-7131-72400 Niemcy – Karlsruhe Telefon: 49-721-625370 Niemcy – Monachium Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Niemcy – Rosenheim Telefon: 49-8031-354-560 Izrael – Hod Hasaron Telefon: 972-9-775-5100 Włochy – Mediolan Telefon: 39-0331-742611 Faks: 39-0331-466781 Włochy – Padwa Telefon: 39-049-7625286 Holandia – Drunen Telefon: 31-416-690399 Faks: 31-416-690340 Norwegia – Trondheim Telefon: 47-72884388 Polska – Warszawa Telefon: 48-22-3325737 Rumunia – Bukareszt Tel: 40-21-407-87-50 Hiszpania – Madryt Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Szwecja – Göteborg Tel: 46-31-704-60-40 Szwecja – Sztokholm Telefon: 46-8-5090-4654 Wielka Brytania – Wokingham Telefon: 44-118-921-5800 Faks: 44-118-921-5820

Dokumenty / Zasoby

MICROCHIP DS00004807F PolarFire Family FPGA niestandardowy przepływ [plik PDF] Instrukcja użytkownika DS00004807F PolarFire Family FPGA niestandardowy przepływ, DS00004807F, PolarFire Family FPGA niestandardowy przepływ, Rodzina FPGA niestandardowy przepływ, niestandardowy przepływ, przepływ

Odniesienia

• Instrukcja obsługi