Uporabniški priročnik PolarFire Family FPGA Custom Flow
Libero SoC v2024.2

Uvod (Postavite vprašanje)

Programska oprema Libero System-on-Chip (SoC) zagotavlja popolnoma integrirano okolje za načrtovanje programirljivih vratnih matrik (FPGA). Vendar pa bodo nekateri uporabniki morda želeli uporabljati orodja za sintezo in simulacijo drugih proizvajalcev zunaj okolja Libero SoC. Libero je zdaj mogoče integrirati v okolje za načrtovanje FPGA. Za upravljanje celotnega poteka načrtovanja FPGA je priporočljivo uporabljati Libero SoC.
Ta uporabniški priročnik opisuje potek po meri za naprave PolarFire in družino PolarFire SoC, postopek za integracijo Libera kot del širšega poteka načrtovanja FPGA. Podprte družine naprav® V naslednji tabeli so navedene družine naprav, ki jih podpira Libero SoC. Vendar pa se nekatere informacije v tem priročniku morda nanašajo le na določeno družino naprav. V tem primeru so takšne informacije jasno označene.
Tabela 1. Družine naprav, ki jih podpira Libero SoC

Družina naprav	Opis
PolarFire®	FPGA-ji PolarFire zagotavljajo najnižjo porabo energije v industriji pri srednjih gostotah z izjemno varnostjo in zanesljivostjo.
PolarFire SoC	PolarFire SoC je prvi SoC FPGA z determinističnim, koherentnim grozdom procesorjev RISC-V in determinističnim podsistemom pomnilnika L2, ki omogoča Linux® in aplikacije v realnem času.

konecview (Postavite vprašanje)

Medtem ko Libero SoC zagotavlja popolnoma integrirano končno oblikovalsko okolje za razvoj modelov SoC in FPGA, zagotavlja tudi prilagodljivost za izvajanje sinteze in simulacije z orodji tretjih oseb zunaj okolja Libero SoC. Vendar morajo nekateri koraki oblikovanja ostati v okolju Libero SoC.
Naslednja tabela navaja glavne korake v načrtovalnem toku FPGA in označuje korake, za katere je treba uporabiti Libero SoC.
Tabela 1-1. Potek načrtovanja FPGA

Korak poteka načrtovanja	Obvezna uporaba libera	Opis
Vnos zasnove: HDL	št	Po želji uporabite urejevalnik/preverjevalnik HDL zunaj Libero® SoC.
Oblikovalski vnos: konfiguratorji	ja	Ustvarite prvi projekt Libero za generiranje osrednje komponente kataloga IP.
Samodejno ustvarjanje omejitev PDC/SDC	št	Izpeljane omejitve potrebujejo vse HDL filein pripomoček derive_constraints, kadar se izvaja zunaj Libero SoC, kot je opisano v Dodatku C – Izpeljane omejitve.
Simulacija	št	Če želite, uporabite orodje tretje osebe zunaj Libero SoC. Zahteva prenos vnaprej prevedenih simulacijskih knjižnic za ciljno napravo, ciljni simulator in ciljno različico Libero, ki se uporablja za zaledno izvedbo.
Sinteza	št	Če želite, uporabite orodje tretje osebe zunaj Libero SoC.
Implementacija načrtovanja: upravljanje omejitev, prevajanje seznama mrež, postavitev in usmerjanje (glejte zgoraj)view)	ja	Ustvarite drugi projekt Libero za zaledno izvedbo.
Preverjanje časa in moči	ja	Ostanite v drugem projektu Libero.
Konfigurirajte podatke in pomnilnike za inicializacijo zasnove	ja	Uporabite to orodje za upravljanje različnih vrst pomnilnikov in inicializacijo oblikovanja v napravi. Ostanite pri drugem projektu.
Programiranje File Generacija	ja	Ostanite pri drugem projektu.

Pomembno: Vi morate prenesti predkompilirane knjižnice, ki so na voljo na Predkompilirane knjižnice za simulacijo stran za uporabo simulatorja tretje osebe.
V čistem toku Fabric FPGA vnesite svojo zasnovo z uporabo HDL ali shematskega vnosa in jo posredujte neposredno
orodjem za sintezo. Tok je še vedno podprt. FPGA-ji PolarFire in PolarFire SoC imajo pomemben
lastniški trdi IP bloki, ki zahtevajo uporabo konfiguracijskih jeder (SgCores) iz Libero SoC IP
katalog. Za vse bloke, ki vsebujejo funkcionalnost SoC, je potrebno posebno ravnanje:

• PolarFire
  – PF_UPROM
  – PF_SISTEMSKE_STORITVE
  – PF_CCC
  – PF CLK DIV
  – PF_KRIPTOVA
  – PF_DRI
  – PF_INIT_MONITOR
  – PF_NGMUX
  – PF_OSC
  – RAM-i (TPSRAM, DPSRAM, URAM)
  – PF_SRAM_AHBL_AXI
  – PF_XCVR_ERM
  – PF_XCVR_REF_CLK
  – PF_TX_PLL
  – PF_PCIE
  – PF_IO
  – PF_IOD_CDR
  – PF_IOD_CDR_CCC
  – PF_IOD_GENERIC_RX
  – PF_IOD_GENERIC_TX
  – PF_IOD_GENERIC_TX_CCC
  – PF_RGMII_TO_GMII
  – PF_IOD_OCTAL_DDR
  – PF_DDR3
  – PF_DDR4
  – PF_LPDDR3
  – PF_QDR
  – PF_CORESMARTBERT
  – PF_TAMPER
  – PF_TVS in tako naprej.

Poleg prej naštetih SgCores je v katalogu Libero SoC na voljo veliko mehkih IP-jev DirectCore za družine naprav PolarFire in PolarFire SoC, ki uporabljajo vire FPGA tkanine.
Za vnos načrta, če uporabljate katero koli od prejšnjih komponent, morate za del vnosa načrta (konfiguracija komponent) uporabiti Libero SoC, vendar lahko preostanek vnosa načrta (vnos HDL itd.) nadaljujete zunaj Libera. Za upravljanje poteka načrtovanja FPGA zunaj Libera sledite korakom, navedenim v preostalem delu tega priročnika.
1.1 Življenjski cikel komponente (Postavite vprašanje)
Naslednji koraki opisujejo življenjski cikel komponente SoC in nudijo navodila za ravnanje s podatki.

1. Komponento generirajte z uporabo njenega konfiguratorja v Libero SoC. To generira naslednje vrste podatkov:
   – HDL files
   – Spomin files
   – Spodbude in simulacije files
   – Komponenta SDC file
2. Za HDL files, jih ustvarite in integrirajte v preostalo zasnovo HDL z uporabo zunanjega orodja/postopka za vnos zasnove.
3. Pomnilnik zaloge files in dražljaj files vašem simulacijskem orodju.
4. Dobavna komponenta SDC file Orodje za izpeljavo omejitev za generiranje omejitev. Za več podrobnosti glejte Dodatek C – Izpeljava omejitev.
5. Ustvariti morate drugi projekt Libero, kamor uvozite seznam mrež po sintezi in metapodatke komponent, s čimer dokončate povezavo med tem, kar ste ustvarili, in tem, kar programirate.

1.2 Ustvarjanje projekta Libero SoC (Postavite vprašanje)
Nekatere korake načrtovanja je treba izvesti znotraj okolja Libero SoC (tabela 1-1). Za izvajanje teh korakov morate ustvariti dva projekta Libero SoC. Prvi projekt se uporablja za konfiguracijo in generiranje komponent zasnove, drugi projekt pa za fizično izvedbo zasnove na najvišji ravni.
1.3 Prilagojeni tok (Postavite vprašanje)
Naslednja slika prikazuje:

• Libero SoC je mogoče integrirati kot del širšega procesa načrtovanja FPGA z orodji za sintezo in simulacijo drugih proizvajalcev zunaj okolja Libero SoC.
• Različni koraki, vključeni v potek dela, od ustvarjanja dizajna in šivanja vse do programiranja naprave.
• Izmenjava podatkov (vhodnih in izhodnih podatkov), ki se mora zgoditi na vsakem koraku načrtovanja.

Nasvet:

1. SNVM.cfg, UPROM.cfg
2. *.mem file generiranje za simulacijo: pa4rtupromgen.exe vzame UPROM.cfg kot vhod in generira UPROM.mem.

Sledijo koraki v prilagojenem toku:

1. Konfiguracija in generiranje komponent:
   a. Ustvarite prvi projekt Libero (ki bo služil kot referenčni projekt).
   b. V katalogu izberite jedro. Dvokliknite jedro, da mu dodelite ime komponente in ga konfigurirate.
   To samodejno izvozi podatke o komponentah in files. Ustvarjeni so tudi manifesti komponent. Za podrobnosti glejte Manifesti komponent. Za več podrobnosti glejte Konfiguracija komponente.
2. Dokončajte svojo zasnovo RTL zunaj Libera:
   a. Ustvarite instanco komponente HDL files.
   b. Lokacija HDL files je naveden v manifestih komponent files.
3. Generirajte omejitve SDC za komponente. Za generiranje časovne omejitve uporabite pripomoček Derive Constraints. file(SDC) na podlagi:
   a. Komponenta HDL files
   b. Komponenta SDC files
   c. Uporabnik HDL files
   Za več podrobnosti glejte Dodatek C – Izpeljane omejitve.
4. Orodje za sintezo/orodje za simulacijo:
   a. Pridobite HDL files, dražljaj files, in podatki o komponentah z določenih lokacij, kot je navedeno v Manifestih komponent.
   b. Sintetizirajte in simulirajte dizajn z orodji tretjih oseb zunaj Libero SoC.
5. Ustvarite svoj drugi (izvedbeni) Libero projekt.
6. Odstranite sintezo iz verige orodij za potek načrtovanja (Projekt > Nastavitve projekta > Potek načrtovanja > počistite potrditveno polje Omogoči sintezo).
7. Uvozi izvorno kodo zasnove files (seznam mrež *.vm po sintezi iz orodja za sintezo):
   – Uvozi seznam mrež po sintezi *.vm (File>Uvozi> Sintetiziran Verilog Netlist (VM)).
   – Metapodatki komponent *.cfg files za uPROM in/ali sNVM.
8. Uvozite katero koli komponento bloka Libero SoC files. Blok files mora biti v *.cxz file format.
   Za več informacij o ustvarjanju bloka glejte Uporabniški priročnik za PolarFire Block Flow.
9. Uvozite omejitve oblikovanja:
   – Omejitev uvoza V/I files (Upravitelj omejitev > I/OAtributi > Uvoz).
   – Uvoz tlorisov *.pdc files (Upravitelj omejitev > Tlorisnik > Uvoz).
   – Časovna omejitev uvoza *.sdc files (Upravitelj omejitev > Čas > Uvoz). Uvozi SDC file ustvarjen z orodjem Derive Constraint.
   – Omejitev uvoza *.ndc files (Constraints Manager > NetlistAttributes > Import), če obstaja.
10. Omejitev file in združenje orodij
    – V upravitelju omejitev povežite datoteko *.pdc files za postavitev in usmerjanje, *.sdc files za preverjanje kraja, poti in časa ter *.ndc files za sestavljanje omrežnega seznama.
11. Celovita izvedba oblikovanja
    – Postavitev in usmerjanje, preverjanje časa in napajanja, konfiguriranje inicializacijskih podatkov in pomnilnikov ter programiranje file generacije.
12. Potrdite zasnovo
    – Validirajte zasnovo na FPGA in po potrebi odpravite napake z orodji za načrtovanje, ki so na voljo v paketu za načrtovanje Libero SoC.

Konfiguracija komponente (Postavite vprašanje)

Prvi korak v prilagojenem postopku je konfiguriranje komponent z uporabo referenčnega projekta Libero (imenovanega tudi prvi projekt Libero v tabeli 1-1). V naslednjih korakih uporabite podatke iz tega referenčnega projekta.
Če uporabljate katero od prej navedenih komponent, pod Overview v svojem dizajnu izvedite korake, opisane v tem razdelku.
Če ne uporabljate nobene od zgornjih komponent, lahko svoj RTL napišete zunaj Libera in ga neposredno uvozite v svoja orodja za sintezo in simulacijo. Nato lahko nadaljujete do odseka po sintezi in samo uvozite svoj seznam omrežij *.vm po sintezi v svoj končni projekt izvajanja Libero (imenovan tudi drugi projekt Libero v tabeli 1-1).
2.1 Konfiguracija komponent z uporabo programa Libero (Postavite vprašanje)
Ko s prejšnjega seznama izberete komponente, ki jih morate uporabiti, izvedite naslednje korake:

1. Ustvarite nov projekt Libero (konfiguracija in generacija jedra): Izberite napravo in družino, na katero ciljate s končno zasnovo.
2. Uporabite eno ali več jeder, omenjenih v razdelku Po meri.
   a. Ustvarite SmartDesign in konfigurirajte želeno jedro ter ga ustvarite v komponenti SmartDesign.
   b. Povišajte vse žebljičke na najvišjo raven.
   c. Ustvarite SmartDesign.
   d. Dvokliknite orodje za simulacijo (katera koli od možnosti predsinteze ali postsinteze ali postpostavitve), da prikličete simulator. Simulator lahko zapustite, ko ga prikličete. Ta korak generira simulacijo fileje potrebno za vaš projekt.

Nasvet: Vi Ta korak morate izvesti, če želite simulirati svojo zasnovo zunaj Libera.
Za več informacij glejte Simulacija vaše zasnove.
e. Shranite svoj projekt – to je vaš referenčni projekt.
2.2 Manifesti komponent (Postavite vprašanje)
Ko ustvarite svoje komponente, nabor files se ustvari za vsako komponento. Poročilo Manifest komponente podrobno opisuje niz filegenerira in uporablja v vsakem naslednjem koraku (sinteza, simulacija, generiranje vdelane programske opreme itd.). To poročilo vam daje lokacije vseh ustvarjenih fileje potrebno za nadaljevanje s tokom po meri. Do manifesta komponente lahko dostopate v območju Poročila: kliknite Oblikovanje > Poročila, da odprete zavihek Poročila. Na zavihku Poročila vidite niz manifest.txt files (Kotview), enega za vsako komponento, ki ste jo ustvarili.
Nasvet: Za ogled manifesta komponente morate komponento ali modul nastaviti kot »root«. file vsebino v zavihku Poročila.
Lahko pa dostopate do posameznega poročila manifesta files za vsako ustvarjeno osnovno komponento ali komponento SmartDesign iz /komponenta/delo/ / / _manifest.txt oz /komponenta/delo/ / _manifest.txt. Dostopate lahko tudi do manifesta file vsebine vsake komponente, ustvarjene na novem zavihku Komponente v Liberu, kjer je file lokacije so omenjene glede na imenik projektov.Osredotočite se na naslednja poročila manifesta komponent:

• Če ste jedra ustvarili v SmartDesign, preberite file _manifest.txt.
• Če ste ustvarili komponente za jedra, preberite _manifest.txt.

Uporabiti morate vsa poročila o manifestih komponent, ki veljajo za vaš dizajn. Na primerample, če ima vaš projekt SmartDesign z eno ali več osrednjimi komponentami, instanciranimi v njem, in jih nameravate vse uporabiti v svojem končnem dizajnu, potem morate izbrati fileso navedeni v poročilih o manifestih komponent za vse te komponente za uporabo v vašem toku načrtovanja.
2.3 Tolmačenje manifesta Files (Postavite vprašanje)
Ko odprete manifest komponente file, vidite poti do filev vašem projektu Libero in napotke, kje v toku načrtovanja jih uporabiti. Morda boste videli naslednje vrste fileje v manifestu file:

• vir HDL files za vsa orodja za sintezo in simulacijo
• Spodbuda files za vsa simulacijska orodja
• Omejitev files

Sledi manifest komponente osrednje komponente PolarFire.Vsaka vrsta file je nujen na koncu vašega oblikovalskega toka. Naslednji razdelki opisujejo integracijo fileiz manifesta v vaš oblikovalski tok.

Generiranje omejitev (Postavite vprašanje)

Pri izvajanju konfiguracije in generiranja zagotovite pisanje/generiranje omejitve SDC/PDC/NDC files za zasnovo, ki jih posreduje orodjem za sintezo, postavitev in pot ter preverjanje časa.
Uporabite pripomoček Derive Constraints zunaj okolja Libero, da ustvarite omejitve, namesto da jih pišete ročno. Če želite uporabljati pripomoček Derive Constraint zunaj okolja Libero, morate:

• Omejitev HDL uporabnika dobave, HDL komponente in SDC komponente files
• Določite modul najvišje ravni
• Določite lokacijo, kjer želite ustvariti izpeljano omejitev files

Omejitve komponent SDC so na voljo pod /komponenta/delo/ / / po konfiguraciji in generiranju komponente.
Za več podrobnosti o tem, kako ustvariti omejitve za vašo zasnovo, glejte Dodatek C – Izpeljava omejitev.

Sintetiziranje vašega dizajna (Postavite vprašanje)

Ena glavnih značilnosti Custom Flow je možnost uporabe sinteze tretje osebe
orodje zunaj Libera. Prilagojeni tok podpira uporabo Synopsys SynplifyPro. Za sintezo vašega
projekt, uporabite naslednji postopek:

1. V orodju Synthesis ustvarite nov projekt, ki bo namenjen isti družini naprav, čipu in ohišju kot projekt Libero, ki ste ga ustvarili.
   a. Uvozite svoj RTL filekot običajno.
   b. Nastavite izhod sinteze na Structural Verilog (.vm).
   Nasvet: Strukturni Verilog (.vm) je edina podprta izhodna oblika sinteze v PolarFireu.
2. Uvozi komponento HDL filev vaš projekt Synthesis:
   a. Za vsako poročilo o manifestih komponent: Za vsako file pod virom HDL files za vsa orodja za sintezo in simulacijo uvozite file v vaš projekt sinteze.
3. Uvozite file polarfire_syn_comps.v (če uporabljate Synopsys Synplify) iz
   Lokacija namestitve>/data/aPA5M v vaš projekt Synthesis.
4. Uvozite predhodno ustvarjen SDC file z orodjem Izpeljane omejitve (glejte Dodatek
   A—Sample SDC Constraints) v orodje za sintezo. Ta omejitev file omejuje orodje za sintezo za doseganje časovnega zapiranja z manj truda in manj ponovitvami načrtovanja.

Pomembno: 

• Če nameravate uporabiti isto datoteko *.sdc file Če želite omejiti funkcijo »Place-and-Route« med fazo izvedbe načrtovanja, morate to datoteko *.sdc uvoziti v projekt sinteze. S tem zagotovite, da med fazo izvedbe procesa načrtovanja ni neusklajenih imen objektov načrtovanja v sintetiziranem netlistu in omejitvah »Place-and-Route«. Če te datoteke *.sdc ne vključite file V koraku sinteze lahko seznam mrež, ustvarjen s sintezo, ne uspe v koraku postavitve in usmerjanja zaradi neusklajenosti imen objektov načrtovanja.
  a. Uvozite atribute Netlist *.ndc, če obstajajo, v orodje Synthesis.
  b. Zaženite Sintezo.
• Lokacija izhoda vašega orodja Synthesis ima seznam mrež *.vm file ustvarjena objava Sinteza. Če želite nadaljevati s postopkom načrtovanja, morate uvoziti seznam omrežij v projekt izvajanja Libero.

Simulacija vaše zasnove (Postavite vprašanje)

Če želite simulirati svojo zasnovo zunaj Libera (to je z uporabo lastnega simulacijskega okolja in simulatorja), izvedite naslednje korake:

1. Oblikovanje Files:
   a. Simulacija pred sintezo:
   • Uvozite svoj RTL v svoj simulacijski projekt.
   • Za vsako poročilo o manifestih komponent.
   – Uvozi vsak file pod virom HDL files za vsa orodja za sintezo in simulacijo v vaš simulacijski projekt.
   • Zberite te filev skladu z navodili vašega simulatorja.
   b. Simulacija po sintezi:
   • Uvozite svoj post-sintetični *.vm netlist (ustvarjen v Sintetiziranju vaše zasnove) v svoj simulacijski projekt in ga prevedite.
   c. Simulacija po postavitvi:
   • Najprej dokončajte implementacijo svoje zasnove (glejte Implementacija zasnove). Prepričajte se, da je vaš končni projekt Libero v stanju po postavitvi.
   • Dvokliknite Generiraj nazajAnnotated Files v oknu Libero Design Flow. Ustvari dva files:
   /oblikovalec/ / _ba.v/vhd /oblikovalec/
   / _ba.sdf
   • Uvozite oboje filev vaše simulacijsko orodje.
2. Spodbuda in konfiguracija files:
   a. Za vsako poročilo o manifestih komponent:
   • Kopiraj vse files pod Stimulus Files za vse razdelke Orodja za simulacijo v korenski imenik vašega projekta simulacije.
   b. Zagotovite, da morebitni Tcl filena prejšnjih seznamih (v koraku 2.a) se najprej izvedejo pred začetkom simulacije.
   c. UPROM.mem: Če v svoji zasnovi uporabljate jedro UPROM z omogočeno možnostjo Uporabi vsebino za simulacijo za enega ali več odjemalcev za shranjevanje podatkov, ki jih želite simulirati, morate za ustvarjanje UPROM.mem uporabiti izvedljivo datoteko pa4rtupromgen (pa4rtupromgen.exe v sistemu Windows). file. Izvršljiva datoteka pa4rtupromgen sprejme UPROM.cfg file kot vnose prek skripta Tcl file in izpiše UPROM.mem file potrebna za simulacije. Ta UPROM.mem file je treba pred zagonom simulacije kopirati v mapo simulacije. BivšaampDatoteka, ki prikazuje uporabo izvršljive datoteke pa4rtupromgen, je na voljo v naslednjih korakih. UPROM.cfg file je na voljo v imeniku /komponenta/delo/ / v projektu Libero, ki ste ga uporabili za ustvarjanje komponente UPROM.
   d. snvm.mem: Če v svoji zasnovi uporabljate jedro sistemskih storitev in konfigurirate zavihek sNVM v jedru z omogočeno možnostjo Uporabi vsebino za simulacijo za enega ali več odjemalcev, ki jih želite simulirati, snvm.mem file se samodejno ustvari v
   imenik /komponenta/delo/ / v projektu Libero, ki ste ga uporabili za ustvarjanje komponente Sistemske storitve. Ta datoteka snvm.mem file je treba pred zagonom simulacije kopirati v mapo simulacije.
3. Ustvarite delovno mapo in podmapo z imenom simulation v delovni mapi.
   Izvedljiva datoteka pa4rtupromgen pričakuje prisotnost podmape simulacije v delovni mapi in skript *.tcl je nameščen v podmapo simulacije.
4. Kopirajte datoteko UPROM.cfg file iz prvega projekta Libero, ustvarjenega za generiranje komponent, v delovno mapo.
5. Prilepite naslednje ukaze v skript *.tcl in ga postavite v mapo simulacije, ustvarjeno v 3. koraku.
   Sample *.tcl za naprave PolarFire in PolarFire Soc Family za ustvarjanje URPOM.mem file
   iz datoteke UPROM.cfg
   set_device -fam -umreti -paket
   set_input_cfg -pot
   set_sim_mem -potFile/UPROM.mem>
   gen_sim -use_init false
   Za pravilno interno ime za matrico in paket si oglejte *.prjx file prvega projekta Libero (uporabljenega za generiranje komponent).
   Argument use_init mora biti nastavljen na false.
   Z ukazom set_sim_mem določite pot do izhoda file UPROM.mem, ki je
   ustvarjeno ob izvajanju skripta file z izvršljivo datoteko pa4rtupromgen.
6. V ukaznem pozivu ali terminalu Cygwin pojdite v delovni imenik, ustvarjen v 3. koraku.
   Izvedite ukaz pa4rtupromgen z možnostjo –script in mu posredujte skript *.tcl, ustvarjen v prejšnjem koraku.
   Za Windows
   /oblikovalnik/bin/pa4rtupromgen.exe \
   –skript./simulacija/ .tcl
   Za Linux:
   /bin/pa4rtupromgen
   –skript./simulacija/ .tcl
7. Po uspešnem zagonu izvedljive datoteke pa4rtupromgen preverite, ali je datoteka UPROM.mem file se generira na mestu, določenem v ukazu set_sim_mem v skriptu *.tcl.
8. Za simulacijo sNVM kopirajte datoteko snvm.mem file iz vašega prvega projekta Libero (ki se uporablja za konfiguracijo komponent) v mapo simulacije na najvišji ravni vašega simulacijskega projekta za zagon simulacije (zunaj Libero SoC). Za simulacijo vsebine UPROM kopirajte ustvarjeni UPROM.mem file v mapo simulacije na najvišji ravni vašega simulacijskega projekta za zagon simulacije (zunaj Libero SoC).

Pomembno: Za Za simulacijo funkcionalnosti komponent SoC prenesite predhodno prevedene simulacijske knjižnice PolarFire in jih uvozite v svoje simulacijsko okolje, kot je opisano tukaj. Za več podrobnosti glejte Dodatek B – Uvoz simulacijskih knjižnic v simulacijsko okolje.

Izvajanje vaše zasnove (Postavite vprašanje)

Po zaključku simulacije sinteze in post-sinteze v vašem okolju morate ponovno uporabiti Libero za fizično implementacijo vaše zasnove, časovno zagon in analizo moči ter ustvarjanje vašega programiranja file.

1. Ustvarite nov projekt Libero za fizično izvedbo in postavitev zasnove. Prepričajte se, da ciljate na isto napravo kot v referenčnem projektu, ki ste ga ustvarili v konfiguraciji komponent.
2. Po ustvarjanju projekta odstranite Synthesis iz verige orodij v oknu Design Flow (Projekt > Nastavitve projekta > Design Flow > Počistite polje Enable Synthesis).
3.  Uvozite svojo post-sintezno *.vm datoteko file v ta projekt, (File > Uvozi > Sintetiziran Verilog Netlist (VM)).
   Nasvet: Priporočljivo je, da ustvarite povezavo do tega file, tako da Libero, če znova sintetizirate svojo zasnovo, vedno uporablja najnovejši netlist po sintezi.
   a. V oknu Design Hierarchy (Hierarhija načrtovanja) si zabeležite ime korenskega modula.
4. Uvozite omejitve v projekt Libero. Za uvoz omejitev *.pdc/*.sdc/*.ndc uporabite Upravitelj omejitev.
   a. Omejitev uvoza V/I *.pdc files (Upravitelj omejitev > Atributi V/I > Uvozi).
   b. Uvozi omejitev Floorplanning *.pdc files (Upravitelj omejitev > Načrtovalec tlorisov > Uvozi).
   c. Uvoz *.sdc časovne omejitve files (Upravitelj omejitev > Čas > Uvoz). Če ima vaš dizajn katero od jeder, navedenih v Overview, poskrbite za uvoz SDC file ustvarjen z orodjem za izpeljavo omejitev.
   d. Omejitev uvoza *.ndc files (Upravitelj omejitev > Atributi seznama omrežij > Uvoz).
5. Omejitve pridruženih oseb Files za oblikovanje orodij.
   a. Odprite upravitelja omejitev (Upravljanje omejitev > Odpri Upravljanje omejitev View).
   Označite potrditveno polje Preverjanje kraja, poti in časa poleg omejitve file vzpostaviti omejitev file in združenje orodij. Omejitev *.pdc povežite s Place-andRoute in *.sdc s Place-and-Route in Timing Verification. Povežite *.ndc file za sestavljanje Netlist.
   Nasvet: Če Postavitev in usmerjanje ne uspeta s to omejitvijo *.sdc file, nato uvozite ta isti *.sdc file na sintezo in ponovno zaženite sintezo.
6. Kliknite Compile Netlist in nato Place and Route, da dokončate korak postavitve.
7. Orodje za konfiguracijo podatkov in pomnilnikov za inicializacijo zasnove omogoča inicializacijo blokov zasnove, kot so LSRAM, µSRAM, XCVR (oddajniki in sprejemniki) in PCIe, z uporabo podatkov, shranjenih v nehlapnem µPROM, sNVM ali zunanjem pomnilniku SPI Flash. Orodje ima naslednje zavihke za določanje specifikacije zaporedja inicializacije zasnove, specifikacije odjemalcev za inicializacijo in odjemalcev uporabniških podatkov.
   – Zavihek Inicializacija oblikovanja
   – zavihek µPROM
   – zavihek sNVM
   – Zavihek SPI Flash
   – Zavihek Fabric RAMs
   Uporabite zavihke v orodju, da konfigurirate podatke za inicializacijo načrta in pomnilnike.Po končani konfiguraciji izvedite naslednje korake za programiranje inicializacijskih podatkov:
   • Generiranje inicializacijskih odjemalcev
   • Generiranje ali izvoz bitnega toka
   • Programirajte napravo
   Za podrobne informacije o uporabi tega orodja glejte uporabniški priročnik Libero SoC Design Flow. Za več informacij o ukazih Tcl, ki se uporabljajo za konfiguriranje različnih zavihkov v orodju in določanje konfiguracije pomnilnika files (*.cfg), glej Referenčni vodnik za ukaze Tcl.
8. Ustvari program File iz tega projekta in ga uporabite za programiranje vaše FPGA.

Dodatek A—SampOmejitve SDC (Postavite vprašanje

Libero SoC ustvarja časovne omejitve SDC za določena jedra IP, kot so CCC, OSC, oddajnik in tako naprej. Prenos omejitev SDC na orodja za načrtovanje poveča možnost izpolnitve časovnega zapiranja z manj truda in manj ponovitev načrtovanja. Celotna hierarhična pot od primerka najvišje ravni je podana za vse objekte oblikovanja, na katere se sklicujejo omejitve.
7.1 Časovne omejitve SDC (Postavite vprašanje)
V referenčnem projektu jedra IP Libero je ta omejitev SDC najvišje ravni file je na voljo v upravitelju omejitev (Design Flow > Open Manage Constraint View >Čas > Izpelji omejitve).
Pomembno: Glejte to file Če želite nastaviti omejitve SDC, če vaša zasnova vsebuje CCC, OSC, oddajnik-sprejemnik in druge komponente, spremenite celotno hierarhično pot, če je potrebno, da se ujema z vašo hierarhijo zasnove, ali pa uporabite pripomoček Derive_Constraints in korake v Dodatku C – Izpeljava omejitev na ravni komponent SDC. file.
Shranite file na drugo ime in uvozite SDC file na orodje za sintezo, orodje za kraj in pot in časovna preverjanja, tako kot katera koli druga omejitev SDC files.
7.1.1 Izpeljan SDC File (Postavite vprašanje)
# To file je bil ustvarjen na podlagi naslednjega vira SDC files:
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_CCC_C0/PF_CCC_C0_0/PF_CCC_C0_PF_CCC_C0_0_PF_CCC.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
CLK_DIV/CLK_DIV_0/CLK_DIV_CLK_DIV_0_PF_CLK_DIV.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PRENOS_PLL/PRENOS_PLL_0/PRENOS_PLL_PRENOS_PLL_0_PF_TX_PLL.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
DMA_INITIATOR/DMA_INITIATOR_0/DMA_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
FIC0_INITIATOR/FIC0_INITIATOR_0/FIC0_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
ICICLE_MSS/ICICLE_MSS.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_PCIE_C0/PF_PCIE_C0_0/PF_PCIE_C0_PF_PCIE_C0_0_PF_PCIE.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PCIE_INITIATOR/PCIE_INITIATOR_0/PCIE_INITIATOR.sdc
# /drive/aPA5M/cores/constraints/osc_rc160mhz.sdc
# *** Kakršne koli spremembe tega file bodo izgubljene, če se izpeljane omejitve ponovno zaženejo. ***
create_clock -name {CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK} - obdobje 6.25
[ get_pins { CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK } ] create_clock -name {REF_CLK_PAD_P} -period 10 [ get_ports { REF_CLK_PAD_P } ] create_clock -name {CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/
DIV_CLK} - obdobje 8
[get_pins {CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/DIV_CLK } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT0} -množenje_z_25 -deljenje_z_32 -vir
[get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -faza 0
[get_pins {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT0 } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT1} -množenje_z_25 -deljenje_z_32 -vir
[get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -faza 0
[get_pins {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT1 } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT2} -množenje_z_25 -deljenje_z_32 -vir
[get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -faza 0
[get_pins {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT2 } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT3} -množenje_z_25 -deljenje_z_64 -vir
[get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -faza 0
[get_pins {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT3}] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CLK_160MHz_do_CLK_80MHz/CLK_DIV_0/I_CD/
Y_DIV} -deljenje_z_2 -vir
[get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/A } ] [get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/Y_DIV } ] set_false_path -through [get_nets { DMA_INITIATOR_inst_0/ARESETN* } ] set_false_path -from [get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/rdGrayCounter*/cntGray* } ] -to [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
rdPtr_s1* } ] set_false_path -from [get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/wrGrayCounter*/cntGray* } ] -to [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
wrPtr_s1* } ] set_false_path -through [get_nets { FIC0_INITIATOR_inst_0/ARESETN* } ] set_false_path -to [get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[0] PCIE/PF_PCIE_C0_0/
PCIE_1/INTERRUPT[1] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[2] PCIE/PF_PCIE_C0_0/PCIE_1/
INTERRUPT[3] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[4] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[5] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[6] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[7] PCIE/PF_PCIE_C0_0/
PCIE_1/WAKEREQ PCIE/PF_PCIE_C0_0/PCIE_1/MPERST_N } ] set_false_path -from [get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/TL_CLK } ] set_false_path -through [get_nets { PCIE_INITIATOR_inst_0/ARESETN* } ] Dodatek B – Uvoz knjižnic simulacij v simulacijsko okolje (Postavite vprašanje)
Privzeti simulator za simulacijo RTL z Libero SoC je ModelSim ME Pro.
Predkompilirane knjižnice za privzeti simulator so na voljo z namestitvijo Libera v imeniku /Designer/lib/modelsimpro/precompiled/vlog za® podprte družine. Libero SoC podpira tudi druge izdaje simulatorjev drugih proizvajalcev, kot so ModelSim, Questasim, VCS, Xcelium.
, Active HDL in Riviera Pro. Prenesite ustrezne predhodno prevedene knjižnice z Libero SoC v12.0 in novejši na podlagi simulatorja in njegove različice.
Podobno kot okolje Libero, run.do file mora biti ustvarjen za izvajanje simulacije zunaj Libera.
Ustvarite preprost run.do file ki ima ukaze za vzpostavitev knjižnice za rezultate prevajanja, preslikavo knjižnice, prevajanje in simulacijo. Sledite korakom za ustvarjanje osnovnega run.do file.

1. Ustvarite logično knjižnico za shranjevanje rezultatov prevajanja z uporabo ukaza vlib vlib presynth.
2. Preslikajte ime logične knjižnice v imenik predhodno prevedene knjižnice z ukazom vmap vmap .
3. Prevedi izvorno kodo files – za prevajanje načrta uporabite ukaze prevajalnika, specifične za jezik filev delovni imenik.
   – vlog za .v/.sv
   – vcom za .vhd
4. Naložite načrt za simulacijo z ukazom vsim tako, da določite ime katerega koli modula najvišje ravni.
5. Simulirajte zasnovo z ukazom run.
   Po nalaganju načrta je čas simulacije nastavljen na nič in za začetek simulacije lahko vnesete ukaz za zagon.
   V oknu transkripta simulatorja izvedite run.do file kot run.do zaženite simulacijo. Sample run.do file kot sledi.

tiho nastavi ACTELLIBNAME PolarFire tiho nastavi PROJECT_DIR “W:/Test/basic_test” če
{[file obstaja predsinteza/_info]} { echo “INFO: Predsinteza simulacijske knjižnice obstaja” } drugače
{ file delete -force presynth vlib presynth } vmap presynth presynth vmap PolarFire
»X:/Libero/Designer/lib/modelsimpro/precompiled/vlog/PolarFire« vlog -sv -work predsintetizator
»${PROJECT_DIR}/hdl/top.v« vlog »+incdir+${PROJECT_DIR}/stimulus« -sv -delo predsintetizatorja »$«
{PROJECT_DIR}/stimulus/tb.v” vsim -L PolarFire -L presynth -t 1ps presynth.tb dodaj val /tb/*
zaženi 1000ns dnevnik /tb/* izhod

Dodatek C – Izpeljane omejitve (Postavite vprašanje)

Ta dodatek opisuje ukaze Derive Constraints Tcl.
9.1 Izpeljevanje omejitev z ukazi Tcl (Postavite vprašanje)
Pripomoček derive_constraints vam pomaga izpeljati omejitve iz RTL ali konfiguratorja zunaj oblikovalskega okolja Libero SoC. Če želite ustvariti omejitve za svoj dizajn, potrebujete uporabniški HDL, komponentni HDL in omejitve komponent files. Omejitve komponent SDC files so na voljo pod /komponenta/delo/ / / po konfiguraciji in generiranju komponente.
Vsaka omejitev komponente file je sestavljen iz ukaza set_component tcl (določa ime komponente) in seznama omejitev, ustvarjenih po konfiguraciji. Omejitve so ustvarjene na podlagi konfiguracije in so specifične za vsako komponento.
ExampLe 9-1. Omejitev komponente File za jedro PF_CCC
Tukaj je bivšiample omejitve komponente file za jedro PF_CCC:
nastavitev_komponente PF_CCC_C0_PF_CCC_C0_0_PF_CCC
#Microchip Corp.
# Datum: 2021. oktober 26 04:36:00
# Osnovna ura za PLL #0
create_clock -period 10 [get_pins { pll_inst_0/REF_CLK_0 }] create_generated_clock -divide_by 1 -source [get_pins { pll_inst_0/]
REF_CLK_0 } ] -phase 0 [ get_pins { pll_inst_0/OUT0 } ] Tukaj sta create_clock in create_generated_clock omejitvi referenčne in izhodne ure, ki se generirata na podlagi konfiguracije.
9.1.1 Delo s pripomočkom derive_constraints (Postavite vprašanje)
Izpeljite omejitve, ki prečkajo zasnovo in dodelijo nove omejitve za vsak primerek komponente na podlagi predhodno zagotovljenega SDC komponente files. Za referenčne ure CCC se širi nazaj skozi zasnovo, da najde vir referenčne ure. Če je vir V/I, bo omejitev referenčne ure nastavljena na V/I. Če gre za izhod CCC ali drug vir takta (nprample, oddajnik, oscilator), uporablja uro iz druge komponente in sporoči opozorilo, če se intervali ne ujemajo. Izpeljane omejitve bodo dodelile tudi omejitve za nekatere makre, kot so oscilatorji na čipu, če jih imate v svojem RTL.
Če želite izvesti pripomoček derive_constraints, morate zagotoviti .tcl file argument ukazne vrstice z naslednjimi informacijami v podanem vrstnem redu.

1. Podatke o napravi določite z uporabo podatkov v razdelku set_device.
2. Določite pot do RTL files uporabo informacij v razdelku read_verilog ali read_vhdl.
3. Nastavite modul najvišje ravni z uporabo informacij v razdelku set_top_level.
4. Določite pot do SDC komponente files uporabo informacij v razdelku read_sdc ali read_ndc.
5. Izvedite files uporabo informacij v razdelku derive_constraints.
6.  Določite pot do omejitev, izpeljanih iz SDC file z uporabo informacij v razdelku write_sdc ali write_pdc ali write_ndc.

ExampRazdelek 9-2. Izvajanje in vsebina datoteke derive.tcl File
Sledi bivšiample argument ukazne vrstice za izvajanje pripomočka derive_constraints.
$ /bin{64}/derive_constraints derive.tcl
Vsebina datoteke derive.tcl file:
# Informacije o napravi
set_device -family PolarFire -die MPF100T -speed -1
# RTL files
read_verilog -mode system_verilog projekt/komponenta/delo/txpll0/
txpll0_txpll0_0_PF_TX_PLL.v
read_verilog -mode system_verilog {projekt/komponenta/delo/txpll0/txpll0.v}
read_verilog -mode system_verilog {projekt/komponenta/delo/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.v}
read_verilog -mode system_verilog {projekt/komponenta/delo/xcvr0/xcvr0.v}
read_vhdl -mode vhdl_2008 {projekt/hdl/xcvr1.vhd}
#Komponenta SDC files
nastavitev_najvišje_ravni {xcvr1}
read_sdc -komponenta {projekt/komponenta/delo/txpll0/txpll0_0/
txpll0_txpll0_0_PF_TX_PLL.sdc}
read_sdc -komponenta {projekt/komponenta/delo/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.sdc}
#Uporabi ukaz derive_constraint
izpeljane_omejitve
#Rezultat SDC/PDC/NDC files
write_sdc {project/omejitev/xcvr1_izpeljane_omejitve.sdc}
write_pdc {project/omejitev/fp/xcvr1_izpeljane_omejitve.pdc}
9.1.2 nastavi_napravo (Postavite vprašanje)
Opis
Določite družinsko ime, ime kocke in stopnjo hitrosti.
set_device -družina -umreti -hitrost
Argumenti

Parameter	Vrsta	Opis
-družina	Niz	Navedite ime družine. Možni vrednosti sta PolarFire®, PolarFire SoC.
-umreti	Niz	Določite ime matrice.
-hitrost	Niz	Določite stopnjo hitrosti naprave. Možne vrednosti so STD ali -1.

Vrsta povratka	Opis
0	Ukaz uspel.
1	Ukaz ni uspel. Prišlo je do napake. Sporočilo o napaki si lahko ogledate v konzoli.

Seznam napak

Koda napake	Sporočilo o napaki	Opis
NAPAKA0023	Zahtevan parameter – manjka matrica	Možnost matrice je obvezna in jo je treba navesti.
NAPAKA0005	Neznan model 'MPF30'	Vrednost možnosti -die ni pravilna. Oglejte si možen seznam vrednosti v opisu možnosti.
NAPAKA0023	Parameter – matrica je manjkajoča vrednost	Možnost matrice je navedena brez vrednosti.
NAPAKA0023	Obvezen parameter – družina manjka	Družinska možnost je obvezna in jo je treba navesti.
NAPAKA0004	Neznana družina 'PolarFire®'	Družinska možnost ni pravilna. Oglejte si možen seznam vrednosti v opisu možnosti.

………… nadaljevanje
Koda napake	Sporočilo o napaki	Opis
NAPAKA0023	Parameter – družina je manjkajoča vrednost	Družinska možnost je določena brez vrednosti.
NAPAKA0023	Zahtevani parameter – manjka hitrost	Možnost hitrosti je obvezna in jo je treba navesti.
NAPAKA0007	Neznana hitrost '	Možnost hitrosti ni pravilna. Oglejte si možen seznam vrednosti v opisu možnosti.
NAPAKA0023	Parameter – hitrost manjka	Možnost hitrosti je navedena brez vrednosti.

Example
set_device -družina {PolarFire} -die {MPF300T_ES} -hitrost -1
set_device -družina SmartFusion 2 -die M2S090T -hitrost -1
9.1.3 branje_verilog (Postavite vprašanje)
Opis
Preberite Verilog file z uporabo Verific.
read_verilog [-lib ] [-način ]fileime>
Argumenti

Parameter	Vrsta	Opis
-lib	Niz	Podajte knjižnico, ki vsebuje module, ki jih želite dodati v knjižnico.
-način	Niz	Določite standard Verilog. Možne vrednosti so verilog_95, verilog_2k, system_verilog_2005, system_verilog_2009, system_verilog, verilog_ams, verilog_psl, system_verilog_mfcu. Vrednosti ne razlikujejo med velikimi in malimi črkami. Privzeto je verilog_2k.
fileime	Niz	Verilog file ime.

Vrsta povratka	Opis
0	Ukaz uspel.
1	Ukaz ni uspel. Prišlo je do napake. Sporočilo o napaki si lahko ogledate v konzoli.

Seznam napak

Koda napake	Sporočilo o napaki	Opis
NAPAKA0023	Parameter – knjižnica manjka vrednost	Možnost lib je podana brez vrednosti.
NAPAKA0023	Parameter – način manjka vrednost	Možnost načina je navedena brez vrednosti.
NAPAKA0015	Neznani način ' '	Navedeni način veriloga ni znan. Seznam možnih načinov veriloga si oglejte v opisu možnosti načina.
NAPAKA0023	Zahtevani parameter file ime manjka	Brez veriloga file pot je zagotovljena.
NAPAKA0016	Neuspešno zaradi razčlenjevalnika Verific	Sintaksna napaka v verilogu fileVerificov razčlenjevalnik si lahko ogledate v konzoli nad sporočilom o napaki.
NAPAKA0012	set_device se ne kliče	Podatki o napravi niso navedeni. Za opis naprave uporabite ukaz set_device.

Example
read_verilog -mode system_verilog {component/work/top/top.v}
read_verilog -mode system_verilog_mfcu design.v
9.1.4 read_vhdl (Postavite vprašanje)
Opis
Dodajte VHDL file na seznam VHDL files.
read_vhdl [-lib ] [-način ]fileime>
Argumenti

Parameter	Vrsta	Opis
-lib	—	Določite knjižnico, v katero je treba dodati vsebino.
-način	—	Določa standard VHDL. Privzeto je VHDL_93. Možne vrednosti so vhdl_93, vhdl_87, vhdl_2k, vhdl_2008, vhdl_psl. Vrednosti ne razlikujejo med velikimi in malimi črkami.
fileime	—	VHDL file ime.

Vrsta povratka	Opis
0	Ukaz uspel.
1	Ukaz ni uspel. Prišlo je do napake. Sporočilo o napaki si lahko ogledate v konzoli.

Seznam napak

Koda napake	Sporočilo o napaki	Opis
NAPAKA0023	Parameter – knjižnica manjka vrednost	Možnost lib je podana brez vrednosti.
NAPAKA0023	Parameter – način manjka vrednost	Možnost načina je navedena brez vrednosti.
NAPAKA0018	Neznani način ' '	Navedeni način VHDL ni znan. Seznam možnih načinov VHDL si oglejte v opisu možnosti načina.
NAPAKA0023	Zahtevani parameter file ime manjka	Brez VHDL-ja file pot je zagotovljena.
NAPAKA0019	Ni mogoče registrirati invalid_path.v file	Naveden VHDL file ne obstaja ali nima dovoljenj za branje.
NAPAKA0012	set_device se ne kliče	Podatki o napravi niso navedeni. Za opis naprave uporabite ukaz set_device.

Example
read_vhdl -mode vhdl_2008 osc2dfn.vhd
read_vhdl {hdl/top.vhd}
9.1.5 nastavitev_najvišje_ravni (Postavite vprašanje)
Opis
Podajte ime modula najvišje ravni v RTL.
nastavi_najvišjo_nivo [-lib ]
Argumenti

Parameter	Vrsta	Opis
-lib	Niz	Knjižnica za iskanje modula ali entitete najvišje ravni (neobvezno).
ime	Niz	Ime modula ali entitete najvišje ravni.

Vrsta povratka	Opis
0	Ukaz uspel.
1	Ukaz ni uspel. Prišlo je do napake. Sporočilo o napaki si lahko ogledate v konzoli.

Seznam napak

Koda napake	Sporočilo o napaki	Opis
NAPAKA0023	Manjka zahtevani parameter najvišje ravni	Možnost najvišje ravni je obvezna in jo je treba navesti.
NAPAKA0023	Parameter – knjižnica manjka vrednost	Možnost lib je podana brez vrednosti.
NAPAKA0014	Najvišje ravni ni mogoče najti v knjižnici	Navedeni modul najvišje ravni ni definiran v podani knjižnici. Če želite odpraviti to napako, je treba popraviti ime modula najvišje ravni ali knjižnice.
NAPAKA0017	Elaborat ni uspel	Napaka v procesu izdelave RTL. Sporočilo o napaki si lahko ogledate v konzoli.

Example
set_top_level {top}
set_top_level -lib hdl top
9.1.6 read_sdc (Postavi vprašanje)
Opis
Preberite SDC file v podatkovno bazo komponent.
read_sdc -komponentafileime>
Argumenti

Parameter	Vrsta	Opis
-komponenta	—	To je obvezna zastavica za ukaz read_sdc, ko izpeljemo omejitve.
fileime	Niz	Pot do SDC file.

Vrsta povratka	Opis
0	Ukaz uspel.
1	Ukaz ni uspel. Prišlo je do napake. Sporočilo o napaki si lahko ogledate v konzoli.

Seznam napak

Koda napake	Sporočilo o napaki	Opis
NAPAKA0023	Zahtevani parameter file ime manjka.	Obvezna možnost file ime ni navedeno.
NAPAKA0000	SDC file <file_path> ni berljiv.	Naveden SDC file nima dovoljenj za branje.
NAPAKA0001	Ni mogoče odpretifile_pot> file.	SDC file ne obstaja. Pot je treba popraviti.
NAPAKA0008	Manjka ukaz set_component vfile_pot> file	Določena komponenta SDC file ne določa komponente.

Koda napake	Sporočilo o napaki	Opis
NAPAKA0009	<List of errors from sdc file>	SDC file vsebuje nepravilne ukaze sdc. Na primerample, ko pride do napake v omejitvi set_multicycle_path: Napaka med izvajanjem ukaza read_sdc: vfile_pot> file: Napaka v ukazu set_multicycle_path: Neznan parameter [get_cells {reg_a}].

Example
read_sdc -component {./component/work/ccc0/ccc0_0/ccc0_ccc0_0_PF_CCC.sdc}
9.1.7 read_ndc (Postavi vprašanje)
Opis
Preberite NDC file v podatkovno bazo komponent.
read_ndc -komponentafileime>
Argumenti

Parameter	Vrsta	Opis
-komponenta	—	To je obvezna zastavica za ukaz read_ndc, ko izpeljemo omejitve.
fileime	Niz	Pot do NDC file.

Vrsta povratka	Opis
0	Ukaz uspel.
1	Ukaz ni uspel. Prišlo je do napake. Sporočilo o napaki si lahko ogledate v konzoli.

Seznam napak

Koda napake	Sporočilo o napaki	Opis
NAPAKA0001	Ni mogoče odpretifile_pot> file	NDC file ne obstaja. Pot je treba popraviti.
NAPAKA0023	Zahtevani parameter – manjka AtclParamO_.	Obvezna možnost fileime ni navedeno.
NAPAKA0023	Zahtevani parameter – komponenta manjka.	Možnost komponente je obvezna in jo je treba navesti.
NAPAKA0000	NDC file 'file_path>' ni berljiv.	Naveden NDC file nima dovoljenj za branje.

Example
read_ndc -component {component/work/ccc1/ccc1_0/ccc_comp.ndc}
9.1.8 izpeljane_omejitve (Postavi vprašanje)
Opis
Instancirajte komponento SDC files v bazo podatkov na ravni načrtovanja.
izpeljane_omejitve
Argumenti

Vrsta povratka	Opis
0	Ukaz uspel.
1	Ukaz ni uspel. Prišlo je do napake. Sporočilo o napaki si lahko ogledate v konzoli.

Seznam napak

Koda napake	Sporočilo o napaki	Opis
NAPAKA0013	Najvišja raven ni definirana	To pomeni, da modul ali entiteta najvišje ravni ni določena. Če želite odpraviti to težavo, izdajte klic Ukaz set_top_level pred ukazom derive_constraints.

Example
izpeljane_omejitve
9.1.9 write_sdc (Postavi vprašanje)
Opis
Zapiše omejitev file v formatu SDC.
write_sdcfileime>
Argumenti

Parameter	Vrsta	Opis
<fileime>	Niz	Pot do SDC file bo ustvarjen. To je obvezna možnost. Če je file obstaja, bo prepisan.

Vrsta povratka	Opis
0	Ukaz uspel.
1	Ukaz ni uspel. Prišlo je do napake. Sporočilo o napaki si lahko ogledate v konzoli.

Seznam napak

Koda napake	Sporočilo o napaki	Opis
NAPAKA0003	Ni mogoče odpretifile pot> file.	File pot ni pravilna. Preverite, ali nadrejeni imeniki obstajajo.
NAPAKA0002	SDC file 'file path>' ni zapisljiv.	Naveden SDC file nima dovoljenja za pisanje.
NAPAKA0023	Zahtevani parameter file ime manjka.	SDC file pot je obvezna možnost in jo je treba določiti.

Example
write_sdc “izpeljano.sdc”
9.1.10 write_pdc (Postavi vprašanje)
Opis
Zapisuje fizične omejitve (samo izpeljevanje omejitev).
write_pdcfileime>
Argumenti

Parameter	Vrsta	Opis
<fileime>	Niz	Pot do PDC file bo ustvarjen. To je obvezna možnost. Če je file pot obstaja, bo prepisana.

Vrsta povratka	Opis
0	Ukaz uspel.
1	Ukaz ni uspel. Prišlo je do napake. Sporočilo o napaki si lahko ogledate v konzoli.

Seznam napak

Koda napake	Sporočila o napakah	Opis
NAPAKA0003	Ni mogoče odpretifile pot> file	The file pot ni pravilna. Preverite, ali nadrejeni imeniki obstajajo.
NAPAKA0002	PDC file 'file pot>' ni zapisljiva.	Določeni PDC file nima dovoljenja za pisanje.
NAPAKA0023	Zahtevani parameter file ime manjka	PDC file pot je obvezna možnost in jo je treba določiti.

Example
write_pdc “izpeljano.pdc”
9.1.11 write_ndc (Postavi vprašanje)
Opis
Zapiše omejitve NDC v a file.
write_ndcfileime>
Argumenti

Parameter	Vrsta	Opis
fileime	Niz	Pot do NDC file bo ustvarjen. To je obvezna možnost. Če je file obstaja, bo prepisan.

Vrsta povratka	Opis
0	Ukaz uspel.
1	Ukaz ni uspel. Prišlo je do napake. Sporočilo o napaki si lahko ogledate v konzoli.

Seznam napak

Koda napake	Sporočila o napakah	Opis
NAPAKA0003	Ni mogoče odpretifile_pot> file.	File pot ni pravilna. Nadrejeni imeniki ne obstajajo.
NAPAKA0002	NDC file 'file_path>' ni zapisljiv.	Naveden NDC file nima dovoljenja za pisanje.
NAPAKA0023	Manjka zahtevani parameter _AtclParamO_.	NDC file pot je obvezna možnost in jo je treba določiti.

Example
write_ndc “izpeljano.ndc”
9.1.12 add_include_path (Postavi vprašanje)
Opis
Podaja pot za vključitev iskanja files pri branju RTL files.
add_include_path
Argumenti

Parameter	Vrsta	Opis
imenik	Niz	Podaja pot za vključitev iskanja files pri branju RTL files. Ta možnost je obvezna.

Vrsta povratka	Opis
0	Ukaz uspel.

Vrsta povratka	Opis
1	Ukaz ni uspel. Prišlo je do napake. Sporočilo o napaki si lahko ogledate v konzoli.

Seznam napak

Koda napake	Sporočilo o napaki	Opis
NAPAKA0023	Manjka zahtevani parameter »vključi pot«.	Možnost imenika je obvezna in jo je treba navesti.

Opomba: Če Če pot do imenika ni pravilna, bo add_include_path posredovan brez napake.
Vendar pa ukaza read_verilog/read_vhd ne bosta uspela zaradi Verificovega razčlenjevalnika.
Example
add_include_path component/work/COREABC0/COREABC0_0/rtl/vlog/core

Pregled zgodovine (Postavite vprašanje)

Zgodovina revizij opisuje spremembe, ki so bile izvedene v dokumentu. Spremembe so navedene po reviziji, začenši z najnovejšo objavo.

Revizija	Datum	Opis
F	08/2024	V tej reviziji so narejene naslednje spremembe: • Posodobljen razdelek Dodatek B – Uvoz simulacijskih knjižnic v simulacijsko okolje.
E	08/2024	V tej reviziji so narejene naslednje spremembe: • Posodobljen razdelek Overview. • Posodobljen razdelek Izpeljani SDC File. • Posodobljen razdelek Dodatek B – Uvoz simulacijskih knjižnic v simulacijsko okolje.
D	02/2024	Ta dokument je izdan skupaj z Libero 2024.1 SoC Design Suite brez sprememb v primerjavi z različico 2023.2. Posodobljen razdelek Delo s pripomočkom derive_constraints
C	08/2023	Ta dokument je izdan skupaj z Libero 2023.2 SoC Design Suite brez sprememb v primerjavi z različico 2023.1.
B	04/2023	Ta dokument je izdan skupaj z Libero 2023.1 SoC Design Suite brez sprememb v primerjavi z različico 2022.3.
A	12/2022	Začetna revizija.

Podpora za Microchip FPGA
Skupina izdelkov Microchip FPGA podpira svoje izdelke z različnimi podpornimi storitvami, vključno s storitvami za stranke, centrom za tehnično podporo strankam, webspletno mesto in prodajne pisarne po vsem svetu.
Strankam priporočamo, da obiščejo Microchipove spletne vire, preden stopijo v stik s podporo, saj je zelo verjetno, da so na njihova vprašanja že odgovorili.
Obrnite se na center za tehnično podporo prek webspletno mesto na www.microchip.com/support. Navedite številko dela naprave FPGA, izberite ustrezno kategorijo ohišja in naložite načrt files med ustvarjanjem primera tehnične podpore.
Obrnite se na službo za stranke za netehnično podporo za izdelke, kot so cene izdelkov, nadgradnje izdelkov, informacije o posodobitvah, status naročila in avtorizacija.

• Iz Severne Amerike pokličite 800.262.1060
• Iz preostalega sveta pokličite 650.318.4460
• Faks, od koder koli na svetu, 650.318.8044

Informacije o mikročipu
mikročip Webmesto
Microchip nudi spletno podporo prek našega webspletno mesto na www.microchip.com/. to webspletno mesto se uporablja za izdelavo filein informacije, ki so zlahka dostopne strankam. Nekatere razpoložljive vsebine vključujejo:

• Podpora za izdelke – podatkovni listi in napake, opombe o aplikaciji in sampprogrami, oblikovalski viri, uporabniški priročniki in podporni dokumenti strojne opreme, najnovejše izdaje programske opreme in arhivirana programska oprema
• Splošna tehnična podpora – pogosto zastavljena vprašanja (FAQ), zahteve za tehnično podporo, spletne skupine za razprave, seznam članov partnerskega programa Microchip design
• Poslovanje Microchipa – vodniki za izbiro izdelkov in naročanje, najnovejša sporočila za javnost podjetja Microchip, seznam seminarjev in dogodkov, seznam Microchipovih prodajnih pisarn, distributerjev in tovarniških zastopnikov

Storitev obveščanja o spremembi izdelka
Microchipova storitev obveščanja o spremembah izdelkov pomaga strankam obveščati o izdelkih Microchip. Naročniki bodo prejeli e-poštno obvestilo vsakič, ko pride do sprememb, posodobitev, revizij ali napak v zvezi z določeno družino izdelkov ali razvojnim orodjem, ki jih zanima. Za registracijo pojdite na www.microchip.com/pcn in sledite navodilom za registracijo.

Podpora uporabnikom
Uporabniki izdelkov Microchip lahko prejmejo pomoč prek več kanalov:

• Distributer ali zastopnik
• Lokalna prodajna pisarna
• Inženir za vgrajene rešitve (ESE)
• Tehnična podpora

Stranke naj se za podporo obrnejo na svojega distributerja, predstavnika ali ESE. Strankam so na voljo tudi lokalne prodajne pisarne. Seznam prodajnih pisarn in lokacij je vključen v ta dokument. Tehnična podpora je na voljo prek webspletno mesto na: www.microchip.com/support
Funkcija zaščite kode Microchip Devices
Upoštevajte naslednje podrobnosti funkcije zaščite kode na izdelkih Microchip:

• Izdelki Microchip izpolnjujejo specifikacije v njihovem posebnem podatkovnem listu Microchip.
• Microchip verjame, da je njegova družina izdelkov varna, če se uporablja na predviden način, v okviru operativnih specifikacij in v normalnih pogojih.
• Microchip ceni in agresivno ščiti svoje pravice intelektualne lastnine. Poskusi kršitve zaščitnih funkcij kode izdelka Microchip so strogo prepovedani in lahko kršijo Zakon o elektronskih avtorskih pravicah.
• Niti Microchip niti kateri koli drug proizvajalec polprevodnikov ne more jamčiti za varnost svoje kode. Zaščita kode ne pomeni, da jamčimo, da je izdelek "nezlomljiv". Zaščita kode se nenehno razvija. Microchip je zavezan nenehnemu izboljševanju funkcij zaščite kode naših izdelkov.

Pravno obvestilo
To publikacijo in informacije v njej lahko uporabljate samo z izdelki Microchip, vključno z načrtovanjem, testiranjem in integracijo izdelkov Microchip z vašo aplikacijo. Uporaba teh informacij na kakršen koli drug način krši te pogoje. Informacije o aplikacijah naprave so na voljo samo za vaše udobje in jih lahko nadomestijo posodobitve. Vaša odgovornost je zagotoviti, da vaša aplikacija ustreza vašim specifikacijam. Za dodatno podporo se obrnite na lokalno prodajno pisarno družbe Microchip ali pridobite dodatno podporo na www.microchip.com/en-us/support/design-help/client-support-services.
TE INFORMACIJE ZAGOTAVLJA MICROCHIP "TAKŠNE, KOT SO". Microchip ne daje nobenih zastopov ali garancij, ne glede na to, ali so izrecni ali implicitni, pisni ali ustni, zakonski ali kako drugače, povezani z informacijami, vključno z nobenimi implicitnimi garancijami za kršitev, prodajo in primernost za določen namen ali garancije POVEZANO Z NJEGOVIM STANJEM, KAKOVOSTJO ALI ZMOGLJIVOSTJO. MICROCHIP V NOBENEM PRIMERU NE BO ODGOVOREN ZA KAKRŠNO KOLI POSREDNO, POSEBNO, KAZNOVALNO, NAKLJUČNO ALI POSLEDIČNO IZGUBO, ŠKODO, STROŠKE ALI IZDATKE KAKRŠNEKOLI VRSTE, POVEZANE Z INFORMACIJAMI ALI NJIHOVO UPORABO, NE glede na to, KI SO POVZROČENI, TUDI ČE JE BIL MICROCHIP SVETOVAN MOŽNOST ALI ŠKODA JE PREDVIDLJIVA. DO NAJVEČJEGA MERA, KI GA DOVOLJUJE ZAKON, SKUPNA ODGOVORNOST MICROCHIPA ZA VSE ZAHTEVKE, KAKRŠNOLI POVEZANE Z INFORMACIJO ALI NJENO UPORABO, NE BO PRESEGALA ZNESKA PRISTOJBIN, ČE OBSTAJA, KI STE GA PLAČALI NEPOSREDNO MICROCHIPU ZA INFORMACIJO.
Uporaba naprav Microchip za vzdrževanje življenja in/ali varnostne aplikacije je v celoti na tveganje kupca in kupec se strinja, da bo Microchip branil, odškodoval in varoval pred kakršno koli škodo, zahtevki, tožbami ali stroški, ki izhajajo iz takšne uporabe. Nobene licence se ne prenašajo, implicitno ali kako drugače, v okviru nobenih pravic intelektualne lastnine Microchipa, razen če ni navedeno drugače.
Blagovne znamke
Ime in logotip Microchip, logotip Microchip, Adaptec, AVR, logotip AVR, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStylus, maXTouch, MediaLB, megaAVR, Microsemi, logotip Microsemi, MOST, logotip MOST, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, logotip PIC32, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, logotip SST, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron in XMEGA so registrirane blagovne znamke družbe Microchip Technology Incorporated v ZDA in drugih državah.
AgileSwitch, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed ​​Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, logotip ProASIC Plus, Quiet-Wire, SmartFusion, SyncWorld, TimeCesium, TimeHub, TimePictra, TimeProvider in ZL so registrirane blagovne znamke Microchip Technology Incorporated v ZDA
Adjacent Key Suppression, AKS, Analog-for-the-Digital Age, Any Capacitor, AnyIn, AnyOut, Augmented Switching, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net, Dynamic Average Matching , DAM, ECAN, Espresso T1S, EtherGREEN, EyeOpen, GridTime, IdealBridge, IGaT, serijsko programiranje v vezju, ICSP, INICnet, Inteligentno paraleliziranje, IntelliMOS, povezljivost med čipi, JitterBlocker, Knob-on-Display, MarginLink, maxCrypto, maksView, memBrain, Mindi, MiWi, MPASM, MPF, logotip MPLAB Certified, MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS 7, PowerSmart, PureSilicon , QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance , Trusted Time, TSHARC, Turing, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect in ZENA so blagovne znamke družbe Microchip Technology Incorporated v ZDA in drugih državah.
SQTP je storitvena znamka Microchip Technology Incorporated v ZDA
Logotip Adaptec, Frequency on Demand, Silicon Storage Technology in Symmcom so registrirane blagovne znamke Microchip Technology Inc. v drugih državah.
GestIC je registrirana blagovna znamka Microchip Technology Germany II GmbH & Co. KG, hčerinske družbe Microchip Technology Inc., v drugih državah.
Vse druge tukaj omenjene blagovne znamke so last njihovih podjetij.
2024, Microchip Technology Incorporated in njegove hčerinske družbe. Vse pravice pridržane.
ISBN: 978-1-6683-0183-8
Sistem vodenja kakovosti
Za informacije o Microchipovih sistemih vodenja kakovosti obiščite www.microchip.com/quality.
Prodaja in servis po vsem svetu

AMERIKE	AZIJA/PACIFIK	AZIJA/PACIFIK	EVROPA
Poslovni urad 2355 West Chandler Blvd. Chandler, AZ 85224-6199 Tel: 480-792-7200 faks: 480-792-7277 Tehnična podpora: www.microchip.com/support Web Naslov: www.microchip.com Atlanta Duluth, GA Tel: 678-957-9614 faks: 678-957-1455 Austin, TX Tel: 512-257-3370 Boston Westborough, MA Tel: 774-760-0087 faks: 774-760-0088 Chicago Itasca, IL Tel: 630-285-0071 faks: 630-285-0075 Dallas Addison, Teksas Tel: 972-818-7423 faks: 972-818-2924 Detroit Novi, MI Tel: 248-848-4000 Houston, TX Tel: 281-894-5983 Indianapolis Noblesville, IN Tel: 317-773-8323 faks: 317-773-5453 Tel: 317-536-2380 Los Angeles Mission Viejo, CA Tel: 949-462-9523 faks: 949-462-9608 Tel: 951-273-7800 Raleigh, NC Tel: 919-844-7510 New York, NY Tel: 631-435-6000 San Jose, CA Tel: 408-735-9110 Tel: 408-436-4270 Kanada – Toronto Tel: 905-695-1980 faks: 905-695-2078	Avstralija – Sydney Tel.: 61-2-9868-6733 Kitajska – Peking Tel.: 86-10-8569-7000 Kitajska – Chengdu Tel.: 86-28-8665-5511 Kitajska - Chongqing Tel.: 86-23-8980-9588 Kitajska – Dongguan Tel.: 86-769-8702-9880 Kitajska – Guangzhou Tel.: 86-20-8755-8029 Kitajska – Hangzhou Tel.: 86-571-8792-8115 Kitajska – Hong Kong SAR Tel.: 852-2943-5100 Kitajska - Nanjing Tel.: 86-25-8473-2460 Kitajska – Qingdao Tel.: 86-532-8502-7355 Kitajska – Šanghaj Tel.: 86-21-3326-8000 Kitajska – Shenyang Tel.: 86-24-2334-2829 Kitajska – Shenzhen Tel.: 86-755-8864-2200 Kitajska – Suzhou Tel.: 86-186-6233-1526 Kitajska – Wuhan Tel.: 86-27-5980-5300 Kitajska – Xian Tel.: 86-29-8833-7252 Kitajska - Xiamen Tel.: 86-592-2388138 Kitajska - Zhuhai Tel.: 86-756-3210040	Indija – Bangalore Tel.: 91-80-3090-4444 Indija – New Delhi Tel.: 91-11-4160-8631 Indija - Puna Tel.: 91-20-4121-0141 Japonska – Osaka Tel.: 81-6-6152-7160 Japonska – Tokio Tel: 81-3-6880-3770 Koreja – Daegu Tel.: 82-53-744-4301 Koreja – Seul Tel.: 82-2-554-7200 Malezija - Kuala Lumpur Tel.: 60-3-7651-7906 Malezija – Penang Tel.: 60-4-227-8870 Filipini – Manila Tel.: 63-2-634-9065 Singapur Tel.: 65-6334-8870 Tajvan – Hsin Chu Tel.: 886-3-577-8366 Tajvan - Kaohsiung Tel.: 886-7-213-7830 Tajvan - Taipei Tel.: 886-2-2508-8600 Tajska – Bangkok Tel.: 66-2-694-1351 Vietnam – Ho Chi Minh Tel.: 84-28-5448-2100	Avstrija – Wels Tel.: 43-7242-2244-39 Faks: 43-7242-2244-393 Danska – Kopenhagen Tel.: 45-4485-5910 Faks: 45-4485-2829 Finska – Espoo Tel.: 358-9-4520-820 Francija – Pariz Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Nemčija – Garching Tel.: 49-8931-9700 Nemčija – Haan Tel.: 49-2129-3766400 Nemčija – Heilbronn Tel.: 49-7131-72400 Nemčija – Karlsruhe Tel.: 49-721-625370 Nemčija – München Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Nemčija – Rosenheim Tel.: 49-8031-354-560 Izrael – Hod Hasharon Tel.: 972-9-775-5100 Italija – Milano Tel.: 39-0331-742611 Faks: 39-0331-466781 Italija – Padova Tel.: 39-049-7625286 Nizozemska – Drunen Tel.: 31-416-690399 Faks: 31-416-690340 Norveška – Trondheim Tel: 47-72884388 Poljska – Varšava Tel.: 48-22-3325737 Romunija – Bukarešta Tel: 40-21-407-87-50 Španija - Madrid Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Švedska – Gothenberg Tel: 46-31-704-60-40 Švedska – Stockholm Tel.: 46-8-5090-4654 Velika Britanija – Wokingham Tel.: 44-118-921-5800 Faks: 44-118-921-5820

Dokumenti / Viri

MICROCHIP DS00004807F PolarFire Family FPGA Custom Flow [pdf] Uporabniški priročnik DS00004807F PolarFire Family FPGA Custom Flow, DS00004807F, PolarFire Family FPGA Custom Flow, Family FPGA Custom Flow, Custom Flow, Flow

Reference

• Uporabniški priročnik