Guida utente del flusso personalizzato FPGA della famiglia PolarFire
Libero SoC v2024.2

Introduzione (Fai una domanda)

Il software Libero System-on-Chip (SoC) offre un ambiente di progettazione FPGA (Field Programmable Gate Array) completamente integrato. Tuttavia, alcuni utenti potrebbero voler utilizzare strumenti di sintesi e simulazione di terze parti esterni all'ambiente Libero SoC. Libero può ora essere integrato nell'ambiente di progettazione FPGA. Si consiglia di utilizzare Libero SoC per gestire l'intero flusso di progettazione FPGA.
Questa guida utente descrive il flusso personalizzato per i dispositivi PolarFire e della famiglia PolarFire SoC, un processo per integrare Libero come parte del più ampio flusso di progettazione FPGA. Famiglie di dispositivi supportate® La tabella seguente elenca le famiglie di dispositivi supportate da Libero SoC. Tuttavia, alcune informazioni contenute in questa guida potrebbero applicarsi solo a una specifica famiglia di dispositivi. In questo caso, tali informazioni sono chiaramente identificate.
Tabella 1. Famiglie di dispositivi supportate da Libero SoC

Famiglia di dispositivi	Descrizione
PolarFire®	Gli FPGA PolarFire garantiscono il consumo energetico più basso del settore a densità medie, con livelli eccezionali di sicurezza e affidabilità.
SoC PolarFire	PolarFire SoC è il primo SoC FPGA con un cluster CPU RISC-V deterministico e coerente e un sottosistema di memoria L2 deterministico che consente applicazioni Linux® e in tempo reale.

Sopraview (Fai una domanda)

Libero SoC fornisce un ambiente di progettazione end-to-end completamente integrato per lo sviluppo di progetti SoC e FPGA, ma offre anche la flessibilità necessaria per eseguire sintesi e simulazione con strumenti di terze parti esterni all'ambiente Libero SoC. Tuttavia, alcune fasi di progettazione devono rimanere all'interno dell'ambiente Libero SoC.
La tabella seguente elenca i passaggi principali del flusso di progettazione FPGA e indica i passaggi per i quali deve essere utilizzato Libero SoC.
Tabella 1-1. Flusso di progettazione FPGA

Fase di flusso di progettazione	Devi usare Libero	Descrizione
Progetto di ingresso: HDL	NO	Se lo si desidera, utilizzare uno strumento di controllo/editor HDL di terze parti esterno a Libero® SoC.
Progettazione introduttiva: Configuratori	SÌ	Crea il primo progetto Libero per la generazione dei componenti principali del catalogo IP.
Generazione automatica dei vincoli PDC/SDC	NO	I vincoli derivati ​​necessitano di tutti gli HDL filee un'utilità derive_constraints quando eseguita al di fuori di Libero SoC, come descritto nell'Appendice C—Derive Constraints.
Simulazione	NO	Se lo si desidera, utilizzare uno strumento di terze parti esterno a Libero SoC. Richiede il download delle librerie di simulazione precompilate per il dispositivo di destinazione, il simulatore di destinazione e la versione di Libero di destinazione utilizzata per l'implementazione backend.
Sintesi	NO	Se lo si desidera, utilizzare uno strumento di terze parti esterno a Libero SoC.
Implementazione del progetto: gestione dei vincoli, compilazione della netlist, posizionamento e instradamento (vedere Oltreview)	SÌ	Creare un secondo progetto Libero per l'implementazione backend.
Verifica dei tempi e dell'alimentazione	SÌ	Rimani nel secondo progetto Libero.
Configurare i dati di inizializzazione e le memorie del progetto	SÌ	Utilizza questo strumento per gestire diversi tipi di memoria e l'inizializzazione del progetto nel dispositivo. Rimani nel secondo progetto.
Programmazione File Generazione	SÌ	Rimani nel secondo progetto.

Importante: tu è necessario scaricare le librerie precompilate disponibili presso Librerie di simulazione precompilate pagina per utilizzare un simulatore di terze parti.
In un flusso FPGA Fabric puro, inserisci il tuo progetto utilizzando HDL o l'immissione schematica e passalo direttamente
agli strumenti di sintesi. Il flusso è ancora supportato. Gli FPGA PolarFire e PolarFire SoC hanno un significativo
blocchi IP rigidi proprietari che richiedono l'uso di core di configurazione (SgCores) dall'IP Libero SoC
catalogo. È richiesta una gestione speciale per tutti i blocchi che comprendono funzionalità SoC:

• Fuoco Polare
  – PF_UPROM
  – PF_SERVIZI_DI_SISTEMA
  – PF_CCC
  – PF CLK DIV
  – PF_CRYPTO
  – PF_DRI
  – PF_INIT_MONITOR
  – PF_NGMUX
  – PF_OSC
  – RAM (TPSRAM, DPSRAM, URAM)
  – PF_SRAM_AHBL_AXI
  – PF_XCVR_ERM
  – PF_XCVR_REF_CLK
  – PF_TX_PLL
  – PF_PCIE
  – PF_IO
  – PF_IOD_CDR
  – PF_IOD_CDR_CCC
  – PF_IOD_GENERIC_RX
  – PF_IOD_GENERIC_TX
  – PF_IOD_GENERIC_TX_CCC
  – PF_RGMII_TO_GMII
  – PF_IOD_OCTAL_DDR
  – PF_DDR3
  – PF_DDR4
  – PF_LPDDR3
  – PF_QDR
  – PF_CORESMARTBERT
  – PF_TAMPER
  – PF_TVS e così via.

Oltre agli SgCore elencati in precedenza, nel Libero SoC Catalog sono disponibili molti IP software DirectCore per le famiglie di dispositivi PolarFire e PolarFire SoC che utilizzano le risorse della struttura FPGA.
Per la progettazione, se si utilizza uno qualsiasi dei componenti precedenti, è necessario utilizzare Libero SoC per parte della progettazione (configurazione dei componenti), ma è possibile continuare la progettazione (HDL, ecc.) al di fuori di Libero. Per gestire il flusso di progettazione FPGA al di fuori di Libero, seguire i passaggi descritti nel resto di questa guida.
1.1 Ciclo di vita dei componenti (Fai una domanda)
I passaggi seguenti descrivono il ciclo di vita di un componente SoC e forniscono istruzioni su come gestire i dati.

1. Generare il componente utilizzando il suo configuratore in Libero SoC. Questo genera i seguenti tipi di dati:
   – HDL files
   – Memoria files
   – Stimolo e simulazione files
   – Componente SDC file
2. Per HDL files, istanziarli e integrarli nel resto della progettazione HDL utilizzando lo strumento/processo di immissione della progettazione esterna.
3. Fornire memoria files e stimolo fileal tuo strumento di simulazione.
4. Componente di fornitura SDC file allo strumento Derive Constraint per la generazione di vincoli. Per maggiori dettagli, vedere l'Appendice C - Derive Constraints.
5. Devi creare un secondo progetto Libero, in cui importerai la netlist post-Synthesis e i metadati dei tuoi componenti, completando così la connessione tra ciò che hai generato e ciò che hai programmato.

1.2 Creazione del progetto Libero SoC (Fai una domanda)
Alcune fasi di progettazione devono essere eseguite all'interno dell'ambiente Libero SoC (Tabella 1-1). Per eseguire queste fasi, è necessario creare due progetti Libero SoC. Il primo progetto viene utilizzato per la configurazione e la generazione dei componenti di progettazione, mentre il secondo progetto è destinato all'implementazione fisica del progetto di primo livello.
1.3 Flusso personalizzato (Fai una domanda)
La figura seguente mostra:

• Libero SoC può essere integrato come parte del più ampio flusso di progettazione FPGA con strumenti di sintesi e simulazione di terze parti esterni all'ambiente Libero SoC.
• Diverse fasi coinvolte nel flusso, a partire dalla creazione del design e dalla cucitura fino alla programmazione del dispositivo.
• Lo scambio di dati (input e output) che deve avvenire in ogni fase del flusso di progettazione.

Mancia:

1. SNVM.cfg, UPROM.cfg
2. *.mem file generazione per simulazione: pa4rtupromgen.exe accetta UPROM.cfg come input e genera UPROM.mem.

Di seguito sono riportati i passaggi del flusso personalizzato:

1. Configurazione e generazione dei componenti:
   a. Creare un primo progetto Libero (che servirà da progetto di riferimento).
   b. Selezionare il Core dal Catalogo. Fare doppio clic sul core per assegnargli un nome e configurarlo.
   Questo esporta automaticamente i dati dei componenti e files. Viene generato anche un manifesto dei componenti. Per maggiori dettagli, vedere la sezione "Manifesti dei componenti". Per maggiori dettagli, vedere "Configurazione dei componenti".
2. Completa il tuo progetto RTL al di fuori di Libero:
   a. Istanziare il componente HDL files.
   b. La posizione dell'HDL files è elencato nei manifesti dei componenti files.
3. Generare vincoli SDC per i componenti. Utilizzare l'utilità Derive Constraints per generare il vincolo temporale. file(SDC) basato su:
   a. Componente HDL files
   b. Componente SDC files
   c. HDL utente files
   Per maggiori dettagli, vedere Appendice C—Deriva vincoli.
4. Strumento di sintesi/strumento di simulazione:
   a. Ottieni HDL files, stimolo filee dati dei componenti dalle posizioni specifiche come indicato nei manifesti dei componenti.
   b. Sintetizzare e simulare il progetto con strumenti di terze parti esterni a Libero SoC.
5. Crea il tuo secondo progetto Libero (di implementazione).
6. Rimuovere la sintesi dalla catena di strumenti del flusso di progettazione (Progetto > Impostazioni progetto > Flusso di progettazione > deselezionare la casella di controllo Abilita sintesi).
7. Importa la fonte del progetto files (netlist *.vm post-sintesi dallo strumento di sintesi):
   – Importazione post-sintesi *.vm netlist (File>Importa> Netlist Verilog sintetizzata (VM).
   – Metadati del componente *.cfg files per uPROM e/o sNVM.
8. Importa qualsiasi componente del blocco Libero SoC files. Il blocco files deve essere nel *.cxz file formato.
   Per ulteriori informazioni su come creare un blocco, vedere Guida utente di PolarFire Block Flow.
9. Importa i vincoli di progettazione:
   – Vincolo di importazione I/O files (Gestore vincoli > Attributi I/O > Importa).
   – Importa floorplanning *.pdc files (Gestore vincoli > Pianificatore piani > Importa).
   – Importa vincolo temporale *.sdc files (Gestione vincoli > Tempistica > Importa). Importa l'SDC file generato tramite lo strumento Derive Constraint.
   – Importa vincolo *.ndc files (Constraints Manager > NetlistAttributes > Importa), se presenti.
10. Vincolo file e associazione di strumenti
    – Nel Constraint Manager, associare il file *.pdc fileper posizionare e instradare, *.sdc fileper posizionare, indirizzare e cronometrare le verifiche e *.ndc fileper compilare la netlist.
11. Implementazione completa del design
    – Posizionare e instradare, verificare i tempi e la potenza, configurare i dati di inizializzazione del progetto e le memorie e la programmazione file generazione.
12. Convalidare il design
    – Convalidare il progetto su FPGA ed eseguire il debug se necessario utilizzando gli strumenti di progettazione forniti con la suite di progettazione Libero SoC.

Configurazione dei componenti (Fai una domanda)

Il primo passaggio del flusso personalizzato consiste nel configurare i componenti utilizzando un progetto di riferimento Libero (chiamato anche primo progetto Libero nella Tabella 1-1). Nei passaggi successivi, si utilizzano i dati di questo progetto di riferimento.
Se si utilizzano componenti elencati in precedenza, nella sezione Oltreview nel tuo progetto, esegui i passaggi descritti in questa sezione.
Se non si utilizza nessuno dei componenti sopra elencati, è possibile scrivere il file RTL al di fuori di Libero e importarlo direttamente negli strumenti di sintesi e simulazione. È quindi possibile procedere alla sezione post-sintesi e importare solo la netlist *.vm di post-sintesi nel progetto di implementazione finale di Libero (chiamato anche secondo progetto Libero nella Tabella 1-1).
2.1 Configurazione dei componenti tramite Libero (Fai una domanda)
Dopo aver selezionato dall'elenco precedente i componenti che devono essere utilizzati, procedere come segue:

1. Crea un nuovo progetto Libero (configurazione e generazione del core): seleziona il dispositivo e la famiglia a cui vuoi destinare il tuo progetto finale.
2. Utilizzare uno o più core indicati nel flusso personalizzato.
   a. Creare uno SmartDesign, configurare il core desiderato e istanziarlo nel componente SmartDesign.
   b. Promuovi tutti i pin al livello superiore.
   c. Generare lo SmartDesign.
   d. Fare doppio clic sullo strumento Simulazione (una qualsiasi delle opzioni Pre-Sintesi, Post-Sintesi o Post-Layout) per richiamare il simulatore. È possibile uscire dal simulatore dopo averlo richiamato. Questo passaggio genera la simulazione. filenecessario per il tuo progetto.

Suggerimento: tu è necessario eseguire questo passaggio se si desidera simulare il progetto al di fuori di Libero.
Per ulteriori informazioni, vedere Simulazione del progetto.
e. Salva il progetto: questo sarà il tuo progetto di riferimento.
2.2 Manifesti dei componenti (Fai una domanda)
Quando generi i tuoi componenti, un set di files viene generato per ogni componente. Il report Component Manifest descrive in dettaglio l'insieme di filevengono generati e utilizzati in ogni fase successiva (sintesi, simulazione, generazione del firmware e così via). Questo report fornisce le posizioni di tutti i dati generati fileÈ necessario procedere con il flusso personalizzato. È possibile accedere al manifesto del componente nell'area Report: fare clic su Progettazione > Report per aprire la scheda Report. Nella scheda Report, viene visualizzato un file manifest.txt. files (oltreview), uno per ogni componente generato.
Suggerimento: è necessario impostare un componente o un modulo come "root" per visualizzare il manifesto del componente file contenuto nella scheda Report.
In alternativa, è possibile accedere al report del manifesto individuale files per ogni componente principale generato o componente SmartDesign da /componente/lavoro/ / / _manifest.txt o /componente/lavoro/ / _manifest.txt. Puoi anche accedere al manifesto file contenuto di ogni componente generato dalla nuova scheda Componenti in Libero, dove file le posizioni sono menzionate in relazione alla directory del progetto.Concentratevi sui seguenti report del manifesto dei componenti:

• Se hai istanziato i core in uno SmartDesign, leggi il file _manifest.txt.
• Se hai creato componenti per i core, leggi il _manifest.txt.

È necessario utilizzare tutti i report dei manifesti dei componenti applicabili al progetto. Ad esempioample, se il tuo progetto ha uno SmartDesign con uno o più componenti principali istanziati al suo interno e intendi utilizzarli tutti nel tuo progetto finale, allora devi selezionare filesono elencati nei report Manifesti dei componenti di tutti i componenti da utilizzare nel flusso di progettazione.
2.3 Interpretazione del manifesto FileS (Fai una domanda)
Quando si apre un manifesto del componente file, vedi percorsi verso filenel tuo progetto Libero e indicazioni su dove utilizzarli nel flusso di progettazione. Potresti vedere i seguenti tipi di files in un manifesto file:

• Fonte HDL files per tutti gli strumenti di sintesi e simulazione
• Stimolo files per tutti gli strumenti di simulazione
• Vincolo files

Di seguito è riportato il manifesto del componente di un componente core PolarFire.Ogni tipo di file è necessario a valle nel flusso di progettazione. Le sezioni seguenti descrivono l'integrazione di filedal manifesto al flusso di progettazione.

Generazione di vincoli (Fai una domanda)

Durante l'esecuzione della configurazione e della generazione, assicurarsi di scrivere/generare il vincolo SDC/PDC/NDC fileper la progettazione per passarli agli strumenti Sintesi, Posizionamento e instradamento e Verifica tempistica.
Utilizzare l'utilità Derive Constraints al di fuori dell'ambiente Libero per generare vincoli anziché scriverli manualmente. Per utilizzare l'utilità Derive Constraint al di fuori dell'ambiente Libero, è necessario:

• Fornitura di HDL utente, HDL componente e vincolo SDC componente files
• Specificare il modulo di livello superiore
• Specificare la posizione in cui generare il vincolo derivato files

I vincoli dei componenti SDC sono disponibili in /componente/lavoro/ / / directory dopo la configurazione e la generazione del componente.
Per maggiori dettagli su come generare vincoli per la progettazione, vedere Appendice C: Derivazione dei vincoli.

Sintetizzare il tuo design (Fai una domanda)

Una delle caratteristiche principali del flusso personalizzato è quella di consentire l'utilizzo di una sintesi di terze parti
strumento esterno a Libero. Il flusso personalizzato supporta l'uso di Synopsys SynplifyPro. Per sintetizzare il tuo
progetto, utilizzare la seguente procedura:

1. Crea un nuovo progetto nel tuo strumento Synthesis, scegliendo come destinazione la stessa famiglia di dispositivi, lo stesso die e lo stesso package del progetto Libero che hai creato.
   a. Importa il tuo RTL filecome fai normalmente.
   b. Impostare l'output di sintesi su Structural Verilog (.vm).
   Suggerimento: strutturale Verilog (.vm) è l'unico formato di output di sintesi supportato in PolarFire.
2. Importa componente HDL filenel tuo progetto Synthesis:
   a. Per ogni componente Manifesta il rapporto: Per ogni file sotto la fonte HDL fileper tutti gli strumenti di sintesi e simulazione, importare il file nel tuo Progetto di Sintesi.
3. Importa il file polarfire_syn_comps.v (se si utilizza Synopsys Synplify) da
   Percorso di installazione>/data/aPA5M nel tuo progetto Synthesis.
4. Importare l'SDC generato in precedenza file tramite lo strumento Vincolo derivato (vedere Appendice
   COMEampi vincoli SDC) nello strumento Sintesi. Questo vincolo file vincola lo strumento di sintesi per raggiungere la chiusura temporale con meno sforzo e meno iterazioni di progettazione.

Importante: 

• Se si prevede di utilizzare lo stesso *.sdc file Per vincolare Place-and-Route durante la fase di implementazione del progetto, è necessario importare questo file *.sdc nel progetto di sintesi. Questo serve a garantire che non vi siano incongruenze nei nomi degli oggetti di progettazione nella netlist sintetizzata e nei vincoli Place-and-Route durante la fase di implementazione del processo di progettazione. Se non si include questo file *.sdc file Nella fase di sintesi, la netlist generata dalla sintesi potrebbe non superare la fase di posizionamento e instradamento a causa di incongruenze nei nomi degli oggetti di progettazione.
  a. Importare gli attributi della netlist *.ndc, se presenti, nello strumento di sintesi.
  b. Eseguire la sintesi.
• La posizione dell'output dello strumento di sintesi contiene la netlist *.vm file Generato post Sintesi. È necessario importare la netlist nel Progetto di Implementazione Libero per continuare il processo di progettazione.

Simulazione del tuo progetto (Fai una domanda)

Per simulare il tuo progetto al di fuori di Libero (ovvero utilizzando il tuo ambiente di simulazione e il tuo simulatore), procedi come segue:

1. Progetto Files:
   a. Simulazione pre-sintesi:
   • Importa il tuo RTL nel tuo progetto di simulazione.
   • Per ogni componente, report dei manifesti.
   – Importa ciascuno file sotto la fonte HDL fileper tutti gli strumenti di sintesi e simulazione nel tuo progetto di simulazione.
   • Compila questi filesecondo le istruzioni del tuo simulatore.
   b. Simulazione post-sintesi:
   • Importa la tua netlist *.vm post-sintesi (generata in Synthesizing Your Design) nel tuo progetto di simulazione e compilala.
   c. Simulazione post-layout:
   • Per prima cosa, completa l'implementazione del tuo progetto (vedi Implementazione del progetto). Assicurati che il tuo progetto Libero finale sia in stato di post-layout.
   • Fare doppio clic su Genera annotazioni posteriori Files nella finestra Libero Design Flow. Genera due files:
   /designer/ / _ba.v/vhd /designer/
   / _ba.sdf
   • Importa entrambi questi filenel tuo strumento di simulazione.
2. Stimolo e configurazione files:
   a. Per ogni report dei manifesti dei componenti:
   • Copia tutto files sotto lo stimolo Files per tutte le sezioni Strumenti di simulazione nella directory principale del progetto di simulazione.
   b. Assicurarsi che qualsiasi Tcl fileLe operazioni descritte negli elenchi precedenti (nel passaggio 2.a) vengono eseguite per prime, prima dell'inizio della simulazione.
   c. UPROM.mem: se si utilizza il core UPROM nel progetto con l'opzione Usa contenuto per simulazione abilitata per uno o più client di archiviazione dati che si desidera simulare, è necessario utilizzare l'eseguibile pa4rtupromgen (pa4rtupromgen.exe su Windows) per generare UPROM.mem fileL'eseguibile pa4rtupromgen prende UPROM.cfg file come input tramite uno script Tcl file e produce l'UPROM.mem file necessario per le simulazioni. Questa UPROM.mem file deve essere copiato nella cartella di simulazione prima dell'esecuzione della simulazione. Un exampUn file che mostra l'utilizzo dell'eseguibile pa4rtupromgen è fornito nei passaggi seguenti. UPROM.cfg file è disponibile nella directory /componente/lavoro/ / nel progetto Libero che hai utilizzato per generare il componente UPROM.
   d. snvm.mem: se si utilizza il core dei servizi di sistema nella progettazione e si configura la scheda sNVM nel core con l'opzione Usa contenuto per simulazione abilitata per uno o più client che si desidera simulare, un snvm.mem file viene generato automaticamente per
   la directory /componente/lavoro/ / Nel progetto Libero che hai utilizzato per generare il componente Servizi di sistema. Questo snvm.mem file devono essere copiati nella cartella di simulazione prima dell'esecuzione della simulazione.
3. Creare una cartella di lavoro e una sottocartella denominata simulazione all'interno della cartella di lavoro.
   L'eseguibile pa4rtupromgen prevede la presenza della sottocartella di simulazione nella cartella di lavoro e lo script *.tcl viene posizionato nella sottocartella di simulazione.
4. Copiare UPROM.cfg file dal primo progetto Libero creato per la generazione dei componenti nella cartella di lavoro.
5. Incolla i seguenti comandi in uno script *.tcl e inseriscilo nella cartella di simulazione creata nel passaggio 3.
   Sample *.tcl per i dispositivi PolarFire e PolarFire Soc Family per generare URPOM.mem file
   da UPROM.cfg
   imposta_dispositivo -fam -morire -pacchetto
   set_input_cfg -percorso
   set_sim_mem -percorsoFile/UPROM.mem>
   gen_sim -use_init falso
   Per il nome interno corretto da utilizzare per il die e il pacchetto, vedere *.prjx file del primo progetto Libero (utilizzato per la generazione dei componenti).
   L'argomento use_init deve essere impostato su false.
   Utilizzare il comando set_sim_mem per specificare il percorso per l'output file UPROM.mem che è
   generato durante l'esecuzione dello script file con l'eseguibile pa4rtupromgen.
6. Dal prompt dei comandi o dal terminale Cygwin, andare alla directory di lavoro creata nel passaggio 3.
   Eseguire il comando pa4rtupromgen con l'opzione –script e passargli lo script *.tcl creato nel passaggio precedente.
   Per Windows
   /designer/bin/pa4rtupromgen.exe \
   –script./simulazione/ .tcl
   Per Linux:
   /bin/pa4rtupromgen
   –script./simulazione/ .tcl
7. Dopo l'esecuzione corretta dell'eseguibile pa4rtupromgen, verificare che UPROM.mem file viene generato nella posizione specificata nel comando set_sim_mem nello script *.tcl.
8. Per simulare l'sNVM, copiare snvm.mem file Dal tuo primo progetto Libero (utilizzato per la configurazione dei componenti) nella cartella di simulazione di livello superiore del tuo progetto di simulazione per eseguire la simulazione (al di fuori di Libero SoC). Per simulare il contenuto dell'UPROM, copia il file UPROM.mem generato. file nella cartella di simulazione di livello superiore del progetto di simulazione per eseguire la simulazione (al di fuori di Libero SoC).

Importante: A Per simulare la funzionalità dei componenti SoC, scaricare le librerie di simulazione PolarFire precompilate e importarle nell'ambiente di simulazione come descritto qui. Per maggiori dettagli, consultare l'Appendice B - Importazione delle librerie di simulazione nell'ambiente di simulazione.

Implementazione del tuo progetto (Fai una domanda)

Dopo aver completato la simulazione di sintesi e post-sintesi nel tuo ambiente, devi utilizzare nuovamente Libero per implementare fisicamente il tuo progetto, eseguire l'analisi dei tempi e della potenza e generare la tua programmazione file.

1. Crea un nuovo progetto Libero per l'implementazione fisica e il layout del progetto. Assicurati di usare lo stesso dispositivo del progetto di riferimento creato in Configurazione Componenti.
2. Dopo la creazione del progetto, rimuovere Synthesis dalla catena di strumenti nella finestra Design Flow (Progetto > Impostazioni progetto > Design Flow > Deselezionare Abilita Synthesis).
3.  Importa il tuo file *.vm di post-sintesi file in questo progetto, (File > Importa > Netlist Verilog sintetizzata (VM).
   Suggerimento: si consiglia di creare un collegamento a questo file, in modo che se si risintetizza il progetto, Libero utilizzi sempre la netlist post-sintesi più recente.
   a. Nella finestra Gerarchia di progettazione, annotare il nome del modulo radice.
4. Importa i vincoli nel progetto Libero. Utilizza Constraint Manager per importare i vincoli *.pdc/*.sdc/*.ndc.
   a. Vincolo di importazione I/O *.pdc files (Gestione vincoli > Attributi I/O > Importa).
   b. Importa vincolo Floorplanning *.pdc files (Gestore vincoli > Pianificatore piani > Importa).
   c. Importa vincolo temporale *.sdc files (Gestione vincoli > Tempistica > Importa). Se il tuo progetto ha uno dei core elencati in Oltreview, assicurati di importare l'SDC file generato tramite lo strumento di vincolo derivato.
   d. Importa vincolo *.ndc files (Gestore vincoli > Attributi netlist > Importa).
5. Vincoli associati Fileper progettare strumenti.
   a. Aprire Gestione vincoli (Gestisci vincoli > Apri Gestisci vincoli View).
   Selezionare la casella di controllo Verifica del luogo, del percorso e della tempistica accanto al vincolo file per stabilire un vincolo file e associazione degli strumenti. Associare il vincolo *.pdc a Place-and-Route e il vincolo *.sdc sia a Place-and-Route che alla verifica temporale. Associare il vincolo *.ndc file per compilare la netlist.
   Suggerimento: se Place and Route non riesce con questo vincolo *.sdc file, quindi importa lo stesso *.sdc file per sintetizzare e rieseguire la sintesi.
6. Fare clic su Compila netlist e poi su Posiziona e instrada per completare la fase di layout.
7. Lo strumento "Configura dati e memorie di inizializzazione del progetto" consente di inizializzare blocchi di progettazione, come LSRAM, µSRAM, XCVR (transceiver) e PCIe, utilizzando i dati memorizzati in µPROM non volatile, sNVM o memoria flash SPI esterna. Lo strumento presenta le seguenti schede per definire le specifiche della sequenza di inizializzazione del progetto, le specifiche dei client di inizializzazione e i client dei dati utente.
   – Scheda Inizializzazione del progetto
   – Scheda µPROM
   – scheda sNVM
   – Scheda Flash SPI
   – Scheda RAM Fabric
   Utilizzare le schede nello strumento per configurare i dati di inizializzazione e le memorie del progetto.Dopo aver completato la configurazione, eseguire i seguenti passaggi per programmare i dati di inizializzazione:
   • Generare client di inizializzazione
   • Generare o esportare il flusso di bit
   • Programmare il dispositivo
   Per informazioni dettagliate sull'utilizzo di questo strumento, consultare la Guida utente di Libero SoC Design Flow. Per ulteriori informazioni sui comandi Tcl utilizzati per configurare le varie schede dello strumento e specificare la configurazione della memoria. files (*.cfg), vedere Guida di riferimento ai comandi Tcl.
8. Generare una programmazione File da questo progetto e utilizzalo per programmare il tuo FPGA.

Appendice A—Sampi vincoli SDC (Fai una domanda

Libero SoC genera vincoli temporali SDC per determinati core IP, come CCC, OSC, Transceiver e così via. Il passaggio dei vincoli SDC agli strumenti di progettazione aumenta le probabilità di raggiungere la chiusura temporale con meno sforzi e meno iterazioni di progettazione. Il percorso gerarchico completo dall'istanza di livello superiore viene fornito per tutti gli oggetti di progettazione referenziati nei vincoli.
7.1 Vincoli temporali SDC (Fai una domanda)
Nel progetto di riferimento principale di Libero IP, questo vincolo SDC di primo livello file è disponibile da Constraint Manager (Flusso di progettazione > Apri Gestisci vincoli View >Tempistica > Deriva vincoli).
Importante: vedere Questo file Per impostare i vincoli SDC se il progetto contiene componenti CCC, OSC, Transceiver e altri. Modificare il percorso gerarchico completo, se necessario, per adattarlo alla gerarchia del progetto oppure utilizzare l'utilità Derive_Constraints e i passaggi descritti nell'Appendice C - Derivazione dei vincoli sull'SDC a livello di componente. file.
Salva il file con un nome diverso e importare l'SDC file allo strumento di sintesi, allo strumento Place-and-Route e alle verifiche temporali, proprio come qualsiasi altro vincolo SDC files.
7.1.1 SDC derivato File (Fai una domanda)
# Questo file è stato generato in base alla seguente fonte SDC files:
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_CCC_C0/PF_CCC_C0_0/PF_CCC_C0_PF_CCC_C0_0_PF_CCC.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
CLK_DIV/CLK_DIV_0/CLK_DIV_CLK_DIV_0_PF_CLK_DIV.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
TRANSMIT_PLL/TRANSMIT_PLL_0/TRANSMIT_PLL_TRANSMIT_PLL_0_PF_TX_PLL.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
DMA_INITIATOR/DMA_INITIATOR_0/DMA_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
FIC0_INITIATOR/FIC0_INITIATOR_0/FIC0_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
ICICLE_MSS/ICICLE_MSS.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_PCIE_C0/PF_PCIE_C0_0/PF_PCIE_C0_PF_PCIE_C0_0_PF_PCIE.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PCIE_INITIATOR/PCIE_INITIATOR_0/PCIE_INITIATOR.sdc
# /drive/aPA5M/cores/constraints/osc_rc160mhz.sdc
# *** Eventuali modifiche a questo file andranno persi se i vincoli derivati ​​vengono rieseguiti. ***
create_clock -name {CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK} -periodo 6.25
[ get_pins { OROLOGI_E_RESET_inst_0/OSCILLATORE_160MHz_inst_0/OSCILLATORE_160MHz_0/
I_OSC_160/CLK } ] create_clock -name {REF_CLK_PAD_P} -periodo 10 [ get_ports { REF_CLK_PAD_P } ] create_clock -name {CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/
DIV_CLK} -periodo 8
[ get_pins { CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/DIV_CLK } ] create_generated_clock -name { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT0} -moltiplica_per 25 -dividi_per 32 -sorgente
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -fase 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT0 } ] create_generated_clock -name { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT1} -moltiplica_per 25 -dividi_per 32 -sorgente
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -fase 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT1 } ] create_generated_clock -name { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT2} -moltiplica_per 25 -dividi_per 32 -sorgente
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -fase 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT2 } ] create_generated_clock -name { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT3} -moltiplica_per 25 -dividi_per 64 -sorgente
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -fase 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT3 } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/
Y_DIV} -divide_per 2 -sorgente
[ get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/A } ] [ get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/Y_DIV } ] set_false_path -through [ get_nets { DMA_INITIATOR_inst_0/ARESETN* } ] set_false_path -from [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/rdGrayCounter*/cntGray* } ] -a [ ottieni_celle { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
rdPtr_s1* } ] set_false_path -from [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/wrGrayCounter*/cntGray* } ] -a [ ottieni_celle { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
wrPtr_s1* } ] set_false_path -through [ get_nets { FIC0_INITIATOR_inst_0/ARESETN* } ] set_false_path -to [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[0] PCIE/PF_PCIE_C0_0/
PCIE_1/INTERRUPT[1] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[2] PCIE/PF_PCIE_C0_0/PCIE_1/
INTERRUPT[3] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[4] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[5] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[6] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[7] PCIE/PF_PCIE_C0_0/
PCIE_1/WAKEREQ PCIE/PF_PCIE_C0_0/PCIE_1/MPERST_N } ] set_false_path -from [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/TL_CLK } ] set_false_path -through [ get_nets { PCIE_INITIATOR_inst_0/ARESETN* } ] Appendice B—Importazione di librerie di simulazione nell'ambiente di simulazione (Fai una domanda)
Il simulatore predefinito per la simulazione RTL con Libero SoC è ModelSim ME Pro.
Le librerie precompilate per il simulatore predefinito sono disponibili con l'installazione di Libero nella directory /Designer/lib/modelsimpro/precompiled/vlog per le famiglie supportate®. Libero SoC supporta anche altre edizioni di simulatori di terze parti di ModelSim, Questasim, VCS, Xcelium.
, Active HDL e Riviera Pro. Scarica le rispettive librerie precompilate da Libero SoC v12.0 e versioni successive in base al simulatore e alla sua versione.
Simile all'ambiente Libero, run.do file deve essere creato per eseguire la simulazione al di fuori di Libero.
Crea un semplice run.do file che contiene comandi per stabilire la libreria per i risultati della compilazione, la mappatura delle librerie, la compilazione e la simulazione. Seguire i passaggi per creare un run.do di base. file.

1. Creare una libreria logica per memorizzare i risultati della compilazione utilizzando il comando vlib presynth.
2. Mappare il nome della libreria logica alla directory della libreria precompilata utilizzando il comando vmap vmap .
3. Compila la fonte files—utilizzare i comandi del compilatore specifici del linguaggio per compilare il progetto files nella directory di lavoro.
   – vlog per .v/.sv
   – vcom per .vhd
4. Caricare il progetto per la simulazione utilizzando il comando vsim specificando il nome di un modulo di livello superiore.
5. Simulare il progetto utilizzando il comando run.
   Dopo aver caricato il progetto, il tempo di simulazione viene impostato su zero ed è possibile immettere il comando di esecuzione per avviare la simulazione.
   Nella finestra di trascrizione del simulatore, eseguire run.do file come esegui. esegui la simulazione. Sample run.do file come segue.

imposta silenziosamente ACTELLIBNAME PolarFire imposta silenziosamente PROJECT_DIR “W:/Test/basic_test” se
{[file esiste presynth/_info]} { echo “INFO: Esiste la libreria di simulazione presynth” } else
{ file elimina -forza presynth vlib presynth } vmap presynth presynth vmap PolarFire
“X:/Libero/Designer/lib/modelsimpro/precompiled/vlog/PolarFire” vlog -sv -work presynth
“${PROJECT_DIR}/hdl/top.v” vlog “+incdir+${PROJECT_DIR}/stimulus” -sv -work presynth “$
{PROJECT_DIR}/stimulus/tb.v” vsim -L PolarFire -L presynth -t 1ps presynth.tb aggiungi onda /tb/*
esegui 1000ns log /tb/* esci

Appendice C—Deriva i vincoli (Fai una domanda)

Questa appendice descrive i comandi Tcl Derive Constraints.
9.1 Comandi Tcl per derivare vincoli (Fai una domanda)
L'utilità derive_constraints aiuta a derivare i vincoli dall'RTL o dal configuratore al di fuori dell'ambiente di progettazione Libero SoC. Per generare vincoli per il progetto, sono necessari l'HDL utente, l'HDL componente e i vincoli componente. files. I vincoli dei componenti SDC filesono disponibili sotto /componente/lavoro/ / / directory dopo la configurazione e la generazione del componente.
Ogni vincolo del componente file è costituito dal comando tcl set_component (che specifica il nome del componente) e dall'elenco dei vincoli generati dopo la configurazione. I vincoli vengono generati in base alla configurazione e sono specifici per ciascun componente.
Example 9-1. Vincolo del componente File per il nucleo PF_CCC
Ecco un example di un vincolo di componente file per il core PF_CCC:
imposta_componente PF_CCC_C0_PF_CCC_C0_0_PF_CCC
# Microchip Corp.
# Data: 2021 ottobre 26 04:36:00
# Clock di base per PLL #0
create_clock -periodo 10 [get_pins { pll_inst_0/REF_CLK_0 } ] create_generated_clock -divide_by 1 -source [get_pins { pll_inst_0/
REF_CLK_0 } ] -phase 0 [ get_pins { pll_inst_0/OUT0 } ] Qui, create_clock e create_generated_clock sono rispettivamente vincoli di clock di riferimento e di output, generati in base alla configurazione.
9.1.1 Lavorare con l'utilità derive_constraints (Fai una domanda)
I vincoli di derivazione attraversano la progettazione e assegnano nuovi vincoli per ogni istanza del componente in base al SDC del componente fornito in precedenza files. Per i clock di riferimento CCC, si propaga all'indietro attraverso il progetto per trovare la sorgente del clock di riferimento. Se la sorgente è un I/O, il vincolo del clock di riferimento verrà impostato sull'I/O. Se si tratta di un'uscita CCC o di un'altra sorgente di clock (ad esempioample, Transceiver, oscillatore), utilizza il clock dell'altro componente e segnala un avviso se gli intervalli non corrispondono. I vincoli di derivazione allocheranno anche vincoli per alcune macro, come gli oscillatori on-chip, se presenti nella tua RTL.
Per eseguire l'utilità derive_constraints, è necessario fornire un file .tcl file argomento della riga di comando con le seguenti informazioni nell'ordine specificato.

1. Specificare le informazioni sul dispositivo utilizzando le informazioni nella sezione set_device.
2. Specificare il percorso per l'RTL files utilizzando le informazioni nella sezione read_verilog o read_vhdl.
3. Imposta il modulo di livello superiore utilizzando le informazioni nella sezione set_top_level.
4. Specificare il percorso per il componente SDC files utilizzando le informazioni nella sezione read_sdc o read_ndc.
5. Eseguire il fileutilizzando le informazioni nella sezione derive_constraints.
6.  Specificare il percorso per i vincoli derivati ​​da SDC file utilizzando le informazioni nella sezione write_sdc o write_pdc o write_ndc.

Example 9-2. Esecuzione e contenuto di derive.tcl File
Quello che segue è un exampargomento della riga di comando per eseguire l'utilità derive_constraints.
$ /bin{64}/derive_constraints deriva.tcl
Il contenuto del file derive.tcl file:
# Informazioni sul dispositivo
set_device -famiglia PolarFire -die MPF100T -velocità -1
# RTL files
read_verilog -mode system_verilog progetto/componente/lavoro/txpll0/
txpll0_txpll0_0_PF_TX_PLL.v
read_verilog -mode system_verilog {progetto/componente/lavoro/txpll0/txpll0.v}
read_verilog -mode system_verilog {progetto/componente/lavoro/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.v}
read_verilog -mode system_verilog {progetto/componente/lavoro/xcvr0/xcvr0.v}
read_vhdl -mode vhdl_2008 {progetto/hdl/xcvr1.vhd}
#Componente SDC files
imposta_livello_superiore {xcvr1}
read_sdc -componente {progetto/componente/lavoro/txpll0/txpll0_0/
txpll0_txpll0_0_PF_TX_PLL.sdc}
read_sdc -componente {progetto/componente/lavoro/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.sdc}
#Usa il comando derive_constraint
deriva_vincoli
Risultato #SDC/PDC/NDC files
write_sdc {progetto/vincolo/vincoli_derivati_xcvr1.sdc}
write_pdc {progetto/vincolo/fp/vincoli_derivati_xcvr1.pdc}
9.1.2 imposta_dispositivo (Fai una domanda)
Descrizione
Specificare il nome della famiglia, il nome dello stampo e il grado di velocità.
set_device -famiglia -morire -velocità
Argomenti

Parametro	Tipo	Descrizione
-famiglia	Corda	Specificare il nome della famiglia. I valori possibili sono PolarFire®, PolarFire SoC.
-morire	Corda	Specificare il nome del dado.
-velocità	Corda	Specifica il livello di velocità del dispositivo. I valori possibili sono STD o -1.

Tipo di ritorno	Descrizione
0	Comando riuscito.
1	Comando fallito. Si è verificato un errore. Puoi visualizzare il messaggio di errore nella console.

Elenco degli errori

Codice di errore	Messaggio di errore	Descrizione
ERR0023	Parametro obbligatorio: il dado è mancante	L'opzione die è obbligatoria e deve essere specificata.
ERR0005	Dado sconosciuto 'MPF30'	Il valore dell'opzione -die non è corretto. Consultare l'elenco dei possibili valori nella descrizione dell'opzione.
ERR0023	Parametro—manca il valore del dado	L'opzione die è specificata senza valore.
ERR0023	Parametro obbligatorio: famiglia mancante	L'opzione famiglia è obbligatoria e deve essere specificata.
ERR0004	Famiglia sconosciuta 'PolarFire®'	L'opzione "famiglia" non è corretta. Consultare l'elenco dei possibili valori nella descrizione dell'opzione.

………… continua
Codice di errore	Messaggio di errore	Descrizione
ERR0023	Parametro: alla famiglia manca un valore	L'opzione famiglia è specificata senza valore.
ERR0023	Parametro obbligatorio: manca la velocità	L'opzione velocità è obbligatoria e deve essere specificata.
ERR0007	Velocità sconosciuta '	L'opzione "speed" non è corretta. Consultare l'elenco dei possibili valori nella descrizione dell'opzione.
ERR0023	Parametro: manca il valore della velocità	L'opzione velocità è specificata senza valore.

Example
set_device -famiglia {PolarFire} -die {MPF300T_ES} -velocità -1
set_device -famiglia SmartFusion 2 -die M2S090T -velocità -1
9.1.3 read_verilog (Fai una domanda)
Descrizione
Leggere un Verilog file utilizzando Verific.
leggi_verilog [-lib ] [-modalità ]filenome>
Argomenti

Parametro	Tipo	Descrizione
-lib	Corda	Specificare la libreria che contiene i moduli da aggiungere alla libreria.
-modalità	Corda	Specificare lo standard Verilog. I valori possibili sono verilog_95, verilog_2k, system_verilog_2005, system_verilog_2009, system_verilog, verilog_ams, verilog_psl, system_verilog_mfcu. I valori non fanno distinzione tra maiuscole e minuscole. Il valore predefinito è verilog_2k.
filenome	Corda	Verilog file nome.

Tipo di ritorno	Descrizione
0	Comando riuscito.
1	Comando fallito. Si è verificato un errore. Puoi visualizzare il messaggio di errore nella console.

Elenco degli errori

Codice di errore	Messaggio di errore	Descrizione
ERR0023	Parametro—lib ha un valore mancante	L'opzione lib è specificata senza valore.
ERR0023	Parametro: manca il valore della modalità	L'opzione mode è specificata senza valore.
ERR0015	Modalità sconosciuta ' '	La modalità Verilog specificata è sconosciuta. Consultare l'elenco delle possibili modalità Verilog nella descrizione dell'opzione mode.
ERR0023	Parametro obbligatorio file il nome è mancante	Nessun verilog file percorso è fornito.
ERR0016	Errore dovuto al parser di Verific	Errore di sintassi in Verilog fileIl parser di Verific può essere osservato nella console sopra il messaggio di errore.
ERR0012	set_device non viene chiamato	Le informazioni sul dispositivo non sono specificate. Utilizzare il comando set_device per descrivere il dispositivo.

Example
read_verilog -mode system_verilog {componente/lavoro/top/top.v}
read_verilog -mode system_verilog_mfcu design.v
9.1.4 read_vhdl (Fai una domanda)
Descrizione
Aggiungi un VHDL file nell'elenco VHDL files.
leggi_vhdl [-lib ] [-modalità ]filenome>
Argomenti

Parametro	Tipo	Descrizione
-lib	—	Specificare la libreria in cui deve essere aggiunto il contenuto.
-modalità	—	Specifica lo standard VHDL. Il valore predefinito è VHDL_93. I valori possibili sono vhdl_93, vhdl_87, vhdl_2k, vhdl_2008, vhdl_psl. I valori non fanno distinzione tra maiuscole e minuscole.
filenome	—	Il VHDL file nome.

Tipo di ritorno	Descrizione
0	Comando riuscito.
1	Comando fallito. Si è verificato un errore. Puoi visualizzare il messaggio di errore nella console.

Elenco degli errori

Codice di errore	Messaggio di errore	Descrizione
ERR0023	Parametro—lib ha un valore mancante	L'opzione lib è specificata senza valore.
ERR0023	Parametro: manca il valore della modalità	L'opzione mode è specificata senza valore.
ERR0018	Modalità sconosciuta ' '	La modalità VHDL specificata è sconosciuta. Consultare l'elenco delle possibili modalità VHDL nella descrizione dell'opzione mode.
ERR0023	Parametro obbligatorio file il nome è mancante	Nessun VHDL file percorso è fornito.
ERR0019	Impossibile registrare invalid_path.v file	Il VHDL specificato file non esiste o non ha permessi di lettura.
ERR0012	set_device non viene chiamato	Le informazioni sul dispositivo non sono specificate. Utilizzare il comando set_device per descrivere il dispositivo.

Example
read_vhdl -mode vhdl_2008 osc2dfn.vhd
leggi_vhdl {hdl/top.vhd}
9.1.5 imposta_livello_superiore (Fai una domanda)
Descrizione
Specificare il nome del modulo di primo livello in RTL.
imposta_livello_superiore [-lib ]
Argomenti

Parametro	Tipo	Descrizione
-lib	Corda	Libreria in cui cercare il modulo o l'entità di livello superiore (facoltativo).
nome	Corda	Nome del modulo o dell'entità di livello superiore.

Tipo di ritorno	Descrizione
0	Comando riuscito.
1	Comando fallito. Si è verificato un errore. Puoi visualizzare il messaggio di errore nella console.

Elenco degli errori

Codice di errore	Messaggio di errore	Descrizione
ERR0023	Manca il parametro obbligatorio di livello superiore	L'opzione di livello superiore è obbligatoria e deve essere specificata.
ERR0023	Parametro—lib ha un valore mancante	L'opzione lib è specificata senza valori.
ERR0014	Impossibile trovare il livello superiore in biblioteca	Il modulo di primo livello specificato non è definito nella libreria fornita. Per correggere questo errore, è necessario correggere il nome del modulo o della libreria di primo livello.
ERR0017	Elaborato fallito	Errore nel processo di elaborazione RTL. Il messaggio di errore può essere visualizzato dalla console.

Example
imposta_livello_superiore {superiore}
imposta_livello_superiore -lib hdl superiore
9.1.6 read_sdc (Fai una domanda)
Descrizione
Leggi un SDC file nel database dei componenti.
read_sdc -componentfilenome>
Argomenti

Parametro	Tipo	Descrizione
-componente	—	Questo è un flag obbligatorio per il comando read_sdc quando deriviamo i vincoli.
filenome	Corda	Percorso verso la DSC file.

Tipo di ritorno	Descrizione
0	Comando riuscito.
1	Comando fallito. Si è verificato un errore. Puoi visualizzare il messaggio di errore nella console.

Elenco degli errori

Codice di errore	Messaggio di errore	Descrizione
ERR0023	Parametro obbligatorio file il nome è mancante.	L'opzione obbligatoria file il nome non è specificato.
ERR0000	SDC file <file_path> non è leggibile.	L'SDC specificato file non ha permessi di lettura.
ERR0001	Impossibile aprirefile_percorso> file.	La DSC file non esiste. Il percorso deve essere corretto.
ERR0008	Comando set_component mancante infile_percorso> file	Il componente specificato di SDC file non specifica il componente.

Codice di errore	Messaggio di errore	Descrizione
ERR0009	<List of errors from sdc file>	La DSC file contiene comandi sdc errati. Ad esempioampLui, quando si verifica un errore nel vincolo set_multicycle_path: Errore durante l'esecuzione del comando read_sdc: infile_percorso> file: Errore nel comando set_multicycle_path: parametro sconosciuto [get_cells {reg_a}].

Example
read_sdc -component {./component/work/ccc0/ccc0_0/ccc0_ccc0_0_PF_CCC.sdc}
9.1.7 read_ndc (Fai una domanda)
Descrizione
Leggi un NDC file nel database dei componenti.
read_ndc -componentfilenome>
Argomenti

Parametro	Tipo	Descrizione
-componente	—	Questo è un flag obbligatorio per il comando read_ndc quando deriviamo i vincoli.
filenome	Corda	Percorso verso l'NDC file.

Tipo di ritorno	Descrizione
0	Comando riuscito.
1	Comando fallito. Si è verificato un errore. Puoi visualizzare il messaggio di errore nella console.

Elenco degli errori

Codice di errore	Messaggio di errore	Descrizione
ERR0001	Impossibile aprirefile_percorso> file	Il NDC file non esiste. Il percorso deve essere corretto.
ERR0023	Parametro obbligatorio: AtclParamO_ mancante.	L'opzione obbligatoria fileil nome non è specificato.
ERR0023	Parametro obbligatorio: componente mancante.	L'opzione componente è obbligatoria e deve essere specificata.
ERR0000	NDC file 'file'_path>' non è leggibile.	L'NDC specificato file non ha permessi di lettura.

Example
read_ndc -componente {componente/lavoro/ccc1/ccc1_0/ccc_comp.ndc}
9.1.8 derive_constraints (Fai una domanda)
Descrizione
Crea un'istanza del componente SDC filenel database a livello di progettazione.
deriva_vincoli
Argomenti

Tipo di ritorno	Descrizione
0	Comando riuscito.
1	Comando fallito. Si è verificato un errore. Puoi visualizzare il messaggio di errore nella console.

Elenco degli errori

Codice di errore	Messaggio di errore	Descrizione
ERR0013	Il livello superiore non è definito	Ciò significa che il modulo o l'entità di primo livello non è specificato. Per risolvere questa chiamata, emettere il comando comando set_top_level prima del comando derive_constraints.

Example
deriva_vincoli
9.1.9 write_sdc (Fai una domanda)
Descrizione
Scrive un vincolo file in formato SDC.
scrivi_sdcfilenome>
Argomenti

Parametro	Tipo	Descrizione
<filenome>	Corda	Percorso verso la DSC file verrà generato. Questa è un'opzione obbligatoria. Se il file esiste, verrà sovrascritto.

Tipo di ritorno	Descrizione
0	Comando riuscito.
1	Comando fallito. Si è verificato un errore. Puoi visualizzare il messaggio di errore nella console.

Elenco degli errori

Codice di errore	Messaggio di errore	Descrizione
ERR0003	Impossibile aprirefile percorso> file.	File Il percorso non è corretto. Controlla se le directory padre esistono.
ERR0002	SDC file 'file percorso>' non è scrivibile.	L'SDC specificato file non ha il permesso di scrittura.
ERR0023	Parametro obbligatorio file il nome è mancante.	La DSC file path è un'opzione obbligatoria e deve essere specificata.

Example
write_sdc “derivato.sdc”
9.1.10 write_pdc (Fai una domanda)
Descrizione
Scrive vincoli fisici (solo vincoli di derivazione).
scrivi_pdcfilenome>
Argomenti

Parametro	Tipo	Descrizione
<filenome>	Corda	Percorso verso il PDC file verrà generato. Questa è un'opzione obbligatoria. Se il file percorso esiste, verrà sovrascritto.

Tipo di ritorno	Descrizione
0	Comando riuscito.
1	Comando fallito. Si è verificato un errore. Puoi visualizzare il messaggio di errore nella console.

Elenco degli errori

Codice di errore	Messaggi di errore	Descrizione
ERR0003	Impossibile aprirefile percorso> file	IL file Il percorso non è corretto. Controlla se le directory padre esistono.
ERR0002	PDC file 'file path>' non è scrivibile.	Il PDC specificato file non ha il permesso di scrittura.
ERR0023	Parametro obbligatorio file il nome è mancante	Il PDC file path è un'opzione obbligatoria e deve essere specificata.

Example
write_pdc “derivato.pdc”
9.1.11 write_ndc (Fai una domanda)
Descrizione
Scrive i vincoli NDC in un file.
scrivi_ndcfilenome>
Argomenti

Parametro	Tipo	Descrizione
filenome	Corda	Percorso verso l'NDC file verrà generato. Questa è un'opzione obbligatoria. Se il file esiste, verrà sovrascritto.

Tipo di ritorno	Descrizione
0	Comando riuscito.
1	Comando fallito. Si è verificato un errore. Puoi visualizzare il messaggio di errore nella console.

Elenco degli errori

Codice di errore	Messaggi di errore	Descrizione
ERR0003	Impossibile aprirefile_percorso> file.	File Il percorso non è corretto. Le directory padre non esistono.
ERR0002	NDC file 'file'_path>' non è scrivibile.	L'NDC specificato file non ha il permesso di scrittura.
ERR0023	Manca il parametro obbligatorio _AtclParamO_.	Il NDC file path è un'opzione obbligatoria e deve essere specificata.

Example
write_ndc “derivato.ndc”
9.1.12 add_include_path (Fai una domanda)
Descrizione
Specifica un percorso per la ricerca include files durante la lettura RTL files.
aggiungi_includi_percorso
Argomenti

Parametro	Tipo	Descrizione
elenco	Corda	Specifica un percorso per la ricerca include files durante la lettura RTL files. Questa opzione è obbligatoria.

Tipo di ritorno	Descrizione
0	Comando riuscito.

Tipo di ritorno	Descrizione
1	Comando fallito. Si è verificato un errore. Puoi visualizzare il messaggio di errore nella console.

Elenco degli errori

Codice di errore	Messaggio di errore	Descrizione
ERR0023	Manca il percorso di inclusione dei parametri obbligatori.	L'opzione directory è obbligatoria e deve essere fornita.

Nota: se se il percorso della directory non è corretto, add_include_path verrà passato senza errori.
Tuttavia, i comandi read_verilog/read_vhd falliranno a causa del parser di Verific.
Example
aggiungi_percorso_include componente/lavoro/COREABC0/COREABC0_0/rtl/vlog/core

Cronologia delle revisioni (Fai una domanda)

La cronologia delle revisioni descrive le modifiche implementate nel documento. Le modifiche sono elencate per revisione, a partire dalla pubblicazione più recente.

Revisione	Data	Descrizione
F	08/2024	In questa revisione vengono apportate le seguenti modifiche: • Aggiornata la sezione Appendice B: Importazione di librerie di simulazione nell'ambiente di simulazione.
E	08/2024	In questa revisione vengono apportate le seguenti modifiche: • Sezione aggiornata Oltreview. • Aggiornata la sezione Derivata SDC File. • Aggiornata la sezione Appendice B: Importazione di librerie di simulazione nell'ambiente di simulazione.
D	02/2024	Il presente documento è rilasciato con Libero 2024.1 SoC Design Suite senza modifiche rispetto alla versione v2023.2. Sezione aggiornata Lavorare con l'utilità derive_constraints
C	08/2023	Il presente documento è rilasciato con Libero 2023.2 SoC Design Suite senza modifiche rispetto alla versione v2023.1.
B	04/2023	Il presente documento è rilasciato con Libero 2023.1 SoC Design Suite senza modifiche rispetto alla versione v2022.3.
A	12/2022	Revisione iniziale.

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• Dal Nord America, chiamare 800.262.1060
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Informazioni sul microchip
Il microchip Websito
Microchip fornisce supporto online tramite il nostro websito a www.microchip.com/. Questo webil sito è utilizzato per fare filee informazioni facilmente accessibili ai clienti. Alcuni dei contenuti disponibili includono:

• Supporto al prodotto – Schede tecniche ed errata, note applicative e sampprogrammi, risorse di progettazione, guide per l'utente e documenti di supporto hardware, ultime versioni software e software archiviato
• Supporto tecnico generale: domande frequenti (FAQ), richieste di supporto tecnico, gruppi di discussione online, elenco dei membri del programma dei partner di progettazione Microchip
• Business di Microchip - Guide per la selezione e l'ordinazione dei prodotti, gli ultimi comunicati stampa di Microchip, elenco di seminari ed eventi, elenchi di uffici vendita, distributori e rappresentanti di fabbrica Microchip

Servizio di notifica di modifica del prodotto
Il servizio di notifica di modifica del prodotto di Microchip aiuta a mantenere i clienti aggiornati sui prodotti Microchip. Gli abbonati riceveranno una notifica via e-mail ogni volta che ci sono modifiche, aggiornamenti, revisioni o errata relativi a una specifica famiglia di prodotti o strumento di sviluppo di interesse. Per registrarti vai su www.microchip.com/pcn e segui le istruzioni per la registrazione.

Assistenza clienti
Gli utenti dei prodotti Microchip possono ricevere assistenza attraverso diversi canali:

• Distributore o rappresentante
• Ufficio Commerciale Locale
• Ingegnere di soluzioni integrate (ESE)
• Supporto tecnico

I clienti devono contattare il proprio distributore, rappresentante o ESE per il supporto. Gli uffici vendite locali sono inoltre disponibili per aiutare i clienti. In questo documento è incluso un elenco degli uffici e delle sedi di vendita. Il supporto tecnico è disponibile tramite il websito a: www.microchip.com/support
Funzionalità di protezione del codice dei dispositivi a microchip
Si noti quanto segue in merito alla funzionalità di protezione del codice sui prodotti Microchip:

• I prodotti Microchip soddisfano le specifiche contenute nella rispettiva scheda tecnica Microchip.
• Microchip ritiene che la sua famiglia di prodotti sia sicura se utilizzata nel modo previsto, nel rispetto delle specifiche operative e in condizioni normali.
• Microchip apprezza e protegge in modo aggressivo i suoi diritti di proprietà intellettuale. I tentativi di violare le funzionalità di protezione del codice del prodotto Microchip sono severamente vietati e possono violare il Digital Millennium Copyright Act.
• Né Microchip né alcun altro produttore di semiconduttori può garantire la sicurezza del suo codice. La protezione del codice non significa che stiamo garantendo che il prodotto sia "indistruttibile". La protezione del codice è in continua evoluzione. Microchip si impegna a migliorare costantemente le funzionalità di protezione del codice dei nostri prodotti.

Note legali
Questa pubblicazione e le informazioni ivi contenute possono essere utilizzate solo con i prodotti Microchip, anche per progettare, testare e integrare i prodotti Microchip con l'applicazione. L'uso di queste informazioni in qualsiasi altro modo viola questi termini. Le informazioni relative alle applicazioni del dispositivo sono fornite solo per comodità dell'utente e possono essere sostituite da aggiornamenti. È tua responsabilità assicurarti che la tua applicazione soddisfi le tue specifiche. Contattare l'ufficio vendite Microchip locale per ulteriore supporto o ottenere ulteriore supporto all'indirizzo www.microchip.com/en-us/support/design-help/client-support-services.
QUESTE INFORMAZIONI SONO FORNITE DA MICROCHIP “COSÌ COME SONO”. MICROCHIP NON FORNISCE ALCUNA DICHIARAZIONE O GARANZIA DI ALCUN TIPO, ESPRESSA O IMPLICITA, SCRITTA O ORALE, LEGALE O ALTRO, IN RELAZIONE ALLE INFORMAZIONI INCLUSE MA NON LIMITATE A GARANZIE IMPLICITE DI NON VIOLAZIONE, COMMERCIABILITÀ E IDONEITÀ PER UNO SCOPO PARTICOLARE O GARANZIE IN RELAZIONE ALLE SUE CONDIZIONI, QUALITÀ O PRESTAZIONI. IN NESSUN CASO MICROCHIP SARÀ RESPONSABILE PER QUALSIASI PERDITA, DANNO, COSTO O SPESA INDIRETTI, SPECIALI, PUNITIVI, INCIDENTALI O CONSEQUENZIALI DI QUALSIASI TIPO RELATIVI ALLE INFORMAZIONI O AL SUO UTILIZZO, COMUNQUE CAUSATI, ANCHE SE MICROCHIP È STATA INFORMATA DEL LA POSSIBILITÀ OI DANNI SONO PREVEDIBILI. NELLA MISURA MASSIMA CONSENTITA DALLA LEGGE, LA TOTALE RESPONSABILITÀ DI MICROCHIP PER TUTTE LE RIVENDICAZIONI IN QUALSIASI MODO RELATIVE ALLE INFORMAZIONI O AL SUO UTILIZZO NON SUPERERÀ L'IMPORTO DELLE EVENTUALI TARIFFE CHE HAI PAGATO DIRETTAMENTE A MICROCHIP PER LE INFORMAZIONI.
L'utilizzo dei dispositivi Microchip in applicazioni di supporto vitale e/o di sicurezza è interamente a rischio dell'acquirente, il quale accetta di difendere, indennizzare e tenere indenne Microchip da qualsiasi danno, rivendicazione, azione legale o spesa derivante da tale utilizzo. Nessuna licenza viene trasferita, implicitamente o in altro modo, ai sensi dei diritti di proprietà intellettuale di Microchip, salvo diversa indicazione.
Marchi
Il nome e il logo Microchip, il logo Microchip, Adaptec, AVR, logo AVR, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStylus, maXTouch, MediaLB, megaAVR, Microsemi, logo Microsemi, MOST, logo MOST, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, logo PIC32, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, logo SST, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron e XMEGA sono marchi registrati di Microchip Technology Incorporated negli Stati Uniti e in altri paesi.
AgileSwitch, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed ​​Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, logo ProASIC Plus, Quiet-Wire, SmartFusion, SyncWorld, TimeCesium, TimeHub, TimePictra, TimeProvider e ZL sono marchi registrati di Microchip Technology Incorporated negli Stati Uniti
Soppressione delle chiavi adiacenti, AKS, Analog-for-the-Digital Age, Any Capacitor, AnyIn, AnyOut, Commutazione aumentata, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net, Corrispondenza media dinamica , DAM, ECAN, Espresso T1S, EtherGREEN, EyeOpen, GridTime, IdealBridge, IGaT, Programmazione seriale in-circuit, ICSP, INICnet, Parallelismo intelligente, IntelliMOS, Connettività inter-chip, JitterBlocker, Manopola sul display, MarginLink, maxCrypto, massimoView, memBrain, Mindi, MiWi, MPASM, MPF, logo certificato MPLAB, MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, generazione di codice onnisciente, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS 7, PowerSmart, PureSilicon , QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAM-ICE, Quad I/O seriale, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance , Tempo attendibile, TSHARC, Turing, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect e ZENA sono marchi registrati di Microchip Technology Incorporated negli Stati Uniti e in altri paesi.
SQTP è un marchio di servizio di Microchip Technology Incorporated negli USA
Il logo Adaptec, Frequency on Demand, Silicon Storage Technology e Symmcom sono marchi registrati di Microchip Technology Inc. in altri paesi.
GestIC è un marchio registrato di Microchip Technology Germany II GmbH & Co. KG, una sussidiaria di Microchip Technology Inc., in altri paesi.
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Documenti / Risorse

MICROCHIP DS00004807F PolarFire Family FPGA Flusso personalizzato [pdf] Guida utente DS00004807F Flusso personalizzato FPGA della famiglia PolarFire, DS00004807F, Flusso personalizzato FPGA della famiglia PolarFire, Flusso personalizzato FPGA della famiglia, Flusso personalizzato, Flusso

Riferimenti

• Manuale d'uso