PolarFire Family FPGA Custom Flow Кіраўніцтва карыстальніка
Libero SoC v2024.2
Уводзіны (Задайце пытанне)
Праграмнае забеспячэнне Libero System-on-Chip (SoC) забяспечвае цалкам інтэграванае асяроддзе праектавання праграмуемых вентыльных матрыц (FPGA). Аднак некаторыя карыстальнікі могуць захацець выкарыстоўваць інструменты сінтэзу і мадэлявання іншых вытворцаў па-за асяроддзем праектавання Libero SoC. Цяпер Libero можна інтэграваць у асяроддзе праектавання FPGA. Рэкамендуецца выкарыстоўваць Libero SoC для кіравання ўсім працэсам праектавання FPGA.
У гэтым кіраўніцтве карыстальніка апісваецца карыстальніцкі працэс для прылад PolarFire і сямейства PolarFire SoC, працэс інтэграцыі Libero ў больш шырокі працэс праектавання FPGA. Падтрымліваемыя сямействы прылад® У наступнай табліцы пералічаны сямействы прылад, якія падтрымлівае Libero SoC. Аднак некаторая інфармацыя ў гэтым кіраўніцтве можа тычыцца толькі пэўнага сямейства прылад. У гэтым выпадку такая інфармацыя выразна пазначана.
Табліца 1. Сямейства прылад, якія падтрымліваюцца Libero SoC
| Сямейства прылад | Апісанне |
| PolarFire® | ПЛІС PolarFire забяспечваюць найніжэйшую ў галіны магутнасць пры сярэдняй шчыльнасці, а таксама выключную бяспеку і надзейнасць. |
| SoC PolarFire | PolarFire SoC — гэта першая SoC FPGA з дэтэрмінаваным, кагерэнтным кластарам працэсара RISC-V і дэтэрмінаванай падсістэмай памяці L2, якая дазваляе працаваць з Linux® і праграмамі рэальнага часу. |
Скончанаview (Задайце пытанне)
У той час як Libero SoC забяспечвае поўнае інтэграванае скразное асяроддзе праектавання для распрацоўкі праектаў SoC і FPGA, ён таксама забяспечвае гібкасць для запуску сінтэзу і мадэлявання з дапамогай інструментаў іншых вытворцаў па-за межамі асяроддзя Libero SoC. Аднак некаторыя этапы праектавання павінны заставацца ў асяроддзі Libero SoC.
У наступнай табліцы пералічаны асноўныя этапы праектавання FPGA і паказаны этапы, для якіх неабходна выкарыстоўваць Libero SoC.
Табліца 1-1. Паток праектавання FPGA
| Этап праектавання | Абавязкова выкарыстоўваць лібера | Апісанне |
| Дызайн запісу: HDL | няма | Пры жаданні выкарыстоўвайце старонні рэдактар/інструмент праверкі HDL за межамі Libero® SoC. |
| Уваход у дызайн: канфігуратары | так | Стварыце першы праект Libero для стварэння асноўных кампанентаў каталога IP. |
| Аўтаматычнае стварэнне абмежаванняў PDC/SDC | няма | Вытворныя абмежаванні патрабуюць усіх HDL fileі ўтыліту derive_constraints пры выкананні па-за межамі Libero SoC, як апісана ў Дадатку C — Вывядзенне абмежаванняў. |
| Мадэляванне | няма | Пры жаданні выкарыстоўвайце старонні інструмент па-за Libero SoC. Патрабуецца загрузка папярэдне скампіляваных бібліятэк мадэлявання для мэтавай прылады, сімулятара мэты і версіі мэтавага Libero, якая выкарыстоўваецца для бэкэнд-рэалізацыі. |
| Сінтэз | няма | Пры жаданні выкарыстоўвайце старонні інструмент па-за Libero SoC. |
| Рэалізацыя праектавання: кіраванне абмежаваннямі, кампіляцыя спісу злучэнняў, размяшчэнне і маршрутызацыя (гл. вышэй)view) | так | Стварыце другі праект Libero для бэкэнд-рэалізацыі. |
| Праверка часу і магутнасці | так | Заставайцеся ў другім праекце Libero. |
| Наладзьце дадзеныя і памяць ініцыялізацыі праекта | так | Выкарыстоўвайце гэты інструмент для кіравання рознымі тыпамі памяці і ініцыялізацыі дызайну ў прыладзе. Заставайцеся ў другім праекце. |
| Праграмаванне File Пакаленне | так | Заставайцеся ў другім праекце. |
Важна: Вы неабходна спампаваць папярэдне скампіляваныя бібліятэкі, даступныя па адрасе Бібліятэкі папярэдне скампіляванага мадэлявання старонку для выкарыстання сімулятара іншага вытворцы.
У чыстым патоку Fabric FPGA увядзіце свой праект з дапамогай HDL або схематычнага запісу і перадайце яго непасрэдна
да інструментаў сінтэзу. Паток усё яшчэ падтрымліваецца. ПЛІС PolarFire і PolarFire SoC маюць значныя
запатэнтаваныя жорсткія IP-блокі, якія патрабуюць выкарыстання канфігурацыйных ядраў (SgCores) з IP-апарату Libero SoC
каталог. Для любых блокаў, якія складаюць функцыянальнасць SoC, патрабуецца спецыяльная апрацоўка:
- PolarFire
– PF_UPROM
– PF_SYSTEM_SERVICES
– PF_CCC
– PF CLK DIV
– PF_CRYPTO
– PF_DRI
– PF_INIT_MONITOR
– PF_NGMUX
– PF_OSC
– аператыўная памяць (TPSRAM, DPSRAM, URAM)
– PF_SRAM_AHBL_AXI
– PF_XCVR_ERM
– PF_XCVR_REF_CLK
– PF_TX_PLL
– PF_PCIE
– PF_IO
– PF_IOD_CDR
– PF_IOD_CDR_CCC
– PF_IOD_GENERIC_RX
– PF_IOD_GENERIC_TX
– PF_IOD_GENERIC_TX_CCC
– PF_RGMII_TO_GMII
– PF_IOD_OCTAL_DDR
– PF_DDR3
– PF_DDR4
– PF_LPDDR3
– PF_QDR
– PF_CORESMARTBERT
– PF_TAMPER
– PF_TVS і гэтак далей.
Акрамя пералічаных вышэй SgCores, у каталогу Libero SoC даступна мноства праграмных IP-адрасоў DirectCore для сямействаў прылад PolarFire і PolarFire SoC, якія выкарыстоўваюць рэсурсы тканіны FPGA.
Для ўводу праекта, калі вы выкарыстоўваеце які-небудзь з папярэдніх кампанентаў, вы павінны выкарыстоўваць Libero SoC для часткі ўводу праекта (канфігурацыя кампанента), але вы можаце працягваць астатнюю частку ўводу праекта (запіс HDL і г.д.) па-за Libero. Каб кіраваць працэсам праектавання FPGA па-за Libero, выканайце дзеянні, апісаныя ў астатняй частцы гэтага кіраўніцтва.
1.1 Жыццёвы цыкл кампанента (Задайце пытанне)
Наступныя этапы апісваюць жыццёвы цыкл кампанента SoC і даюць інструкцыі па апрацоўцы даных.
- Згенеруйце кампанент, выкарыстоўваючы яго канфігуратар у Libero SoC. Гэта згенеруе наступныя тыпы дадзеных:
– ЛПВП files
– Памяць files
– Стымуляванне і мадэляванне files
– Кампанент SDC file - Для ЛПВП files, стварыць асобнік і інтэграваць іх у астатнюю частку дызайну HDL з дапамогай вонкавага інструмента/працэсу ўводу дызайну.
- Памяць харчавання fileы і стымул fileда вашага інструмента мадэлявання.
- Кампанент пастаўкі SDC file інструмент «Вывесці абмежаванні» для генерацыі абмежаванняў. Глядзіце Дадатак C — Вывесці абмежаванні для атрымання больш падрабязнай інфармацыі.
- Вам трэба стварыць другі праект Libero, куды вы імпартуеце спіс неткаў пасля сінтэзу і метададзеныя вашых кампанентаў, тым самым завяршаючы сувязь паміж тым, што вы стварылі, і тым, што вы запраграмавалі.
1.2 Стварэнне праекта Libero SoC (Задайце пытанне)
Некаторыя этапы праектавання павінны выконвацца ў асяроддзі Libero SoC (табліца 1-1). Каб выканаць гэтыя крокі, вы павінны стварыць два праекты Libero SoC. Першы праект выкарыстоўваецца для канфігурацыі і генерацыі кампанентаў дызайну, а другі праект прызначаны для фізічнай рэалізацыі дызайну верхняга ўзроўню.
1.3 Карыстальніцкі паток (Задайце пытанне)
На наступным малюнку паказана:
- SoC Libero можа быць інтэграваны ў больш шырокі працэс праектавання FPGA са староннімі інструментамі сінтэзу і мадэлявання па-за асяроддзем SoC Libero.
- Розныя этапы працэсу, пачынаючы ад стварэння дызайну і шыцця і заканчваючы праграмаваннем прылады.
- Абмен дадзенымі (уваходнымі і выходнымі), які павінен адбывацца на кожным этапе праектавання.
Савет:
- SNVM.cfg, UPROM.cfg
- *.памяць file генерацыя для мадэлявання: pa4rtupromgen.exe прымае UPROM.cfg у якасці ўваходных дадзеных і генеруе UPROM.mem.
Ніжэй прыведзены этапы карыстальніцкага працэсу:
- Канфігурацыя і генерацыя кампанентаў:
а. Стварыце першы праект Libero (каб служыць эталонным праектам).
b. Выберыце ядро з каталога. Двойчы пстрыкніце па ядры, каб даць яму назву кампанента, і наладзьце кампанент.
Гэта аўтаматычна экспартуе дадзеныя кампанентаў і fileс. Таксама ствараюцца маніфесты кампанентаў. Падрабязнасці глядзіце ў маніфестах кампанентаў. Для больш падрабязнай інфармацыі гл. Канфігурацыя кампанентаў. - Завяршыце свой дызайн RTL па-за межамі Libero:
а. Стварыце экземпляр кампанента HDL files.
б. Размяшчэнне ЛПВП files пералічаны ў маніфестах кампанентаў files. - Стварыце абмежаванні SDC для кампанентаў. Выкарыстоўвайце ўтыліту Derive Constraints для стварэння абмежаванняў часу. file(SDC) на аснове:
а. Кампанент ЛПВП files
б. Кампанент SDC files
в. Карыстальнік HDL files
Больш падрабязную інфармацыю глядзіце ў Дадатку C — Вывядзенне абмежаванняў. - Інструмент сінтэзу/інструмент мадэлявання:
а. Атрымаць ЛПВП fileс, стымул files, і дадзеныя кампанентаў з пэўных месцаў, як пазначана ў Маніфестах кампанентаў.
б. Сінтэзуйце і мадэлюйце дызайн з дапамогай старонніх інструментаў па-за Libero SoC. - Стварыце свой другі (рэалізацыйны) праект Libero.
- Выдаліце сінтэз з ланцужка інструментаў патоку праектавання (Праект > Налады праекта > Паток праектавання > зніміце сцяжок Уключыць сінтэз).
- Імпартаваць зыходны код дызайну files (спіс злучэнняў *.vm пасля сінтэзу з інструмента сінтэзу):
– Імпарт постсінтэтычнага спісу неткаў *.vm (File>Імпарт> Сінтэзаваны Verilog Netlist (VM)).
– Метададзеныя кампанента *.cfg files для uPROM і/або sNVM. - Імпартуйце любы кампанент блока Libero SoC fileс. Блок files павінен быць у *.cxz file фармат.
Больш падрабязную інфармацыю пра стварэнне блока гл. Кіраўніцтва карыстальніка PolarFire Block Flow. - Імпартуйце абмежаванні дызайну:
– Абмежаванне імпарту ўводу/вываду files (Дыспетчар абмежаванняў > I/OAttributes > Імпарт).
– Імпартаваць план паверха *.pdc files (Дыспетчар абмежаванняў > Планіроўшчык паверха > Імпарт).
– Абмежаванне часу імпарту *.sdc files (Дыспетчар абмежаванняў > Час > Імпарт). Імпарт SDC file створаны з дапамогай інструмента Derive Constraint.
– Абмежаванне імпарту *.ndc files (Constraints Manager > NetlistAttributes > Import), калі ёсць. - Абмежаванне file і асацыяцыя інструментаў
– У дыспетчары абмежаванняў прывяжыце *.pdc files для размяшчэння і маршруту, *.sdc files для праверкі месца і маршруту і часу, а таксама *.ndc files для кампіляцыі Netlist. - Поўная рэалізацыя дызайну
– Размяшчэнне і маршрутызацыя, праверка часу і харчавання, канфігурацыя дадзеных ініцыялізацыі праекта і памяці, а таксама праграмаванне file пакалення. - Праверце дызайн
– Праверце праект на FPGA і адладзьце яго пры неабходнасці, выкарыстоўваючы інструменты праектавання, якія ўваходзяць у камплект праектавання Libero SoC.
Канфігурацыя кампанента (Задайце пытанне)
Першы крок у карыстальніцкім працэсе — наладжванне кампанентаў з дапамогай эталоннага праекта Libero (таксама званага першым праектам Libero ў Табліцы 1-1). У наступных кроках вы выкарыстоўваеце дадзеныя з гэтага эталоннага праекта.
Калі вы выкарыстоўваеце кампаненты, пералічаныя раней, у раздзеле Overview у вашым дызайне выканайце дзеянні, апісаныя ў гэтым раздзеле.
Калі вы не выкарыстоўваеце ні адзін з вышэйпералічаных кампанентаў, вы можаце напісаць свой RTL па-за Libero і непасрэдна імпартаваць яго ў свае інструменты сінтэзу і мадэлявання. Затым вы можаце перайсці да раздзела пасля сінтэзу і толькі імпартаваць спіс злучэнняў *.vm пасля сінтэзу ў канчатковы праект рэалізацыі Libero (таксама званы другім праектам Libero ў табліцы 1-1).
2.1 Канфігурацыя кампанентаў з дапамогай Libero (Задайце пытанне)
Пасля выбару кампанентаў, якія неабходна выкарыстоўваць з папярэдняга спісу, выканайце наступныя дзеянні:
- Стварыце новы праект Libero (асноўная канфігурацыя і генерацыя): выберыце прыладу і сямейства, на якія вы арыентуецеся ў канчатковым дызайне.
- Выкарыстоўвайце адно або некалькі ядраў, згаданых у раздзеле "Карыстальніцкі паток".
а. Стварыце SmartDesign і наладзьце жаданае ядро і стварыце яго ў кампаненце SmartDesign.
б. Паднясіце ўсе шпількі на верхні ўзровень.
в. Стварыце SmartDesign.
d. Двойчы пстрыкніце інструмент Simulate (любы з варыянтаў Pre-Synthesis або Post-Synthesis або Post-Layout), каб выклікаць сімулятар. Вы можаце выйсці з сімулятара пасля яго выкліку. Гэты крок стварае мадэляванне fileнеабходныя для вашага праекта.
Парада: Вы неабходна выканаць гэты крок, калі вы хочаце мадэляваць свой дызайн па-за межамі Libero.
Для атрымання дадатковай інфармацыі гл. Сімуляцыя вашага дызайну.
д. Захавайце свой праект — гэта ваш эталонны праект.
2.2 Маніфесты кампанентаў (Задайце пытанне)
Калі вы ствараеце свае кампаненты, набор files генеруецца для кожнага кампанента. У справаздачы аб маніфесце кампанентаў падрабязна пра набор files генеруецца і выкарыстоўваецца на кожным наступным этапе (сінтэз, мадэляванне, стварэнне мікрапраграм і г.д.). У гэтай справаздачы вы знойдзеце месцазнаходжанне ўсіх створаных fileнеабходныя, каб працягнуць карыстальніцкі паток. Вы можаце атрымаць доступ да маніфеста кампанента ў вобласці "Справаздачы": націсніце Дызайн > Справаздачы, каб адкрыць укладку "Справаздачы". На ўкладцы "Справаздачы" вы бачыце набор manifest.txt files (Скончанаview), па адным для кожнага створанага вамі кампанента.
Парада: Каб убачыць маніфест кампанента, трэба ўсталяваць кампанент або модуль як «корань» file змест ва ўкладцы "Справаздачы".
Акрамя таго, вы можаце атрымаць доступ да індывідуальнай справаздачы маніфеста files для кожнага згенераванага асноўнага кампанента або кампанента SmartDesign /кампанент/праца/ / / _manifest.txt або /кампанент/праца/ / _маніфест.txt. Вы таксама можаце атрымаць доступ да маніфеста file змест кожнага кампанента, згенераванага з новай укладкі Кампаненты ў Libero, дзе file месцы згадваюцца адносна каталога праектаў.
Засяродзьцеся на наступных справаздачах аб маніфесце кампанентаў:
- Калі вы стварылі экземпляры ядраў у SmartDesign, прачытайце file _маніфест.txt.
- Калі вы стварылі кампаненты для ядраў, прачытайце _manifest.txt.
Вы павінны выкарыстоўваць усе справаздачы аб маніфестах кампанентаў, якія адносяцца да вашага дызайну. Напрыкладample, калі ў вашым праекце ёсць SmartDesign з адным або некалькімі асноўнымі кампанентамі, створанымі ў ім, і вы збіраецеся выкарыстоўваць іх усе ў сваім канчатковым дызайне, то вы павінны выбраць fileпералічаны ў справаздачах аб кампанентах усіх гэтых кампанентаў для выкарыстання ў працэсе распрацоўкі.
2.3 Інтэрпрэтацыя Маніфеста Files (Задайце пытанне)
Калі вы адкрываеце маніфест кампанента file, вы бачыце шляхі да files у вашым праекце Libero і ўказальнікі на тое, дзе ў патоку праектавання іх выкарыстоўваць. Вы можаце ўбачыць наступныя тыпы files у маніфесце file:
- Крыніца ЛПВП files для ўсіх інструментаў сінтэзу і мадэлявання
- Стымул files для ўсіх інструментаў мадэлявання
- Абмежаванне files
Ніжэй прыведзены маніфест кампанента асноўнага кампанента PolarFire.
Кожны тып file неабходны ніжэй па плыні ў працэсе праектавання. У наступных раздзелах апісваецца інтэграцыя fileз маніфеста ў паток дызайну.
Генерацыя абмежаванняў (Задайце пытанне)
Пры выкананні канфігурацыі і генерацыі пераканайцеся, што абмежаванне SDC/PDC/NDC запісана/генеравана files для дызайну, каб перадаць іх інструментам Synthesis, Place-and-Route і Verify Timing.
Выкарыстоўвайце ўтыліту Derive Constraints па-за межамі асяроддзя Libero, каб ствараць абмежаванні замест таго, каб пісаць іх уручную. Каб выкарыстоўваць утыліту Derive Constraint па-за межамі асяроддзя Libero, вы павінны:
- Абмежаванне HDL карыстальніка, HDL кампанента і SDC кампанента files
- Пакажыце модуль верхняга ўзроўню
- Пакажыце месца, дзе трэба стварыць вытворнае абмежаванне files
Абмежаванні кампанентаў SDC даступныя ў раздзеле /кампанент/праца/ / / каталог пасля канфігурацыі і генерацыі кампанентаў.
Больш падрабязную інфармацыю пра тое, як ствараць абмежаванні для вашага праекта, глядзіце ў Дадатку C — Вывядзенне абмежаванняў.
Сінтэз вашага дызайну (Задайце пытанне)
Адной з асноўных асаблівасцей Custom Flow з'яўляецца магчымасць выкарыстоўваць сінтэз ад іншых вытворцаў.
інструмент па-за межамі Libero. Карыстальніцкі паток падтрымлівае выкарыстанне Synopsys SynplifyPro. Каб сінтэзаваць ваш
праект, выкарыстоўвайце наступную працэдуру:
- Стварыце новы праект у інструменце Synthesis, арыентуючыся на тое ж сямейства прылад, крышталь і корпус, што і ў створаным вамі праекце Libero.
а. Імпартуйце свой уласны RTL fileяк вы звычайна робіце.
б. Усталюйце выхад Synthesis як Structural Verilog (.vm).
Парада: Структурная Verilog (.vm) — адзіны падтрымоўваны фармат вываду сінтэзу ў PolarFire. - Імпарт кампанента HDL fileу ваш праект Synthesis:
а. Для кожнай справаздачы аб маніфестах кампанентаў: Для кожнай file пад крыніцай ЛПВП files для ўсіх інструментаў сінтэзу і мадэлявання, імпартуйце file у ваш праект сінтэзу. - Імпартаваць file polarfire_syn_comps.v (калі выкарыстоўваецца Synopsys Synplify) з
Месца ўстаноўкі>/data/aPA5M у ваш праект Synthesis. - Імпартаваць раней створаны SDC file з дапамогай інструмента «Вытворныя абмежаванні» (гл. Дадатак
А—Сample SDC Constraints) у інструмент сінтэзу. Гэта абмежаванне file абмяжоўвае інструмент сінтэзу для дасягнення часовага закрыцця з меншымі намаганнямі і меншай колькасцю ітэрацый праектавання.
Важна:
- Калі вы плануеце выкарыстоўваць той жа *.sdc file Каб абмежаваць Place-and-Route падчас этапу рэалізацыі праекта, неабходна імпартаваць гэты *.sdc у праект сінтэзу. Гэта робіцца для таго, каб гарантаваць адсутнасць неадпаведнасцей імёнаў аб'ектаў праекта ў сінтэзаваным спісе злучэнняў і абмежаваннях Place-and-Route падчас этапу рэалізацыі працэсу праектавання. Калі вы не ўключыце гэты *.sdc file На этапе сінтэзу спіс неткаў, згенераваны з дапамогай сінтэзу, можа не прайсці этап размяшчэння і маршрутызацыі з-за несупадзення імёнаў аб'ектаў праектавання.
а. Імпартуйце атрыбуты спісу злучэнняў *.ndc, калі такія маюцца, у інструмент сінтэзу.
б. Запусціце Synthesis. - Размяшчэнне вываду вашага інструмента Synthesis мае спіс неткаў *.vm file згенераваны пост Сінтэз. Вы павінны імпартаваць спіс злучэнняў у праект укаранення Libero, каб працягнуць працэс распрацоўкі.
Мадэляванне вашага дызайну (Задайце пытанне)
Каб змадэляваць ваш дызайн па-за Libero (гэта значыць з выкарыстаннем вашага ўласнага асяроддзя мадэлявання і сімулятара), выканайце наступныя дзеянні:
- Дызайн Files:
а. Мадэляванне перад сінтэзам:
• Імпартуйце свой RTL у свой праект мадэлявання.
• Для кожнай справаздачы аб маніфестах кампанентаў.
– Імпартаваць кожны file пад крыніцай ЛПВП files для ўсіх інструментаў сінтэзу і мадэлявання ў вашым праекце мадэлявання.
• Складзіце гэтыя files у адпаведнасці з інструкцыямі вашага сімулятара.
б. Мадэляванне пасля сінтэзу:
• Імпартуйце свой пост-сінтэзны спіс неткаў *.vm (згенераваны ў раздзеле "Сінтэз вашага праекта") у свой праект мадэлявання і скампілюйце яго.
в. Мадэляванне пасля макета:
• Спачатку завяршыце рэалізацыю вашага дызайну (гл. раздзел «Рэалізацыя вашага дызайну»). Пераканайцеся, што ваш канчатковы праект Libero знаходзіцца ў стане пасля макета.
• Двойчы пстрыкніце «Стварыць зваротныя анатацыі» Files у акне Libero Design Flow. Ён спараджае два files:
/дызайнер/ / _ba.v/vhd /дызайнер/
/ _ba.sdf
• Імпартуйце абодва гэтыя files у ваш інструмент мадэлявання. - Стымулы і канфігурацыя files:
а. Для кожнай справаздачы аб маніфестах кампанентаў:
• Скапіяваць усё files пад Стымул Files для ўсіх раздзелаў Simulation Tools у каранёвы каталог вашага праекта Simulation.
б. Пераканайцеся, што любы Tcl files у папярэдніх спісах (на этапе 2.a) выконваюцца першымі перад пачаткам мадэлявання.
в. UPROM.mem: калі вы выкарыстоўваеце ядро UPROM у сваім дызайне з уключанай опцыяй «Выкарыстоўваць кантэнт для мадэлявання» для аднаго або некалькіх кліентаў захоўвання даных, якія вы хочаце мадэляваць, вы павінны выкарыстоўваць выкананы файл pa4rtupromgen (pa4rtupromgen.exe у Windows) для стварэння UPROM.mem. file. Выкананы файл pa4rtupromgen прымае UPROM.cfg file як увод праз скрыпт Tcl file і выводзіць UPROM.mem file патрабуецца для мадэлявання. Гэты UPROM.mem file неабходна скапіяваць у тэчку мадэлявання перад запускам мадэлявання. БылыampLe, які паказвае выкарыстанне выкананага файла pa4rtupromgen, прадстаўлены ў наступных кроках. Файл UPROM.cfg file даступны ў каталогу /кампанент/праца/ / у праекце Libero, які вы выкарыстоўвалі для стварэння кампанента UPROM.
d. snvm.mem: калі вы выкарыстоўваеце ядро сістэмных службаў у сваёй распрацоўцы і наладзілі ўкладку sNVM у ядры з уключанай опцыяй «Выкарыстоўваць кантэнт для мадэлявання» для аднаго або некалькіх кліентаў, якія вы хочаце мадэляваць, snvm.mem file аўтаматычна генеруецца для
каталог /кампанент/праца/ / у праекце Libero, які вы выкарыстоўвалі для стварэння кампанента System Services. Гэты snvm.mem file неабходна скапіяваць у тэчку мадэлявання перад запускам мадэлявання. - Стварыце рабочую тэчку і падтэчку з назвай simulation у рабочай тэчцы.
Выкананы файл pa4rtupromgen чакае прысутнасці ўкладзенай папкі мадэлявання ў працоўнай папцы, а сцэнарый *.tcl змяшчаецца ў падтэчку мадэлявання. - Скапіюйце файл UPROM.cfg file з першага праекта Libero, створанага для генерацыі кампанентаў, у працоўную тэчку.
- Устаўце наступныя каманды ў скрыпт *.tcl і змесціце яго ў тэчку мадэлявання, створаную на этапе 3.
Sample *.tcl для прылад PolarFire і PolarFire Soc Family для стварэння URPOM.mem file
з UPROM.cfg
set_device -fam -памерці -пак
set_input_cfg -шлях
set_sim_mem -шляхFile/UPROM.mem>
gen_sim -use_init false
Правільную ўнутраную назву для плашкі і ўпакоўкі глядзіце ў *.prjx file першага праекта Libero (выкарыстоўваўся для генерацыі кампанентаў).
Аргумент use_init павінен быць усталяваны ў значэнне false.
Выкарыстоўвайце каманду set_sim_mem, каб паказаць шлях да вываду file UPROM.mem, гэта значыць
генеруецца пры выкананні скрыпта file з выкананым файлам pa4rtupromgen. - У камандным радку або тэрмінале Cygwin перайдзіце ў рабочы каталог, створаны на этапе 3.
Выканайце каманду pa4rtupromgen з опцыяй –script і перадайце ёй скрыпт *.tcl, створаны на папярэднім кроку.
Для Windows
/designer/bin/pa4rtupromgen.exe \
–скрыпт./мадэляванне/ .tcl
Для Linux:
/bin/pa4rtupromgen
–скрыпт./мадэляванне/ .tcl - Пасля паспяховага выканання выканальнага файла pa4rtupromgen праверце, ці ёсць у UPROM.mem file генеруецца ў месцы, указаным у камандзе set_sim_mem у скрыпце *.tcl.
- Каб імітаваць sNVM, скапіруйце snvm.mem file з вашага першага праекта Libero (які выкарыстоўваецца для канфігурацыі кампанентаў) у папку мадэлявання верхняга ўзроўню вашага праекта мадэлявання для запуску мадэлявання (па-за Libero SoC). Каб імітаваць змесціва UPROM, скапіруйце згенераваны UPROM.mem file у тэчку мадэлявання верхняга ўзроўню вашага праекта мадэлявання для запуску мадэлявання (па-за Libero SoC).
Важна: каб Каб мадэляваць функцыянальнасць кампанентаў SoC, запампуйце папярэдне скампіляваныя бібліятэкі мадэлявання PolarFire і імпартуйце іх у асяроддзе мадэлявання, як апісана тут. Больш падрабязную інфармацыю глядзіце ў Дадатку B — Імпарт бібліятэк мадэлявання ў асяроддзе мадэлявання.
Рэалізацыя вашага дызайну (Задайце пытанне)
Пасля завяршэння мадэлявання сінтэзу і пост-сінтэзу ў вашым асяроддзі вы павінны зноў выкарыстоўваць Libero для фізічнай рэалізацыі вашага дызайну, выканання аналізу часу і магутнасці і стварэння праграм file.
- Стварыце новы праект Libero для фізічнай рэалізацыі і кампаноўкі дызайну. Пераканайцеся, што мэтавая прылада тая ж, што і ў эталонным праекце, створаным у канфігурацыі кампанентаў.
- Пасля стварэння праекта выдаліце сінтэз з ланцужка інструментаў у акне Design Flow (Project > Project Settings > Design Flow > Зніміце сцяжок з опцыі Enable Synthesis).
- Імпартуйце свой постсінтэзны *.vm file у гэты праект, (File > Імпарт > Сінтэзаваны Verilog Netlist (VM)).
Парада: Рэкамендуецца стварыць спасылку на гэта file, так што калі вы паўторна сінтэзуеце свой дызайн, Libero заўсёды выкарыстоўвае апошні спіс сетак пасля сінтэзу.
а. У акне «Іерархія праектавання» звярніце ўвагу на назву каранёвага модуля.
- Імпартуйце абмежаванні ў праект Libero. Выкарыстоўвайце дыспетчар абмежаванняў для імпарту абмежаванняў *.pdc/*.sdc/*.ndc.
а. Абмежаванне імпарту ўводу-вываду *.pdc files (Кіраўнік абмежаванняў > Атрыбуты ўводу/вываду > Імпарт).
б. Імпартаваць абмежаванне Floorplanning *.pdc files (Кіраўнік абмежаванняў > Планіроўшчык паверхаў > Імпарт).
в. Абмежаванне часу імпарту *.sdc files (Дыспетчар абмежаванняў > Час > Імпарт). Калі ваш дызайн мае адно з ядраў, пералічаных у Overview, забяспечыць імпарт SDC file згенераваны з дапамогай інструмента абмежаванняў атрымання.
d. Абмежаванне імпарту *.ndc files (Дыспетчар абмежаванняў > Атрыбуты спісу злучэнняў > Імпарт). - Асацыятыўныя абмежаванні Files для праектавання інструментаў.
а. Адкрыйце дыспетчар абмежаванняў (Кіраванне абмежаваннямі > Адкрыць кіраванне абмежаваннямі View).
Усталюйце сцяжок «Праверка месца, маршруту і часу» побач з абмежаваннем. file усталяваць абмежаванне file і інструмент асацыяцыі. Звяжыце абмежаванне *.pdc з Place-andRoute і *.sdc з праверкай Place-and-Route і Timing. Звязаць *.ndc file каб скласці Netlist.
Парада: Калі З гэтым абмежаваннем *.sdc не атрымліваецца размясціць і пракласці маршрут. file, затым імпартуйце гэты ж *.sdc file да сінтэзу і паўторна запусціць сінтэз. - Націсніце «Скампіляваць спіс нетканальных ліній», а затым «Размясціць і пракласці маршрут», каб завяршыць крок размяшчэння.
- Інструмент «Наладзіць дадзеныя і памяць ініцыялізацыі праекта» дазваляе ініцыялізаваць блокі праекта, такія як LSRAM, µSRAM, XCVR (трансіверы) і PCIe, выкарыстоўваючы дадзеныя, якія захоўваюцца ў энерганезалежнай памяці µPROM, sNVM або знешняй флэш-памяці SPI. Інструмент мае наступныя ўкладкі для вызначэння спецыфікацыі паслядоўнасці ініцыялізацыі праекта, спецыфікацыі кліентаў ініцыялізацыі і кліентаў карыстальніцкіх дадзеных.
– Укладка «Ініцыялізацыя дызайну»
– Укладка µPROM
– укладка sNVM
– Укладка SPI Flash
– Укладка Fabric RAM
Выкарыстоўвайце ўкладкі ў інструменце, каб наладзіць дадзеныя ініцыялізацыі дызайну і памяць.
Пасля завяршэння канфігурацыі выканайце наступныя дзеянні для праграмавання дадзеных ініцыялізацыі:
• Стварэнне кліентаў ініцыялізацыі
• Генерацыя або экспарт бітавага патоку
• Запраграмуйце прыладу
Падрабязную інфармацыю аб тым, як выкарыстоўваць гэты інструмент, глядзіце ў Кіраўніцтве карыстальніка Libero SoC Design Flow. Для атрымання дадатковай інфармацыі аб камандах Tcl, якія выкарыстоўваюцца для канфігурацыі розных укладак у інструменце і ўказанні канфігурацыі памяці files (*.cfg), гл. Даведнік па камандах Tcl. - Стварыць праграму File з гэтага праекта і выкарыстоўваць яго для праграмавання вашай FPGA.
Дадатак А—SampАбмежаванні SDC (Задайце пытанне
Libero SoC стварае абмежаванні часу SDC для пэўных ядраў IP, такіх як CCC, OSC, трансівер і гэтак далей. Перадача абмежаванняў SDC інструментам праектавання павялічвае верагоднасць выканання тэрмінаў закрыцця з меншымі намаганнямі і меншай колькасцю ітэрацый праектавання. Поўны іерархічны шлях ад асобніка верхняга ўзроўню даецца для ўсіх аб'ектаў праектавання, на якія спасылаюцца абмежаванні.
7.1 Часавыя абмежаванні SDC (Задайце пытанне)
У эталонным праекце Libero IP гэта абмежаванне SDC верхняга ўзроўню file даступны ў Constraint Manager (Design Flow > Open Manage Constraint View >Час > Вывесці абмежаванні).
Важна: Глядзіце гэта file каб усталяваць абмежаванні SDC, калі ваш праект утрымлівае CCC, OSC, прыёмаперадатчык і іншыя кампаненты. Пры неабходнасці змяніце поўны іерархічны шлях, каб ён адпавядаў іерархіі вашага праекта, або скарыстайцеся ўтылітай Derive_Constraints і крокамі ў Дадатку C — Вывядзенне абмежаванняў на ўзроўні SDC кампанентаў file.
Захаваць file пад іншае імя і імпартаваць SDC file да інструмента сінтэзу, інструмента размяшчэння і маршруту і праверкі часу, як і да любога іншага абмежавання SDC files.
7.1.1 Вытворны SDC File (Задайце пытанне)
# Гэта file быў створаны на аснове наступнай крыніцы SDC files:
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_CCC_C0/PF_CCC_C0_0/PF_CCC_C0_PF_CCC_C0_0_PF_CCC.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
CLK_DIV/CLK_DIV_0/CLK_DIV_CLK_DIV_0_PF_CLK_DIV.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
ПЕРАДАЧА_ФАПЧ/ПЕРАДАЧА_ФАПЧ_0/ПЕРАДАЧА_ФАПЧ_ПЕРАДАЧА_ФАПЧ_0_PF_TX_PLL.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
ІНІЦЫЯТАР_DMA/ІНІЦЫЯТАР_DMA_0/ІНІЦЫЯТАР_DMA.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
FIC0_INITIATOR/FIC0_INITIATOR_0/FIC0_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
ICICLE_MSS/ICICLE_MSS.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_PCIE_C0/PF_PCIE_C0_0/PF_PCIE_C0_PF_PCIE_C0_0_PF_PCIE.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
Ініцыятар PCIE/PCIE_INITIATOR_0/PCIE_INITIATOR.sdc
# /drive/aPA5M/cores/constraints/osc_rc160mhz.sdc
# *** Любыя змены ў гэтым file будуць страчаныя пры паўторным выкананні вытворных абмежаванняў. ***
create_clock -name {CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK} -перыяд 6.25
[get_pins { CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK } ] create_clock -назва {REF_CLK_PAD_P} -перыяд 10 [get_ports {REF_CLK_PAD_P } ] create_clock -назва {CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/
DIV_CLK} -перыяд 8
[get_pins {CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/DIV_CLK}] create_generated_clock -назва {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT0} -памножыць_на_25 -дзяліць_на_32 -крыніца
[get_pins {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0}] -фаза 0
[get_pins {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT0}] create_generated_clock -назва {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT1} -памножыць_на_25 -дзяліць_на_32 -крыніца
[get_pins {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0}] -фаза 0
[get_pins {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT1}] create_generated_clock -назва {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT2} -памножыць_на_25 -дзяліць_на_32 -крыніца
[get_pins {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0}] -фаза 0
[get_pins {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT2}] create_generated_clock -назва {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT3} -памножыць_на_25 -дзяліць_на_64 -крыніца
[get_pins {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0}] -фаза 0
[get_pins {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT3}] create_generated_clock -назва {CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/
Y_DIV} -дзяленне_на_2 -крыніца
[get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/A } ] [get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/Y_DIV } ] set_false_path -through [get_nets { DMA_INITIATOR_inst_0/ARESETN* } ] set_false_path -from [get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/rdGrayCounter*/cntGray* } ] -to [get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
rdPtr_s1* } ] set_false_path -from [get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/wrGrayCounter*/cntGray* } ] -to [get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
wrPtr_s1* } ] set_false_path -through [get_nets { FIC0_INITIATOR_inst_0/ARESETN* } ] set_false_path -to [get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[0] PCIE/PF_PCIE_C0_0/
PCIE_1/INTERRUPT[1] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[2] PCIE/PF_PCIE_C0_0/PCIE_1/
INTERRUPT[3] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[4] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[5]
PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[6] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[7] PCIE/PF_PCIE_C0_0/
PCIE_1/WAKEREQ PCIE/PF_PCIE_C0_0/PCIE_1/MPERST_N } ] set_false_path -from [get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/TL_CLK } ] set_false_path -through [get_nets { PCIE_INITIATOR_inst_0/ARESETN* } ]
Дадатак B — Імпарт бібліятэк мадэлявання ў асяроддзе мадэлявання (Задайце пытанне)
Сімулятар па змаўчанні для мадэлявання RTL з Libero SoC - ModelSim ME Pro.
Папярэдне скампіляваныя бібліятэкі для сімулятара па змаўчанні даступныя пры ўсталёўцы Libero ў каталогу /Designer/lib/modelsimpro/precompiled/vlog для падтрымоўваных сямействаў®. Libero SoC таксама падтрымлівае іншыя версіі сімулятараў іншых вытворцаў: ModelSim, Questasim, VCS, Xcelium.
, Active HDL і Riviera Pro. Запампуйце адпаведныя папярэдне скампіляваныя бібліятэкі з Libero SoC v12.0 і больш позняй версіі на аснове сімулятара і яго версіі.
Падобна да асяроддзя Libero, run.do file неабходна стварыць для запуску мадэлявання па-за Libero.
Стварыце просты run.do file які мае каманды для стварэння бібліятэкі для вынікаў кампіляцыі, адлюстравання бібліятэкі, кампіляцыі і мадэлявання. Выканайце наступныя дзеянні, каб стварыць базавы run.do file.
- Стварыце лагічную бібліятэку для захоўвання вынікаў кампіляцыі з дапамогай каманды vlib vlib presynth.
- Супастаўце лагічную назву бібліятэкі з папярэдне скампіляваным каталогам бібліятэк з дапамогай каманды vmap vmap .
- Зыходны код кампіляцыі files — выкарыстоўваць каманды кампілятара, спецыфічныя для мовы, для кампіляцыі праекта files у рабочы каталог.
– відэаблог для .v/.sv
– vcom для .vhd - Загрузіце праект для мадэлявання з дапамогай каманды vsim, указаўшы назву любога модуля верхняга ўзроўню.
- Мадэлюйце дызайн з дапамогай каманды run.
Пасля загрузкі дызайну час мадэлявання абнуляецца, і вы можаце ўвесці каманду запуску, каб пачаць мадэляванне.
У акне стэнаграмы сімулятара выканайце run.do file як run.do запусціць мадэляванне. Сample run.do file наступным чынам.
ціха ўсталяваць ACTELLIBNAME PolarFire ціха ўсталяваць PROJECT_DIR “W:/Test/basic_test” калі
{[file існуе прэсінтатар/_info]} { echo “INFO: Бібліятэка мадэлявання, якая прадугледжвае сінтэз, існуе” } else
{ file выдаліць -force presynth vlib presynth } vmap presynth presynth vmap PolarFire
«X:/Libero/Designer/lib/modelsimpro/precompiled/vlog/PolarFire» vlog -sv -work перадсінтэзатар
«${PROJECT_DIR}/hdl/top.v» відэаблог «+incdir+${PROJECT_DIR}/stimulus» -sv -праца перадсінтэзатара «$»
{КАТАЛОГ_ПРАЕКТА}/stimulus/tb.v” vsim -L PolarFire -L presynth -t 1ps presynth.tb дадаць хвалю /tb/*
запусціць 1000ns log /tb/* выхад
Дадатак C — Вызначэнне абмежаванняў (Задайце пытанне)
У гэтым дадатку апісваюцца каманды Derive Constraints Tcl.
9.1 Каманды Tcl для атрымання абмежаванняў (Задайце пытанне)
Утыліта derive_constraints дапамагае вам атрымаць абмежаванні з RTL або канфігуратара па-за межамі асяроддзя распрацоўкі Libero SoC. Каб стварыць абмежаванні для вашага дызайну, вам патрэбны Карыстальніцкі HDL, Кампанентны HDL і Кампанентныя абмежаванні fileс. Абмежаванні кампанента SDC files даступныя пад /кампанент/праца/ / / каталог пасля канфігурацыі і генерацыі кампанентаў.
Абмежаванне кожнага кампанента file складаецца з каманды set_component tcl (задае назву кампанента) і спісу абмежаванняў, створаных пасля канфігурацыі. Абмежаванні ствараюцца на аснове канфігурацыі і спецыфічныя для кожнага кампанента.
Exampраздзел 9-1. Абмежаванне кампанента File для ядра PF_CCC
Вось былыampле кампанентнага абмежавання file для ядра PF_CCC:
set_component PF_CCC_C0_PF_CCC_C0_0_PF_CCC
#Карпарацыя Microchip
# Дата: 2021 кастрычніка 26 г., 04:36:00
# Базавы тактавы сігнал для PLL #0
create_clock -period 10 [get_pins { pll_inst_0/REF_CLK_0 }] create_generated_clock -divide_by 1 -source [get_pins { pll_inst_0/}
REF_CLK_0 } ] -phase 0 [ get_pins { pll_inst_0/OUT0 } ] Тут create_clock і create_generated_clock — гэта адпаведна абмежаванні апорнага і выходнага тактавага сігналаў, якія генеруюцца на аснове канфігурацыі.
9.1.1 Праца з утылітай derive_constraints (Задайце пытанне)
Атрымлівайце абмежаванні, якія праходзяць праз праект і выдзяляюць новыя абмежаванні для кожнага асобніка кампанента на аснове раней прадастаўленага SDC кампанента fileс. Для эталонных гадзіннікаў CCC ён распаўсюджваецца назад праз канструкцыю, каб знайсці крыніцу эталонных гадзіннікаў. Калі крыніцай з'яўляецца ўвод-вывад, абмежаванне эталоннага тактавага сігналу будзе ўстаноўлена для ўводу-вываду. Калі гэта выхад CCC або іншая крыніца тактавага сігналу (напрыклад,ample, прыёмаперадатчык, асцылятар), ён выкарыстоўвае гадзіннік ад іншага кампанента і паведамляе папярэджанне, калі інтэрвалы не супадаюць. Абмежаванні Derive таксама прызначаць абмежаванні для некаторых макрасаў, такіх як убудаваныя асцылятары, калі яны ёсць у вашым RTL.
Каб выканаць утыліту derive_constraints, вы павінны паставіць файл .tcl file аргумент каманднага радка з наступнай інфармацыяй у паказаным парадку.
- Укажыце інфармацыю пра прыладу, выкарыстоўваючы інфармацыю з раздзела set_device.
- Пакажыце шлях да RTL fileз выкарыстаннем інфармацыі ў раздзеле read_verilog або read_vhdl.
- Усталюйце модуль верхняга ўзроўню, выкарыстоўваючы інфармацыю з раздзела set_top_level.
- Пакажыце шлях да кампанента SDC fileз выкарыстаннем інфармацыі ў раздзеле read_sdc або read_ndc.
- Выканаць fileз выкарыстаннем інфармацыі ў раздзеле derive_constraints.
- Пакажыце шлях да абмежаванняў, атрыманых з SDC file выкарыстоўваючы інфармацыю ў раздзеле write_sdc або write_pdc або write_ndc.
ExampРаздзел 9-2. Выкананне і змест derive.tcl File
Наступны эксample аргумент каманднага радка для выканання ўтыліты derive_constraints.
$ /bin{64}/derive_constraints derive.tcl
Змесціва файла derive.tcl file:
# Інфармацыя пра прыладу
set_device -family PolarFire -die MPF100T -speed -1
# направа направа files
read_verilog -mode system_verilog праект/кампанент/праца/txpll0/
txpll0_txpll0_0_PF_TX_PLL.v
read_verilog -mode system_verilog {праект/кампанент/праца/txpll0/txpll0.v}
read_verilog -mode system_verilog {праект/кампанент/праца/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.v}
read_verilog -mode system_verilog {праект/кампанент/праца/xcvr0/xcvr0.v}
read_vhdl -mode vhdl_2008 {праект/hdl/xcvr1.vhd}
#Кампанент SDC files
set_top_level {xcvr1}
read_sdc -кампанент {праект/кампанент/праца/txpll0/txpll0_0/
txpll0_txpll0_0_PF_TX_PLL.sdc}
read_sdc -кампанент {праект/кампанент/праца/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.sdc}
#Выкарыстоўвайце каманду derive_constraint
вывесці_абмежаванні
Вынік #SDC/PDC/NDC files
write_sdc {праект/абмежаванне/xcvr1_derived_constraints.sdc}
write_pdc {праект/абмежаванне/fp/xcvr1_derived_constraints.pdc}
9.1.2 set_device (Задайце пытанне)
Апісанне
Укажыце прозвішча, назву кубіка і ўзровень хуткасці.
set_device -сямейства - памерці -хуткасць
Аргументы
| Параметр | Тып | Апісанне |
| -сям'я | радок | Укажыце назву сямейства. Магчымыя значэнні: PolarFire®, PolarFire SoC. |
| -памерці | радок | Укажыце назву штампа. |
| -хуткасць | радок | Укажыце хуткасць прылады. Магчымыя значэнні: STD або -1. |
| Тып вяртання | Апісанне |
| 0 | Каманда выканана паспяхова. |
| 1 | Збой каманды. Ёсць памылка. Вы можаце ўбачыць паведамленне пра памылку ў кансолі. |
Спіс памылак
| Код памылкі | Паведамленне пра памылку | Апісанне |
| ПАМЫЛКА0023 | Абавязковы параметр — адсутнічае штамп | Варыянт штампа абавязковы і павінен быць указаны. |
| ПАМЫЛКА0005 | Невядомы памер «MPF30» | Значэнне параметра -die няправільнае. Глядзіце магчымы спіс значэнняў у апісанні опцыі. |
| ПАМЫЛКА0023 | Параметр — кулька — адсутнае значэнне | Параметр плашкі пазначаны без значэння. |
| ПАМЫЛКА0023 | Абавязковы параметр — адсутнічае сям'я | Сямейны варыянт абавязковы і павінен быць указаны. |
| ПАМЫЛКА0004 | Невядомае сямейства 'PolarFire®' | Сямейны варыянт не правільны. Глядзіце магчымы спіс значэнняў у апісанні опцыі. |
| ………… працяг | ||
| Код памылкі | Паведамленне пра памылку | Апісанне |
| ПАМЫЛКА0023 | Параметр — сямейства адсутнічае значэнне | Сямейны варыянт пазначаны без значэння. |
| ПАМЫЛКА0023 | Абавязковы параметр — хуткасць адсутнічае | Параметр хуткасці абавязковы і павінен быць указаны. |
| ПАМЫЛКА0007 | Невядомая хуткасць ' | Параметр хуткасці няправільны. Глядзіце магчымы спіс значэнняў у апісанні опцыі. |
| ПАМЫЛКА0023 | Параметр — хуткасць адсутнічае значэнне | Параметр хуткасці ўказаны без значэння. |
Example
set_device -сямейства {PolarFire} -die {MPF300T_ES} -хуткасць -1
set_device -family SmartFusion 2 -die M2S090T -speed -1
9.1.3 read_verilog (Задайце пытанне)
Апісанне
Прачытайце Verilog file з дапамогай Verific.
read_verilog [-lib ] [-рэжым ]fileімя>
Аргументы
| Параметр | Тып | Апісанне |
| -бібліятэка | радок | Укажыце бібліятэку, якая змяшчае модулі, якія трэба дадаць у бібліятэку. |
| -рэжым | радок | Укажыце стандарт Verilog. Магчымыя значэнні: verilog_95, verilog_2k, system_verilog_2005, system_verilog_2009, system_verilog, verilog_ams, verilog_psl, system_verilog_mfcu. Значэнні неадчувальныя да рэгістра. Па змаўчанні - verilog_2k. |
| fileімя | радок | Верылог file імя. |
| Тып вяртання | Апісанне |
| 0 | Каманда выканана паспяхова. |
| 1 | Збой каманды. Ёсць памылка. Вы можаце ўбачыць паведамленне пра памылку ў кансолі. |
Спіс памылак
| Код памылкі | Паведамленне пра памылку | Апісанне |
| ПАМЫЛКА0023 | Параметр — адсутнічае значэнне lib | Опцыя lib пазначана без значэння. |
| ПАМЫЛКА0023 | Параметр — рэжым адсутнічае значэнне | Параметр рэжыму ўказаны без значэння. |
| ПАМЫЛКА0015 | Невядомы рэжым ' ' | Пазначаны рэжым Verilog невядомы. Глядзіце спіс магчымых рэжымаў Verilog у апісанні параметра mode. |
| ПАМЫЛКА0023 | Абавязковы параметр file імя адсутнічае | Няма верылога file шлях забяспечаны. |
| ПАМЫЛКА0016 | Збой з-за аналізатара Verific | Сінтаксічная памылка ў Verilog fileПарсер Verific можна ўбачыць у кансолі над паведамленнем пра памылку. |
| ПАМЫЛКА0012 | set_device не выклікаецца | Інфармацыя аб прыладзе не ўдакладняецца. Выкарыстоўвайце каманду set_device для апісання прылады. |
Example
read_verilog -mode system_verilog {component/work/top/top.v}
read_verilog -mode system_verilog_mfcu design.v
9.1.4 read_vhdl (Задайце пытанне)
Апісанне
Дадайце VHDL file у спіс VHDL files.
read_vhdl [-ліб ] [-рэжым ]fileімя>
Аргументы
| Параметр | Тып | Апісанне |
| -бібліятэка | — | Укажыце бібліятэку, у якую неабходна дадаць змесціва. |
| -рэжым | — | Вызначае стандарт VHDL. Па змаўчанні - VHDL_93. Магчымыя значэнні vhdl_93, vhdl_87, vhdl_2k, vhdl_2008, vhdl_psl. Значэнні неадчувальныя да рэгістра. |
| fileімя | — | VHDL file імя. |
| Тып вяртання | Апісанне |
| 0 | Каманда выканана паспяхова. |
| 1 | Збой каманды. Ёсць памылка. Вы можаце ўбачыць паведамленне пра памылку ў кансолі. |
Спіс памылак
| Код памылкі | Паведамленне пра памылку | Апісанне |
| ПАМЫЛКА0023 | Параметр — адсутнічае значэнне lib | Опцыя lib пазначана без значэння. |
| ПАМЫЛКА0023 | Параметр — рэжым адсутнічае значэнне | Параметр рэжыму ўказаны без значэння. |
| ПАМЫЛКА0018 | Невядомы рэжым ' ' | Пазначаны рэжым VHDL невядомы. Глядзіце спіс магчымых рэжымаў VHDL у апісанні параметра рэжыму. |
| ПАМЫЛКА0023 | Абавязковы параметр file імя адсутнічае | Няма VHDL file шлях забяспечаны. |
| ПАМЫЛКА0019 | Немагчыма зарэгістраваць invalid_path.v file | Указаны VHDL file не існуе або не мае дазволу на чытанне. |
| ПАМЫЛКА0012 | set_device не выклікаецца | Інфармацыя аб прыладзе не ўдакладняецца. Выкарыстоўвайце каманду set_device для апісання прылады. |
Example
read_vhdl -mode vhdl_2008 osc2dfn.vhd
read_vhdl {hdl/top.vhd}
9.1.5 set_top_level (Задайце пытанне)
Апісанне
Пакажыце назву модуля верхняга ўзроўню ў RTL.
набор_верхняга_ўзроўню [-lib ]
Аргументы
| Параметр | Тып | Апісанне |
| -бібліятэка | радок | Бібліятэка для пошуку модуля або сутнасці верхняга ўзроўню (неабавязкова). |
| імя | радок | Назва модуля або сутнасці верхняга ўзроўню. |
| Тып вяртання | Апісанне |
| 0 | Каманда выканана паспяхова. |
| 1 | Збой каманды. Ёсць памылка. Вы можаце ўбачыць паведамленне пра памылку ў кансолі. |
Спіс памылак
| Код памылкі | Паведамленне пра памылку | Апісанне |
| ПАМЫЛКА0023 | Абавязковы параметр верхняга ўзроўню адсутнічае | Опцыя верхняга ўзроўню абавязковая і павінна быць указана. |
| ПАМЫЛКА0023 | Параметр — адсутнічае значэнне lib | Опцыя lib пазначана без значэнняў. |
| ПАМЫЛКА0014 | Немагчыма знайсці верхні ўзровень у бібліятэцы | Пазначаны модуль верхняга ўзроўню не вызначаны ў прадстаўленай бібліятэцы. Каб выправіць гэтую памылку, неабходна выправіць назву модуля верхняга ўзроўню або бібліятэкі. |
| ПАМЫЛКА0017 | Распрацаваць не атрымалася | Памылка ў працэсе распрацоўкі RTL. Паведамленне пра памылку можна ўбачыць у кансолі. |
Example
набор_верхняга_ўзроўню {верх}
set_top_level -lib hdl top
9.1.6 read_sdc (Задаць пытанне)
Апісанне
Прачытайце SDC file у базу дадзеных кампанентаў.
read_sdc -кампанентfileімя>
Аргументы
| Параметр | Тып | Апісанне |
| -кампанент | — | Гэта абавязковы сцяг для каманды read_sdc, калі мы атрымліваем абмежаванні. |
| fileімя | радок | Шлях да SDC file. |
| Тып вяртання | Апісанне |
| 0 | Каманда выканана паспяхова. |
| 1 | Збой каманды. Ёсць памылка. Вы можаце ўбачыць паведамленне пра памылку ў кансолі. |
Спіс памылак
| Код памылкі | Паведамленне пра памылку | Апісанне |
| ПАМЫЛКА0023 | Абавязковы параметр file імя адсутнічае. | Абавязковы варыянт file імя не ўказана. |
| ПАМЫЛКА0000 | SDC file <file_path> не чытаецца. | Указаны SDC file не мае дазволу на чытанне. |
| ПАМЫЛКА0001 | Не ўдалося адкрыцьfile_шлях> file. | ШАР file не існуе. Шлях трэба выправіць. |
| ПАМЫЛКА0008 | Адсутнічае каманда set_component уfile_шлях> file | Пазначаны кампанент SDC file не вызначае кампанент. |
| Код памылкі | Паведамленне пра памылку | Апісанне |
| ПАМЫЛКА0009 | <List of errors from sdc file> | ШАР file змяшчае няправільныя каманды sdc. Напрыкладampле,
калі ёсць памылка ў абмежаванні set_multicycle_path: Памылка пры выкананні каманды read_sdc: уfile_шлях> file: Памылка ў камандзе set_multicycle_path: Невядомы параметр [get_cells {reg_a}]. |
Example
read_sdc -component {./component/work/ccc0/ccc0_0/ccc0_ccc0_0_PF_CCC.sdc}
9.1.7 read_ndc (Задаць пытанне)
Апісанне
Прачытайце NDC file у базу дадзеных кампанентаў.
read_ndc -кампанентfileімя>
Аргументы
| Параметр | Тып | Апісанне |
| -кампанент | — | Гэта абавязковы сцяг для каманды read_ndc, калі мы атрымліваем абмежаванні. |
| fileімя | радок | Шлях да НДЦ file. |
| Тып вяртання | Апісанне |
| 0 | Каманда выканана паспяхова. |
| 1 | Збой каманды. Ёсць памылка. Вы можаце ўбачыць паведамленне пра памылку ў кансолі. |
Спіс памылак
| Код памылкі | Паведамленне пра памылку | Апісанне |
| ПАМЫЛКА0001 | Не ўдалося адкрыцьfile_шлях> file | НДК file не існуе. Шлях трэба выправіць. |
| ПАМЫЛКА0023 | Абавязковы параметр — адсутнічае AtclParamO_. | Абавязковы варыянт fileімя не ўказана. |
| ПАМЫЛКА0023 | Абавязковы параметр — кампанент адсутнічае. | Варыянт кампанента абавязковы і павінен быць указаны. |
| ПАМЫЛКА0000 | НДЦ file 'file_path>' не чытаецца. | Указаны НДЦ file не мае дазволу на чытанне. |
Example
read_ndc -component {component/work/ccc1/ccc1_0/ccc_comp.ndc}
9.1.8 derive_constraints (Задаць пытанне)
Апісанне
Стварыць кампанент SDC files у базу дадзеных на ўзроўні дызайну.
вывесці_абмежаванні
Аргументы
| Тып вяртання | Апісанне |
| 0 | Каманда выканана паспяхова. |
| 1 | Збой каманды. Ёсць памылка. Вы можаце ўбачыць паведамленне пра памылку ў кансолі. |
Спіс памылак
| Код памылкі | Паведамленне пра памылку | Апісанне |
| ПАМЫЛКА0013 | Верхні ўзровень не вызначаны | Гэта азначае, што модуль або аб'ект верхняга ўзроўню не пазначаны. Каб выправіць гэты выклік, выканайце каманду Каманда set_top_level перад камандай derive_constraints. |
Example
вывесці_абмежаванні
9.1.9 write_sdc (Задаць пытанне)
Апісанне
Піша абмежаванне file у фармаце SDC.
запіс_sdcfileімя>
Аргументы
| Параметр | Тып | Апісанне |
| <fileімя> | радок | Шлях да SDC file будзе згенераваны. Гэта абавязковы варыянт. Калі file існуе, ён будзе перазапісаны. |
| Тып вяртання | Апісанне |
| 0 | Каманда выканана паспяхова. |
| 1 | Збой каманды. Ёсць памылка. Вы можаце ўбачыць паведамленне пра памылку ў кансолі. |
Спіс памылак
| Код памылкі | Паведамленне пра памылку | Апісанне |
| ПАМЫЛКА0003 | Не ўдалося адкрыцьfile шлях> file. | File шлях не правільны. Праверце, ці існуюць бацькоўскія каталогі. |
| ПАМЫЛКА0002 | SDC file 'file path>' недаступны для запісу. | Указаны SDC file не мае дазволу на запіс. |
| ПАМЫЛКА0023 | Абавязковы параметр file імя адсутнічае. | ШАР file шлях з'яўляецца абавязковым параметрам і павінен быць указаны. |
Example
write_sdc «derived.sdc»
9.1.10 write_pdc (Задаць пытанне)
Апісанне
Запісвае фізічныя абмежаванні (толькі абмежаванні атрымання).
запіс_pdcfileімя>
Аргументы
| Параметр | Тып | Апісанне |
| <fileімя> | радок | Шлях да PDC file будзе згенераваны. Гэта абавязковы варыянт. Калі file шлях існуе, ён будзе перазапісаны. |
| Тып вяртання | Апісанне |
| 0 | Каманда выканана паспяхова. |
| 1 | Збой каманды. Ёсць памылка. Вы можаце ўбачыць паведамленне пра памылку ў кансолі. |
Спіс памылак
| Код памылкі | Паведамленні пра памылкі | Апісанне |
| ПАМЫЛКА0003 | Не ўдалося адкрыцьfile шлях> file | The file шлях не правільны. Праверце, ці існуюць бацькоўскія каталогі. |
| ПАМЫЛКА0002 | PDC file 'file path>' нельга запісваць. | Пазначаны PDC file не мае дазволу на запіс. |
| ПАМЫЛКА0023 | Абавязковы параметр file імя адсутнічае | PDC file шлях з'яўляецца абавязковым параметрам і павінен быць указаны. |
Example
write_pdc «derived.pdc»
9.1.11 write_ndc (Задаць пытанне)
Апісанне
Запісвае абмежаванні NDC у a file.
запіс_ndcfileімя>
Аргументы
| Параметр | Тып | Апісанне |
| fileімя | радок | Шлях да НДЦ file будзе згенераваны. Гэта абавязковы варыянт. Калі file існуе, ён будзе перазапісаны. |
| Тып вяртання | Апісанне |
| 0 | Каманда выканана паспяхова. |
| 1 | Збой каманды. Ёсць памылка. Вы можаце ўбачыць паведамленне пра памылку ў кансолі. |
Спіс памылак
| Код памылкі | Паведамленні пра памылкі | Апісанне |
| ПАМЫЛКА0003 | Не ўдалося адкрыцьfile_шлях> file. | File шлях не правільны. Бацькоўскія каталогі не існуюць. |
| ПАМЫЛКА0002 | НДЦ file 'file_path>' недаступны для запісу. | Указаны НДЦ file не мае дазволу на запіс. |
| ПАМЫЛКА0023 | Абавязковы параметр _AtclParamO_ адсутнічае. | НДК file шлях з'яўляецца абавязковым параметрам і павінен быць указаны. |
Example
write_ndc «derived.ndc»
9.1.12 add_include_path (Задаць пытанне)
Апісанне
Вызначае шлях для ўключэння пошуку files пры чытанні RTL files.
дадаць_уключаны_шлях
Аргументы
| Параметр | Тып | Апісанне |
| каталог | радок | Вызначае шлях для ўключэння пошуку files пры чытанні RTL fileс. Гэтая опцыя з'яўляецца абавязковай. |
| Тып вяртання | Апісанне |
| 0 | Каманда выканана паспяхова. |
| Тып вяртання | Апісанне |
| 1 | Збой каманды. Ёсць памылка. Вы можаце ўбачыць паведамленне пра памылку ў кансолі. |
Спіс памылак
| Код памылкі | Паведамленне пра памылку | Апісанне |
| ПАМЫЛКА0023 | Абавязковы параметр include path адсутнічае. | Параметр каталога абавязковы і павінен быць прадастаўлены. |
Заўвага: Калі шлях да каталога няправільны, тады add_include_path будзе перададзены без памылкі.
Аднак каманды read_verilog/read_vhd не будуць выкананы з-за парсера Verific.
Example
add_include_path component/work/COREABC0/COREABC0_0/rtl/vlog/core
Гісторыя версій (Задайце пытанне)
Гісторыя версій апісвае змены, якія былі ўнесены ў дакумент. Змены пералічаны па версіях, пачынаючы з самай актуальнай публікацыі.
| Рэвізія | Дата | Апісанне |
| F | 08/2024 | У гэтай рэдакцыі ўнесены наступныя змены: • Абноўлены раздзел Дадатак B — Імпарт бібліятэк мадэлявання ў асяроддзе мадэлявання. |
| E | 08/2024 | У гэтай рэдакцыі ўнесены наступныя змены: • Абноўлены раздзел «Зверху»view. • Абноўлены раздзел Вытворны SDC File. • Абноўлены раздзел Дадатак B — Імпарт бібліятэк мадэлявання ў асяроддзе мадэлявання. |
| D | 02/2024 | Гэты дакумент выпушчаны разам з Libero 2024.1 SoC Design Suite без змяненняў у параўнанні з версіяй 2023.2. Абноўлены раздзел Праца з утылітай derive_constraints |
| C | 08/2023 | Гэты дакумент выпушчаны разам з Libero 2023.2 SoC Design Suite без змяненняў у параўнанні з версіяй 2023.1. |
| B | 04/2023 | Гэты дакумент выпушчаны разам з Libero 2023.1 SoC Design Suite без змяненняў у параўнанні з версіяй 2022.3. |
| A | 12/2022 | Першапачатковая рэдакцыя. |
Падтрымка Microchip FPGA
Група прадуктаў Microchip FPGA забяспечвае сваю прадукцыю рознымі службамі падтрымкі, уключаючы службу падтрымкі кліентаў, цэнтр тэхнічнай падтрымкі кліентаў, webсайт і офісы продажаў па ўсім свеце.
Кліентам прапануецца наведаць інтэрнэт-рэсурсы Microchip перад тым, як звяртацца ў службу падтрымкі, бо вельмі верагодна, што на іх запыты ўжо дадзены адказы.
Звярніцеся ў цэнтр тэхнічнай падтрымкі праз webсайт на www.microchip.com/support. Укажыце нумар дэталі прылады FPGA, абярыце адпаведную катэгорыю корпуса і загрузіце дызайн files пры стварэнні тэхпадтрымкі.
Звярніцеся ў службу падтрымкі для атрымання нетэхнічнай падтрымкі прадукту, напрыклад, цэнаўтварэння прадукту, абнаўлення прадукту, абнаўлення інфармацыі, статусу заказу і аўтарызацыі.
- З Паўночнай Амерыкі тэлефануйце па нумары 800.262.1060
- З астатняга свету тэлефануйце па нумары 650.318.4460
- Факс, з любой кропкі свету, 650.318.8044
Інфармацыя пра мікрачып
Мікрачып Webсайт
Кампанія Microchip забяспечвае анлайн-падтрымку праз нашу webсайт на www.microchip.com/. гэта webсайт выкарыстоўваецца для стварэння fileі інфармацыя, лёгка даступная для кліентаў. Частка даступнага кантэнту ўключае:
- Падтрымка прадукту – тэхнічныя лісты і памылкі, заўвагі па ўжыванні і sampпраграмы, дызайнерскія рэсурсы, кіраўніцтва карыстальніка і дакументы па падтрымцы апаратнага забеспячэння, апошнія выпускі праграмнага забеспячэння і архіў праграмнага забеспячэння
- Агульная тэхнічная падтрымка – часта задаюць пытанні (FAQ), запыты на тэхнічную падтрымку, анлайнавыя групы абмеркавання, спіс удзельнікаў партнёрскай праграмы Microchip design
- Business of Microchip – Кіраўніцтва па выбары і замове прадуктаў, апошнія прэс-рэлізы Microchip, спісы семінараў і мерапрыемстваў, спісы гандлёвых офісаў Microchip, дыстрыб'ютараў і прадстаўнікоў заводаў.
Служба паведамлення аб змене прадукту
Паслуга апавяшчэнняў Microchip аб зменах у прадукце дапамагае трымаць кліентаў у курсе прадуктаў Microchip. Падпісчыкі будуць атрымліваць апавяшчэнні па электроннай пошце кожны раз, калі будуць адбывацца змены, абнаўленні, рэвізіі або памылкі, звязаныя з вызначаным сямействам прадуктаў або інструментам распрацоўкі, якія ўяўляюць цікавасць. Для рэгістрацыі перайдзіце па адрасе www.microchip.com/pcn і выконвайце інструкцыі па рэгістрацыі.
Падтрымка кліентаў
Карыстальнікі прадуктаў Microchip могуць атрымаць дапамогу па некалькіх каналах:
- Дыстрыбутар або прадстаўнік
- Мясцовы офіс продажаў
- Інжынер убудаваных рашэнняў (ESE)
- Тэхнічная падтрымка
Кліенты павінны звязацца са сваім дыстрыбутарам, прадстаўніком або ESE па падтрымку. Мясцовыя офісы продажаў таксама даступныя, каб дапамагчы кліентам. Спіс гандлёвых офісаў і месцаў уключаны ў гэты дакумент. Тэхнічная падтрымка даступная праз webсайт па адрасе: www.microchip.com/support
Функцыя абароны кода прылад Microchip
Звярніце ўвагу на наступныя дэталі функцыі абароны кода на прадуктах Microchip:
- Прадукты Microchip адпавядаюць спецыфікацыям, якія змяшчаюцца ў іх спецыфікацыі Microchip.
- Кампанія Microchip лічыць, што яе сямейства прадуктаў бяспечна пры выкарыстанні па прызначэнні, у межах працоўных спецыфікацый і ў звычайных умовах.
- Microchip шануе свае правы на інтэлектуальную ўласнасць і актыўна абараняе іх. Спробы парушыць функцыі абароны кода прадукту Microchip строга забароненыя і могуць парушаць Закон аб аўтарскім праве ў лічбавае тысячагоддзе.
- Ні Microchip, ні любы іншы вытворца паўправаднікоў не можа гарантаваць бяспеку свайго кода. Абарона кода не азначае, што мы гарантуем, што прадукт «незломны». Абарона кода пастаянна развіваецца. Microchip імкнецца пастаянна паляпшаць функцыі абароны кода нашай прадукцыі.
Юрыдычная інфармацыя
Гэтую публікацыю і змешчаную ў ёй інфармацыю можна выкарыстоўваць толькі з прадуктамі Microchip, у тым ліку для распрацоўкі, тэсціравання і інтэграцыі прадуктаў Microchip з вашым дадаткам. Выкарыстанне гэтай інфармацыі любым іншым спосабам парушае гэтыя ўмовы. Інфармацыя аб праграмах прылады прадастаўляецца толькі для вашага зручнасці і можа быць заменена абнаўленнямі. Вы нясеце адказнасць за тое, каб ваша заяўка адпавядала вашым патрабаванням. Каб атрымаць дадатковую падтрымку, звярніцеся ў мясцовы офіс продажаў Microchip або па адрасе www.microchip.com/en-us/support/design-help/client-support-services.
ГЭТАЯ ІНФАРМАЦЫЯ ПРАДСТАЎЛЯЕЦЦА MICROCHIP «ЯК ЁСЦЬ». MICROCHIP НЕ РАБІЦЬ НІЯКІХ ЗАЯЎ І НІЯКІХ ГАРАНТЫЙ ЯВНЫХ АБО ПАРУШЭННЫХ, ПІСЬМОВЫХ АБО ВУСНЫХ, СТАТУТНЫХ АБО ІНШЫМ, ЗВЯЗАНЫХ ДА ІНФАРМАЦЫІ, ВКЛЮЧАЮЧЫ, АЛЕ НЕ АБМЯЖУЮЧЫСЯ ЛЮБЫЯ ПАРУШЭННЯМІ ГАРАНТЫІ НЕПАРУШЭННЯ ПРАВАЎ, ГАРАНТЫРНАЙ ПРЫГОДНАСЦІ І ПАДАТКІ НЕАБХОДНАСЦЬ ДЛЯ ПЭЙНАЙ МЭТЫ АБО ГАРАНТЫІ ЗВЯЗАНЫЯ З ЯГО СТАНАМ, ЯКАСЦЮ АБО ДЗЕЙНАСЦІ. MICROCHIP НЕ НЯСЕ АДКАЗНАСЦІ ЗА ЛЮБЫЯ УСКОСНЫЯ, СПЕЦЫЯЛЬНЫЯ, ШТРАФНЫЯ, ВЫПАДКОВЫЯ АБО АСПОЧНЫЯ СТРАТЫ, ШКОДУ, КОШТ АБО ВЫТРАТЫ ЛЮБЫХ РОДАЎ, ЗВЯЗАНЫЯ ДА ІНФАРМАЦЫІ АБО ЯЕ ВЫКАРЫСТАННЯ, НЕЗАЛЕЖНА ДЗЯВОЮ, НАВАТ КАЛІ MICROCHIP БЫЎ ПРЫЧЫНЕНЫ EN ПАВЕДАМЛЕНЫ МАГЧЫМАСЦЬ АБО ШКОДЫ ПРАДБАЧЫЦЦА. У ПОЎНАЙ МЕРЫ, ДАЗВОЛЕНАЙ ЗАКОНАМ, ПОЎНАЯ АДКАЗНАСЦЬ MICROCHIP ПА ЎСІХ ПРАТЫЗАХ, ЯКІМ СПОСАБАМ ЗВЯЗАНЫХ З ІНФАРМАЦЫЯЙ АБО ЯЕ ВЫКАРЫСТАННЕМ, НЕ БУДЗЕ ПЕРАВЫШАЦЬ СУМУ ГАНАРАТУ, КАЛІ ЁСЦЬ ЁСЦЬ, ЯКУЮ ВЫ ЗАПЛАЦІЛІ НЕПАМОГУЧНА MICROCHIP ЗА ІНФАРМАЦЫЮ.
Выкарыстанне прылад Microchip у мэтах жыццезабеспячэння і/або бяспекі цалкам ажыццяўляецца на рызыку пакупніка, і пакупнік згаджаецца абараняць, кампенсаваць і вызваляць Microchip ад любых страт, прэтэнзій, пазоваў або выдаткаў, якія ўзніклі ў выніку такога выкарыстання. Калі не пазначана іншае, ніякія ліцэнзіі не перадаюцца, ні ўскосна, ні іншым чынам, пад якімі-небудзь правамі інтэлектуальнай уласнасці Microchip.
Таварныя знакі
Назва і лагатып Microchip, лагатып Microchip, Adaptec, AVR, лагатып AVR, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStylus, maXTouch, MediaLB, megaAVR, Microsemi, лагатып Microsemi, MOST, лагатып MOST, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, лагатып PIC32, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, лагатып SST, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron і XMEGA з'яўляюцца зарэгістраванымі гандлёвымі маркамі Microchip Technology Incorporated у ЗША і іншых краінах.
AgileSwitch, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, лагатып ProASIC Plus, Quiet-Wire, SmartFusion, SyncWorld, TimeCesium, TimeHub, TimePictra, TimeProvider і ZL з'яўляюцца зарэгістраванымі гандлёвымі маркамі Microchip Technology Incorporated у ЗША
Падаўленне суседніх ключоў, AKS, Analog-for-the-Digital Age, Any Capacitor, AnyIn, AnyOut, Augmented Switching, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net, Dynamic Average Matching , DAM, ECAN, Espresso T1S, EtherGREEN, EyeOpen, GridTime, IdealBridge, IGaT, унутрысхемнае паслядоўнае праграмаванне, ICSP, INICnet, інтэлектуальнае распараллеліванне, IntelliMOS, падключэнне паміж чыпамі, блакіроўшчык дрыгацення, ручка-на-дысплеі, MarginLink, maxCrypto, максView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified logo, MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS 7, PowerSmart, PureSilicon , QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance , Trusted Time, TSHARC, Turing, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect і ZENA з'яўляюцца гандлёвымі маркамі кампаніі Microchip Technology Incorporated у ЗША і іншых краінах.
SQTP з'яўляецца знакам абслугоўвання Microchip Technology Incorporated у ЗША
Лагатып Adaptec, Frequency on Demand, Silicon Storage Technology і Symmcom з'яўляюцца зарэгістраванымі гандлёвымі маркамі Microchip Technology Inc. у іншых краінах.
GestIC з'яўляецца зарэгістраванай гандлёвай маркай Microchip Technology Germany II GmbH & Co. KG, даччынай кампаніі Microchip Technology Inc., у іншых краінах.
Усе іншыя гандлёвыя маркі, згаданыя тут, з'яўляюцца ўласнасцю адпаведных кампаній.
2024, Microchip Technology Incorporated і яе даччыныя кампаніі. Усе правы абаронены.
ISBN: 978-1-6683-0183-8
Сістэма менеджменту якасці
Для атрымання інфармацыі аб сістэмах менеджменту якасці Microchip, калі ласка, наведайце www.microchip.com/quality.
Продажы і абслугоўванне па ўсім свеце
| АМЕРЫКА | АЗІЯ/ЦІХІ АКІЯН | АЗІЯ/ЦІХІ АКІЯН | ЕЎРОПА |
| Карпаратыўны офіс 2355 West Chandler Blvd. Чандлер, AZ 85224-6199 тэл.: 480-792-7200 Факс: 480-792-7277 Тэхнічная падтрымка: www.microchip.com/support Web Адрас: www.microchip.com Атланта Дулут, Джорджыя тэл.: 678-957-9614 Факс: 678-957-1455 Осцін, Тэхас тэл.: 512-257-3370 Бостан Уэстбара, Масачусэтс тэл.: 774-760-0087 Факс: 774-760-0088 Чыкага Ітаска, штат Ілінойс тэл.: 630-285-0071 Факс: 630-285-0075 Далас Addison, TX тэл.: 972-818-7423 Факс: 972-818-2924 Дэтройт Нові, М.І тэл.: 248-848-4000 Х'юстан, Тэхас тэл.: 281-894-5983 Індыянапаліс Ноблсвіл, Індыяна тэл.: 317-773-8323 Факс: 317-773-5453 тэл.: 317-536-2380 Лос-Анджэлес Місія Вьеха, Каліфорнія тэл.: 949-462-9523 Факс: 949-462-9608 тэл.: 951-273-7800 Ролі, Паўночная Караліна тэл.: 919-844-7510 Нью-Ёрк, Нью-Ёрк тэл.: 631-435-6000 Сан-Хасэ, Каліфорнія тэл.: 408-735-9110 тэл.: 408-436-4270 Канада – Таронта тэл.: 905-695-1980 Факс: 905-695-2078 |
Аўстралія – Сіднэй Тэл.: 61-2-9868-6733 Кітай – Пекін Тэл.: 86-10-8569-7000 Кітай – Чэнду Тэл.: 86-28-8665-5511 Кітай - Чунцын Тэл.: 86-23-8980-9588 Кітай – Дунгуань Тэл.: 86-769-8702-9880 Кітай - Гуанчжоу Тэл.: 86-20-8755-8029 Кітай - Ханчжоу Тэл.: 86-571-8792-8115 Кітай – САР Ганконг Тэл.: 852-2943-5100 Кітай – Нанкін Тэл.: 86-25-8473-2460 Кітай - Ціндао Тэл.: 86-532-8502-7355 Кітай – Шанхай Тэл.: 86-21-3326-8000 Кітай – Шэньян Тэл.: 86-24-2334-2829 Кітай – Шэньчжэнь Тэл.: 86-755-8864-2200 Кітай – Сучжоу Тэл.: 86-186-6233-1526 Кітай - Ухань Тэл.: 86-27-5980-5300 Кітай – Сіань Тэл.: 86-29-8833-7252 Кітай - Сямэнь Тэл.: 86-592-2388138 Кітай - Чжухай Тэл.: 86-756-3210040 |
Індыя – Бангалор Тэл.: 91-80-3090-4444 Індыя – Нью-Дэлі Тэл.: 91-11-4160-8631 Індыя - Пуна Тэл.: 91-20-4121-0141 Японія - Осака Тэл.: 81-6-6152-7160 Японія - Токіо Тэл: 81-3-6880-3770 Карэя - Тэгу Тэл.: 82-53-744-4301 Карэя - Сеул Тэл.: 82-2-554-7200 Малайзія - Куала-Лумпур Тэл.: 60-3-7651-7906 Малайзія - Пенанг Тэл.: 60-4-227-8870 Філіпіны - Маніла Тэл.: 63-2-634-9065 Сінгапур Тэл.: 65-6334-8870 Тайвань - Сінь Чу Тэл.: 886-3-577-8366 Тайвань - Гаосюн Тэл.: 886-7-213-7830 Тайвань - Тайбэй Тэл.: 886-2-2508-8600 Тайланд - Бангкок Тэл.: 66-2-694-1351 В'етнам - Хашымін Тэл.: 84-28-5448-2100 |
Аўстрыя – Вельс Тэл.: 43-7242-2244-39 Факс: 43-7242-2244-393 Данія – Капенгаген Тэл.: 45-4485-5910 Факс: 45-4485-2829 Фінляндыя – Эспа Тэл.: 358-9-4520-820 Францыя – Парыж Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Германія – Гархінг Тэл.: 49-8931-9700 Германія - Хаан Тэл.: 49-2129-3766400 Германія – Хайльброн Тэл.: 49-7131-72400 Германія – Карлсруэ Тэл.: 49-721-625370 Германія – Мюнхен Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Германія – Розенхайм Тэл.: 49-8031-354-560 Ізраіль - Ход Хашарон Тэл.: 972-9-775-5100 Італія – Мілан Тэл.: 39-0331-742611 Факс: 39-0331-466781 Італія – Падуя Тэл.: 39-049-7625286 Нідэрланды – Drunen Тэл.: 31-416-690399 Факс: 31-416-690340 Нарвегія - Тронхейм Тэл.: 47-72884388 Польшча – Варшава Тэл.: 48-22-3325737 Румынія – Бухарэст Tel: 40-21-407-87-50 Іспанія - Мадрыд Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Швецыя – Гётэнберг Tel: 46-31-704-60-40 Швецыя – Стакгольм Тэл.: 46-8-5090-4654 Вялікабрытанія - Вокінгем Тэл.: 44-118-921-5800 Факс: 44-118-921-5820 |
Дакументы / Рэсурсы
 |
MICROCHIP DS00004807F PolarFire Family FPGA Custom Flow [pdfКіраўніцтва карыстальніка DS00004807F PolarFire Family FPGA Custom Flow, DS00004807F, PolarFire Family FPGA Custom Flow, Family FPGA Custom Flow, Custom Flow, Flow |