Brugervejledning til PolarFire Family FPGA Custom Flow
Libero SoC v2024.2

Introduktion (Stil et spørgsmål)

Libero System-on-Chip (SoC)-software leverer et fuldt integreret Field Programmable Gate Array (FPGA) designmiljø. Nogle brugere vil dog muligvis gerne bruge tredjeparts syntese- og simuleringsværktøjer uden for Libero SoC-miljøet. Libero kan nu integreres i FPGA-designmiljøet. Det anbefales at bruge Libero SoC til at styre hele FPGA-designflowet.
Denne brugervejledning beskriver det brugerdefinerede flow til PolarFire- og PolarFire SoC-familieenheder, en proces til at integrere Libero som en del af det større FPGA-designflow. Understøttede enhedsfamilier® Følgende tabel viser de enhedsfamilier, som Libero SoC understøtter. Nogle oplysninger i denne vejledning gælder dog muligvis kun for en bestemt familie af enheder. I dette tilfælde er sådanne oplysninger tydeligt identificeret.
Tabel 1. Enhedsfamilier understøttet af Libero SoC

Enhedsfamilie	Beskrivelse
PolarFire®	PolarFire FPGA'er leverer branchens laveste effekt ved mellemstore tætheder med enestående sikkerhed og pålidelighed.
PolarFire SoC	PolarFire SoC er den første SoC FPGA med en deterministisk, kohærent RISC-V CPU-klynge og et deterministisk L2-hukommelsesundersystem, der muliggør Linux®- og realtidsapplikationer.

Overview (Stil et spørgsmål)

Mens Libero SoC giver et fuldt integreret end-to-end designmiljø til at udvikle SoC- og FPGA-designs, giver det også fleksibiliteten til at køre syntese og simulering med tredjepartsværktøjer uden for Libero SoC-miljøet. Nogle designtrin skal dog forblive inden for Libero SoC-miljøet.
Følgende tabel viser de vigtigste trin i FPGA-designflowet og angiver de trin, som Libero SoC skal bruges til.
Tabel 1-1. FPGA Design Flow

Designflowtrin	Skal bruge Libero	Beskrivelse
Designindlæg: HDL	Ingen	Brug tredjeparts HDL-editor/kontrolværktøj uden for Libero® SoC, hvis det ønskes.
Design Entry: Konfiguratorer	Ja	Opret det første Libero-projekt til generering af IP-katalogkernekomponenter.
Automatisk generering af PDC/SDC-begrænsninger	Ingen	Afledte begrænsninger kræver alle HDL files og et derive_constraints-værktøj, når det udføres uden for Libero SoC, som beskrevet i bilag C—Derive Constraints.
Simulering	Ingen	Brug tredjepartsværktøj uden for Libero SoC, hvis det ønskes. Kræver download af prækompilerede simuleringsbiblioteker til målenhed, målsimulator og mål Libero-version, der bruges til backend-implementering.
Syntese	Ingen	Brug tredjepartsværktøj uden for Libero SoC, hvis det ønskes.
Designimplementering: Administrer begrænsninger, kompiler netliste, Placer-og-rute (se ovenforview)	Ja	Opret andet Libero-projekt til backend-implementeringen.
Timing og Power Verifikation	Ja	Bliv i det andet Libero-projekt.
Konfigurer designinitialiseringsdata og -hukommelser	Ja	Brug dette værktøj til at administrere forskellige typer hukommelser og designinitialisering i enheden. Bliv i andet projekt.
Programmering File Generation	Ja	Bliv i andet projekt.

Vigtigt: Du skal downloade prækompilerede biblioteker, der er tilgængelige på Prækompilerede simuleringsbiblioteker side for at bruge en tredjepartssimulator.
I et rent Fabric FPGA-flow skal du indtaste dit design ved hjælp af HDL eller skematisk indtastning og sende det direkte.
til synteseværktøjerne. Flowet understøttes stadig. PolarFire og PolarFire SoC FPGA'er har betydelige
proprietære hårde IP-blokke, der kræver brug af konfigurationskerner (SgCores) fra Libero SoC IP'en
katalog. Særlig håndtering er påkrævet for alle blokke, der omfatter SoC-funktionalitet:

• PolarFire
  – PF_UPROM
  – PF_SYSTEM_SERVICES
  – PF_CCC
  – PF CLK DIV
  – PF_KRYPTO
  – PF_DRI
  – PF_INIT_MONITOR
  – PF_NGMUX
  – PF_OSC
  – RAM'er (TPSRAM, DPSRAM, URAM)
  – PF_SRAM_AHBL_AXI
  – PF_XCVR_ERM
  – PF_XCVR_REF_CLK
  – PF_TX_PLL
  – PF_PCIE
  – PF_IO
  – PF_IOD_CDR
  – PF_IOD_CDR_CCC
  – PF_IOD_GENERIC_RX
  – PF_IOD_GENERIC_TX
  – PF_IOD_GENERIC_TX_CCC
  – PF_RGMII_TO_GMII
  – PF_IOD_OCTAL_DDR
  – PF_DDR3
  – PF_DDR4
  – PF_LPDDR3
  – PF_QDR
  – PF_CORESMARTBERT
  – PF_TAMPER
  – PF_TVS, og så videre.

Ud over de ovennævnte SgCores er der mange DirectCore soft IP'er tilgængelige for PolarFire og PolarFire SoC-enhedsfamilier i Libero SoC-kataloget, der bruger FPGA-stofressourcer.
Hvis du bruger en af ​​de foregående komponenter til designindtastning, skal du bruge Libero SoC til en del af designindtastningen (komponentkonfiguration), men du kan fortsætte resten af ​​din designindtastning (HDL-indtastning osv.) uden for Libero. For at administrere FPGA-designflowet uden for Libero skal du følge trinnene i resten af ​​denne vejledning.
1.1 Komponentens livscyklus (Stil et spørgsmål)
De følgende trin beskriver livscyklussen for en SoC-komponent og giver instruktioner om, hvordan dataene skal håndteres.

1. Generer komponenten ved hjælp af dens konfigurator i Libero SoC. Dette genererer følgende typer data:
   – HDL files
   – Hukommelse files
   – Stimulus og simulering files
   – Komponent-SDC file
2. For HDL files, instansier og integrer dem i resten af ​​HDL-designet ved hjælp af det eksterne designindtastningsværktøj/proces.
3. Forsyningshukommelse files og stimulus files til dit simuleringsværktøj.
4. Forsyningskomponent SDC file til værktøjet Derive Constraint til generering af begrænsninger. Se bilag C—Derive Constraints for yderligere oplysninger.
5. Du skal oprette et andet Libero-projekt, hvor du importerer post-Syntesis-netlisten og dine komponentmetadata og dermed fuldender forbindelsen mellem det, du genererede, og det, du programmerer.

1.2 Oprettelse af Libero SoC-projekt (Stil et spørgsmål)
Nogle designtrin skal køres inde i Libero SoC-miljøet (tabel 1-1). For at disse trin kan køre, skal du oprette to Libero SoC-projekter. Det første projekt bruges til konfiguration og generering af designkomponenter, og det andet projekt er til den fysiske implementering af topdesignet.
1.3 Brugerdefineret flow (Stil et spørgsmål)
Følgende figur viser:

• Libero SoC kan integreres som en del af det større FPGA-designflow med tredjeparts syntese- og simuleringsværktøjer uden for Libero SoC-miljøet.
• Forskellige trin involveret i flowet, lige fra designoprettelse og syning til programmering af enheden.
• Den dataudveksling (input og output), der skal finde sted ved hvert trin i designflowet.

Tip:

1. SNVM.cfg, UPROM.cfg
2. *.mem file generation til simulering: pa4rtupromgen.exe tager UPROM.cfg som input og genererer UPROM.mem.

Følgende er trinnene i det brugerdefinerede flow:

1. Komponentkonfiguration og generering:
   en. Opret et første Libero-projekt (til at fungere som et referenceprojekt).
   b. Vælg kernen fra kataloget. Dobbeltklik på kernen for at give den et komponentnavn, og konfigurer komponenten.
   Dette eksporterer automatisk komponentdata og files. Der genereres også et komponentmanifest. Se Komponentmanifester for detaljer. For flere detaljer, se Komponentkonfiguration.
2. Udfyld dit RTL-design uden for Libero:
   a. Instantier komponenten HDL files.
   b. Placeringen af ​​HDL files er opført i komponentmanifesterne files.
3. Generer SDC-begrænsninger for komponenterne. Brug værktøjet Derive Constraints til at generere timingbegrænsningen. file(SDC) baseret på:
   a. Komponent HDL files
   b. Komponent SDC files
   c. Bruger HDL files
   For yderligere oplysninger, se bilag C—Udled begrænsninger.
4. Synteseværktøj/simuleringsværktøj:
   a. Få HDL files, stimulus files og komponentdata fra de specifikke lokationer som angivet i komponentmanifesterne.
   b. Syntetiser og simuler designet med tredjepartsværktøjer uden for Libero SoC.
5. Opret dit andet (implementerings-) Libero-projekt.
6. Fjern syntese fra designflowværktøjskæden (Projekt > Projektindstillinger > Designflow > fjern markeringen i afkrydsningsfeltet Aktiver syntese).
7. Importer designkilden files (post-syntese *.vm netliste fra synteseværktøj):
   – Importer post-syntese *.vm netlist (File>Importer> Syntetiseret Verilog Netlist (VM)).
   – Komponentmetadata *.cfg files for uPROM og/eller sNVM.
8. Importer enhver Libero SoC-blokkomponent files. Blokken files skal være i *.cxz file format.
   For mere information om, hvordan du opretter en blok, se PolarFire Block Flow brugervejledning.
9. Importer designbegrænsningerne:
   – Import I/O-begrænsning files (Constraints Manager > I/OA-attributter > Import).
   – Importer plantegning *.pdc files (Constraints Manager > Floor Planner > Import).
   – Importér *.sdc-timingbegrænsning files (Constraints Manager > Timing > Import). Importer SDC file genereret gennem værktøjet Derive Constraint.
   – Importér *.ndc-begrænsning files (Constraints Manager > NetlistAttributes > Import), hvis nogen.
10. Begrænsning file og værktøjsforening
    – I begrænsningshåndteringen skal du tilknytte *.pdc files for at placere og rute, *.sdc files for at placere og rute og timing verifikationer, og *.ndc files for at kompilere Netlist.
11. Komplet designimplementering
    – Placering og ruteføring, verificering af timing og strøm, konfiguration af designinitialiseringsdata og hukommelser samt programmering file generation.
12. Valider designet
    – Valider designet på FPGA og foretag fejlfinding efter behov ved hjælp af de designværktøjer, der følger med Libero SoC-designpakken.

Komponentkonfiguration (Stil et spørgsmål)

Det første trin i det brugerdefinerede flow er at konfigurere dine komponenter ved hjælp af et Libero-referenceprojekt (også kaldet det første Libero-projekt i tabel 1-1). I de efterfølgende trin bruger du data fra dette referenceprojekt.
Hvis du bruger nogen af ​​de tidligere nævnte komponenter, under Overview i dit design skal du udføre de trin, der er beskrevet i dette afsnit.
Hvis du ikke bruger nogen af ​​ovenstående komponenter, kan du skrive din RTL uden for Libero og importere den direkte til dine syntese- og simuleringsværktøjer. Du kan derefter fortsætte til post-syntese-sektionen og kun importere din post-syntese *.vm-netliste til dit endelige Libero-implementeringsprojekt (også kaldet det andet Libero-projekt i tabel 1-1).
2.1 Komponentkonfiguration ved hjælp af Libero (Stil et spørgsmål)
Efter at have valgt de komponenter, der skal bruges fra den foregående liste, skal du udføre følgende trin:

1. Opret et nyt Libero-projekt (kernekonfiguration og -generering): Vælg den enhed og familie, som du vil målrette dit endelige design mod.
2. Brug en eller flere af de kerner, der er nævnt i Custom Flow.
   en. Opret et SmartDesign og konfigurer den ønskede kerne og instansier det i SmartDesign-komponenten.
   b. Fremhæv alle stifterne til topniveau.
   c. Generer SmartDesign.
   d. Dobbeltklik på simuleringsværktøjet (en hvilken som helst af præ-syntese- eller postsyntese- eller post-layout-indstillingerne) for at starte simulatoren. Du kan afslutte simulatoren, efter at den er aktiveret. Dette trin genererer simuleringen fileer nødvendigt for dit projekt.

Tip: Du skal udføre dette trin, hvis du vil simulere dit design uden for Libero.
For mere information, se Simulering af dit design.
e. Gem dit projekt – dette er dit referenceprojekt.
2.2 Komponentmanifester (Stil et spørgsmål)
Når du genererer dine komponenter, vil et sæt af files genereres for hver komponent. Komponentmanifest-rapporten beskriver sættet af files genereret og brugt i hvert efterfølgende trin (syntese, simulering, firmwaregenerering og så videre). Denne rapport giver dig placeringen af ​​alle de genererede fileer nødvendigt for at fortsætte med det tilpassede flow. Du kan få adgang til komponentmanifestet i området Rapporter: Klik på Design > Rapporter for at åbne fanen Rapporter. På fanen Rapporter kan du se et sæt manifest.txt files (Overview), en for hver komponent, du genererede.
Tip: Du skal indstille en komponent eller et modul som '"root"' for at se komponentmanifestet file indhold på fanen Rapporter.
Alternativt kan du tilgå den enkelte manifestrapport files for hver kernekomponent, der genereres eller SmartDesign-komponent fra /komponent/arbejde/ / / _manifest.txt eller /komponent/arbejde/ / _manifest.txt. Du kan også få adgang til manifestet file indholdet af hver komponent genereret fra den nye fane Komponenter i Libero, hvor file lokationer er nævnt med hensyn til projektkartoteket.Fokuser på følgende komponentmanifest-rapporter:

• Hvis du instantierede kerner i et SmartDesign, skal du læse file _manifest.txt.
• Hvis du har oprettet komponenter til kerner, skal du læse _manifest.txt.

Du skal bruge alle komponentmanifest-rapporter, der gælder for dit design. F.eksample, hvis dit projekt har et SmartDesign med en eller flere kernekomponenter instansieret i det, og du har til hensigt at bruge dem alle i dit endelige design, så skal du vælge files anført i Component Manifests-rapporterne for alle disse komponenter til brug i dit designflow.
2.3 Tolkning af manifest Files (Stil et spørgsmål)
Når du åbner et komponentmanifest file, du ser stier til files i dit Libero-projekt og tips om, hvor i designflowet du skal bruge dem. Du kan muligvis se følgende typer files i et manifest file:

• HDL kilde files for alle syntese- og simuleringsværktøjer
• Stimulus files for alle simuleringsværktøjer
• Begrænsning files

Følgende er komponentmanifestet for en PolarFire-kernekomponent.Hver type file er nødvendig nedstrøms i dit designflow. De følgende afsnit beskriver integration af files fra manifestet til dit designflow.

Generering af begrænsninger (Stil et spørgsmål)

Når du udfører konfiguration og generering, skal du sørge for at skrive/generere SDC/PDC/NDC-begrænsningen files for designet til at overføre dem til Synthesis, Place-and-Route og Verify Timing-værktøjer.
Brug værktøjet Derive Constraints uden for Libero-miljøet til at generere begrænsninger i stedet for at skrive dem manuelt. For at bruge hjælpeprogrammet Derive Constraint uden for Libero-miljøet skal du:

• Forsyningsbruger HDL, komponent HDL og komponent SDC-begrænsning files
• Angiv det øverste modul
• Angiv den placering, hvor den afledte begrænsning skal genereres files

SDC-komponentbegrænsningerne er tilgængelige under /komponent/arbejde/ / / bibliotek efter komponentkonfiguration og generering.
Du kan finde flere oplysninger om, hvordan du genererer begrænsninger for dit design, i bilag C—Udled begrænsninger.

Syntetisering af dit design (Stil et spørgsmål)

En af de primære funktioner i Custom Flow er at give dig mulighed for at bruge en tredjeparts syntese
værktøj uden for Libero. Det brugerdefinerede flow understøtter brugen af ​​Synopsys SynplifyPro. For at syntetisere din
projekt, brug følgende procedure:

1. Opret et nyt projekt i dit synteseværktøj, der er målrettet mod den samme enhedsfamilie, die og pakke som det Libero-projekt, du oprettede.
   a. Importer din egen RTL fileer som du plejer.
   b. Indstil Syntese-output til at være Strukturel Verilog (.vm).
   Tip: Strukturel Verilog (.vm) er det eneste understøttede synteseoutputformat i PolarFire.
2. Importér komponent HDL files ind i dit synteseprojekt:
   a. For hver komponentmanifestrapport: For hver file under HDL-kilde files for alle syntese- og simuleringsværktøjer skal du importere file ind i dit synteseprojekt.
3. Importer file polarfire_syn_comps.v (hvis Synopsys Synplify bruges) fra
   Installationsplacering>/data/aPA5M til dit Synthesis-projekt.
4. Importer den tidligere genererede SDC file gennem værktøjet Derived Constraint (se bilag
   SOMample SDC Constraints) ind i synteseværktøjet. Denne begrænsning file begrænser synteseværktøjet til at opnå timinglukning med mindre indsats og færre designgentagelser.

Vigtig: 

• Hvis du planlægger at bruge den samme *.sdc file For at begrænse Place-and-Route under designimplementeringsfasen skal du importere denne *.sdc i synteseprojektet. Dette er for at sikre, at der ikke er uoverensstemmelser i designobjektnavnene i den syntetiserede netliste og Place-and-Route-begrænsningerne under implementeringsfasen af ​​designprocessen. Hvis du ikke inkluderer denne *.sdc file I syntesetrinnet kan den netliste, der genereres fra syntesen, mislykkes med Placering og Rute på grund af uoverensstemmelser i designobjektnavnene.
  a. Importer eventuelle Netlist-attributter *.ndc til synteseværktøjet.
  b. Kør syntese.
• Placeringen af ​​dit synteseværktøjs output har *.vm netlisten file genereret efter syntese. Du skal importere netlisten til Libero Implementation Project for at fortsætte med designprocessen.

Simulering af dit design (Stil et spørgsmål)

For at simulere dit design uden for Libero (det vil sige ved at bruge dit eget simuleringsmiljø og simulator), skal du udføre følgende trin:

1. Design Files:
   a. Præ-syntesesimulering:
   • Importer din RTL til dit simuleringsprojekt.
   • For hver komponentmanifestrapport.
   – Importér hver file under HDL-kilde files for alle syntese- og simuleringsværktøjer i dit simuleringsprojekt.
   • Saml disse fileer i henhold til din simulator instruktioner.
   b. Post-syntese simulering:
   • Importer din post-syntese *.vm netliste (genereret i Synthesizing Your Design) til dit simuleringsprojekt og kompiler den.
   c. Post-layout simulering:
   • Først skal du færdiggøre implementeringen af ​​dit design (se Implementering af dit design). Sørg for, at dit endelige Libero-projekt er i post-layout-tilstand.
   • Dobbeltklik på Generer BackAnnotated Files i Libero Design Flow-vinduet. Det genererer to files:
   /designer/ / _ba.v/vhd /designer/
   / _ba.sdf
   • Importér begge disse files i dit simuleringsværktøj.
2. Stimulus og konfiguration files:
   en. For hver komponentmanifestrapport:
   • Kopiér alle files under Stimulus Files for alle sektioner med simuleringsværktøjer til rodmappen på dit simuleringsprojekt.
   b. Sørg for, at enhver Tcl files i de foregående lister (i trin 2.a) udføres først før simuleringens start.
   c. UPROM.mem: Hvis du bruger UPROM-kernen i dit design med muligheden Brug indhold til simulering aktiveret for en eller flere datalagringsklienter, som du ønsker at simulere, skal du bruge den eksekverbare pa4rtupromgen (pa4rtupromgen.exe på Windows) til at generere UPROM.mem. file. Den eksekverbare pa4rtupromgen tager UPROM.cfg file som input gennem et Tcl-script file og udsender UPROM.mem file kræves til simuleringer. Denne UPROM.mem file skal kopieres til simuleringsmappen før simuleringskørslen. En eksampEn fil, der viser den eksekverbare brug af pa4rtupromgen, findes i de følgende trin. UPROM.cfg file er tilgængelig i biblioteket /komponent/arbejde/ / i Libero-projektet, som du brugte til at generere UPROM-komponenten.
   d. snvm.mem: Hvis du bruger System Services-kernen i dit design og konfigurerede fanen sNVM i kernen med muligheden Brug indhold til simulering aktiveret for en eller flere klienter, som du ønsker at simulere, vil en snvm.mem file genereres automatisk til
   kataloget /komponent/arbejde/ / i Libero-projektet, som du brugte til at generere System Services-komponenten. Denne snvm.mem file skal kopieres til simuleringsmappen før simuleringskørslen.
3. Opret en arbejdsmappe og en undermappe med navnet simulering under arbejdsmappen.
   Den eksekverbare pa4rtupromgen forventer tilstedeværelsen af ​​simuleringsundermappen i arbejdsmappen, og *.tcl-scriptet placeres i simuleringsundermappen.
4. Kopier UPROM.cfg file fra det første Libero-projekt oprettet til komponentgenerering til arbejdsmappen.
5. Indsæt følgende kommandoer i et *.tcl-script, og placer det i simuleringsmappen, der blev oprettet i trin 3.
   Sample *.tcl til PolarFire- og PolarFire Soc Family-enheder til at generere URPOM.mem file
   fra UPROM.cfg
   sæt_enhed -fam -dø -pakke
   set_input_cfg -sti
   set_sim_mem -stiFile/UPROM.mem>
   gen_sim -use_init falsk
   Se *.prjx for det korrekte interne navn, der skal bruges til matricen og pakken file af det første Libero-projekt (brugt til komponentgenerering).
   Argumentet use_init skal sættes til falsk.
   Brug kommandoen set_sim_mem til at angive stien til outputtet file UPROM.mem, det vil sige
   genereret ved udførelse af scriptet file med den eksekverbare pa4rtupromgen.
6. Gå til den arbejdsmappe, der blev oprettet i trin 3, i kommandoprompten eller Cygwin-terminalen.
   Udfør kommandoen pa4rtupromgen med indstillingen–script, og send *.tcl-scriptet, der blev oprettet i det forrige trin, til den.
   Til Windows
   /designer/bin/pa4rtupromgen.exe \
   –script./simulering/ .tcl
   For Linux:
   /bin/pa4rtupromgen
   –script./simulering/ .tcl
7. Efter vellykket udførelse af den eksekverbare fil pa4rtupromgen, skal du kontrollere, at UPROM.mem file genereres på den placering, der er angivet i kommandoen set_sim_mem i *.tcl-scriptet.
8. For at simulere sNVM skal du kopiere snvm.mem file fra dit første Libero-projekt (bruges til komponentkonfiguration) til simuleringsmappen på øverste niveau i dit simuleringsprojekt for at køre simulering (uden for Libero SoC). For at simulere UPROM-indhold skal du kopiere den genererede UPROM.mem file ind i simuleringsmappen på øverste niveau i dit simuleringsprojekt for at køre simulering (uden for Libero SoC).

Vigtigt: Til For at simulere funktionaliteten af ​​SoC-komponenter skal du downloade de prækompilerede PolarFire-simuleringsbiblioteker og importere dem til dit simuleringsmiljø som beskrevet her. Du kan finde flere oplysninger i bilag B—Import af simuleringsbiblioteker til simuleringsmiljø.

Implementering af dit design (Stil et spørgsmål)

Efter at have gennemført Syntese- og Post-Syntesesimuleringen i dit miljø, skal du bruge Libero igen til fysisk at implementere dit design, køre timing og effektanalyse og generere din programmering file.

1. Opret et nyt Libero-projekt til den fysiske implementering og layout af designet. Sørg for at målrette den samme enhed som i referenceprojektet, du oprettede i Komponentkonfiguration.
2. Efter projektoprettelsen skal du fjerne Syntese fra værktøjskæden i Designflow-vinduet (Projekt > Projektindstillinger > Designflow > Fjern markeringen i Aktiver Syntese).
3.  Importer din post-syntese *.vm file ind i dette projekt, (File > Import > Synthesized Verilog Netlist (VM)).
   Tip: Det anbefales at du opretter et link til dette file, så hvis du resyntetiserer dit design, bruger Libero altid den seneste post-syntese netliste.
   a. Noter navnet på rodmodulet i vinduet Designhierarki.
4. Importer begrænsningerne til Libero-projektet. Brug begrænsningshåndteringen til at importere *.pdc/*.sdc/*.ndc-begrænsninger.
   en. Import I/O *.pdc-begrænsning files (Begrænsningshåndtering > I/O-attributter > Import).
   b. Importer gulvplanlægning *.pdc-begrænsning files (Begrænsningshåndtering > Etageplanlægger > Importer).
   c. Import *.sdc tidsbegrænsning files (Constraints Manager > Timing > Import). Hvis dit design har nogen af ​​kernerne, der er angivet i Overview, sørg for at importere SDC file genereret gennem derive constraint værktøj.
   d. Import *.ndc-begrænsning files (Constraints Manager > Netlist Attributter > Import).
5. Tilknyttede begrænsninger Files at designe værktøjer.
   a. Åbn Begrænsningshåndtering (Administrer begrænsninger > Åbn Administrer begrænsninger View).
   Markér afkrydsningsfeltet Place-and-Route and Timing Verification ud for begrænsningen file at etablere begrænsninger file og værktøjsforening. Tilknyt *.pdc-begrænsningen til Place-and-Route og *.sdc til både Place-and-Route og Timing Verification. Tilknyt *.ndc file at kompilere netliste.
   Tip: Hvis Place and Route mislykkes med denne *.sdc-begrænsning file, så importer den samme *.sdc file til syntese og genkør syntese.
6. Klik på Kompiler netliste og derefter Placer og rute for at fuldføre layouttrinnet.
7. Værktøjet Konfigurer designinitialiseringsdata og -hukommelser giver dig mulighed for at initialisere designblokke, såsom LSRAM, µSRAM, XCVR (transceivere) og PCIe, ved hjælp af data gemt i ikke-flygtig µPROM, sNVM eller ekstern SPI Flash-lagringshukommelse. Værktøjet har følgende faner til at definere specifikationen af ​​designinitialiseringssekvensen, specifikationen af ​​initialiseringsklienterne og brugerdataklienterne.
   – Fanen Designinitialisering
   – µPROM-fanen
   – sNVM-fanen
   – SPI Flash-faneblad
   – Fanen Fabric RAMs
   Brug fanerne i værktøjet til at konfigurere designinitialiseringsdata og -hukommelser.Når konfigurationen er afsluttet, skal du udføre følgende trin for at programmere initialiseringsdataene:
   • Generer initialiseringsklienter
   • Generer eller eksporter bitstrømmen
   • Programmér enheden
   For detaljerede oplysninger om, hvordan du bruger dette værktøj, se Libero SoC Design Flow Brugervejledning. For mere information om de Tcl-kommandoer, der bruges til at konfigurere forskellige faner i værktøjet og specificere hukommelseskonfiguration files (*.cfg), se Referencevejledning til Tcl-kommandoer.
8. Generer en programmering File fra dette projekt og brug det til at programmere din FPGA.

Bilag A—SampSDC-begrænsninger (Stil et spørgsmål

Libero SoC genererer SDC-timingsbegrænsninger for visse IP-kerner, såsom CCC, OSC, Transceiver og så videre. Ved at passere SDC-begrænsningerne til designværktøjer øges chancen for at møde timinglukning med mindre indsats og færre designgentagelser. Den fulde hierarkiske sti fra instansen på øverste niveau er givet for alle designobjekter, der henvises til i begrænsningerne.
7.1 SDC-timingbegrænsninger (Stil et spørgsmål)
I Libero IP-kernereferenceprojektet er denne SDC-begrænsning på topniveau file er tilgængelig fra Constraint Manager (Design Flow > Open Manage Constraint View >Timing > Udled begrænsninger).
Vigtigt: Se denne file at indstille SDC-begrænsningerne, hvis dit design indeholder CCC, OSC, transceiver og andre komponenter. Rediger om nødvendigt den fulde hierarkiske sti, så den matcher dit designhierarki, eller brug Derive_Constraints-værktøjet og trinnene i bilag C—Derive Constraints på SDC på komponentniveau. file.
Gem file til et andet navn og importer SDC file til synteseværktøjet, Place-and-Route Tool og Timing Verifications, ligesom enhver anden SDC-begrænsning files.
7.1.1 Afledt SDC File (Stil et spørgsmål)
# Det her file blev genereret baseret på følgende SDC-kilde files:
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_CCC_C0/PF_CCC_C0_0/PF_CCC_C0_PF_CCC_C0_0_PF_CCC.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
CLK_DIV/CLK_DIV_0/CLK_DIV_CLK_DIV_0_PF_CLK_DIV.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
TRANSMIT_PLL/TRANSMIT_PLL_0/TRANSMIT_PLL_TRANSMIT_PLL_0_PF_TX_PLL.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
DMA_INITIATOR/DMA_INITIATOR_0/DMA_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
FIC0_INITIATOR/FIC0_INITIATOR_0/FIC0_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
ICICLE_MSS/ICICLE_MSS.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_PCIE_C0/PF_PCIE_C0_0/PF_PCIE_C0_PF_PCIE_C0_0_PF_PCIE.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PCIE_INITIATOR/PCIE_INITIATOR_0/PCIE_INITIATOR.sdc
# /drev/aPA5M/kerner/begrænsninger/osc_rc160mhz.sdc
# *** Eventuelle ændringer af dette file vil gå tabt, hvis afledte begrænsninger køres igen. ***
create_clock -name {CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK} - periode 6.25
[ get_pins { CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK }] create_clock -name {REF_CLK_PAD_P} -periode 10 [get_ports { REF_CLK_PAD_P }] create_clock -name {CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/ * ...
DIV_CLK} -punktum 8
[ get_pins { CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/DIV_CLK } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/ Hent_pins { CLOCKS_AND_RESETS_inst_XNUMX/TRANSMIT_PLL_XNUMX/ Tilføjelse: } Ordner_koden_forkortes_fra_indholdsfortegnelsen_om_den_officielle kode ***
UD0} -multiplicer_med 25 -divider_med 32 -kilde
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -fase 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT0 } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/ Hent_pins { ... Pll_inst_XNUMX/ Hent_pins { CLOCKS_AND_RESETS_inst_XNUMX/CCC_FIC_x_CLK/PF_CCC_CXNUMX_XNUMX/ Pll_inst_XNUMX/ Hent_pins { CLOCKS_AND_RESETS_inst_XNUMX/CCC_FIC
UD1} -multiplicer_med 25 -divider_med 32 -kilde
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -fase 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT1 } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/ Hent_pins { ... Pll_inst_XNUMX/ Hent_pins { CLOCKS_AND_RESETS_inst_XNUMX/CCC_FIC_x_CLK/PF_CCC_CXNUMX_XNUMX/ Pll_inst_XNUMX/ Hent_pins { CLOCKS_AND_RESETS_inst_XNUMX/CCC_FIC
UD2} -multiplicer_med 25 -divider_med 32 -kilde
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -fase 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT2 } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/ Hent_pins { ... Pll_inst_XNUMX/ Hent_pins { CLOCKS_AND_RESETS_inst_XNUMX/CCC_FIC_x_CLK/PF_CCC_CXNUMX_XNUMX/ Pll_inst_XNUMX/ Hent_pins { CLOCKS_AND_RESETS_inst_XNUMX/CCC_FIC
UD3} -multiplicer_med 25 -divider_med 64 -kilde
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -fase 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT3 } ] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/ * ...
Y_DIV} -divider_med 2 -kilde
[ get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/A } ] [ get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/Y_DIV } ] set_false_path -through [ get_nets { DMA_INITIATOR_inst_0/ARESETN* } ] set_false_path -from [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/ ] * ...
genblk1*/rdGrayCounter*/cntGray* } ] -til [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/ Hent_cells_genblkXNUMX*/ DMA_INITIATOR_inst_XNUMX/*/SlvConvertor_loop[*] Slvcnv/slvCDC/genblkXNUMX*/ Hent_cells_genblkXNUMX*/ Til_hen ...
rdPtr_s1* } ] set_false_path -from [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/ Hent_false_path_fra [ get_cells { DMA_INITIATOR_inst_XNUMX/*/SlvConvertor_loop[*].slvcnv/slvCDC/ Hent_false_path_fra [hent_cells_til_dma_inst_XNUMX/*/SlvConvertor_loop[*].slvcnv/slvCDC/ ...Hent_false_path_fra [hent_cells_til_dma_inst
genblk1*/wrGrayCounter*/cntGray* } ] -til [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/ Hent_cells_genblkXNUMX*/ DMA_INITIATOR_inst_XNUMX/*/SlvConvertor_loop[*] Slvcnv/slvCDC/genblkXNUMX*/ Hent_cells_genblkXNUMX*/ Tilføjelse: } Netværk:
wrPtr_s1* } ] set_false_path -through [ get_nets { FIC0_INITIATOR_inst_0/ARESETN* } ] set_false_path -to [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[0] PCIE/PF_PCIE_C0_0/
PCIE_1/INTERRUPT[1] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[2] PCIE/PF_PCIE_C0_0/PCIE_1/
INTERRUPT[3] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[4] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[5] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[6] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[7] PCIE/PF_PCIE_C0_0/
PCIE_1/WAKEREQ PCIE/PF_PCIE_C0_0/PCIE_1/MPERST_N } ] set_false_path -from [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/TL_CLK } ] set_false_path -through [ get_nets { PCIE_INITIATOR_inst_0/ARESETN* } ] Bilag B—Import af simuleringsbiblioteker til simuleringsmiljø (Stil et spørgsmål)
Standardsimulatoren til RTL-simulering med Libero SoC er ModelSim ME Pro.
Forkompilerede biblioteker til standardsimulatoren er tilgængelige med Libero-installation i mappe /Designer/lib/modelsimpro/precompiled/vlog for® understøttede familier. Libero SoC understøtter også andre tredjepartssimulatorudgaver af ModelSim, Questasim, VCS, Xcelium
, Active HDL og Riviera Pro. Download de respektive prækompilerede biblioteker fra Libero SoC v12.0 og nyere baseret på simulatoren og dens version.
I lighed med Libero-miljøet, run.do file skal oprettes for at køre simulering uden for Libero.
Opret en simpel run.do file der har kommandoer til at etablere bibliotek til kompileringsresultater, bibliotekskortlægning, kompilering og simulering. Følg trinene for at oprette en grundlæggende run.do file.

1. Opret et logisk bibliotek til at gemme kompileringsresultater ved hjælp af vlib-kommandoen vlib presynth.
2. Tilknyt det logiske biblioteksnavn til den prækompilerede biblioteksmappe ved hjælp af vmap-kommandoen vmap .
3. Kompilér kildekode files—brug sprogspecifikke compilerkommandoer til at kompilere design files ind i arbejdsmappen.
   – vlog til .v/.sv
   – vcom til .vhd
4. Indlæs designet til simulering ved hjælp af vsim-kommandoen ved at angive navnet på et hvilket som helst modul på topniveau.
5. Simuler designet ved hjælp af kommandoen "run".
   Efter indlæsning af designet sættes simuleringstiden til nul, og du kan indtaste run-kommandoen for at starte simuleringen.
   I simulatortransskriptionsvinduet skal du udføre run.do file som run.do køre simuleringen. Sample run.do file som følger.

stille indstil ACTELLIBNAME PolarFire stille indstil PROJECT_DIR “W:/Test/basic_test” hvis
{[file findes præsynth/_info]} { echo “INFO: Simuleringsbibliotek præsynth findes” } ellers
{ file slet -force præsynth vlib præsynth } vmap præsynth præsynth vmap PolarFire
“X:/Libero/Designer/lib/modelsimpro/precompiled/vlog/PolarFire” vlog -sv -work præsynth
“${PROJECT_DIR}/hdl/top.v” vlog “+incdir+${PROJECT_DIR}/stimulus” -sv -work præsynth “$
{PROJECT_DIR}/stimulus/tb.v” vsim -L PolarFire -L presynth -t 1ps presynth.tb tilføj bølge /tb/*
kør 1000ns log /tb/* exit

Bilag C—Udled begrænsninger (Stil et spørgsmål)

Dette appendiks beskriver kommandoerne Derive Constraints Tcl.
9.1 Udled begrænsninger Tcl-kommandoer (Stil et spørgsmål)
Hjælpeprogrammet derive_constraints hjælper dig med at udlede begrænsninger fra RTL'en eller konfiguratoren uden for Libero SoC-designmiljøet. For at generere begrænsninger for dit design skal du bruge bruger-HDL, komponent HDL og komponent begrænsninger files. SDC-komponentens begrænsninger files er tilgængelige under /komponent/arbejde/ / / bibliotek efter komponentkonfiguration og generering.
Hver komponent begrænsning file består af kommandoen set_component tcl (specificerer komponentnavnet) og listen over begrænsninger, der genereres efter konfiguration. Begrænsningerne genereres baseret på konfigurationen og er specifikke for hver komponent.
ExampLektion 9-1. Komponentbegrænsning File for PF_CCC Core
Her er en example af en komponentbegrænsning file for PF_CCC kernen:
sæt_komponent PF_CCC_C0_PF_CCC_C0_0_PF_CCC
#Microchip Corp.
# Dato: 2021-okt-26 04:36:00
# Basisur for PLL #0
create_clock -periode 10 [get_pins { pll_inst_0/REF_CLK_0 } ] create_generated_clock -divide_by 1 -source [get_pins { pll_inst_0/ } ]
REF_CLK_0 } ] -phase 0 [ get_pins { pll_inst_0/OUT0 } ] Her er create_clock og create_generated_clock henholdsvis reference- og output-clock-begrænsninger, som genereres baseret på konfigurationen.
9.1.1 Arbejde med derive_constraints Hjælpeprogram (Stil et spørgsmål)
Udled begrænsninger gennem designet og alloker nye begrænsninger for hver forekomst af komponent baseret på tidligere leveret komponent SDC files. For CCC-referenceurene forplanter det sig tilbage gennem designet for at finde kilden til referenceuret. Hvis kilden er en I/O, vil referenceurets begrænsning blive indstillet på I/O'en. Hvis det er en CCC-udgang eller en anden clock-kilde (f.eksample, Transceiver, oscillator), bruger den uret fra den anden komponent og rapporterer en advarsel, hvis intervallerne ikke stemmer overens. Afledte begrænsninger vil også tildele begrænsninger for nogle makroer som oscillatorer på chip, hvis du har dem i din RTL.
For at udføre hjælpeprogrammet derive_constraints skal du angive en .tcl file kommandolinjeargument med følgende oplysninger i den angivne rækkefølge.

1. Angiv enhedsoplysninger ved hjælp af oplysningerne i afsnittet set_device.
2. Angiv stien til RTL files ved at bruge oplysningerne i afsnittet read_verilog eller read_vhdl.
3. Indstil topniveaumodulet ved hjælp af oplysningerne i afsnittet set_top_level.
4. Angiv stien til komponentens SDC files ved at bruge oplysningerne i afsnittet read_sdc eller read_ndc.
5. Udfør files ved at bruge oplysningerne i afsnittet derive_constraints.
6.  Angiv stien til de SDC-afledte begrænsninger file ved at bruge oplysningerne i sektionen write_sdc eller write_pdc eller write_ndc.

ExampLektion 9-2. Udførelse og indhold af derive.tcl File
Følgende er en example kommandolinjeargument for at udføre værktøjet derive_constraints.
$ /bin{64}/derive_constraints derive.tcl
Indholdet af afledte.tcl file:
# Enhedsoplysninger
set_device -family PolarFire -die MPF100T -speed -1
# RTL files
læs_verilog -tilstand system_verilog projekt/komponent/arbejde/txpll0/
txpll0_txpll0_0_PF_TX_PLL.v
read_verilog -mode system_verilog {projekt/komponent/arbejde/txpll0/txpll0.v}
læs_verilog -tilstand system_verilog {projekt/komponent/arbejde/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.v}
læs_verilog -tilstand system_verilog {projekt/komponent/arbejde/xcvr0/xcvr0.v}
læs_vhdl -tilstand vhdl_2008 {projekt/hdl/xcvr1.vhd}
#Komponent SDC files
set_top_level {xcvr1}
read_sdc -komponent {projekt/komponent/arbejde/txpll0/txpll0_0/
txpll0_txpll0_0_PF_TX_PLL.sdc}
read_sdc -komponent {projekt/komponent/arbejde/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.sdc}
#Brug derive_constraint-kommandoen
derive_constraints
#SDC/PDC/NDC-resultat files
write_sdc {projekt/begrænsning/xcvr1_afledte_begrænsninger.sdc}
write_pdc {projekt/begrænsning/fp/xcvr1_afledte_begrænsninger.pdc}
9.1.2 sæt_enhed (Stil et spørgsmål)
Beskrivelse
Angiv efternavn, matricenavn og hastighedsgrad.
set_device -familie -dø -hastighed
Argumenter

Parameter	Type	Beskrivelse
-familie	Snor	Angiv familienavnet. Mulige værdier er PolarFire®, PolarFire SoC.
-dø	Snor	Angiv navnet på matricen.
-hastighed	Snor	Angiv enhedens hastighedsgrad. Mulige værdier er STD eller -1.

Returtype	Beskrivelse
0	Kommandoen lykkedes.
1	Kommandoen mislykkedes. Der er en fejl. Du kan se fejlmeddelelsen i konsollen.

Liste over fejl

Fejlkode	Fejlmeddelelse	Beskrivelse
ERR0023	Påkrævet parameter – chip mangler	Die-muligheden er obligatorisk og skal specificeres.
ERR0005	Ukendt stans 'MPF30'	Værdien af ​​-die option er ikke korrekt. Se den mulige liste over værdier i optionens beskrivelse.
ERR0023	Parameter – die mangler værdi	Matricen er angivet uden værdi.
ERR0023	Obligatorisk parameter – familien mangler	Familiemuligheden er obligatorisk og skal specificeres.
ERR0004	Ukendt familie 'PolarFire®'	Familieindstillingen er ikke korrekt. Se den mulige liste over værdier i optionens beskrivelse.

fortsat
Fejlkode	Fejlmeddelelse	Beskrivelse
ERR0023	Parameter—familien mangler værdi	Familiemuligheden er angivet uden værdi.
ERR0023	Obligatorisk parameter – hastighed mangler	Hastighedsindstillingen er obligatorisk og skal angives.
ERR0007	Ukendt hastighed '	Hastighedsindstillingen er ikke korrekt. Se den mulige liste over værdier i optionens beskrivelse.
ERR0023	Parameter—hastighed mangler værdi	Hastighedsindstillingen er angivet uden værdi.

Example
set_device -family {PolarFire} -die {MPF300T_ES} -hastighed -1
set_device -family SmartFusion 2 -die M2S090T -speed -1
9.1.3 læs_verilog (Stil et spørgsmål)
Beskrivelse
Læs en Verilog file ved hjælp af Verific.
read_verilog [-lib ] [-tilstand ]filenavn>
Argumenter

Parameter	Type	Beskrivelse
-lib	Snor	Angiv det bibliotek, der indeholder de moduler, der skal tilføjes til biblioteket.
-mode	Snor	Angiv Verilog-standarden. Mulige værdier er verilog_95, verilog_2k, system_verilog_2005, system_verilog_2009, system_verilog, verilog_ams, verilog_psl, system_verilog_mfcu. Værdier er ufølsomme for store og små bogstaver. Standard er verilog_2k.
filenavn	Snor	Verilog file navn.

Returtype	Beskrivelse
0	Kommandoen lykkedes.
1	Kommandoen mislykkedes. Der er en fejl. Du kan se fejlmeddelelsen i konsollen.

Liste over fejl

Fejlkode	Fejlmeddelelse	Beskrivelse
ERR0023	Parameter—lib mangler værdi	lib-indstillingen er angivet uden værdi.
ERR0023	Parameter—tilstand mangler værdi	Tilstandsindstillingen er angivet uden værdi.
ERR0015	Ukendt tilstand ' '	Den angivne verilogtilstand er ukendt. Se listen over mulige verilogtilstande i beskrivelsen af ​​tilstandsindstillinger.
ERR0023	Påkrævet parameter file navn mangler	Ingen verilog file sti er tilvejebragt.
ERR0016	Mislykkedes på grund af Verifics parser	Syntaksfejl i verilog fileVerifics parser kan ses i konsollen over fejlmeddelelsen.
ERR0012	set_device kaldes ikke	Enhedsoplysningerne er ikke angivet. Brug kommandoen set_device til at beskrive enheden.

Example
read_verilog -mode system_verilog {component/work/top/top.v}
read_verilog -mode system_verilog_mfcu design.v
9.1.4 læs_vhdl (Stil et spørgsmål)
Beskrivelse
Tilføj en VHDL file på listen over VHDL files.
read_vhdl [-lib ] [-tilstand ]filenavn>
Argumenter

Parameter	Type	Beskrivelse
-lib	—	Angiv det bibliotek, hvor indholdet skal tilføjes.
-mode	—	Specificerer VHDL-standarden. Standard er VHDL_93. Mulige værdier er vhdl_93, vhdl_87, vhdl_2k, vhdl_2008, vhdl_psl. Værdier er ufølsomme for store og små bogstaver.
filenavn	—	VHDL file navn.

Returtype	Beskrivelse
0	Kommandoen lykkedes.
1	Kommandoen mislykkedes. Der er en fejl. Du kan se fejlmeddelelsen i konsollen.

Liste over fejl

Fejlkode	Fejlmeddelelse	Beskrivelse
ERR0023	Parameter—lib mangler værdi	lib-indstillingen er angivet uden værdi.
ERR0023	Parameter—tilstand mangler værdi	Tilstandsindstillingen er angivet uden værdi.
ERR0018	Ukendt tilstand ' '	Den angivne VHDL-tilstand er ukendt. Se listen over mulige VHDL-tilstande i beskrivelsen af ​​tilstandsindstillinger.
ERR0023	Påkrævet parameter file navn mangler	Ingen VHDL file sti er tilvejebragt.
ERR0019	Kan ikke registrere invalid_path.v file	Den angivne VHDL file eksisterer ikke eller har ikke læsetilladelser.
ERR0012	set_device kaldes ikke	Enhedsoplysningerne er ikke angivet. Brug kommandoen set_device til at beskrive enheden.

Example
read_vhdl -mode vhdl_2008 osc2dfn.vhd
read_vhdl {hdl/top.vhd}
9.1.5 set_top_level (Stil et spørgsmål)
Beskrivelse
Angiv navnet på modulet på øverste niveau i RTL.
set_top_level [-lib ]
Argumenter

Parameter	Type	Beskrivelse
-lib	Snor	Biblioteket til at søge efter modulet eller objektet på øverste niveau (valgfrit).
navn	Snor	Navnet på det øverste modul eller den øverste enhed.

Returtype	Beskrivelse
0	Kommandoen lykkedes.
1	Kommandoen mislykkedes. Der er en fejl. Du kan se fejlmeddelelsen i konsollen.

Liste over fejl

Fejlkode	Fejlmeddelelse	Beskrivelse
ERR0023	Det obligatoriske parameter øverste niveau mangler	Topniveau-indstillingen er obligatorisk og skal angives.
ERR0023	Parameter—lib mangler værdi	lib-indstillingen er angivet uden værdier.
ERR0014	Kan ikke finde topniveau på biblioteket	Det angivne topmodul er ikke defineret i det angivne bibliotek. For at rette denne fejl skal navnet på det øverste modul eller biblioteket rettes.
ERR0017	Uddybende mislykkedes	Fejl i RTL-udarbejdningsprocessen. Fejlmeddelelsen kan ses fra konsollen.

Example
set_top_level {top}
set_top_level -lib hdl top
9.1.6 read_sdc (Stil et spørgsmål)
Beskrivelse
Læs en SDC file ind i komponentdatabasen.
read_sdc -komponentfilenavn>
Argumenter

Parameter	Type	Beskrivelse
-komponent	—	Dette er et obligatorisk flag for read_sdc-kommandoen, når vi udleder begrænsninger.
filenavn	Snor	Vej til SDC file.

Returtype	Beskrivelse
0	Kommandoen lykkedes.
1	Kommandoen mislykkedes. Der er en fejl. Du kan se fejlmeddelelsen i konsollen.

Liste over fejl

Fejlkode	Fejlmeddelelse	Beskrivelse
ERR0023	Påkrævet parameter file navnet mangler.	Den obligatoriske mulighed file navn er ikke angivet.
ERR0000	SDC file <file_path> kan ikke læses.	Den angivne SDC file har ikke læsetilladelser.
ERR0001	Kan ikke åbnefile_sti> file.	SDC'en file findes ikke. Stien skal rettes.
ERR0008	Manglende set_component-kommando ifile_sti> file	Den specificerede komponent af SDC file angiver ikke komponenten.

Fejlkode	Fejlmeddelelse	Beskrivelse
ERR0009	<List of errors from sdc file>	SDC'en file indeholder forkerte sdc-kommandoer. F.eksample, når der er en fejl i set_multicycle_path-begrænsningen: Fejl under udførelse af kommandoen read_sdc: ifile_sti> file: Fejl i kommandoen set_multicycle_path: Ukendt parameter [get_cells {reg_a}].

Example
read_sdc -component {./component/work/ccc0/ccc0_0/ccc0_ccc0_0_PF_CCC.sdc}
9.1.7 read_ndc (Stil et spørgsmål)
Beskrivelse
Læs en NDC file ind i komponentdatabasen.
read_ndc -komponentfilenavn>
Argumenter

Parameter	Type	Beskrivelse
-komponent	—	Dette er et obligatorisk flag for read_ndc-kommandoen, når vi udleder begrænsninger.
filenavn	Snor	Vej til NDC file.

Returtype	Beskrivelse
0	Kommandoen lykkedes.
1	Kommandoen mislykkedes. Der er en fejl. Du kan se fejlmeddelelsen i konsollen.

Liste over fejl

Fejlkode	Fejlmeddelelse	Beskrivelse
ERR0001	Kan ikke åbnefile_sti> file	NDC'en file findes ikke. Stien skal rettes.
ERR0023	Påkrævet parameter—AtclParamO_ mangler.	Den obligatoriske mulighed filenavn er ikke angivet.
ERR0023	Påkrævet parameter – komponent mangler.	Komponentindstillingen er obligatorisk og skal specificeres.
ERR0000	NDC file 'file_path>' kan ikke læses.	Den angivne NDC file har ikke læsetilladelser.

Example
read_ndc -component {component/work/ccc1/ccc1_0/ccc_comp.ndc}
9.1.8 derive_constraints (Stil et spørgsmål)
Beskrivelse
Instantiér komponent SDC files ind i databasen på designniveau.
derive_constraints
Argumenter

Returtype	Beskrivelse
0	Kommandoen lykkedes.
1	Kommandoen mislykkedes. Der er en fejl. Du kan se fejlmeddelelsen i konsollen.

Liste over fejl

Fejlkode	Fejlmeddelelse	Beskrivelse
ERR0013	Topniveau er ikke defineret	Det betyder, at modulet eller enheden på topniveau ikke er angivet. For at rette dette kald skal du udstede set_top_level-kommandoen før derive_constraints-kommandoen.

Example
derive_constraints
9.1.9 write_sdc (Stil et spørgsmål)
Beskrivelse
Skriver en begrænsning file i SDC-format.
skrive_sdcfilenavn>
Argumenter

Parameter	Type	Beskrivelse
<filenavn>	Snor	Vej til SDC file vil blive genereret. Dette er en obligatorisk mulighed. Hvis file eksisterer, vil den blive overskrevet.

Returtype	Beskrivelse
0	Kommandoen lykkedes.
1	Kommandoen mislykkedes. Der er en fejl. Du kan se fejlmeddelelsen i konsollen.

Liste over fejl

Fejlkode	Fejlmeddelelse	Beskrivelse
ERR0003	Kan ikke åbnefile sti> file.	File stien er ikke korrekt. Kontroller, om de overordnede mapper findes.
ERR0002	SDC file 'file path>' er ikke skrivbar.	Den angivne SDC file har ikke skrivetilladelse.
ERR0023	Påkrævet parameter file navnet mangler.	SDC'en file sti er en obligatorisk mulighed og skal angives.

Example
write_sdc "afledt.sdc"
9.1.10 write_pdc (Stil et spørgsmål)
Beskrivelse
Skriver fysiske begrænsninger (kun Udled begrænsninger).
skrive_pdcfilenavn>
Argumenter

Parameter	Type	Beskrivelse
<filenavn>	Snor	Vejen til PDC file vil blive genereret. Dette er en obligatorisk mulighed. Hvis file sti eksisterer, vil den blive overskrevet.

Returtype	Beskrivelse
0	Kommandoen lykkedes.
1	Kommandoen mislykkedes. Der er en fejl. Du kan se fejlmeddelelsen i konsollen.

Liste over fejl

Fejlkode	Fejlmeddelelser	Beskrivelse
ERR0003	Kan ikke åbnefile sti> file	De file stien er ikke korrekt. Kontroller, om de overordnede mapper findes.
ERR0002	PDC file 'file sti>' kan ikke skrives til.	Den angivne PDC file har ikke skrivetilladelse.
ERR0023	Påkrævet parameter file navn mangler	PDC'en file sti er en obligatorisk mulighed og skal angives.

Example
write_pdc "afledt.pdc"
9.1.11 write_ndc (Stil et spørgsmål)
Beskrivelse
Skriver NDC-begrænsninger i en file.
skrive_ndcfilenavn>
Argumenter

Parameter	Type	Beskrivelse
filenavn	Snor	Vej til NDC file vil blive genereret. Dette er en obligatorisk mulighed. Hvis file eksisterer, vil den blive overskrevet.

Returtype	Beskrivelse
0	Kommandoen lykkedes.
1	Kommandoen mislykkedes. Der er en fejl. Du kan se fejlmeddelelsen i konsollen.

Liste over fejl

Fejlkode	Fejlmeddelelser	Beskrivelse
ERR0003	Kan ikke åbnefile_sti> file.	File stien er ikke korrekt. De overordnede mapper eksisterer ikke.
ERR0002	NDC file 'file_path>' er ikke skrivbar.	Den angivne NDC file har ikke skrivetilladelse.
ERR0023	Den obligatoriske parameter _AtclParamO_ mangler.	NDC'en file sti er en obligatorisk mulighed og skal angives.

Example
write_ndc "afledt.ndc"
9.1.12 add_include_path (Stil et spørgsmål)
Beskrivelse
Angiver en sti til at søge med files, når du læser RTL files.
add_include_path
Argumenter

Parameter	Type	Beskrivelse
vejviser	Snor	Angiver en sti til at søge med files, når du læser RTL files. Denne mulighed er obligatorisk.

Returtype	Beskrivelse
0	Kommandoen lykkedes.

Returtype	Beskrivelse
1	Kommandoen mislykkedes. Der er en fejl. Du kan se fejlmeddelelsen i konsollen.

Liste over fejl

Fejlkode	Fejlmeddelelse	Beskrivelse
ERR0023	Den obligatoriske parameter "inkluder sti" mangler.	Katalogindstillingen er obligatorisk og skal angives.

Bemærk: Hvis Hvis stien i mappemappen ikke er korrekt, vil add_include_path blive sendt uden en fejl.
Kommandoerne read_verilog/read_vhd vil dog mislykkes på grund af Verifics parser.
Example
add_include_path component/work/COREABC0/COREABC0_0/rtl/vlog/core

Revisionshistorik (Stil et spørgsmål)

Revisionshistorikken beskriver de ændringer, der blev implementeret i dokumentet. Ændringerne er listet efter revision, startende med den seneste publikation.

Revision	Dato	Beskrivelse
F	08/2024	Følgende ændringer er foretaget i denne revision: • Opdateret afsnit Bilag B—Import af simuleringsbiblioteker til simuleringsmiljø.
E	08/2024	Følgende ændringer er foretaget i denne revision: • Opdateret sektion Overview. • Opdateret afsnit Afledt SDC File. • Opdateret afsnit Bilag B—Import af simuleringsbiblioteker til simuleringsmiljø.
D	02/2024	Dette dokument er udgivet med Libero 2024.1 SoC Design Suite uden ændringer fra v2023.2. Opdateret afsnit Arbejde med derive_constraints Utility
C	08/2023	Dette dokument er udgivet med Libero 2023.2 SoC Design Suite uden ændringer fra v2023.1.
B	04/2023	Dette dokument er udgivet med Libero 2023.1 SoC Design Suite uden ændringer fra v2022.3.
A	12/2022	Indledende revision.

Mikrochip FPGA-understøttelse
Microchip FPGA-produktgruppen støtter sine produkter med forskellige supporttjenester, herunder kundeservice, teknisk kundesupportcenter, et webwebsted og verdensomspændende salgskontorer.
Kunder foreslås at besøge Microchips onlineressourcer, før de kontakter support, da det er meget sandsynligt, at deres forespørgsler allerede er blevet besvaret.
Kontakt teknisk supportcenter via website kl www.microchip.com/support. Nævn FPGA-enhedens varenummer, vælg passende sagskategori, og upload design files, mens du opretter en teknisk supportsag.
Kontakt kundeservice for ikke-teknisk produktsupport, såsom produktpriser, produktopgraderinger, opdateringsoplysninger, ordrestatus og godkendelse.

• Fra Nordamerika, ring 800.262.1060
• Fra resten af ​​verden, ring på 650.318.4460
• Fax, hvor som helst i verden, 650.318.8044

Mikrochip information
Mikrochippen Webwebsted
Microchip yder online support via vores website kl www.microchip.com/. Denne website bruges til at lave files og information let tilgængelig for kunderne. Noget af det tilgængelige indhold inkluderer:

• Produktsupport – Datablade og errata, applikationsnoter og sample-programmer, designressourcer, brugervejledninger og hardwaresupportdokumenter, seneste softwareudgivelser og arkiveret software
• Generel teknisk support – ofte stillede spørgsmål (ofte stillede spørgsmål), anmodninger om teknisk support, online diskussionsgrupper, medlemsliste for Microchip-designpartnerprogram
• Business of Microchip – Produktvælger- og bestillingsvejledninger, seneste Microchip-pressemeddelelser, oversigt over seminarer og arrangementer, lister over Microchip salgskontorer, distributører og fabriksrepræsentanter

Produktændringsmeddelelsesservice
Microchips underretningstjeneste for produktændringer hjælper med at holde kunderne opdateret på Microchip-produkter. Abonnenter vil modtage e-mail-meddelelser, når der er ændringer, opdateringer, revisioner eller fejl relateret til en specificeret produktfamilie eller udviklingsværktøj af interesse. For at registrere, gå til www.microchip.com/pcn og følg registreringsvejledningen.

Kundesupport
Brugere af Microchip-produkter kan modtage assistance gennem flere kanaler:

• Distributør eller repræsentant
• Lokalt salgskontor
• Embedded Solutions Engineer (ESE)
• Teknisk support

Kunder bør kontakte deres distributør, repræsentant eller ESE for at få support. Lokale salgskontorer er også tilgængelige for at hjælpe kunder. En liste over salgskontorer og lokationer er inkluderet i dette dokument. Teknisk support er tilgængelig via webwebsted på: www.microchip.com/support
Mikrochip-enheder kodebeskyttelsesfunktion
Bemærk følgende detaljer om kodebeskyttelsesfunktionen på Microchip-produkter:

• Microchip-produkter opfylder specifikationerne i deres særlige Microchip-datablad.
• Microchip mener, at dens familie af produkter er sikre, når de bruges på den tilsigtede måde, inden for driftsspecifikationerne og under normale forhold.
• Microchip værdsætter og beskytter aggressivt sine intellektuelle ejendomsrettigheder. Forsøg på at bryde kodebeskyttelsesfunktionerne i Microchip-produktet er strengt forbudt og kan være i strid med Digital Millennium Copyright Act.
• Hverken Microchip eller nogen anden halvlederproducent kan garantere sikkerheden af ​​deres kode. Kodebeskyttelse betyder ikke, at vi garanterer, at produktet er "ubrydeligt". Kodebeskyttelse er i konstant udvikling. Microchip er forpligtet til løbende at forbedre kodebeskyttelsesfunktionerne i vores produkter.

Juridisk meddelelse
Denne publikation og oplysningerne heri må kun bruges med Microchip-produkter, herunder til at designe, teste og integrere Microchip-produkter med din applikation. Brug af disse oplysninger på anden måde overtræder disse vilkår. Oplysninger om enhedsapplikationer gives kun for din bekvemmelighed og kan blive afløst af opdateringer. Det er dit ansvar at sikre, at din ansøgning lever op til dine specifikationer. Kontakt dit lokale Microchip salgskontor for yderligere support, eller få yderligere support på www.microchip.com/en-us/support/design-help/client-support-services.
DISSE OPLYSNINGER LEVERES AF MICROCHIP "SOM DE ER". A MICROCHIP GIVER INGEN REPRÆSENTATIONER ELLER GARANTIER AF NOGEN ART, HVERKEN UDTRYKKELIGE ELLER UNDERFORSTÅEDE, SKRIFTLIGE ELLER mundtlige, LOVBESTEMMET ELLER ANDEN MÅDE, RELATET TIL OPLYSNINGERNE, HERUNDER, MEN IKKE BEGRÆNSET TIL NOGEN STILTIENDE GARANTIER, PARTI-, GARANTIER, PARTI- OG GARANTIER. RELATET TIL DETS TILSTAND, KVALITET ELLER YDELSE. I INGEN OMSTÆNDIGHEDER ER MICROCHIP ANSVARLIG FOR NOGEN INDIREKTE, SÆRLIGE, STRAFFENDE, TILFÆLDELIGE ELLER FØLGETAB, SKADER, OMKOSTNINGER ELLER UDGIFTER AF NOGEN ART, DER ER RELATET TIL OPLYSNINGERNE ELLER DERES BRUG, UANSET ANDEN ELLER AGS. MULIGHEDEN ELLER SKADERNE ER FORUDSUELIGE. I DET FULDSTÆNDIGE OMFANG, LOVEN TILLADER, VIL MICROCHIPS SAMLEDE ANSVAR PÅ ALLE KRAV PÅ ENHVER MÅDE RELATET TIL INFORMATIONEN ELLER DERES BRUG IKKE OVERstige BELØBET, HVIS NOGET, SOM DU HAR BETALT DIREKTE TIL MICRATIONOCHIP.
Brug af Microchip-enheder i livsstøttende og/eller sikkerhedsapplikationer sker udelukkende på købers risiko, og køber accepterer at forsvare, skadesløsholde og holde Microchip skadesløs for enhver skade, krav, søgsmål eller udgifter, der måtte opstå som følge af sådan brug. Der gives ingen licenser, hverken implicit eller på anden måde, under nogen af ​​Microchips immaterielle rettigheder, medmindre andet er angivet.
Varemærker
Mikrochipnavnet og logoet, mikrochiplogoet, Adaptec, AVR, AVR-logoet, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStylus, maXTouch, MediaLB, megaAVR, Microsemi, Microsemi logo, MOST, MOST logo, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32 logo, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST Logo, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron og XMEGA er registrerede varemærker tilhørende Microchip Technology Incorporated i USA og andre lande.
AgileSwitch, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed ​​Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, ProASIC Plus logo, Quiet-Wire, SmartFusion, SyncWorld, TimeCesium, TimeHub, TimePictra, TimeProvider og ZL er registrerede varemærker tilhørende Microchip Technology Incorporated i USA
Adjacent Key Suppression, AKS, Analog-for-the-Digital Age, Any Capacitor, AnyIn, AnyOut, Augmented Switching, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net, Dynamic Average Matching. , DAM, ECAN, Espresso T1S, EtherGREEN, EyeOpen, GridTime, IdealBridge, IgaT, In-Circuit Serial Programmering, ICSP, INICnet, Intelligent Paralleling, IntelliMOS, Inter-Chip Connectivity, JitterBlocker, Knob-on-Display, MarginLinko, maxCrypto maxView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified logo, MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS 7, PowerSmart, PureSilicon , QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance , Trusted Time, TSHARC, Turing, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect og ZENA er varemærker tilhørende Microchip Technology Incorporated i USA og andre lande.
SQTP er et servicemærke tilhørende Microchip Technology Incorporated i USA
Adaptec-logoet, Frequency on Demand, Silicon Storage Technology og Symmcom er registrerede varemærker tilhørende Microchip Technology Inc. i andre lande.
GestIC er et registreret varemærke tilhørende Microchip Technology Germany II GmbH & Co. KG, et datterselskab af Microchip Technology Inc., i andre lande.
Alle andre varemærker nævnt heri tilhører deres respektive virksomheder.
2024, Microchip Technology Incorporated og dets datterselskaber. Alle rettigheder forbeholdes.
ISBN: 978-1-6683-0183-8
Kvalitetsstyringssystem
For information om Microchips kvalitetsstyringssystemer, besøg venligst www.microchip.com/quality.
Verdensomspændende salg og service

AMERIKA	ASIEN/PACIFIK	ASIEN/PACIFIK	EUROPA
Virksomhedskontor 2355 West Chandler Blvd. Chandler, AZ 85224-6199 Tlf.: 480-792-7200 Fax: 480-792-7277 Teknisk support: www.microchip.com/support Web Adresse: www.microchip.com Atlanta Duluth, GA Tlf.: 678-957-9614 Fax: 678-957-1455 Austin, TX Tlf.: 512-257-3370 Boston Westborough, MA Tlf.: 774-760-0087 Fax: 774-760-0088 Chicago Itasca, IL Tlf.: 630-285-0071 Fax: 630-285-0075 Dallas Addison, TX Tlf.: 972-818-7423 Fax: 972-818-2924 Detroit Novi, MI Tlf.: 248-848-4000 Houston, TX Tlf.: 281-894-5983 Indianapolis Noblesville, IN Tlf.: 317-773-8323 Fax: 317-773-5453 Tlf.: 317-536-2380 Los Angeles Mission Viejo, CA Tlf.: 949-462-9523 Fax: 949-462-9608 Tlf.: 951-273-7800 Raleigh, NC Tlf.: 919-844-7510 New York, NY Tlf.: 631-435-6000 San Jose, CA Tlf.: 408-735-9110 Tlf.: 408-436-4270 Canada – Toronto Tlf.: 905-695-1980 Fax: 905-695-2078	Australien – Sydney Tlf.: 61-2-9868-6733 Kina – Beijing Tlf.: 86-10-8569-7000 Kina – Chengdu Tlf.: 86-28-8665-5511 Kina – Chongqing Tlf.: 86-23-8980-9588 Kina – Dongguan Tlf.: 86-769-8702-9880 Kina – Guangzhou Tlf.: 86-20-8755-8029 Kina – Hangzhou Tlf.: 86-571-8792-8115 Kina – Hong Kong SAR Tlf.: 852-2943-5100 Kina – Nanjing Tlf.: 86-25-8473-2460 Kina – Qingdao Tlf.: 86-532-8502-7355 Kina – Shanghai Tlf.: 86-21-3326-8000 Kina – Shenyang Tlf.: 86-24-2334-2829 Kina – Shenzhen Tlf.: 86-755-8864-2200 Kina – Suzhou Tlf.: 86-186-6233-1526 Kina – Wuhan Tlf.: 86-27-5980-5300 Kina – Xian Tlf.: 86-29-8833-7252 Kina – Xiamen Tlf.: 86-592-2388138 Kina – Zhuhai Tlf.: 86-756-3210040	Indien – Bangalore Tlf.: 91-80-3090-4444 Indien – New Delhi Tlf.: 91-11-4160-8631 Indien - Pune Tlf.: 91-20-4121-0141 Japan – Osaka Tlf.: 81-6-6152-7160 Japan – Tokyo Tlf.: 81-3-6880- 3770 Korea – Daegu Tlf.: 82-53-744-4301 Korea – Seoul Tlf.: 82-2-554-7200 Malaysia - Kuala Lumpur Tlf.: 60-3-7651-7906 Malaysia – Penang Tlf.: 60-4-227-8870 Filippinerne – Manila Tlf.: 63-2-634-9065 Singapore Tlf.: 65-6334-8870 Taiwan – Hsin Chu Tlf.: 886-3-577-8366 Taiwan – Kaohsiung Tlf.: 886-7-213-7830 Taiwan - Taipei Tlf.: 886-2-2508-8600 Thailand – Bangkok Tlf.: 66-2-694-1351 Vietnam – Ho Chi Minh Tlf.: 84-28-5448-2100	Østrig – Wels Tlf.: 43-7242-2244-39 Fax: 43-7242-2244-393 Danmark – København Tlf.: 45-4485-5910 Fax: 45-4485-2829 Finland – Espoo Tlf.: 358-9-4520-820 Frankrig – Paris Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Tyskland – Garching Tlf.: 49-8931-9700 Tyskland – Haan Tlf.: 49-2129-3766400 Tyskland – Heilbronn Tlf.: 49-7131-72400 Tyskland – Karlsruhe Tlf.: 49-721-625370 Tyskland – München Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Tyskland – Rosenheim Tlf.: 49-8031-354-560 Israel – Hod Hasharon Tlf.: 972-9-775-5100 Italien – Milano Tlf.: 39-0331-742611 Fax: 39-0331-466781 Italien – Padova Tlf.: 39-049-7625286 Holland – Drunen Tlf.: 31-416-690399 Fax: 31-416-690340 Norge – Trondheim Tlf.: 47-72884388 Polen – Warszawa Tlf.: 48-22-3325737 Rumænien – Bukarest Tel: 40-21-407-87-50 Spanien - Madrid Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Sverige – Göteborg Tel: 46-31-704-60-40 Sverige – Stockholm Tlf.: 46-8-5090-4654 Storbritannien – Wokingham Tlf.: 44-118-921-5800 Fax: 44-118-921-5820

Dokumenter/ressourcer

MICROCHIP DS00004807F PolarFire Family FPGA Custom Flow [pdfBrugervejledning DS00004807F PolarFire Family FPGA Custom Flow, DS00004807F, PolarFire Family FPGA Custom Flow, Familie FPGA Custom Flow, Custom Flow, Flow

Referencer

• Brugermanual