Gwida għall-Utent tal-Fluss Personalizzat tal-Familja PolarFire FPGA
Libero SoC v2024.2

Introduzzjoni (Staqsi Mistoqsija)

Is-softwer Libero System-on-Chip (SoC) jipprovdi ambjent ta' disinn Field Programmable Gate Array (FPGA) kompletament integrat. Madankollu, ftit utenti jistgħu jixtiequ jużaw għodod ta' sinteżi u simulazzjoni ta' partijiet terzi barra l-ambjent Libero SoC. Libero issa jista' jiġi integrat fl-ambjent tad-disinn tal-FPGA. Huwa rakkomandat li tuża Libero SoC biex timmaniġġja l-fluss kollu tad-disinn tal-FPGA.
Din il-gwida għall-utent tiddeskrivi l-Custom Flow għal apparati PolarFire u PolarFire SoC Family, proċess biex Libero jiġi integrat bħala parti mill-fluss akbar tad-disinn tal-FPGA. Familji ta' Apparati Appoġġjati® It-tabella li ġejja telenka l-familji ta' apparati li Libero SoC jappoġġja. Madankollu, xi informazzjoni f'din il-gwida tista' tapplika biss għal familja speċifika ta' apparati. F'dan il-każ, tali informazzjoni hija identifikata b'mod ċar.
Tabella 1. Familji ta' Apparat Appoġġjati minn Libero SoC

Familja tal-Apparat	Deskrizzjoni
PolarFire®	L-FPGAs PolarFire jipprovdu l-inqas enerġija fl-industrija f'densitajiet ta' medda medja b'sigurtà u affidabbiltà eċċezzjonali.
PolarFire SoC	PolarFire SoC huwa l-ewwel SoC FPGA b'raggruppament ta' CPU RISC-V deterministiku u koerenti, u sottosistema ta' memorja L2 deterministika li tippermetti applikazzjonijiet Linux® u f'ħin reali.

Fuqview (Staqsi Mistoqsija)

Filwaqt li Libero SoC jipprovdi ambjent ta 'disinn minn tarf sa tarf integrat bis-sħiħ biex jiżviluppa disinji SoC u FPGA, jipprovdi wkoll il-flessibilità biex imexxu sinteżi u simulazzjoni b'għodod ta' partijiet terzi barra l-ambjent Libero SoC. Madankollu, xi passi tad-disinn għandhom jibqgħu fl-ambjent tas-SoC Libero.
It-tabella li ġejja telenka l-passi ewlenin fil-fluss tad-disinn FPGA u tindika l-passi li għalihom irid jintuża Libero SoC.
Tabella 1-1. Fluss tad-Disinn FPGA

Pass tal-Fluss tad-Disinn	Trid tuża Libero	Deskrizzjoni
Dħul tad-Disinn: HDL	Nru	Uża editur HDL/għodda ta 'kontroll barra Libero® SoC jekk mixtieq.
Dħul tad-Disinn: Konfiguraturi	Iva	Oħloq l-ewwel proġett Libero għall-ġenerazzjoni tal-komponenti ewlenin tal-katalgu IP.
Ġenerazzjoni awtomatika tar-restrizzjoni PDC/SDC	Nru	Limitazzjonijiet derivati ​​jeħtieġu l-HDL kollha files u utilità derive_constraints meta titwettaq barra minn Libero SoC, kif deskritt fl-Appendiċi C—Derive Constraints.
Simulazzjoni	Nru	Uża għodda ta 'parti terza barra Libero SoC, jekk mixtieq. Jeħtieġ tniżżil ta' libreriji ta' simulazzjoni kkompilati minn qabel għal apparat fil-mira, simulatur fil-mira, u verżjoni Libero fil-mira użata għall-implimentazzjoni backend.
Sinteżi	Nru	Uża għodda ta 'parti terza barra Libero SoC jekk mixtieq.
Implimentazzjoni tad-Disinn: Immaniġġja r-Restrizzjonijiet, Ikkompila Netlist, Post-and-Route (ara 'l fuq)view)	Iva	Oħloq it-tieni proġett Libero għall-implimentazzjoni backend.
Ħin u Verifika tal-Qawwa	Iva	Ibqa’ fit-tieni proġett Libero.
Ikkonfigura d-Data u l-Memorji tal-Inizjalizzazzjoni tad-Disinn	Iva	Uża din l-għodda biex timmaniġġja tipi differenti ta 'memorji u l-inizjalizzazzjoni tad-disinn fl-apparat. Ibqa’ fit-tieni proġett.
Programmazzjoni File Ġenerazzjoni	Iva	Ibqa’ fit-tieni proġett.

Importanti: Int trid tniżżel libreriji prekompilati disponibbli fuq Libreriji ta' Simulazzjoni Prekompilati paġna biex tuża simulatur ta' parti terza.
Fi fluss pur ta' Fabric FPGA, daħħal id-disinn tiegħek billi tuża HDL jew dħul skematiku u għaddi dak direttament
għall-għodod tas-sintesi. Il-fluss għadu appoġġjat. PolarFire u PolarFire SoC FPGAs għandhom vantaġġi sinifikanti
blokki IP hard proprjetarji li jeħtieġu l-użu ta' qlub ta' konfigurazzjoni (SgCores) mil-Libero SoC IP
katalogu. Huwa meħtieġ immaniġġjar speċjali għal kwalunkwe blokka li tinkludi l-funzjonalità SoC:

• PolarFire
  – PF_UPROM
  – SERVIZZI_TAS-SISTEMA_PF
  – PF_CCC
  – PF CLK DIV
  – PF_CRYPTO
  – PF_DRI
  – PF_INIT_MONITOR
  – PF_NGMUX
  – PF_OSC
  – RAMs (TPSRAM, DPSRAM, URAM)
  – PF_SRAM_AHBL_AXI
  – PF_XCVR_ERM
  – PF_XCVR_REF_CLK
  – PF_TX_PLL
  – PF_PCIE
  – PF_IO
  – PF_IOD_CDR
  – PF_IOD_CDR_CCC
  – PF_IOD_GENERIC_RX
  – PF_IOD_GENERIC_TX
  – PF_IOD_GENERIC_TX_CCC
  – PF_RGMII_TO_GMII
  – PF_IOD_OCTAL_DDR
  – PF_DDR3
  – PF_DDR4
  – PF_LPDDR3
  – PF_QDR
  – PF_CORESMARTBERT
  – PF_TAMPER
  – PF_TVS, eċċ.

Minbarra l-SgCores elenkati qabel, hemm ħafna soft IPs DirectCore disponibbli għall-familji ta' apparati PolarFire u PolarFire SoC fil-Katalgu Libero SoC li jużaw ir-riżorsi tad-drapp FPGA.
Għad-dħul tad-disinn, jekk tuża xi wieħed mill-komponenti preċedenti, trid tuża Libero SoC għal parti mid-dħul tad-disinn (Konfigurazzjoni tal-Komponent), iżda tista' tkompli l-bqija tad-Dħul tad-Disinn tiegħek (dħul HDL, eċċ.) barra minn Libero. Biex timmaniġġja l-fluss tad-disinn tal-FPGA barra minn Libero, segwi l-passi pprovduti fil-bqija ta' din il-gwida.
1.1 Ċiklu tal-Ħajja tal-Komponent (Staqsi Mistoqsija)
Il-passi li ġejjin jiddeskrivu ċ-ċiklu tal-ħajja ta 'komponent SoC u jipprovdu struzzjonijiet dwar kif timmaniġġa d-dejta.

1. Iġġenera l-komponent billi tuża l-konfiguratur tiegħu f'Libero SoC. Dan jiġġenera t-tipi ta' dejta li ġejjin:
   – HDL files
   – Memorja files
   – Stimulu u Simulazzjoni files
   – Komponent SDC file
2. Għall-HDL files, instantiate u jintegrahom fil-bqija tad-disinn HDL bl-użu ta ' l-għodda tad-dħul tad-disinn estern/proċess.
3. Memorja tal-provvista files u stimolu files għall-għodda ta' simulazzjoni tiegħek.
4. Komponent tal-Provvista SDC file għall-għodda Derive Constraint għall-Ġenerazzjoni ta' Constraints. Ara l-Appendiċi C—Derive Constraints għal aktar dettalji.
5. Trid toħloq proġett Libero ieħor, fejn timporta n-netlist ta' wara s-Sinteżi u l-metadata tal-komponent tiegħek, u b'hekk tlesti l-konnessjoni bejn dak li ġġenerajt u dak li pprogrammajt.

1.2 Ħolqien ta' Proġett Libero SoC (Staqsi Mistoqsija)
Xi passi tad-disinn iridu jitmexxew ġewwa l-ambjent tas-SoC Libero (Tabella 1-1). Biex dawn il-passi jimxu, trid toħloq żewġ proġetti Libero SoC. L-ewwel proġett jintuża għall-konfigurazzjoni u l-ġenerazzjoni tal-komponenti tad-disinn, u t-tieni proġett huwa għall-implimentazzjoni fiżika tad-disinn tal-ogħla livell.
1.3 Fluss Personalizzat (Staqsi Mistoqsija)
Il-figura li ġejja turi:

• Libero SoC jista' jiġi integrat bħala parti mill-fluss akbar tad-disinn tal-FPGA bl-għodod ta' sinteżi u simulazzjoni ta' partijiet terzi barra l-ambjent Libero SoC.
• Diversi passi involuti fil-fluss, li jibdew mill-ħolqien tad-disinn u l-ħjata sal-ipprogrammar tal-apparat.
• L-iskambju tad-dejta (inputs u outputs) li jrid iseħħ f'kull pass tal-fluss tad-disinn.

Tip:

1. SNVM.cfg, UPROM.cfg
2. *.mem file ġenerazzjoni għal Simulazzjoni: pa4rtupromgen.exe jieħu UPROM.cfg bħala input u jiġġenera UPROM.mem.

Dawn li ġejjin huma l-passi fil-fluss tad-dwana:

1. Konfigurazzjoni u ġenerazzjoni tal-komponenti:
   a. Oħloq l-ewwel proġett Libero (biex iservi bħala Proġett ta’ Referenza).
   b. Agħżel il-Qalba mill-Katalgu. Ikklikkja darbtejn fuq il-qalba biex tagħtiha isem għall-komponent u kkonfiguraha.
   Dan awtomatikament jesporta d-dejta tal-komponenti u files. Jiġi ġġenerat ukoll Manifesti tal-Komponenti. Ara Manifesti tal-Komponenti għad-dettalji. Għal aktar dettalji, ara Konfigurazzjoni tal-Komponent.
2. Imla d-disinn RTL tiegħek barra minn Libero:
   a. Ippreżenta l-komponent HDL files.
   b. Il-post tal-HDL files huwa elenkat fil-Manifesti tal-Komponenti files.
3. Iġġenera restrizzjonijiet SDC għall-komponenti. Uża l-utilità Derive Constraints biex tiġġenera r-restrizzjoni tal-ħin. file(SDC) ibbażat fuq:
   a. Komponent HDL files
   b. Komponent SDC files
   c. Utent HDL files
   Għal aktar dettalji, ara l-Appendiċi C—Restrizzjonijiet tad-Derivazzjoni.
4. Għodda ta' sinteżi/għodda ta' simulazzjoni:
   a. Ikseb HDL files, stimolu files, u data tal-komponenti mill-postijiet speċifiċi kif innutat fil-Manifesti tal-Komponenti.
   b. Sintetizza u simula d-disinn b'għodod ta 'partijiet terzi barra Libero SoC.
5. Oħloq it-tieni Proġett Libero tiegħek (ta' Implimentazzjoni).
6. Neħħi s-sinteżi mill-katina tal-għodda tal-fluss tad-disinn (Proġett > Settings tal-Proġett > Fluss tad-Disinn > neħħi l-kaxxa tal-kontroll Ippermetti s-Sinteżi).
7. Importa s-sors tad-disinn files (lista tan-netlist *.vm ta' wara s-sintesi mill-għodda tas-sintesi):
   – Importa *.vm netlist wara s-sintesi (File> Import > Synthesized Verilog Netlist (VM)).
   – Metadata tal-komponent *.cfg files għal uPROM u/jew sNVM.
8. Importa kwalunkwe komponent tal-blokk Libero SoC files. Il-blokk files għandhom ikunu fil-*.cxz file format.
   Għal aktar informazzjoni dwar kif toħloq blokka, ara Gwida għall-Utent tal-Fluss tal-Blokk PolarFire.
9. Importa l-limitazzjonijiet tad-disinn:
   – Restrizzjoni tal-importazzjoni I/O files (Maniġer tar-Restrizzjonijiet > Attributi I/O > Importazzjoni).
   – Importazzjoni tal-ippjanar tal-art *.pdc files (Maniġer tar-Restrizzjonijiet > Floor Planner > Importazzjoni).
   – Importazzjoni ta' restrizzjoni tal-ħin *.sdc files (Maniġer tar-Restrizzjonijiet> Żmien>Importa). Importa l-SDC file iġġenerat permezz tal-għodda Derive Constraint.
   – Restrizzjoni tal-importazzjoni *.ndc files (Maniġer tar-Restrizzjonijiet > NetlistAttributes > Importazzjoni), jekk ikun hemm.
10. Restrizzjoni file u l-assoċjazzjoni tal-għodda
    – Fil-Maniġer tar-Restrizzjonijiet, assoċja l-*.pdc files għall-post u rotta, il-*.sdc files għall-post u rotta u l-verifiki tal-ħin, u l-*.ndc files biex Tiġbor Netlist.
11. Implimentazzjoni sħiħa tad-disinn
    – Poġġi u rrotta, ivverifika l-ħin u l-enerġija, ikkonfigura d-dejta u l-memorji tal-inizjalizzazzjoni tad-disinn, u l-ipprogrammar file ġenerazzjoni.
12. Ivvalida d-disinn
    – Ivvalida d-disinn fuq l-FPGA u agħmel id-debugs kif meħtieġ bl-użu tal-għodod tad-disinn ipprovduti mas-suite tad-disinn Libero SoC.

Konfigurazzjoni tal-Komponent (Staqsi Mistoqsija)

L-ewwel pass fil-fluss tad-dwana huwa li tikkonfigura l-komponenti tiegħek billi tuża proġett ta' referenza Libero (imsejjaħ ukoll l-ewwel proġett Libero fit-Tabella 1-1). Fil-passi sussegwenti, tuża dejta minn dan il-proġett ta' referenza.
Jekk qed tuża xi komponenti mniżżla qabel, taħt il-Overview fid-disinn tiegħek, wettaq il-passi deskritti f'din it-taqsima.
Jekk m'intix qed tuża l-ebda wieħed mill-komponenti t'hawn fuq, tista' tikteb l-RTL tiegħek barra minn Libero u timportah direttament fl-għodod ta' Sinteżi u Simulazzjoni tiegħek. Tista' mbagħad tipproċedi għat-taqsima ta' wara s-sinteżi u timporta biss il-lista nett tiegħek *.vm ta' wara s-sinteżi fil-proġett finali ta' implimentazzjoni ta' Libero (imsejjaħ ukoll it-tieni proġett ta' Libero fit-Tabella 1-1).
2.1 Konfigurazzjoni tal-Komponenti bl-Użu ta' Libero (Staqsi Mistoqsija)
Wara li tagħżel il-komponenti li għandhom jintużaw mil-lista preċedenti, wettaq il-passi li ġejjin:

1. Oħloq proġett Libero ġdid (Konfigurazzjoni u Ġenerazzjoni Ewlenija): Agħżel l-Apparat u l-Familja li timmira għalihom id-disinn finali tiegħek.
2. Uża wieħed jew aktar mill-qlub imsemmija fil-Fluss Personalizzat.
   a. Oħloq SmartDesign u kkonfigura l-qalba mixtieqa u istantanjaha fil-komponent SmartDesign.
   b. Ippromwovi l-brilli kollha għall-ogħla livell.
   c. Iġġenera l-SmartDesign.
   d. Ikklikkja darbtejn l-għodda Simulazzjoni (kwalunkwe għażliet ta’ Qabel is-Sinteżi jew ta’ wara s-Sinteżi jew ta’ wara t-tqassim) biex tinvoka s-simulatur. Tista 'toħroġ mis-simulatur wara li jiġi invokat. Dan il-pass jiġġenera s-simulazzjoni files meħtieġa għall-proġett tiegħek.

Ħjiel: Int Trid twettaq dan il-pass jekk trid tissimula d-disinn tiegħek barra minn Libero.
Għal aktar informazzjoni, ara Is-Simulazzjoni tad-Disinn Tiegħek.
e. Issejvja l-proġett tiegħek—dan huwa l-proġett ta' referenza tiegħek.
2.2 Manifesti tal-Komponenti (Staqsi Mistoqsija)
Meta tiġġenera l-komponenti tiegħek, sett ta ' files huwa ġġenerat għal kull komponent. Ir-rapport tal-Manifest tal-Komponent jiddettalja s-sett ta' files iġġenerat u użat f'kull pass sussegwenti (Sinteżi, Simulazzjoni, Ġenerazzjoni tal-Firmware, eċċ). Dan ir-rapport jagħtik il-postijiet ta 'l-iġġenerat kollu files meħtieġa biex tipproċedi bil-Fluss tad-Dwana. Tista' taċċessa l-manifest tal-komponent fiż-żona Rapporti: Ikklikkja Disinn > Rapporti biex tiftaħ it-tab Rapporti. Fit-tab Rapporti, tara sett ta 'manifest.txt files (Fuqview), wieħed għal kull komponent li ġġenerajt.
Tip: Trid tissettja komponent jew modulu bħala '"root"' biex tara l-manifest tal-komponent file kontenut fit-tab Rapporti.
Inkella, tista' taċċessa r-rapport tal-manifest individwali files għal kull komponent ewlieni ġġenerat jew komponent SmartDesign minn /komponent/xogħol/ / / _manifest.txt jew /komponent/xogħol/ / _manifest.txt. Tista' wkoll taċċessa l-manifest file kontenut ta' kull komponent iġġenerat mit-tab Komponenti l-ġdida f'Libero, fejn il- file postijiet huma msemmija fir-rigward tad-direttorju tal-proġett.Iffoka fuq ir-rapporti tal-Manifest tal-Komponenti li ġejjin:

• Jekk eżistanjajt qlub f'SmartDesign, aqra l- file _manifest.txt.
• Jekk ħloqt komponenti għall-qlub, aqra l- _manifest.txt.

Għandek tuża r-rapporti kollha tal-Manifesti tal-Komponenti li japplikaw għad-disinn tiegħek. Per example, jekk il-proġett tiegħek għandu SmartDesign b'komponent ewlieni wieħed jew aktar instanzjati fih u għandek il-ħsieb li tużahom kollha fid-disinn finali tiegħek, allura trid tagħżel files elenkati fir-rapporti tal-Manifesti tal-Komponenti ta 'dawk il-komponenti kollha għall-użu fil-fluss tad-disinn tiegħek.
2.3 Interpretazzjoni tal-Manifest Files (Staqsi Mistoqsija)
Meta tiftaħ manifest komponent file, tara mogħdijiet lejn files fil-proġett Libero tiegħek u indikaturi dwar fejn fil-fluss tad-disinn biex tużahom. Inti tista 'tara t-tipi li ġejjin ta' files f'manifest file:

• Sors HDL files għall-għodod kollha ta 'Sinteżi u Simulazzjoni
• Stimolu files għall-għodod kollha ta ' Simulazzjoni
• Restrizzjoni files

Li ġej huwa l-Manifest tal-Komponent ta 'komponent ewlieni PolarFire.Kull tip ta file huwa meħtieġ downstream fil-fluss tad-disinn tiegħek. It-taqsimiet li ġejjin jiddeskrivu l-integrazzjoni tal- files mill-manifest fil-fluss tad-disinn tiegħek.

Ġenerazzjoni ta' Restrizzjonijiet (Staqsi Mistoqsija)

Meta twettaq il-konfigurazzjoni u l-ġenerazzjoni, kun żgur li tikteb/tiġġenera r-restrizzjoni SDC/PDC/NDC files biex id-disinn jgħaddihom lill-għodod ta 'Sinteżi, Post-u-Rotta, u Verifika Timing.
Uża l-utilità Derive Constraints barra mill-ambjent Libero biex tiġġenera restrizzjonijiet minflok tiktebhom manwalment. Biex tuża l-utilità Derive Constraint barra mill-ambjent Libero, trid:

• Restrizzjoni tal-HDL tal-utent tal-provvista, tal-HDL tal-komponent, u tal-SDC tal-komponent files
• Speċifika l-modulu tal-ogħla livell
• Speċifika l-post fejn għandha tiġi ġġenerata r-restrizzjoni derivata files

Ir-restrizzjonijiet tal-komponenti SDC huma disponibbli taħt /komponent/xogħol/ / / direttorju wara l-konfigurazzjoni u l-ġenerazzjoni tal-komponenti.
Għal aktar dettalji dwar kif tiġġenera restrizzjonijiet għad-disinn tiegħek, ara l-Appendiċi C—Derivazzjoni ta' Restrizzjonijiet.

Sinteżi tad-Disinn Tiegħek (Staqsi Mistoqsija)

Waħda mill-karatteristiċi primarji tal-Custom Flow hija li tippermettilek tuża sinteżi ta' parti terza
għodda barra Libero. Il-fluss tad-dwana jappoġġja l-użu ta' Synopsys SynplifyPro. Biex tissintetizza tiegħek
proġett, uża l-proċedura li ġejja:

1. Oħloq proġett ġdid fl-għodda Synthesis tiegħek, billi timmira lejn l-istess familja ta' apparati, die, u pakkett bħall-proġett Libero li ħloqt.
   a. Importa l-RTL tiegħek stess files kif tagħmel normalment.
   b. Issettja l-output tas-Sinteżi biex ikun Verilog Strutturali (.vm).
   Tip: Strutturali Verilog (.vm) huwa l-uniku format ta' output ta' sinteżi appoġġjat f'PolarFire.
2. Komponent tal-Importazzjoni HDL files fil-proġett tas-Sinteżi tiegħek:
   a. Għal kull Rapport tal-Manifesti tal-Komponenti: Għal kull file taħt is-sors HDL files għall-għodod kollha ta ' Sinteżi u Simulazzjoni, importazzjoni l- file fil-Proġett ta' Sinteżi tiegħek.
3. Importa l- file polarfire_syn_comps.v (jekk qed tuża Synopsys Synplify) minn
   Post tal-installazzjoni>/data/aPA5M għall-proġett tas-Sinteżi tiegħek.
4. Importa l-SDC iġġenerat qabel file permezz tal-għodda Derived Constraint (ara l-Appendiċi
   A—Sample SDC Constraints) fl-għodda ta’ Sintesi. Din ir-restrizzjoni file tillimita l-għodda ta' sinteżi biex tikseb l-għeluq taż-żmien b'inqas sforz u inqas iterazzjonijiet tad-disinn.

Importanti: 

• Jekk qed tippjana li tuża l-istess *.sdc file Biex tirrestrinġi l-Place-and-Route matul il-fażi tal-implimentazzjoni tad-disinn, trid timporta dan il-fajl *.sdc fil-proġett tas-sintesi. Dan biex jiżgura li ma jkun hemm l-ebda nuqqas ta' qbil fl-ismijiet tal-oġġetti tad-disinn fin-netlist sintetizzata u l-limitazzjonijiet tal-Place-and-Route matul il-fażi tal-implimentazzjoni tal-proċess tad-disinn. Jekk ma tinkludix dan il-fajl *.sdc file Fil-pass tas-Sinteżi, in-netlist iġġenerata mis-Sinteżi tista' tfalli l-pass tal-Place and Route minħabba nuqqas ta' qbil fl-ismijiet tal-oġġett tad-disinn.
  a. Importa l-Attributi tan-Netlist *.ndc, jekk hemm, fl-għodda tas-Sinteżi.
  b. Mexxi Sinteżi.
• Il-post tal-output tal-għodda tas-Sinteżi tiegħek għandu n-netlist *.vm file ġenerat wara Sintesi. Int trid timporta n-netlist fil-Proġett ta' Implimentazzjoni Libero biex tkompli bil-proċess tad-disinn.

Simulazzjoni tad-Disinn Tiegħek (Staqsi Mistoqsija)

Biex tissimula d-disinn tiegħek barra minn Libero (jiġifieri, billi tuża l-ambjent ta' simulazzjoni u s-simulatur tiegħek), wettaq il-passi li ġejjin:

1. Disinn Files:
   a. Simulazzjoni ta' qabel is-Sinteżi:
   • Importa l-RTL tiegħek fil-proġett ta' simulazzjoni tiegħek.
   • Għal kull Rapport tal-Manifesti tal-Komponenti.
   – Importa kull wieħed file taħt is-sors HDL files għall-għodod kollha ta 'Sinteżi u Simulazzjoni fil-proġett ta' simulazzjoni tiegħek.
   • Ikkompila dawn files skond l-istruzzjonijiet tas-simulatur tiegħek.
   b. Simulazzjoni ta' wara s-sinteżi:
   • Importa n-netlist *.vm ta' wara s-sintesi tiegħek (iġġenerata f'Synthesizing Your Design) fil-proġett ta' simulazzjoni tiegħek u kkompilaha.
   c. Simulazzjoni ta' wara t-tqassim:
   • L-ewwel, kompli l-implimentazzjoni tad-disinn tiegħek (ara L-Implimentazzjoni tad-Disinn Tiegħek). Kun żgur li l-proġett Libero finali tiegħek jinsab fl-istat ta' wara t-tqassim.
   • Ikklikkja darbtejn fuq Iġġenera BackAnnotated Files fit-tieqa Libero Design Flow. Jiġġenera tnejn files:
   /disinjatur/ / _ba.v/vhd /disinjatur/
   / _ba.sdf
   • Importa dawn it-tnejn files fis-għodda ta 'simulazzjoni tiegħek.
2. Stimolu u Konfigurazzjoni files:
   a. Għal kull Rapport tal-Manifesti tal-Komponent:
   • Ikkopja kollox files taħt l-Istimolu Files għas-sezzjonijiet kollha tal-Għodod ta 'Simulazzjoni għad-direttorju tal-għeruq tal-proġett ta' Simulazzjoni tiegħek.
   b. Żgura li kwalunkwe Tcl files fil-listi preċedenti (fil-pass 2.a) huma esegwiti l-ewwel, qabel il-bidu tas-simulazzjoni.
   c. UPROM.mem: Jekk tuża l-qalba UPROM fid-disinn tiegħek bl-għażla Uża kontenut għal simulazzjoni attivata għal klijent wieħed jew aktar tal-ħażna tad-dejta li tixtieq tissimula, trid tuża l-eżekutibbli pa4rtupromgen (pa4rtupromgen.exe fuq it-twieqi) biex tiġġenera l-UPROM.mem file. L-eżekutibbli pa4rtupromgen jieħu l-UPROM.cfg file bħala inputs permezz ta 'skript Tcl file u joħroġ l-UPROM.mem file meħtieġa għal simulazzjonijiet. Dan UPROM.mem file trid tiġi kkupjata fil-folder tas-simulazzjoni qabel il-ġirja tas-simulazzjoni. Example li turi l-użu eżekutibbli pa4rtupromgen hija pprovduta fil-passi li ġejjin. Il-UPROM.cfg file huwa disponibbli fid-direttorju /komponent/xogħol/ / fil-proġett Libero li użajt biex tiġġenera l-komponent UPROM.
   d. snvm.mem: Jekk tuża l-qalba tas-Servizzi tas-Sistema fid-disinn tiegħek u kkonfigurat it-tab sNVM fil-qalba bl-għażla Uża kontenut għal simulazzjoni attivata għal klijent wieħed jew aktar li tixtieq tissimula, snvm.mem file jiġi ġġenerat awtomatikament għal
   id-direttorju /komponent/xogħol/ / fil-proġett Libero li użajt biex tiġġenera l-komponent tas-Servizzi tas-Sistema. Dan snvm.mem file trid tiġi kkupjata fil-folder tas-simulazzjoni qabel il-ġirja tas-simulazzjoni.
3. Oħloq folder tax-xogħol u sub-folder bl-isem simulation taħt il-folder tax-xogħol.
   L-eżekutibbli pa4rtupromgen jistennew il-preżenza tas-sub folder ta 'simulazzjoni fil-folder tax-xogħol u l-iskrittura *.tcl titqiegħed fis-sub folder ta' simulazzjoni.
4. Ikkopja l-UPROM.cfg file mill-ewwel proġett Libero maħluq għall-ġenerazzjoni tal-komponenti fil-folder tax-xogħol.
5. Waħħal il-kmandi li ġejjin fi skript *.tcl u poġġih fil-folder tas-simulazzjoni maħluq fil-pass 3.
   Sample *.tcl għal apparati PolarFire u PolarFire Soc Family biex jiġġeneraw URPOM.mem file
   minn UPROM.cfg
   sett_apparat -fam -imut -pakkett
   set_input_cfg -path
   set_sim_mem -pathFile/UPROM.mem>
   gen_sim -use_init falz
   Għall-isem intern xieraq għall-użu għad-die u l-pakkett, ara l-*.prjx file tal-ewwel proġett Libero (użat għall-ġenerazzjoni tal-komponenti).
   L-argument use_init irid jiġi ssettjat għal falz.
   Uża l-kmand set_sim_mem biex tispeċifika t-triq għall-output file UPROM.mem li hu
   iġġenerat mal-eżekuzzjoni tal-iskritt file bl-eżekutibbli pa4rtupromgen.
6. Fil-pront tal-kmand jew fit-terminal cygwin, mur fid-direttorju tax-xogħol maħluq fil-pass 3.
   Eżegwixxi l-kmand pa4rtupromgen bl-għażla –script u għaddilu l-iskritt *.tcl maħluq fil-pass preċedenti.
   Għall-Windows
   /disinjatur/bin/pa4rtupromgen.exe \
   –skript./simulazzjoni/ .tcl
   Għal Linux:
   /bin/pa4rtupromgen
   –skript./simulazzjoni/ .tcl
7. Wara l-eżekuzzjoni b'suċċess tal-eżekutibbli pa4rtupromgen, iċċekkja li l-UPROM.mem file huwa ġġenerat fil-post speċifikat fil-kmand set_sim_mem fl-iskrittura *.tcl.
8. Biex tissimula l-sNVM, ikkopja l-fajl snvm.mem file mill-ewwel proġett Libero tiegħek (użat għall-konfigurazzjoni tal-komponenti) fil-folder ta 'simulazzjoni tal-ogħla livell tal-proġett ta' simulazzjoni tiegħek biex tmexxi simulazzjoni (barra minn Libero SoC). Biex tissimula l-kontenut tal-UPROM, kopja l-UPROM.mem iġġenerat file fil-folder ta’ simulazzjoni tal-ogħla livell tal-proġett ta’ simulazzjoni tiegħek biex tmexxi simulazzjoni (barra minn Libero SoC).

Importanti: Biex simula l-funzjonalità tal-Komponenti tas-SoC, niżżel il-libreriji ta' simulazzjoni PolarFire prekompilati u importahom fl-ambjent ta' simulazzjoni tiegħek kif deskritt hawn. Għal aktar dettalji, ara l-Appendiċi B—Importazzjoni ta' Libreriji ta' Simulazzjoni f'Ambjent ta' Simulazzjoni.

L-Implimentazzjoni tad-Disinn Tiegħek (Staqsi Mistoqsija)

Wara li tlesti s-simulazzjoni tas-Sinteżi u ta' wara s-Sinteżi fl-ambjent tiegħek, trid terġa' tuża Libero biex timplimenta fiżikament id-disinn tiegħek, tħaddem il-ħin u l-analiżi tal-qawwa, u tiġġenera l-ipprogrammar tiegħek file.

1. Oħloq proġett Libero ġdid għall-implimentazzjoni fiżika u t-tqassim tad-disinn. Kun żgur li timmira lejn l-istess apparat bħal fil-proġett ta' referenza li ħloqt fil-Konfigurazzjoni tal-Komponenti.
2. Wara l-ħolqien tal-proġett, neħħi Synthesis mill-katina tal-għodda fit-tieqa Design Flow (Proġett > Settings tal-Proġett > Design Flow > Neħħi l-marka minn Enable Synthesis).
3.  Importa l-fajl *.vm ta' wara s-sintesi tiegħek file f'dan il-proġett, (File > Import > Synthesized Verilog Netlist (VM)).
   Tip: Huwa rakkomandat li toħloq link għal dan file, sabiex jekk terġa’ tisintetizza d-disinn tiegħek, Libero dejjem juża l-aħħar netlist ta’ wara s-sinteżi.
   a. Fit-tieqa tal-Ġerarkija tad-Disinn, innota l-isem tal-modulu ewlieni.
4. Importa r-restrizzjonijiet fil-proġett Libero. Uża l-Constraint Manager biex timporta restrizzjonijiet *.pdc/*.sdc/*.ndc.
   a. Importazzjoni I/O *.pdc restrizzjoni files (Maniġer tar-Restrizzjonijiet > Attributi I/O >Importazzjoni).
   b. Importazzjoni Floorplanning *.pdc restrizzjoni files (Maniġer tar-Restrizzjonijiet > Planner tal-Art > Importazzjoni).
   c. Importazzjoni *.sdc limitazzjoni tal-ħin files (Maniġer tar-Restrizzjonijiet> Żmien> Importazzjoni). Jekk id-disinn tiegħek għandu xi wieħed mill-qlub elenkati f'Fuqview, tiżgura li timporta l-SDC file iġġenerat permezz ta' għodda ta' restrizzjoni tad-derivazzjoni.
   d. Importazzjoni *.ndc restrizzjoni files (Maniġer tar-Restrizzjonijiet > Attributi Netlist > Importazzjoni).
5. Restrizzjonijiet Assoċjati Files biex jiddisinjaw għodod.
   a. Iftaħ il-Maniġer tar-Restrizzjonijiet (Immaniġġja r-Restrizzjonijiet > Iftaħ Immaniġġja r-Restrizzjonijiet View).
   Immarka l-kaxxa tal-kontroll tal-Verifika tal-Post u r-Rotta u l-Ħin ħdejn ir-restrizzjoni file biex tistabbilixxi restrizzjoni file u assoċjazzjoni tal-għodda. Assoċja r-restrizzjoni *.pdc mal-Post-andRoute u l-*.sdc kemm mal-Post-and-Route kif ukoll mal-Verifika tal-Ħin. Assoċja l-*.ndc file biex Tikkompila Netlist.
   Ħjiel: Jekk Il-Post u r-Rotta jfallu b'din ir-restrizzjoni *.sdc file, imbagħad jimporta dan l-istess *.sdc file għal sinteżi u sinteżi mill-ġdid.
6. Ikklikkja fuq Compile Netlist u mbagħad fuq Place and Route biex tlesti l-pass tat-tqassim.
7. L-għodda Ikkonfigura d-Dejta u l-Memorji tal-Inizjalizzazzjoni tad-Disinn tippermettilek li tinizjalizza blokki tad-disinn, bħal LSRAM, µSRAM, XCVR (transceivers), u PCIe billi tuża dejta maħżuna f'memorja tal-ħażna SPI Flash µPROM mhux volatili, sNVM, jew esterna. L-għodda għandha t-tabs li ġejjin biex tiddefinixxi l-ispeċifikazzjoni tas-sekwenza tal-inizjalizzazzjoni tad-disinn, l-ispeċifikazzjoni tal-klijenti tal-inizjalizzazzjoni, u l-klijenti tad-dejta tal-utent.
   – Tab tal-Inizjalizzazzjoni tad-Disinn
   – Tab tal-µPROM
   – it-tab tal-sNVM
   – Tab tal-Flash SPI
   – Tab tad-Drapp RAMs
   Uża t-tabs fl-għodda biex tikkonfigura d-dejta u l-memorji tal-inizjalizzazzjoni tad-disinn.Wara li tlesti l-konfigurazzjoni, wettaq il-passi li ġejjin biex tipprogramma d-dejta tal-inizjalizzazzjoni:
   • Ġenera klijenti ta' inizjalizzazzjoni
   • Ġenera jew esporta l-bitstream
   • Ipprogramma l-apparat
   Għal informazzjoni dettaljata dwar kif tuża din l-għodda, ara Gwida għall-Utent ta' Libero SoC Design Flow. Għal aktar informazzjoni dwar il-kmandi Tcl użati biex jiġu kkonfigurati diversi tabs fl-għodda u tispeċifika l-konfigurazzjoni tal-memorja files (*.cfg), ara Gwida ta' Referenza tal-Kmandi Tcl.
8. Ġenera Programmazzjoni File minn dan il-proġett u użah biex tipprogramma l-FPGA tiegħek.

Appendiċi A—Sampil-Limitazzjonijiet tal-SDC (Staqsi Mistoqsija

Libero SoC jiġġenera restrizzjonijiet ta 'ħin SDC għal ċerti qlub IP, bħal CCC, OSC, Transceiver u l-bqija. Il-passaġġ tar-restrizzjonijiet SDC għall-għodod tad-disinn iżid iċ-ċans li jintlaħaq l-għeluq taż-żmien b'inqas sforz u inqas iterazzjonijiet tad-disinn. Il-mogħdija ġerarkika sħiħa mill-istanza tal-ogħla livell tingħata għall-oġġetti kollha tad-disinn referenzjati fir-restrizzjonijiet.
7.1 Limitazzjonijiet tal-Ħin tal-SDC (Staqsi Mistoqsija)
Fil-proġett ta 'referenza tal-qalba ta' Libero IP, dan ir-restrizzjoni SDC tal-ogħla livell file huwa disponibbli mill-Maniġer tar-Restrizzjoni (Disinn Flow> Open Manage Constraint View > Żmien > Ikseb Limitazzjonijiet).
Importanti: Ara dan file biex tissettja r-restrizzjonijiet tal-SDC jekk id-disinn tiegħek fih CCC, OSC, Transceiver, u komponenti oħra. Immodifika l-mogħdija ġerarkika sħiħa, jekk meħtieġ, biex taqbel mal-ġerarkija tad-disinn tiegħek jew uża l-utilità Derive_Constraints u l-passi fl-Appendiċi C—Derive Constraints fuq il-livell tal-komponent tal-SDC file.
Ħlief il- file għal isem differenti u jimporta l-SDC file għall-għodda ta' sinteżi, Għodda ta' Post u Rotta, u Verifiki tal-Ħin, bħal kull restrizzjoni SDC oħra files.
7.1.1 SDC derivat File (Staqsi Mistoqsija)
# Dan file ġie ġġenerat ibbażat fuq is-sors SDC li ġej files:
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/komponent/xogħol/
PF_CCC_C0/PF_CCC_C0_0/PF_CCC_C0_PF_CCC_C0_0_PF_CCC.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/komponent/xogħol/
CLK_DIV/CLK_DIV_0/CLK_DIV_CLK_DIV_0_PF_CLK_DIV.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/komponent/xogħol/
TRANSMIT_PLL/TRANSMIT_PLL_0/TRANSMIT_PLL_TRANSMIT_PLL_0_PF_TX_PLL.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/komponent/xogħol/
DMA_INIZJATUR/DMA_INIZJATUR_0/DMA_INIZJATUR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/komponent/xogħol/
FIC0_INIZJATUR/FIC0_INIZJATUR_0/FIC0_INIZJATUR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/komponent/xogħol/
ICICLE_MSS/ICICLE_MSS.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/komponent/xogħol/
PF_PCIE_C0/PF_PCIE_C0_0/PF_PCIE_C0_PF_PCIE_C0_0_PF_PCIE.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/komponent/xogħol/
PCIE_INITIATOR/PCIE_INITIATOR_0/PCIE_INITIATOR.sdc
# /drive/aPA5M/cores/constraints/osc_rc160mhz.sdc
# *** Kwalunkwe modifika għal dan file jintilfu jekk ir-restrizzjonijiet derivati ​​jerġgħu jiġu eżegwiti. ***
create_clock -name {CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK} -perjodu 6.25
[ get_pins { CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK } ] oħloq_arloġġ -isem {REF_CLK_PAD_P} -perjodu 10 [ ikseb_ports { REF_CLK_PAD_P } ] oħloq_arloġġ -isem {CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/
DIV_CLK} -perjodu 8
[get_pins {CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/DIV_CLK}] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT0} -immultiplika_bi 25 -aqsam_bi 32 -sors
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -fażi 0
[get_pins {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT0}] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT1} -immultiplika_bi 25 -aqsam_bi 32 -sors
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -fażi 0
[get_pins {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT1}] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT2} -immultiplika_bi 25 -aqsam_bi 32 -sors
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -fażi 0
[get_pins {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT2}] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT3} -immultiplika_bi 25 -aqsam_bi 64 -sors
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -fażi 0
[get_pins {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT3}] create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/
Y_DIV} -aqsam_bi 2 -sors
[get_pins {CLOCKS_AND_RESETS_inst_0/CLK_160MHz_għal_CLK_80MHz/CLK_DIV_0/I_CD/A}] [get_pins {CLOCKS_AND_RESETS_inst_0/CLK_160MHz_għal_CLK_80MHz/CLK_DIV_0/I_CD/Y_DIV}] set_false_path -through [get_nets {DMA_INITIATOR_inst_0/ARESETN*}] set_false_path -from [get_cells {DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/]
genblk1*/rdGrayCounter*/cntGray* } ] -għal [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
rdPtr_s1* } ] set_false_path -minn [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/wrGrayCounter*/cntGray* } ] -għal [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
wrPtr_s1* } ] set_false_path -through [ get_nets { FIC0_INITIATOR_inst_0/ARESETN* } ] set_false_path -to [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[0] PCIE/PF_PCIE_C0_0/
PCIE_1/INTERRUPT[1] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[2] PCIE/PF_PCIE_C0_0/PCIE_1/
INTERRUPT[3] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[4] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[5] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[6] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[7] PCIE/PF_PCIE_C0_0/
PCIE_1/WAKEREQ PCIE/PF_PCIE_C0_0/PCIE_1/MPERST_N } ] set_false_path -minn [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/TL_CLK } ] set_false_path -permezz [ get_nets { PCIE_INITIATOR_inst_0/ARESETN* } ] Appendiċi B—Importazzjoni ta' Libreriji ta' Simulazzjoni f'Ambjent ta' Simulazzjoni (Staqsi Mistoqsija)
Is-simulatur awtomatiku għas-simulazzjoni RTL b'Libero SoC huwa ModelSim ME Pro.
Libreriji pre-kompilati għas-simulatur awtomatiku huma disponibbli bl-installazzjoni ta' Libero fid-direttorju /Designer/lib/modelsimpro/precompiled/vlog għal® familji appoġġjati. Libero SoC jappoġġja wkoll edizzjonijiet oħra ta' simulaturi ta' partijiet terzi ta' ModelSim, Questasim, VCS, Xcelium
, Active HDL, u Riviera Pro. Niżżel il-libreriji pre-kompilati rispettivi minn Libero SoC v12.0 u aktar tard ibbażat fuq is-simulatur u l-verżjoni tiegħu.
Simili għall-ambjent Libero, run.do file iridu jinħolqu biex imexxu simulazzjoni barra Libero.
Oħloq run.do sempliċi file li għandu kmandi biex jistabbilixxi librerija għar-riżultati tal-kumpilazzjoni, l-immappjar tal-librerija, il-kumpilazzjoni u s-simulazzjoni. Segwi l-passi biex toħloq run.do bażiku file.

1. Oħloq librerija loġika biex taħżen ir-riżultati tal-kumpilazzjoni bl-użu tal-kmand vlib vlib presynth.
2. Immappja l-isem tal-librerija loġika mad-direttorju tal-librerija kkumpilata minn qabel bl-użu tal-kmand vmap vmap .
3. Ikkompila s-sors files—uża kmandi tal-kumpilatur speċifiċi għal-lingwa biex tikkumpila d-disinn files fid-direttorju tax-xogħol.
   – vlog għal .v/.sv
   – vcom għal .vhd
4. Tella' d-disinn għas-simulazzjoni billi tuża l-kmand vsim billi tispeċifika l-isem ta' kwalunkwe modulu tal-ogħla livell.
5. Simula d-disinn billi tuża l-kmand run.
   Wara t-tagħbija tad-disinn, il-ħin ta 'simulazzjoni huwa ssettjat għal żero, u tista' tidħol fil-kmand tal-ġirja biex tibda s-simulazzjoni.
   Fit-tieqa tat-traskrizzjoni tas-simulatur, esegwi run.do file kif run.do mexxi s-simulazzjoni. Sample run.do file kif ġej.

issettja bil-kwiet ACTELLIBNAME PolarFire issettja bil-kwiet PROJECT_DIR “W:/Test/basic_test” jekk
{[file teżisti presynth/_info]} { echo “INFO: Il-librerija tas-simulazzjoni presynth teżisti” } inkella
{ file ħassar -force presynth vlib presynth } vmap presynth presynth vmap PolarFire
“X:/Libero/Disinjatur/lib/modelsimpro/prekompilat/vlog/PolarFire” vlog -sv -xogħol presynth
“${PROJECT_DIR}/hdl/top.v” vlog “+incdir+${PROJECT_DIR}/stimolu” -sv -work presynth “$
{PROJECT_DIR}/stimulus/tb.v” vsim -L PolarFire -L presynth -t 1ps presynth.tb żid mewġa /tb/*
mexxi 1000ns log /tb/* exit

Appendiċi Ċ—Restrizzjonijiet tad-Derivazzjoni (Staqsi Mistoqsija)

Dan l-appendiċi jiddeskrivi l-kmandi Tcl Derive Constraints.
9.1 Kmandi Tcl ta' Restrizzjonijiet ta' Derivazzjoni (Staqsi Mistoqsija)
L-utilità derive_constraints tgħinek tikseb restrizzjonijiet mill-RTL jew mill-konfiguratur barra l-ambjent tad-disinn tas-SoC Libero. Biex tiġġenera restrizzjonijiet għad-disinn tiegħek, għandek bżonn l-HDL tal-Utent, HDL tal-Komponent, u Limitazzjonijiet tal-Komponent files. Il-limitazzjonijiet tal-komponent SDC files huma disponibbli taħt /komponent/xogħol/ / / direttorju wara l-konfigurazzjoni u l-ġenerazzjoni tal-komponenti.
Kull restrizzjoni komponent file tikkonsisti mill-kmand set_component tcl (jispeċifika l-isem tal-komponent) u l-lista ta 'restrizzjonijiet iġġenerati wara l-konfigurazzjoni. Ir-restrizzjonijiet huma ġġenerati abbażi tal-konfigurazzjoni u huma speċifiċi għal kull komponent.
ExampPaġna 9-1. Restrizzjoni tal-Komponent File għall-PF_CCC Core
Hawn example ta' restrizzjoni ta' komponent file għall-qalba PF_CCC:
sett_komponent PF_CCC_C0_PF_CCC_C0_0_PF_CCC
# Mikroċippa Korp.
# Data: 2021-Ott-26 04:36:00
# Arloġġ bażi għal PLL #0
oħloq_arloġġ -perjodu 10 [ikseb_pins { pll_inst_0/REF_CLK_0 }] oħloq_arloġġ_ġenerat -aqsam_bi 1 -sors [ikseb_pins { pll_inst_0/
REF_CLK_0 } ] -phase 0 [ get_pins { pll_inst_0/OUT0 } ] Hawnhekk, create_clock u create_generated_clock huma restrizzjonijiet tal-arloġġ ta' referenza u tal-ħruġ rispettivament, li huma ġġenerati abbażi tal-konfigurazzjoni.
9.1.1 Ħidma bl-Utilità derive_constraints (Staqsi Mistoqsija)
Idderiva r-restrizzjonijiet li jgħaddu mid-disinn u talloka restrizzjonijiet ġodda għal kull istanza ta' komponent ibbażata fuq il-komponent SDC ipprovdut qabel files. Għall-arloġġi ta 'referenza CCC, jippropaga lura permezz tad-disinn biex jinstab is-sors tal-arloġġ ta' referenza. Jekk is-sors huwa I/O, ir-restrizzjoni tal-arloġġ ta' referenza tiġi ssettjata fuq l-I/O. Jekk hija output CCC jew sors ta’ arloġġ ieħor (eżample, Transceiver, oxxillatur), juża l-arloġġ mill-komponent l-ieħor u jirrapporta twissija jekk l-intervalli ma jaqblux. Ir-restrizzjonijiet tad-deriva se jallokaw ukoll restrizzjonijiet għal xi macros bħal oxxillaturi fuq iċ-ċippa jekk ikollokhom fl-RTL tiegħek.
Biex tesegwixxi l-utilità derive_constraints, trid tforni .tcl file argument tal-linja tal-kmand bl-informazzjoni li ġejja fl-ordni speċifikata.

1. Speċifika l-informazzjoni dwar l-apparat billi tuża l-informazzjoni fit-taqsima set_device.
2. Speċifika t-triq għall-RTL files tuża l-informazzjoni fit-taqsima read_verilog jew read_vhdl.
3. Issettja l-modulu tal-ogħla livell billi tuża l-informazzjoni fit-taqsima set_top_level.
4. Speċifika t-triq għall-komponent SDC files tuża l-informazzjoni fit-taqsima read_sdc jew read_ndc.
5. Teżegwixxi l- files billi tuża l-informazzjoni fit-taqsima derive_constraints.
6.  Speċifika t-triq għar-restrizzjonijiet derivati ​​mill-SDC file billi tuża l-informazzjoni fit-taqsima write_sdc jew write_pdc jew write_ndc.

Example 9-2. Eżekuzzjoni u Kontenut tad-derive.tcl File
Dan li ġej huwa example argument tal-linja tal-kmand biex tesegwixxi l-utilità derive_constraints.
$ /bin{64}/derive_constraints derive.tcl
Il-kontenut tad-derive.tcl file:
# Informazzjoni dwar l-apparat
sett_apparat -familja PolarFire -die MPF100T -veloċità -1
#RTL files
read_verilog -mode system_verilog proġett/komponent/xogħol/txpll0/
txpll0_txpll0_0_PF_TX_PLL.v
read_verilog -mode system_verilog {proġett/komponent/xogħol/txpll0/txpll0.v}
read_verilog -mode system_verilog {proġett/komponent/xogħol/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.v}
read_verilog -mode system_verilog {proġett/komponent/xogħol/xcvr0/xcvr0.v}
read_vhdl -mode vhdl_2008 {proġett/hdl/xcvr1.vhd}
#Komponent SDC files
set_top_level {xcvr1}
read_sdc -komponent {proġett/komponent/xogħol/txpll0/txpll0_0/
txpll0_txpll0_0_PF_TX_PLL.sdc}
read_sdc -komponent {proġett/komponent/xogħol/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.sdc}
#Uża l-kmand derive_constraint
derive_constraints
#Riżultat tal-SDC/PDC/NDC files
write_sdc {proġett/restrizzjoni/xcvr1_derivati_restrizzjonijiet.sdc}
write_pdc {proġett/restrizzjoni/fp/xcvr1_derivati_restrizzjonijiet.pdc}
9.1.2 sett_apparat (Staqsi Mistoqsija)
Deskrizzjoni
Speċifika l-isem tal-familja, l-isem tad-die, u l-grad tal-veloċità.
set_device -family -jmut -veloċità
Argumenti

Parametru	Tip	Deskrizzjoni
-familja	Spag	Speċifika l-isem tal-familja. Il-valuri possibbli huma PolarFire®, PolarFire SoC.
-imut	Spag	Speċifika l-isem tad-die.
-veloċità	Spag	Speċifika l-grad tal-veloċità tal-apparat. Il-valuri possibbli huma STD jew -1.

Tip ta' Ritorn	Deskrizzjoni
0	Kmand irnexxielu.
1	Il-kmand falla. Hemm żball. Tista 'tosserva l-messaġġ ta' żball fil-console.

Lista ta' Żbalji

Kodiċi ta' Żball	Messaġġ ta' Żball	Deskrizzjoni
ERR0023	Parametru meħtieġ—die nieqes	L-għażla tad-die hija obbligatorja u trid tiġi speċifikata.
ERR0005	Imut mhux magħruf 'MPF30'	Il-valur tal-għażla -die mhuwiex korrett. Ara l-lista possibbli tal-valuri fid-deskrizzjoni tal-għażla.
ERR0023	Parametru—die nieqes valur	L-għażla tad-die hija speċifikata mingħajr valur.
ERR0023	Parametru meħtieġ—il-familja hija nieqsa	L-għażla tal-familja hija obbligatorja u trid tiġi speċifikata.
ERR0004	Familja mhux magħrufa 'PolarFire®'	L-għażla tal-familja mhix korretta. Ara l-lista possibbli tal-valuri fid-deskrizzjoni tal-għażla.

………… kompliet
Kodiċi ta' Żball	Messaġġ ta' Żball	Deskrizzjoni
ERR0023	Parametru—il-familja hija nieqsa minn valur	L-għażla tal-familja hija speċifikata mingħajr valur.
ERR0023	Parametru meħtieġ—il-veloċità hija nieqsa	L-għażla tal-veloċità hija obbligatorja u trid tiġi speċifikata.
ERR0007	Veloċità mhux magħrufa '	L-għażla tal-veloċità mhix korretta. Ara l-lista possibbli tal-valuri fid-deskrizzjoni tal-għażla.
ERR0023	Parametru—il-veloċità hija nieqsa minn valur	L-għażla tal-veloċità hija speċifikata mingħajr valur.

Example
set_device -family {PolarFire} -die {MPF300T_ES} -speed -1
set_device -family SmartFusion 2 -die M2S090T -speed -1
9.1.3 aqra_verilog (Staqsi Mistoqsija)
Deskrizzjoni
Aqra Verilog file bl-użu Verific.
read_verilog [-lib ] [-mod ]fileisem>
Argumenti

Parametru	Tip	Deskrizzjoni
-lib	Spag	Speċifika l-librerija li fiha l-moduli li għandhom jiżdiedu fil-librerija.
-modalità	Spag	Speċifika l-istandard Verilog. Il-valuri possibbli huma verilog_95, verilog_2k, system_verilog_2005, system_verilog_2009, system_verilog, verilog_ams, verilog_psl, system_verilog_mfcu. Il-valuri huma insensittivi għall-każi. Default huwa verilog_2k.
fileisem	Spag	Verilog file isem.

Tip ta' Ritorn	Deskrizzjoni
0	Kmand irnexxielu.
1	Il-kmand falla. Hemm żball. Tista 'tosserva l-messaġġ ta' żball fil-console.

Lista ta' Żbalji

Kodiċi ta' Żball	Messaġġ ta' Żball	Deskrizzjoni
ERR0023	Parametru—lib huwa nieqes minn valur	L-għażla lib hija speċifikata mingħajr valur.
ERR0023	Parametru—il-modalità hija nieqsa minn valur	L-għażla tal-modalità hija speċifikata mingħajr valur.
ERR0015	Modalità mhux magħrufa ' '	Il-modalità verilog speċifikata mhix magħrufa. Ara l-lista ta' deskrizzjonijiet possibbli tal-għażla tal-modalità verilog fid-dehra tal-modalità.
ERR0023	Parametru meħtieġ file isem huwa nieqes	L-ebda verilog file mogħdija hija pprovduta.
ERR0016	Falla minħabba l-parser ta' Verific	Żball ta' sintassi fil-verilog fileIl-parser ta' Verific jista' jiġi osservat fil-console 'l fuq mill-messaġġ ta' żball.
ERR0012	set_device ma jissejjaħx	L-informazzjoni tal-apparat mhix speċifikata. Uża set_device kmand biex tiddeskrivi l-apparat.

Example
read_verilog -mode system_verilog {komponent/work/top/top.v}
read_verilog -mode system_verilog_mfcu design.v
9.1.4 aqra_vhdl (Staqsi Mistoqsija)
Deskrizzjoni
Żid VHDL file fil-lista ta' VHDL files.
read_vhdl [-lib ] [-mod ]fileisem>
Argumenti

Parametru	Tip	Deskrizzjoni
-lib	—	Speċifika l-librerija li fiha għandu jiżdied il-kontenut.
-modalità	—	Jispeċifika l-istandard VHDL. Default huwa VHDL_93. Il-valuri possibbli huma vhdl_93, vhdl_87, vhdl_2k, vhdl_2008, vhdl_psl. Il-valuri huma insensittivi għall-każi.
fileisem	—	VHDL file isem.

Tip ta' Ritorn	Deskrizzjoni
0	Kmand irnexxielu.
1	Il-kmand falla. Hemm żball. Tista 'tosserva l-messaġġ ta' żball fil-console.

Lista ta' Żbalji

Kodiċi ta' Żball	Messaġġ ta' Żball	Deskrizzjoni
ERR0023	Parametru—lib huwa nieqes minn valur	L-għażla lib hija speċifikata mingħajr valur.
ERR0023	Parametru—il-modalità hija nieqsa minn valur	L-għażla tal-modalità hija speċifikata mingħajr valur.
ERR0018	Modalità mhux magħrufa ' '	Il-modalità VHDL speċifikata mhix magħrufa. Ara l-lista ta' modi VHDL possibbli fid-deskrizzjoni tal-għażla tal-modalità.
ERR0023	Parametru meħtieġ file isem huwa nieqes	L-ebda VHDL file mogħdija hija pprovduta.
ERR0019	Ma tistax tirreġistra invalid_path.v file	Il-VHDL speċifikat file ma teżistix jew m'għandhiex permessi ta' qari.
ERR0012	set_device ma jissejjaħx	L-informazzjoni tal-apparat mhix speċifikata. Uża set_device kmand biex tiddeskrivi l-apparat.

Example
read_vhdl -mode vhdl_2008 osc2dfn.vhd
read_vhdl {hdl/top.vhd}
9.1.5 set_top_level (Staqsi Mistoqsija)
Deskrizzjoni
Speċifika l-isem tal-modulu tal-ogħla livell f'RTL.
set_top_level [-lib ]
Argumenti

Parametru	Tip	Deskrizzjoni
-lib	Spag	Il-librerija fejn tfittex il-modulu jew l-entità tal-ogħla livell (Mhux obbligatorju).
isem	Spag	L-isem tal-modulu jew tal-entità tal-ogħla livell.

Tip ta' Ritorn	Deskrizzjoni
0	Kmand irnexxielu.
1	Il-kmand falla. Hemm żball. Tista 'tosserva l-messaġġ ta' żball fil-console.

Lista ta' Żbalji

Kodiċi ta' Żball	Messaġġ ta' Żball	Deskrizzjoni
ERR0023	Il-livell għoli tal-parametru meħtieġ huwa nieqes	L-għażla tal-ogħla livell hija obbligatorja u trid tiġi speċifikata.
ERR0023	Parametru—lib huwa nieqes minn valur	L-għażla lib hija speċifikata mingħajr valuri.
ERR0014	Ma tistax issib l-ogħla livell fil-librerija	Il-modulu tal-ogħla livell speċifikat mhux definit fil-librerija pprovduta. Biex tirranġa dan l-iżball, l-isem tal-modulu jew tal-librerija tal-ogħla livell irid jiġi kkoreġut.
ERR0017	Elaborat falla	Żball fil-proċess tal-elaborazzjoni tal-RTL. Il-messaġġ tal-iżball jista' jiġi osservat mill-console.

Example
set_top_level {top}
set_top_level -lib hdl top
9.1.6 read_sdc (Saqsi Mistoqsija)
Deskrizzjoni
Aqra SDC file fid-database tal-komponenti.
read_sdc -komponentfileisem>
Argumenti

Parametru	Tip	Deskrizzjoni
-komponent	—	Din hija bandiera obbligatorja għall-kmand read_sdc meta nieħdu restrizzjonijiet.
fileisem	Spag	It-triq lejn l-SDC file.

Tip ta' Ritorn	Deskrizzjoni
0	Kmand irnexxielu.
1	Il-kmand falla. Hemm żball. Tista 'tosserva l-messaġġ ta' żball fil-console.

Lista ta' Żbalji

Kodiċi ta' Żball	Messaġġ ta' Żball	Deskrizzjoni
ERR0023	Parametru meħtieġ file l-isem huwa nieqes.	L-għażla obbligatorja file isem mhux speċifikat.
ERR0000	SDC file <file_path> ma jinqarax.	L-SDC speċifikat file m'għandux permessi ta' qari.
ERR0001	Ma nistax niftaħfile_path> file.	L-SDC file ma teżistix. It-triq trid tiġi kkoreġuta.
ERR0008	Il-kmand set_component nieqes f'file_path> file	Il-komponent speċifikat tal-SDC file ma jispeċifikax il-komponent.

Kodiċi ta' Żball	Messaġġ ta' Żball	Deskrizzjoni
ERR0009	<List of errors from sdc file>	L-SDC file fih kmandi sdc mhux korretti. Per example, meta jkun hemm żball fir-restrizzjoni set_multicycle_path: Żball waqt l-eżekuzzjoni tal-kmand read_sdc: fifile_path> file: Żball fil-kmand set_multicycle_path: Parametru mhux magħruf [get_cells {reg_a}].

Example
read_sdc -component {./component/work/ccc0/ccc0_0/ccc0_ccc0_0_PF_CCC.sdc}
9.1.7 read_ndc (Saqsi Mistoqsija)
Deskrizzjoni
Aqra NDC file fid-database tal-komponenti.
read_ndc -komponentfileisem>
Argumenti

Parametru	Tip	Deskrizzjoni
-komponent	—	Din hija bandiera obbligatorja għall-kmand read_ndc meta nieħdu restrizzjonijiet.
fileisem	Spag	Mogħdija għall-NDC file.

Tip ta' Ritorn	Deskrizzjoni
0	Kmand irnexxielu.
1	Il-kmand falla. Hemm żball. Tista 'tosserva l-messaġġ ta' żball fil-console.

Lista ta' Żbalji

Kodiċi ta' Żball	Messaġġ ta' Żball	Deskrizzjoni
ERR0001	Ma nistax niftaħfile_path> file	L-NDC file ma teżistix. It-triq trid tiġi kkoreġuta.
ERR0023	Parametru meħtieġ—AtclParamO_ huwa nieqes.	L-għażla obbligatorja fileisem mhux speċifikat.
ERR0023	Parametru meħtieġ—komponent nieqes.	L-għażla tal-komponent hija obbligatorja u trid tiġi speċifikata.
ERR0000	NDC file 'file_path>' ma tistax tinqara.	L-NDC speċifikat file m'għandux permessi ta' qari.

Example
read_ndc -komponent {component/work/ccc1/ccc1_0/ccc_comp.ndc}
9.1.8 derive_constraints (Saqsi Mistoqsija)
Deskrizzjoni
Istanzja komponent SDC files fid-database fil-livell tad-disinn.
derive_constraints
Argumenti

Tip ta' Ritorn	Deskrizzjoni
0	Kmand irnexxielu.
1	Il-kmand falla. Hemm żball. Tista 'tosserva l-messaġġ ta' żball fil-console.

Lista ta' Żbalji

Kodiċi ta' Żball	Messaġġ ta' Żball	Deskrizzjoni
ERR0013	L-ogħla livell mhux definit	Dan ifisser li l-modulu jew l-entità tal-ogħla livell mhijiex speċifikata. Biex tirranġa din is-sejħa, ħu l- Il-kmand set_top_level qabel il-kmand derive_constraints.

Example
derive_constraints
9.1.9 write_sdc (Saqsi Mistoqsija)
Deskrizzjoni
Jikteb restrizzjoni file fil-format SDC.
write_sdcfileisem>
Argumenti

Parametru	Tip	Deskrizzjoni
<fileisem>	Spag	It-triq lejn l-SDC file se jiġu ġġenerati. Din hija għażla obbligatorja. Jekk il- file jeżisti, ikun miktub fuqu.

Tip ta' Ritorn	Deskrizzjoni
0	Kmand irnexxielu.
1	Il-kmand falla. Hemm żball. Tista 'tosserva l-messaġġ ta' żball fil-console.

Lista ta' Żbalji

Kodiċi ta' Żball	Messaġġ ta' Żball	Deskrizzjoni
ERR0003	Ma nistax niftaħfile triq> file.	File it-triq mhix korretta. Iċċekkja jekk id-direttorji prinċipali jeżistux.
ERR0002	SDC file 'file mogħdija>' ma tistax tinkiteb.	L-SDC speċifikat file m'għandux permess tal-kitba.
ERR0023	Parametru meħtieġ file l-isem huwa nieqes.	L-SDC file mogħdija hija għażla obbligatorja u għandha tiġi speċifikata.

Example
write_sdc "derivat.sdc"
9.1.10 write_pdc (Saqsi Mistoqsija)
Deskrizzjoni
Jikteb restrizzjonijiet fiżiċi (Derive Constraints biss).
write_pdcfileisem>
Argumenti

Parametru	Tip	Deskrizzjoni
<fileisem>	Spag	Mogħdija għall-PDC file se jiġu ġġenerati. Din hija għażla obbligatorja. Jekk il- file mogħdija teżisti, se tkun miktuba fuqu.

Tip ta' Ritorn	Deskrizzjoni
0	Kmand irnexxielu.
1	Il-kmand falla. Hemm żball. Tista 'tosserva l-messaġġ ta' żball fil-console.

Lista ta' Żbalji

Kodiċi ta' Żball	Messaġġi ta' Żball	Deskrizzjoni
ERR0003	Ma nistax niftaħfile triq> file	Il- file it-triq mhix korretta. Iċċekkja jekk id-direttorji prinċipali jeżistux.
ERR0002	PDC file 'file path>' mhux tista' tinkiteb.	Il-PDC speċifikat file m'għandux permess tal-kitba.
ERR0023	Parametru meħtieġ file isem huwa nieqes	Il-PDC file mogħdija hija għażla obbligatorja u għandha tiġi speċifikata.

Example
write_pdc "derivat.pdc"
9.1.11 write_ndc (Saqsi Mistoqsija)
Deskrizzjoni
Jikteb restrizzjonijiet NDC fi a file.
write_ndcfileisem>
Argumenti

Parametru	Tip	Deskrizzjoni
fileisem	Spag	Mogħdija għall-NDC file se jiġu ġġenerati. Din hija għażla obbligatorja. Jekk il- file jeżisti, ikun miktub fuqu.

Tip ta' Ritorn	Deskrizzjoni
0	Kmand irnexxielu.
1	Il-kmand falla. Hemm żball. Tista 'tosserva l-messaġġ ta' żball fil-console.

Lista ta' Żbalji

Kodiċi ta' Żball	Messaġġi ta' Żball	Deskrizzjoni
ERR0003	Ma nistax niftaħfile_path> file.	File it-triq mhix korretta. Id-direttorji prinċipali ma jeżistux.
ERR0002	NDC file 'file_path>' ma tistax tinkiteb.	L-NDC speċifikat file m'għandux permess tal-kitba.
ERR0023	Il-parametru meħtieġ _AtclParamO_ huwa nieqes.	L-NDC file mogħdija hija għażla obbligatorja u għandha tiġi speċifikata.

Example
write_ndc "derivat.ndc"
9.1.12 add_include_path (Saqsi Mistoqsija)
Deskrizzjoni
Jispeċifika triq għat-tfittxija jinkludu files meta qari RTL files.
add_include_path
Argumenti

Parametru	Tip	Deskrizzjoni
direttorju	Spag	Jispeċifika triq għat-tfittxija jinkludu files meta qari RTL files. Din l-għażla hija obbligatorja.

Tip ta' Ritorn	Deskrizzjoni
0	Kmand irnexxielu.

Tip ta' Ritorn	Deskrizzjoni
1	Il-kmand falla. Hemm żball. Tista 'tosserva l-messaġġ ta' żball fil-console.

Lista ta' Żbalji

Kodiċi ta' Żball	Messaġġ ta' Żball	Deskrizzjoni
ERR0023	Il-mogħdija tal-inklużjoni tal-parametru meħtieġ hija nieqsa.	L-għażla tad-direttorju hija obbligatorja u trid tiġi pprovduta.

Nota: Jekk Il-mogħdija tad-direttorju mhix korretta, allura add_include_path se tiġi mgħoddija mingħajr żball.
Madankollu, il-kmandi read_verilog/read_vhd se jfallu minħabba l-parser ta' Verific.
Example
add_include_path komponent/work/COREABC0/COREABC0_0/rtl/vlog/core

Storja tar-reviżjoni (Staqsi Mistoqsija)

L-istorja tar-reviżjoni tiddeskrivi l-bidliet li ġew implimentati fid-dokument. Il-bidliet huma elenkati b'reviżjoni, li tibda bil-pubblikazzjoni l-aktar attwali.

Reviżjoni	Data	Deskrizzjoni
F	08/2024	Il-bidliet li ġejjin huma magħmula f'din ir-reviżjoni: • Aġġornata s-sezzjoni Appendiċi B—Importazzjoni ta' Libreriji ta' Simulazzjoni fl-Ambjent ta' Simulazzjoni.
E	08/2024	Il-bidliet li ġejjin huma magħmula f'din ir-reviżjoni: • Taqsima aġġornata Fuqview. • Taqsima aġġornata SDC Derivata File. • Aġġornata s-sezzjoni Appendiċi B—Importazzjoni ta' Libreriji ta' Simulazzjoni fl-Ambjent ta' Simulazzjoni.
D	02/2024	Dan id-dokument ġie rilaxxat flimkien mal-Libero 2024.1 SoC Design Suite mingħajr bidliet mill-v2023.2. Sezzjoni aġġornata Ħidma ma 'derive_constraints Utility
C	08/2023	Dan id-dokument ġie rilaxxat flimkien mal-Libero 2023.2 SoC Design Suite mingħajr bidliet mill-v2023.1.
B	04/2023	Dan id-dokument ġie rilaxxat flimkien mal-Libero 2023.1 SoC Design Suite mingħajr bidliet mill-v2022.3.
A	12/2022	Reviżjoni Inizjali.

Appoġġ FPGA Microchip
Il-grupp ta' prodotti Microchip FPGA jappoġġja l-prodotti tiegħu b'diversi servizzi ta' appoġġ, inkluż is-Servizz tal-Klijent, iċ-Ċentru ta' Appoġġ Tekniku tal-Klijent, websit, u uffiċċji tal-bejgħ madwar id-dinja.
Il-klijenti huma ssuġġeriti li jżuru r-riżorsi onlajn tal-Mikroċippa qabel ma jikkuntattjaw lill-appoġġ peress li huwa probabbli ħafna li l-mistoqsijiet tagħhom diġà ġew imwieġba.
Ikkuntattja Ċentru ta' Appoġġ Tekniku permezz tal- websit fuq www.microchip.com/support. Semmi n-numru tal-Parti tal-Apparat FPGA, agħżel il-kategorija tal-każ xierqa, u ttella 'disinn files filwaqt li toħloq każ ta ' appoġġ tekniku.
Ikkuntattja lis-Servizz tal-Klijent għal appoġġ mhux tekniku tal-prodott, bħall-ipprezzar tal-prodott, titjib tal-prodott, informazzjoni ta’ aġġornament, status tal-ordni, u awtorizzazzjoni.

• Mill-Amerika ta' Fuq, ċempel 800.262.1060
• Mill-bqija tad-dinja, ċempel 650.318.4460
• Fax, minn kullimkien fid-dinja, 650.318.8044

Informazzjoni dwar il-Mikroċippa
Il-Mikroċippa Websit
Microchip jipprovdi appoġġ onlajn permezz tagħna websit fuq www.microchip.com/. Dan websit huwa użat biex tagħmel files u informazzjoni faċilment disponibbli għall-klijenti. Uħud mill-kontenut disponibbli jinkludi:

• Appoġġ għall-Prodott - Folji tad-dejta u errata, noti tal-applikazzjoni u sample programmi, riżorsi tad-disinn, gwidi tal-utent u dokumenti ta 'appoġġ tal-ħardwer, l-aħħar rilaxxi ta' softwer u softwer arkivjat
• Appoġġ Tekniku Ġenerali – Mistoqsijiet Frekwenti (FAQs), talbiet ta’ appoġġ tekniku, gruppi ta’ diskussjoni onlajn, lista tal-membri tal-programm tas-sieħba tad-disinn ta’ Microchip
• Negozju tal-Mikroċippa – Selettur tal-prodotti u gwidi tal-ordnijiet, l-aħħar stqarrijiet għall-istampa tal-Mikroċippa, elenku ta’ seminars u avvenimenti, listi tal-uffiċċji tal-bejgħ tal-Mikroċipp, distributuri u rappreżentanti tal-fabbriki

Servizz ta' Notifika ta' Bidla fil-Prodott
Is-servizz ta 'notifika tal-bidla tal-prodott ta' Microchip jgħin biex iżomm lill-klijenti kurrenti dwar il-prodotti Microchip. L-abbonati se jirċievu notifika bl-email kull meta jkun hemm bidliet, aġġornamenti, reviżjonijiet jew errata relatati ma 'familja ta' prodotti speċifikati jew għodda ta 'żvilupp ta' interess. Biex tirreġistra, mur fuq www.microchip.com/pcn u segwi l-istruzzjonijiet tar-reġistrazzjoni.

Appoġġ għall-Klijent
L-utenti tal-prodotti Microchip jistgħu jirċievu assistenza permezz ta’ diversi mezzi:

• Distributur jew Rappreżentant
• Uffiċċju tal-Bejgħ Lokali
• Inġinier tas-Soluzzjonijiet Inkorporati (ESE)
• Appoġġ Tekniku

Il-klijenti għandhom jikkuntattjaw lid-distributur, ir-rappreżentant jew l-ESE tagħhom għall-appoġġ. Uffiċċji tal-bejgħ lokali huma wkoll disponibbli biex jgħinu lill-klijenti. Lista ta' uffiċċji u postijiet tal-bejgħ hija inkluża f'dan id-dokument. L-appoġġ tekniku huwa disponibbli permezz tal- websit fuq: www.microchip.com/support
Karatteristika tal-Protezzjoni tal-Kodiċi tat-Tagħmir tal-Mikroċippa
Innota d-dettalji li ġejjin tal-karatteristika tal-protezzjoni tal-kodiċi fuq il-prodotti Microchip:

• Il-prodotti tal-Mikroċippa jissodisfaw l-ispeċifikazzjonijiet li jinsabu fl-Iskeda tad-Data tal-Mikroċippa partikolari tagħhom.
• Microchip jemmen li l-familja ta 'prodotti tagħha hija sigura meta tintuża fil-mod maħsub, fi ħdan l-ispeċifikazzjonijiet operattivi, u taħt kundizzjonijiet normali.
• Microchip valuri u jipproteġi b'mod aggressiv id-drittijiet tal-proprjetà intellettwali tiegħu. It-tentattivi biex jiksru l-karatteristiċi tal-protezzjoni tal-kodiċi tal-prodott Microchip huma strettament ipprojbiti u jistgħu jiksru l-Att dwar id-Dritt tal-Millenju Diġitali.
• La Microchip u lanqas kwalunkwe manifattur ieħor tas-semikondutturi ma jistgħu jiggarantixxu s-sigurtà tal-kodiċi tiegħu. Il-protezzjoni tal-kodiċi ma tfissirx li qed niggarantixxu li l-prodott huwa "li ma jinkisirx". Il-protezzjoni tal-kodiċi qed tevolvi kontinwament. Microchip hija impenjata li ttejjeb kontinwament il-karatteristiċi tal-protezzjoni tal-kodiċi tal-prodotti tagħna.

Avviż Legali
Din il-pubblikazzjoni u l-informazzjoni hawnhekk jistgħu jintużaw biss mal-prodotti Microchip, inkluż biex jiddisinjaw, jittestjaw, u jintegraw prodotti Microchip mal-applikazzjoni tiegħek. L-użu ta' din l-informazzjoni bi kwalunkwe mod ieħor jikser dawn it-termini. L-informazzjoni dwar l-applikazzjonijiet tal-apparat hija pprovduta biss għall-konvenjenza tiegħek u tista’ tiġi sostitwita minn aġġornamenti. Hija r-responsabbiltà tiegħek li tiżgura li l-applikazzjoni tiegħek tilħaq l-ispeċifikazzjonijiet tiegħek. Ikkuntattja l-uffiċċju lokali tal-bejgħ tal-Mikroċippa tiegħek għal appoġġ addizzjonali jew, ikseb appoġġ addizzjonali fuq www.microchip.com/en-us/support/design-help/client-support-services.
DIN L-INFORMAZZJONI HIJA PROVVISTA MILL-MICROCHIP “KIF INHI”. MICROCHIP MA TAGĦMEL L-EBDA RAPPREŻENTAZZJONIJIET JEW GARANZIJI TA’ KULL TIP KEMM KEMM ESPLIĊI JEW IMPLICITI, BIL-MIKTUB JEW ORALI, STATUTORI JEW MOD IEĦOR, RELATATI MA’ L-INFORMAZZJONI INKLUŻI IMMA MHUX LIMITATA GĦAL KWALUNKWE GARANZIJI IMPLICITI TA’ NUQQAS TA’ Ksur, MERKANZIJA U PARTECJENZA GĦALL-GARANZJONIJIET, GĦAL MERKANTABILITÀ, GARANTIZJONIJIET U PARTECJANTI. RELATATI MAL-KUNDIZZJONI, KWALITÀ, JEW PRESTAZZJONI TAGĦHA. FL-EBDA KAŻ MIKROCHIP MA JKUN RESPONSABBLI GĦAL KWALUNKWE TELF INDIRETT, SPEĊJALI, PUNITTIVI, INĊIDENTALI, JEW KONSEKWENZJALI, ĦSARA, SPIŻA, JEW SPEJJA TA’ KULL TIP RELATATI MA’ L-INFORMAZZJONI JEW L-UŻU TAGĦHA, IKUN IKKAWŻAT, ANKE KIF JINKUN ADMIKU. IL-POSSIBILTÀ JEW IL-ĦSANI HUMA PREVABBIL. SAL-MEJN SĦIĦ PERMESS MILL-LIĠI, IR-RESPONSABBILTÀ TOTALI TA' MICROCHIP DWAR KOLLHA TALBIET B'KULL MOD RELATATI MA' L-INFORMAZZJONI JEW L-UŻU TAGĦHA MHUX SE TAQBED MILL-AMMONT TA' MIŻATI, JEKK HEKK, LI INTI ĦALLAS DIRETTAMENT LILL-MICROCHIP GĦALL-INFORMAZZJONI.
L-użu ta' apparati Microchip f'applikazzjonijiet ta' appoġġ tal-ħajja u/jew sigurtà huwa kompletament għar-riskju tax-xerrej, u x-xerrej jaqbel li jiddefendi, jindennizza u jżomm lil Microchip ħielsa minn kwalunkwe danni, ilmenti, kawżi, jew spejjeż li jirriżultaw minn tali użu. L-ebda liċenzja ma tingħata, impliċitament jew mod ieħor, taħt xi drittijiet ta' proprjetà intellettwali ta' Microchip sakemm ma jkunx iddikjarat mod ieħor.
Trademarks
L-isem u l-logo tal-Mikroċippa, il-logo tal-Mikroċippa, Adaptec, AVR, logo AVR, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStyluuchs, MediaLB, megaAVR, Microsemi, logo Microsemi, MOST, logo MOST, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, logo PIC32, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST Logo, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron, u XMEGA huma trademarks reġistrati ta' Microchip Technology Incorporated fl-Istati Uniti u f'pajjiżi oħra.
AgileSwitch, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed ​​Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, logo ProASIC Plus, Quiet-Wire, SmartFusion, SyncWorld, TimeCesium, TimeHub, TimePictra, TimeProvider, u ZL huma trademarks reġistrati ta' Microchip Technology Incorporated fl-Istati Uniti.
Soppressjoni taċ-ċavetta adjaċenti, AKS, Analog-for-the-Digital Age, Kwalunkwe Capacitor, AnyIn, AnyOut, Augmented Switching, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM Media Matching, Dynamic Matching. , DAM, ECAN, Espresso T1S, EtherGREEN, EyeOpen, GridTime, IdealBridge, IGaT, Programmazzjoni Serjali In-Circuit, ICSP, INICnet, Parallelment Intelliġenti, IntelliMOS, Konnettività Inter-Chip, JitterBlocker, Knob-on-Display, MarginLink, maxC maxView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified logo, MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS 7, PowerSmart, PureSilicon , QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance , Ħin Fiduċjarju, TSHARC, Turing, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect, u ZENA huma trademarks ta' Microchip Technology Incorporated fl-Istati Uniti u f'pajjiżi oħra.
SQTP hija marka ta' servizz ta' Microchip Technology Incorporated fl-Istati Uniti
Il-logo Adaptec, Frequency on Demand, Silicon Storage Technology, u Symmcom huma trademarks reġistrati ta' Microchip Technology Inc. f'pajjiżi oħra.
GestIC hija trademark reġistrata ta' Microchip Technology Germany II GmbH & Co. KG, sussidjarja ta' Microchip Technology Inc., f'pajjiżi oħra.
It-trademarks l-oħra kollha msemmija hawn huma proprjetà tal-kumpaniji rispettivi tagħhom.
2024, Microchip Technology Incorporated u s-sussidjarji tagħha. Id-Drittijiet kollha Riżervati.
ISBN: 978-1-6683-0183-8
Sistema ta 'Ġestjoni tal-Kwalità
Għal informazzjoni dwar is-Sistemi ta' Ġestjoni tal-Kwalità ta' Microchip, jekk jogħġbok żur www.microchip.com/quality.
Bejgħ u Servizz mad-dinja kollha

L-AMERIKA	ASJA/PAĊIFIKU	ASJA/PAĊIFIKU	L-EWROPA
Uffiċċju Korporattiv 2355 West Chandler Blvd. Chandler, AZ 85224-6199 Tel: 480-792-7200 Fax: 480-792-7277 Appoġġ Tekniku: www.microchip.com/support Web Indirizz: www.microchip.com Atlanta Duluth, GA Tel: 678-957-9614 Fax: 678-957-1455 Austin, TX Tel: 512-257-3370 Boston Westborough, MA Tel: 774-760-0087 Fax: 774-760-0088 Chicago Itasca, IL Tel: 630-285-0071 Fax: 630-285-0075 Dallas Addison, TX Tel: 972-818-7423 Fax: 972-818-2924 Detroit Novi, MI Tel: 248-848-4000 Houston, TX Tel: 281-894-5983 Indianapolis Noblesville, IN Tel: 317-773-8323 Fax: 317-773-5453 Tel: 317-536-2380 Los Angeles Mission Viejo, CA Tel: 949-462-9523 Fax: 949-462-9608 Tel: 951-273-7800 Raleigh, NC Tel: 919-844-7510 New York, NY Tel: 631-435-6000 San Jose, CA Tel: 408-735-9110 Tel: 408-436-4270 Kanada – Toronto Tel: 905-695-1980 Fax: 905-695-2078	Awstralja – Sydney Tel: 61-2-9868-6733 Iċ-Ċina – Beijing Tel: 86-10-8569-7000 Iċ-Ċina – Chengdu Tel: 86-28-8665-5511 Iċ-Ċina – Chongqing Tel: 86-23-8980-9588 Iċ-Ċina – Dongguan Tel: 86-769-8702-9880 Ċina – Guangzhou Tel: 86-20-8755-8029 Iċ-Ċina – Hangzhou Tel: 86-571-8792-8115 Iċ-Ċina – Hong Kong SAR Tel: 852-2943-5100 Iċ-Ċina – Nanjing Tel: 86-25-8473-2460 Iċ-Ċina – Qingdao Tel: 86-532-8502-7355 Iċ-Ċina – Shanghai Tel: 86-21-3326-8000 Iċ-Ċina – Shenyang Tel: 86-24-2334-2829 Ċina – Shenzhen Tel: 86-755-8864-2200 Iċ-Ċina – Suzhou Tel: 86-186-6233-1526 Iċ-Ċina – Wuhan Tel: 86-27-5980-5300 Iċ-Ċina – Xian Tel: 86-29-8833-7252 Iċ-Ċina – Xiamen Tel: 86-592-2388138 Iċ-Ċina – Zhuhai Tel: 86-756-3210040	Indja – Bangalore Tel: 91-80-3090-4444 Indja – New Delhi Tel: 91-11-4160-8631 Indja - Pune Tel: 91-20-4121-0141 Ġappun – Osaka Tel: 81-6-6152-7160 Ġappun – Tokyo Tel: 81-3-6880- 3770 Korea – Daegu Tel: 82-53-744-4301 Korea – Seoul Tel: 82-2-554-7200 Malasja – Kuala Lumpur Tel: 60-3-7651-7906 Malasja – Penang Tel: 60-4-227-8870 Filippini – Manila Tel: 63-2-634-9065 Singapor Tel: 65-6334-8870 Tajwan – Hsin Chu Tel: 886-3-577-8366 Tajwan – Kaohsiung Tel: 886-7-213-7830 Tajwan – Tajpej Tel: 886-2-2508-8600 Tajlandja – Bangkok Tel: 66-2-694-1351 Vjetnam – Ho Chi Minh Tel: 84-28-5448-2100	L-Awstrija – Wels Tel: 43-7242-2244-39 Fax: 43-7242-2244-393 Id-Danimarka – Kopenħagen Tel: 45-4485-5910 Fax: 45-4485-2829 Il-Finlandja – Espoo Tel: 358-9-4520-820 Franza – Pariġi Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Il-Ġermanja – Garching Tel: 49-8931-9700 Il-Ġermanja – Haan Tel: 49-2129-3766400 Il-Ġermanja – Heilbronn Tel: 49-7131-72400 Il-Ġermanja – Karlsruhe Tel: 49-721-625370 Il-Ġermanja – Munich Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Il-Ġermanja – Rosenheim Tel: 49-8031-354-560 Iżrael – Hod Hasharon Tel: 972-9-775-5100 Italja – Milan Tel: 39-0331-742611 Fax: 39-0331-466781 L-Italja – Padova Tel: 39-049-7625286 Olanda – Drunen Tel: 31-416-690399 Fax: 31-416-690340 Norveġja – Trondheim Tel: 47-72884388 Polonja – Varsavja Tel: 48-22-3325737 Rumanija – Bukarest Tel: 40-21-407-87-50 Spanja – Madrid Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 L-Isvezja – Gothenberg Tel: 46-31-704-60-40 L-Isvezja – Stokkolma Tel: 46-8-5090-4654 Renju Unit – Wokingham Tel: 44-118-921-5800 Fax: 44-118-921-5820

Dokumenti / Riżorsi

MICROCHIP DS00004807F Familja PolarFire FPGA Custom Flow [pdfGwida għall-Utent DS00004807F Familja PolarFire FPGA Custom Flow, DS00004807F, Familja PolarFire FPGA Custom Flow, Familja FPGA Custom Flow, Custom Flow, Flow

Referenzi

• Manwal għall-Utent