PolarFire Family FPGA Custom Flow хэрэглэгчийн гарын авлага
Libero SoC v2024.2
Танилцуулга (Асуулт асуу)
Libero System-on-Chip (SoC) програм хангамж нь бүрэн нэгдсэн Field Programmable Gate Array (FPGA) дизайны орчинг бүрдүүлдэг. Гэсэн хэдий ч цөөн хэдэн хэрэглэгчид Libero SoC орчноос гадуур гуравдагч этгээдийн синтез болон симуляцийн хэрэгслийг ашиглахыг хүсч магадгүй юм. Libero-г одоо FPGA дизайны орчинд нэгтгэх боломжтой. FPGA дизайны бүх урсгалыг удирдахын тулд Libero SoC ашиглахыг зөвлөж байна.
Энэхүү хэрэглэгчийн гарын авлага нь PolarFire болон PolarFire SoC гэр бүлийн төхөөрөмжүүдэд зориулсан Custom Flow, Libero-г том FPGA дизайны урсгалын нэг хэсэг болгон нэгтгэх үйл явцыг тайлбарладаг. Дэмждэг төхөөрөмжийн гэр бүл® Дараах хүснэгтэд Libero SoC-ийн дэмждэг төхөөрөмжийн бүлгүүдийг жагсаав. Гэсэн хэдий ч, энэ гарын авлагын зарим мэдээлэл нь зөвхөн тодорхой гэр бүлийн төхөөрөмжүүдэд хамааралтай байж болно. Энэ тохиолдолд ийм мэдээлэл тодорхой тодорхойлогддог.
Хүснэгт 1. Libero SoC дэмждэг төхөөрөмжийн гэр бүлүүд
| Төхөөрөмжийн гэр бүл | Тодорхойлолт |
| PolarFire® | PolarFire FPGAs deliver the industry’s lowest power at mid-range densities with exceptional security and reliability. |
| PolarFire SoC | PolarFire SoC нь детерминист, уялдаатай RISC-V CPU кластер, Linux® болон бодит цагийн программуудыг идэвхжүүлдэг L2 санах ойн дэд систем бүхий анхны SoC FPGA юм. |
Дууслааview (Асуулт асуу)
Libero SoC нь SoC болон FPGA дизайнуудыг боловсруулахад бүрэн нэгдсэн, төгсгөл хүртэлх дизайны орчинг бүрдүүлдэг боловч Libero SoC орчноос гадуур гуравдагч талын хэрэгслээр синтез хийх, симуляц хийх уян хатан байдлыг хангадаг. Гэсэн хэдий ч дизайны зарим алхамууд Libero SoC орчинд үлдэх ёстой.
Дараах хүснэгтэд FPGA дизайны урсгалын гол алхмуудыг жагсаасан бөгөөд Libero SoC-г ашиглах ёстой алхмуудыг зааж өгсөн болно.
Хүснэгт 1-1. FPGA дизайны урсгал
| Дизайн урсгалын алхам | Must Use Libero | Тодорхойлолт |
| Дизайн оруулга: HDL | Үгүй | Хэрэв хүсвэл Libero® SoC-ээс гадуур гуравдагч талын HDL засварлагч/шалгагч хэрэгслийг ашиглана уу. |
| Дизайн оруулга: Тохируулагч | Тиймээ | IP каталогийн үндсэн бүрэлдэхүүн хэсэг үүсгэх анхны Libero төслийг бий болгох. |
| Автомат PDC/SDC хязгаарлалт үүсгэх | Үгүй | Гарсан хязгаарлалтууд нь бүх HDL-ийг шаарддаг files and a derive_constraints utility when performed outside of Libero SoC, as described in Appendix C—Derive Constraints. |
| Симуляци | Үгүй | Хэрэв хүсвэл Libero SoC-ээс гадуур гуравдагч талын хэрэгслийг ашиглана уу. Зорилтот төхөөрөмж, зорилтот симулятор болон backend хэрэгжүүлэхэд ашигладаг зорилтот Libero хувилбарт зориулж урьдчилан эмхэтгэсэн симуляцийн сангуудыг татаж авах шаардлагатай. |
| Синтез | Үгүй | Хэрэв хүсвэл Libero SoC-ээс гадуур гуравдагч талын хэрэгслийг ашиглана уу. |
| Design Implementation: Manage Constraints, Compile Netlist, Place-and- Route (see Overview) | Тиймээ | Backend хэрэгжүүлэх хоёр дахь Libero төслийг бий болгох. |
| Цаг хугацаа ба эрчим хүчний баталгаажуулалт | Тиймээ | Хоёр дахь Либеро төсөлд үлдээрэй. |
| Configure Design Initialization Data and Memories | Тиймээ | Энэ хэрэгслийг ашиглан янз бүрийн төрлийн санах ойг удирдах, төхөөрөмж дээрх дизайны эхлэлийг тохируулна уу. Хоёр дахь төсөлд үлдэх. |
| Програмчлал File Үе үе | Тиймээ | Хоёр дахь төсөлд үлдэх. |
Чухал: Та дээр байгаа урьдчилан эмхэтгэсэн сангуудыг татаж авах ёстой Урьдчилан эмхэтгэсэн загварчлалын сангууд гуравдагч талын симулятор ашиглах хуудас.
Цэвэр Fabric FPGA урсгалд HDL эсвэл схемийн оруулга ашиглан загвараа оруулаад шууд дамжуулна уу.
синтезийн хэрэгслүүд рүү. Урсгал дэмжигдсэн хэвээр байна. PolarFire болон PolarFire SoC FPGA нь чухал ач холбогдолтой
Libero SoC IP-ээс тохиргооны цөм (SgCores) ашиглахыг шаарддаг өмчийн хатуу IP блокууд
catalog. Special handling is required for any blocks that comprise SoC functionality:
- Polar Fire
– PF_UPROM
– PF_SYSTEM_SERVICES
– PF_CCC
– PF CLK DIV
– PF_CRYPTO
– PF_DRI
– PF_INIT_MONITOR
– PF_NGMUX
– PF_OSC
- RAM (TPSRAM, DPSRAM, URAM)
– PF_SRAM_AHBL_AXI
– PF_XCVR_ERM
– PF_XCVR_REF_CLK
– PF_TX_PLL
– PF_PCIE
– PF_IO
– PF_IOD_CDR
– PF_IOD_CDR_CCC
– PF_IOD_GENERIC_RX
– PF_IOD_GENERIC_TX
– PF_IOD_GENERIC_TX_CCC
– PF_RGMII_TO_GMII
– PF_IOD_OCTAL_DDR
– PF_DDR3
– PF_DDR4
– PF_LPDDR3
– PF_QDR
– PF_CORESMARTBERT
– PF_TAMPER
– PF_TVS гэх мэт.
Өмнө дурьдсан SgCores-аас гадна FPGA даавууны нөөцийг ашигладаг Libero SoC каталогид PolarFire болон PolarFire SoC төхөөрөмжийн гэр бүлүүдэд зориулсан олон DirectCore зөөлөн IP хаягууд байдаг.
Дизайн оруулахын тулд, хэрэв та өмнөх бүрэлдэхүүн хэсгүүдийн аль нэгийг ашиглаж байгаа бол дизайны оруулгад (Бүрэлдэхүүн хэсгийн тохиргоо) Libero SoC-г ашиглах ёстой, гэхдээ та дизайны оруулгынхаа үлдсэн хэсгийг (HDL оруулга гэх мэт) Libero-ээс гадуур үргэлжлүүлж болно. Libero-аас гадуур FPGA дизайны урсгалыг удирдахын тулд энэ гарын авлагын үлдсэн хэсэгт заасан алхмуудыг дагана уу.
1.1 Component Life Cycle (Асуулт асуу)
Дараах алхмууд нь SoC бүрэлдэхүүн хэсгийн амьдралын мөчлөгийг тайлбарлаж, өгөгдлийг хэрхэн зохицуулах зааварчилгааг өгнө.
- Generate the component using its configurator in Libero SoC. This generates the following types of data:
– HDL files
- Санах ой files
– Stimulus and Simulation files
– Бүрэлдэхүүн хэсэг SDC file - For HDL files, гадны дизайн оруулах хэрэгсэл/процессыг ашиглан HDL дизайны бусад хэсэгт тэдгээрийг үүсгэж, нэгтгэнэ.
- Supply memory fileс ба өдөөлт files to your simulation tool.
- Supply Component SDC file to Derive Constraint tool for Constraint Generation. See Appendix C—Derive Constraints for more details.
- Та хоёрдахь Libero төслийг үүсгэх ёстой бөгөөд үүнд та Синтезийн дараах сүлжээний жагсаалт болон өөрийн бүрэлдэхүүн хэсгийн мета өгөгдлийг импортлож, үүсгэсэн зүйл болон программынхаа хоорондох холболтыг дуусгах ёстой.
1.2 Libero SoC төсөл үүсгэх (Асуулт асуу)
Зарим дизайны алхамуудыг Libero SoC орчинд гүйцэтгэх ёстой (Хүснэгт 1-1). Эдгээр алхмуудыг хэрэгжүүлэхийн тулд та хоёр Libero SoC төсөл үүсгэх ёстой. Эхний төсөл нь дизайны бүрэлдэхүүн хэсгүүдийг тохируулах, үүсгэхэд ашиглагддаг бол хоёр дахь төсөл нь дээд түвшний дизайныг биет байдлаар хэрэгжүүлэхэд зориулагдсан.
1.3 Custom Flow (Асуулт асуу)
Дараах зургийг харуулав.
- Libero SoC нь Libero SoC орчноос гадуур гуравдагч этгээдийн синтез болон симуляцийн хэрэгслүүдтэй томоохон FPGA дизайны урсгалын нэг хэсэг болгон нэгтгэгдэж болно.
- Дизайн бүтээх, оёхоос эхлээд төхөөрөмжийг програмчлах хүртэл янз бүрийн үе шатууд орно.
- The data exchange (inputs and outputs) that must occur at each design flow step.
Зөвлөгөө:
- SNVM.cfg, UPROM.cfg
- *.мэм file generation for Simulation: pa4rtupromgen.exe takes UPROM.cfg as input and generates UPROM.mem.
Захиалгат урсгалын дараах алхмууд байна.
- Бүрэлдэхүүн хэсгүүдийн тохиргоо ба үүсгэх:
а. Эхний Либеро төслийг бий болгох (лавлах төсөл болгон ашиглах).
б. Каталогоос үндсэн хэсгийг сонгоно уу. Цөм дээр давхар товшоод бүрэлдэхүүн хэсгийн нэр өгч, бүрэлдэхүүнийг тохируулна уу.
This automatically exports component data and fileс. Бүрэлдэхүүн хэсгийн манифестууд мөн үүсдэг. Дэлгэрэнгүйг Бүрэлдэхүүн хэсгүүдийн манифестуудаас үзнэ үү. Дэлгэрэнгүй мэдээллийг Бүрэлдэхүүн хэсгийн тохиргооноос үзнэ үү. - Libero-ээс гадуур RTL загвараа дуусгана уу:
а. HDL-ийн бүрэлдэхүүн хэсгийг үүсгэнэ үү files.
б. HDL-ийн байршил files нь Бүрэлдэхүүн хэсгүүдийн манифестуудад жагсаагдсан болно files. - Generate SDC constraints for the components. Use Derive Constraints utility to generate the timing constraint file(SDC) дээр үндэслэсэн:
а. Бүрэлдэхүүн хэсэг HDL files
б. Бүрэлдэхүүн хэсэг SDC files
в. Хэрэглэгч HDL files
Дэлгэрэнгүй мэдээллийг Хавсралт С-ээс гарган авах хязгаарлалтыг үзнэ үү. - Синтезийн хэрэгсэл/симуляцийн хэрэгсэл:
а. HDL авах fileс, өдөөгч files болон Бүрэлдэхүүн хэсгийн манифестуудад тэмдэглэсэн тодорхой байршлын бүрэлдэхүүн хэсгийн өгөгдөл.
б. Libero SoC-аас гадуурх гуравдагч талын хэрэгслээр дизайныг нэгтгэж, дуурайлгана. - Хоёр дахь (Хэрэгжүүлэх) Libero төслөө үүсгэ.
- Remove synthesis from the design flow tool chain (Project > Project Settings > Design Flow > clear the Enable Synthesis check box).
- Загварын эх сурвалжийг импортлох files (синтезийн дараах *.vm сүлжээний нийлэгжилтийн хэрэгслээс):
– Синтезийн дараах *.vm сүлжээний жагсаалтыг импортлох (File>Импорт> Synthesized Verilog Netlist (VM)).
– Component metadata *.cfg fileuPROM ба/эсвэл sNVM-д зориулсан s. - Libero SoC блокийн аль ч бүрэлдэхүүн хэсгийг импортлох fileс. блок files нь *.cxz дотор байх ёстой file формат.
For more information on how to create a block, see PolarFire Block Flow User Guide. - Дизайн хязгаарлалтыг импортлох:
– Import I/O constraint files (Хязгаарлалтын менежер > I/OAttributes > Импорт).
– Import floorplanning *.pdc files (Хязгаарлалтын менежер > Шал төлөвлөгч > Импорт).
– Import *.sdc timing constraint files (Хязгаарлалтын менежер > Хугацаа > Импорт). SDC импортлох file Derive Constraint хэрэгслээр үүсгэгдсэн.
– Импортын *.ndc хязгаарлалт files (Хязгаарлалтын менежер > NetlistAttributes > Импорт), хэрэв байгаа бол. - Хязгаарлалт file and tool association
– Хязгаарлалтын менежерт *.pdc-г холбоно уу files байрлуулах, чиглүүлэх, *.sdc files байрлуулах, чиглүүлэх, цаг хугацааны баталгаажуулалт хийх, мөн *.ndc files Netlist эмхэтгэх. - Дизайныг бүрэн хэрэгжүүлэх
– Place and route, verify timing and power, configure design initialization data and memories, and programming file үе. - Дизайныг баталгаажуулах
– Validate the design on FPGA and debug as necessary using the design tools provided with the Libero SoC design suite.
Бүрэлдэхүүн хэсгийн тохиргоо (Асуулт асуу)
The first step in the custom flow is to configure your components using a Libero reference project (also called first Libero project in Table 1-1). In subsequent steps, you use data from this reference project.
Хэрэв та өмнө нь жагсаасан бүрэлдэхүүн хэсгүүдийг ашиглаж байгаа бол Over-ийн доорview дизайндаа энэ хэсэгт тайлбарласан алхмуудыг гүйцэтгэнэ.
Хэрэв та дээрх бүрэлдэхүүн хэсгүүдийн аль нэгийг ашиглаагүй бол та өөрийн RTL-ээ Libero-ээс гадуур бичиж, синтез болон симуляцийн хэрэгсэлдээ шууд импортлох боломжтой. Дараа нь та нийлэгжилтийн дараах хэсгийг үргэлжлүүлж, зөвхөн нийлэгжилтийн дараах *.vm сүлжээний жагсаалтыг өөрийн эцсийн Libero хэрэгжүүлэх төсөлдөө (мөн Хүснэгт 1-1-д хоёр дахь Libero төсөл гэж нэрлэдэг) импортлох боломжтой.
2.1 Component Configuration Using Libero (Асуулт асуу)
Өмнөх жагсаалтаас ашиглах ёстой бүрэлдэхүүн хэсгүүдийг сонгосны дараа дараах алхмуудыг гүйцэтгэнэ.
- Create a new Libero project (Core Configuration and Generation): Select the Device and Family that you target your final design to.
- Custom Flow-д дурдсан нэг буюу хэд хэдэн цөмийг ашиглана уу.
а. SmartDesign-ийг үүсгэж, хүссэн цөмийг тохируулж, SmartDesign бүрэлдэхүүн хэсэгт суулгаарай.
б. Бүх зүүг дээд түвшинд нь сурталчлаарай.
в. SmartDesign үүсгэх.
г. Симуляторыг дуудахын тулд Simulate хэрэглүүрийг (Pre-Synthesis, Post-Synthesis, Post-Layout сонголтуудын аль нэгийг) давхар товшино уу. Та симуляторыг дуудсаны дараа түүнийг орхиж болно. Энэ алхам нь симуляцийг үүсгэдэг fileтаны төсөлд зайлшгүй шаардлагатай.
Tip: You must perform this step if you want to simulate your design outside Libero.
Дэлгэрэнгүй мэдээллийг "Дизайн загварчлал" хэсгээс үзнэ үү.
д. Төслөө хадгалаарай—энэ бол таны лавлах төсөл юм.
2.2 Component Manifests (Асуулт асуу)
Та өөрийн бүрэлдэхүүн хэсгүүдийг үүсгэх үед, багц files нь бүрэлдэхүүн хэсэг бүрт үүсгэгддэг. Бүрэлдэхүүн хэсгийн манифест тайлан нь багцыг дэлгэрэнгүй тайлбарладаг fileдараагийн алхам бүрт (Синтез, Симуляци, Програм хангамж үүсгэх гэх мэт) үүсгэж, ашигладаг. Энэ тайлан нь танд үүсгэсэн бүх байршлыг өгдөг fileЗахиалгат урсгалыг үргэлжлүүлэхэд шаардлагатай. Та Reports талбар дахь бүрэлдэхүүн хэсгийн манифест руу хандах боломжтой: Дизайн > Тайлангууд дээр дарж Тайлан табыг нээнэ үү. Тайлангийн таб дээрээс та manifest.txt багцыг харна files (Дууссанview), таны үүсгэсэн бүрэлдэхүүн хэсэг тус бүрд нэг.
Зөвлөмж: Бүрэлдэхүүн хэсгийн манифестийг харахын тулд та бүрэлдэхүүн хэсэг эсвэл модулийг '"root"' гэж тохируулах ёстой file Тайлан таб дахь контент.
Эсвэл та манифестын тайланд хандах боломжтой fileүүсгэсэн үндсэн бүрэлдэхүүн хэсэг эсвэл SmartDesign бүрэлдэхүүн хэсэг бүрийн хувьд s /бүрэлдэхүүн/ажил/ / / _manifest.txt эсвэл /бүрэлдэхүүн/ажил/ / _manifest.txt. Та мөн манифест руу хандах боломжтой file бүрэлдэхүүн хэсэг бүрийн агуулгыг Libero дахь шинэ Бүрэлдэхүүн хэсэг табаас үүсгэсэн file байршлыг төслийн лавлахтай холбон дурдсан болно.
Дараах бүрэлдэхүүн хэсгийн манифест тайланд анхаарлаа хандуулаарай:
- If you instantiated cores into a SmartDesign, read the file _manifest.txt.
- If you created components for cores, read the <core_component_name>_manifest.txt.
Та өөрийн загварт хамаарах бүх бүрэлдэхүүн хэсгийн манифестын тайланг ашиглах ёстой. Жишээ ньampХэрэв таны төсөл нэг буюу хэд хэдэн үндсэн бүрэлдэхүүн хэсгүүдийг агуулсан SmartDesign-тай бөгөөд та тэдгээрийг эцсийн загвартаа ашиглахаар төлөвлөж байгаа бол та үүнийг сонгох хэрэгтэй. fileТаны дизайны урсгалд ашиглах эдгээр бүх бүрэлдэхүүн хэсгүүдийн Бүрэлдэхүүн хэсгийн манифестийн тайланд жагсаасан байна.
2.3 Манифестийг тайлбарлах Fileс (Асуулт асуу)
Та бүрэлдэхүүн хэсгийн манифест нээх үед file, та хүрэх замыг харж байна files-г өөрийн Libero төсөл болон дизайны урсгалын хаана ашиглахыг зааж өгнө. Та дараах төрлүүдийг харж болно fileманифест дээр file:
- HDL эх үүсвэр files нь Синтез болон Симуляцийн бүх хэрэгслүүдэд зориулагдсан
- Өдөөгч files нь бүх симуляцийн хэрэгслүүдэд зориулагдсан
- Хязгаарлалт files
Дараах нь PolarFire үндсэн бүрэлдэхүүн хэсгийн Бүрэлдэхүүн хэсгийн манифест юм.
Төрөл бүр file нь таны дизайны урсгалд зайлшгүй шаардлагатай. Дараах хэсгүүдэд интеграцчлалыг тайлбарласан болно fileманифестээс таны дизайны урсгал руу s.
Хязгаарлалт үүсгэх (Асуулт асуу)
Тохиргоо болон үүсгэх үед SDC/PDC/NDC хязгаарлалтыг бичих/үүсгэх эсэхийг шалгаарай. files-г ашиглан тэдгээрийг Синтез, Байршуулах, Маршрут, Хугацаа шалгах хэрэгслүүд рүү шилжүүлэх боломжтой.
Гараар бичихийн оронд хязгаарлалт үүсгэхийн тулд Libero орчноос гадуур Derive Constraints хэрэгслийг ашиглана уу. Libero орчноос гадуур Derive Constraint хэрэгслийг ашиглахын тулд та дараахь зүйлийг хийх ёстой.
- Хэрэглэгчийн HDL, бүрэлдэхүүн хэсэг HDL болон бүрэлдэхүүн хэсгийн SDC хязгаарлалтыг нийлүүлнэ files
- Specify the top level module
- Specify the location where to generate the derived constraint files
SDC бүрэлдэхүүн хэсгийн хязгаарлалтыг доороос авах боломжтой /бүрэлдэхүүн/ажил/ / / бүрэлдэхүүн хэсгийн тохиргоо болон үүсгэсний дараа лавлах.
Дизайндаа хязгаарлалтыг хэрхэн бий болгох талаар илүү дэлгэрэнгүй мэдээлэл авахыг хүсвэл Хавсралт С-Үйлдвэрлэлийн хязгаарлалтыг үзнэ үү.
Өөрийн дизайныг нэгтгэх (Асуулт асуу)
One of the primary features of the Custom Flow is to allow you to use a third-party synthesis
Либерогийн гаднах хэрэгсэл. Захиалгат урсгал нь Synopsys SynplifyPro-г ашиглахыг дэмждэг. Таныг нэгтгэхийн тулд
project, use the following procedure:
- Өөрийн үүсгэсэн Libero төсөлтэй ижил төхөөрөмжийн гэр бүл, үхэл, багцад чиглүүлэн Синтез хэрэгсэлдээ шинэ төсөл үүсгэ.
a. Import your own RTL fileта ердийнх шигээ.
б. Синтезийн гаралтыг Structural Verilog (.vm) болгож тохируулна уу.
Зөвлөмж: Бүтцийн Verilog (.vm) нь PolarFire-д дэмждэг цорын ганц синтезийн гаралтын формат юм. - HDL бүрэлдэхүүн хэсгийг импортлох fileТаны Синтез төсөлд:
a. For each Component Manifests Report: For each file HDL эх үүсвэрийн дор fileБүх Синтез болон Симуляцийн хэрэгслүүдийн хувьд импортлох file Синтез төсөлдөө. - -ийг импортлох file polarfire_syn_comps.v (хэрэв Synopsys Synplify ашиглаж байгаа бол).
Суулгах байршил>/data/aPA5M-г өөрийн Синтез төсөл рүү оруулна уу. - Өмнө нь үүсгэсэн SDC-г импортлох file through the Derived Constraint tool (see Appendix
A—Sample SDC Constraints) Синтез хэрэгсэл рүү оруулна. Энэ хязгаарлалт file бага хүчин чармайлт, цөөн дизайны давталтаар цагийг хаахад хүрэхийн тулд синтезийн хэрэгслийг хязгаарладаг.
Чухал:
- Хэрэв та ижил *.sdc ашиглахаар төлөвлөж байгаа бол file to constrain Place-and-Route during the design implementation phase, you must import this *.sdc into the synthesis project. This is to ensure that there are no design object name mismatches in the synthesized netlist and the Place-and-Route constraints during the implementation phase of the design process. If you do not include this *.sdc file Синтезийн үе шатанд Синтезээс үүсгэсэн сүлжээний жагсаалт нь дизайны объектын нэр таарахгүйн улмаас Байршуулах, Маршрут хийх алхам бүтэлгүйтэж болзошгүй.
а. Netlist-ийн шинж чанаруудыг *.ndc, хэрэв байгаа бол, Синтез хэрэгсэлд импортлох.
б. Синтезийг ажиллуулах. - The location of your Synthesis tool output has the *.vm netlist file үүсгэсэн шуудангийн синтез. Та дизайны үйл явцыг үргэлжлүүлэхийн тулд сүлжээний жагсаалтыг Либеро хэрэгжүүлэх төсөлд оруулах ёстой.
Simulating Your Design (Асуулт асуу)
Libero-ээс гадуур загвараа загварчлахын тулд (өөрөөр хэлбэл өөрийн загварчлалын орчин болон симулятор ашиглан) дараах алхмуудыг гүйцэтгэнэ.
- Дизайн Files:
a. Pre-Synthesis simulation:
• Import your RTL into your simulation project.
• Бүрэлдэхүүн хэсгийн манифест тайлан тус бүрийн хувьд.
– Import each file HDL эх үүсвэрийн дор files-г бүх Синтез ба Симуляцийн хэрэглүүрийг өөрийн симуляцийн төсөлд оруулна.
• Эдгээрийг эмхэтгэх fileТаны симуляторын зааврын дагуу.
б. Синтезийн дараах симуляци:
• Import your post-synthesis *.vm netlist (generated in Synthesizing Your Design) into your simulation project and compile it.
в. Байршлын дараах загварчлал:
• First, complete implementing your design (see Implementing Your Design). Ensure that your final Libero project is in post-layout state.
• Generate BackAnnotated дээр давхар товшино уу Files Libero Design Flow цонхонд. Энэ нь хоёрыг үүсгэдэг files:
/дизайнер/ / _ba.v/vhd /дизайнер/
<root>/<root>_ba.sdf
• Import both of these files нь таны симуляцийн хэрэгсэлд байна. - Өдөөлт ба тохиргоо files:
а. Бүрэлдэхүүн хэсгийн манифест тайлан тус бүрийн хувьд:
• Бүгдийг хуулах files Stimulus дор байдаг Files-г Simulation Tools-ийн бүх хэсэгт өөрийн Simulation төслийн үндсэн лавлах руу оруулна уу.
б. Ямар ч Tcl байгаа эсэхийг шалгаарай fileӨмнөх жагсаалтууд дахь (2.a-р алхам) s-г загварчлал эхлэхээс өмнө эхлээд гүйцэтгэнэ.
в. UPROM.mem: Хэрэв та загварчлахыг хүсэж буй нэг буюу хэд хэдэн өгөгдөл хадгалах үйлчлүүлэгчдэд зориулсан загварчлалын контентыг идэвхжүүлсэн сонголттой UPROM цөмийг ашиглаж байгаа бол UPROM.mem үүсгэхийн тулд гүйцэтгэгдэх pa4rtupromgen (цонх дээрх pa4rtupromgen.exe) програмыг ашиглах ёстой. file. pa4rtupromgen гүйцэтгэгч нь UPROM.cfg-г авдаг file Tcl скриптээр дамжуулан оролт болгон file мөн UPROM.mem-ийг гаргадаг file симуляцид шаардлагатай. Энэ UPROM.mem file симуляцийг ажиллуулахын өмнө симуляцийн хавтсанд хуулсан байх ёстой. Хуучинamppa4rtupromgen гүйцэтгэх боломжтой хэрэглээг харуулсан le нь дараах алхмуудад өгөгдсөн. UPROM.cfg file лавлахаас авах боломжтой /бүрэлдэхүүн/ажил/ / UPROM бүрэлдэхүүнийг үүсгэхэд ашигласан Libero төсөлд.
г. snvm.mem: Хэрэв та өөрийн загварт Системийн үйлчилгээний цөмийг ашиглаж, үндсэн доторх sNVM табыг загварчлахыг хүсэж буй нэг буюу хэд хэдэн үйлчлүүлэгчдэд зориулсан загварчлалд ашиглах контентыг идэвхжүүлсэн сонголтоор тохируулсан бол snvm.mem. file is automatically generated to
лавлах /бүрэлдэхүүн/ажил/ / Системийн үйлчилгээний бүрэлдэхүүнийг үүсгэхэд ашигласан Libero төсөлд. Энэ snvm.mem file симуляцийг ажиллуулахын өмнө симуляцийн хавтсанд хуулсан байх ёстой. - Ажлын хавтас доор симуляци нэртэй ажлын хавтас болон дэд хавтас үүсгэнэ үү.
pa4rtupromgen executable нь ажлын хавтсанд симуляцийн дэд хавтас байгаа эсэхийг хүлээж, *.tcl скриптийг симуляцийн дэд хавтсанд байрлуулна. - UPROM.cfg-г хуулна уу file бүрэлдэхүүн хэсэг үүсгэх зорилгоор бүтээсэн анхны Libero төслөөс ажлын хавтсанд.
- Paste the following commands in a *.tcl script and place it in the simulation folder created in step 3.
SampURPOM.mem үүсгэхийн тулд PolarFire болон PolarFire Soc гэр бүлийн төхөөрөмжүүдэд зориулсан le *.tcl file
UPROM.cfg-ээс
set_device -fam <family> -die <internal_die_name> -pkg <internal_pkg_name>
set_input_cfg -зам
set_sim_mem -замFile/UPROM.mem>
gen_sim -use_init false
Маягт ба савлагаанд ашиглах дотоод нэрийг *.prjx-с харна уу file анхны Libero төслийн (бүрэлдэхүүн хэсгийг бий болгоход ашигладаг).
The argument use_init must be set to false.
Set_sim_mem командыг ашиглан гаралтын замыг зааж өгнө үү file UPROM.mem нь
generated upon execution of the script file pa4rtupromgen гүйцэтгэх боломжтой. - Тушаал хүлээх мөр эсвэл cygwin терминал дээр 3-р алхам дээр үүсгэсэн ажлын лавлах руу очно уу.
Execute the pa4rtupromgen command with the–script option and pass to it the *.tcl script created in the previous step.
Windows-д зориулсан
<Libero_SoC_release_installation>/designer/bin/pa4rtupromgen.exe \
–script./simulation/<Tcl_script_name>.tcl
Линуксийн хувьд:
<Libero_SoC_release_installation>/bin/pa4rtupromgen
–скрипт./симуляци/ .tcl - pa4rtupromgen-ийг амжилттай гүйцэтгэсний дараа UPROM.mem байгаа эсэхийг шалгана уу file *.tcl скрипт дэх set_sim_mem тушаалд заасан байршилд үүсгэгддэг.
- sNVM-г дуурайхын тулд snvm.mem-г хуулна уу file таны анхны Libero төслөөс (бүрэлдэхүүнийг тохируулахад ашигладаг) симуляцийн төслийн дээд түвшний симуляцийн хавтсанд (Libero SoC-ээс гадуур) симуляцийг ажиллуулна уу. UPROM агуулгыг дуурайхын тулд үүсгэсэн UPROM.mem-г хуулна уу file симуляцийг ажиллуулахын тулд симуляцийн төслийн дээд түвшний симуляцийн хавтсанд (Libero SoC-ээс гадуур).
Чухал: руу SoC Бүрэлдэхүүн хэсгүүдийн ажиллагааг дуурайж, урьдчилан эмхэтгэсэн PolarFire симуляцийн сангуудыг татан авч, энд тайлбарласны дагуу симуляцийн орчинд оруулж болно. Дэлгэрэнгүй мэдээллийг Хавсралт В-Симуляцийн орчинд симуляцийн санг импортлохыг үзнэ үү.
Implementing Your Design (Асуулт асуу)
Орчныхоо Синтез ба Синтезийн дараах симуляцийг дуусгасны дараа та дизайныг биечлэн хэрэгжүүлэх, цаг хугацаа, эрчим хүчний шинжилгээ хийх, програмчлалаа үүсгэхийн тулд Libero-г дахин ашиглах ёстой. file.
- Create a new Libero project for the physical implementation and layout of the design. Ensure to target the same device as in the reference project you created in Component Configuration.
- After project creation, remove Synthesis from the tool chain in the Design Flow window (Project > Project Settings > Design Flow > Uncheck Enable Synthesis).
- Синтезийн дараах *.vm-ийг импортлох file энэ төсөлд, (File > Импорт > Synthesized Verilog Netlist (VM)).
Зөвлөмж: Энэ холбоосыг үүсгэхийг зөвлөж байна file, ингэснээр та дизайнаа дахин нэгтгэвэл Libero үргэлж хамгийн сүүлийн үеийн синтезийн дараах сүлжээний жагсаалтыг ашигладаг.
а. Дизайн шаталсан цонхонд үндсэн модулийн нэрийг тэмдэглэ.
- Import the constraints into the Libero project. Use the Constraint Manager to import *.pdc/*.sdc/*.ndc constraints.
а. Импортын I/O *.pdc хязгаарлалт files (Constraints Manager > I/O Attributes >Import).
б. Import Floorplanning *.pdc хязгаарлалт files (Constraints Manager > Floor Planner >Import).
в. Импортын *.sdc хугацааны хязгаарлалт files (Хязгаарлалтын менежер > Хугацаа > Импорт). Хэрэв таны дизайн Over-д жагсаасан цөмтэй болview, SDC импортлохыг баталгаажуулах file үүсмэл хязгаарлалтын хэрэгслээр үүсгэгдсэн.
г. Импортын *.ndc хязгаарлалт files (Хязгаарлалтын менежер > Netlist шинж чанарууд > Импорт). - Холбооны хязгаарлалт Fileбагаж хэрэгслийг зохион бүтээх.
а. Хязгаарлалтын менежерийг нээх (Хязгаарлалтуудыг удирдах > Хязгаарлалтуудыг нээх View).
Хязгаарлалтын хажууд байрлах "Газар-ба-маршрут" ба цаг хугацааны баталгаажуулалтыг шалгах нүдийг шалгана уу file хязгаарлалт тогтоох file болон багаж хэрэгслийн холбоо. *.pdc хязгаарлалтыг Place-andRoute-тэй, *.sdc-ийг Газар-ба-маршрут болон Цагийн баталгаажуулалттай холбоно уу. *.ndc-г холбоно уу file Netlist эмхэтгэх.
Tip: If Place and Route fails with this *.sdc constraint file, дараа нь ижил *.sdc импортлох file синтез хийх, дахин ажиллуулах. - Click Compile Netlist and then Place and Route to complete the layout step.
- Дизайныг эхлүүлэх өгөгдөл болон санах ойг тохируулах хэрэгсэл нь хувирамтгай µPROM, sNVM эсвэл гадаад SPI Flash санах ойд хадгалагдсан өгөгдлийг ашиглан LSRAM, µSRAM, XCVR (дамжуулах төхөөрөмж) болон PCIe зэрэг дизайны блокуудыг эхлүүлэх боломжийг олгодог. Энэхүү хэрэгсэл нь дизайныг эхлүүлэх дарааллын тодорхойлолт, эхлүүлэх үйлчлүүлэгчдийн тодорхойлолт, хэрэглэгчийн өгөгдлийн үйлчлүүлэгчдийг тодорхойлох дараах табуудтай.
– Design Initialization tab
– µPROM tab
– sNVM tab
- SPI Flash таб
– Fabric RAMs tab
Загварыг эхлүүлэх өгөгдөл болон санах ойг тохируулахын тулд хэрэглүүрийн табуудыг ашиглана уу.
Тохиргоог хийж дууссаны дараа эхлүүлэх өгөгдлийг програмчлахын тулд дараах алхмуудыг гүйцэтгэнэ.
• Эхлүүлэх үйлчлүүлэгчийг бий болгох
• Generate or export the bitstream
• Program the device
Энэ хэрэгслийг хэрхэн ашиглах талаар дэлгэрэнгүй мэдээллийг Libero SoC Design Flow хэрэглэгчийн гарын авлагаас үзнэ үү. Хэрэгслийн төрөл бүрийн табыг тохируулах, санах ойн тохиргоог тодорхойлоход хэрэглэгддэг Tcl командуудын талаар нэмэлт мэдээлэл авахыг хүсвэл files (*.cfg), үзнэ үү Tcl командын лавлах гарын авлага. - Програмчлал үүсгэх File Энэ төслөөс аваад өөрийн FPGA програмчлахдаа ашиглана уу.
Appendix A—Sample SDC хязгаарлалтууд (Асуулт асуу
Libero SoC нь CCC, OSC, Transceiver гэх мэт тодорхой IP цөмүүдэд SDC цагийн хязгаарлалт үүсгэдэг. SDC-ийн хязгаарлалтыг дизайны хэрэгсэлд давах нь бага хүчин чармайлт, цөөн дизайны давталтаар цаг хугацааны хаалтыг биелүүлэх боломжийг нэмэгдүүлдэг. Дээд түвшний жишээнээс бүрэн шаталсан замыг хязгаарлалтад дурдсан бүх дизайны объектуудад өгсөн болно.
7.1 SDC Timing Constraints (Асуулт асуу)
Libero IP үндсэн лавлах төсөлд энэхүү дээд түвшний SDC хязгаарлалт file Хязгаарлалтын менежерээс авах боломжтой (Дизайн урсгал > Хязгаарлалтын менежментийг нээх View >Хугацаа > Хязгаарлалт үүсгэх).
Important: See энэ file to set the SDC constraints if your design contains CCC, OSC, Transceiver, and other components. Modify the full hierarchical path, if necessary, to match your design hierarchy or use the Derive_Constraints utility and steps in Appendix C—Derive Constraints on the component level SDC file.
-г хадгал file өөр нэрээр SDC-г импортлох file SDC-ийн бусад хязгаарлалтын нэгэн адил синтезийн хэрэгсэл, Байршуулах ба Маршрут хэрэгсэл, Хугацааны баталгаажуулалт зэрэгт files.
7.1.1 Үүсмэл SDC File (Асуулт асуу)
# Энэ file дараах SDC эх сурвалж дээр үндэслэн үүсгэсэн files:
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_CCC_C0/PF_CCC_C0_0/PF_CCC_C0_PF_CCC_C0_0_PF_CCC.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
CLK_DIV/CLK_DIV_0/CLK_DIV_CLK_DIV_0_PF_CLK_DIV.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
TRANSMIT_PLL/TRANSMIT_PLL_0/TRANSMIT_PLL_TRANSMIT_PLL_0_PF_TX_PLL.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
DMA_INITIATOR/DMA_INITIATOR_0/DMA_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
FIC0_INITIATOR/FIC0_INITIATOR_0/FIC0_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
ICICLE_MSS/ICICLE_MSS.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_PCIE_C0/PF_PCIE_C0_0/PF_PCIE_C0_PF_PCIE_C0_0_PF_PCIE.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PCIE_INITIATOR/PCIE_INITIATOR_0/PCIE_INITIATOR.sdc
# /drive/aPA5M/cores/constraints/osc_rc160mhz.sdc
# *** Any modifications to this file Хэрэв үүссэн хязгаарлалтуудыг дахин ажиллуулбал алдагдах болно. ***
create_clock -name {CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK} -хугацаа 6.25
[ авах_зүү { CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK } ]
create_clock -name {REF_CLK_PAD_P} -period 10 [ get_ports { REF_CLK_PAD_P } ]
create_clock -name {CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/
DIV_CLK} - үе 8
[ get_pins { CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/DIV_CLK } ]
create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT0} -multiply_by 25 -divide_by 32 -source
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ]
-phase 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT0 } ]
create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT1} -multiply_by 25 -divide_by 32 -source
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ]
-phase 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT1 } ]
create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT2} -multiply_by 25 -divide_by 32 -source
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ]
-phase 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT2 } ]
create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT3} -multiply_by 25 -divide_by 64 -source
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ]
-phase 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT3 } ]
create_generated_clock -name {CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/
Y_DIV} -2-оор хуваах -эх сурвалж
[ get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/A } ] [ get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/Y_DIV } ] set_false_path -through [ get_nets { DMA_INITIATOR_inst_0/ARESETN* } ] setfrom [false_cell] DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/rdGrayCounter*/cntGray* } ] -хэрэглэх_эсүүд { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
rdPtr_s1* } ]
set_false_path -from [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/wrGrayCounter*/cntGray* } ] -хэрэглэх_эсүүд { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
wrPtr_s1* } ] set_false_path -through [ get_nets { FIC0_INITIATOR_inst_0/ARESETN* } ] set_false_path - to [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[0] PCIE_PF0_0/
PCIE_1/INTERRUPT[1] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[2] PCIE/PF_PCIE_C0_0/PCIE_1/
INTERRUPT[3] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[4] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[5]
PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[6] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[7] PCIE/PF_PCIE_C0_0/
PCIE_1/WAKEREQ PCIE/PF_PCIE_C0_0/PCIE_1/MPERST_N } ]
set_false_path -from [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/TL_CLK } ]
set_false_path -through [ get_nets { PCIE_INITIATOR_inst_0/ARESETN* } ]
Хавсралт Б—Симуляцийн орчинд симуляцийн номын санг импортлох (Асуулт асуу)
The default simulator for RTL simulation with Libero SoC is ModelSim ME Pro.
Анхдагч симуляторт зориулсан урьдчилан эмхэтгэсэн сангууд нь лавлах дээр Libero суулгацтай байдаг /Designer/lib/modelsimpro/precompiled/vlog for®-г дэмждэг гэр бүлүүд. Libero SoC нь ModelSim, Questasim, VCS, Xcelium зэрэг гуравдагч талын симуляторуудын хувилбаруудыг дэмждэг.
, Active HDL, and Riviera Pro. Download respective pre-compiled libraries from Libero SoC v12.0 ба түүнээс дээш based on the simulator and its version.
Libero орчинтой төстэй run.do file Либерогийн гадна симуляцийг ажиллуулахын тулд үүсгэгдсэн байх ёстой.
Энгийн run.do үүсгэ file Энэ нь эмхэтгэлийн үр дүн, номын сангийн зураглал, эмхэтгэл, симуляцид зориулсан номын сан байгуулах командуудтай. Үндсэн run.do үүсгэх алхмуудыг дагана уу file.
- vlib presynth командыг ашиглан эмхэтгэлийн үр дүнг хадгалах логик номын сан үүсгэ.
- vmap командын vmap ашиглан номын сангийн логик нэрийг урьдчилан эмхэтгэсэн номын санд буулгана уу .
- Эх сурвалжийг эмхэтгэх files—дизайныг эмхэтгэхийн тулд хэлний тусгай хөрвүүлэгч командуудыг ашиглана files ажлын лавлах руу оруулна.
– vlog for .v/.sv
– .vhd-д зориулсан vcom - Дээд түвшний модулийн нэрийг зааж өгөх замаар vsim командыг ашиглан загварчлалын загварыг ачаална уу.
- Run командыг ашиглан дизайныг дуурай.
Дизайныг ачаалсны дараа симуляцийн хугацааг тэг болгож тохируулах ба та ажиллуулах командыг оруулан симуляцийг эхлүүлэх боломжтой.
Симуляторын хуулбар цонхонд run.do-г ажиллуулна file run.do гэж симуляцийг ажиллуул. Сample run.do file дараах байдлаар.
quietly set ACTELLIBNAME PolarFire quietly set PROJECT_DIR “W:/Test/basic_test” if
{[file exists presynth/_info]} { echo “INFO: Simulation library presynth exists” } else
{ file устгах -force presynth vlib presynth } vmap presynth presynth vmap PolarFire
“X:/Libero/Designer/lib/modelsimpro/precompiled/vlog/PolarFire” vlog -sv -work presynth
“${PROJECT_DIR}/hdl/top.v” vlog “+incdir+${PROJECT_DIR}/stimulus” -sv -work presynth “$
{PROJECT_DIR}/stimulus/tb.v” vsim -L PolarFire -L presynth -t 1ps presynth.tb нэмэх долгион /tb/*
run 1000ns log /tb/* exit
Appendix C—Derive Constraints (Асуулт асуу)
Энэ хавсралт нь Derive Constraints Tcl командуудыг тайлбарласан болно.
9.1 Хязгаарлалтуудыг гаргах Tcl командууд (Асуулт асуу)
Derive_constraints хэрэгсэл нь Libero SoC дизайны орчноос гадуур RTL эсвэл тохируулагчаас хязгаарлалт гаргахад тусална. Дизайндаа хязгаарлалт үүсгэхийн тулд танд хэрэглэгчийн HDL, Бүрэлдэхүүн хэсэг HDL, Бүрэлдэхүүн хэсгийн хязгаарлалтууд хэрэгтэй. fileс. SDC бүрэлдэхүүн хэсгийн хязгаарлалтууд files доор байдаг /бүрэлдэхүүн/ажил/ / / бүрэлдэхүүн хэсгийн тохиргоо болон үүсгэсний дараа лавлах.
Бүрэлдэхүүн хэсэг бүрийн хязгаарлалт file set_component tcl команд (бүрэлдэхүүн хэсгийн нэрийг зааж өгнө) болон тохиргооны дараа үүссэн хязгаарлалтуудын жагсаалтаас бүрдэнэ. Хязгаарлалтууд нь тохиргоонд тулгуурлан үүсгэгддэг бөгөөд бүрэлдэхүүн хэсэг тус бүрт тусгайлан зориулагдсан байдаг.
Example 9-1. Бүрэлдэхүүн хэсгийн хязгаарлалт File PF_CCC цөмд зориулсан
Энд хуучин хүн байнаampбүрэлдэхүүн хэсгийн хязгаарлалт file PF_CCC цөмийн хувьд:
Бүрэлдэхүүн хэсэг PF_CCC_C0_PF_CCC_C0_0_PF_CCC
# Microchip Corp.
# Date: 2021-Oct-26 04:36:00
# Base clock for PLL #0
үүсгэх_цаг -хугацаа 10 [ авах_pins {pll_inst_0/REF_CLK_0} ] үүсгэх_үүсгэсэн_цаг -1-ээр хуваах -эх сурвалж [ get_pins {pll_inst_0/
REF_CLK_0 } ]
-phase 0 [ get_pins { pll_inst_0/OUT0 } ]
Here, create_clock and create_generated_clock are reference and output clock constraints respectively, which are generated based on the configuration.
9.1.1 derive_constraints хэрэгсэлтэй ажиллах (Асуулт асуу)
Дизайнаар дамжин өнгөрөх хязгаарлалтуудыг гаргаж, өмнө нь өгөгдсөн SDC бүрэлдэхүүн хэсэг дээр үндэслэн бүрэлдэхүүн хэсгийн жишээ бүрт шинэ хязгаарлалтуудыг хуваарилах. fileс. CCC лавлагааны цагуудын хувьд энэ нь жишиг цагийн эх сурвалжийг олохын тулд дизайнаар буцаж тархдаг. Хэрэв эх үүсвэр нь I/O бол I/O дээр жишиг цагийн хязгаарлалтыг тохируулна. Хэрэв энэ нь CCC гаралт эсвэл өөр цагны эх үүсвэр юм бол (жишээ ньample, Transceiver, oscillator), энэ нь бусад бүрэлдэхүүн хэсгийн цагийг ашигладаг бөгөөд хэрэв интервал таарахгүй бол анхааруулга мэдээлдэг. Гаргасан хязгаарлалтууд нь чип дээрх осциллятор зэрэг зарим макронд хязгаарлалтыг таны RTL-д байгаа бол хуваарилах болно.
derive_constraints хэрэглүүрийг ажиллуулахын тулд та .tcl оруулах ёстой file заасан дарааллаар дараах мэдээлэл бүхий тушаалын мөрийн аргумент.
- set_device хэсэгт байгаа мэдээллийг ашиглан төхөөрөмжийн мэдээллийг зааж өгнө үү.
- RTL руу хүрэх замыг зааж өгнө үү fileread_verilog эсвэл read_vhdl хэсгийн мэдээллийг ашиглана.
- Set top level module using the information in section set_top_level.
- SDC бүрэлдэхүүн хэсгийн замыг зааж өгнө үү fileread_sdc эсвэл read_ndc хэсэгт байгаа мэдээллийг ашиглана.
- -ийг гүйцэтгэнэ filederive_constraints хэсэгт байгаа мэдээллийг ашиглана.
- Specify path to the SDC derived constraints file write_sdc эсвэл write_pdc эсвэл write_ndc хэсгийн мэдээллийг ашиглан.
Example 9-2. Execution and Contents of the derive.tcl File
Дараах нь эксampderive_constraints хэрэглүүрийг гүйцэтгэх командын мөрийн аргумент.
доллар /bin{64}/derive_constraints derive.tcl
derive.tcl-ийн агуулга file:
# Төхөөрөмжийн мэдээлэл
set_device -family PolarFire -die MPF100T -speed -1
# RTL files
read_verilog -mode system_verilog project/component/work/txpll0/
txpll0_txpll0_0_PF_TX_PLL.v
read_verilog -mode system_verilog {project/component/work/txpll0/txpll0.v}
read_verilog -mode system_verilog {project/component/work/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.v}
read_verilog -mode system_verilog {project/component/work/xcvr0/xcvr0.v}
read_vhdl -mode vhdl_2008 {project/hdl/xcvr1.vhd}
#ШХА бүрэлдэхүүн хэсэг files
дээд_түвшин {xcvr1}
read_sdc -бүрэлдэхүүн хэсэг {төсөл/бүрэлдэхүүн/ажил/txpll0/txpll0_0/
txpll0_txpll0_0_PF_TX_PLL.sdc}
read_sdc -component {project/component/work/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.sdc}
#Use derive_constraint command
гаргах_хязгаарлалт
#SDC/PDC/NDC үр дүн files
write_sdc {project/constraint/xcvr1_derived_constraints.sdc}
write_pdc {project/constraint/fp/xcvr1_derived_constraints.pdc}
9.1.2 төхөөрөмжийг тохируулах (Асуулт асуу)
Тодорхойлолт
Овог, үхлийн нэр, хурдны зэрэглэлийг зааж өгнө үү.
set_device - гэр бүл -үхэх - хурд
Аргументууд
| Параметр | Төрөл | Тодорхойлолт |
| - гэр бүл | Мөр | Гэр бүлийн нэрийг зааж өгнө үү. Боломжит утгууд нь PolarFire®, PolarFire SoC юм. |
| -die <die_name> | Мөр | Үхлийн нэрийг зааж өгнө үү. |
| - хурд | Мөр | Төхөөрөмжийн хурдны зэрэглэлийг зааж өгнө үү. Боломжит утга нь STD эсвэл -1 байна. |
| Буцах төрөл | Тодорхойлолт |
| 0 | Тушаал амжилттай болсон. |
| 1 | Тушаал амжилтгүй боллоо. Алдаа байна. Та консол дээрх алдааны мэдэгдлийг ажиглаж болно. |
Алдааны жагсаалт
| Алдааны код | Алдааны мессеж | Тодорхойлолт |
| ERR0023 | Required parameter—die is missing | Үхэх сонголт нь заавал байх ёстой бөгөөд үүнийг зааж өгөх ёстой. |
| ERR0005 | Үл мэдэгдэх үхэл 'MPF30' | -die сонголтын утга буруу байна. Боломжит утгуудын жагсаалтыг сонголтын тайлбараас харна уу. |
| ERR0023 | Параметр-хэмжээний утга дутуу байна | Үхэх сонголтыг утгагүйгээр зааж өгсөн. |
| ERR0023 | Шаардлагатай параметр - гэр бүл байхгүй байна | The family option is mandatory and must be specified. |
| ERR0004 | Үл мэдэгдэх гэр бүл 'PolarFire®' | Гэр бүлийн сонголт буруу байна. Боломжит утгуудын жагсаалтыг сонголтын тайлбараас харна уу. |
| ……… үргэлжлүүлэв | ||
| Алдааны код | Алдааны мессеж | Тодорхойлолт |
| ERR0023 | Parameter—family is missing value | Гэр бүлийн сонголтыг үнэ цэнэгүйгээр зааж өгсөн. |
| ERR0023 | Required parameter—speed is missing | Хурдны сонголт нь заавал байх ёстой бөгөөд үүнийг зааж өгөх ёстой. |
| ERR0007 | Үл мэдэгдэх хурд ' ' | Хурдны сонголт буруу байна. Боломжит утгуудын жагсаалтыг сонголтын тайлбараас харна уу. |
| ERR0023 | Parameter—speed is missing value | Хурдны сонголтыг утгагүйгээр зааж өгсөн. |
Example
set_device -family {PolarFire} -die {MPF300T_ES} -хурд -1
set_device -гэр бүлийн SmartFusion 2 -die M2S090T -хурд -1
9.1.3 унших_verilog (Асуулт асуу)
Тодорхойлолт
Verilog уншина уу file Verific ашиглаж байна.
read_verilog [-lib ] [-горим ]fileнэр>
Аргументууд
| Параметр | Төрөл | Тодорхойлолт |
| -lib | Мөр | Номын санд нэмэх модулиудыг агуулсан номын санг зааж өгнө үү. |
| -mode <mode> | Мөр | Verilog стандартыг зааж өгнө үү. Боломжит утгууд нь verilog_95, verilog_2k, system_verilog_2005, system_verilog_2009, system_verilog, verilog_ams, verilog_psl, system_verilog_mfcu юм. Утга нь том жижиг жижиг жижиг хэмжээтэй байна. Өгөгдмөл нь verilog_2k. |
| fileнэр | Мөр | Verilog file нэр. |
| Буцах төрөл | Тодорхойлолт |
| 0 | Тушаал амжилттай болсон. |
| 1 | Тушаал амжилтгүй боллоо. Алдаа байна. Та консол дээрх алдааны мэдэгдлийг ажиглаж болно. |
Алдааны жагсаалт
| Алдааны код | Алдааны мессеж | Тодорхойлолт |
| ERR0023 | Параметр-lib утга дутуу байна | lib сонголтыг утгагүйгээр зааж өгсөн. |
| ERR0023 | Параметр-горимд утга дутуу байна | Горимын сонголтыг утгагүйгээр зааж өгсөн. |
| ERR0015 | Үл мэдэгдэх горим ' ' | The specified verilog mode is unknown. See the list of possible verilog mode in—mode option description. |
| ERR0023 | Шаардлагатай параметр file нэр дутуу байна | No verilog file замыг өгсөн. |
| ERR0016 | Verific-н задлан шинжлэлийн улмаас амжилтгүй боллоо | Verilog дахь үг хэллэгийн алдаа file. Verific’s parser can be observed in the console above the error message. |
| ERR0012 | set_device дуудагдахгүй | Төхөөрөмжийн мэдээллийг заагаагүй байна. Төхөөрөмжийг тайлбарлахын тулд set_device командыг ашиглана уу. |
Example
read_verilog -mode system_verilog {component/work/top/top.v}
read_verilog -mode system_verilog_mfcu design.v
9.1.4 read_vhdl (Асуулт асуу)
Тодорхойлолт
VHDL нэмнэ үү file VHDL жагсаалтад оруулна files.
read_vhdl [-lib ] [-горим ]fileнэр>
Аргументууд
| Параметр | Төрөл | Тодорхойлолт |
| -lib | — | Агуулгыг нэмж оруулах номын санг зааж өгнө үү. |
| -mode <mode> | — | VHDL стандартыг зааж өгдөг. Өгөгдмөл нь VHDL_93. Боломжит утгууд нь vhdl_93, vhdl_87, vhdl_2k, vhdl_2008, vhdl_psl. Утга нь том жижиг жижиг жижиг хэмжээтэй байна. |
| fileнэр | — | VHDL file нэр. |
| Буцах төрөл | Тодорхойлолт |
| 0 | Тушаал амжилттай болсон. |
| 1 | Тушаал амжилтгүй боллоо. Алдаа байна. Та консол дээрх алдааны мэдэгдлийг ажиглаж болно. |
Алдааны жагсаалт
| Алдааны код | Алдааны мессеж | Тодорхойлолт |
| ERR0023 | Параметр-lib утга дутуу байна | lib сонголтыг утгагүйгээр зааж өгсөн. |
| ERR0023 | Параметр-горимд утга дутуу байна | Горимын сонголтыг утгагүйгээр зааж өгсөн. |
| ERR0018 | Үл мэдэгдэх горим ' ' | The specified VHDL mode is unknown. See the list of possible VHDL mode in—mode option description. |
| ERR0023 | Шаардлагатай параметр file нэр дутуу байна | No VHDL file замыг өгсөн. |
| ERR0019 | invalid_path.v бүртгүүлэх боломжгүй байна file | Тодорхойлогдсон VHDL file байхгүй эсвэл унших зөвшөөрөлгүй. |
| ERR0012 | set_device дуудагдахгүй | Төхөөрөмжийн мэдээллийг заагаагүй байна. Төхөөрөмжийг тайлбарлахын тулд set_device командыг ашиглана уу. |
Example
read_vhdl -mode vhdl_2008 osc2dfn.vhd
read_vhdl {hdl/top.vhd}
9.1.5 дээд_түвшин (Асуулт асуу)
Тодорхойлолт
RTL-д дээд түвшний модулийн нэрийг зааж өгнө үү.
дээд_түвшин [-lib ]
Аргументууд
| Параметр | Төрөл | Тодорхойлолт |
| -lib | Мөр | Дээд түвшний модуль эсвэл нэгжийг хайх номын сан (Заавал биш). |
| нэр | Мөр | Дээд түвшний модуль эсвэл байгууллагын нэр. |
| Буцах төрөл | Тодорхойлолт |
| 0 | Тушаал амжилттай болсон. |
| 1 | Тушаал амжилтгүй боллоо. Алдаа байна. Та консол дээрх алдааны мэдэгдлийг ажиглаж болно. |
Алдааны жагсаалт
| Алдааны код | Алдааны мессеж | Тодорхойлолт |
| ERR0023 | Required parameter top level is missing | The top level option is mandatory and must be specified. |
| ERR0023 | Параметр-lib утга дутуу байна | The lib option is specified without values. |
| ERR0014 | Дээд түвшнийг олох боломжгүй байна номын санд | Заасан дээд түвшний модуль нь өгсөн номын санд тодорхойлогдоогүй байна. Энэ алдааг засахын тулд дээд модуль эсвэл номын сангийн нэрийг засах шаардлагатай. |
| ERR0017 | Боловсруулж чадсангүй | Error in RTL elaboration process. The error message can be observed from the console. |
Example
дээд_түвшин {дээд}
set_top_level -lib hdl top
9.1.6 read_sdc (Асуулт асуух)
Тодорхойлолт
SDC уншина уу file бүрэлдэхүүн хэсгийн мэдээллийн сан руу.
read_sdc - бүрэлдэхүүн хэсэгfileнэр>
Аргументууд
| Параметр | Төрөл | Тодорхойлолт |
| - бүрэлдэхүүн хэсэг | — | Энэ нь бид хязгаарлалтыг гаргахад read_sdc командын заавал байх ёстой туг юм. |
| fileнэр | Мөр | SDC хүрэх зам file. |
| Буцах төрөл | Тодорхойлолт |
| 0 | Тушаал амжилттай болсон. |
| 1 | Тушаал амжилтгүй боллоо. Алдаа байна. Та консол дээрх алдааны мэдэгдлийг ажиглаж болно. |
Алдааны жагсаалт
| Алдааны код | Алдааны мессеж | Тодорхойлолт |
| ERR0023 | Шаардлагатай параметр file name is missing. | The mandatory option file нэрийг заагаагүй байна. |
| ERR0000 | SDC file <file_path> унших боломжгүй. | Тодорхойлсон SDC file унших эрх байхгүй. |
| ERR0001 | Unable to open <file_зам> file. | ШХА file байхгүй. Замаа засах ёстой. |
| ERR0008 | Missing set_component command in <file_зам> file | The specified component of SDC file бүрэлдэхүүн хэсгийг заагаагүй болно. |
| Алдааны код | Алдааны мессеж | Тодорхойлолт |
| ERR0009 | <List of errors from sdc file> | ШХА file буруу sdc тушаалуудыг агуулж байна. Жишээ ньampле,
set_multicycle_path хязгаарлалтад алдаа гарсан үед: Read_sdc: командыг гүйцэтгэх явцад гарсан алдааfile_зам> file: set_multicycle_path командын алдаа: Үл мэдэгдэх параметр [get_cells {reg_a}]. |
Example
read_sdc -component {./component/work/ccc0/ccc0_0/ccc0_ccc0_0_PF_CCC.sdc}
9.1.7 read_ndc (Ask a Question)
Тодорхойлолт
ҮХЦ уншина уу file бүрэлдэхүүн хэсгийн мэдээллийн сан руу.
read_ndc - бүрэлдэхүүн хэсэгfileнэр>
Аргументууд
| Параметр | Төрөл | Тодорхойлолт |
| - бүрэлдэхүүн хэсэг | — | Энэ нь бид хязгаарлалт үүсгэх үед read_ndc командын заавал байх ёстой туг юм. |
| fileнэр | Мөр | ҮХЦ-д хүрэх зам file. |
| Буцах төрөл | Тодорхойлолт |
| 0 | Тушаал амжилттай болсон. |
| 1 | Тушаал амжилтгүй боллоо. Алдаа байна. Та консол дээрх алдааны мэдэгдлийг ажиглаж болно. |
Алдааны жагсаалт
| Алдааны код | Алдааны мессеж | Тодорхойлолт |
| ERR0001 | Unable to open <file_зам> file | ҮХЦ file байхгүй. Замаа засах ёстой. |
| ERR0023 | Required parameter—AtclParamO_ is missing. | The mandatory option fileнэрийг заагаагүй байна. |
| ERR0023 | Шаардлагатай параметр - бүрэлдэхүүн хэсэг байхгүй байна. | Бүрэлдэхүүн хэсгийн сонголт нь заавал байх ёстой бөгөөд үүнийг зааж өгөх ёстой. |
| ERR0000 | ҮХЦ file 'file_path>'-г унших боломжгүй. | Тодорхойлсон ҮХЦ file унших эрх байхгүй. |
Example
read_ndc -бүрэлдэхүүн {бүрэлдэхүүн/ажил/ccc1/ccc1_0/ccc_comp.ndc}
9.1.8 Гарах_хязгаарлалт (Асуулт асуух)
Тодорхойлолт
SDC бүрэлдэхүүн хэсэг fileдизайны түвшний мэдээллийн сан руу оруулна.
гаргах_хязгаарлалт
Аргументууд
| Буцах төрөл | Тодорхойлолт |
| 0 | Тушаал амжилттай болсон. |
| 1 | Тушаал амжилтгүй боллоо. Алдаа байна. Та консол дээрх алдааны мэдэгдлийг ажиглаж болно. |
Алдааны жагсаалт
| Алдааны код | Алдааны мессеж | Тодорхойлолт |
| ERR0013 | Top-level is not defined | Энэ нь дээд түвшний модуль эсвэл нэгжийг заагаагүй гэсэн үг юм. Энэ дуудлагыг засахын тулд derive_constraints командын өмнө set_top_level команд. |
Example
гаргах_хязгаарлалт
9.1.9 write_sdc (Ask a Question)
Тодорхойлолт
Хязгаарлалт бичдэг file SDC форматаар.
write_sdcfileнэр>
Аргументууд
| Параметр | Төрөл | Тодорхойлолт |
| <fileнэр> | Мөр | SDC хүрэх зам file бий болно. Энэ бол заавал хийх сонголт юм. Хэрэв file байгаа бол дарж бичих болно. |
| Буцах төрөл | Тодорхойлолт |
| 0 | Тушаал амжилттай болсон. |
| 1 | Тушаал амжилтгүй боллоо. Алдаа байна. Та консол дээрх алдааны мэдэгдлийг ажиглаж болно. |
Алдааны жагсаалт
| Алдааны код | Алдааны мессеж | Тодорхойлолт |
| ERR0003 | Unable to open <file зам> file. | File зам буруу байна. Үндсэн лавлахууд байгаа эсэхийг шалгана уу. |
| ERR0002 | SDC file 'file path>' нь бичих боломжгүй. | Тодорхойлсон SDC file бичих зөвшөөрөлгүй байна. |
| ERR0023 | Шаардлагатай параметр file name is missing. | ШХА file зам нь заавал байх ёстой сонголт бөгөөд заавал зааж өгөх ёстой. |
Example
write_sdc "derived.sdc"
9.1.10 write_pdc (Ask a Question)
Тодорхойлолт
Физик хязгаарлалтыг бичнэ (Зөвхөн хязгаарлалтыг гаргах).
бичих_pdcfileнэр>
Аргументууд
| Параметр | Төрөл | Тодорхойлолт |
| <fileнэр> | Мөр | PDC хүрэх зам file бий болно. Энэ бол заавал хийх сонголт юм. Хэрэв file зам байгаа бол түүнийг дарж бичих болно. |
| Буцах төрөл | Тодорхойлолт |
| 0 | Тушаал амжилттай болсон. |
| 1 | Тушаал амжилтгүй боллоо. Алдаа байна. Та консол дээрх алдааны мэдэгдлийг ажиглаж болно. |
Алдааны жагсаалт
| Алдааны код | Алдааны мессеж | Тодорхойлолт |
| ERR0003 | Unable to open <file зам> file | The file зам буруу байна. Үндсэн лавлахууд байгаа эсэхийг шалгана уу. |
| ERR0002 | PDC file 'file path>'-г бичих боломжгүй. | Заасан PDC file бичих зөвшөөрөлгүй байна. |
| ERR0023 | Шаардлагатай параметр file нэр дутуу байна | The PDC file зам нь заавал байх ёстой сонголт бөгөөд заавал зааж өгөх ёстой. |
Example
write_pdc "derived.pdc"
9.1.11 write_ndc (Асуулт асуух)
Тодорхойлолт
ҮХЦ-ийн хязгаарлалтыг a хэлбэрт бичнэ file.
бичих_ndcfileнэр>
Аргументууд
| Параметр | Төрөл | Тодорхойлолт |
| fileнэр | Мөр | ҮХЦ-д хүрэх зам file бий болно. Энэ бол заавал хийх сонголт юм. Хэрэв file байгаа бол дарж бичих болно. |
| Буцах төрөл | Тодорхойлолт |
| 0 | Тушаал амжилттай болсон. |
| 1 | Тушаал амжилтгүй боллоо. Алдаа байна. Та консол дээрх алдааны мэдэгдлийг ажиглаж болно. |
Алдааны жагсаалт
| Алдааны код | Алдааны мессеж | Тодорхойлолт |
| ERR0003 | Unable to open <file_зам> file. | File зам буруу байна. Үндсэн лавлахууд байхгүй байна. |
| ERR0002 | ҮХЦ file 'file_path>' нь бичих боломжгүй. | Тодорхойлсон ҮХЦ file бичих зөвшөөрөлгүй байна. |
| ERR0023 | Required parameter _AtclParamO_ is missing. | ҮХЦ file зам нь заавал байх ёстой сонголт бөгөөд заавал зааж өгөх ёстой. |
Example
write_ndc “derived.ndc”
9.1.12 add_include_path (Асуулт асуух)
Тодорхойлолт
Хайх замыг зааж өгнө files RTL уншиж байх үед files.
зам нэмэх
Аргументууд
| Параметр | Төрөл | Тодорхойлолт |
| лавлах | Мөр | Хайх замыг зааж өгнө files RTL уншиж байх үед fileс. Энэ сонголт нь заавал байх ёстой. |
| Буцах төрөл | Тодорхойлолт |
| 0 | Тушаал амжилттай болсон. |
| Буцах төрөл | Тодорхойлолт |
| 1 | Тушаал амжилтгүй боллоо. Алдаа байна. Та консол дээрх алдааны мэдэгдлийг ажиглаж болно. |
Алдааны жагсаалт
| Алдааны код | Алдааны мессеж | Тодорхойлолт |
| ERR0023 | Required parameter include path is missing. | The directory option is mandatory and must be provided. |
Жич: Хэрэв the directory path is not correct, then add_include_path will be passed without an error.
However, read_verilog/read_vhd commands will fail due to Verific’s parser.
Example
Замын бүрэлдэхүүн хэсэг/ажил/COREABC0/COREABC0_0/rtl/vlog/core нэмэх
Хяналтын түүх (Асуулт асуу)
Хяналтын түүх нь баримт бичигт хэрэгжсэн өөрчлөлтүүдийг тайлбарладаг. Өөрчлөлтүүдийг хамгийн сүүлийн үеийн хэвлэлээс эхлээд засварын дагуу жагсаав.
| Хяналт | Огноо | Тодорхойлолт |
| F | 08/2024 | Энэхүү шинэчилсэн найруулгад дараах өөрчлөлтүүдийг оруулсан болно. • Updated section Appendix B—Importing Simulation Libraries into Simulation Environment. |
| E | 08/2024 | Энэхүү шинэчилсэн найруулгад дараах өөрчлөлтүүдийг оруулсан болно. • Шинэчлэгдсэн хэсэг Overview. • Шинэчлэгдсэн хэсэг Үүсмэл SDC File. • Updated section Appendix B—Importing Simulation Libraries into Simulation Environment. |
| D | 02/2024 | Энэхүү баримт бичиг нь v2024.1-ээс өөрчлөгдөөгүй Libero 2023.2 SoC Design Suite-тай хамт гарсан. Шинэчлэгдсэн хэсэг Derive_constraints хэрэгсэлтэй ажиллах |
| C | 08/2023 | Энэхүү баримт бичиг нь v2023.2-ээс өөрчлөгдөөгүй Libero 2023.1 SoC Design Suite-тай хамт гарсан. |
| B | 04/2023 | Энэхүү баримт бичиг нь v2023.1-ээс өөрчлөгдөөгүй Libero 2022.3 SoC Design Suite-тай хамт гарсан. |
| A | 12/2022 | Анхны засвар. |
Microchip FPGA дэмжлэг
Microchip FPGA бүтээгдэхүүний групп нь Хэрэглэгчийн үйлчилгээ, Хэрэглэгчийн техникийн дэмжлэг үзүүлэх төв, webсайт, дэлхий даяарх борлуулалтын оффисууд.
Үйлчлүүлэгчид дэмжлэг авахаасаа өмнө Microchip-ийн онлайн эх сурвалжид зочлохыг зөвлөж байна, учир нь тэдний асуултад аль хэдийн хариулсан байх магадлалтай.
-ээр дамжуулан Техникийн дэмжлэгийн төвтэй холбогдоно уу webсайт дээр www.microchip.com/support. FPGA төхөөрөмжийн хэсгийн дугаарыг дурдаж, тохирох тохиолдлын ангиллыг сонгож, дизайныг байршуулна уу files техникийн тусламжийн хэрэг үүсгэх үед.
Бүтээгдэхүүний үнэ, бүтээгдэхүүний шинэчлэл, шинэчлэлтийн мэдээлэл, захиалгын байдал, зөвшөөрөл гэх мэт техникийн бус бүтээгдэхүүний дэмжлэг авахын тулд Хэрэглэгчийн үйлчилгээтэй холбогдоно уу.
- Хойд Америкаас 800.262.1060 руу залгаарай
- Дэлхийн бусад улс орнуудаас 650.318.4460 руу залгаарай
- Факс, дэлхийн хаанаас ч, 650.318.8044
Микрочипийн мэдээлэл
Микрочип Webсайт
Microchip нь манайхаар дамжуулан онлайн дэмжлэг үзүүлдэг webсайт дээр www.microchip.com/. Энэ webсайт хийхэд ашигладаг files болон мэдээллийг үйлчлүүлэгчдэд хялбархан ашиглах боломжтой. Байгаа контентуудын зарим нь:
- Бүтээгдэхүүний дэмжлэг – Мэдээллийн хуудас ба алдаа, хэрэглээний тэмдэглэл ба sampпрограмууд, дизайны нөөцүүд, хэрэглэгчийн гарын авлага, техник хангамжийг дэмжих баримт бичиг, хамгийн сүүлийн үеийн програм хангамжийн хувилбарууд болон архивлагдсан програм хангамж
- Техникийн ерөнхий дэмжлэг - Түгээмэл асуултууд (FAQ), техникийн дэмжлэг үзүүлэх хүсэлт, онлайн хэлэлцүүлгийн бүлгүүд, Microchip дизайны түнш хөтөлбөрийн гишүүдийн жагсаалт
- Microchip-ийн бизнес – Бүтээгдэхүүн сонгох, захиалгын гарын авлага, Microchip-ийн хамгийн сүүлийн үеийн хэвлэлийн мэдээ, семинар, арга хэмжээний жагсаалт, Microchip борлуулалтын алба, дистрибьютер, үйлдвэрийн төлөөлөгчдийн жагсаалт
Бүтээгдэхүүний өөрчлөлтийн мэдэгдлийн үйлчилгээ
Microchip-ийн бүтээгдэхүүний өөрчлөлтийн мэдэгдлийн үйлчилгээ нь хэрэглэгчдэд Microchip бүтээгдэхүүний талаар мэдээлэл өгөхөд тусалдаг. Захиалагч тодорхой бүтээгдэхүүний бүлэг эсвэл сонирхож буй хөгжүүлэлтийн хэрэгсэлтэй холбоотой өөрчлөлт, шинэчлэлт, засвар эсвэл алдаа гарсан тохиолдолд имэйлээр мэдэгдэл хүлээн авах болно. Бүртгүүлэх бол хаягаар орно уу www.microchip.com/pcn бүртгэлийн зааврыг дагаж мөрдөөрэй.
Хэрэглэгчийн дэмжлэг
Microchip бүтээгдэхүүний хэрэглэгчид хэд хэдэн сувгаар тусламж авах боломжтой.
- Дистрибьютер эсвэл төлөөлөгч
- Орон нутгийн борлуулалтын алба
- Embedded Solutions Engineer (ESE)
- Техникийн дэмжлэг
Үйлчлүүлэгчид тусламж авахын тулд дистрибьютер, төлөөлөгч эсвэл ESE-тэй холбоо барина уу. Орон нутгийн борлуулалтын оффисууд үйлчлүүлэгчдэд туслах боломжтой. Борлуулалтын алба, байршлын жагсаалтыг энэ баримт бичигт оруулсан болно. -ээр дамжуулан техникийн дэмжлэг авах боломжтой webсайт дээр: www.microchip.com/support
Микрочип төхөөрөмжийн код хамгаалах онцлог
Microchip бүтээгдэхүүн дээрх код хамгаалах функцийн дараах дэлгэрэнгүй мэдээллийг анхаарна уу.
- Микрочипийн бүтээгдэхүүнүүд нь микрочипийн мэдээллийн хуудсанд багтсан үзүүлэлтүүдийг хангадаг.
- Microchip нь түүний гэр бүлийн бүтээгдэхүүнүүдийг зориулалтын дагуу, ашиглалтын үзүүлэлтийн хүрээнд, хэвийн нөхцөлд ашиглахад найдвартай гэж үздэг.
- Микрочип нь оюуны өмчийн эрхийг дээдэлж, түрэмгийлэн хамгаалдаг. Microchip бүтээгдэхүүний кодын хамгаалалтын шинж чанарыг зөрчихийг оролдохыг хатуу хориглодог бөгөөд Дижитал Мянганы Зохиогчийн эрхийн тухай хуулийг зөрчиж болзошгүй.
- Microchip болон бусад хагас дамжуулагч үйлдвэрлэгчдийн аль нь ч кодын аюулгүй байдлыг хангаж чадахгүй. Код хамгаалалт гэдэг нь бид бүтээгдэхүүнийг "эвдрэшгүй" гэдгийг баталгаажуулж байна гэсэн үг биш юм. Кодын хамгаалалт байнга хөгжиж байдаг. Microchip нь манай бүтээгдэхүүний код хамгаалах шинж чанарыг тасралтгүй сайжруулах үүрэг хүлээдэг.
Хууль эрх зүйн мэдэгдэл
Энэхүү хэвлэл болон энд байгаа мэдээллийг зөвхөн Microchip бүтээгдэхүүнүүд, түүний дотор Microchip-ийн бүтээгдэхүүнийг загварчлах, турших, өөрийн програмтай нэгтгэх зэрэгт ашиглаж болно. Энэ мэдээллийг өөр хэлбэрээр ашиглах нь эдгээр нөхцлийг зөрчиж байна. Төхөөрөмжийн хэрэглээний талаарх мэдээллийг зөвхөн танд тав тухтай байлгах үүднээс өгсөн бөгөөд шинэчлэлтүүдээр солигдож болно. Өргөдөл нь таны техникийн шаардлагад нийцэж байгаа эсэхийг шалгах нь таны үүрэг хариуцлага юм. Нэмэлт дэмжлэг авахын тулд орон нутгийн Microchip-ийн борлуулалтын албатай холбогдож, нэмэлт тусламж авах боломжтой www.microchip.com/en-us/support/design-help/client-support-services.
ЭНЭ МЭДЭЭЛЭЛИЙГ МИКРОЧИПГЭЭР “Байгаагаараа” ӨГӨӨ. МИКРОЧИП НЬ ИЛЭРХИЙ ЭСВЭЛ далд, бичгээр, амаар, хууль тогтоомжид заасан болон бусад хэлбэрээр ямар ч төлөөлөл, баталгаа өгөгддөггүй. ТОДОРХОЙ ЗОРИУЛАЛТ, БАТАЛГАА ЭРХЛЭХ БОЛОМЖТОЙ БАЙДАЛ НӨХЦӨЛ, ЧАНАР БУЮУ ГҮЙЦЭТГЭЛТЭЙ ХОЛБООТОЙ. МИКРОЧИП НЬ ЯМАР Ч ХЭРЭГТЭЙ ХЭРЭГЛЭЭД ХОЛБОГДОЛТОЙ ХОЛБОГДОЛТОЙ ШУУД БУС, ТУСГАЙ, ШИЙТГЭЛИЙН, САНАМЖИЙН ЭСВЭЛ ЭСВЭЛ ЭСВЭЛ ҮР ДҮНГҮЙ ХОХИРОЛ, ЗАРДАЛ, ЗАРДЛЫГ ХАРИУЦАХГҮЙ. РОЧИПТ ЗӨВЛӨГӨӨ АВСАН БОЛОМЖ БУЮУ ХОХИРЛЫГ УРЬДЧИЛСАН БАЙНА. ХУУЛИЙН ЗӨВШӨӨРӨГДСӨН БҮР ДЭЭРЭЭ МИКРОЧИПЫН МЭДЭЭЛЭЛ, ҮҮНИЙГ ХЭРЭГЛЭЭТЭЙ ХОЛБОГДСОН БҮХ Нэхэмжлэлийн НИЙТ ХАРИУЦЛАГА ТАНЫ МЭДЭЭЛЭЛТЭЙ ХЭРЭГСЭЛ ТӨЛБӨРИЙН ТӨЛБӨРӨӨ АШИГЛАХГҮЙ. .
Микрочип төхөөрөмжийг амь насыг дэмжих болон/эсвэл аюулгүй байдлын хэрэглээнд ашиглах нь худалдан авагчийн эрсдэлд бүрэн хамаарах бөгөөд худалдан авагч нь ийм ашиглалтаас үүдэлтэй аливаа хохирол, нэхэмжлэл, нэхэмжлэл, зардлаас Microchip-ийг хамгаалах, нөхөн төлүүлэх, гэм хоргүй байлгахыг зөвшөөрнө. Өөрөөр заагаагүй бол ямар ч лицензийг Microchip-ийн оюуны өмчийн эрхийн дагуу далд болон бусад байдлаар дамжуулахгүй.
Барааны тэмдэг
Микрочипийн нэр ба лого, Microchip лого, Adaptec, AVR, AVR лого, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, maMDlu, maMDlu, Links MediaLB, megaAVR, Microsemi, Microsemi лого, MOST, MOST лого, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32 лого, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST Logometr, SuperFlash, Sym , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron, болон XMEGA нь АНУ болон бусад улс орнуудад Microchip Technology Incorporated компанийн бүртгэлтэй худалдааны тэмдэгнүүд юм.
AgileSwitch, ClockWorks, Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, ProASIC Plus лого, Quiet-Wire, SmartFynWord TimeCesium, TimeHub, TimePictra, TimeProvider болон ZL нь АНУ-д бүртгэгдсэн Microchip Technology компанийн бүртгэлтэй худалдааны тэмдэгнүүд юм.
Зэргэлдээ Түлхүүр дарах, AKS, Дижитал эринд аналог, дурын конденсатор, AnyIn, AnyOut, Augmented Switching, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoCompanion, DIC.EMmicds, маш таарч байна , DAM, ECAN, Espresso T1S, EtherGREEN, EyeOpen, GridTime, IdealBridge, IGaT, In-Circuit Serial Programming, ICSP, INICnet, Intelligent Parallelling, IntelliMOS, Inter-Chip Connectivity, JitterBlocker, Knob-on-Link, MarginCin, хамгийн ихView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB баталгаажсан лого, MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, бүхнийг мэддэг код үүсгэх, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS 7, Power MOS 4, PowerSiure , QMatrix, REAL ICE, Ripple Blocker, RTAX, RTGXNUMX, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, Synch Endurance , Итгэмжлэгдсэн цаг, TSHARC, Turing, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect, болон ZENA нь Microchip Technology Incorporated компанийн АНУ болон бусад улс орнууд дахь худалдааны тэмдэгнүүд юм.
SQTP нь АНУ дахь Microchip Technology Incorporated компанийн үйлчилгээний тэмдэг юм
Adaptec лого, Frequency on Demand, Silicon Storage Technology болон Symmcom нь Microchip Technology Inc.-ийн бусад улс орнуудад бүртгэгдсэн худалдааны тэмдэгнүүд юм.
GestIC нь Microchip Technology Germany II GmbH & Co. KG, Microchip Technology Inc.-ийн охин компаний бусад улс орнуудад бүртгэгдсэн худалдааны тэмдэг юм.
Энд дурдсан бусад бүх барааны тэмдэг нь тус тусын компанийн өмч юм.
2024, Microchip Technology Incorporated болон түүний охин компаниуд. Бүх эрх хуулиар хамгаалагдсан.
ISBN: 978-1-6683-0183-8
Чанарын удирдлагын тогтолцоо
Microchip-ийн чанарын удирдлагын тогтолцооны талаарх мэдээллийг авна уу www.microchip.com/quality.
Дэлхий даяарх борлуулалт, үйлчилгээ
| АМЕРИК | АЗИ/НОМХОН ДАЛАЙ | АЗИ/НОМХОН ДАЛАЙ | ЕВРОП |
| Корпорацийн оффис 2355 West Chandler Blvd. Чандлер, AZ 85224-6199 Утас: 480-792-7200 Факс: 480-792-7277 Техникийн дэмжлэг: www.microchip.com/support Web Хаяг: www.microchip.com Атланта Дулут, GA Утас: 678-957-9614 Факс: 678-957-1455 Остин, Техас Утас: 512-257-3370 Бостон Вестборо, MA Утас: 774-760-0087 Факс: 774-760-0088 Чикаго Итаска, Ил Утас: 630-285-0071 Факс: 630-285-0075 Даллас Addison, TX Утас: 972-818-7423 Факс: 972-818-2924 Детройт Нови, Ми Утас: 248-848-4000 Хьюстон, Техас Утас: 281-894-5983 Индианаполис Ноблсвилл, ИН Утас: 317-773-8323 Факс: 317-773-5453 Утас: 317-536-2380 Лос Анжелес Mission Viejo, CA Утас: 949-462-9523 Факс: 949-462-9608 Утас: 951-273-7800 Роли, Сүлжээний муж Утас: 919-844-7510 Нью Йорк, NY Утас: 631-435-6000 Сан Хосе, Калифорниа Утас: 408-735-9110 Утас: 408-436-4270 Канад - Торонто Утас: 905-695-1980 Факс: 905-695-2078 |
Австрали - Сидней Утас: 61-2-9868-6733 Хятад - Бээжин Утас: 86-10-8569-7000 Хятад - Чэнду Утас: 86-28-8665-5511 Хятад - Чунцин Утас: 86-23-8980-9588 Хятад - Дунгуан Утас: 86-769-8702-9880 Хятад - Гуанжоу Утас: 86-20-8755-8029 Хятад - Ханжоу Утас: 86-571-8792-8115 Хятад - Хонг Конг SAR Утас: 852-2943-5100 Хятад - Нанжин Утас: 86-25-8473-2460 Хятад - Чиндао Утас: 86-532-8502-7355 Хятад - Шанхай Утас: 86-21-3326-8000 Хятад - Шэньян Утас: 86-24-2334-2829 Хятад - Шэньжэнь Утас: 86-755-8864-2200 Хятад - Сужоу Утас: 86-186-6233-1526 Хятад - Ухань Утас: 86-27-5980-5300 Хятад - Шиан Утас: 86-29-8833-7252 Хятад - Шямэнь Утас: 86-592-2388138 Хятад - Жухай Утас: 86-756-3210040 |
Энэтхэг - Бангалор Утас: 91-80-3090-4444 Энэтхэг - Шинэ Дели Утас: 91-11-4160-8631 Энэтхэг - Пуна Утас: 91-20-4121-0141 Япон - Осака Утас: 81-6-6152-7160 Япон - Токио Утас: 81-3-6880- 3770 Солонгос - Дэгү Утас: 82-53-744-4301 Солонгос - Сөүл Утас: 82-2-554-7200 Малайз - Куала Лумпур Утас: 60-3-7651-7906 Малайз - Пенанг Утас: 60-4-227-8870 Филиппин - Манила Утас: 63-2-634-9065 Сингапур Утас: 65-6334-8870 Тайвань - Син Чу Утас: 886-3-577-8366 Тайвань - Каошюн Утас: 886-7-213-7830 Тайвань - Тайпей Утас: 886-2-2508-8600 Тайланд - Бангкок Утас: 66-2-694-1351 Вьетнам - Хо Ши Мин Утас: 84-28-5448-2100 |
Австри - Велс Утас: 43-7242-2244-39 Факс: 43-7242-2244-393 Дани - Копенгаген Утас: 45-4485-5910 Факс: 45-4485-2829 Финланд - Эспоо Утас: 358-9-4520-820 Франц - Парис Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Герман - Гарчинг Утас: 49-8931-9700 Герман - Хаан Утас: 49-2129-3766400 Герман - Хайлбронн Утас: 49-7131-72400 Герман - Карлсруэ Утас: 49-721-625370 Герман - Мюнхен Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Герман - Розенхайм Утас: 49-8031-354-560 Израиль - Ход Хашарон Утас: 972-9-775-5100 Итали - Милан Утас: 39-0331-742611 Факс: 39-0331-466781 Итали - Падова Утас: 39-049-7625286 Нидерланд - Друнен Утас: 31-416-690399 Факс: 31-416-690340 Норвеги - Тронхейм Утас: 47-72884388 Польш - Варшав Утас: 48-22-3325737 Румын - Бухарест Tel: 40-21-407-87-50 Испани - Мадрид Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Швед - Готенберг Tel: 46-31-704-60-40 Швед - Стокгольм Утас: 46-8-5090-4654 Их Британи - Вокингем Утас: 44-118-921-5800 Факс: 44-118-921-5820 |
Баримт бичиг / нөөц
 |
MICROCHIP DS00004807F PolarFire Family FPGA Custom Flow [pdf] Хэрэглэгчийн гарын авлага DS00004807F PolarFire Family FPGA Custom Flow, DS00004807F, PolarFire Family FPGA Custom Flow, Family FPGA Custom Flow, Custom Flow, Flow |