ALTERA Arria 10 Дизајн на хибриден контролер за мемориска коцка Прample
Дизајн на контролер за хибридна коцка за меморија Прample Упатството за употреба обезбедува информации за дизајнот и употребата на дизајнот на хардверот на HMC Controller на прampле. Водичот е ажуриран за Quartus Prime Design Suite 16.0 и последен пат е ажуриран на 2 мај 2016 година.
Дизајнот прampВодичот за брз почеток обезбедува чекор-по-чекор инструкции за составување, симулирање, генерирање и тестирање на дизајнот на HMC Controller exampле. Погледнете на Слика 1-1 за повеќеview на развојните чекори.
Дизајн ПрampОпис
Хардверски дизајн на HMC Controller прampвклучува различни компоненти како што се уред Arria 10 Board, IP-јадро на контролер HMC, часовници и ресетирање на TX PLL, генератор за барање патека за податоци и монитор за одговор, TX/TX FIFO MAC, RX MAC, тест Avalon-MM контрола и LED диоди, интерфејс за статус на контролорот , Avalon-MM I 2C Master, машина за состојба на иницијализација, TX Lane Swapper, трансивер x16, RX Lane Swapper, Arria 10 Transceiver Reconfiguration Interface и HMC Device. ПоранешниотampДизајнот бара специфични поставки за да работи правилно на комплетот за развој Arria 10 GX FPGA со картичката ќерка HMC.
Дополнителни информации
Делот Дополнителни информации дава детали за структурата на директориумот за генерираниот дизајн на прampле, историјата на ревизии на упатството за корисникот, типографските конвенции користени во водичот и како да контактирате со Intel за поддршка.
Упатство за употреба на производот
Следете ги упатствата подолу за да го користите дизајнот на хардверот на HMC Controller на прampле:
- Составете го дизајнот прampсо помош на симулатор
- Изведете функционална симулација
- Генерирајте го дизајнот прample
- Составете го дизајнот прampсо користење на Quartus Prime
- Тестирајте го хардверскиот дизајн
Имајте на ум дека хардверската конфигурација и тест files за дизајнот прample се наоѓаат во / example_design/par, додека симулацијата files се наоѓаат во / example_design/sim.
За да ви помогне да разберете како да го користите IP-јадрото на контролорот за хибридна коцка за меморија, јадрото има симулирачка маса за тестирање и хардверски дизајн на пр.ampшто поддржува компилација и хардверско тестирање. Кога ќе го генерирате дизајнот на прample, уредувачот на параметри автоматски го креира fileНеопходно е да се симулира, компајлира и тестира дизајнот во хардвер. Компилираниот дизајн може да го преземете во комплетот за развој Intel® Arria® 10 GX FPGA.
Поврзани информации
Корисничко упатство за IP Core контролер за хибридна меморија
Дизајн Прample Структура на директориумот
Хардверска конфигурација и тест files (хардверскиот дизајн на прampле) се наоѓаат воample_ design_install_dir>/прample_design/пар. Симулацијата files (тестна маса само за симулација) се наоѓаат воample_design_install_dir>/прample_design/sim.
Дизајн ПрampЛе Компоненти
Хардверски дизајн на HMC Controller прampги вклучува следните компоненти:
- IP-јадро на контролорот HMC со референтен часовник CDR поставен на 125 MHz и со стандардни поставки за мапирање RX и мапирање TX.
Забелешка: Дизајнот прampПотребно е овие поставки да работат правилно на комплетот за развој Arria 10 GX FPGA со картичката ќерка на HMC. - Клиентска логика која го координира програмирањето на IP-јадрото и генерирањето и проверката на пакети.
- JTAG контролер кој комуницира со системската конзола Altera. Вие комуницирате со логиката на клиентот преку системската конзола.
Го наведува клучот fileкои го спроведуваат прample testbench.
| /src/hmcc_exampле.св | Хардверски дизајн на највисоко ниво на прample file. |
| /sim/hmcc_tb.sv | Највисоко ниво file за симулација. |
| Testbench скрипти
Забелешка: Користете го дадениот Makefile за генерирање на овие скрипти. |
|
| /sim/run_vsim.do | Скриптата ModelSim за извршување на тест-бенч. |
| /sim/run_vcs.sh | Скриптата Synopsys VCS за извршување на тест-бенч. |
| /sim/run_ncsim.sh | Скриптата Cadence NCSim за извршување на тест-бенч. |
Генерирање на дизајнот Прample
Слика 1-5: Прample Design Tab во Уредувач на параметри на контролер на хибридна коцка за меморија
Следете ги овие чекори за да го генерирате Arria 10 хардверскиот дизајн на прample и testbench:
- Во каталогот IP (Tools > IP Catalog), изберете го семејството на целните уреди Arria 10.
- Во каталогот IP, лоцирајте го и изберете контролер за хибридна коцка за меморија. Се појавува прозорецот New IP Variation.
- Наведете име на највисоко ниво за вашата сопствена варијација на IP. Уредувачот на параметри ги зачувува поставките за варијација на IP во a file именуван .qsys.
- Мора да изберете специфичен уред Arria 10 во полето Уред или да го задржите стандардниот уред што го избира софтверот Quartus Prime.
- Кликнете на ОК. Се појавува уредувачот на IP параметри.
- На табулаторот IP, наведете ги параметрите за вашата варијација на јадрото на IP.
- На прampво картичката Дизајн, изберете ги следните поставки за дизајнот на прampле:
- За Изберете дизајн, изберете ја опцијата HMCC Daughter Board.
- За Прampле Дизајн Files, изберете ја опцијата Симулација за генерирање на тест бенч и изберете ја опцијата Синтеза за да го генерирате дизајнот на хардверот на пр.ampле.
- За генериран HDL формат, достапен е само Verilog.
- За комплет за развој на цели, изберете го комплетот за развој Arria 10 GX FPGA (производен силикон).
Забелешка: Кога ќе го изберете овој комплет, дизајнот на хардверот прampго препишува вашиот претходен избор на уред со уредот на целната табла. Кога ќе го генерирате дизајнот на прampле, софтверот Intel Quartus Prime го создава Интел
Проект, поставувања и задачи на Quartus Prime за таблата што ја избравте. Ако не сакате софтверот да таргетира одредена табла, изберете None.
- Кликнете на Generate ExampКопче за дизајн
Разбирање на тест-бенч
Altera обезбедува дизајн прampсо IP-јадрото на контролорот HMC. Дизајнот прample е достапно и за симулација на вашето IP јадро и за компилација. Дизајнот прampЛе во симулацијата функционира како јадро за тестирање на IP контролер на HMC.
Ако кликнете Generate ExampВо Дизајн во уредувачот на параметрите на HMC Controller, софтверот Quartus Prime генерира демонстративна тест маса. Уредувачот на параметри ве поттикнува за саканата локација на тест-клупата.
За да ја симулирате тест-клупата, мора да обезбедите сопствен функционален модел на магистралата HMC (BFM). Altera го тестира дизајнот на прample testbench со Micron Hybrid Memory Cube BFM. Тестната маса не вклучува I2C главен модул, бидејќи Micron HMC BFM не поддржува и не бара конфигурација од I2C модул.
Во симулацијата, тест-клупата контролира TX PLL и интерфејсите на патеката за податоци за да се изврши следната низа на дејства:
- Го конфигурира HMC BFM со основната брзина на податоци на IP контролорот HMC и ширината на каналот, во режим на отворена јамка на одговор.
- Воспоставува врска помеѓу BFM и IP-јадрото.
- Ја насочува секоја од четирите порти на IP-јадрото да напише четири пакети податоци на BFM.
- Го насочува IP-јадрото да ги чита податоците од BFM.
- Проверува дали податоците за читање се совпаѓаат со податоците за запишување.
- Ако податоците се совпаѓаат, се прикажува TEST_PASSED.
Симулирање на дизајнот Прample Testbench
Слика 1-6: Постапка
Следете ги овие чекори за да симулирате тест бенч:
- Во командната линија, сменете се наample>/sim директориум.
- Напишете скрипти за создавање.
- Внесете една од следниве команди, во зависност од вашиот симулатор:
- На view резултати од симулација:
- Кога ќе ја стартувате тест-бенч во кој било од трите поддржани симулатори, скриптата ја извршува низата тест-бенч и ја евидентира активноста на симулаторот воample директориум>/прample_ design/sim/ .лог. е „vsim“, „ncsim“ или „vcs“.
- Кога ќе ја стартувате тест-клупата во кој било од трите поддржани симулатори, скриптата генерира бранова форма file. Можете да ја извршите командата make _gui за да се вчита брановата форма во брановата форма специфична за симулатор viewер.
На view брановата форма file во вашиот симулатор, напишете една од следниве команди:Лиценца за симулатор Ментор графика ModelSim
Командна линија направи vsim_gui
Бранова форма File <design example директориум>/прample_design/sim/ mentor/hmcc_wf.wlf
Synopsys Discovery Visual Environment направи vcs_gui <design example директориум>/прample_design/sim/ hmcc_wf.vpd Cadence SimVision Waveform направи ncsim_gui <design example директориум>/прample_design/sim/ cadence/hmcc_wf.shm
- Анализирајте ги резултатите. Успешната тест бенч испраќа и прима десет пакети по порта и прикажува Test_PASSED“
Поставување на одборот
Поставете ја таблата да работи на хардверскиот дизајн на прampле.
Забелешка: Уверете се дека напојувањето е исклучено пред да промените какви било поставки.
- Поставете ги DIP прекинувачите на картичката ќерка на следниов начин:
- Поставете го DIP-прекинувачот SW1 да означува ID 0 на коцката:
Префрли Функција Поставување 1 Младенче[0] Отвори 2 Младенче[1] Отвори 3 Младенче[2] Отвори 4 — Не ми е гајле
Поставете DIP прекинувач SW2 за да ги одредите поставките за часовникот:
| Префрли | Функција | Поставување |
| 1 | CLK1_FSEL0 | Отворено (125 MHz) |
| 2 | CLK1_FSEL1 | Отворено (125 MHz) |
| 3 | CLK1_SEL | Отворено (Кристално) |
| 4 | — | Не ми е гајле |
- Поврзете ја картичката ќерка на HMC со комплетот за развој Arria 10 FPGA користејќи ги приклучоците J8 и J10 на картичката ќерка.
- Поставете ги џемперите на комплетот за развој Arria 10 GX FPGA:
- Додајте шантови на скокачот J8 за да изберете 1.5 V како поставка VCCIO за FMC конекторот B.
- Додајте шантови на скокачот J11 за да изберете 1.8 V како поставка VCCIO за FMC конекторот А.
Составување и тестирање на дизајнот Прampле во Хардвер
Да се состави и изврши демонстративен тест на дизајнот на хардверот прampле, следете ги овие чекори
- Обезбедете хардверски дизајн на прampгенерацијата е завршена.
- Во софтверот Quartus Prime, отворете го проектот Quartus Primeample_design_install_dir> /прample_design/par/hmcc_example.qpf.
- Во контролната табла за компилација, кликнете Компајлирај дизајн (Intel Quartus Prime Pro Edition) или изберете Обработка > Започнете со компилација (Intel Quartus Prime Standard Edition).
- Откако ќе генерирате .sof, следете ги овие чекори за да го програмирате дизајнот на хардверот на прampЛе на уредот Arria 10:
- Изберете Алатки > Програмер.
- Во програмерот, кликнете Hardware Setup.
- Изберете уред за програмирање.
- Изберете и додајте го комплетот за развој Arria 10 GX FPGA на кој може да се поврзе вашата Quartus Prime сесија.
- Проверете дали режимот е поставен на JTAG.
- Кликнете Автоматско откривање и изберете кој било уред.
- Кликнете двапати на уредот Arria 10.
- Отворете го .соф воample_design_install_dir>/прample_design/par/output_ files,
Забелешка: Софтверот Quartus Prime го менува уредот со оној во .соф. - Во редот со вашиот .sof, штиклирајте го полето во колоната Програма/Конфигурирај.
- Кликнете на Start.
- Откако софтверот ќе го конфигурира уредот со хардверски дизајн на прampле, набљудувајте ги LED диодите на таблата:
- Црвената ЛЕР што трепка означува дека дизајнот работи.
- Две зелени LED диоди во близина на црвената трепкачка LED означува дека врската HMC е иницијализирана и дека тестот е поминат.
- Една црвена сијаличка во близина на црвената светилка што трепка значи дека тестот не успеа.
- Факултативно. Користете ја клупата за тестирање на системската конзола за да набљудувате дополнителен тест излез.
Забелешка: Користете ја Системската конзола за следење на статусните сигнали во дизајнот на прampле кога плочата е поврзана со вашиот компјутер преку JTAG интерфејс. Системската конзола го прикажува LED статусот на плочата за далечинско следење, статусот на иницијализација за секој чекор и статусот на генератор на барања и проверка на одговор на секоја порта. Системската конзола, исто така, обезбедува интерфејс за започнување или повторно започнување на тестот.- Изберете Алатки > Алатки за дебагирање на системот > Системска конзола.
- Во системската конзола, изберете File > Изврши скрипта.
- Отворете го file <example_design_install_dir>/прample_design/par/sysconsole_ testbench.tcl.
- Софтверот вчитува графички тест излез. Изберете Повторно за да го извршите тестот повторно.
Составување и тестирање на дизајнот Прampле во Хардвер
Дизајн на контролер за хибридна коцка за меморија
Дизајн ПрampОпис
Дизајнот прampја демонстрира функционалноста на IP-јадрото на контролорот за хибридна коцка за меморија. Можете да го генерирате дизајнот од Example Дизајн табот на графичкиот кориснички интерфејс (GUI) на хибридната мемориска коцка контролер во уредувачот на IP параметри.
Карактеристики
- I2C master и I2C иницијализација машина за состојба за HMC ќерка-картичка и HMC конфигурација
- ATX PLL и машина за рекалибрација на трансиверот
- Генератор на барања
- Побарајте монитор
- Интерфејс на системската конзола
Барања за хардвер и софтвер
Altera го користи следниот хардвер и софтвер за тестирање на дизајнот на прampле:
- Софтвер Intel Quartus Prime
- Системска конзола
- ModelSim-AE, Modelsim-SE, NCsim (само Verilog HDL) или VCS симулатор
- Комплет за развој Arria 10 GX FPGA
- Картичка за ќерка на HMC
Функционален опис
Altera обезбедува дизајн подготвен за компилација на прampсо IP-јадрото на контролорот HMC. Овој дизајн прampЛе го таргетира комплетот за развој Arria 10 GX FPGA со ќерка-картичка HMC поврзана преку FMC конекторите.
Можете да го користите дизајнот како ексampЗа правилно поврзување на вашето IP јадро со вашиот дизајн, или како почетен дизајн можете да го приспособите за вашите сопствени барања за дизајн. Дизајнот прampвклучува I2C главен модул, модул за рекалибрација PLL/CDR, едно надворешно јадро на PLL IP примопредавател и логика за генерирање и проверка на трансакциите. Дизајнот прampле претпоставува Micron HMC 15G-SR HMC уред, што е заurlуред за мастило, на картичката ќерка. Дизајнот прample вклучува еден пример од IP-јадрото и се поврзува со една врска на уредот HMC. Слика 2-1: Дизајн на HMC контролер Прampле Блок дијаграм
Откако ќе го конфигурирате Arria 10 FPGA со дизајнот прampтака, контролорот I2C ги конфигурира генераторите на часовникот и уредот HMC. Кога ќе заврши калибрацијата, дизајнот прampго калибрира ATX PLL. За време на работата, генераторот на барања генерира команди за читање и запишување кои потоа ги обработува јадрото на IP контролер на HMC. Мониторот за барања ги снима одговорите од јадрото на IP и ги проверува за исправност.
Сигнали за интерфејс
Табела 2-1: Дизајн на јадрото на IP контролер HMC ПрampСигнали
| Име на сигналот
clk_50 |
Насока
Влез |
Ширина (битови)
1 |
Опис
Влезен часовник од 50 MHz. |
| hssi_refclk | Влез | 1 | CDR референтен часовник за HMC и HMCC IP јадро. |
| Име на сигналот
hmc_lxrx |
Насока
Влез |
Ширина (битови)
Број на канали (16 или 8) |
Опис
FPGA примопредавател прима пинови. |
| hmc_lxtx | Излез | Број на канали (16
или 8) |
Пинови за пренос на FPGA примопредавател. |
| hmc_ctrl_lxrxps | Влез | 1 | Контрола за заштеда на енергија на FPGA примопредавател. |
| hmc_ctrl_lxtxps | Излез | 1 | Контрола за заштеда на енергија на HMC примопредавател. |
| hmc_ctrl_ferr_n | Влез | 1 | HMC FERR_N излез. |
| hmc_ctrl_p_rst_n | Излез | 1 | Влез HMC P_RST_N. |
| hmc_ctrl_scl | Двонасочно | 1 | Часовник за конфигурација на HMC I2C. |
| hmc_ctrl_sda | Двонасочно | 1 | Податоци за конфигурација на HMC I2C. |
| fmc0_scl | Излез | 1 | Неискористени. Придвижуван ниско за да ги заштити FPGA I/O пиновите од 3.3 V влечење на картичката ќерка. |
| fmc0_sda | Излез | 1 | Неискористени. Придвижуван ниско за да ги заштити FPGA I/O пиновите од 3.3 V влечење на картичката ќерка. |
| притисни_копче | Влез | 1 | Влез на копчето со притискање што се користи за ресетирање. |
| срце_отчукување_n | Излез | 1 | LED излез за отчукување на срцето. |
| link_init_complete_n | Излез | 1 | Целосно ЛЕД излез за иницијализација на врската. |
| тест_положен_n | Излез | 1 | Положен тест LED излез. |
| test_failed_n | Излез | 1 | Тестирајте неуспешно LED излез. |
Дизајн Прample Регистрирајте мапа
Табела 2-2: Дизајн на јадрото на IP контролер HMC Прample Регистрирајте мапа
Пишувањето во овие регистри го ресетира дизајнот.
| Битови
1:0 |
Име на полето
Број на пристаништа |
Тип
RO |
Вредност при ресетирање
Варира |
Опис
Број на порти за инстанцата на јадрото на IP. |
| 7:2 | Резервирано | RO | 0x00 |
Табела 2-4: Регистрирај се на BOARD_LED
Овој регистар го одразува статусот на LED диодите на таблата
| Битови
0 |
Име на полето
Тестот не успеа |
Тип
RO |
Вредност при ресетирање
0x00 |
Опис
Тестот не успеа. |
| 1 | Тестот помина | RO | 0x00 | Положен тест. |
| 2 | Завршено е иницијализацијата на врската HMCC | RO | 0x00 | Иницијализацијата на врската HMC е завршена и подготвена за сообраќај. |
| 3 | Отчукување на срцето | RO | 0x00 | Се вклучува кога дизајнот работи. |
| 7:4 | Резервирано | RO | 0x00 |
Табела 2-5: TEST_INITIALIZATION_STATUS Регистрирај се
| Битови
0 |
Име на полето
Комплет генератор на часовници I2C |
Тип
RO |
Вредност при ресетирање
0x00 |
Опис
Конфигурирани се вградените генератори на часовник. |
| 1 | ATX PLL и рекалибрацијата на трансиверот е завршена | RO | 0x00 | ATX PLL и примопредавателите повторно се калибрирани на влезниот часовник. |
| 2 | I2C HMC
Конфигурацијата е завршена |
RO | 0x00 | Конфигурацијата на уредот HMC преку I2C е завршена. |
| 3 | Иницијализацијата на врската HMC е завршена | RO | 0x00 | Иницијализацијата на врската HMC е завршена и подготвена за сообраќај. |
| 7:4 | Резервирано | RO | 0x00 |
Табела 2-6: PORT_STATUS Регистар
| Битови
0 |
Име на полето
Портата 0 бара во ред |
Тип
RO |
Вредност при ресетирање
0x00 |
Опис
Генерирањето барања за портата 0 е завршено. |
| 1 | Порта 0 Одговори во ред | RO | 0x00 | Проверката на одговорот на портата 0 помина. |
| 2 | Портата 1 бара во ред | RO | 0x00 | Генерирањето барања за портата 1 е завршено. |
| 3 | Порта 1 Одговори во ред | RO | 0x00 | Проверката на одговорот на портата 1 помина. |
| Битови
4 |
Име на полето
Портата 2 бара во ред |
Тип
RO |
Вредност при ресетирање
0x00 |
Опис
Генерирањето барања за портата 2 е завршено. |
| 5 | Порта 2 Одговори во ред | RO | 0x00 | Проверката на одговорот на портата 2 помина. |
| 6 | Портата 3 бара во ред | RO | 0x00 | Генерирањето барања за портата 3 е завршено. |
| 7 | Порта 4 Одговори во ред | RO | 0x00 | Проверката на одговорот на портата 3 помина. |
Дополнителни информации
Дизајн на HMC контролер Прample Упатство за употреба Историја на ревизии
Табела А-1: Историја на ревизија на документи
Ги сумира новите карактеристики и промени во дизајнот на прampупатство за корисникот за IP-јадрото на контролорот HMC.
| Датум | ACDS верзија | Промени |
| 2016.05.02 | 16.0 | Почетно ослободување. |
Како да контактирате со Интел
Табела А-2: Како да контактирате со Интел
За да ги лоцирате најсовремените информации за производите на Intel, погледнете ја оваа табела. Можете исто така да контактирате со вашата локална продажна канцеларија на Intel или претставник за продажба.
| Контакт | Контакт метод | Адреса |
| Техничка поддршка | Webсајт | www.altera.com/support |
|
Техничка обука |
Webсајт | www.altera.com/training |
| Е-пошта | FPGATraining@intel.com | |
| Литература за производи | Webсајт | www.altera.com/literature |
| Нетехничка поддршка: општа | Е-пошта | nacomp@altera.com |
| Контакт
Нетехничка поддршка: лиценцирање софтвер |
Контакт метод
Е-пошта |
Адреса
|
Поврзани информации
- www.altera.com/support
- www.altera.com/training
- custrain@altera.com
- www.altera.com/literature
- nacomp@altera.com
- autorization@altera.com
Типографски конвенции
Табела А-3: Типографски конвенции
Ги наведува типографските конвенции што ги користи овој документ
Иконата за повратни информации ви овозможува да испратите повратни информации до Алтера за документот. Методите за собирање повратни информации варираат соодветно за секој документ
Интел корпорација. Сите права се задржани. Зборовите и логоата на Intel, логото на Intel, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus и Stratix се заштитни знаци на Intel Corporation или нејзините подружници во САД и/или други земји. Интел гарантира изведба на своите FPGA и полупроводнички производи според тековните спецификации во согласност со стандардната гаранција на Интел, но го задржува правото да прави промени на сите производи и услуги во секое време без претходна најава. Интел не презема никаква одговорност или одговорност што произлегува од апликацијата или користењето на какви било информации, производ или услуга опишани овде, освен како што е изрично писмено договорено од Интел. На клиентите на Intel им се препорачува да ја добијат најновата верзија на спецификациите на уредот пред да се потпрат на какви било објавени информации и пред да направат нарачки за производи или услуги.
Други имиња и брендови може да се бараат како сопственост на други
101 Innovation Drive, Сан Хозе, CA 95134
Последно ажурирање за Quartus Prime Design Suite: 16.0
UG-20027
2016.05.02
101 иновативен погон
Сан Хозе, CA 95134
www.altera.com
Документи / ресурси
 |
ALTERA Arria 10 Дизајн на хибриден контролер за мемориска коцка Прample [pdf] Упатство за корисникот Дизајн Arria 10 Hybrid Memory Cube Controller Example, Arria 10, Дизајн на контролер за хибридна мемориска коцка Прample, Дизајн на контролор Прample, Дизајн Прample |